KR101748920B1 - FinFET을 형성하는 방법 - Google Patents

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Abstract

실시예는, 기판 상에 핀을 형성하는 단계, 핀의 상부에 제1 도핑된 영역 ―제1 도핑된 영역은 제1 도펀트 농도를 가짐 ― 을 형성하는 단계, 및 핀의 중앙부 및 하부에 제2 도핑된 영역 ― 제2 도핑된 영역은 제2 도펀트 농도를 가지며, 제2 도펀트 농도는 제1 도펀트 농도보다 작음 ― 을 형성하는 단계를 포함하는 방법이다.

Description

FinFET 및 FinFET을 형성하는 방법{FINFETS AND METHODS OF FORMING FINFETS}
본 발명은 FinFET 및 FinFET을 형성하는 방법에 관한 것이다.
반도체 장치는, 컴퓨터, 셀 전화 등의 수 많은 전자 장치에 사용된다. 반도체 장치는, 반도체 웨이퍼 위에 많은 타입의 재료의 박막을 퇴적하고 재료의 박막을 패터닝하여 집적 회로를 형성함으로써 반도체 웨이퍼 상에 형성되는 집적 회로를 포함한다. 집적 회로는 통상적으로 전계-효과 트랜지스터(FET; field-effect transistor)를 포함한다.
종래에는, 집적 회로에서 평면형 FET가 이용되어 왔다. 그러나, 현대의 반도체 처리의 계속 증가하는 밀도와 감소하는 풋프린트 요건에 의해, 평면형 FET는 일반적으로 크기가 감소될 때 문제를 유발할 수 있다. 이들 문제들 중 일부는, 부임계 스윙(sub-threshold swing) 열화, 상당한 드레인-유도형 장벽 저하(DIBL: drain induced barrier lowering), 장치 특성의 변동, 및 누설(leakage)을 포함한다. 이들 문제들 중 일부를 극복하기 위해 Fin 전계 효과 트랜지스터(FinFET)가 연구되어 왔다.
실시예는, 기판 상에 핀을 형성하는 단계, 핀의 상부에 제1 도핑된 영역 ― 제1 도핑된 영역은 제1 도펀트 농도를 가짐 ― 을 형성하는 단계, 및 핀의 중앙부 및 하부에 제2 도핑된 영역 ― 제2 도핑된 영역은 제2 도펀트 농도를 가지며, 제2 도펀트 농도는 제1 도펀트 농도보다 작음 ― 을 형성하는 단계를 포함하는 방법이다.
또 다른 실시예는, 기판 상에 제1 세트의 핀과 제2 세트의 핀을 형성 ― 제1 세트의 핀은 기판의 제1 영역에 있고, 제2 세트의 핀은 기판의 제2 영역에 있음 ― 하는 단계, 제1 세트의 핀 위에 제1 게이트를 형성하고 제2 세트의 핀 위에 제2 게이트를 형성하는 단계, 기판의 제2 영역 위에 제1 마스크를 형성하는 단계, 및 제1 세트의 핀의 상부들에 제1 도핑된 영역을 형성하기 위하여 제1 세트의 핀 상에 제1 플라즈마 도핑 프로세스를 수행하는 단계를 포함하는 방법이다. 이 방법은, 기판의 제2 영역 위의 제1 마스크를 제거하는 단계, 제1 세트의 핀의 상부면 및 측벽 상에 제1 도펀트 소스층을 형성하는 단계, 제1 도펀트 소스 층 위에 제1 캡핑층을 형성하는 단계, 및 제1 세트의 핀의 측벽을 따라 제2 도핑된 영역을 형성하기 위하여 제1 세트의 핀을 어닐링하는 단계를 더 포함한다.
추가의 실시예는, 기판 상의 핀, 기판 내의 및 핀의 대향하는 측부 상의 격리 영역들, 및 핀의 측벽을 따른 및 핀의 상부면 위의 게이트 구조를 포함하는 구조로서, 핀은 상위부와 하위부를 포함하고, 상위부는 제1 도펀트의 제1 도펀트 농도를 가지며, 하위부는 제2 도펀트의 제2 도펀트 농도를 갖고, 제1 도펀트 농도는 제2 도펀트 농도보다 높으며, 핀의 상위부와 하위부는 격리 영역들 사이로부터 돌출되고, 핀의 상위부와 하위부는 핀의 채널 영역에 인접한다.
본 개시의 양태들은 첨부된 도면들을 참조하여 판독할 때 이하의 상세한 설명으로부터 최상으로 이해된다. 산업 표준 관행에 따라, 다양한 부분들이 축척비율대로 그려진 것은 아니라는 점에 유의해야 한다. 사실상, 다양한 부분들의 크기는 논의의 명료성을 위해 임의로 증가되거나 축소될 수 있다.
도 1은 3차원 관점의 Fin 전계-효과 트랜지스터(FinFET)의 예.
도 2a-c, 3a-c, 4a-c, 5a-c, 6a-c, 7a-c, 8a-d, 9a-c, 10a-c, 11a-c, 12a-d, 및 13a-13c는 일부 실시예에 따른 FinFET 제조시의 중간 단계들의 단면도.
도 14a 및 도 14b는 일부 실시예에 따른 프로세스의 프로세스 흐름.
도 15a 내지 15c는 일부 실시예에 따른 구조의 도핑 프로파일.
이하의 개시는 제공된 주제의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들, 또는 예들을 제공한다. 본 개시를 간소화하기 위해 컴포넌트 및 구조의 특정 예가 이하에서 설명된다. 물론, 이들은 예일 뿐이며, 제한하고자 함은 아니다. 예를 들어, 후속하는 설명에서 제2 피처 상의 또는 그 위의 제1 피처는, 제1 피처와 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가의 피처들이 형성될 수 있는 실시예들도 역시 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 간소화와 명료화를 위한 것이며, 그 자체로 다양한 실시예 및/또는 논의되는 구성들 사이의 관계에 영향을 주는 것은 아니다.
또한, "아래의(under)", "아래쪽의(below)", "낮은(lower)", "위의(above)", "위쪽의(upper)" 등과 같은 공간적으로 상대적인 용어들이, 도면에 나타낸 한 요소(들) 또는 피쳐(들)에 대한 또 다른 요소 또는 피쳐의 관계를 기술하기 위해 설명의 편의상 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용 중이거나 동작 중인 장치의 상이한 배향들을 포괄하도록 의도된 것이다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 기타의 배향) 여기서 사용된 공간적으로 상대적인 기술어(descrtiptor)는 그에 따라 유사하게 해석될 수 있다.
Fin 전계-효과 트랜지스터(FinFET) 및 이를 형성하는 방법들이 다양한 실시예에 따라 제공된다. FinFET을 형성하는 중간 단계들이 예시된다. 여기서 논의되는 일부 실시예는 게이트-마지막 프로세스(gate-last process)를 이용하여 형성되는 FinFET의 전후 사정을 통하여 논의된다. 다른 실시예들에서는, 게이트-우선 프로세스(gate-first process)가 이용될 수 있다. 또한, 일부 실시예는, 평면형 FET 등의 평면형 장치에서 이용되는 양태들을 고려한다. 실시예들의 일부 변형이 논의된다. 당업자라면, 다른 실시예들의 범위 내에서 고려되는 다른 수정들이 이루어질 수 있다는 것을 용이하게 이해할 것이다. 방법 실시예들이 특정한 순서로 논의되지만, 다양한 다른 방법 실시예들이 임의의 논리적 순서로 수행될 수 있고 여기서 설명된 것보다 적거나 많은 단계들을 포함할 수 있다.
도 1은 3차원 관점의 FinFET(30)의 예를 나타낸다. FinFET(30)은 기판(32) 상에 핀(fin, 36)을 포함한다. 기판(32)은 격리 영역(34)을 포함하고, 핀(36)은 이웃 격리 영역(34) 사이에서 위로 돌출한다. 게이트 유전체(38)는 측벽을 따라 핀(36)의 상부면 위에 있고, 게이트 전극(40)은 게이트 유전체(38) 위에 있다. 소스/드레인 영역들(42 및 44)은 게이트 유전체(38) 및 게이트 전극(40)에 관하여 핀(36)의 대향하는 측부들에 배치된다. 도 1은 이후의 도면들에서 이용되는 기준 단면들을 더 나타낸다. 단면 A-A는, 핀(36)의 세로축을 따르고, 예를 들어, 소스/드레인 영역들(42 및 44) 사이의 전류 흐름의 방향으로 있다. 단면 B-B는, 단면 A-A에 직교하고, FinFET(30)의 채널, 게이트 전극(38), 및 게이트 전극(40)을 가로지른다. 단면 C-C는 단면 B-B에 평행하고 소스/드레인 영역을 가로지른다. 후속 도면들은 명료성을 위해 이들 기준 단면을 참조한다.
도 2a 내지 13c는 실시예에 따라 FinFET을 제조하는데 있어서의 중간 단계들의 단면도이고, 도 14a 및 도 14b는 도 2 내지 도 13c에 도시된 프로세스의 프로세스 흐름이다. 도 2a 내지 도13c에서, "A" 지정자로 끝나는 도면들은 도 1에 나타낸 단면 A-A를 따라 예시된 것이다; "B" 지정자로 끝나는 도면들은 유사한 단면 B-B를 따라 예시된 것이다; 및 "C" 지정자로 끝나는 도면들은, 복수의 FinFET을 제외하고는, 유사한 단면 C-C를 따라 예시된 것이다.
도 2a, 2b, 및 2c는, 기판(50), 반도체 스트립(52), 격리 영역(54), 게이트 전극(60), 및 마스크층(62)을 나타낸다. 기판(50)은, (예를 들어, p-타입 또는 n-타입 도펀트로) 도핑되거나 언도핑(undope)될 수 있는, 벌크 반도체, 반도체-온-절연체(SOI; semiconductor-on-insulator) 기판 등의 반도체 기판일 수 있다. 기판(50)은, 실리콘 웨이퍼 등의 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 상에 형성된 반도체 재료의 층을 포함한다. 절연체 층은, 예를 들어, 매립된 산화물(BOX; buried oxide) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은, 기판 상에, 통상적으로는 실리콘 또는 유리 기판 상에 제공된다. 다층화된 기판 또는 경사 기판(gradient substrate) 등의 다른 기판들도 역시 이용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는, 실리콘; 게르마늄; 탄화 실리콘, 비화 갈륨, 인화 갈륨, 인듐 인화물, 비화 인듐, 및/또는 인듐 안티몬을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 제1 영역(50A) 및 제2 영역(50B)을 가진다. 제1 영역(50A)은, n-타입 FinFET 등의 NMOS 트랜지스터와 같은, n-타입 장치를 형성하기 위한 것이다. 제2 영역(50B)은, p-타입 FinFET 등의 PMOS 트랜지스터와 같은, p-타입 장치를 형성하기 위한 것이다.
단계(200 및 202)에서, 반도체 스트립(52), 격리 영역(54), 및 핀(56)이 기판(50) 위에 형성된다. 격리 영역(54)은 기판(50)의 상부면으로부터 기판(50) 내로 연장된다. 격리 영역(54)은 얕은 트렌치 격리(STI; shallow trench isolation) 영역일 수 있고, 이하에서부터 STI 영역(54)이라고 한다. STI 영역(54)의 형성은 트렌치(미도시)를 형성하기 위해 기판(50)을 에칭하는 것, 및 STI 영역(54)을 형성하기 위해 유전체 재료로 트렌치를 채우는 것을 포함할 수 있다. STI 영역(54)은, 산화 실리콘, 질화물 등, 또는 이들의 조합 등의 산화물로 형성될 수 있고, 고밀도 플라즈마 화학적 증착(HDP-CVD), FCVD(flowable CVD)(예를 들어, 원격 플라즈마 시스템에서의 CVD-기반의 재료 퇴적 및 산화물 등의 또 다른 재료로의 변환을 위한 사후 큐어링(post curing)) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료들이 이용될 수도 있다. 도시된 실시예에서, 절연 재료는 FCVD 프로세스에 의해 형성된 산화 실리콘이다. 일단 절연 재료가 형성되고 나면 어닐링 프로세스가 수행될 수도 있다. 이웃하는 STI 영역들(54) 사이의 기판(50)의 부분은 본 명세서 전체를 통해 반도체 스트립(52)이라 부른다. 반도체 스트립(52)의 상부면과 STI 영역(54)의 상부면은, STI 영역(54)의 재료를 퇴적한 후에 화학적 기계적 연마(CMP; chemical mechanical polish)를 수행하는 등에 의해 서로 실질적으로 같은 높이일 수 있지만, 이 표면들은 약간 상이한 높이일 수도 있다.
그 다음, STI 영역(54)은 STI 영역(54)의 상부면 위로 연장되는 반도체 스트립(52)의 오목한 부분일 수 있다. 반도체 스트립(52)의 돌출부는 이하에서부터 핀(56)이라 부를 것이다. 일부 실시예에서, 핀(56)은 핀(56)의 상부면으로부터 STI 영역의 상부면까지의 높이 H1을 가지며, 핀(56)과 반도체 스트립(52)은 핀(56)의 상부면으로부터 기판(50)의 상부면(예를 들어, STI 영역(54)의 하부면)까지 결합된 높이 H2를 가진다. 실시예에서, 높이 H1은 약 20 nm 내지 약 40 nm이고, 높이 H2는 약 40 nm 내지 약 60 nm이다.
당업자라면 도 2a 내지 도 2c에 관하여 설명된 프로세스는 핀(56)이 어떻게 형성될 수 있는지의 예일 뿐이라는 것을 용이하게 이해할 것이다. 다른 실시예에서, 유전체 층이 기판(50)의 상부면에 형성될 수 있다; 트렌치가 유전체층을 통해 에칭될 수 있다; 균질 에피텍셜(homoepitaxial) 구조가 트렌치에 에피텍셜 성장될 수 있다; 유전체층이 오목화(recess)되되, 균질 에피텍셜 구조가 유전체 층으로부터 돌출되어 핀을 형성하도록 오목화될 수 있다. 역시 다른 실시예에서, 핀에 대해 이질 에피텍셜 구조(heteroepitaxial structure)가 이용될 수 있다. 예를 들어, 도 2a 내지 도 2c의 핀(56)은 오목화될 수 있고, 핀(56)과는 상이한 재료가 그들의 장소에서 에피텍셜 성장될 수 있다. 역시 추가의 실시예에서, 유전체 층이 기판(50)의 상부면에 형성될 수 있다; 트렌치가 유전체층을 통해 에칭될 수 있다; 이질 에피텍셜(heteroepitaxial) 구조가 기판(50)과는 상이한 재료를 이용하여 트렌치에 에피텍셜 성장될 수 있다; 유전체층이 오목화되되, 이질 에피텍셜 구조가 유전체 층으로부터 돌출되어 핀을 형성하도록 오목화될 수 있다. 균질 에피텍셜 또는 이질 에피텍셜 구조가 에피텍셜 성장되는 일부 실시예에서, 성장된 재료는 성장 동안에 인 시츄(in situ) 도핑되어, 핀의 사전 주입(implanting)을 방지할 수 있지만, 인 시츄(in situ) 및 주입 도핑이 함께 이용될 수도 있다. 더 더욱, PMOS 영역의 재료와는 상이한 재료를 NMOS 영역에서 에피텍셜 성장시키는 것이 유익할 수 있다. 다양한 실시예에서, 핀(56)은, 실리콘 게르마늄(SixGe1-x, 여기서, x는 약 0 내지 100 사이일 수 있다), 탄화 실리콘, 순수한 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등을 포함할 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위한 가용 재료는, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이것으로 제한되지 않는다.
단계 204에서, 게이트 구조가 핀(56)과 STI 영역(54) 위에 형성된다. 게이트 구조는, 게이트 유전체 층(58)과 게이트 전극(60)을 포함하고, 게이트 전극(60) 위에 마스크층(60)이 있다. 게이트 구조는 복수의 핀(56)과 STI 영역(54)을 가로지른다. 게이트 구조는 핀(56)의 세로축에 실질적으로 수직인 세로축을 가진다. 일부 실시예에서, 게이트 구조는 더미(dummy) 게이트 구조이고 "게이트-마지막" 또는 대체-게이트 프로세스를 이용하여 대체 게이트 구조로 대체될 것이다. 다른 실시예에서, 게이트 구조는 활성 게이트이고 "게이트-우선 프로세스"에서 형성되며 대체되지 않을 것이다.
게이트 유전체층(58)이 형성되고 패터닝되어 게이트 유전체(58')(도 6a, 6b, 및 6c를 참조)를 형성할 수 있다. 게이트 유전체층(58)은, 열적 산화, 인-시츄 스팀 생성(ISSG; in-situ steam generation) 프로세스, 화학적 증착(CVD; chemical vapor deposition), 스핀-온-글래스(spin-on-glass) 프로세스, 스퍼터링(sputtering) 또는 게이트 유전체층을 위해 본 분야에서 공지되고 이용되는 기타 임의의 방법에 의해 핀(56)과 STI 영역(54) 위에 형성될 수 있다. 일부 실시예에서, 게이트 유전체층(58)은, 산화 실리콘, 질화 실리콘, 탄소 도핑된 산화물 등의 낮은-k 유전체, 다공성 탄소 도핑된 이산화 실리콘 등의 극히 낮은-k 유전체, 폴리이미드 등의 폴리머 등, 또는 이들의 조합 등의 하나 이상의 적합한 유전체 재료로 형성될 수 있다. 다른 실시예에서, 게이트 유전체 층은, 예를 들어, 3.9보다 큰, 높은 유전률(k 값)을 갖는 유전체 재료를 포함한다. 이러한 재료로는, 질화 실리콘, 산화질화물, HfO2, HfZrOx, HfSiOx, HfTiOx, HfAlOx 등의 금속 산화물 등, 또는 이들의 조합 및 다중층이 포함될 수 있다.
게이트 유전체 층(58)이 형성된 후에, 게이트 유전체 층 위에 게이트 전극(60)이 형성된다. 게이트 전극(60)은, 먼저 핀(56)과 STI 영역(54) 위에 게이트 전극층(미도시)을 형성한 다음 게이트 전극층을 패터닝하여 게이트 전극(60)을 형성함으로써 형성될 수 있다. 일부 실시예에서, 게이트 전극층은 도전성 재료이고, 다결정-실리콘(poly-Si), 다결정 실리콘-게르마늄(poly-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물, 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 실시예에서, 게이트 전극층은, TiN, TaN, TaC, Co, Ru, Al 등의 금속-함유 재료, 그 조합, 또는 그 다중층을 포함한다. 게이트 전극층은, CVD, 물리적 증착(PVD; physical vapor deposition), 스퍼터 증착, 또는 도전성 재료를 퇴적하기 위한 본 분야에서 공지되고 이용되는 기타의 기술들에 의해 퇴적될 수 있다. 게이트 전극층의 상부면은 비-평면형 상부면을 가질 수 있고, 예를 들어, 퇴적된 후에 CMP 프로세스를 수행함으로써 평탄화될 수 있다. 포토레지스트, 하드 마스크, 그 조합, 또는 그 다중층 등의 마스크층(62)이 게이트 전극층 위에 형성되고 패터닝될 수 있다. 그 다음, 패터닝된 마스크층(62)이 허용가능한 포토리소그래피와 에칭 기술을 이용하여 게이트 전극층의 재료로 이송되어 게이트 전극(60)을 형성한다.
도 3a, 3b, 및 3c와 단계 206에서, 밀봉 스페이서 층(seal spacer layer, 64)이, 게이트 전극(60), 마스크 층(62)의 노출된 표면들 상에, 핀(56) 위의 게이트 유전체 층(58) 상에, 및 STI 영역(54)의 상부면 상에 형성된다. 밀봉 스페이서 층(64)은, 산화 공정, CVD 등, 또는 이들의 조합에 의해, 산화물, 질화물, SiC, SiCN 등, 또는 이들의 조합으로 형성될 수 있다.
도 4a, 4b, 및 4c와 단계 208에서, 마스크(66)가 기판(50)의 제2 영역(50B) 위에 형성되는 반면 제1 영역(50A)은 노출된다. 마스크는 제1 영역(50A)의 후속 처리 동안에 제2 영역(50B)을 보호한다. 마스크(66)는 포토레지스트, SiN 등의 하드 마스크 등, 또는 그 조합일 수 있다. 그 다음, 마스크(66)는 허용가능한 포토리소그래피 프로세스 등에 의해 패터닝된다.
도 5a, 5b, 및 5c와 단계 210에서, 선택적 주입 프로세스(68)가 기판(50)의 제1 영역(50A)에 관해 수행된다. 선택적 주입 프로세스(68)는 밀봉 스페이서 층(64)의 특성을 변경하여 밀봉 스페이서 층(64)의 선택적 에칭이 밀봉 스페이서 층(64)의 부분들을 제거하는 반면 밀봉 스페이서 층(64)의 다른 부분들은 남아 있도록 허용한다. 실시예에서, 선택적 주입 프로세스(68)는 산소, 불소 등, 또는 이들의 조합을 주입하는 단계를 포함한다. 실시예에서, 밀봉 스페이서 층(64)의 주입된 영역은 밀봉 스페이서 층(64)의 비-주입 영역보다 높은 에칭률을 가진다. 일부 실시예에서, 선택적 주입 프로세스(68)는 기판(50)의 주 표면에 실질적으로 수직인 각도로 수행되되, 밀봉 스페이서 층(64)의 수평면(즉, 기판(50)의 주 표면에 실질적으로 평행한 표면)은 선택적 주입 프로세스(68) 동안에 주입되는 반면 밀봉 스페이서 층(64)의 수직면(즉, 기판(50)의 주 표면에 실질적으로 수직인 표면)은 주입되지 않도록 수행된다.
도 6a, 6b, 및 6c와 단계 212에서, 선택적 에칭 프로세스가 기판(50)의 제1 영역(50A)의 밀봉 스페이서 층(64) 및 게이트 유전체 층(58)에 관해 수행되어 제1 영역(50A)에서 밀봉 스페이서(64')와 게이트 유전체(58')를 형성한다. 밀봉 스페이서(64')는 제1 영역(50A)에서 게이트 전극(60)과 마스크층(62)의 측벽에 형성된다. 실시예에서, 선택적 에칭의 처리 개스는, CF4, O2, 및 HBr 등, 또는 이들의 조합을 포함한다.
도 7a, 7b, 및 7c와 단계 214에서, 플라즈마 도핑 프로세스(70)가 기판(50)의 제1 영역(50A)에 관해 수행되어 핀(56)에 제1 도핑된 영역(72A)을 형성한다. 플라즈마 도핑 프로세스(70)는 n-타입 도펀트(예를 들어, P, As 등)를 주입하여 저농도 도핑된 드레인(LDD; lightly doped drain) 영역을 형성한다. 플라즈마 도핑 프로세스를 이용함으로써, 빔 라인 주입 프로세스(beam line implant process)와는 대조적으로, 본 개시는 빔 라인 주입 프로세스에 의해 야기되는 결함(예를 들어, 쌍 경계 결함(twin boundary defect))없이 핀(56)의 고농도 도핑된 상단 부분을 가질 수 있다. 실시예에서, 플라즈마 도핑 프로세스(70)는 기판(50)의 제1 영역(50A)에서 수행되고, 약 0.1% 내지 약 0.9%의 AsH3 또는 PH3/He, 및 약 99.1% 내지 약 99.9%의 H2를 이용한다. 실시예에서, 플라즈마 도핑 프로세스(70)는 약 0.2 킬로전자-볼트(keV) 내지 약 5 keV의 일정한 에너지에서 수행된다. 플라즈마 도핑 프로세스(70) 후에, 제1 도핑된 영역(72A)은 약 1E20 원자/cm3 내지 약 3E21 원자/cm3 범위의 As/P의 도펀트 농도를 가진다. 플라즈마 도핑 프로세스(70)는 핀(56)의 표면으로부터 약 5 nm 내지 약 10 nm의 깊이에서 급경사(abrupt) 도핑 프로파일 접합을 형성할 수 있고, 도핑 프로파일 경사도(abruptness)는 약 1 nm/decade이다.
도 8a, 8b, 및 8c와 단계 216에서, 마스크(66)가 제거되되, 제2 영역(50B)의 밀봉 스페이서 층(64)이 노출되도록 제거된다. 예를 들어, 마스크(66)가 포토레지스트이면, 마스크(66)는, 산소 플라즈마를 이용하는 등의, 적절한 애싱 프로세스(ashing process)에 의해 제거될 수 있다. 다른 실시예에서, 마스크(66)는, 에칭, CMP 프로세스 등, 또는 이들의 조합을 이용하여 제거될 수 있다. 실시예에서, 마스크(66)는, CF4, O2, 및 HBr 등, 또는 이들의 조합을 이용한 에칭 프로세스에 의해 제거될 수 있다. 도 8d는 도 8c의 핀(56)과 제1 도핑된 영역(72A)의 확대도를 나타낸다. 제1 도핑된 영역(72A)은 핀(56)의 상부들(팁(tip)들)에 위치해 있다.
도 9a, 9b, 및 9c와 단계 218에서, 도펀트 소스 층(74)은 플라즈마 증착 프로세스에 의해 형성된다. 플라즈마 증착 프로세스는, 제1 영역(50A)의 핀(56)의 상부면 및 측벽 상에서와 기판(50)의 제2 영역(50B)의 밀봉 스페이서 층(64) 상에서 실질적으로 균일한 두께를 갖는 컨포멀(conformal) 층을 형성한다. 실시예에서, 플라즈마 증착 프로세스는, 약 15% 내지 약 100%의 AsH3 또는 PH3/He, 및 약 85% 내지 약 0%의 H2를 이용한다. 도펀트 소스 층(74)의 두께는 약 1 nm 내지 약 5 nm의 범위에 있을 수 있지만, 다른 두께도 역시 본 개시의 범위 내에 있다.
일부 실시예에서, 도펀트 소스 층(74)은, 포스포실리케이트 유리(PSG; phosphosilicate glass) 및/또는 핀(56) 내로의 후속 확산에 민감한 도펀트를 포함하는 기타의 재료로 형성된다. 이들 실시예에서, 도펀트 소스 층(74)은, 스퍼터링, CVD, PECVD, 금속 유기 CVD(MOCVD), 퍼니스(furnace) CVD(FCVD), 원자층 증착(ALD; atomic layer deposition), 플라즈마-강화 ALD(PEALD) 등, 또는 이들의 조합에 의해 형성될 수 있다.
플라즈마 증착 프로세스 이전에 플라즈마 도핑 프로세스(70)가 수행되었지만, 이들 프로세스들의 순서는 본 개시의 범위 내에 있는 다른 실시예들에서 뒤바뀔 수 있다.
도 10a, 10b, 및 10c와 단계 220에서, 캡핑 층(capping layer, 76)이 기판(50)의 제1 및 제2 영역(50a 및 50b)의 도펀트 소스 영역(74) 위에 형성된다. 캡핑 층(76)은 후속 어닐링 프로세스 동안 도펀트 소스 층(74)을 증발로부터 방지하는 것을 돕는다. 일부 실시예에서, 캡핑 층(76)은, Al2O3 등의 산화물, 질화물 등, 또는 이들의 조합으로 형성된다. 캡핑층은, 스퍼터링, CVD, PECVD, MOCVD, FCVD, ALD, PEALD 등, 또는 이들의 조합에 의해 형성될 수 있다.
단계 222에서, 어닐링 프로세스가 기판(50)에 관해 수행된다. 도 11a, 11b, 및 11c는 어닐링 프로세스 이후의 기판(50)을 나타낸다. 어닐링 프로세스는 도펀트 소스 층(74)으로부터 핀(56)으로 도펀트를 확산시키며, 또한 제1 도핑된 내의 도펀트와 기판(50)의 제1 영역(50A)의 핀(56) 내의 제2 도핑된 영역(72B)을 형성하는 도펀트 소스 층(74)으로부터의 도펀트를 활성화한다. 제1 도핑된 영역(72A)과 제2 도핑된 영역(72B)은 기판의 제1 영역(50A)의 FinFET에 대한 LDD 영역을 형성한다. 기판(50)의 제2 영역(50B)의 핀(56) 위의 밀봉 스페이서 층(64) 및 게이트 유전체 층(58)은 차단층으로서 작용하여, 도펀트 소스 층(74)으로부터의 도펀트들이 제2 영역(50B)의 핀(56) 내로 확산하게 한다.
기판(50)의 제1 영역(50A)에서, 제2 도핑된 영역(72B)은 핀(56)의 상부들(팁들)과 측벽을 따라 연장되고 핀(56)의 측벽을 따라 실질적으로 균일한 도핑 프로파일을 제공한다. 제2 도핑된 영역(72B)은 핀(56)의 상부(팁들)의 제1 도핑된 영역(72A)과 중첩할 수 있다. 제2 도핑된 영역(72B)은 약 5E19 원자/cm3 내지 약 2E20 원자/cm3 범위의 As/P의 도펀트 농도를 가진다. 제2 도핑된 영역(72B)은 핀(56)의 표면으로부터 약 5 nm 내지 약 10 nm의 깊이에서 급경사(abrupt) 도핑 프로파일 접합을 형성할 수 있다. 도 11c는 제2 도핑된 영역(72B) 사이의 핀(56)의 일부를 나타내지만, 일부 실시예에서는, 핀(56)은, 측벽을 따른 제2 도핑된 영역(72B)이 전체의 핀(56)을 균일하게 도핑하는 것을 만족하도록 하는 폭을 갖도록 형성된다.
일부 실시예에서, 어닐링 프로세스는 도펀트 소스 층(74)으로부터의 도펀트의 핀(56) 내로의 고상 확산(solid phase diffusion)을 유발하기 위해 수행될 수 있는 하나 이상의 어닐링 프로세스를 포함할 수 있다. 하나 이상의 어닐링 프로세스는 기판(50)을 약 100℃ 내지 약 1200℃ 범위의 온도에서 약 1초 내지 약 10시간 범위의 시간 동안 노출하는 단계를 수반할 수 있다. 그러나, 다른 어닐링 파라미터들도 역시 본 개시의 범위 내에 있다.
도 12a, 12b, 12c, 및 12d와 단계 224에서, 캡핑 층(76)과 도펀트 소스 층(74)은 기판(50)의 제1 및 제2 영역(50a 및 50b)으로부터 제거된다. 일부 실시예에서, 캡핑 층(76)과 도펀트 소스 층(74)은, 에칭, CMP 프로세스 등, 또는 이들의 조합을 이용하여 제거될 수 있다. 도 12d는 도 12c의 핀(56)과 제1 도핑된 영역(72B)과 제2 도핑된 영역(72)의 확대도를 나타낸다. 제1 도핑된 영역(72A)은 핀(56)의 상부들(팁들)에 위치하고 제2 도핑된 영역(72B)은 핀(56)의 측벽에 위치한다.
이 하이브리드 핀 도핑 기술(플라즈마 도핑 프로세스 및 플라즈마 증착 프로세스)을 이용함으로써, 핀(56)은 원하는 핀 LDD 도핑 프로파일을 가진다. 핀(56)의 상부들(팁들)은 제1 도핑된 영역(72A)을 가지며, 제2 도핑된 영역(72B)을 포함하는 핀(56)의 중앙부/하부(측벽)보다 높은 농도로 도핑된다. 이 도핑 프로파일은 유익한데, 그 이유는, 핀(56)의 상부들은 3개의 게이트(예를 들어, 게이트 전극(60)은 상부들의 3개의 측부들 상에 있다)에 의해 제어되고 핀(56)의 중앙부/하부는 2개의 게이트에 의해 제어되어 약간 더 높은 임계 전압과 약간 더 낮은 캐리어 흐름을 갖기 때문에, 핀(56)의 상부들이 더 낮은 임계 전압으로 인해 더 높은 캐리어 흐름을 갖기 때문이다.
단계들(226-242)은 기판(50)의 제2 영역(50B)(예를 들어, p-타입 FinFET)에 관해, 단계들(208-224)이 기판(50)의 제1 영역(50A)(예를 들어, n-타입 FinFET)에 대해 행했던 것과 유사한 처리를 수행한다. 전술된 것들과 유사한 이들 단계들의 상세사항은 여기서는 반복되지 않는다.
단계 226에서, 마스크는 기판의 제1 영역(50A) 위에 형성된다. 이 마스크 및 단계는 단계 208에서 앞서 설명된 마스크 및 단계와 유사할 수 있고 그 설명은 여기서는 반복되지 않는다.
단계 228에서, 선택적 주입이 수행되어 기판(50)의 제2 영역(50B)의 밀봉 스페이서 층(64) 내에 도펀트를 주입한다. 이 선택적 주입 프로세스 및 단계는 단계 210에서 앞서 설명된 선택적 주입 프로세스 및 단계와 유사할 수 있고 그 설명은 여기서는 반복되지 않는다.
단계 230에서, 기판(50)의 제2 영역(50B)의 밀봉 스페이서 층(64)과 게이트 유전체 층(58)에 선택적 에칭이 수행된다. 이 선택적 에칭 프로세스 및 단계는 단계 212에서 앞서 설명된 선택적 에칭 프로세스 및 단계와 유사할 수 있고 그 설명은 여기서는 반복되지 않는다.
단계 232에서, 플라즈마 도핑 프로세스가 기판(50)의 제2 영역(50B)에 관해 수행되어 핀(56)에 제3 도핑된 영역(82A)을 형성한다(도 13a, 13b, 및 13c 참조). 플라즈마 도핑 프로세스는 p-타입 도펀트(예를 들어, B, Ga 등)를 주입하여 기판(50)의 제2 영역(50B)의 핀(56)에 LDD 영역을 형성한다. 실시예에서, 플라즈마 도핑 프로세스는 기판(50)의 제2 영역(50B)에서 수행되고, 약 0.1% 내지 약 0.9%의 B2H6 또는 BF3/H2, 및 약 99.1% 내지 약 99.9%의 He를 이용한다. 실시예에서, 플라즈마 도핑 프로세스는 약 2 keV 내지 약 5 keV의 일정한 에너지에서 수행된다. 플라즈마 도핑 프로세스 후에, 제3 도핑된 영역(82A)은 약 1E20 원자/cm3 내지 약 3E21 원자/cm3 범위의 B/Ga의 도펀트 농도를 가진다. 플라즈마 도핑 프로세스는 핀(56)의 표면으로부터 약 5 nm 내지 약 10 nm의 깊이에서 급경사 도핑 프로파일 접합을 형성할 수 있고, 도핑 프로파일 경사도는 약 1 nm/decade이다.
단계 234에서, 마스크는 기판(50)의 제1 영역(50A)으로부터 제거된다. 이 마스크 제거 프로세스는 및 단계는 단계 216에서 전술한 마스크 제거 프로세스 및 단계와 유사할 수 있으므로, 여기서는 설명을 반복하지 않는다.
단계 236에서, 도펀트 소스 층이 플라즈마 증착 프로세스에 의해 형성된다. 플라즈마 증착 프로세스는, 제2 영역(50B)의 핀(56)의 상부면 및 측벽 상에서와 기판(50)의 제1 영역(50A)의 마스크 층, 또는 있다면 기타의 보호 구조 상에서 실질적으로 균일한 두께를 갖는 컨포멀 층을 형성한다. 실시예에서, 플라즈마 증착 프로세스는, 약 15% 내지 약 100%의 B2H6 또는 BF3/H2, 및 약 85% 내지 약 0%의 He를 이용한다. 도펀트 소스 층의 두께는 약 1 nm 내지 약 5 nm의 범위에 있을 수 있지만, 다른 두께도 역시 본 개시의 범위 내에 있다.
일부 실시예에서, 도펀트 소스 층은, BSG 및/또는 핀(56) 내로의 후속 확산에 민감한 도펀트를 포함하는 기타의 재료로 형성된다. 이들 실시예에서, 도펀트 소스 층은, 스퍼터링, CVD, PECVD, MOCVD, FCVD, ALD, PEALD 등, 또는 이들의 조합에 의해 형성될 수 있다.
플라즈마 증착 프로세스 이전에 플라즈마 도핑 프로세스가 수행되었지만, 이들 프로세스들의 순서는 본 개시의 범위 내에 있는 다른 실시예들에서 뒤바뀔 수 있다.
단계 238에서, 기판(50)의 제2 영역(50B)의 도펀트 소스 층 위에 캡핑 층이 형성된다. 이 캡핑 층 및 단계는 단계 220에서 앞서 설명된 캡핑 층 및 단계와 유사할 수 있고 그 설명은 여기서는 반복되지 않는다.
단계 240에서, 어닐링 프로세스가 기판(50)에 관해 수행된다. 이 어닐링 프로세스는 도펀트 소스 층으로부터 핀(56)으로 도펀트를 확산시키며, 또한 기판(50)의 제2 영역(50B)의 핀(56) 내의 제4 도핑된 영역(82B)을 형성하는 도펀트를 활성화한다. 이 어닐링 프로세스 및 단계는 단계 222에서 앞서 설명된 어닐링 프로세스 및 단계와 유사할 수 있고 그 설명은 여기서는 반복되지 않는다.
도 13a, 13b, 13c와 단계 242에서, 캡핑 층 및 도펀트 소스 층이 제거된다. 이 제거 프로세스 및 단계는 단계 224에서 앞서 설명된 제거 프로세스 및 단계와 유사할 수 있고 그 설명은 여기서는 반복되지 않는다.
기판(50)의 제2 영역(50B)에서, 제4 도핑된 영역(82B)은 핀(56)의 상부들(팁들)과 측벽을 따라 연장되고 핀(56)의 측벽을 따라 실질적으로 균일한 도핑 프로파일을 제공한다. 제4 도핑된 영역(82B)은 핀(56)의 상부들(팁들)의 제3 도핑된 영역(82A)과 중첩할 수 있다. 제4 도핑된 영역(82B)은 약 5E19 원자/cm3 내지 약 2E20 원자/cm3 범위의 B/Ga의 도펀트 농도를 가진다. 제4 도핑된 영역(82B)은 핀(56)의 표면으로부터 약 5 nm 내지 약 10 nm의 깊이에서 급경사 도핑 프로파일 접합을 형성할 수 있다. 도 13c는 제4 도핑된 영역(82B) 사이의 핀(56)의 일부를 나타내지만, 일부 실시예에서는, 핀(56)은, 측벽을 따른 제4 도핑된 영역(82B)이 전체의 핀(56)을 균일하게 도핑하는 것을 만족하도록 하는 폭을 갖도록 형성된다.
명시적으로 도시되지는 않았지만, 당업자라면, 도 13a, 13b, 및 13c에 나타낸 구조에 관해 추가의 처리 단계들이 수행될 수 있다는 것을 용이하게 이해할 것이다. 예를 들어, 단계(244)에서, 게이트 스페이서들이 게이트 전극(60)의 측벽 상에 형성될 수 있다. 게이트 스페이서들(미도시)은 게이트 전극(60)의 대향하는 측부들 상에 형성될 수 있다. 게이트 스페이서들은 앞서 형성된 구조 상에 스페이서 층(미도시)을 블랭킷 퇴적함으로써 형성될 수 있다. 실시예에서, 게이트 스페이서들은, SiN, SiC, SiGe, 산화질화물, 산화물, 그 조합 등을 포함하는 스페이서 라이너(spacer liner)(미도시)를 포함할 수 있다. 스페이서 층은, SiN, 산화질화물, SiC, SiON, 산화물, 그 조합 등을 포함할 수 있고, CVD, 플라즈마 강화된 CVD, 스퍼터, 및 본 분야에 공지된 기타의 방법 등의, 이러한 층을 형성하는데 이용되는 방법들에 의해 형성될 수 있다. 그 다음, 게이트 스페이서들은, 예를 들어, 구조의 수평면들로부터 스페이서 층을 제거하기 위한 이방성 에칭에 의해 패터닝된다.
단계 246에서, 소스/드레인 영역은 핀(56)에 형성될 수 있다. 소스/드레인 영역(도 13a, 13b, 및 13c에는 미도시, 도 1의 소스/드레인 영역(42 및 44)을 참조)은 핀(56)에 형성될 수 있다. 소스/드레인 영역은 핀(56) 내의 도펀트를 보충하기 위해 적절한 도펀트에 의해 도핑될 수 있다. 또 다른 실시예에서, 소스/드레인 영역은 핀(56) 내에 오목부를 형성하고 오목부에서 재료를 에피텍셜 성장시킴으로써 형성될 수 있다. 소스/드레인 영역은 전술된 주입 방법을 통해, 또는 재료가 성장됨에 따라 인-시츄 도핑에 의해 도핑될 수 있다.
소스/드레인 영역은, 전술된 LDD 영역 외에도, 고농도 도핑된 영역을 포함할 수 있다. 이 실시예에서, LDD 영역과 게이트 스페이서들이 형성된 후에, 소스/드레인 영역이 고농도 도핑될 수 있다. 이것은 LDD 영역과 고통도 도핑된 영역을 형성한다. LDD 영역은 주로 게이트 스페이서 아래에 있는 반면 고농도 도핑된 영역은 핀(56)을 따라 게이트 스페이서 바깥에 있다. 일부 실시예에서, 핀(56)은 앤티-펀치 쓰루(anti-punch through) 영역(미도시)을 포함한다. 이 앤티-펀치 쓰루 영역은, 전자나 정공이 소스로부터 드레인으로 채널을 통해 펀치-쓰루하는 단 채널 효과(short channel effect)를 방지한다. 앤티-펀치 쓰루 영역은, 핀(56)과 동일하게 그러나 더 높은 도펀트 농도로 도핑될 수 있다.
또한, 단계 248에서, 에칭 정지층(ESL; etch stop layer)과 층간 유전체(ILD)가 게이트 전극(60) 및 핀(56) 위에 인접하게 형성될 수 있다. ESL 및 ILD는, 게이트 스페이서, 게이트 전극(60), 소스/드레인 영역, 핀(56), 및 STI 영역(54) 위에 형성될 수 있다. ESL은 기판(50) 상의 컴포넌트들 위에 컨포멀 퇴적될 수 있다. 실시예에서, ESL은, SiN, SiCN, SiON 등, 또는 그 조합에 의해 형성되고, ALD, 분자층 증착(MLD), 퍼니스 프로세스, CVD, PECVD 등, 또는 그 조합에 의해 형성된다.
ESL이 형성된 후에, ILD가 ESL 위에 형성될 수 있다. ILD는 ESL 위에 컨포멀 퇴적될 수 있다. 실시예에서, ILD는, SiO2, SiON 등, 또는 그 조합을 포함할 수 있다. ILD는, CVD, ALD, PECVD, 대기압-이하 CVD(SACVD; subatmospheric CVD), 플로어블 CVD(flowable CVD), 고밀도 플라즈마(HDP), 스핀-온-유전체 프로세스 등, 또는 그 조합에 의해 형성될 수 있다.
ILD는 CMP 프로세스를 이용함으로써 평탄화되어 ILD의 부분들을 제거할 수 있다. 다른 실시예에서, 에칭 등의, 다른 평탄화 기술들이 이용될 수 있다.
선택사항적 단계 250에서, 더미 게이트 및 게이트 유전체가 제거될 수 있다. 게이트-마지막 또는 대체-게이트 프로세스에서, 게이트 전극(60) 및 게이트 유전체(58')가 제거된다. 선택사항적 단계 252에서, 제거된 게이트 전극 및 게이트 유전체 대신에 활성 게이트 및 게이트 유전체가 형성된다.
단계 254에서, 컨택트 및 금속간 유전체(IMD)와 그 대응하는 금속화부가 ESL 및 ILD를 통해 핀(56) 및 게이트 전극(60)까지 형성될 수 있다. 컨택트는 게이트 전극(60) 및 소스/드레인 영역까지 형성될 수 있다.
도 15a, 15b 및 15c는 일부 실시예에 따른 구조의 도핑 프로파일이다. 도 15a는, 단계(214 및 232)의 플라즈마 도핑 프로세스 이후의 그러나 플라즈마 증착 프로세스 및 어닐링 프로세스가 없는 핀(56)의 도핑 프로파일을 나타낸다. 도 15a에서, 반도체 구조(300)는 상위 영역(302) 및 하위 영역(304)을 갖는 것으로 도시되어 있다. 상위 영역(302)은 높은 도펀트 농도를 갖고 하위 영역(304)은 도핑 농도가 없거나 거의 제로 도핑 농도를 가진다. 예를 들어, 상위 영역(302)은, 약 1E20 원자/cm3 내지 약 3E21 원자/cm3 범위의 B, Ga, As, P 등, 또는 그 조합의 도펀트 농도를 갖고, 하위 영역은 도핑되지 않는다. 예시된 바와 같이, 플라즈마 도핑 프로세스는 도핑 프로파일에서 (상위 영역(302)과 하위 영역(304) 사이의 계면에서) 급경사 접합을 형성한다.
도 15b는, 단계(218-222 및 236-240)의 플라즈마 증착 프로세스 및 어닐링 프로세스 이후의 그러나 플라즈마 도핑 프로세스가 없는 핀(56)의 도핑 프로파일을 나타낸다. 도 15b에서, 반도체 구조(300)는 단일 영역(306)을 갖는 것으로 도시되어 있다. 영역(306)은 균일한 도핑 프로파일을 갖지만, 통상적으로 플라즈마 도핑 프로세스에 의해 도핑된 영역보다 낮은 도펀트 농도를 가진다. 예를 들어, 영역(306)은, 약 5E19 원자/cm3 내지 약 2E20 원자/cm3 범위의 B, Ga, As, P 등, 또는 그 조합의 도펀트 농도를 가진다.
도 15c는, 단계(214 및 232)의 플라즈마 도핑 프로세스, 플라즈마 증착 프로세스 및 어닐링 프로세스(218-222 및 236-240) 이후의 핀(56)의 도핑 프로파일을 나타낸다. 도 15c에서, 반도체 구조(300)는 상위 영역(308) 및 하위 영역(310)을 갖는 것으로 도시되어 있다. 상위 영역(308)은 높은 도펀트 농도를 갖고 하위 영역(304)은 더 낮은 도핑 농도를 가진다. 예를 들어, 상위 영역(302)은, 약 1E20 원자/cm3 내지 약 3E21 원자/cm3 범위의 B, Ga, As, P 등, 또는 그 조합의 도펀트 농도를 갖고 하위 영역은 약 5E19 원자/cm3 내지 약 2E20 원자/cm3 범위의 B, Ga, As, P 등, 또는 그 조합의 도펀트 농도를 가진다. 일부 실시예에서, 상위 영역(308)의 도펀트 농도는 플라즈마 도핑 프로세스에 의해 결정되고 하위 영역의 도펀트 농도는 플라즈마 증착/어닐링 프로세스에 의해 결정된다. 이 하이브리드 도핑 기술은 핀(56)의 상부에서 높은 도펀트 농도를 제공하는 반면, 핀(56)의 중앙부/하부에서 균일한 도펀트 농도를 제공한다.
이 하이브리드 핀 도핑 기술(플라즈마 도핑 프로세스 및 플라즈마 증착 프로세스)을 이용함으로써, 핀(56)은 원하는 핀 LDD 도핑 프로파일을 가진다. 기판(50)의 제1 영역(50A)에서, 핀(56)의 상부들(팁들)은 제1 도핑된 영역(72A)을 가지며, 제2 도핑된 영역(72B)을 포함하는 핀(56)의 중앙부/하부(측벽)보다 높은 농도로 도핑된다. 기판(50)의 제2 영역(50B)에서, 핀(56)의 상부들(팁)은 제3 도핑된 영역(82A)을 가지며, 제4 도핑된 영역(82B)을 포함하는 핀(56)의 중앙부/하부(측벽)보다 높은 농도로 도핑된다. 이 도핑 프로파일은 유익한데, 그 이유는, 핀(56)의 상부들은 3개의 게이트(예를 들어, 게이트 전극(60)은 상부의 3개 측면 상에 있다)에 의해 제어되기 때문에 더 낮은 임계 전압으로 인해 더 높은 캐리어 흐름을 갖고, 핀(56)의 중앙부/하부는 2개의 게이트에 의해 제어되어 약간 더 높은 임계 전압과 약간 더 낮은 캐리어 흐름을 갖기 때문이다. 또한, 하이브리드 도핑 기술은 빔 라인 주입 프로세스를 이용하지 않으므로, 빔 라인 주입 프로세스에 의해 야기되는 결함(예를 들어, 쌍 경계 결함)을 방지한다. 또한, 핀의 중앙부/하부는 주입 프로세스에 의해 도핑되지 않으므로, 핀의 하부를 향한 낮은 도핑 또는 무-도핑을 야기하는 주입 그림자 효과(implant shadowing effects)가 없다.
상기의 설명은, 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 수 개의 실시예들의 특징들을 약술한다. 당업자라면, 여기서 소개된 실시예들과 동일한 목적을 달성 및/또는 동일한 이점을 달성하기 위한 기타의 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 것을 이해하여야 한다. 당업자라면, 이러한 등가의 구성은 본 개시의 사상과 범위로부터 벗어나지 않으며, 본 개시의 사상과 범위로부터 벗어나지 않고 다양한 변경, 대체, 및 변형을 가할 수 있는 있다는 것을 인식해야 한다.

Claims (10)

  1. 핀 전계 효과 트랜지스터(Fin field-effect transistor; FinFET)를 형성하는 방법에 있어서,
    기판 상에 핀(fin)을 형성하는 단계;
    상기 핀의 상부(top portion)에 제1 도핑된 영역 ― 제1 도핑된 영역은 제1 도펀트 농도를 가짐 ― 을 형성하기 위해 제1 도핑 프로세스를 수행하는 단계; 및
    상기 핀의 중앙부 및 하부에 제2 도핑된 영역 ― 제2 도핑된 영역은 균일한 제2 도펀트 농도를 갖고, 상기 균일한 제2 도펀트 농도는 상기 제1 도펀트 농도보다 낮음 ― 을 형성하기 위해 제2 도핑 프로세스를 수행하는 단계
    를 포함하고,
    상기 제1 도핑 프로세스를 수행하는 단계는 상기 핀 상에 플라즈마 도핑 프로세스를 수행하는 단계를 포함하며,
    상기 제2 도핑 프로세스를 수행하는 단계는,
    상기 핀의 상부면과 측벽들 상에 도펀트 소스 층(dopant source layer)을 형성하는 단계;
    상기 도펀트 소스 층 위에 캡핑 층(capping layer)을 형성하는 단계; 및
    상기 핀을 어닐링하는 단계로서, 상기 어닐링 프로세스는 상기 도펀트 소스 층으로부터 상기 핀으로 도펀트들을 확산시키는 것인, 상기 핀을 어닐링하는 단계를 더 포함하는 것인,
    핀 전계 효과 트랜지스터(FinFET) 형성 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제2 도핑된 영역은 상기 핀의 측벽들을 따라 연장되고,
    상기 제1 및 상기 제2 도핑된 영역들은, 상기 핀의 소스 및 드레인 영역들 내의 저농도 도핑된 드레인(lightly doped drain; LDD) 영역들을 형성하는 것인, 핀 전계 효과 트랜지스터(FinFET) 형성 방법.
  5. 제1항에 있어서,
    상기 핀 위에 게이트 구조물을 형성하는 단계; 및
    상기 게이트 구조물의 대향하는 측부들 상에서 상기 핀 내에 소스/드레인 영역들을 형성하는 단계를 더 포함하고,
    상기 제1 도핑된 영역 및 상기 제2 도핑된 영역은 상기 소스/드레인 영역들에 있는 것인, 핀 전계 효과 트랜지스터(FinFET) 형성 방법.
  6. 핀 전계 효과 트랜지스터(Fin field-effect transistor; FinFET)를 형성하는 방법에 있어서,
    기판 상에 제1 세트의 핀들 및 제2 세트의 핀들 ― 상기 제1 세트의 핀들은 상기 기판의 제1 영역에 있고, 상기 제2 세트의 핀들은 상기 기판의 제2 영역에 있음 ― 을 형성하는 단계;
    상기 제1 세트의 핀들 위에 제1 게이트를 형성하고, 상기 제2 세트의 핀들 위에 제2 게이트를 형성하는 단계;
    상기 기판의 상기 제2 영역 위에 제1 마스크를 형성하는 단계;
    상기 제1 세트의 핀들의 상부들에 제1 도핑된 영역을 형성하기 위하여 상기 제1 세트의 핀들 상에 제1 플라즈마 도핑 프로세스를 수행하는 단계;
    상기 기판의 상기 제2 영역 위의 상기 제1 마스크를 제거하는 단계;
    상기 제1 세트의 핀들의 상부면들과 측벽들 상에 제1 도펀트 소스 층을 형성하기 위해 제1 플라즈마 증착 프로세스를 수행하는 단계;
    상기 제1 도펀트 소스 층 위에 제1 캡핑 층을 형성하는 단계; 및
    상기 제1 세트의 핀들의 측벽들을 따라 제2 도핑된 영역들을 형성하기 위하여 상기 제1 세트의 핀들을 어닐링하는 단계
    를 포함하는 핀 전계 효과 트랜지스터(FinFET) 형성 방법.
  7. 제6항에 있어서,
    상기 기판의 상기 제2 영역 위에 상기 제1 마스크를 형성하는 단계 이전에, 상기 제1 세트의 핀들과 상기 제2 세트의 핀들 위에 밀봉 스페이서 층(seal spacer layer)을 형성하는 단계; 및
    상기 기판의 상기 제2 영역 위에 상기 제1 마스크를 형성하는 단계 이후에, 상기 제1 세트의 핀들의 측벽들 상에 밀봉 스페이서들을 형성하기 위하여 상기 기판의 상기 제1 영역 내의 상기 밀봉 스페이서 층을 패터닝하는 단계
    를 더 포함하는 핀 전계 효과 트랜지스터(FinFET) 형성 방법.
  8. 제6항에 있어서,
    상기 제1 세트의 핀들을 어닐링하는 단계 이후에, 상기 제1 캡핑 층과 상기 제1 도펀트 소스 층을 제거하는 단계를 더 포함하는 핀 전계 효과 트랜지스터(FinFET) 형성 방법.
  9. 제6항에 있어서,
    상기 제1 세트의 핀들을 어닐링하는 단계 이후에,
    상기 기판의 상기 제1 영역 위에 제2 마스크를 형성하는 단계;
    상기 제2 세트의 핀들의 상부들에 제3 도핑된 영역들을 형성하기 위하여 상기 제2 세트의 핀들 상에 제2 플라즈마 도핑 프로세스를 수행하는 단계;
    상기 기판의 상기 제1 영역 위의 상기 제2 마스크를 제거하는 단계;
    상기 제2 세트의 핀들의 상부면들과 측벽들 상에 제2 도펀트 소스 층을 형성하기 위해 제2 플라즈마 증착 프로세서를 수행하는 단계;
    상기 제2 도펀트 소스 층 위에 제2 캡핑 층을 형성하는 단계; 및
    상기 제2 세트의 핀들의 측벽들을 따라 제4 도핑된 영역들을 형성하기 위하여 상기 제2 세트의 핀들을 어닐링하는 단계
    를 더 포함하는 핀 전계 효과 트랜지스터(FinFET) 형성 방법.
  10. 삭제
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