KR102107612B1 - 반도체 디바이스의 비대칭 소스 및 드레인 구조 - Google Patents

반도체 디바이스의 비대칭 소스 및 드레인 구조 Download PDF

Info

Publication number
KR102107612B1
KR102107612B1 KR1020180057190A KR20180057190A KR102107612B1 KR 102107612 B1 KR102107612 B1 KR 102107612B1 KR 1020180057190 A KR1020180057190 A KR 1020180057190A KR 20180057190 A KR20180057190 A KR 20180057190A KR 102107612 B1 KR102107612 B1 KR 102107612B1
Authority
KR
South Korea
Prior art keywords
source
drain
structures
vertical height
group
Prior art date
Application number
KR1020180057190A
Other languages
English (en)
Other versions
KR20190062125A (ko
Inventor
유-리엔 후앙
펭 왕
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20190062125A publication Critical patent/KR20190062125A/ko
Application granted granted Critical
Publication of KR102107612B1 publication Critical patent/KR102107612B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 개시내용은 비대칭 소스/드레인 구조를 가진 반도체 디바이스를 제공한다. 반도체 디바이스는 기판 상에서 제1 그룹의 핀 구조 상의 제1 그룹의 소스/드레인 구조와, 기판 상에서 제2 그룹의 핀 구조 상의 제2 그룹의 소스/드레인 구조와, 상기 제1 및 제2 그룹의 핀 구조 위에 각각 형성된 제1 게이트 구조 및 제2 게이트 구조- 상기 제1 및 제2 그룹의 소스/드레인 구조는 상기 제1 및 제2 게이트 구조에 각각 근접함 -를 포함하고, 상기 제1 그룹의 핀 구조 상의 제1 그룹의 소스/드레인 구조는 상기 제2 그룹의 핀 구조 상의 제2 그룹의 소스/드레인 구조 중의 제2 소스/드레인 구조의 제2 수직 높이와는 상이한 제1 수직 높이를 가진 제1 소스/드레인 구조를 갖는다.

Description

반도체 디바이스의 비대칭 소스 및 드레인 구조{ASSYMETRIC SOURCE AND DRAIM STRUCTURES IN SEMICONDUCTOR DEVICES}
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능 및 더 낮은 비용을 추구하여 나노미터 기술 공정 노드로 진보함에 따라, 제조 및 설계로부터의 도전이 핀(fin) 전계 효과 트랜지스터(FinFET, 핀펫)와 같은 3차원 설계의 개발을 가져왔다. 전형적인 핀펫은 예를 들면 기판의 실리콘 층으로의 에칭에 의해 핀 구조가 기판으로부터 연장하여 제조된다. 핀펫의 채널은 수직 핀 내에 형성된다. 게이트 구조는 상기 핀 구조 위에 제공된다(예를 들면, 감싸도록 위에 배치된다). 상기 채널 위에 게이트 구조를 가져서 상기 게이트 구조 주위의 채널의 게이트 제어를 가능하게 하는 것이 유리하다. 핀펫 디바이스는 감소된 단채널 효과 및 증가된 전류 흐름을 포함한 많은 장점을 제공한다.
디바이스의 치수가 계속하여 작아짐에 따라, 핀펫 디바이스 성능은 전형적인 폴리실리콘 게이트 전극 대신에 금속 게이트 전극을 이용함으로써 개선될 수 있다. 금속 게이트 스택을 형성하는 하나의 공정은 최종 게이트 스택이 "마지막"으로 제조되는 대체 게이트 공정("게이트 라스트"(gate-last) 공정이라고도 부름)을 형성하는 것이다. 그러나 진보한 공정 노드에서 이러한 IC 제조를 구현하는 데에는 여러 가지 난제가 있다. 디바이스 구조 제조 중에 퇴적 및 패터닝 공정의 부정확하고 부적절한 제어는 디바이스 구조의 전기적 성능을 역으로 저하시킬 수 있다.
본 개시내용의 각종 양태는 첨부 도면과 함께 읽을 때 이하의 상세한 설명으로부터 최상으로 이해된다. 산업계의 표준 관례에 따라서, 각종 피처들은 정확한 축척으로 작도되지 않았다는 점에 주목한다. 사실, 각종 피처들의 치수는 설명의 명확성을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 일부 실시형태에 따른, 기판 위에 디바이스 구조를 제조하는 예시적인 공정의 흐름도이다.
도 2는 일부 실시형태에 따른 반도체 디바이스 구조의 투시도이다.
도 3, 4a-4d, 5a-5d, 6a-6d, 7a-7d, 8a-8d, 9a-9d, 10a-10d, 11a-11d, 12a-12d, 13a-13d, 14a-14d, 15a-15d, 16a-16d, 17a-17d, 18a-18d 및 19a-19d는 일부 실시형태에 따른, 도 1의 다른 제조 단계에서 반도체 디바이스 구조의 단면도이다.
본 명세서에서는 본 개시내용의 상이한 특징들을 구현하기 위한 많은 다른 실시형태 또는 실시예를 제공한다. 컴포넌트 및 배열의 구체적인 예가 본 개시내용을 단순화하기 위해 이하에서 설명된다. 물론 이 예들은 단순히 예이고 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 제1 피처와 제2 피처가 직접 접촉되지 않도록 제1 피처와 제2 피처 사이에 추가의 피처가 형성되는 실시형태도 또한 포함할 수 있다. 또한, 본 설명에서는 각종 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이고, 여기에서 설명하는 각종 실시형태 및/또는 구성들 간의 관계를 본질적으로 구술하는 것이 아니다.
또한, 공간적으로 관계있는 용어, 예를 들면, "아래", "하", "하부", "위", "상부" 등은 도면에 예시된 다른 요소 또는 피처들에 대한 하나의 요소 또는 피처의 관계를 묘사하기 위한 설명의 용이성을 위해 여기에서 사용될 수 있다. 공간적으로 관계있는 용어들은 도면에 도시된 방위 외에 사용 또는 동작 중인 기기 또는 장치의 다른 방위를 포함하는 것으로 의도된다. 장치는 다른 방식으로 방위(90도 또는 다른 방위로 회전)될 수 있고 여기에서 사용하는 공간적으로 관계있는 서술자(descriptor)는 그에 따라서 동일한 방식으로 해석될 수 있다.
본 개시내용은 일반적으로 반도체 디바이스에 관한 것으로, 특히 반도체 디바이스에 형성되는 대체 게이트에 관한 것이다. 본 개시내용은 반도체 디바이스의 전기 성능을 설계하기 위해 반도체 디바이스의 상이한 위치에서 비대칭 윤곽으로 소스/드레인 구조를 형성하는 방법을 제공한다. 일 예로서, 소스/드레인 구조의 비대칭 윤곽은 상이한 치수 및 윤곽으로 소스/드레인 구조를 형성함으로써 획득될 수 있다. 다른 예로서, 소스/드레인 구조의 비대칭 윤곽은 상이한 활성 영역에서 상이한 패터닝 속도로 소스/드레인 구조를 선택적으로 트리밍 및/또는 패터닝하여 패터닝 공정 후에 상이한 위치에서 소스/드레인 구조의 결과적인 상이한 윤곽을 렌더링하도록 선택성이 높은 식각액을 이용하여 소스/드레인 구조를 패터닝함으로써 획득될 수 있다. 소스/드레인 구조의 비대칭 윤곽은 디바이스 전기 성능 조정 및 대체를 위한 유연한 엔지니어링 창(flexible engineering window)을 제공하도록 반도체 디바이스의 다른 활성 영역(예를 들면, p형 영역 또는 n형 영역)에서 다른 전기 성능이 가능하게 한다. 본 개시내용의 일부 양태의 구현은 다른 공정에서, 다른 디바이스에서, 및/또는 다른 층에 대하여 사용될 수 있다. 예를 들면, 다른 예시적인 디바이스는 평면 FET, 전면적 수평 게이트(Horizontal Gate All Around, HGAA) FET, 전면적 수직 게이트(Vertical Gate All Around, VGAA) FET 및 기타의 디바이스들을 포함할 수 있다. 예시적인 방법 및 구조의 일부 변형예를 설명한다. 당업자라면 다른 실시형태의 범위 내로 예상되는 다른 수정예가 만들어질 수 있다는 것을 쉽게 이해할 것이다. 비록 방법 실시형태가 특정 순서로 설명되지만, 각종의 다른 방법 실시형태는 임의의 논리적 순서로 수행될 수 있고, 여기에서 설명한 것보다 더 적은 단계 또는 더 많은 단계를 포함할 수 있다.
트랜지스터의 금속 게이트를 형성하기 위한 대체 게이트 공정에서, 나중에 형성되는 실제 게이트 스택의 플레이스홀더로서 기판 위에 더미 게이트 스택이 형성된다. 상기 더미 게이트 스택 주변에 스페이서 구조가 형성된다. 소스/드레인 피처가 형성된 후, 컨택 에칭 정지 층(CESL) 및 층간 유전체(ILD) 층이 상기 스페이서 구조에 인접하게 형성되고, 더미 게이트 스택이 제거되어 상기 스페이서 구조, 상기 CESL 및 상기 ILD 층에 의해 둘러싸인 개구를 남긴다. 그 다음에 상기 스페이서 구조, CESL 및 ILD에 의해 규정된 개구에 금속 게이트가 형성된다.
금속 게이트 구조는 높은 k 유전체 층과 같은 게이트 유전체 층, 선택적 장벽 층, 일함수 튜닝(tuning) 층 및 게이트 금속 전극을 포함한다. 복수의 퇴적 및 패터닝 공정을 이용하여 예를 들면 트랜지스터의 임계 전압(Vt)을 미세 조정하기 위한 일함수 튜닝 층을 형성할 수 있다. 일부 실시형태에서, 상기 일함수 튜닝 층은 필요에 따라 디바이스 전기 성능을 향상시키기 위해 p형 핀펫 또는 n형 핀펫과 같은 다른 유형의 트랜지스터를 위해 다른 물질을 이용할 수 있다. 상기 장벽 층은 패터닝 공정 중에 게이트 유전체 층을 보호하기 위해 선택적으로 사용된다.
도 1은 도 2에 도시된 단순화한 반도체 핀펫 디바이스 구조(201)와 같은 반도체 디바이스 구조를 형성하기 위해 수행되는 공정(100)의 예시적인 흐름도이다. 도 2와 관련하여 예시 또는 설명하지 않은 다른 양태들은 그 이후의 도면 및 설명으로부터 명백하게 될 것이다. 도 2의 구조는 예를 들면 1개 이상의 트랜지스터로서 동작하게 하는 방식으로 전기적으로 접속 또는 결합될 수 있다. 도 3-19d는 일부 실시형태에 따른 공정(100)의 각종 단계에 대응하는 기판의 일부의 개략적 단면도이다. 공정(100)은 도 2-19d에 도시된 반도체 디바이스 구조 또는 여기에서 제시되지 않은 다른 반도체 구조를 포함한 임의의 적당한 구조를 형성하기 위해 사용될 수 있다는 점에 주목한다.
도 2에 도시된 단순화한 핀펫 디바이스 구조(201)가 기판(20) 위에 형성된다. 기판(20)은 벌크 반도체 기판, 절연체 위 반도체(semiconductor-on-insulator, SOI) 기판 또는 다른 기판이거나 이러한 기판을 포함할 수 있다. 기판(20)의 반도체 물질은 실리콘(예를 들면, Si<100> 또는 Si<111>과 같은 결정질 실리콘), 실리콘 게르마늄, 게르마늄, 갈륨비소 또는 다른 반도체 물질을 포함하거나 이러한 물질일 수 있다. 반도체 물질은 예를 들면 p형 또는 n형 도펀트로 도핑되거나 도핑되지 않을 수 있다. 기판(20)으로 SOI 기판을 이용하는 일부 실시형태에서, 기판(20)은 반도체 기판 내에 배치된 매립 절연체일 수 있는 절연체 층 위에 배치된 반도체 물질을 포함하거나, 또는 유리 또는 사파이어 기판일 수 있다. 여기에서 설명하는 실시형태에서, 기판(20)은 결정질 실리콘 기판과 같은 실리콘 함유 물질이다. 더욱이, 기판(20)은 임의의 특정 크기, 형상 또는 물질로 제한되지 않는다. 기판(20)은 다른 무엇보다도 200mm 직경, 300mm 직경 또는 다른 직경, 예컨대 450mm 직경을 가진 둥근/원형 기판일 수 있다. 기판(20)은 또한 임의의 다각형, 정사각형, 직사각형, 곡면 또는 필요에 따른 다각형 기판과 같은 다른 방식의 비원형 워크피스일 수 있다.
각각의 핀 구조(24)는 하나 이상의 디바이스가 형성되는 활성 영역을 제공한다. 핀 구조(24)는 마스킹, 포토리소그래피 및/또는 에칭 공정을 포함한 적당한 공정을 이용하여 제조된다. 일 예로서, 마스크 층이 기판(20) 위에 형성된다. 포토리소그래피 공정은 마스크 층 위에 포토레지스트 층(레지스트)을 형성하는 단계와, 포토레지스트 층을 소정의 패턴에 노출시키는 단계와, 노광후 베이킹 공정을 수행하는 단계와, 상기 포토레지스트 층을 현상하여 상기 포토레지스트 층을 패터닝하는 단계를 포함한다. 포토레지스트 층의 패턴은 마스킹 요소를 형성하기 위해 적당한 에칭 공정을 이용하여 상기 마스크 층에 전사된다. 그 다음에 에칭 공정에 의해 기판에 리세스(25)를 형성하고 핀 구조(24)와 같은 연장하는 핀을 남기는 동안 상기 마스킹 요소를 이용하여 기판(20)의 영역들을 보호할 수 있다. 상기 리세스(25)는 반응성 이온 에칭(RIE) 및/또는 다른 적당한 공정을 이용하여 에칭될 수 있다. 기판에 핀 구조를 형성하기 위해 많은 다른 방법 실시형태를 이용할 수 있다.
일 실시형태에서, 핀 구조(24)는 폭이 약 10나노미터(nm)이고 높이가 약 10~60nm 범위 내, 예를 들면 약 50nm이다. 그러나 핀 구조(24)에 다른 치수들을 사용할 수 있다는 것을 이해하여야 한다. 일 예로서, 핀 구조(24)는 실리콘 물질 또는 게르마늄과 같은 기초 반도체, 또는 실리콘 탄화물, 갈륨비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함한 화합물 반도체를 포함한다. 핀 구조(24)는 또한 SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 또는 이들의 조합을 포함한 합금 반도체일 수 있다. 더 나아가, 핀 구조(24)는 필요에 따라 n형 및/또는 p형 도펀트를 이용하여 도핑될 수 있다.
설명하는 바와 같이, 일 예로서, 기판(20)에 리세스(25)를 형성하기 위해 기판(20)의 일부를 에칭함으로써 복수의 핀 구조(24)가 형성될 수 있다. 리세스(25)는 그 다음에 격리 구조(26)를 형성하기 위해 리세스 또는 에치백되는 격리 물질로 채워질 수 있다. 격리 구조(26) 및/또는 핀 구조(24)를 위한 다른 제조 기법도 가능하다. 격리 구조(26)는 기판(20)의 일부 영역, 예를 들면 핀 구조(24) 내의 활성 영역을 격리할 수 있다. 일 예로서, 상기 격리 구조(26)는 얕은 트렌치 격리(STI) 구조 및/또는 다른 적당한 격리 구조일 수 있다. STI 구조는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불화물 도핑 실리케이트 글라스(FSG), 낮은 k 유전체 물질, 및/또는 다른 적당한 절연 물질로 형성될 수 있다. STI 구조는 예를 들면 하나 이상의 라이너 층을 가진 다층 구조를 포함할 수 있다.
더미 게이트 구조(50)가 상기 핀 구조(24) 위에 형성된다. 도 2에 도시된 예에서, 더미 게이트 구조(50)는 게이트 유전체 층(28), 게이트 전극 층(30) 및 하드 마스크(32)를 포함한다. 더미 게이트 구조(50)는 또한 캐핑 층 및/또는 다른 적당한 층을 포함할 수 있다는 점에 주목한다. 더미 게이트 구조(50)의 각종 층들은 적당한 퇴적 기법에 의해 형성될 수 있고, 적당한 포토리소그래피 및 에칭 기법에 의해 패터닝될 수 있다. 더미 게이트 구조(50)는 핀 구조(24)의 2개 또는 3개의 측면에서 상기 핀 구조(24)와 결합한다.
여기에서 설명하는 용어 "더미"는 나중 단계에서 제거되고 대체 게이트 공정에서 높은 k 유전체 및 금속 게이트 구조와 같은 다른 구조로 대체되는 희생 구조를 말한다. 대체 게이트 공정은 전체 게이트 제조 공정의 나중 단계에서 게이트 구조를 제조하는 공정을 말한다. 게이트 유전체 층(28)은 유전체 산화물 층일 수 있다. 예를 들면, 유전체 산화물 층은 화학적 산화, 열산화, 원자층 증착(ALD), 화학 기상 증착(CVD) 및/또는 다른 적당한 방법에 의해 형성될 수 있다. 게이트 전극 층(30)은 폴리실리콘 층 또는 다른 적당한 층일 수 있다. 예를 들면, 게이트 전극 층(30)은 저압 화학 기상 증착(LPCVD) 및 플라즈마 강화 CVD(PECVD)와 같은 적당한 퇴적 공정에 의해 형성될 수 있다. 하드 마스크(32)는 더미 게이트 구조(50)를 기판 상에서 원하는 피처/치수로 패터닝하기에 적당한 임의의 물질일 수 있다.
일 실시형태에서, 더미 게이트 층(50)의 각종 층들은 블랭킷 층으로서 먼저 퇴적된다. 그 다음에, 상기 블랭킷 층들이 포토리소그래피 및 에칭 공정을 포함한 공정을 통하여 패터닝되고, 블랭킷 층들의 일부를 제거하며, 상기 격리 구조(26) 및 핀 구조(24) 위의 나머지 부분을 유지하여 더미 게이트 구조(50)를 형성한다.
일 예로서, 반도체 디바이스 구조(201)는 n형 영역(202a)과 p형 영역(202b)을 포함한다. n형 핀펫과 같은 하나 이상의 n형 디바이스가 상기 n형 영역(202a)에 형성되고, p형 핀펫과 같은 하나 이상의 p형 디바이스가 상기 p형 영역(202b)에 형성될 수 있다. 반도체 디바이스 구조(201)는 마이크로프로세서, 메모리 디바이스 및/또는 기타 IC 등의 IC에 포함될 수 있다.
도 2는 반도체 디바이스 구조(201)의 3차원 도이다. 도 2는 또한 단면 A-A, B-B 및 C-C를 표시하고 있다. "a" 표시로 끝나는 도 4a-19a는 단면 A-A에 대응하는 도 1의 처리 단계의 각종 예에서의 단면도를 예시한다. "b" 표시로 끝나는 도 4b-19b는 단면 B-B에 대응하는 도 1의 처리 단계의 각종 예에서의 단면도를 예시한다. "c" 표시로 끝나는 도 4c-19c는 단면 C-C에 대응하는 도 1의 처리 단계의 각종 예에서의 단면도를 예시한다. "d" 표시로 끝나는 도 4d-19d는 도 1의 처리 단계의 각종 예에서, 도 2의 영역(90) 내에 표시된 것처럼, 반도체 디바이스 구조(201)의 소정 영역의 상면도를 예시한다. 단면 A-A와 B-B는 n형 영역(202a)과 p형 영역(202b)에 각각 형성된 핀 구조(24)의 어레이에 수직한(예를 들면, 핀 구조(24)의 소스/드레인 영역을 가로지르는) 절단면이다. 단면 C-C는 핀 구조(24)를 따르는(예를 들면, 핀 구조(24)의 채널 방향을 따르는) 것이고, 이를 통해 후속 도면 및 설명에서 컷이 이루어질 것이다. 단면 A-A와 B-B는 단면 C-C에 수직이다. 일부 도면에서, 예시된 컴포넌트 또는 피처들의 일부 참조 번호는 다른 컴포넌트 또는 피처들을 불명료하게 하는 것을 피하기 위해 생략될 수 있고; 이것은 도면의 묘사를 쉽게 하기 위한 것이다.
도 1에 도시된 공정(100)을 다시 참조하면, 공정(100)은 도 4a-4d에 도시된 것처럼 기판(20) 내에 핀 구조(24)를 형성하기 위해 도 3에 도시된 기판(20)을 패터닝하는 동작(102)에서 시작한다. 패터닝 공정은 도 4a-4d에 도시된 것처럼 기판(20) 내에 핀 구조(24)를 규정하는 리세스(25)를 기판(20)에 형성하기 위해 수행된다. 기판(20)에서의 핀 구조(24) 형성을 쉽게 하기 위해 마스크(도시 생략)가 사용된다. 예를 들면, 하나 이상의 마스크 층이 기판(20) 위에 퇴적되고, 그 다음에 하나 이상의 마스크 층이 마스크에 패터닝된다. 일부 예에서, 상기 하나 이상의 마스크 층은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄소 질화물 등 또는 이들의 조합을 포함하거나, 이러한 물질일 수 있고, 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자층 증착(ALD) 또는 다른 퇴적 기법에 의해 퇴적될 수 있다. 상기 하나 이상의 마스크 층은 포토리소그래피를 이용하여 패터닝될 수 있다. 예를 들면, 포토레지스트를 예컨대 스핀온 코팅을 이용하여 상기 하나 이상의 마스크 층 위에 형성하고, 상기 포토레지스트를 적당한 포토마스크를 이용하여 광에 노출시킴으로써 패터닝할 수 있다. 그 다음에 상기 포토레지스트의 노출 부분과 비노출 부분은 양의 레지스트를 사용하는지 음의 레지스트를 사용하는지에 따라 제거될 수 있다. 상기 포토레지스트의 패턴은 그 다음에 예컨대 적당한 에칭 공정을 이용하여 상기 하나 이상의 마스크 층에 전사되고, 이것이 마스크를 형성한다. 상기 에칭 공정은 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE), 유도 결합 플라즈마(ICP) 에칭 등 또는 이들의 조합을 포함할 수 있다. 에칭은 이방성일 수 있다. 이어서, 상기 포토레지스트가 예를 들면 애싱 또는 습식 스트립 공정으로 제거된다.
동작 104에서, 도 5a-5d에 도시된 것처럼 격리 구조(26)가 각각의 리세스(25) 내에 형성된다. 격리 구조(26)는 산화물(예를 들면, 실리콘 산화물), 질화물 등 또는 이들의 조합과 같은 절연 물질이거나 이러한 물질을 포함할 수 있고, 상기 절연 물질은 고밀도 플라즈마 CVD(HDP-CVD), 유동성 CVD(FCVD)(예를 들면, 원격 플라즈마 시스템에서의 CVD 기반 물질 퇴적 및 상기 CVD 기반 물질을 산화물 등의 다른 물질로 변화시키기 위한 후경화(post curing)) 등 또는 이들의 조합으로 형성될 수 있다. 임의의 수용 가능한 공정에 의해 형성된 다른 절연 물질을 사용할 수 있다. 예시된 실시형태에서, 격리 구조(26)는 FCVD 공정에 의해 형성된 실리콘 산화물을 포함한다. 화학 기계 연마(CMP) 등의 평탄화 공정으로 임의의 과잉 절연 물질 및 임의의 잔류 마스크(예를 들면, 리세스(25)를 에칭하고 핀 구조(24)를 형성하기 위해 사용된 것)를 제거하고 상기 절연 물질의 상부 표면 및 핀 구조(24)의 상부 표면을 실질적으로 공면이 되도록 형성할 수 있다.
동작 106에서, p형 영역(202b) 내의 핀 구조(24)의 상부가 제거되고 도 6a-6d에 도시된 것처럼 다른 물질로 대체된다. 여기에 도시된 예에서 헤테로에피택셜 핀 구조(602)는 p형 영역(202b) 내의 핀 구조(24)의 상부를 에칭에 의해 기판(20)으로부터 먼저 제거하고, 그 다음에 헤테로에피택셜 핀 구조(602)를 에피택셜적으로 퇴적함으로써 형성될 수 있다. 에칭 및 에피택셜 퇴적 중에, n형 영역(202a)은 하드 마스크에 의해 마스킹될 수 있다. 예를 들면, 핀 구조(24)가 리세스되고 핀 구조(24)와는 상이한 물질이 핀 구조(24)가 리세스된 장소에 에피택셜적으로 성장하여 헤테로에피택셜 핀 구조(602)를 형성할 수 있다. 에피택셜 성장한 물질은 성장 중에 인시투 도핑될 수 있고, 이것은 비록 인시투 및 주입 도핑이 함께 사용될 수 있다 하더라도 핀의 주입을 회피할 수 있다. 여기에 도시된 예에서 헤테로에피택셜 핀 구조(602)는 n형 영역(202a)의 핀 구조(24)에 대한 물질과는 상이한 p형 영역(202b)에 대한 물질로 에피택셜적으로 성장한다. 헤테로에피택셜 핀 구조(602)를 에피택셜적으로 성장시킨 후에, n형 영역(202a)의 마스크를 제거하고 핀 구조(24), 헤테로에피택셜 핀 구조(602) 및 격리 구조(26)를 평탄화하기 위해 CMP와 같은 평탄화 공정을 수행할 수 있다.
일 예로서, 헤테로에피택셜 핀 구조(602)는 약 30~100nm 사이의 두께를 갖는다.
일 예로서, 헤테로에피택셜 핀 구조(602)는 실리콘 게르마늄(SixGe1 -x, 여기에서 x는 약 0~100 사이일 수 있음), 실리콘 탄화물, 순수 또는 실질적인 순수 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등일 수 있다. 예를 들면, III-V족 화합물 반도체를 형성하기 위한 물질은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함한다. 하나의 구체적인 예에서, 헤테로에피택셜 핀 구조(602)는 SiGe 물질을 포함한다.
동작 108에서, 상기 격리 구조(26)를 리세싱하여 도 7a-7d에 도시된 것처럼 상기 격리 구조(26) 위에 리세스(702)를 형성한다. 상기 격리 구조(26)는 핀 구조(24) 및 헤테로에피택셜 핀 구조(602)가 이웃 격리 구조(26) 사이에서 돌출하도록 리세스되고, 이것은 적어도 부분적으로 상기 핀 구조(24) 및 상기 헤테로에피택셜 핀 구조(602)를 기판(20) 상의 활성 영역으로서 묘사할 수 있다. 상기 격리 구조(26)는 절연 물질에 대하여 선택적인 수용 가능한 에칭 공정을 이용하여 리세스될 수 있다. 예를 들면, CERTAS® 에칭 또는 어플라이드 머티어리얼즈 SICONI 툴 또는 묽은 불화수소(dHF)산을 이용한 화학적 산화물 제거를 이용할 수 있다. 또한, 격리 구조(26)의 상부 표면은 에칭 공정에 따라서 도시된 것과 같은 평평한 표면, 볼록 표면, 오목 표면(예를 들면 디싱(dishing)) 또는 이들의 조합을 가질 수 있다. 일 예로서, 리세스(702)는 약 20~60nm 범위의 깊이(704)를 갖는다.
동작 110에서, 더미 게이트 구조(50)가 도 8a-8d에 도시된 것처럼 기판 위에 형성된다. 더미 게이트 구조(50)는 핀 구조(24) 및 헤테로에피택셜 핀 구조(602) 위에서 수직으로 측방향으로 연장한다. 각각의 더미 게이트 구조(50)는 도 8c에 도시된 것처럼 게이트 유전체 층(28), 게이트 전극 층(30) 및 하드 마스크(32)를 포함한다. 대체 게이트 공정에서, 상기 게이트 유전체 층(28)은 계면 유전체일 수 있다. 더미 게이트 구조(50)의 게이트 유전체 층(28), 게이트 전극 층(30) 및 하드 마스크(32)는 각각의 층을 순차적으로 형성하고 그 다음에 이 층들을 더미 게이트 구조(50)로 패터닝함으로써 형성될 수 있다. 예를 들면, 계면 유전체용의 층은 실리콘 산화물, 실리콘 질화물 등 또는 이들의 다층이거나 이러한 물질을 포함할 수 있고, 핀 구조(24) 및 헤테로에피택셜 핀 구조(602) 위에 열적 및/또는 화학적으로 성장하거나, 또는 예컨대 PECVD, ALD, PEALD 또는 다른 퇴적 기법에 의해 공형으로 퇴적될 수 있다. 게이트 전극 층(30)용의 층은 CVD, PVD 또는 다른 퇴적 기법에 의해 퇴적된 실리콘(예를 들면, 폴리실리콘) 또는 다른 물질이거나 이러한 물질을 포함할 수 있다. 하드 마스크(32)용의 층은 CVD, PVD, ALD 또는 다른 퇴적 기법에 의해 퇴적된 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물 등 또는 이들의 조합이거나 이러한 물질을 포함할 수 있다. 하드 마스크(32), 게이트 전극 층(30) 및 게이트 유전체 층(28)용의 층들은 그 다음에 예를 들면 위에서 설명한 것처럼 포토리소그래피 및 하나 이상의 에칭 공정을 이용하여 패터닝되어 더미 게이트 구조(50)의 하드 마스크(32), 게이트 전극 층(30) 및 게이트 유전체 층(28)을 형성할 수 있다.
일부 실시형태에서, 상기 더미 게이트 구조(50)를 형성한 후에, 약하게 도핑된 드레인(LDD) 영역(명확하게 도시되지 않음)이 활성 영역 내에 형성될 수 있다. 예를 들면, 도펀트는 더미 게이트 구조(50)를 마스크로서 이용하여 활성 영역(예를 들면, 핀 구조(24) 또는 헤테로에피택셜 핀 구조(602))에 주입될 수 있다. 예시적인 도펀트는 예를 들면 p형 디바이스용의 붕소 및 n형 디바이스용의 인 또는 비소이거나 이러한 물질을 포함할 수 있고, 다른 도펀트를 이용할 수도 있다. 상기 LDD 영역은 약 1015cm-3 내지 1017cm-3 범위의 도펀트 농도를 가질 수 있다.
동작 112에서, 제1 마스크 층(902)이 도 9a-9d에 도시된 것처럼 기판(20)의 제1 영역, 예를 들면 p형 영역(202b) 위에 형성된다. 제1 마스크 층(902)은 헤테로에피택셜 핀 구조(602)를 후속 공정의 퇴적 또는 에칭으로부터 보호하는 마스크 층으로서 소용된다. 제1 마스크 층(902)은 기판(20) 위에 블랭킷 층으로서 먼저 형성되고 그 다음에 기판의 p형 영역(202b)에서 원하는 윤곽으로 선택적으로 형성하기 위해 패터닝 및 에칭된다는 점에 주목한다. 제1 마스크 층(902)은 도 9c에 도시된 것처럼 n형 영역(202a) 내의 더미 게이트 구조(50)의 측벽에 스페이서 피처가 형성되도록 또한 형성될 수 있다. 제1 마스크 층(902)은 기판(20) 위에서 공형으로 형성된다. 일 예로서, 제1 마스크 층(902)은 유전체 물질로 형성된다. 예를 들면, 제1 마스크 층(902)은 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄화물(SiOC), 비정질 탄소, 탄소 함유 물질 등을 포함한 물질로 제조될 수 있다. 하나의 구체적인 예에서, 제1 마스크 층(902)은 실리콘 질화물 물질로 제조된다.
일 예로서, 제1 마스크 층(902)은 임의의 적당한 퇴적 공정에 의해 형성될 수 있다. 하나의 구체적인 예에서, 제1 마스크 층(902)은 원자층 증착(ALD) 공정 또는 화학 기상 증착(CVD) 공정에 의해 형성될 수 있다. 포토레지스트가 그 다음에 p형 영역(202b) 내의 제1 마스크 층(902) 위에 형성되고, p형 영역(202b) 내의 제1 마스크 층(902)을 유지하면서 n형 영역(202a) 내에 핀 구조(24)의 노출부 및 스페이서 피처를 형성하기 위해 이방성 에칭 공정이 n형 영역(202a) 내의 제1 마스크 층(902)에서 수행될 수 있다. 그 다음에 상기 포토레지스트는 예를 들면 애싱 또는 습식 스트립 공정에 의해 제거될 수 있다.
동작 114에서, 에피택셜 퇴적 공정을 수행하여 도 10a-10d에 도시된 것처럼 n형 영역(202a) 내의 핀 구조(24) 위에 n형 에피-물질(epi-material)(304)을 성장시킨다. n형 에피-물질(304)은 나중에 n형 영역(202a)에서 소스/드레인 또는 소스/드레인 연장 영역을 형성하기 위해 사용되고 소스/드레인 또는 소스/드레인 연장 영역으로서 소용될 수 있다. n형 에피-물질(304)의 에피택셜 성장은 도 10a 및 도 10c에 도시된 것처럼 핀 구조(24)의 실리콘 물질 위 및 기판(20) 일부 위에 자연적으로 성장한다. p형 영역(202b)의 헤테로에피택셜 핀 구조(602)는 도 10b에 도시된 것처럼 제1 마스크 층(902)의 보호 때문에 n형 에피-물질(304)의 퇴적이 없다. 핀 구조(24) 위에 형성된 n형 에피-물질(304)의 구조 또는 형상은 도 10a에 도시된 것처럼 소정 평면 내에서 실리콘 물질의 결정학적 방위에 의해 제어될 수 있다. 따라서 가끔 핀 구조(24)의 다른 표면에서 다른 성장 속도가 나타나고, 예를 들면 다른 성장 속도는 수평 표면으로부터 또는 수직 표면으로부터 나타난다. 도 10a에 도시된 예에서, n형 에피-물질(304)이 수평 성장 속도보다 비교적 더 큰 수직 성장 속도로 상기 핀 구조(24)의 꼭대기에서 형성되어, 도 10a에 도시된 것처럼 핀 구조(24)의 주변 및 위에 타원형 구조를 형성한다. n형 에피-물질(304)의 구조 및 형상은 필요에 따라 임의의 형태로 될 수 있다는 점에 주목한다. n형 에피-물질(304)의 타원형 구조는 나중에 트랜지스터 구조의 소스/드레인 및 소스/드레인 연장 영역을 형성하기 위해 사용되고 소스/드레인 및 소스/드레인 연장 영역으로서 소용될 수 있다.
일부 예에서, 각각의 핀 구조(24) 위에 형성된 n형 에피-물질(304)은 합체될 수도 있고 합체되지 않을 수도 있다. 비록 도 10a에 도시된 예는 핀 구조(24) 위에 형성된 n형 에피-물질(304)이 합체되지 않은 것을 나타내지만, n형 에피-물질(304)은 핀 구조(24)들 간의 제한된 공간 때문에 핀 구조(24)들 중의 하나 위의 n형 에피-물질(304)과 겹쳐진 핀 구조(24)들 중 다른 하나 위의 n형 에피-물질(304)의 소정 측면과 합체될 수 있다.
일 예로서, n형 에피-물질(304)은 n형 영역(202a) 내 핀 구조(24) 위에 형성된 n형 도핑 실리콘 물질을 포함할 수 있다. n형 에피-물질(304)로 사용될 수 있는 적당한 예시적인 n형 도펀트는 인(P), 비소(As), 안티몬(Sb) 등을 포함한다. n형 에피-물질(304)은 분자 빔 에피택시(MBE), 액상 에피택시(LPE), 기상 에피택시(VPE), 선택적 에피택셜 성장(SEG) 등 또는 이들의 조합에 의해 형성된다. n형 에피-물질(304)은 에피택셜 성장 중에 인시투 도핑될 수 있고 및/또는 에피택시 소스/드레인 영역에 도펀트를 주입함으로써 형성될 수 있다. n형 에피-물질(304)은 약 1019cm-3 내지 약 1022cm-3 범위의 도펀트 농도를 가질 수 있다. 그러므로 소스/드레인 영역은 도핑에 의해(예를 들어서 적당하다면 에피택셜 성장 중의 주입 및/또는 인시투에 의해) 및/또는 적당하다면 에피택셜 성장에 의해 묘사될 수 있고, 이것은 소스/드레인 영역이 묘사되는 활성 영역을 또한 묘사할 수 있다.
하나의 구체적인 예에서, n형 에피-물질(304)은 실리콘 물질 또는 인(P)이 도핑된 실리콘 물질(SixPy) 등이다.
일 실시형태에서, n형 에피-물질(304)은 도 10a에 도시된 것처럼 격리 구조(26)의 표면으로부터 n형 에피-물질(304)의 상부까지 제1 수직 높이(302)를 갖도록 형성될 수 있다. 일 예로서, 상기 n형 에피-물질(304)의 상기 제1 수직 높이(302)는 약 20~80nm 범위 내에 있도록 제어된다.
동작 116에서, 제1 마스크 층(902)이 도 11a-11d에 도시된 것처럼 기판(20)으로부터, 특히 기판(20)의 p형 영역(202b)에서 제거된다. 상기 제1 마스크 층(902)의 일부는 도 11c에 도시된 것처럼 더미 게이트 구조(50)의 측벽을 따라 기판(20) 위에 남아서 n형 영역(202a)과 p형 영역(202b) 둘 다에서 더미 게이트 구조(50) 주위의 스페이서 피처로서 소용된다. 상기 제1 마스크 층(902)은 필요에 따라 임의의 적당한 에칭 또는 패터닝 공정에 의해 제거된다. 상기 제1 마스크 층(902)은 최소의 높이/폭 손실로 n형 에피-물질(304)에 최소의 손상을 주면서 제거된다는 점에 주목한다. 일 예로서, 상기 제1 마스크 층(902)은 최대 2000와트의 RF 소스 파워에서 유도 결합 플라즈마(ICP) 이방성 에칭 공정을 이용하여 제거될 수 있다. 공정 압력은 10~100mTorr 범위 내에서 제어될 수 있다. 공정 온도는 실온으로부터 약 140℃까지로 제어될 수 있다. CH3F와 O2 가스를 포함한 가스 혼합물을 이용하여 핀 구조(24)의 상부 및 측벽에서 상기 측벽 또는 더미 게이트 구조(50)의 일부에 최소의 손상을 주면서 상기 제1 마스크 층(902)을 선택적으로 에칭할 수 있다.
동작 118에서, 상기 제1 마스크 층(902)과 유사하게 제2 마스크 층(310)이 도 12a-12d에 도시된 것처럼 기판(20)의 n형 영역(202a)에 형성될 수 있다. 상기 제2 마스크 층(310)은 상기 제1 마스크 층(902)과 유사한 물질로 제조될 수 있다. 유사하게, 상기 제2 마스크 층(310)은 기판(20) 위에 블랭킷 층으로서 먼저 형성되고, 나중에 도 12a 및 도 12c-12d에 도시된 것처럼 기판의 n형 영역(202a) 위에서 원하는 윤곽으로 선택적으로 형성하도록 패터닝 및 에칭될 수 있다. 일 예로서, 상기 제2 마스크 층(310)은 유전체 물질로 형성된다. 예를 들면, 상기 제2 마스크 층(310)은 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄화물(SiOC), 비정질 탄소, 탄소 함유 물질 등을 포함한 물질로 제조될 수 있다. 하나의 구체적인 예에서, 제2 마스크 층(310)은 실리콘 질화물 물질로 제조된다. 일 예로서, 제2 마스크 층(310)은 임의의 적당한 퇴적 공정에 의해 형성될 수 있다. 하나의 구체적인 예에서, 제2 마스크 층(310)은 원자층 증착(ALD) 공정 또는 화학 기상 증착(CVD) 공정에 의해 형성될 수 있다.
상기 제1 마스크 층(902)뿐만 아니라 상기 제2 마스크 층(310)은 기판으로부터 거의 및/또는 전체적으로 제거되어 이 단계에서 기판에 형성된 스페이서 피처를 남기지 않는다. 이 특정 실시형태에서, 바람직한 공형을 가진 새로운 스페이서 피처가 나중에, 즉 동작 122와 동작 124 사이에서 형성될 수 있다. 새로운 스페이서 피처는 동작 124에서 컨택 에칭 정지 층(CESL)(318) 및 제1 층간 유전체(ILD) 층(342)을 형성하기 전에 적당한 퇴적 기법에 의해 형성될 수 있고, 이것에 대해서는 도 15a-15d를 참조하면서 뒤에서 더 자세히 설명할 것이다.
동작 120에서, 에피택셜 퇴적 공정을 수행하여 도 13a-13d에 도시된 것처럼 p형 영역(202b) 내의 헤테로에피택셜 핀 구조(602) 위에 p형 에피-물질(312)을 성장시킨다. p형 에피-물질(312)은 나중에 p형 영역(202b) 내에 소스/드레인 또는 소스/드레인 연장 영역을 형성하기 위해 사용되고 소스/드레인 또는 소스/드레인 연장 영역으로서 소용될 수 있다. p형 에피-물질(312)의 에피택셜 성장은 도 13b 및 도 13c에 도시된 것처럼 헤테로에피택셜 핀 구조(602)의 실리콘 물질 상에 그리고 기판(20) 일부 상에 자연적으로 성장한다. n형 영역(202a)에서 상기 제2 마스크 층(310)에 의해 보호된 n형 에피-물질(304)은 도 13a에 도시된 것처럼 p형 에피-물질(312)의 퇴적이 없다. 실리콘의 에피택셜 성장은 도 13b에 도시된 것처럼 헤테로에피택셜 핀 구조(602)의 꼭대기에 예컨대 다이아몬드형 상부 구조와 같이 실리콘 물질 위에 자연적으로 성장한다. 상기 다이아몬드형 상부 구조의 자연적 형상은 <111> 평면 내에서 실리콘 물질의 결정학적 방위에 의해 제어되고, 이것은 정상적으로 최저 에피택설 성장 속도를 갖는다. 따라서 에피택셜 퇴적 공정 중에, p형 에피-물질(312)은 헤테로에피택셜 핀 구조(602)의 결정면에 대응하는 패싯(facet)을 형성하도록 수직 및 수평으로 성장할 수 있다. 따라서 p형 에피-물질(312)의 다이아몬드형 상부 구조의 성장 속도는 p형 에피-물질(312)의 다이아몬드형 상부 구조의 다른 표면에서 가끔 다르고, 예를 들면 다른 성장 속도는 수평 표면으로부터 또는 수직 표면으로부터 나타난다. 다른 성장 속도가 가끔 다른 결정학적 방위를 가진 다른 표면에서 발생하지만, p형 에피-물질(312)의 결과적인 형상은 수평 평면 표면보다는 다이아몬드형 상부 구조를 갖는다. p형 에피-물질(312)의 다이아몬드 상부 구조는 나중에 트랜지스터 구조의 소스/드레인 및 소스/드레인 연장 영역을 형성하기 위해 사용될 수 있다. 소스/드레인 영역용의 예시적인 도펀트는 예를 들면 p형 디바이스용의 붕소 및 n형 디바이스용의 인 또는 비소이거나 이러한 물질을 포함할 수 있고, 다른 도펀트를 이용할 수도 있다. p형 에피-물질(312)의 구조 및 형상은 필요에 따라 임의의 형태로 될 수 있다는 점에 주목한다. p형 에피-물질(312)의 다이아몬드형 구조는 나중에 트랜지스터 구조의 소스/드레인 및 소스/드레인 연장부를 형성하기 위해 사용될 수 있다.
일부 예에서, 각각의 헤테로에피택셜 핀 구조(602) 위에 형성된 p형 에피-물질(312)은 합체될 수도 있고 합체되지 않을 수도 있다. 비록 도 14b에 도시된 예는 헤테로에피택셜 핀 구조(602) 위에 형성된 p형 에피-물질(312)이 합체되지 않은 것을 나타내지만, p형 에피-물질(312)은 헤테로에피택셜 핀 구조(602)들 간의 제한된 공간 때문에 헤테로에피택셜 핀 구조(602)들 중의 하나 위의 p형 에피-물질(312)과 겹쳐진 헤테로에피택셜 핀 구조(602)들 중 다른 하나 위의 p형 에피-물질(312)의 소정 측면과 합체될 수 있다.
일 예로서, p형 에피-물질(312)은 p형 영역(202b) 내 헤테로에피택셜 핀 구조(602) 위에 형성된 p형 도핑 실리콘 물질을 포함할 수 있다. 적당한 예시적인 p형 도펀트 또는 p형 에피-물질(312)로 사용될 수 있는 적당한 도펀트는 붕소(B), 갈륨(Ga), 알루미늄(Al), 게르마늄(Ge) 등을 포함한다. p형 에피-물질(312)은 분자 빔 에피택시(MBE), 액상 에피택시(LPE), 기상 에피택시(VPE), 선택적 에피택셜 성장(SEG) 등 또는 이들의 조합에 의해 형성된다. p형 에피-물질(312)은 에피택셜 성장 중에 인시투 도핑될 수 있고 및/또는 에피택시 소스/드레인 영역에 도펀트를 주입함으로써 형성될 수 있다. p형 에피-물질(312)은 약 1019cm-3 내지 약 1022cm-3 범위의 도펀트 농도를 가질 수 있다. 그러므로 소스/드레인 영역은 도핑에 의해(예를 들어서 적당하다면 에피택셜 성장 중의 주입 및/또는 인시투에 의해) 및/또는 적당하다면 에피택셜 성장에 의해 묘사될 수 있고, 이것은 소스/드레인 영역이 묘사되는 활성 영역을 또한 묘사할 수 있다.
하나의 구체적인 예에서, p형 에피-물질(312)은 실리콘 게르마늄(SiGe) 또는 붕소(B)가 도핑된 실리콘 물질(SixBy) 등이다.
일 실시형태에서, p형 에피-물질(312)은 도 13b에 도시된 것처럼 격리 구조(26)의 표면(306)으로부터 p형 에피-물질(312)의 상부(314)까지 제2 수직 높이(320)를 갖도록 형성될 수 있다. 일 예로서, 상기 p형 에피-물질(312)의 상기 제2 수직 높이(320)는 약 20~80nm 범위 내에 있다.
n형 에피-물질(304)과 p형 에피-물질(312)의 상기 제1 수직 높이(302)와 상기 제2 수직 높이(320)는 상이한 전기 성능 필요조건을 위해 상이한 범위로 형성되도록 개별적으로 제어될 수 있다. 예를 들면, n형 에피-물질(304)의 상기 제1 수직 높이(302)는 p형 에피-물질(312)의 상기 제2 수직 높이(320)보다 더 크게(예를 들면, 더 높게) 되도록 구성될 수 있다. n형 영역(202a)에서 상기 n형 에피-물질(304)의 상기 제1 수직 높이(302)의 더 큰 높이는 n형 영역(202a)의 전기 성능이 p형 영역(202b)의 정공보다 전자(예를 들면, 전형적으로 더 큰 전도성을 가짐)에 의해 제어되기 때문에 더 높은 전자 이동도, 디바이스 속도 및 더 낮은 RC(예를 들면, 더 낮은 접촉 저항)을 가진 반도체 디바이스를 제공할 수 있는 것으로 믿어진다. 따라서 p형 에피-물질(312)의 상기 제2 수직 높이(320)보다 더 큰 제1 수직 높이(302)를 가진 n형 에피-물질(304)을 형성함으로써, 반도체 디바이스의 전기 디바이스 성능은 필요에 따라 조정 및 변경될 수 있다. 일 예로서, n형 에피-물질(304)의 제1 수직 높이(302)의 더 큰 높이는 동작 114 및 120에서 에피택셜 퇴적 공정 중의 퇴적 시간을 조정함으로써 획득될 수 있다.
일 예로서, n형 에피-물질(304)의 제1 수직 높이(302)는 p형 에피-물질(312)의 제2 수직 높이(320)보다 약 8~20% 범위, 예를 들면 약 10% 더 크게 되도록 제어된다.
또한, n형 에피-물질(304)의 더 큰 높이(예를 들면, 치수)는 나중에 컨택 트렌치 제조 공정에서 전도성 피처와 접촉할 때 더 큰 접촉 표면적(예를 들면, 더 큰 전도 표면적)을 제공하는 것으로 믿어진다. 컨택 트렌치 제조 공정에서 전도성 피처에 관한 세부는 도 18a-18d 및 도 19a-19d를 참조하면서 뒤에서 설명할 것이다.
동작 122에서, 제1 마스크 층(902)의 제거와 유사하게, 제2 마스크 층(310)이 도 14a-14d에 도시된 것처럼 기판(20)으로부터, 특히 기판(20)의 n형 영역(202a)에서 제거된다. 상기 제2 마스크 층(310)은 필요에 따라 임의의 적당한 에칭 또는 패터닝 공정에 의해 제거된다. 상기 제2 마스크 층(310)은 최소의 높이/폭 손실로 p형 에피-물질(312) 및 n형 에피-물질(304)에 최소의 손상을 주면서 제거된다는 점에 주목한다.
동작 124에서, 컨택 에칭 정지 층(CESL)(318)과 제1 층간 유전체(ILD) 층(342)이 도 15a-15d에 도시된 것처럼 p형 에피-물질(312) 및 n형 에피-물질(304)뿐만 아니라 더미 게이트 구조(50)를 덮도록 기판(20) 위에 순차적으로 형성된다. CESL(318)은 예를 들면 컨택 또는 비아를 형성할 때 에칭 공정을 정지시키는 메카니즘을 제공할 수 있다. 컨택 에칭 정지 층(CESL)(318)은 인접 층 또는 컴포넌트와 다른 에칭 선택성을 가진 유전체 물질로 형성될 수 있다. CESL(318)은 p형 에피-물질(312) 및 n형 에피-물질(304)의 표면, 제1 마스크 층(902)의 측벽 및 상부 표면(예를 들면, 스페이서 피처), 더미 게이트 구조(50)의 하드 마스크의 상부 표면, 및 격리 구조(26)의 상부 표면 위에 공형으로 형성된다. CESL(318)은 질소 함유 물질, 실리콘 함유 물질, 및/또는 탄소 함유 물질이거나 이러한 물질을 포함할 수 있고, CVD, PECVD, ALD 또는 다른 퇴적 기법에 의해 퇴적될 수 있다. 또한, CESL(318)은 실리콘 질화물, 실리콘 탄소 질화물, 탄소 질화물, 실리콘 산질화물, 실리콘 탄소 산화물 등 또는 이들의 조합이거나 이러한 물질을 포함할 수 있다. CESL(318)은 플라즈마 강화 ALD(PEALD), CVD 또는 다른 퇴적 기법과 같은 퇴적 공정에 의해 퇴적될 수 있다.
제1 ILD 층(342)이 도 15a-15c에 도시된 것처럼 CESL(318) 위에 형성된다. 제1 ILD 층(342)은 테트라에틸오소실리케이트(TEOS) 산화물, 비도핑 실리케이트 글라스, 실리콘 이산화물, 낮은 k 유전체 물질(예를 들면, 실리콘 이산화물보다 낮은 유전 상수를 가진 물질), 보로포스포실리케이트 글라스(BPSG)와 같은 도핑된 실리콘 산화물, 용융 실리카 클라스(FSG), 포스포실리케이트 글라스(PSG), 붕소 도핑 실리콘 글라스(BSG), SiOxCy, 스핀온 글라스, 스핀온 폴리머, 실리콘 탄소 물질, 이들의 화합물, 이들의 합성물 및/또는 다른 적당한 유전체 물질과 같은 물질을 포함할 수 있다. 제1 ILD 층(342)은 스핀온, CVD, FCVD, PECVD, PVD 또는 다른 적당한 퇴적 기법에 의해 퇴적될 수 있다. 일 실시형태에서, 제1 ILD 층(342)은 이웃하는 더미 게이트 구조(50)들 사이를 충전하기 위해 유동성 CVD(FCVD) 공정에 의해 형성된다. 열 어닐링 공정 후에, 제1 ILD 층(342)은 필요에 따라 평평한 표면을 제공하기 위해 예를 들면 CMP에 의해 평탄화될 수 있다는 점에 주목한다.
동작 126에서, 후속적으로, 더미 게이트 구조(50)가 기판(20)으로부터 제거되고, 도 16a-16d에 도시된 것처럼 금속 게이트 구조와 같은 대체 게이트 구조(55)가 그 안에 형성되어 반도체 디바이스 구조(201)의 제조를 계속할 수 있게 한다. 기판(20)으로부터 더미 게이트 구조(50)를 제거하는 동안, 일련의 플라즈마 에칭, 습식 에칭 또는 패터닝 공정이 수행된다. 더미 게이트 구조(50)가 제거된 후, 상기 더미 게이트 구조(50)가 제거되어 대체되는 장소에 대체 게이트 구조(55)가 충전되어 형성될 수 있다. 대체 게이트 구조(55)는 도 16c에 구체적으로 도시된 것처럼 금속 게이트 구조(55)를 형성하기 위해 그 안에 형성되는 계면 층(도시 생략), 높은 유전상수 유전체 층(93), 일함수 튜닝 층(92) 및 금속 전극 구조(91)를 포함한 금속 게이트 구조일 수 있다.
동작 128에서, 제2 층간 유전체(ILD) 층(344)이 도 17a-17d에 도시된 것처럼 상기 대체 게이트 구조(55)를 덮도록 상기 제1 ILD 층(342) 위에 형성된다. 제2 ILD 층(344)은 제1 ILD 층(342)을 형성할 때 위에서 설명한 것과 유사하게 적당한 퇴적 기법에 의해 제조된 제1 ILD 층(342)과 유사한 물질을 포함할 수 있다.
동작 130에서, 컨택 트렌치(57)가 도 18a-18d에 도시된 것처럼 p형 에피-물질(312)의 일부(예를 들면, 도 18b의 312a, 312b, 312c, 312d) 및 n형 에피-물질(304)의 일부(예를 들면, 도 18a의 304a, 304b, 304c, 304d)(예를 들면, 에피택시 소스/드레인 영역) 중의 적어도 일부를 노출시키도록 상기 제2 ILD 층(344), 상기 제1 ILD 층(342) 및 상기 CESL(318)을 관통하여 형성된다. 컨택 트렌치(57)는 나중에 전도성 피처가 그 안에 형성될 수 있게 한다. 상기 제2 ILD 층(344), 상기 제1 ILD 층(342) 및 상기 CESL(318)은 예를 들면 포토리소그래피 및 하나 이상의 에칭 공정을 이용하여 그 안에 컨택 트렌치를 형성하기 위해 패터닝될 수 있다.
일 예로서, 컨택 트렌치(57)는 n형 에피-물질(304a, 304b, 304c, 304d)보다 p형 에피-물질(312a, 312b, 312c, 312d)에 대한 선택적 에칭 속도를 효율적으로 제어할 수 있는 에칭 공정에 의해 형성될 수 있다. 에칭 공정은 특히 도 18a 및 18b에 도시된 것처럼 p형 에피-물질의 일부(312b, 312c) 및 n형 에피-물질의 일부(304b, 304c)를 기판(20)으로부터 에칭하여 제거하도록 제어된다. 이 예에서, n형 영역(202a)에서 핀 구조(24) 위에 형성된 2개의 이웃하는 n형 에피-물질의 적어도 일부(304b, 304c)는 에칭되어 상기 이웃 n형 에피-물질(304b, 304c)의 상부에 리세스(62b, 62c)(예를 들면, 에피-물질 손실)를 규정하고, 그 주위의 n형 에피-물질(304a, 304d)은 도 18a에 도시된 것처럼 본래대로 유지되며 CESL(318), 제1 및 제2 ILD 층(342, 344)에 의해 덮어진다. 유사하게, p형 영역(202b)에서 헤테로에피택셜 핀 구조(602) 위에 형성된 2개의 이웃하는 p형 에피-물질의 적어도 일부(312b, 312c)는 에칭되어 상기 이웃 p형 에피-물질(312b, 312c)의 상부에 리세스(64b, 64c)를 규정하고, 그 주위의 p형 에피-물질(312a, 312d)은 도 18b에 도시된 것처럼 본래대로 유지되며 CESL(318), 제1 및 제2 ILD 층(342, 344)에 의해 덮어진다. 컨택 트렌치(57)의 위치는 2개의 이웃하는 n형 에피-물질(304b, 304c)과 p형 에피-물질(312b, 312c)의 중앙을 노출시키는 컨택 트렌치(57)를 형성하도록 미리 결정되고, 상기 중앙은 나중에 상기 컨택 트렌치(57)에 채워져서 형성되는 전도성 피처와 접촉할 것임에 주목한다.
리세스(62b, 62c, 64b, 64c)는 나중에 그 주위에 형성되는 전도성 피처와 접촉하는 전체 표면적(예를 들면, 패싯 상부(314) 또는 둥근 상부(305)로부터 실질적으로 평평한 상부 표면(72b, 72c, 74b, 74c)까지)을 증가시키는 것으로 믿어지고, 그래서 반도체 디바이스의 전기 성능이 필요에 따라 조정 및 변경될 수 있다. 더 큰 에피-물질 손실은 가끔 상기 전도성 피처와 접촉하는 소스/드레인 구조에 노출되는 더 큰 표면적을 생성하여 낮은 접촉 저항(RC)과 같이 반도체 디바이스의 전기 성능을 향상시킨다. 따라서 도 18a 및 18b에서 n형 및 p형 에피-물질(304b, 312b)의 상부 표면(72b, 74b)과 상기 상부(305, 314) 사이에는 각각 단(step) 높이(352, 354)가 규정된다. n형 영역(202a)에 규정된 단 높이(352)는 n형 및 p형 에피-물질(304b, 312b)로부터의 다른 물질에서 수행되는 상이한 에칭 속도 때문에 p형 영역(202b)에 규정된 단 높이(354)와 다를 수 있다. p형 에피-물질(312b)보다 n형 영역(202a)의 n형 에피-물질(304b)을 에칭하기 위해 더 큰 에칭 속도가 선택되는 에칭 공정에서, 에칭으로 제거되는 n형 에피-물질(304b)의 양은 p형 에피-물질(312b)의 양보다 더 크고, 따라서 p형 영역(202b)에서의 단 높이(354)보다 더 큰 단 높이(352)가 발생한다. 이와 대조적으로, n형 에피-물질(304b)보다 p형 영역(202b)의 p형 에피-물질(312b)을 에칭하기 위해 더 큰 에칭 속도가 선택되는 에칭 공정에서, 에칭으로 제거되는 p형 에피-물질(312b)의 양은 n형 에피-물질(304b)의 양보다 더 크고, 따라서 n형 영역(202a)에서의 단 높이(352)보다 더 큰 단 높이(354)가 발생한다.
전술한 바와 같이, n형 영역(202a)에서 전자의 더 높은 유속(flow flux)(n형 도펀트로부터)은 가끔 반도체 디바이스에서 더 높은 전자 이동도, 전류 흐름 및 낮은 접촉 저항을 생성하고, 따라서 특히 NMOS에서 전기 성능을 향상시킨다. 그 결과, n형 영역(202a)의 n형 에피-물질(304b)에서의 더 높은 단 높이(352)가 바람직하다. 일 예로서, n형 영역(202a)에서의 단 높이(352)는 p형 영역(202b)에서의 단 높이(354)보다 적어도 약 5%, 예를 들면 적어도 약 10% 더 높다. 하나의 구체적인 예에서, n형 영역(202a)에서의 단 높이(352)는 p형 영역(202b)에서의 단 높이(354)보다 적어도 약 10%, 더 구체적으로 적어도 약 20% 더 높다. n형 영역(202a)에서의 단 높이(352)가 p형 영역(202b)에서의 단 높이(354)보다 더 높기 때문에, n형 영역(202a)에서 n형 에피-물질(304b)의 나머지 높이(353)(수직 방향)는 p형 영역(202b)에서 p형 에피-물질(312b)의 나머지 높이(355)(수직 방향)보다 더 낮다.
일 예로서, n형 영역(202a)에서의 단 높이(352)는 약 10~20nm 범위 내이고 p형 영역(202b)에서의 단 높이(354)는 약 0.1~5nm 범위 내이다.
일 예로서, 단 높이(352)(Hn)와 단 높이(354)(Hp)는 제1 높이(302)(H1)와 제2 높이(320)(H2)가 0.9~1.1 범위의 높이비(H1/H2)를 가질 때 1.1보다 더 큰 높이비(Hn/Hp)를 가질 수 있다. 다른 예로서, 단 높이(352)(Hn)와 단 높이(354)(Hp)는 제1 높이(302)(H1)와 제2 높이(320)(H2)가 1.1보다 더 큰 높이비(H1/H2)를 가질 때 0.9~1.1 범위의 높이비(Hn/Hp)를 가질 수 있다. 또 다른 예로서, 단 높이(352)(Hn)와 단 높이(354)(Hp)는 제1 높이(302)(H1)와 제2 높이(320)(H2)가 1.1보다 더 큰 높이비(H1/H2)를 가질 때 1.1보다 더 큰 높이비(Hn/Hp)를 가질 수 있다. 단 높이(352)(Hn)와 단 높이(354)(Hp) 사이 또는 제1 높이(302)(H1)와 제2 높이(320)(H2) 사이의 높이비는 전술한 바와 같이 임의의 비율 조합 내에 있을 수 있다는 점에 주목한다.
일 예로서, 단 높이(352)(Hn)와 단 높이(354)(Hp)는 1.1보다 더 큰 높이비(Hn/Hp)를 가질 수 있다. 다른 예로서, 단 높이(352)(Hn)와 단 높이(354)(Hp)는 0.9~1.1 범위의 높이비(Hn/Hp)를 가질 수 있다. 또 다른 예로서, 제1 높이(302)(H1)와 제2 높이(320)(H2)는 0.9~1.1 범위의 높이비(H1/H2)를 가질 수 있다. 또 다른 예로서, 제1 높이(302)(H1)와 제2 높이(320)(H2)는 1.1보다 더 큰 높이비(H1/H2)를 가질 수 있다. 단 높이(352)(Hn)와 단 높이(354)(Hp) 사이 또는 제1 높이(302)(H1)와 제2 높이(320)(H2) 사이의 높이비는 전술한 바와 같이 임의의 비율 조합 내에 있을 수 있다는 점에 주목한다.
일 실시형태에서, 컨택 트렌치를 형성하기 위해 사용되는 에칭 공정은 플라즈마 에칭 공정일 수 있다. 플라즈마 에칭 공정은 기판(20)이 배치된 플라즈마 처리실에 에칭 가스 혼합물을 공급함으로써 수행될 수 있다. 에칭 가스 혼합물은 탄소 플루오르 가스, 산소 함유 가스, 불활성 가스 및 패시베이션 가스를 포함할 수 있다. 에칭 가스 혼합물에 공급된 패시베이션 가스는 n형 에피-물질(304b)을 지배적으로 에칭하는 동안 p형 에피-물질(312b) 위에 패시베이션 층을 형성하도록 구성되고, 그래서 n형 에피-물질(304b)은 p형 에피-물질(312b)을 에칭하는 에칭 속도보다 더 큰 에칭 속도로 에칭될 수 있다. 일 예로서, 패시베이션 가스는 유황 함유 가스이다. 패시베이션 가스로부터의 유황 원소는 p형 에피-물질(312b, 312c)로부터의 SiGe 내의 게르마늄 원소와 반응하여 패터닝 공정 중에 p형 에피-물질(312b, 312c) 위에 패시베이션 층을 형성하는 것으로 믿어진다. 그 결과, 탄소 플루오르 가스로부터의 공격적인 식각액이 n형 영역(202a)에서 n형 에피-물질(304b, 304c)을 지배적으로 에칭하여 n형 영역(202a)에서 더 큰 단 높이(352)를 발생하고 상기 유황 함유 패시베이션 층에 의해 보호된 p형 영역(202b) 내의 p형 에피-물질(312b, 312c)을 남긴다. 일 예로서, 에칭 가스 혼합물 내의 패시베이션 가스는 카르보닐 황화물(COS) 등이다. 탄소 플루오르 가스의 적당한 예로는 CF4, C2F2, CHF3, CH3F, C2F6, C4F6, C4F8 등이 있다. 일 예로서, 에칭 가스 혼합물은 CF4, O2, Ar 및 COS를 포함한다.
에칭 공정 중에, 기판 온도는 실온 이상, 예를 들면 60℃ 이상, 바람직하게는 60℃~150℃ 범위 내, 더 바람직하게는 80℃~140℃ 범위 내의 온도로 제어될 수 있다.
전술한 바와 같이, 반도체 디바이스의 전기 성능은 n형 및 p형 에피-물질(304, 312)에 대해 각각 다른 에칭 속도를 제공하는 높은 선택성을 가진 패터닝 가스 혼합물을 이용함으로써 동작 130에서 조정될 수 있다는 점에 주목한다. 그 결과, 리세스(62b, 62c, 64b, 64c)가 n형 및 p형 에피-물질(304, 312)의 일부 내에 형성된다. n형 및 p형 에피-물질(304, 312)에 형성된 리세스(62b, 62c, 64b, 64c)는 나중에 형성되는 전도성 피처와 접촉하는 더 큰 노출된 접촉 표면적을 생성하여 반도체 디바이스의 전기 성능을 향상시킨다. 유사하게, 동작 114 및 120으로 전술한 바와 같이, n형 에피-물질(304)의 더 큰 제1 수직 높이(302)(예를 들면, 더 큰 접촉 표면적을 생성하는 에피-물질의 더 큰 치수)를 성장시킴으로써 전기 성능이 또한 향상되어 전자 이동도 및 전자 전류 밀도를 증가시키고 접촉 저항을 감소시키도록 상이한 제1 및 제2 수직 높이(302, 320)를 가진 n형 및 p형 에피-물질(304, 312)을 성장시키기 위해 동작 114와 동작 120에서 각각 다른 퇴적 시간을 이용할 수 있다.
일부 예에서, n형 및 p형 에피-물질(304, 312)의 제1 수직 높이(302)와 제2 수직 높이(320)는 동작 114와 120에서 실질적으로 유사하고, p형 영역(202b)에서의 단 높이(354)보다 더 큰 n형 영역(202a)에서의 단 높이(352)를 가진 리세스(62b, 62c)를 제공하도록 n형 에피-물질(304)을 지배적으로 에칭하는 선택적 에칭 공정을 동작 130에서 제공하여 나중에 형성되는 전도성 피처에 대한 더 큰 표면 접촉 면적(예를 들면, n형 에피-물질(304)의 더 큰 손실)을 제공하도록 구성될 수 있다.
다른 예에서, 동작 130에서의 에칭 공정은 단 높이(352, 354)가 실질적으로 유사하지만 동작 114에서 형성되는 n형 에피-물질(304)의 제1 높이(302)가 다른 퇴적 시간 관리에 의해 동작 120에서 형성되는 p형 에피-물질(312)의 제2 높이(320)보다 더 크게 되도록 n형 및 p형 에피-물질(304, 312)에 대하여 실질적으로 유사한 에칭 속도를 갖도록 구성될 수 있다. 따라서 n형 및 p형 에피-물질(304, 312)의 상이한 치수/윤곽에서 기인하는 p형 에피-물질(312)의 제2 수직 높이(320)에 비하여 n형 에피-물질(304)의 더 큰 제1 수직 높이(302)에 기인하여 n형 에피-물질(304)에서의 더 큰 접촉 표면적이 또한 획득될 수 있다.
또 다른 예에서, 상기 2가지를 행함으로써, 즉 p형 에피-물질(312)의 제2 수직 높이(320)보다 n형 에피-물질(304)의 제1 수직 높이(302)를 더 크게 성장(예를 들면, 표면 접촉 면적의 증가)시키도록 동작 112 및 120에서의 퇴적 시간을 조정하고, 또한 p형 영역(202b)에서의 단 높이(354)보다 n형 영역(202a)에서의 단 높이(352)를 더 크게 형성(예를 들면, 역시 표면 접촉 면적의 증가)함으로써 전기 성능이 조정 및 향상될 수 있다.
그 다음에 동작 132에서, 제1 금속 실리사이드 층(398)이 n형 에피-물질(304b, 304c) 위에 형성되고 제2 금속 실리사이드 층(399)이 p형 에피-물질(312b, 312c) 위에 형성된다. 그 다음에, 도 19a-19d에 도시된 것처럼 컨택 트렌치(57)를 채우는 전도성 피처(60)가 상기 제1 및 제2 금속 실리사이드 층(398, 399) 위에 형성된다. 전술한 바와 같이, 리세스(62b, 62c)로부터 규정된 n형 영역(202a)에서의 더 큰 단 높이(352)는 제1 금속 실리사이드 층(398)이 형성되는 표면적을 증가시키고, 그에 따라서 전도성 피처(60)에 대하여 제2 금속 실리사이드 층(399)의 접촉 표면적보다 더 큰 접촉 표면적(예를 들면, 금속 실리사이드 층과 전도성 피처 사이의 접촉 면적)을 가진 제1 금속 실리사이드 층(398)을 생성한다.
상기 제1 및 제2 금속 실리사이드 층(398, 399)이 형성된 후에, 상기 컨택 트렌치(57)에 형성된 전도성 피처(60)는 접착층(도시 생략), 접착층 위의 장벽층(도시 생략) 및 장벽층 위의 도전성 물질(도시 생략)을 포함할 수 있으며, 이 층들을 전체적으로 컨택 트렌치(57) 내의 전도성 피처(60)라고 부른다. 상기 제1 및 제2 금속 실리사이드 층(398, 399)은 n형 및 p형 에피-물질(304b, 304c, 312b, 312c)의 상부를 접착층(도시 생략) 및 아마도 장벽층(도시 생략)과 반응시킴으로써 에피택시 소스/드레인 영역의 n형 및 p형 에피-물질(304b, 304c, 312b, 312c) 위에 규정된 리세스(62b, 62c, 64b, 64c)에 의해 규정된 노출 표면 위에 형성될 수 있다. 도전성 물질이 상기 장벽층 위에 퇴적되고 상기 컨택 트렌치(57)를 채워서 전도성 피처(60)를 형성할 수 있다. 도전성 물질이 퇴적된 후에, 과잉 도전성 물질, 장벽층 및 접착층이 예를 들면 CMP와 같은 평탄화 공정을 이용하여 제거될 수 있다. 평탄화 공정은 제2 ILD 층(344)의 상부 표면 위로부터 과잉 도전성 물질, 장벽층 및 접착층을 제거할 수 있다. 그러므로 전도성 피처(60)의 상부 표면과 제2 ILD 층(344)의 상부 표면은 실질적으로 공면일 수 있다. 전도성 피처(60)는 컨택, 플러그 등으로 불릴 수 있다.
비록 제한하는 의도는 없지만, 본 개시내용의 하나 이상의 실시형태는 반도체 디바이스 및 그 형성에 많은 장점을 제공한다. 예를 들면, 본 개시내용의 각종 실시형태는 반도체 디바이스의 전기 성능을 향상시키도록 기판의 상이한 영역에 비대칭 소스/드레인 구조를 형성하는 방법을 제공할 수 있다. 비대칭 소스/드레인 구조는 p형 영역 내의 p형 에피-물질과는 상이한 윤곽으로 n형 영역 내에 n형 에피-물질을 에피성장시킴으로써 획득될 수 있다. 또한, 비대칭 소스/드레인 구조는 전기 성능을 향상시키기 위해 더 큰 n형 에피-물질 에칭 손실(예를 들면, 컨택 트렌치 내의 전도성 피처에 노출되는 더 큰 표면적)을 생성하도록 n형 영역 내의 n형 에피-물질을 지배적으로 에칭하는 선택적 에칭 공정을 이용함으로써 또한 획득될 수 있다. 비대칭 소스/드레인 구조는 필요에 따라 상기 공정들 중의 어느 하나 또는 둘 다를 수행함으로써 획득될 수 있다.
일 실시형태에서, 반도체 디바이스는 기판 상에서 제1 그룹의 핀 구조 상의 제1 그룹의 소스/드레인 구조와, 기판 상에서 제2 그룹의 핀 구조 상의 제2 그룹의 소스/드레인 구조와, 상기 제1 및 제2 그룹의 핀 구조 위에 각각 형성된 제1 게이트 구조 및 제2 게이트 구조- 상기 제1 및 제2 그룹의 소스/드레인 구조는 상기 제1 및 제2 게이트 구조에 각각 근접함 -를 포함하고, 상기 제1 그룹의 핀 구조 상의 제1 그룹의 소스/드레인 구조는 상기 제2 그룹의 핀 구조 상의 제2 그룹의 소스/드레인 구조 중의 제2 소스/드레인 구조의 제2 수직 높이와는 상이한 제1 수직 높이를 가진 제1 소스/드레인 구조를 갖는다. 일 실시형태에서, 상기 제1 그룹의 소스/드레인 구조는 상기 제1 소스/드레인 구조의 제1 수직 높이보다 작은 제3 수직 높이를 가진 제3 소스/드레인 구조를 더 포함한다. 일 실시형태에서, 상기 제2 그룹의 소스/드레인 구조는 상기 제2 소스/드레인 구조의 제2 수직 높이보다 작은 제4 수직 높이를 가진 제4 소스/드레인 구조를 더 포함한다. 일 실시형태에서, 상기 제3 소스/드레인 구조의 제3 수직 높이는 상기 제4 소스/드레인 구조의 제4 수직 높이보다 작다. 일 실시형태에서, 제1 단 높이가 상기 제1 수직 높이와 상기 제3 수직 높이 사이에서 규정되고, 제2 단 높이가 상기 제2 수직 높이와 상기 제4 수직 높이 사이에서 규정되며, 상기 제1 단 높이는 상기 제2 단 높이보다 적어도 약 5% 더 높다. 일 실시형태에서, 제1 금속 실리사이드 층이 상기 제3 소스/드레인 구조 위에 형성되고 제2 금속 실리사이드 층이 상기 제4 소스/드레인 구조 위에 형성되며, 상기 제1 금속 실리사이드 층은 상기 제2 금속 실리사이드 층의 접촉 표면적보다 더 큰 접촉 표면적을 갖는다. 일 실시형태에서, 제1 및 제2 전도성 피처가 상기 제1 및 제2 금속 실리사이드 층 상에 각각 형성된다. 일 실시형태에서, 상기 제3 소스/드레인 구조는 상기 제4 소스/드레인 구조의 표면적보다 더 큰 표면적을 갖는다. 일 실시형태에서, 상기 제1 소스/드레인 구조의 제1 수직 높이는 상기 제2 소스/드레인 구조의 제2 수직 높이보다 약 8% 내지 약 20% 더 크다. 일 실시형태에서, 상기 제1 그룹의 소스/드레인 구조는 n형 에피-물질을 포함하고, 상기 제2 그룹의 소스/드레인 구조는 p형 에피-물질을 포함한다.
다른 실시형태에서, 반도체 디바이스는 기판 위의 제1 활성 영역과 제2 활성 영역- 상기 제1 활성 영역은 제1 핀 구조 위에 형성된 제1 소스/드레인 구조를 포함하고, 상기 제2 활성 영역은 제2 핀 구조 상의 제2 소스/드레인 구조를 포함한 것임 -과, 상기 제1 및 제2 핀 구조 위의 게이트 구조- 상기 제1 및 제2 소스/드레인 구조는 상기 게이트 구조에 각각 근접한 것임 -와, 상기 제1 활성 영역 내의 제1 소스/드레인 구조 상의 제1 금속 실리사이드 층과, 상기 제2 활성 영역 내의 제2 소스/드레인 구조 상의 제2 금속 실리사이드 층과, 상기 제1 및 제2 금속 실리사이드 층 위에 각각 있는 제1 및 제2 전도성 피처를 포함하고, 상기 제1 금속 실리사이드 층은 상기 전도성 피처에 대한 상기 제2 금속 실리사이드 층의 제2 접촉 표면적보다 더 큰 상기 전도성 피처에 대한 제1 접촉 표면적을 갖는다. 일 실시형태에서, 상기 제1 소스/드레인 구조는 상기 제2 금속 실리사이드 층과 접촉하는 상기 제2 소스/드레인 구조의 제2 표면적보다 더 큰 상기 제1 금속 실리사이드 층과 접촉하는 제1 표면적을 갖는다. 일 실시형태에서, 상기 제2 활성 영역 내의 제2 소스/드레인 구조는 상기 제1 활성 영역 내의 제1 소스/드레인 구조의 제1 수직 높이보다 더 큰 제2 수직 높이를 갖는다. 일 실시형태에서, 제3 소스/드레인 구조가 상기 제1 활성 영역 내의 제1 소스/드레인 구조 부근에 형성되고 제4 소스/드레인 구조가 상기 제2 활성 영역 내의 제2 소스/드레인 구조 부근에 형성되며, 상기 제3 소스/드레인 구조는 상기 제4 소스/드레인 구조의 제4 수직 높이보다 더 큰 제3 수직 높이를 갖는다. 일 실시형태에서, 제1 단 높이가 상기 제1 활성 영역 내에서 상기 제3 수직 높이와 상기 제1 수직 높이 사이에 규정되고, 제2 단 높이가 상기 제2 활성 영역 내에서 상기 제4 수직 높이와 상기 제2 수직 높이 사이에 규정되며, 상기 제1 단 높이는 상기 제2 단 높이보다 적어도 약 5% 더 높다.
또 다른 실시형태에서, 반도체 디바이스를 형성하는 방법은 기판에서 제1 및 제2 활성 영역 내에 각각 있는 제1 및 제2 핀 구조 상의 제1 및 제2 소스/드레인 구조를 유황 함유 패시베이션 가스를 포함한 에칭 가스 혼합물에 의해 에칭하는 단계를 포함하고, 상기 에칭 가스 혼합물은 상기 제2 소스/드레인 구조를 에칭하는 것보다 더 빠른 에칭 속도로 상기 제1 소스/드레인 구조를 에칭하며, 상기 에칭은 상기 제2 활성 영역 내의 제2 소스/드레인 구조 내에 형성된 제2 수직 높이보다 더 작은 제1 수직 높이를 가진 상기 제1 소스/드레인 구조를 상기 제1 활성 영역 내에 형성한다. 일 실시형태에서, 상기 유황 함유 패시베이션 가스는 상기 제2 활성 영역 내의 제2 소스/드레인 구조와 선택적으로 반응하여, 상기 제1 활성 영역 내의 제1 소스/드레인 구조를 패터닝하는 동안 상기 제2 소스/드레인 구조 위에 패시베이션 층을 형성한다. 일 실시형태에서, 상기 유황 함유 패시베이션 가스는 카르보닐 황화물이다. 일 실시형태에서, 상기 제1 및 제2 소스/드레인 구조를 에칭하기 전에, 제3 소스/드레인 구조가 상기 제1 활성 영역 내의 제1 소스/드레인 구조 부근에 형성되고 제4 소스/드레인 구조가 상기 제2 활성 영역 내의 제2 소스/드레인 구조 부근에 형성되며, 상기 제3 소스/드레인 구조는 상기 제4 소스/드레인 구조의 제4 수직 높이보다 더 큰 제3 수직 높이를 갖는다. 일 실시형태에서, 제1 단 높이가 상기 제1 활성 영역 내에서 상기 제3 수직 높이와 상기 제1 수직 높이 사이에 규정되고, 제2 단 높이가 상기 제2 활성 영역 내에서 상기 제4 수직 높이와 상기 제2 수직 높이 사이에 규정되며, 상기 제1 단 높이는 상기 제2 단 높이보다 적어도 약 5% 더 높다.
지금까지 당업자가 본 개시내용의 각종 양태를 잘 이해할 수 있을 정도로 몇 가지 실시형태의 특징들을 설명하였다. 당업자라면 여기에서 소개한 실시형태의 동일한 목적을 실행하고 및/또는 동일한 장점을 달성하는 다른 공정 및 구조의 설계 또는 수정을 위한 기초로서 본 명세서의 설명을 쉽게 이용할 수 있다는 것을 인식할 것이다. 당업자라면 그러한 등가적인 구성이 본 개시내용의 정신 및 범위로부터 벗어나지 않는다는 점, 및 본 개시내용의 정신 및 범위로부터 벗어나지 않고 여기에서 설명한 실시형태의 각종 변경, 치환 및 개조가 가능하다는 점을 또한 인식할 것이다.
<부기>
1. 반도체 디바이스에 있어서,
기판 상에서 제1 그룹의 핀 구조 상의 제1 그룹의 소스/드레인 구조와;
상기 기판 상에서 제2 그룹의 핀 구조 상의 제2 그룹의 소스/드레인 구조와;
상기 제1 및 제2 그룹의 핀 구조 위에 각각 형성된 제1 게이트 구조 및 제2 게이트 구조를 포함하고,
상기 제1 및 제2 그룹의 소스/드레인 구조는 상기 제1 및 제2 게이트 구조에 각각 근접하며, 상기 제1 그룹의 핀 구조 상의 제1 그룹의 소스/드레인 구조는, 상기 제2 그룹의 핀 구조 상의 제2 그룹의 소스/드레인 구조 중의 제2 소스/드레인 구조의 제2 수직 높이와는 상이한 제1 수직 높이를 가진 제1 소스/드레인 구조를 갖는 것인 반도체 디바이스.
2. 제1항에 있어서, 상기 제1 그룹의 소스/드레인 구조는, 상기 제1 소스/드레인 구조의 제1 수직 높이보다 작은 제3 수직 높이를 가진 제3 소스/드레인 구조를 더 포함하는 것인 반도체 디바이스.
3. 제2항에 있어서, 상기 제2 그룹의 소스/드레인 구조는, 상기 제2 소스/드레인 구조의 제2 수직 높이보다 작은 제4 수직 높이를 가진 제4 소스/드레인 구조를 더 포함하는 것인 반도체 디바이스.
4. 제3항에 있어서, 상기 제3 소스/드레인 구조의 제3 수직 높이는 상기 제4 소스/드레인 구조의 제4 수직 높이보다 작은 것인 반도체 디바이스.
5. 제3항에 있어서,
상기 제1 수직 높이와 상기 제3 수직 높이 사이에 규정된 제1 단 높이(step height)와;
상기 제2 수직 높이와 상기 제4 수직 높이 사이에 규정된 제2 단 높이를 더 포함하고,
상기 제1 단 높이는 상기 제2 단 높이보다 적어도 약 5% 더 높은 것인 반도체 디바이스.
6. 제3항에 있어서,
상기 제3 소스/드레인 구조 상의 제1 금속 실리사이드 층과;
상기 제4 소스/드레인 구조 상의 제2 금속 실리사이드 층을 더 포함하고,
상기 제1 금속 실리사이드 층은 상기 제2 금속 실리사이드 층의 접촉 표면적보다 더 큰 접촉 표면적을 갖는 것인 반도체 디바이스.
7. 제6항에 있어서, 상기 제1 및 제2 금속 실리사이드 층 상에 각각 형성된 제1 및 제2 전도성 피처를 더 포함하는 반도체 디바이스.
8. 제2항에 있어서, 상기 제3 소스/드레인 구조는 상기 제4 소스/드레인 구조의 표면적보다 더 큰 표면적을 갖는 것인 반도체 디바이스.
9. 제1항에 있어서, 상기 제1 소스/드레인 구조의 제1 수직 높이는, 상기 제2 소스/드레인 구조의 제2 수직 높이보다 약 8% 내지 약 20% 더 큰 것인 반도체 디바이스.
10. 제1항에 있어서, 상기 제1 그룹의 소스/드레인 구조는 n형 에피-물질을 포함하고, 상기 제2 그룹의 소스/드레인 구조는 p형 에피-물질을 포함하는 것인 반도체 디바이스.
11. 반도체 디바이스에 있어서,
기판 상의 제1 활성 영역과 제2 활성 영역으로서, 상기 제1 활성 영역은 제1 핀 구조 위에 형성된 제1 소스/드레인 구조를 포함하고, 상기 제2 활성 영역은 제2 핀 구조 위에 형성된 제2 소스/드레인 구조를 포함하는 것인 상기 제1 및 제2 활성 영역과;
상기 제1 및 제2 핀 구조 위에 각각 형성된 제1 게이트 구조 및 제2 게이트 구조로서, 상기 제1 및 제2 소스/드레인 구조는 상기 제1 및 제2 게이트 구조에 각각 근접한 것인 상기 제1 및 제2 게이트 구조와;
상기 제1 활성 영역 내에서 상기 제1 소스/드레인 구조 상의 제1 금속 실리사이드 층과;
상기 제2 활성 영역 내에서 상기 제2 소스/드레인 구조 상의 제2 금속 실리사이드 층과;
상기 제1 및 제2 금속 실리사이드 층 위에 각각 있는 제1 및 제2 전도성 피처를 포함하고,
상기 제1 금속 실리사이드 층은 상기 전도성 피처에 대한 상기 제2 금속 실리사이드 층의 제2 접촉 표면적보다 더 큰, 상기 전도성 피처에 대한 제1 접촉 표면적을 갖는 것인 반도체 디바이스.
12. 제11항에 있어서, 상기 제1 소스/드레인 구조는, 상기 제2 금속 실리사이드 층과 접촉하는 상기 제2 소스/드레인 구조의 제2 표면적보다 더 큰 상기 제1 금속 실리사이드 층과 접촉하는 제1 표면적을 갖는 것인 반도체 디바이스.
13. 제12항에 있어서, 상기 제2 활성 영역 내의 제2 소스/드레인 구조는, 상기 제1 활성 영역 내의 제1 소스/드레인 구조의 제1 수직 높이보다 더 큰 제2 수직 높이를 갖는 것인 반도체 디바이스.
14. 제13항에 있어서,
상기 제1 활성 영역 내에서 상기 제1 소스/드레인 구조에 이웃하는 제3 핀 구조 상의 제3 소스/드레인 구조와;
상기 제2 활성 영역 내에서 상기 제2 소스/드레인 구조에 이웃하는 제4 핀 구조 상의 제4 소스/드레인 구조를 더 포함하고,
상기 제3 소스/드레인 구조는 상기 제4 소스/드레인 구조의 제4 수직 높이보다 더 큰 제3 수직 높이를 갖는 것인 반도체 디바이스.
15. 제14항에 있어서,
상기 제1 활성 영역 내에서 상기 제3 수직 높이와 상기 제1 수직 높이 사이에 규정된 제1 단 높이와;
상기 제2 활성 영역 내에서 상기 제4 수직 높이와 상기 제2 수직 높이 사이에 규정된 제2 단 높이를 더 포함하고,
상기 제1 단 높이는 상기 제2 단 높이보다 적어도 약 5% 더 높은 것인 반도체 디바이스.
16. 반도체 디바이스 형성 방법에 있어서,
기판 상에서 제1 및 제2 활성 영역 내에 각각 있는 제1 및 제2 핀 구조 상의 제1 및 제2 소스/드레인 구조를, 유황 함유 패시베이션 가스를 포함한 에칭 가스 혼합물에 의해 에칭하는 단계를 포함하고,
상기 에칭 가스 혼합물은 상기 제2 소스/드레인 구조를 에칭하는 것보다 더 빠른 에칭 속도로 상기 제1 소스/드레인 구조를 에칭하며, 상기 에칭은 상기 제2 활성 영역에서 상기 제2 소스/드레인 구조 내에 형성된 제2 수직 높이보다 더 작은 제1 수직 높이를 가진 상기 제1 소스/드레인 구조를 상기 제1 활성 영역 내에 형성하는 것인 반도체 디바이스 형성 방법.
17. 제16항에 있어서, 상기 유황 함유 패시베이션 가스는 상기 제2 활성 영역 내의 제2 소스/드레인 구조와 선택적으로 반응하여, 상기 제1 활성 영역 내의 제1 소스/드레인 구조를 패터닝하는 동안 상기 제2 소스/드레인 구조 상에 패시베이션 층을 형성하는 것인 반도체 디바이스 형성 방법.
18. 제17항에 있어서, 상기 유황 함유 패시베이션 가스는 카르보닐 황화물인 것인 반도체 디바이스 형성 방법.
19. 제16항에 있어서, 상기 제1 및 제2 소스/드레인 구조를 에칭하기 전에, 상기 제1 활성 영역 내에서 상기 제1 소스/드레인 구조에 이웃하는 제3 소스/드레인 구조를 형성하는 단계와, 상기 제2 활성 영역 내에서 상기 제2 소스/드레인 구조에 이웃하는 제4 소스/드레인 구조를 형성하는 단계를 더 포함하고,
상기 제3 소스/드레인 구조는 상기 제4 소스/드레인 구조의 제4 수직 높이보다 더 큰 제3 수직 높이를 갖는 것인 반도체 디바이스 형성 방법.
20. 제19항에 있어서, 제1 단 높이가 상기 제1 활성 영역 내에서 상기 제3 수직 높이와 상기 제1 수직 높이 사이에 규정되고, 제2 단 높이가 상기 제2 활성 영역 내에서 상기 제4 수직 높이와 상기 제2 수직 높이 사이에 규정되며, 상기 제1 단 높이는 상기 제2 단 높이보다 적어도 약 5% 더 높은 것인 반도체 디바이스 형성 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판 상에서 제1 그룹의 핀 구조 상의 제1 그룹의 소스/드레인 구조;
    상기 기판 상에서 제2 그룹의 핀 구조 상의 제2 그룹의 소스/드레인 구조; 및
    상기 제1 및 제2 그룹의 핀 구조 위에 각각 형성된 제1 게이트 구조 및 제2 게이트 구조
    를 포함하고,
    상기 제1 및 제2 그룹의 소스/드레인 구조는 상기 제1 및 제2 게이트 구조에 각각 근접하며, 상기 제1 그룹의 핀 구조 상의 제1 그룹의 소스/드레인 구조는, 상기 제2 그룹의 핀 구조 상의 제2 그룹의 소스/드레인 구조 중의 제2 소스/드레인 구조의 제2 수직 높이와는 상이한 제1 수직 높이를 가진 제1 소스/드레인 구조를 갖고,
    상기 제2 그룹의 핀 구조는, 상기 제1 그룹의 핀 구조와 상이한 물질을 포함하는 헤테로에피택셜 핀 구조를 포함하는 것인 반도체 디바이스.
  2. 제1항에 있어서, 상기 제1 그룹의 소스/드레인 구조는, 상기 제1 소스/드레인 구조의 제1 수직 높이보다 작은 제3 수직 높이를 가진 제3 소스/드레인 구조를 더 포함하는 것인 반도체 디바이스.
  3. 제2항에 있어서, 상기 제2 그룹의 소스/드레인 구조는, 상기 제2 소스/드레인 구조의 제2 수직 높이보다 작은 제4 수직 높이를 가진 제4 소스/드레인 구조를 더 포함하는 것인 반도체 디바이스.
  4. 제3항에 있어서, 상기 제3 소스/드레인 구조의 제3 수직 높이는 상기 제4 소스/드레인 구조의 제4 수직 높이보다 작은 것인 반도체 디바이스.
  5. 제3항에 있어서,
    상기 제1 수직 높이와 상기 제3 수직 높이 사이에 규정된 제1 단 높이(step height); 및
    상기 제2 수직 높이와 상기 제4 수직 높이 사이에 규정된 제2 단 높이
    를 더 포함하고,
    상기 제1 단 높이는 상기 제2 단 높이보다 적어도 5% 더 높은 것인 반도체 디바이스.
  6. 제3항에 있어서,
    상기 제3 소스/드레인 구조 상의 제1 금속 실리사이드 층; 및
    상기 제4 소스/드레인 구조 상의 제2 금속 실리사이드 층
    을 더 포함하고,
    상기 제1 금속 실리사이드 층은 상기 제2 금속 실리사이드 층의 접촉 표면적보다 더 큰 접촉 표면적을 갖는 것인 반도체 디바이스.
  7. 제1항에 있어서, 상기 제1 소스/드레인 구조의 제1 수직 높이는, 상기 제2 소스/드레인 구조의 제2 수직 높이보다 8% 내지 20% 더 큰 것인 반도체 디바이스.
  8. 제1항에 있어서, 상기 제1 그룹의 소스/드레인 구조는 n형 에피-물질을 포함하고, 상기 제2 그룹의 소스/드레인 구조는 p형 에피-물질을 포함하는 것인 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    기판 상의 제1 활성 영역과 제2 활성 영역으로서, 상기 제1 활성 영역은 제1 핀 구조 위에 형성된 제1 소스/드레인 구조를 포함하고, 상기 제2 활성 영역은 제2 핀 구조 위에 형성된 제2 소스/드레인 구조를 포함하는 것인, 상기 제1 및 제2 활성 영역;
    상기 제1 및 제2 핀 구조 위에 각각 형성된 제1 게이트 구조 및 제2 게이트 구조로서, 상기 제1 및 제2 소스/드레인 구조는 상기 제1 및 제2 게이트 구조에 각각 근접한 것인, 상기 제1 및 제2 게이트 구조;
    상기 제1 활성 영역 내에서 상기 제1 소스/드레인 구조 상의 제1 금속 실리사이드 층;
    상기 제2 활성 영역 내에서 상기 제2 소스/드레인 구조 상의 제2 금속 실리사이드 층; 및
    상기 제1 및 제2 금속 실리사이드 층 상에 각각 있는 제1 및 제2 전도성 피처
    를 포함하고,
    상기 제1 금속 실리사이드 층은 상기 전도성 피처에 대한 상기 제2 금속 실리사이드 층의 제2 접촉 표면적보다 더 큰, 상기 전도성 피처에 대한 제1 접촉 표면적을 갖고,
    상기 제2 핀 구조는, 상기 제1 핀 구조와 상이한 물질을 포함하는 헤테로에피택셜 핀 구조를 포함하는 것인 반도체 디바이스.
  10. 반도체 디바이스 형성 방법에 있어서,
    기판 상에서 제1 및 제2 활성 영역 내에 각각 있는 제1 및 제2 핀 구조 상의 제1 및 제2 소스/드레인 구조를, 유황 함유 패시베이션 가스를 포함하는 에칭 가스 혼합물에 의해 에칭하는 단계
    를 포함하고,
    상기 에칭 가스 혼합물은 상기 제2 소스/드레인 구조를 에칭하는 것보다 더 빠른 에칭 속도로 상기 제1 소스/드레인 구조를 에칭하며, 상기 에칭은 상기 제2 활성 영역에서 상기 제2 소스/드레인 구조 내에 형성된 제2 수직 높이보다 더 작은 제1 수직 높이를 가진 상기 제1 소스/드레인 구조를 상기 제1 활성 영역 내에 형성하고,
    상기 제2 핀 구조는, 상기 제1 핀 구조와 상이한 물질을 포함하는 헤테로에피택셜 핀 구조를 포함하는 것인 반도체 디바이스 형성 방법.
KR1020180057190A 2017-11-28 2018-05-18 반도체 디바이스의 비대칭 소스 및 드레인 구조 KR102107612B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762591265P 2017-11-28 2017-11-28
US62/591,265 2017-11-28
US15/880,465 US10510883B2 (en) 2017-11-28 2018-01-25 Asymmetric source and drain structures in semiconductor devices
US15/880,465 2018-01-25

Publications (2)

Publication Number Publication Date
KR20190062125A KR20190062125A (ko) 2019-06-05
KR102107612B1 true KR102107612B1 (ko) 2020-05-08

Family

ID=66442418

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180057190A KR102107612B1 (ko) 2017-11-28 2018-05-18 반도체 디바이스의 비대칭 소스 및 드레인 구조

Country Status (5)

Country Link
US (3) US10510883B2 (ko)
KR (1) KR102107612B1 (ko)
CN (1) CN109994541B (ko)
DE (1) DE102018108176A1 (ko)
TW (1) TWI685108B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109994471B (zh) * 2017-12-29 2020-12-22 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10553492B2 (en) * 2018-04-30 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Selective NFET/PFET recess of source/drain regions
US11508625B2 (en) * 2020-01-14 2022-11-22 Tokyo Electron Limited Method of making a continuous channel between 3D CMOS
TW202146689A (zh) * 2020-04-03 2021-12-16 荷蘭商Ａｓｍ Ｉｐ控股公司 阻障層形成方法及半導體裝置的製造方法
WO2022257075A1 (zh) * 2021-06-10 2022-12-15 上海集成电路制造创新中心有限公司 源漏接触金属的工艺方法、器件及其制备方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3109253B2 (ja) * 1992-06-29 2000-11-13 ソニー株式会社 ドライエッチング方法
US8174073B2 (en) * 2007-05-30 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structures with multiple FinFETs
JP5315784B2 (ja) * 2008-05-14 2013-10-16 日本電気株式会社 半導体装置
KR101061178B1 (ko) * 2008-12-30 2011-09-01 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US20120289050A1 (en) * 2011-05-09 2012-11-15 Chang-Ming Wu Method of etching trenches in a semiconductor substrate utilizing pulsed and fluorocarbon-free plasma
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
KR20140040543A (ko) 2012-09-26 2014-04-03 삼성전자주식회사 핀 구조의 전계효과 트랜지스터, 이를 포함하는 메모리 장치 및 그 반도체 장치
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9318606B2 (en) * 2013-01-14 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9231106B2 (en) 2013-03-08 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with an asymmetric source/drain structure and method of making same
US9293585B2 (en) * 2013-03-11 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method of forming same
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
KR102068980B1 (ko) 2013-08-01 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US10008566B2 (en) * 2013-09-12 2018-06-26 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with reduced electrical resistance and capacitance
US10014382B2 (en) 2014-03-13 2018-07-03 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with sidewall passivation and method of making
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
KR102230198B1 (ko) 2014-09-23 2021-03-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102340329B1 (ko) * 2015-03-25 2021-12-21 삼성전자주식회사 반도체 소자
KR20160141034A (ko) 2015-05-27 2016-12-08 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
US9564489B2 (en) 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
US9601621B1 (en) * 2015-08-25 2017-03-21 International Business Machines Corporation Semiconductor device including dual spacer and uniform epitaxial buffer interface of embedded SiGe source/drain
US10163912B2 (en) 2016-01-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved source drain proximity
KR102600998B1 (ko) * 2016-09-28 2023-11-13 삼성전자주식회사 반도체 장치
US10297690B2 (en) * 2016-12-30 2019-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a contact structure for a FinFET semiconductor device
KR102262024B1 (ko) * 2017-04-03 2021-06-09 삼성전자주식회사 반도체 장치

Also Published As

Publication number Publication date
US10510883B2 (en) 2019-12-17
US20200006556A1 (en) 2020-01-02
TWI685108B (zh) 2020-02-11
US20190165171A1 (en) 2019-05-30
TW201926687A (zh) 2019-07-01
CN109994541B (zh) 2022-05-13
DE102018108176A1 (de) 2019-05-29
KR20190062125A (ko) 2019-06-05
US11038054B2 (en) 2021-06-15
CN109994541A (zh) 2019-07-09
US20210296497A1 (en) 2021-09-23

Similar Documents

Publication Publication Date Title
US10868005B2 (en) FinFETs and methods of forming finFETs
US11855085B2 (en) Semiconductor structure cutting process and structures formed thereby
CN109841618B (zh) 半导体结构切割工艺和由此形成的结构
KR102107612B1 (ko) 반도체 디바이스의 비대칭 소스 및 드레인 구조
US10868131B2 (en) Gaseous spacer and methods of forming same
KR102097627B1 (ko) 도전성 피처를 갖는 반도체 디바이스에 대한 도핑
KR20200113181A (ko) 반도체 디바이스용 층간 유전체 구조물 내의 라이너 구조물
CN113270473A (zh) 半导体装置及其形成方法
TWI739147B (zh) 半導體裝置及其形成方法
US20230343849A1 (en) Field-effect transistor and method of forming the same
KR102085324B1 (ko) 콘택 플러그 및 이의 형성 방법
US20220415889A1 (en) Semiconductor devices and methods of manufacturing thereof
KR102269455B1 (ko) 핀형 전계 효과 트랜지스터 소자 및 그 형성 방법
US11749681B2 (en) Fin field-effect transistor and method of forming the same
US20230197521A1 (en) Semiconductor devices and methods of manufacturing thereof
US20230369334A1 (en) Fin field-effect transistor and method of forming the same
TW202414608A (zh) 半導體裝置及其製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant