DE102018108176A1 - Asymmetrische Source- und Drain-Strukturen in Halbleitervorrichtungen - Google Patents

Asymmetrische Source- und Drain-Strukturen in Halbleitervorrichtungen Download PDF

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Yu-Lein Huang
Peng Wang
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Abstract

Die vorliegende Offenbarung stellt Halbleitervorrichtungen mit asymmetrischen Source/Drain-Strukturen bereit. Bei einem Beispiel umfasst eine Halbleitervorrichtung eine erste Gruppe von Source/Drain-Strukturen auf einer ersten Gruppe von Finnenstrukturen auf einem Substrat, eine zweite Gruppe von Source/Drain-Strukturen auf einer zweiten Gruppe von Finnenstrukturen auf dem Substrat und eine erste Gate-Struktur und eine zweite Gate-Struktur über der ersten bzw. der zweiten Gruppe von Finnenstrukturen, wobei die erste und die zweite Gruppe von Source/Drain-Strukturen nahe der ersten bzw. der zweiten Gate-Struktur sind, wobei die erste Gruppe von Source/Drain-Strukturen auf der ersten Gruppe von Finnenstrukturen eine erste Source/Drain-Struktur mit einer ersten senkrechten Höhe aufweist, die von einer zweiten senkrechten Höhe einer zweiten Source/Drain-Struktur der zweiten Gruppe von Source/Drain-Strukturen auf der zweiten Gruppe von Finnenstrukturen verschieden ist.

Description

  • HINTERGRUND
  • Während die Halbleiterindustrie im Streben nach höherer Packungsdichte, höherer Leistung und geringeren Kosten in den Bereich der Nanometertechnologieprozessknoten vorgedrungen ist, haben sich dadurch Schwierigkeiten hinsichtlich sowohl Fertigung als auch Konzeption bei der Entwicklung dreidimensionaler Bauformen, beispielsweise Finnen-Feldeffekttransistoren (FinFETs), ergeben. Ein typischer FinFET wird mit einer Finnenstruktur, die sich von einem Substrat weg erstreckt, beispielsweise durch Einätzen in eine Siliziumschicht des Substrats, hergestellt. Der Kanal des FinFET wird in der senkrechten Finne ausgebildet. Über der Finnenstruktur wird eine Gate-Struktur vorgesehen (z.B. zum Umhüllen darüber gelegt). Es ist von Vorteil, eine Gate-Struktur auf dem Kanal zu haben, welche Gate-Steuerung des Kanals um die Gate-Struktur herum ermöglicht. FinFET-Vorrichtungen bieten zahlreiche Vorteile, umfassend reduzierte Kurzkanaleffekte und erhöhten Stromfluss.
  • Während die Vorrichtungsabmessungen immer kleiner werden, kann die FinFET-Vorrichtungsleistung durch Verwendung einer Metall-Gate-Elektrode anstatt einer typischen Polysilizium-Gate-Elektrode verbessert werden. Ein Prozess des Ausbildens eines Metall-Gate-Stapels ist das Ausbilden eines Ersatz-Gate-Prozesses (auch als „Gate-Last“-Prozess bezeichnet), bei dem der letzte Gate-Stapel „zuletzt“ hergestellt wird. Allerdings gibt es Schwierigkeiten dabei, derartige IS-Herstellungsprozesse in modernen Prozessknoten zu implementieren. Die ungenaue und unsachgemäße Steuerung des Abscheidungs- und Strukturierungsprozesses während der Herstellung der Vorrichtungsstruktur kann sich nachteilig auf die elektrische Leistung der Vorrichtungsstrukturen auswirken.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung sind am besten aus der folgenden ausführlichen Beschreibung in Zusammenschau mit den beiliegenden Figuren zu verstehen. Es wird festgehalten, dass gemäß Branchenusus verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können im Interesse der besseren Verständlichkeit der Besprechung die Abmessungen der verschiedenen Merkmale beliebig vergrößert oder verkleinert werden.
    • 1 ist ein Flussdiagramm eines beispielhaften Prozesses zum Herstellen einer Vorrichtungsstruktur auf einem Substrat gemäß einigen Ausführungsformen;
    • 2 zeigt eine perspektivische Ansicht einer Halbleitervorrichtungsstruktur gemäß einigen Ausführungsformen; und
    • 3, 4A-4D, 5A-5D, 6A-6D, 7A-7D, 8A-8D, 9A-9D, 10A-10D, 11A-11D, 12A-12D, 13A-13D, 14A-14D, 15A-15D, 16A-16D, 17A-17D, 18A-18D und 19A-19D zeigen Querschnittsansichten der Halbleitervorrichtungsstruktur bei verschiedenen Herstellungsphasen von 1 gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des vorgesehenen Erfindungsgegenstands bereit. Konkrete Beispiele für Komponenten und Anordnungen werden nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich lediglich Beispiele und nicht als einschränkend zu verstehen. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zwischen dem ersten und dem zweiten Merkmal zusätzliche Merkmale ausgebildet sein können, derart, dass das erste und das zweite Merkmal nicht in direktem Kontakt sein können. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und besseren Verständlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können in diesem Dokument räumlich relative Begriffe, beispielsweise „unter“, „darunter“, „unterer“, „über“, „oberer“ und dergleichen, zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem anderen Element(en) oder Merkmal(en), wie sie in den Figuren dargestellt ist, zu beschreiben. Die räumlich relativen Begriffe sind dahingehend zu verstehen, dass sie zusätzlich zu der in den Figuren dargestellten Ausrichtung verschiedene Ausrichtungen der Vorrichtung beim Gebrauch oder Betrieb umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder in anderen Ausrichtungen) ausgerichtet sein, und die in diesem Dokument verwendeten räumlich relativen Bezeichnungen können gleichermaßen entsprechend ausgelegt werden.
  • Die vorliegende Offenbarung betrifft im Allgemeinen Halbleitervorrichtungen und im Besonderen in Halbleitervorrichtungen ausgebildete Ersatz-Gates. Die vorliegende Offenbarung stellt Verfahren zum Ausbilden von Source/Drain-Strukturen mit asymmetrischen Profilen an verschiedenen Orten der Halbleitervorrichtung bereit, um so die elektrische Leistung der Halbleitervorrichtungen technisch auszuführen. Bei einem Beispiel können die asymmetrischen Profile der Source/Drain-Strukturen durch Ausbilden der Source/Drain-Strukturen mit verschiedenen Abmessungen und Profilen erhalten werden. Bei einem anderen Beispiel können die asymmetrischen Profile der Source/Drain-Strukturen durch Strukturieren der Source/Drain-Strukturen mittels Ätzmitteln mit hoher Selektivität erhalten werden, um so die Source/Drain-Strukturen an verschiedenen aktiven Bereichen mit unterschiedlichen Strukturierungsraten selektiv zu trimmen und/oder zu strukturieren, was nach dem Strukturierungsprozess verschiedene resultierende Profile der Source/Drain-Strukturen an verschiedenen Orten ergibt. Asymmetrische Profile der Source/Drain-Strukturen ermöglichen eine unterschiedliche elektrische Leistung in verschiedenen aktiven Bereichen (z.B. in Bereichen vom p-Typ oder vom n-Typ) der Halbleitervorrichtungen, um so ein flexibles Engineering-Fenster für die Einstellung und Änderung der elektrischen Leistung der Vorrichtung bereitzustellen. Implementierungen einiger Aspekte der vorliegenden Offenbarung können in anderen Prozessen, in anderen Vorrichtungen und/oder für andere Schichten verwendet werden. Beispielsweise können andere beispielhafte Vorrichtungen planare FETs, Horizontal-Gate-All-Around(HGAA)-FETs, Vertical-Gate-All-Around(VGAA)-FETs und andere Vorrichtungen umfassen. Beschrieben werden einige Varianten der beispielhaften Verfahren und Strukturen. Durchschnittsfachkundige werden ohne Weiteres andere Modifizierungen verstehen, die vorgenommen werden können und innerhalb des Schutzumfangs von anderen Ausführungsformen in Betracht gezogen werden. Wenngleich Verfahrensausführungsformen in einer bestimmten Reihenfolge beschrieben werden können, können verschiedene andere Verfahrensausführungsformen in einer beliebigen logischen Reihenfolge durchgeführt werden und können weniger oder mehr Schritte als in diesem Dokument beschrieben umfassen.
  • In einem Ersatz-Gate-Prozess zum Ausbilden eines Metall-Gates für einen Transistor wird ein Dummy-Gate-Stapel über einem Substrat als Platzhalter für einen eigentlichen Gate-Stapel, der später darauf ausgebildet wird, ausgebildet. Eine Abstandhalterstruktur wird um den Dummy-Gate-Stapel herum ausgebildet. Nachdem Source/Drain-Merkmale ausgebildet wurden, werden eine Kontaktätzstoppschicht (CESL) und eine Zwischenschichtdielektrikum(ILD)-Schicht der Abstandhalterstruktur benachbart ausgebildet, der Dummy-Gate-Stapel wird entfernt, was eine Öffnung zurücklässt, die von der Abstandhalterstruktur, der CESL- und der ILD-Schicht umgeben ist. Daraufhin wird in der durch die Abstandhalterstruktur, die CESL- und die ILD-Schicht definierten Öffnung ein Metall-Gate ausgebildet.
  • Die Metall-Gate-Struktur umfasst eine Gate-Dielektrikumschicht, beispielsweise eine Dielektrikumschicht mit hohem K, eine optionale Sperrschicht, eine Arbeitsfunktionsabstimmschicht und eine Gate-Metallelektrode. Mehrere Abscheidungs- und Strukturierungsprozesse können verwendet werden, um die Arbeitsfunktionsabstimmschicht auszubilden, beispielsweise um die Schwellenspannung (Vt) des Transistors feinabzustimmen. Bei manchen Ausführungsformen kann sich die Arbeitsfunktionsabstimmschicht für verschiedene Typen von Transistoren, beispielsweise für FinFETs vom p-Typ oder FinFETs vom n-Typ, verschiedener Materialien bedienen, um so die elektrische Leistung der Vorrichtung bedarfsgerecht zu verbessern. Die Sperrschicht wird optional dazu verwendet, die Gate-Dielektrikumschicht während der Strukturierungsprozesse zu schützen.
  • 1 zeigt ein beispielhaftes Flussdiagramm eines Prozesses 100, welcher durchgeführt wird, um eine Halbleitervorrichtungsstruktur, beispielsweise eine in 2 dargestellte vereinfachte Halbleiter-FinFET-Vorrichtungsstruktur 201, auszubilden. Andere Aspekte, die nicht in 2 dargestellt sind oder in Bezug darauf beschrieben werden, können aus den folgenden Figuren und der folgenden Beschreibung hervorgehen. Die Struktur in 2 kann auf eine Weise elektrisch verbunden oder gekoppelt sein, um beispielsweise als ein Transistor oder mehr zu arbeiten. 3-19D sind schematische Querschnittsansichten eines Abschnitts des Substrats, die verschiedenen Phasen des Prozesses 100 gemäß einigen Ausführungsformen entsprechen. Es wird festgehalten, dass der Prozess 100 verwendet werden kann, um jedwede geeigneten Strukturen, umfassend die in 2-19D dargestellte Halbleitervorrichtungsstruktur 201 oder andere nicht in diesem Dokument vorgestellte Halbleiterstrukturen, auszubilden.
  • Die in 2 dargestellte vereinfachte FINFET-Vorrichtungsstruktur 201 wird auf einem Substrat 20 ausgebildet. Das Substrat 20 kann ein Kompakthalbleitersubstrat, ein Halbleiter-auf-Isolator(SOI)-Substrat oder ein anderes Substrat sein oder umfassen. Das Halbleitermaterial des Substrats 20 kann ein Material ausgewählt aus mindestens einem von Silizium (z.B. kristallines Silizium wie Si<100> oder Si<111>), Siliziumgermanium, Germanium, Galliumarsenid oder einem anderen Halbleitermaterial umfassen oder sein. Das Halbleitermaterial kann dotiert oder undotiert sein, beispielsweise mit einem Dotierstoff vom p-Typ oder n-Typ. Bei manchen Ausführungsformen, bei denen eine SOI-Struktur für das Substrat 20 verwendet wird, kann das Substrat 20 Halbleitermaterial umfassen, das auf einer Isolatorschicht angeordnet ist, welche ein versenkter Isolator, der in einem Halbleitersubstrat angeordnet ist, sein kann oder welche ein Glas- oder Saphirsubstrat sein kann. Bei in diesem Dokument dargestellten Ausführungsformen ist das Substrat 20 ein siliziumhaltiges Material, beispielsweise ein kristallines Siliziumsubstrat. Darüber hinaus ist das Substrat 20 nicht auf irgendeine bestimmte Größe, Gestalt oder auf bestimmte Materialien beschränkt. Das Substrat 20 kann unter anderem ein rundes/kreisförmiges Substrat mit einem Durchmesser von 200 mm, einem Durchmesser von 300 mm oder anderen Durchmessern, beispielsweise 450 mm, sein. Das Substrat 20 kann auch ein beliebiges vieleckiges, quadratisches, rechteckiges, gekrümmtes oder auf andere Weise nichtkreisförmiges Werkstück, beispielsweise ein bedarfgerechtes vieleckiges Substrat, sein.
  • Jede Finnenstruktur 24 stellt einen aktiven Bereich bereit, wo eine oder mehrere Vorrichtungen ausgebildet sind. Die Finnenstrukturen 24 werden mittels geeigneter Prozesse, umfassend Maskieren, Fotolithografie und/oder Ätzprozesse, hergestellt. Bei einem Beispiel wird eine Maskenschicht, die über dem Substrat 20 liegt, ausgebildet. Der Fotolithografieprozess umfasst Ausbilden einer Fotoresistschicht (Resist), die über der Maskenschicht liegt, Belichten der Fotoresistschicht zu einem Muster, Durchführen eines Einbrennprozesses nach der Belichtung und Entwickeln der Fotoresistschicht, um der Fotoresistschicht ein Muster zu verleihen. Das Muster der Fotoresistschicht wird mittels eines geeigneten Ätzprozesses auf die Maskenschicht übertragen, um ein Maskierelement zu bilden. Das Maskierelement kann dann verwendet werden, um Bereiche des Substrats 20 zu schützen, während ein Ätzprozess Aussparungen 25 in dem Substrat ausbildet, wodurch eine sich erstreckende Finne, beispielsweise die Finnenstrukturen 24, zurückgelassen wird. Die Aussparungen 25 können durch Verwendung von reaktivem Ionenätzen (RIE) und/oder anderer geeigneter Prozesse geätzt werden. Zahlreiche andere Ausführungsformen von Verfahren zum Ausbilden einer Finnenstruktur auf einem Substrat können verwendet werden.
  • Bei einer Ausführungsform sind die Finnenstrukturen 24 etwa 10 Nanometer (nm) breit und in einem Bereich von etwa 10 nm bis 60 nm Höhe, beispielsweise etwa 50 nm hoch. Allerdings sollte es sich verstehen, dass andere Abmessungen für die Finnenstrukturen 24 verwendet werden können. Bei einem Beispiel umfassen die Finnenstrukturen 24 ein Siliziummaterial oder einen anderen Elementhalbleiter, beispielsweise Germanium, oder einen Verbindungshalbleiter, umfassend Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsen und/oder Indiumantimonid. Die Finnenstrukturen 24 können auch ein Legierungshalbleiter sein, umfassend SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP oder eine Kombination daraus. Ferner können die Finnenstrukturen 24 bedarfsgerecht durch Verwendung von Dotierstoffen von n-Typ und/oder p-Typ dotiert sein.
  • Wie in einem Beispiel beschrieben wird, können die mehreren Finnenstrukturen 24 durch Wegätzen eines Abschnitts des Substrats 20, um die Aussparungen 25 in dem Substrat 20 auszubilden, ausgebildet werden. Die Aussparungen 25 können dann mit Isolationsmaterial gefüllt werden, das ausgespart oder zurückgeätzt wird, um Isolationsstrukturen 26 auszubilden. Andere Herstellungsmethoden für die Isolationsstrukturen 26 und/oder die Finnenstruktur 24 sind möglich. Die Isolationsstrukturen 26 können manche Bereiche des Substrats 20, z.B. aktive Bereiche in den Finnenstrukturen 24, isolieren. Bei einem Beispiel können die Isolationsstrukturen 26 Flachgrabenisolations(STI)-Strukturen und/oder andere geeignete Isolationsstrukturen sein. Die STI-Strukturen können aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, mit Fluorid dotiertem Silikatglas (FSG), einem dielektrischem Material mit niedrigem K und/oder aus anderem geeigneten Isolationsmaterial ausgebildet werden. Die STI-Strukturen können eine Mehrschichtenstruktur umfassen, die beispielsweise eine oder mehrere Liner-Schichten aufweist.
  • Eine Dummy-Gate-Struktur 50 ist über den Finnenstrukturen 24 ausgebildet. In dem in 2 dargestellten Beispiel umfasst die Dummy-Gate-Struktur 50 eine Gate-Dielektrikumschicht 28, eine Gate-Elektrodenschicht 30 und eine Hartmaske 32. Es wird festgehalten, dass die Dummy-Gate-Struktur 50 ferner eine Capping-Schicht und/oder andere geeignete Schichten umfassen kann. Die verschiedenen Schichten in der Dummy-Gate-Struktur 50 können durch geeignete Abscheidungsmethoden ausgebildet werden und durch geeignete Fotolithografie- und Ätzmethoden strukturiert werden. Die Dummy-Gate-Struktur 50 steht mit den Finnenstrukturen 24 auf zwei oder drei Seiten der Finnenstruktur 24 in Eingriff.
  • Der Begriff „Dummy“, wie er hier beschrieben wird, bezieht sich auf eine Opferstruktur, welche in einer späteren Phase entfernt wird und durch eine andere Struktur, beispielsweise eine Hoch-K-Dielektrikum- und -Metall-Gate-Struktur, in einem Ersatz-Gate-Prozess ersetzt wird. Der Ersatz-Gate-Prozess bezieht sich auf das Herstellen einer Gate-Struktur in einer späteren Phase des gesamten Gate-Herstellungsprozesses. Die Gate-Dielektrikumschicht 28 kann eine dielektrische Oxidschicht sein. Beispielsweise kann die dielektrische Oxidschicht durch chemische Oxidation, thermische Oxidation, Atomlagenabscheidung (ALD), chemische Dampfabscheidung (CVD) und/oder andere geeignete Verfahren ausgebildet werden. Die Gate-Elektrodenschicht 30 kann eine Polysiliziumschicht oder andere geeignete Schichten sein. Beispielsweise kann die Gate-Elektrodenschicht 30 durch geeignete Abscheidungsprozesse, beispielsweise chemische Niederdruck-Dampfabscheidung (LPCVD) und plasmaunterstützte CVD (PECVD), ausgebildet werden. Die Hartmaske 32 kann ein beliebiges Material sein, das geeignet ist, die Dummy-Gate-Struktur 50 mit gewünschten Merkmalen/Abmessungen auf dem Substrat zu strukturieren.
  • Bei einer Ausführungsform werden die verschiedenen Schichten der Dummy-Gate-Struktur 50 zunächst als Deckschichten abgeschieden. Dann werden die Deckschichten durch einen Prozess, der Fotolithografie- und Ätzprozesse umfasst, strukturiert, wobei Abschnitte der Deckschichten entfernt werden und die übrigen Abschnitte über den Isolationsstrukturen 26 und den Finnenstrukturen 24 belassen werden, um die Dummy-Gate-Struktur 50 auszubilden.
  • Bei einem Beispiel umfasst die Halbleitervorrichtungsstruktur 201 einen Bereich vom n-Typ 202a und einen Bereich vom p-Typ 202b. Eine oder mehrere Vorrichtungen vom n-Typ, beispielsweise FinFETs vom p-Typ, können in dem Bereich vom n-Typ 202a ausgebildet werden, und eine oder mehrere Vorrichtungen vom p-Typ, beispielsweise FinFETs vom p-Typ, können in dem Bereich vom n-Typ 202a ausgebildet werden. Die Halbleitervorrichtungsstruktur 201 kann in einem IS, beispielsweise einem Mikroprozessor, einer Speichervorrichtung und/oder anderen IS, beinhaltet sein.
  • 2 zeigt eine dreidimensionale Ansicht der Halbleitervorrichtungsstruktur 201. 2 zeigt auch Querschnitte A-A, B-B und C-C. 4A-19A, deren Bezeichnungen mit einem „A“ enden, zeigen Querschnittsansichten zu verschiedenen Zeitpunkten von Verarbeitungsphasen von 1, die dem Querschnitt A-A entsprechen. 4B-19B, deren Bezeichnungen mit einem „B“ enden, zeigen Querschnittsansichten zu verschiedenen Zeitpunkten von Verarbeitungsphasen von 1, die dem Querschnitt B-B entsprechen. Figures 4C-19C, deren Bezeichnungen mit einem „C“ enden, zeigen Querschnittsansichten zu verschiedenen Zeitpunkten von Verarbeitungsphasen von 1, die dem Querschnitt C-C entsprechen. 4D-19D, deren Bezeichnungen mit einem „D“ enden, zeigen Draufsichten eines bestimmten Bereichs der Halbleitervorrichtungsstruktur 201, wie in einem Bereich 90 von 2 angezeigt wird, zu verschiedenen Zeitpunkten von Verarbeitungsphasen von 1. Die Querschnitte A-A und B-B sind eine Schnittebene im rechten Winkel zu einer Anordnung von Finnenstrukturen 24 (z.B. durch Source/Drain-Bereiche der Finnenstrukturen 24), die in dem Bereich vom n-Typ 202a bzw. dem Bereich vom p-Typ 202b ausgebildet sind. Der Querschnitt C-C verläuft entlang einer Finnenstruktur 24 (z.B. entlang einer Kanalrichtung in der Finnenstruktur 24), durch welche in nachfolgenden Figuren und der nachfolgenden Beschreibung ein Schnitt gemacht wird. Die Querschnitte A-A, B-B verlaufen im rechten Winkel zu Querschnitt C-C. In einigen Figuren können einige Bezugszahlen von darin abgebildeten Komponenten oder Merkmalen weggelassen werden, um das Verdecken anderer Komponenten oder Merkmale zu vermeiden; dies dient der besseren Übersichtlichkeit der Figuren.
  • Erneut auf den in 1 dargestellten Prozess 100 Bezug nehmend beginnt der Prozess 100 bei Vorgang 102 mit der Strukturierung eines Substrats 20, wie in 3 dargestellt ist, um, wie in 4A-4D dargestellt ist, Finnenstrukturen 24 in dem Substrat 20 auszubilden. Der Strukturierungsprozess wird durchgeführt, um Aussparungen 25 in dem Substrat 20 auszubilden, welche die Finnenstrukturen 24 in dem Substrat 20 definieren, wie in 4A-4D dargestellt ist. Eine Maske (nicht dargestellt) wird verwendet, um das Ausbilden der Finnenstrukturen 24 in dem Substrat 20 zu erleichtern. Beispielsweise werden eine oder mehrere Maskenschichten über dem Substrat 20 abgeschieden, und die eine oder mehreren Maskenschichten werden dann zu der Maske strukturiert. Bei manchen Beispielen können die eine oder mehreren Maskenschichten Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, Siliziumcarbonnitrid, dergleichen oder eine Kombination daraus umfassen oder sein und können durch chemische Dampfabscheidung (CVD), physikalische Dampfabscheidung (PVD), Atomlagenabscheidung (ALD) oder eine andere Abscheidungsmethode abgeschieden werden. Die eine oder mehreren Maskenschichten können mittels Fotolithografie strukturiert werden. Beispielsweise kann ein Fotoresist auf der einen oder den mehreren Maskenschichten ausgebildet werden, beispielsweise durch Verwendung von Aufschleudern, und durch Belichten des Fotoresists mittels einer geeigneten Fotomaske strukturiert werden. Belichtete oder unbelichtete Abschnitte des Fotoresists können dann entfernt werden, je nachdem, ob ein positives oder negatives Resist verwendet wird. Das Muster des Fotoresists kann dann auf die eine oder mehreren Maskenschichten übertragen werden, beispielsweise durch Verwendung eines geeigneten Ätzprozesses, wodurch die Maske ausgebildet wird. Der Ätzprozess kann reaktives Ionenätzen (RIE), neutrales Strahlenätzen (NBE), induktiv gekoppeltes Plasmaätzen (ICP-Ätzen), dergleichen oder eine Kombination daraus umfassen. Das Ätzen kann anisotrop sein. In der Folge wird das Fotoresist beispielsweise in einem Veraschungs- oder Nassstrippprozess entfernt.
  • Bei Vorgang 104 wird in jeder Aussparung 25 eine Isolationsstruktur 26 ausgebildet, wie in 5A-5D dargestellt ist. Die Isolationsstruktur 26 kann ein Isolationsmaterial, beispielsweise ein Oxid (beispielsweise Siliziumoxid), ein Nitrid, dergleichen oder eine Kombination daraus, umfassen oder sein, und das Isolationsmaterial kann durch eine CVD mit Plasma hoher Dichte (HDP-CVD), eine fließfähige CVD (FCVD) (z.B. eine CVD-basierte Materialabscheidung in einem entfernten Plasmasystem und Nachhärten, um es in ein anderes Material, beispielsweise ein Oxid, umzuwandeln), dergleichen oder eine Kombination daraus ausgebildet werden. Andere Isolationsmaterialien, die durch einen beliebigen zulässigen Prozess ausgebildet werden, können verwendet werden. Bei der dargestellten Ausführungsform umfasst die Isolationsstruktur 26 Siliziumoxid, das durch einen FCVD-Prozess ausgebildet wird. Ein Planarisierungsprozess, beispielsweise ein chemisch-mechanisches Polieren (CMP), kann jedwedes überschüssige Isolationsmaterial und jedwede zurückbleibende Maske (z.B. verwendet, um die Aussparung 25 zu ätzen und die Finnenstrukturen 24 auszubilden) entfernen, um obere Oberflächen des Isolationsmaterials und obere Oberflächen der Finnenstrukturen 24 derart auszubilden, dass sie im Wesentlichen koplanar sind.
  • Bei Vorgang 106 werden obere Abschnitte der Finnenstrukturen 24 in dem Bereich vom p-Typ 202b entfernt und durch ein anderes Material ersetzt, wie in 6A-6D dargestellt ist. Bei dem in diesem Dokument abgebildeten Beispiel können heteroepitaktische Finnenstrukturen 602 ausgebildet werden, indem zunächst obere Abschnitte des Finnenstrukturen 24 in dem Bereich vom p-Typ 202b von dem Substrat 20 weggeätzt werden und dann die heteroepitaktischen Finnenstrukturen 602 epitaktisch abgeschieden werden. Während des Ätzens und epitaktischen Abscheidens kann der Bereich vom n-Typ 202a durch eine Hartmaske maskiert werden. Beispielsweise können die Finnenstrukturen 24 ausgespart sein, und ein von der Finnenstruktur 24 verschiedenes Material wird epitaktisch aufgewachsen, wo die Finnenstrukturen 24 ausgespart sind, und bildet die heteroepitaktischen Finnenstrukturen 602 aus. Die epitaktisch aufgewachsenen Materialien können während des Wachstums in situ dotiert werden, was das Implantieren der Finnen verhindern kann, obwohl In-Situ- und Implantationsdotieren gemeinsam verwendet werden können. Bei dem in diesem Dokument dargestellten Beispiel werden die heteroepitaktischen Finnenstrukturen 602 mit einem Material für den Bereich vom p-Typ 202b epitaktisch aufgewachsen, das von dem Material für die Finnenstruktur 24 in dem Bereich vom n-Typ 202a verschieden ist. Nach dem epitaktischen Aufwachsen der heteroepitaktischen Finnenstrukturen 602 kann ein Planarisierungsprozess, beispielsweise ein CMP, durchgeführt werden, um die Maske auf dem Bereich vom n-Typ 202a zu entfernen und die Finnenstrukturen 24, heteroepitaktischen Finnenstrukturen 602 und die Isolationsstrukturen 26 zu planarisieren.
  • Bei einem Beispiel weisen die heteroepitaktischen Finnenstrukturen 602 eine Dicke zwischen etwa 30 nm und etwa 100 nm auf.
  • Bei einem Beispiel können die heteroepitaktischen Finnenstrukturen 602 Siliziumgermanium (SixGe1-x, wobei x zwischen etwa 0 und 100 sein kann), Siliziumcarbid, reines oder im Wesentlichen reines Germanium, ein III-V-Verbindungshalbleiter, ein II-VI-Verbindungshalbleiter oder dergleichen sein. Beispielsweise zählen zu Materialien zum Ausbilden eines III-V-Verbindungshalbleiters InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen. Bei einem konkreten Beispiel umfassen die heteroepitaktischen Finnenstrukturen 602 ein SiGe-Material.
  • Bei Vorgang 108 werden die Isolationsstrukturen 26 ausgespart, um Aussparungen 702 über den Isolationsstrukturen 26 auszubilden, wie in 7A-7D dargestellt ist. Die Isolationsstruktur 26 wird derart ausgespart, dass die Finnenstrukturen 24 und die heteroepitaktischen Finnenstrukturen 602 zwischen benachbarten Isolationsstrukturen 26 vorstehen, welche die Finnenstrukturen 24 und die heteroepitaktischen Finnenstrukturen 602 mindestens zum Teil als aktive Bereiche auf dem Substrat 20 abgrenzen können. Die Isolationsstrukturen 26 können durch Verwendung eines zulässigen Ätzprozesses ausgespart werden, beispielsweise eines solchen, der gegenüber dem Material des Isolationsmaterials selektiv ist. Beispielsweise kann eine chemische Oxidentfernung mittels einer CERTAS®-Ätzung oder eines Applied Materials SICONI-Werkzeugs oder verdünnter Flusssäure (dHF) verwendet werden. Ferner können obere Oberflächen der Isolationsstruktur 26 eine flache Oberfläche wie dargestellt, eine konvexe Oberfläche, eine konkave Oberfläche (beispielsweise Muldenbildung) oder eine Kombination daraus aufweisen, was sich aus einem Ätzprozess ergeben kann. Bei einem Beispiel weist die Aussparung 702 eine Tiefe 704 in einem Bereich von etwa 20 nm bis etwa 60 nm auf.
  • Bei Vorgang 110 wird eine Dummy-Gate-Struktur 50 auf dem Substrat ausgebildet, wie in 8A-8D dargestellt ist. Die Dummy-Gate-Struktur 50 ist über und erstreckt sich seitlich im rechten Winkel zu den Finnenstrukturen 24 und den heteroepitaktischen Finnenstrukturen 602. Jede Dummy-Gate-Struktur 50 umfasst eine Gate-Dielektrikumschicht 28, eine Gate-Elektrodenschicht 30 und eine Hartmaske 32, wie in 8C dargestellt ist. In einem Ersatz-Gate-Prozess, kann die Gate-Dielektrikumschicht 28 ein Grenzflächendielektrikum sein. Die Gate-Dielektrikumschicht 28, die Gate-Elektrodenschicht 30 und die Hartmaske 32 für die Dummy-Gate-Struktur 50 können durch sequentielles Ausbilden jeweiliger Schichten und dann Strukturieren dieser Schichten zu der Dummy-Gate-Struktur 50 ausgebildet werden. Beispielsweise kann eine Schicht für die Grenzflächendielektrika Siliziumoxid, Siliziumnitrid, dergleichen oder Mehrfachschichten daraus umfassen oder sein und kann auf die Finnenstruktur 24 und die heteroepitaktischen Finnenstrukturen 602 thermisch und/oder chemisch aufgewachsen werden oder konform abgeschieden werden, beispielsweise durch PECVD, ALD, PEALD oder eine andere Abscheidungsmethode. Eine Schicht für die Gate-Elektrodenschicht 30 kann Silizium (z.B. Polysilizium) oder ein anderes Material, das mittels CVD, PVD oder einer anderen Abscheidungsmethode abgeschieden wird, umfassen oder sein. Eine Schicht für die Hartmaske 32 kann Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbonnitrid, dergleichen oder eine Kombination daraus, abgeschieden durch CVD, PVD, ALD oder eine andere Abscheidungsmethode, umfassen oder sein. Die Schichten für die Hartmaske 32, die Gate-Elektrodenschicht 30 und die Gate-Dielektrikumschicht 28 können dann, beispielsweise durch Verwendung von Fotolithografie und einem oder mehreren Ätzprozessen, wie oben beschrieben wurde, strukturiert werden, um die Hartmaske 32, die Gate-Elektrodenschicht 30 und die Gate-Dielektrikumschicht 28 für jede Dummy-Gate-Struktur 50 auszubilden.
  • Bei manchen Ausführungsformen können nach Ausbilden der Dummy-Gate-Struktur 50 schwach dotierte Drain-Bereiche (LDD-Bereiche) (nicht konkret dargestellt) in den aktiven Bereichen ausgebildet werden. Beispielsweise können durch Verwendung der Dummy-Gate-Strukturen 50 als Masken Dotierstoffe in die aktiven Bereiche (z.B. Finnenstrukturen 24 oder heteroepitaktische Finnenstrukturen 602) implantiert werden. Beispielhaften Dotierstoffe können beispielsweise Bor für eine Vorrichtung vom p-Typ und Phosphor oder Arsen für eine Vorrichtung vom n-Typ umfassen oder sein, wenngleich andere Dotierstoffe verwendet werden können. Die LDD-Bereiche können eine Dotierstoffkonzentration in einem Bereich von etwa 1015 cm-3 bis etwa 1017 cm-3 aufweisen.
  • Bei Vorgang 112 wird eine erste Maskenschicht 902 auf einem ersten Bereich, beispielsweise dem Bereich vom p-Typ 202b, des Substrats 20 ausgebildet, wie in 9A-9D dargestellt wird. Die erste Maskenschicht 902 dient als Maskenschicht, welche die heteroepitaktischen Finnenstrukturen 602 in den nachfolgenden Prozessen vor Abscheidung oder Ätzen schützen kann. Es wird festgehalten, dass die erste Maskenschicht 902 zuerst als Deckschicht auf dem Substrat 20 ausgebildet werden kann und später strukturiert und geätzt wird, um auf dem Bereich vom p-Typ 202b des Substrats selektiv ein gewünschtes Profil auszubilden. Die erste Maskenschicht 902 kann auch ausgebildet werden, um ein Abstandhaltermerkmal zu sein, das an Seitenwänden der Dummy-Gate-Strukturen 50 in dem Bereich vom n-Typ 202a ausgebildet wird, wie in 9C dargestellt ist. Die erste Maskenschicht 902 wird auf dem Substrat 20 konform ausgebildet. Bei einem Beispiel wird die erste Maskenschicht 902 aus einem dielektrischen Material ausgebildet. Beispielsweise kann die erste Maskenschicht 902 aus einem Material hergestellt werden, das Siliziumnitrid (SiN), Siliziumoxynitrid (SiON), Siliziumoxid (SiO2), Siliziumoxycarbid (SiOC), amorphen Kohlenstoff, kohlenstoffhaltige Materialien oder dergleichen umfasst. Bei einem konkreten Beispiel wird die erste Maskenschicht 902 aus einem Siliziumnitridmaterial hergestellt.
  • Bei einem Beispiel kann die erste Maskenschicht 902 durch jedweden geeigneten Abscheidungsprozess ausgebildet werden. Bei einem konkreten Beispiel kann die erste Maskenschicht 902 durch einen Atomlagenabscheidungs(ALD)-Prozess oder einen chemischen Dampfabscheidungs(CVD)-Prozess ausgebildet werden. Daraufhin kann in dem Bereich vom p-Typ 202b ein Fotoresist über der ersten Maskenschicht 902 ausgebildet werden, und in dem Bereich vom n-Typ 202a kann ein anisotroper Ätzprozess an der ersten Maskenschicht 902 durchgeführt werden, um die Abstandhaltermerkmale auszubilden und in dem Bereich vom n-Typ 202a Abschnitte der Finnenstrukturen 24 freizulegen und dabei in dem Bereich vom p-Typ 202b die erste Maskenschicht 902 beizubehalten. Der Fotoresist kann dann beispielsweise in einem Veraschungs- oder Nassstrippprozess entfernt werden.
  • Bei Vorgang 114 wird ein epitaktischer Abscheidungsprozess durchgeführt, um in dem Bereich vom n-Typ 202a ein Epi-Material vom n-Typ 304 auf die Finnenstruktur 24 aufzuwachsen, wie in 10A-10D dargestellt ist. Das Epi-Material vom n-Typ 304 kann später verwendet werden, um Source/Drain- oder Source/Drain-Erweiterungs-Bereiche in dem Bereich vom n-Typ 202a auszubilden und als solche zu dienen. Das epitaktische Wachstum des Epi-Materials vom n-Typ 304 wächst natürlich auf Siliziummaterialien der Finnenstruktur 24 und eines Abschnitts des Substrats 20 auf, wie in 10A und 10C dargestellt ist. Die heteroepitaktischen Finnenstrukturen 602 in dem Bereich vom p-Typ 202b sind infolge des Schutzes der ersten Maskenschicht 902 frei von der Abscheidung des Epi-Materials vom n-Typ 304, wie in 10B dargestellt ist. Die Struktur oder Gestalt des Epi-Materials vom n-Typ 304, das auf der Finnenstruktur 24 ausgebildet wird, kann durch die kristallographische Orientierung des Siliziummaterials in bestimmten Ebenen gesteuert werden, wie in 10A dargestellt ist. Somit sind an verschiedenen Oberflächen der Finnenstruktur 24 oft verschiedene Wachstumsraten anzutreffen, beispielsweise verschiedene Wachstumsraten, die von einer waagrechten Oberfläche oder von einer senkrechten Oberfläche anzutreffen sind. Bei dem in 10A dargestellten Beispiel ist das Epi-Material vom n-Typ 304 über der Finnenstruktur 24 mit einer senkrechten Wachstumsrate, die relativ größer als eine waagrechte Wachstumsrate ist, ausgebildet und bildet, wie in 10A dargestellt ist, rund um die und über der Finnenstruktur 24 eine ovalartige Struktur aus. Es wird festgehalten, dass die Struktur und die Gestalt des Epi-Materials vom n-Typ 304 in jedweder bedarfsgerechten Form vorliegen können. Es wird festgehalten, dass die ovalartige Struktur des Epi-Materials vom n-Typ 304 später verwendet werden kann, um einen Source/Drain und die Source/Drain-Erweiterung einer Transistorstruktur auszubilden und als solche zu dienen.
  • Bei manchen Beispielen kann das Epi-Material 304 vom n-Typ, das auf jeder Finnenstruktur 24 ausgebildet ist, verbunden oder nicht verbunden sein. Wenngleich das in 10A dargestellte Beispiel zeigt, dass die auf den Finnenstrukturen 24 ausgebildeten Epi-Materialien vom n-Typ 304 nicht verbunden sind, wird festgehalten, dass aufgrund der eingeschränkten Beabstandung zwischen den Finnenstrukturen 24 das Epi-Material vom n-Typ 304 mit einer bestimmten Seite des Epi-Materials vom n-Typ 304 auf einer der Finnenstrukturen 24, das sich mit dem Epi-Material 304 auf einer anderen der Finnenstrukturen 24 überlappt, verbunden sein kann.
  • Bei einem Beispiel kann das Epi-Material vom n-Typ 304 ein dotiertes Siliziummaterial vom n-Typ umfassen, das in dem Bereich vom n-Typ 202a auf den Finnenstrukturen 24 ausgebildet ist. Zu geeigneten beispielhaften Dotierstoffen vom n-Typ, die für das Epi-Material vom n-Typ 304 verwendet werden können, zählen Phosphor (P), Arsen (As), Antimon (Sb) oder dergleichen. Das Epi-Material vom n-Typ 304 wird durch Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (LPE), Dampfphasenepitaxie (VPE), selektives epitaktisches Wachstum (SEG), dergleichen oder eine Kombination daraus ausgebildet. Das Epi-Material vom n-Typ 304 kann in-situ-Dotieren während epitaktischen Wachstums und/oder durch Implantieren von Dotierstoffen in die epitaktischen Source/Drain-Bereiche sein. Das Epi-Material vom n-Typ 304 kann eine Dotierstoffkonzentration in einem Bereich von etwa 1019 cm-3 bis etwa 51022 cm-3 aufweisen. Demnach kann ein Source/Drain-Bereich abgegrenzt werden durch Dotieren (z.B. gegebenenfalls durch Implantation und/oder in situ während epitaktischen Wachstums) und/oder gegebenenfalls durch epitaktisches Wachstum, was den aktiven Bereich, in dem der Source/Drain-Bereich abgegrenzt ist, weiter abgrenzt.
  • Bei einem konkreten Beispiel ist das Epi-Material vom n-Typ 304 ein Siliziummaterial oder Phosphor(P)-dotiertes Siliziummaterial (SixPy) oder dergleichen.
  • Bei einer Ausführungsform kann das Epi-Material vom n-Typ 304 derart ausgebildet werden, dass es eine erste senkrechte Höhe 302 von einer Oberfläche der Isolationsstruktur 26 zu einem oberen Ende 305 des Epi-Materials vom n-Typ 304 aufweist, wie in 10A dargestellt ist. Bei einem Beispiel wird die senkrechte Höhe 302 des Epi-Materials vom n-Typ 304 derart geregelt, dass sie in einem Bereich von etwa 20 nm bis etwa 80 nm liegt.
  • Bei Vorgang 116 wird, wie in 11A-11D dargestellt ist, die erste Maskenschicht 902 von dem Substrat 20 entfernt, insbesondere in dem Bereich vom p-Typ 202b des Substrats 20. Es wird festgehalten, dass ein Abschnitt der ersten Maskenschicht 902 auf dem Substrat 20 zurückbleibt, entlang der Seitenwand der Dummy-Gate-Struktur 50, wie in 11C dargestellt ist, um so sowohl in dem Bereich vom n-Typ 202a als auch in dem Bereich vom p-Typ 202b als Abstandhaltermerkmal rund um die Dummy-Gate-Struktur 50 zu dienen. Die erste Maskenschicht 902 wird bedarfsgerecht durch jedweden geeigneten Ätz- oder Strukturierungsprozess entfernt. Es wird festgehalten, dass die erste Maskenschicht 902 mit minimaler Beschädigung des Epi-Materials vom n-Typ 304 mit minimalem Höhen/Breiten-Verlust entfernt wird. Bei einem Beispiel kann die erste Maskenschicht 902 durch Verwendung eines anisotropen Ätzprozesses mit induktiv gekoppeltem Plasma (ICP) in einer HF-Leistungseinspeisung in einem Bereich bis 2000 Watt entfernt werden. Der Prozessdruck kann in einem Bereich von 10 mTorr bis 100 mTorr geregelt werden. Die Prozesstemperatur kann von Raumtemperatur bis etwa 140 Grad Celsius geregelt werden. Ein Gasgemisch umfassend CH3F- und O2-Gas kann verwendet werden, um die erste Hartmaske 902 an dem oberen Ende und der Seitenwand der Finnenstrukturen 602 mit minimaler Beschädigung der Seitenwände oder einiger Abschnitte der Dummy-Gate-Struktur 50 selektiv weg zu ätzen.
  • Bei Vorgang 118 wird, ähnlich der ersten Maskenschicht 902, eine zweite Maskenschicht 310 auf dem Bereich vom n-Typ 202a des Substrats 20 ausgebildet, wie in 12A-12D dargestellt ist. Die zweite Maskenschicht 310 kann aus einem Material hergestellt werden, das der ersten Maskenschicht 902 ähnlich ist. Gleicherweise kann die zweite Maskenschicht 310 zunächst als Deckschicht auf dem Substrat 20 ausgebildet werden und später strukturiert und geätzt werden, um auf dem Bereich vom n-Typ 202a des Substrats selektiv ein gewünschtes Profil auszubilden, wie in 12A und 12C-12D dargestellt ist. Bei einem Beispiel wird die zweite Maskenschicht 310 aus einem dielektrischen Material ausgebildet. Beispielsweise kann die zweite Maskenschicht 310 aus einem Material hergestellt werden, das Siliziumnitrid (SiN), Siliziumoxynitrid (SiON), Siliziumoxid (SiO2), Siliziumoxycarbid (SiOC), amorphen Kohlenstoff, kohlenstoffhaltige Materialien oder dergleichen umfasst. Bei einem konkreten Beispiel wird die zweite Maskenschicht 310 aus einem Siliziumnitridmaterial hergestellt. Bei einem Beispiel kann die zweite Maskenschicht 310 durch jedweden geeigneten Abscheidungsprozess ausgebildet werden. Bei einem konkreten Beispiel kann die zweite Maskenschicht 310 durch einen Atomlagenabscheidungs(ALD)-Prozess oder einen chemischen Dampfabscheidungs(CVD)-Prozess ausgebildet werden.
  • Es wird festgehalten, dass die zweite Hartmaske 310 sowie die erste Hartmaske 902 großteils und/oder gänzlich von dem Substrat entfernt werden kann, wodurch in dieser Phase keine auf dem Substrat ausgebildeten Abstandhaltermerkmale zurückgelassen werden. Bei dieser konkreten Ausführungsform können neue Abstandhaltermerkmale mit gewünschter Konformität später nach dem Vorgang 122, jedoch vor dem Vorgang 124, ausgebildet werden. Neue Abstandhaltermerkmale können durch geeignete Abscheidungsmethoden vor dem Ausbilden einer Kontaktätzstoppschicht (CESL) 318 und einer ersten Zwischenschichtdielektrikum(ILD)-Schicht 342 bei Vorgang 124 ausgebildet werden, was unten in 15A-15D ausführlicher beschrieben wird.
  • Bei Vorgang 120 wird ein epitaktischer Abscheidungsprozess durchgeführt, um, wie in 13A-13D dargestellt ist, ein Epi-Material vom p-Typ 312 auf die heteroepitaktischen Finnenstrukturen 602 in dem Bereich vom p-Typ 202b aufzuwachsen. Das Epi-Material vom p-Typ 312 kann später dazu verwendet werden, die Source/Drain- oder Source/Drain-Erweiterungs-Bereiche in dem Bereich vom p-Typ 202b auszubilden und als diese zu dienen. Das epitaktische Wachstum des Epi-Materials vom p-Typ 312 wächst natürlich auf Siliziummaterialien der heteroepitaktischen Finnenstrukturen 602 und einem Abschnitt des Substrats 20 auf, wie in 13B und 13C dargestellt ist. Das Epi-Material vom n-Typ 304, das in dem Bereich vom n-Typ 202a durch die zweite Maskenschicht 310 geschützt wird, ist frei von der Abscheidung des Epi-Materials vom p-Typ 312, wie in 13A dargestellt ist. Das epitaktische Wachstum des Siliziums wächst natürlich auf Siliziummaterialien auf, beispielsweise die diamantartige Oberstruktur am oberen Ende der heteroepitaktischen Finnenstrukturen 602, wie in 13B dargestellt ist. Die natürliche Gestalt der diamantartigen Oberstruktur wird durch die kristallographische Orientierung des Siliziummaterials in der Ebene <111> gesteuert, welche für gewöhnlich die langsamste epitaktische Wachstumsrate aufweist. Somit kann während des epitaktischen Abscheidungsprozesses das Epi-Material vom p-Typ 312 sowohl senkrecht als auch waagrecht wachsen, um Facetten auszubilden, die kristallinen Ebenen der heteroepitaktischen Finnenstrukturen 602 entsprechen können. Somit sind die Wachstumsraten der diamantartigen Oberstruktur des Epi-Materials vom p-Typ 312 auf verschiedenen Oberflächen der diamantartigen Oberstruktur des Epi-Materials vom p-Typ 312 oft verschieden, beispielsweise verschiedene Wachstumsraten, die von einer waagrechten Oberfläche oder von einer senkrechten Oberfläche angetroffen werden. Wahrend verschiedene Wachstumsraten oft an verschiedenen Oberflächen mit verschiedenen kristallographischen Orientierungen vorkommen, weist die resultierende Gestalt des Epi-Materials vom p-Typ 312 dann eine diamantartige Oberstruktur und keine waagrechte planare Oberfläche auf. Die diamantartige Oberstruktur des Epi-Materials vom p-Typ 312 kann später verwendet werden, um Source/Drain- und Source/Drain-Erweiterungs-Bereiche einer Transistorstruktur auszubilden. Beispielhafte Dotierstoffe für die Source/Drain-Bereiche können beispielsweise Bor für eine Vorrichtung vom p-Typ und Phosphor oder Arsen für eine Vorrichtung vom n-Typ umfassen oder sein, wenngleich andere Dotierstoffe verwendet werden können. Es wird festgehalten, dass die Struktur und die Gestalt des Epi-Materials vom p-Typ 312 in jedweder bedarfsgerechten Form vorliegen können. Es wird festgehalten, dass die diamantartige Struktur des Epi-Materials vom p-Typ 312 später verwendet werden kann, um einen Source/Drain und die Source/Drain-Erweiterung einer Transistorstruktur auszubilden.
  • Bei manchen Beispielen kann das Epi-Material vom p-Typ 312, das auf jeder heteroepitaktischen Finnenstruktur 602 ausgebildet ist, verbunden sein oder nicht. Wenngleich das in 14B dargestellte Beispiel zeigt, dass die Epi-Materialien vom p-Typ 312, die auf den heteroepitaktischen Finnenstrukturen 602 ausgebildet sind, nicht verbunden sind, wird festgehalten, dass aufgrund der eingeschränkten Beabstandung zwischen den heteroepitaktischen Finnenstrukturen 602 das Epi-Material vom p-Typ 312 mit einer bestimmten Seite des Epi-Materials vom p-Typ 312 auf einer der heteroepitaktischen Finnenstrukturen 602, die sich mit dem Epi-Material vom p-Typ 312 auf einer anderen der heteroepitaktischen Finnenstrukturen 602 überlappt, verbunden sein kann.
  • Bei einem Beispiel kann das Epi-Material vom p-Typ 312 p-Typ-dotiertes Siliziummaterial umfassen, das in dem Bereich vom p-Typ 202b auf den heteroepitaktischen Finnenstrukturen 602 ausgebildet ist. Zu geeigneten beispielhaften Dotierstoffen vom p-Typ oder geeigneten Dotierstoffen, die für Epi-Material vom p-Typ 312 verwendet werden können, zählen Bor (B), Gallium (Ga), Aluminium (Al), Germanium (Ge) oder dergleichen. Das Epi-Material vom p-Typ 312 wird durch Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (LPE), Dampfphasenepitaxie (VPE), selektives epitaktisches Wachstum (SEG), dergleichen oder eine Kombination daraus ausgebildet. Das Epi-Material vom p-Typ 312 kann in-situ-Dotieren während epitaktischen Wachstums und/oder durch Implantieren von Dotierstoffen in die epitaktischen Source/Drain-Bereiche sein. Das Epi-Material vom p-Typ 312 kann eine Dotierstoffkonzentration in einem Bereich von etwa 1019 cm-3 bis etwa 51022 cm-3 aufweisen. Demnach kann ein Source/Drain-Bereich abgegrenzt werden durch Dotieren (z.B. gegebenenfalls durch Implantation und/oder in situ während epitaktischen Wachstums) und/oder gegebenenfalls durch epitaktisches Wachstum, was den aktiven Bereich, in dem der Source/Drain-Bereich abgegrenzt ist, weiter abgrenzt.
  • Bei einem konkreten Beispiel ist das Epi-Material vom p-Typ 312 ein Siliziumgermanium(SiGe)- oder Bor(B)-dotiertes Siliziummaterial (SixBy) oder dergleichen.
  • Bei einer Ausführungsform kann das Epi-Material vom p-Typ 312 derart ausgebildet werden, dass es eine zweite senkrechte Höhe 320 von der Oberfläche der Isolationsstruktur 26 zu einem oberen Ende 314 des Epi-Materials vom p-Typ 312 aufweist, wie in 13B dargestellt ist. Bei einem Beispiel liegt die zweite Höhe 320 des Epi-Materials vom p-Typ 312 in einem Bereich von etwa 20 nm bis etwa 80 nm.
  • Es wird festgehalten, dass die erste senkrechte Höhe 302 und die zweite senkrechte Höhe 320 des Epi-Materials vom n-Typ 304 und des Epi-Materials vom p-Typ 312 gesondert gesteuert werden können, um in verschiedenen Bereichen für verschiedene elektrische Leistungserfordernisse ausgebildet zu werden. Beispielsweise kann die erste senkrechte Höhe 302 des Epi-Materials vom n-Typ 304 derart ausgebildet werden, dass sie größer (z.B. höher) als die zweite senkrechte Höhe 320 des Epi-Materials vom p-Typ 312 ist.
  • Es wird angenommen, dass die größere Höhe der ersten senkrechten Höhe 302 des Epi-Materials vom n-Typ 304 in dem Bereich vom n-Typ 202a einer Halbleitervorrichtung höhere Elektronenbeweglichkeit, Vorrichtungsgeschwindigkeit und niedrigeren Rc (z.B. niedrigeren Kontaktwiderstand) verleihen kann, da die elektrische Leistung des Bereichs vom n-Typ 202a durch Elektronen (z.B. weisen typischerweise größere Leitfähigkeit auf) und nicht durch die Löcher in dem Bereich vom p-Typ 202b gesteuert wird. Somit kann durch Ausbilden des Epi-Materials vom n-Typ 304 mit der ersten senkrechten Höhe 302, die größer als die zweite senkrechte Höhe 320 des Epi-Materials vom p-Typ 312 ist, die elektrische Vorrichtungsleistung der Halbleitervorrichtungen bedarfsgerecht eingestellt und geändert werden. Bei einem Beispiel kann die größere Höhe der ersten senkrechten Höhe 302 des Materials vom n-Typ 304 durch Einstellen der Abscheidungszeit während des epitaktischen Abscheidungsprozesses bei Vorgang 114 und 120 erhalten werden.
  • Bei einem Beispiel wird die erste senkrechte Höhe 302 des Epi-Materials vom n-Typ 304 derart gesteuert, dass sie in einem Bereich von etwa 8 % bis etwa 20 %, beispielsweise etwa 10 %, größer als die zweite senkrechte Höhe 320 des Epi-Materials vom p-Typ 312 ist.
  • Ferner wird auch angenommen, dass die größere Höhe (z.B. Abmessung) des Epi-Materials vom n-Typ 304 einen größeren Kontaktoberflächenbereich (z.B. einen größeren leitfähigen Oberflächenbereich) bereitstellt, wenn es später mit einem leitfähigen Merkmal in einem Kontaktgrabenherstellungsprozess in Kontakt steht. Details betreffend das leitfähige Merkmal in dem Kontaktgrabenherstellungsprozess werden später nachstehend mit Bezugnahme auf 18A-18D und 19A-19D beschrieben.
  • Bei Vorgang 122 wird, ähnlich dem Entfernen der ersten Maskenschicht 902, die zweite Maskenschicht 310 von dem Substrat 20 entfernt, wie in 14A-14D dargestellt ist, insbesondere in dem Bereich vom n-Typ 202a des Substrats 20. Die zweite Maskenschicht 310 wird bedarfsgerecht durch jedweden geeigneten Ätz- oder Strukturierungsprozess entfernt. Es wird festgehalten, dass die zweite Maskenschicht 310 mit minimaler Beschädigung des Epi-Materials vom p-Typ 312 und des Epi-Materials vom n-Typ 304 mit minimalem Höhen/Breiten-Verlust entfernt wird.
  • Bei Vorgang 124 werden eine Kontaktätzstoppschicht (CESL) 318 und eine erste Zwischenschichtdielektrikum(ILD)-Schicht 342 nacheinander auf dem Substrat 20 ausgebildet, wie in 15A-15D dargestellt ist, und bedecken die Dummy-Gate-Struktur 50 sowie das Epi-Material vom p-Typ 312 und das Epi-Material vom n-Typ 304. Die CESL 318 kann einen Mechanismus vorsehen, um beim Ausbilden von beispielsweise Kontakten oder Vias einen Ätzprozess zu stoppen. Die Kontaktätzstoppschicht (CESL) 318 kann aus einem dielektrischen Material mit einer von benachbarten Schichten oder Komponenten verschiedenen Ätzselektivität ausgebildet werden. Die CESL 318 ist konform auf Oberflächen des Epi-Materials vom p-Typ 312 und des Epi-Materials vom n-Typ 304, Seitenwänden und oberen Oberflächen der ersten Maskenschicht 902 (z.B. dem Abstandhaltermerkmal), oberen Oberflächen der Hartmaske 32 der Dummy-Gate-Struktur 50 und oberen Oberflächen der Isolationsstrukturen 26 ausgebildet. Die CESL 318 kann ein stickstoffhaltiges Material, ein siliziumhaltiges Material und/oder ein kohlenstoffhaltiges Material umfassen oder sein und kann mittels CVD, PECVD, ALD oder einer anderen Abscheidungsmethode abgeschieden werden. Ferner kann die CESL 318 Siliziumnitrid, Siliziumcarbonnitrid, Carbonnitrid, Siliziumoxynitrid, Siliziumcarbonoxid, dergleichen oder eine Kombination daraus umfassen oder sein. Die CESL 318 kann mittels eines Abscheidungsprozesses, beispielsweise einer plasmaunterstützten ALD(PEALD)-, CVD-, oder anderen Abscheidungsmethode abgeschieden werden.
  • Die erste ILD-Schicht 342 wird über der CESL 318 ausgebildet, wie in 15A-15C dargestellt ist. Die erste ILD-Schicht 342 kann Materialien wie Tetraethylorthosilicat(TEOS)-oxid, undotiertes Silikatglas, Siliziumdioxid, ein dielektrisches Material mit niedrigem K (z.B. ein Material mit einer dielektrischen Konstante kleiner als Siliziumdioxid), dotiertes Siliziumoxid, beispielsweise Borphosphorsilikatglas (BPSG), Quarzglas (FSG), Phosphorsilikatglas (PSG), bordotiertes Siliziumglas (BSG), SiOxCy, Spin-On-Glas, Spin-On-Polymere, Siliziumcarbonmaterial, eine Verbindung daraus, einen Verbundstoff daraus und/oder andere geeignete dielektrische Materialien umfassen. Die erste ILD-Schicht 342 kann abgeschieden werden mittels einer Aufschleuder-, CVD-, FCVD-, PECVD-, PVD- oder anderen geeigneten Abscheidungsmethode abgeschieden werden. Bei einer Ausführungsform wird die erste ILD-Schicht 342 durch einen fließfähigen CVD(FCVD)-Prozess ausgebildet, um zwischen benachbarten Dummy-Gate-Strukturen 50 zu füllen. Es wird festgehalten, dass nach dem thermischen Glühprozess die erste ILD-Schicht 342 planarisiert werden kann, beispielsweise durch ein CMP, um bedarfsgerecht eine planare Oberfläche vorzusehen.
  • Bei Vorgang 126 wird in der Folge die Dummy-Gate-Struktur 50 von dem Substrat 20 entfernt, um zu ermöglichen, dass eine Ersatz-Gate-Struktur 55, beispielsweise eine Metall-Gate-Struktur, darin ausgebildet wird, um die Herstellung der Halbleitervorrichtungsstruktur 201 fortzusetzen, wie in 16A-16D dargestellt ist. Während die Dummy-Gate-Struktur 50 von dem Substrat 20 entfernt wird, wird eine Reihe von Plasmaätz-, Nassätz- oder Strukturierungsprozessen durchgeführt. Nachdem die Dummy-Gate-Struktur 50 entfernt wird, kann die Ersatz-Gate-Struktur 55 dann an dem Ort, wo die Dummy-Gate-Struktur 50 entfernt und ersetzt wird, gefüllt und ausgebildet werden. Die Ersatz-Gate-Struktur 55 kann eine Metall-Gate-Struktur sein, die eine Zwischenschicht (nicht dargestellt), eine dielektrische Schicht 93 mit hoher dielektrischer Konstante, eine Arbeitsfunktionsabstimmschicht 92 und eine darin ausgebildete Metallelektrodenstruktur 91, um die Metall-Gate-Struktur 55 auszubilden, umfasst, wie konkret in 16C dargestellt ist.
  • Bei Vorgang 128 wird eine zweite Zwischenschichtdielektrikum(ILD)-Schicht 344 auf der ersten ILD-Schicht 342 ausgebildet, welche die Ersatz-Gate-Struktur 55 bedeckt, wie in 17A-17D dargestellt ist. Die zweite ILD-Schicht 344 kann Materialien ähnlich der ersten ILD-Schicht 342 umfassen, welche durch eine geeignete Abscheidungsmethode ähnlich den oben beim Ausbilden der ersten ILD-Schicht 342 beschriebenen hergestellt werden.
  • Bei Vorgang 130 wird ein Kontaktgraben 57 durch die zweite ILD-Schicht 344, die erste ILD-Schicht 342 und die CESL 318 ausgebildet, um mindestens Abschnitte eines Abschnitts des Epi-Materials vom p-Typ 312 (als 312a, 312b, 312c, 312d in 18B dargestellt) und des Epi-Materials vom n-Typ 304 (als 304a, 304b, 304c, 304d in 18A dargestellt) freizulegen (z.B. die Epitaxie-Source/Drain-Bereiche), wie in 18A-18D dargestellt ist. Der Kontaktgraben 57 wird später ermöglichen, ein leitfähiges Merkmal darin auszubilden. Die zweite ILD-Schicht 344, die erste ILD-Schicht 342 und die CESL 318 können strukturiert werden, um darin, beispielsweise mittels Fotolithografie und eines oder mehrerer Ätzprozesse, den Kontaktgraben 57 auszubilden.
  • Bei einem Beispiel kann der Kontaktgraben 57 durch einen Ätzprozess ausgebildet werden, der die selektive Ätzrate zu dem Epi-Material vom p-Typ 312a, 312b, 312c, 312d über dem Epi-Material vom n-Typ 304a, 304b, 304c, 304d effizient steuern kann. Der Ätzprozess wird gesteuert, um einen Abschnitt des Epi-Materials vom p-Typ 312b, 312c und des Epi-Materials vom n-Typ 304b, 304c von dem Substrat 20 weg zu ätzen, wie insbesondere in 18A und 18B dargestellt ist. Bei diesem Beispiel wird mindestens ein Abschnitt der zwei benachbarten Epi-Materialien vom n-Typ 304b, 304c, die auf den Finnenstrukturen 24 an dem Bereich vom n-Typ 202a ausgebildet sind, weggeätzt, wodurch eine Aussparung 62b, 62c (z.B. Epi-Material-Verlust) in dem oberen Abschnitt der benachbarten Epi-Materialien vom n-Typ 304b, 304c definiert wird und dabei die umgebenden Epi-Materialien vom n-Typ 304a, 304d intakt und durch die CESL 318, die erste und die zweite ILD-Schicht 342, 344 bedeckt gehalten werden, wie in 18A dargestellt ist. Gleicherweise wird mindestens ein Abschnitt der zwei benachbarten Epi-Materialien vom p-Typ 312b, 312c, die auf den heteroepitaktischen Finnenstrukturen 602 an dem Bereich vom p-Typ 202b ausgebildet sind, weggeätzt, wodurch eine Aussparung 64b, 64c in dem oberen Abschnitt der benachbarten Epi-Materialien vom p-Typ 312b, 312c definiert wird und dabei die umgebenden Epi-Materialien vom p-Typ 312a, 312d intakt und durch die CESL 318, die erste und die zweite ILD-Schicht 342, 344 bedeckt gehalten werden, wie in 18B dargestellt ist. Es wird festgehalten, dass der Ort des Kontaktgrabens 57 vorbestimmt ist, um so den Kontaktgraben 57 auszubilden, der die zwei mittigen benachbarten Epi-Materialien vom n-Typ 304b, 304c und Epi-Materialien vom p-Typ 312b, 312c freilegt, welche später mit einem leitfähigen Merkmal in Kontakt sein werden, das in den Kontaktgraben 57 gefüllt und darin ausgebildet wird.
  • Es wird angenommen, dass die Aussparungen 62b, 62c, 64b, 64c den gesamten Oberflächenbereich (z.B. von einem Facettenoberende 314 oder einem runden Oberende 305 zu im Wesentlichen flachen oberen Oberflächen 72b, 72c, 74b, 74c) in Kontakt mit einem leitfähigen Merkmal, das später darum herum ausgebildet wird, vergrößern, so dass die elektrische Leistung der Halbleitervorrichtung bedarfsgerecht eingestellt und geändert werden kann. Der größere Verlust an Epi-Material schafft oft den größeren Oberflächenbereich, der für die Source/Drain-Strukturen freiliegt, um mit dem leitfähigen Merkmal in Kontakt zu sein, wodurch die elektrische Leistung der Halbleitervorrichtung, beispielsweise niedriger Kontaktwiderstand (RC), verbessert wird. Somit wird in 18A und 18B zwischen dem Oberende 305, 314 und einer oberen Oberfläche 72b, 74b der Epi-Materialien vom n-Typ 304b bzw. vom p-Typ 312b eine Stufenhöhe 352, 354 definiert. Die Stufenhöhe 352, die in dem Bereich vom n-Typ 202a definiert wird, kann von der Stufenhöhe 354, die in dem Bereich vom p-Typ 202b definiert wird, aufgrund der verschiedenen Ätzraten verschieden sein, die hinsichtlich der verschiedenen Materialien von den Epi-Materialien vom n-Typ und vom p-Typ 304b, 312b angewandt werden. In dem Ätzprozess, in dem eine größere Ätzrate gewählt wird, um die Epi-Materialien vom n-Typ 304b in dem Bereich vom n-Typ 202a zu ätzen als die Epi-Materialien vom p-Typ 312b, ist die Menge der Epi-Materialien vom n-Typ 304b, die weggeätzt werden, größer als die Menge der Epi-Materialien vom p-Typ 312b, was eine größere Stufenhöhe 352 als die Stufenhöhe 354 in dem Bereich vom p-Typ 202b zur Folge hat. Im Gegensatz dazu ist in dem Ätzprozess, in dem eine größere Ätzrate gewählt wird, um die Epi-Materialien vom p-Typ 312b in dem Bereich vom p-Typ 202b wegzuätzen, als die Epi-Materialien vom n-Typ 304b, die Menge der Epi-Materialien vom p-Typ 312b, die weggeätzt wird, größer als die Menge der Epi-Materialien vom n-Typ 304b, was eine größere Stufenhöhe 354 als die Stufenhöhe 352 in dem Bereich vom n-Typ 202a zur Folge hat.
  • Wie oben besprochen wurde, schafft ein höherer Fluss der Elektronen in dem Bereich vom n-Typ 202a (von den Dotierstoffen vom n-Typ) oft höhere Elektronenbeweglichkeit, Stromfluss und niedrigen Kontaktwiderstand in der Halbleitervorrichtung und verbessert somit die elektrische Leistung, insbesondere in NMOS. Infolgedessen ist eine höhere Stufenhöhe 352 über dem Epi-Material vom n-Typ 304b in dem Bereich vom n-Typ 202a anzustreben. Bei einem Beispiel ist die Stufenhöhe 352 in dem Bereich vom n-Typ 202a um mindestens etwa 5 % höher, beispielsweise um mindestens etwa 10 % höher, als die Stufenhöhe 354 in dem Bereich vom p-Typ 202b. Bei einem spezifischen Beispiel ist die Stufenhöhe 352 in dem Bereich vom n-Typ 202a um mindestens etwa 10 %, und insbesondere um mindestens etwa 20 %, höher als die Stufenhöhe 354 in dem Bereich vom p-Typ 202b. Da die Stufenhöhe 352 in dem Bereich vom n-Typ 202a höher als die Stufenhöhe 354 in dem Bereich vom p-Typ 202b ist, ist die verbleibende Höhe 353 (in senkrechter Richtung) des Epi-Materials vom n-Typ 304b in dem Bereich vom n-Typ 202a kleiner als die verbleibende Höhe 355 (in senkrechter Richtung) des Epi-Materials vom p-Typ 312b in dem Bereich vom p-Typ 202b.
  • Bei einem Beispiel liegt die Stufenhöhe 352 in dem Bereich vom n-Typ 202a in einem Bereich von etwa 10 nm bis etwa 20 nm und die Stufenhöhe 354 in dem Bereich vom p-Typ 202b in einem Bereich von etwa 0,1 nm bis etwa 5 nm.
  • Bei einem Beispiel können die Stufenhöhe 352 (Hn) und die Stufenhöhe 354 (Hp) eine Höhenverhältnis (Hn/Hp) größer als 1,1 aufweisen, wenn die erste Höhe 302 (H1) und die zweite Höhe 320 (H2) ein Höhenverhältnis (H1/H2) in einem Bereich von 0,9-1,1 aufweisen. Bei einem anderen Beispiel können die Stufenhöhe 352 (Hn) und die Stufenhöhe 354 (Hp) ein Höhenverhältnis (Hn/Hp) in einem Bereich von 0,9-1,1 aufweisen, wenn die erste Höhe 302 (H1) und die zweite Höhe 320 (H2) ein Höhenverhältnis (H1/H2) größer als 1,1 aufweisen. Bei noch einem anderen Beispiel können die Stufenhöhe 352 (Hn) und die Stufenhöhe 354 (Hp) ein Höhenverhältnis (Hn/Hp) größer als 1,1 aufweisen, wenn die erste Höhe 302 (H1) und die zweite Höhe 320 (H2) ein Höhenverhältnis (H1/H2) größer als 1,1 aufweisen. Es wird festgehalten, dass das Höhenverhältnis zwischen den Stufenhöhen 352, 354 (Hn, Hp) oder zwischen der ersten und der zweiten Höhe 302, 320 (H1, H2) in jedweder oben beschriebenen Verhältniskombination vorliegen kann.
  • Bei einem Beispiel können die Stufenhöhe 352 (Hn) und die Stufenhöhe 354 (Hp) ein Höhenverhältnis (Hn/Hp) größer als 1,1 aufweisen. Bei einem anderen Beispiel können die Stufenhöhe 352 (Hn) und die Stufenhöhe 354 (Hp) ein Höhenverhältnis (Hn/Hp) in einem Bereich von 0,9-1,1 aufweisen. Bei noch einem anderen Beispiel weisen die erste Höhe 302 (H1) und die zweite Höhe 320 (H2) ein Höhenverhältnis (H1/H2) in einem Bereich von 0,9-1,1 auf. Bei noch einem anderen Beispiel weisen die erste Höhe 302 (H1) und die zweite Höhe 320 (H2) ein Höhenverhältnis (H1/H2) größer als 1,1 auf. Es wird festgehalten, dass das Höhenverhältnis zwischen den Stufenhöhen 352, 354 (Hn, Hp) oder zwischen der ersten und der zweiten Höhe 302, 320 (H1, H2) in jedweder oben beschriebenen Verhältniskombination vorliegen kann.
  • Bei einer Ausführungsform kann der Ätzprozess, der verwendet wird, um den Kontaktgraben 57 auszubilden, ein Plasmaätzprozess sein. Der Plasmaätzprozess kann durch Zuführen eines Ätzgasgemischs in eine Plasmaverarbeitungskammer, in die das Substrat 20 eingegeben werden kann, durchgeführt werden. Das Ätzgasgemisch kann ein Fluorkohlenstoffgas, ein sauerstoffhaltiges Gas, ein inertes Gas und ein Passivierungsgas umfassen. Das in dem Ätzgasgemisch zugeführte Passivierungsgas ist dazu ausgebildet, eine Passivierungsschicht über den Epi-Materialien vom p-Typ 312b auszubilden, wobei überwiegend die Epi-Materialien vom n-Typ 304b geätzt werden, so dass die Epi-Materialien vom n-Typ 304b mit einer Ätzrate geätzt werden können, die größer als die Ätzrate zum Ätzen der Epi-Materialien vom p-Typ 312b ist. Bei einem Beispiel ist das Passivierungsgas ein schwefelhaltiges Gas. Es wird angenommen, dass die Schwefelelemente von dem Passivierungsgas mit den Germaniumelementen in dem SiGe von den Epi-Materialien vom p-Typ 312b, 312e reagieren können, um so während des Strukturierungsprozesses die Passivierungsschicht auf den Epi-Materialien vom p-Typ 312b, 312c auszubilden. Infolgedessen können die aggressiven Ätzmittel aus dem Fluorkohlenstoffgas überwiegend die Epi-Materialien vom n-Typ 304b, 304c in dem Bereich vom n-Typ 202a ätzen, was die größere Stufenhöhe 352 in dem Bereich vom n-Typ 202a zur Folge hat, während die Epi-Materialien vom p-Typ 312b, 312c in dem Bereich vom p-Typ 202b durch die schwefelhaltige Passivierungsschicht geschützt bleiben. Bei einem Beispiel ist das Passivierungsgas in dem Ätzgasgemisch Carbonylsulfid (COS) und dergleichen. Zu geeigneten Beispielen für das Fluorkohlenstoffgas zählen CF4, C2F2, CHF3, CH3F, C2F6, C4F6, C4F8 und dergleichen. Bei einem Beispiel umfasst das Ätzgasgemisch CF4, O2, Ar und COS.
  • Während des Ätzprozesses kann die Substrattemperatur auf größer als Raumtemperatur geregelt werden, beispielsweise größer als 60 Grad Celsius, beispielsweise in einem Bereich von 60 Grad Celsius bis 150 Grad Celsius, beispielsweise insbesondere von 80 Grad Celsius und etwa 140 Grad Celsius.
  • Wie oben besprochen wurde, wird festgehalten, dass die elektrische Leistung der Halbleitervorrichtung in dem Vorgang 130 durch Verwendung eines Strukturierungsgasgemischs mit hoher Selektivität, welches verschiedene Ätzraten vorsieht, um das Epi-Material vom n-Typ bzw. vom p-Typ 304, 312 zu ätzen, eingestellt werden kann. Infolgedessen werden die Aussparungen 62b, 62c, 64b, 64c in Abschnitten der Epi-Materialien vom n-Typ und vom p-Typ 304, 312 ausgebildet. Die Aussparungen 62b, 62c, 64b, 64c, die auf den Epi-Materialien vom n-Typ und vom p-Typ 304, 312 ausgebildet werden, schaffen einen größeren freiliegenden Kontaktoberflächenbereich, der mit dem leitfähigen Merkmal, das später darauf ausgebildet wird, in Kontakt sein wird, um so die elektrische Leistung der Halbleitervorrichtungen zu verbessern. Gleicherweise können, wie oben in Vorgang 114 und 120 besprochen wurde, verschiedene Abscheidungszeiten bei Vorgang 114 bzw. 120 verwendet werden, um die Materialien vom n-Typ und vom p-Typ 304, 312 mit verschiedenen ersten und zweiten senkrechten Höhen 302, 320 aufzuwachsen, so dass die elektrische Leistung auch durch Aufwachsen einer größeren ersten senkrechten Höhe 302 (z.B. größere Abmessung der Epi-Materialien, die einen größeren Kontaktoberflächenbereich schaffen) des Epi-Materials vom n-Typ 304 verbessert werden kann, um die Elektronenbeweglichkeit und die Elektronenstromdichte zu erhöhen und den Kontaktwiderstand zu reduzieren.
  • Bei manchen Beispielen können die erste senkrechte Höhe 302 und die zweite senkrechte Höhe 320 der Epi-Materialien vom n-Typ und vom p-Typ 304, 312 in Vorgang 114 und 120 derart ausgebildet werden, dass sie im Wesentlichen gleich sind, während bei Vorgang 130 ein selektiver Ätzprozess vorgesehen wird, um überwiegend das Epi-Material vom n-Typ 304 zu ätzen, um die Aussparung 62b, 62c mit der Stufenhöhe 352 in dem Bereich vom n-Typ 202a zu versehen, die größer als die Stufenhöhe 354 in dem Bereich vom p-Typ 202b ist, um so einen größeren Oberflächenkontaktbereich (z.B. größeren Verlust in dem Epi-Material vom n-Typ 304) zu dem leitfähigen Merkmal, das später darauf ausgebildet wird, vorzusehen.
  • Bei anderen Beispielen kann der Ätzprozess bei Vorgang 130 derart ausgebildet sein, dass er eine im Wesentlichen ähnliche Ätzrate über das Epi-Material vom n-Typ 304 und jenes vom p-Typ 312 aufweist, so dass die Stufenhöhen 352, 354 im Wesentlichen ähnlich sind, während durch unterschiedliches Abscheidungszeitmanagement die erste Höhe 302 des Epi-Materials vom n-Typ 304, das von Vorgang 114 ausgebildet wird, derart ausgebildet ist, dass sie größer als die zweite Höhe 320 des Epi-Materials 312 ist, das von Vorgang 120 ausgebildet wird. Somit kann auch ein größerer Kontaktoberflächenbereich in dem Epi-Material vom n-Typ 304 infolge der größeren ersten senkrechten Höhe 302 in dem Epi-Material vom n-Typ 304 verglichen mit der zweiten senkrechten Höhe 320 in den Epi-Materalien vom p-Typ 312 infolge der unterschiedlichen Abmessungen/des unterschiedlichen Profils des Epi-Materials vom n-Typ und dem vom p-Typ 304, 312 erhalten werden.
  • Bei noch einem anderen Beispiel kann die elektrische Leistung durch Durchführen von beiden oben genannten eingestellt und verbessert werden, umfassend das Einstellen der Abscheidungszeit bei Vorgang 112 und 120, um eine erste senkrechte Höhe 302 des Epi-Materials vom n-Typ 304 größer als die zweite senkrechte Höhe 320 des Epi-Materials vom p-Typ 312 aufzuwachsen (z.B. Vergrößerung des Oberflächenkontaktbereichs), und auch das Ausbilden der Stufenhöhe 352 in dem Bereich vom n-Typ 202a größer als die Stufenhöhe 354 in dem Bereich vom p-Typ 202b (z.B. ebenfalls Vergrößerung des Oberflächenkontaktbereichs).
  • Bei Vorgang 132 wird dann eine erste Metallsilicidschicht 398 auf dem Epi-Material vom n-Typ 304b, 304c ausgebildet, und eine zweite Metallsilicidschicht 399 wird auf dem Epi-Material vom p-Typ 312b, 312c ausgebildet. Ein leitfähiges Merkmal 60 wird dann auf der ersten und der zweiten Metallsilicidschicht 398, 399 ausgebildet, welches den Kontaktgraben 57 füllt, wie in 19A-19D dargestellt ist. Wie oben besprochen wurde, vergrößert die größere Stufenhöhe 352 in dem Bereich vom n-Typ 202a, die von der Aussparung 62b, 62c definiert wird, den Oberflächenbereich, auf dem die erste Metallsilicidschicht 398 ausgebildet wird, was zur Folge hat, dass die erste Metallsilicidschicht 398 einen Kontaktoberflächenbereich (z.B. einen Oberflächenbereich zwischen der Metallsilicidschicht und dem leitfähigen Merkmal) aufweist, der größer als ein Kontaktoberflächenbereich der zweiten Metallsilicidschicht 399 zu dem leitfähigen Merkmal 60 ist.
  • Es wird festgehalten, dass, nachdem die erste und die zweite Metallsilicidschicht 398, 399 ausgebildet werden, das leitfähige Merkmal 60, das in dem Kontaktgraben 57 ausgebildet wird, beispielsweise eine Haftschicht (nicht dargestellt), eine Sperrschicht (nicht dargestellt) auf der Haftschicht und ein leitfähiges Material (nicht dargestellt) auf der Sperrschicht umfassen kann, was gesamt gesehen als das leitfähige Merkmal 60 in dem Kontaktgraben 57 bezeichnet wird. Die erste und die zweite Metallsilicidschicht 398, 399 können auf der freiliegenden Oberfläche ausgebildet werden, welche durch die Aussparungen 62b, 62c, 64b, 64c definiert wird, die auf den Epi-Materialien vom n-Typ und vom p-Typ 304b, 304b, 312b, 312c der epitaktischen Source/Drain-Bereiche definiert werden, durch Reagierenlassen von oberen Abschnitten der Epi-Materialien vom n-Typ und vom p-Typ 304b, 304b, 312b, 312c mit der Haftschicht (nicht dargestellt) und eventuell mit der Sperrschicht (nicht dargestellt). Das leitfähige Material kann auf die Sperrschicht abgeschieden werden und den Kontaktgraben 57 füllen, wodurch das leitfähige Merkmal 60 gebildet wird. Nachdem das leitfähige Material abgeschieden wurde, kann Überschuss an leitfähigem Material, Sperrschicht und Haftschicht durch Verwendung eines Planarisierungsprozesses, beispielsweise CMP, entfernt werden. Der Planarisierungsprozess kann Überschuss an leitfähigem Material, Sperrschicht und Haftschicht von oberhalb einer oberen Oberfläche der zweiten ILD-Schicht 344 entfernen. Somit können obere Oberflächen des leitfähigen Merkmals 60 und der zweiten ILD-Schicht 344 im Wesentlichen koplanar sein. Das leitfähige Merkmal 60 kann Kontakte, Stecker usw. sein oder als solche bezeichnet werden.
  • Wenngleich sie nicht als einschränkend auszulegen sind, bieten eine oder mehrere Ausführungsformen der vorliegenden Offenbarung viele Vorteile für eine Halbleitervorrichtung und deren Ausbildung. Beispielsweise können Ausführungsformen der vorliegenden Offenbarung Verfahren zum Ausbilden asymmetrischer Source/Drain-Strukturen in verschiedenen Bereichen des Substrats bereitstellen, um so die elektrische Leistung der Halbleitervorrichtungen zu verbessern. Die asymmetrischen Source/Drain-Strukturen können durch epitaktisches Aufwachsen von Epi-Material vom n-Typ in dem Bereich vom n-Typ mit verschiedenen Profilen von dem Epi-Material vom p-Typ in dem Bereich vom p-Typ erhalten werden. Ferner können die asymmetrischen Source/Drain-Strukturen ebenfalls durch Verwendung eines selektiven Ätzprozesses erhalten werden, um überwiegend Epi-Material vom n-Typ in dem Bereich vom n-Typ zu ätzen, um größeren Ätzverlust von Epi-Material vom n-Typ zu schaffen (z.B. einen größeren Oberflächenbereich, der dem leitfähigen Merkmal in dem Kontaktgraben gegenüber freiliegt), um so die elektrische Leistung zu verbessern. Die asymmetrischen Source/Drain-Strukturen können je nach Bedarf durch Durchführen eines beliebigen der oben genannten Prozesse oder beider erhalten werden.
  • Bei einer Ausführungsform umfasst eine Halbleitervorrichtung eine erste Gruppe von Source/Drain-Strukturen auf einer ersten Gruppe von Finnenstrukturen auf einem Substrat, eine zweite Gruppe von Source/Drain-Strukturen auf einer zweiten Gruppe von Finnenstrukturen auf dem Substrat und eine erste Gate-Struktur und eine zweite Gate-Struktur über der ersten bzw. der zweiten Gruppe von Finnenstrukturen, wobei die erste und die zweite Gruppe von Source/Drain-Strukturen der ersten bzw. der zweiten Gate-Struktur nahe sind, wobei die erste Gruppe von Source/Drain-Strukturen auf der ersten Gruppe von Finnenstrukturen eine erste Source/Drain-Struktur mit einer ersten senkrechten Höhe aufweist, die von einer zweiten senkrechten Höhe einer zweiten Source/Drain-Struktur der zweiten Gruppe von Source/Drain-Strukturen auf der zweiten Gruppe von Finnenstrukturen verschieden ist. Bei einer Ausführungsform umfasst die erste Gruppe der Source/Drain-Strukturen ferner eine dritte Source/Drain-Struktur mit einer dritten senkrechten kleiner als die erste senkrechte Höhe der ersten Source/Drain-Struktur. Bei einer Ausführungsform umfasst die zweite Gruppe der Source/Drain-Strukturen ferner eine vierte Source/Drain-Struktur mit einer vierten senkrechten Höhe kleiner als die zweite senkrechte Höhe der zweiten Source/Drain-Struktur. Bei einer Ausführungsform ist die dritte senkrechte Höhe der dritten Source/Drain-Struktur kleiner als die vierte senkrechte Höhe der vierten Source/Drain-Struktur. Bei einer Ausführungsform wird eine erste Stufenhöhe zwischen der ersten senkrechten Höhe und der dritten senkrechten Höhe definiert, und eine zweite Stufenhöhe wird zwischen der zweiten senkrechten Höhe und der vierten senkrechten Höhe definiert, wobei die erste Stufenhöhe mindestens etwa 5 % höher als die zweite Stufenhöhe ist. Bei einer Ausführungsform sind eine erste Metallsilicidschicht auf den dritten Source/Drain-Strukturen und eine zweite Metallsilicidschicht auf den vierten Source/Drain-Strukturen, wobei die erste Metallsilicidschicht einen Kontaktoberflächenbereich aufweist, der größer als ein Kontaktoberflächenbereich der zweiten Metallsilicidschicht ist. Bei einer Ausführungsform sind ein erstes und ein zweites leitfähiges Merkmal auf der ersten bzw. der zweiten Metallsilicidschicht ausgebildet. Bei einer Ausführungsform weist die dritte Source/Drain-Struktur einen Oberflächenbereich auf, der größer als ein Oberflächenbereich der vierten Source/Drain-Struktur ist. Bei einer Ausführungsform ist die erste senkrechte Höhe der ersten Source/Drain-Struktur etwa 8 % und etwa 20 % größer als die zweite senkrechte Höhe der zweiten Source/Drain-Struktur. Bei einer Ausführungsform umfasst die erste Gruppe von Source/Drain-Strukturen Epi-Material vom n-Typ, und die zweite Gruppe der Source/Drain-Strukturen umfasst Epi-Material vom p-Typ.
  • Bei einer anderen Ausführungsform umfasst eine Halbleitervorrichtung einen ersten aktiven Bereich und einen zweiten aktiven Bereich auf einem Substrat, wobei der erste aktive Bereich eine erste Source/Drain-Struktur umfasst, die über einer ersten Finnenstruktur ausgebildet ist, und der zweite aktive Bereich eine zweite Source/Drain-Struktur umfasst, die über einer zweiten Finnenstruktur ausgebildet ist, eine Gate-Struktur über der ersten und der zweiten Finnenstruktur, wobei die erste und die zweite Source/Drain-Struktur der Gate-Struktur nahe sind, eine erste Metallsilicidschicht auf der ersten Source/Drain-Struktur in dem ersten aktiven Bereich, eine zweite Metallsilicidschicht auf der zweiten Source/Drain-Struktur in dem zweiten aktiven Bereich und ein erstes und ein zweites leitfähiges Merkmal auf der ersten bzw. der zweiten Metallsilicidschicht, wobei die erste Metallsilicidschicht einen ersten Kontaktoberflächenbereich zu dem leitfähigen Merkmal aufweist, der größer als ein zweiter Kontaktoberflächenbereich der zweiten Metallsilicidschicht zu dem leitfähigen Merkmal ist. Bei einer Ausführungsform weist die erste Source/Drain-Struktur einen mit der ersten Metallsilicidschicht in Kontakt stehenden ersten Oberflächenbereich auf, der größer ist als ein zweiter Oberflächenbereich der zweiten Source/Drain-Struktur, welcher mit der zweiten Metallsilicidschicht in Kontakt steht. Bei einer Ausführungsform weist die zweite Source/Drain-Struktur in dem zweiten aktiven Bereich eine zweite senkrechte Höhe auf, die größer ist als eine erste senkrechte Höhe der ersten Source/Drain-Struktur in dem ersten aktiven Bereich. Bei einer Ausführungsform ist eine dritte Source/Drain-Struktur der ersten Source/Drain-Struktur in dem ersten aktiven Bereich benachbart ausgebildet, und eine vierte Source/Drain-Struktur ist der zweiten Source/Drain-Struktur in dem zweiten aktiven Bereich benachbart ausgebildet, wobei die dritte Source/Drain-Struktur eine dritte senkrechte Höhe aufweist, die größer als eine vierte senkrechte Höhe der vierten Source/Drain-Struktur ist. Bei einer Ausführungsform wird eine erste Stufenhöhe zwischen der dritten senkrechten Höhe und der ersten senkrechten Höhe in dem ersten aktiven Bereich definiert, und eine zweite Stufenhöhe wird zwischen der vierten senkrechten Höhe und der zweiten senkrechten Höhe in dem zweiten aktiven Bereich definiert, wobei die erste Stufenhöhe um mindestens 5 % höher als die zweite Stufenhöhe ist.
  • Bei noch einer anderen Ausführungsform umfasst ein Verfahren zum Ausbilden einer Halbleitervorrichtung das Ätzen einer ersten und einer zweiten Source/Drain-Struktur auf einer ersten und einer zweiten Finnenstruktur in einem ersten bzw. einem zweiten aktiven Bereich auf einem Substrat durch ein Ätzgasgemisch, das ein schwefelhaltiges Passivierungsgas umfasst, wobei das Ätzgasgemisch die erste Source/Drain-Struktur mit einer schnelleren Ätzrate ätzt als das Ätzen der zweiten Source/Drain-Struktur, wobei das Ätzen die erste Source/Drain-Struktur in dem ersten aktiven Bereich mit einer ersten senkrechten Höhe ausbildet, die kleiner als eine zweite senkrechte Höhe ist, die in der zweiten Source/Drain-Struktur in dem zweiten aktiven Bereich ausgebildet wird. Bei einer Ausführungsform reagiert das schwefelhaltige Passivierungsgas selektiv mit der zweiten Source/Drain-Struktur in dem zweiten aktiven Bereich, wodurch eine Passivierungsschicht auf der zweiten Source/Drain-Struktur gebildet wird, während die erste Source/Drain-Struktur in dem ersten aktiven Bereich strukturiert wird. Bei einer Ausführungsform ist das schwefelhaltige Passivierungsgas Carbonylsulfid. Bei einer Ausführungsform wird vor dem Ätzen der ersten und der zweiten Source/Drain-Struktur eine dritte Source/Drain-Struktur ausgebildet, die der ersten Source/Drain-Struktur in dem ersten aktiven Bereich benachbart ist, und eine vierte Source/Drain-Struktur ausgebildet, die der zweiten Source/Drain-Struktur in dem zweiten aktiven Bereich benachbart ist, wobei die dritte Source/Drain-Struktur eine dritte senkrechte Höhe aufweist, die größer ist als eine vierte senkrechte Höhe der vierten Source/Drain-Struktur. Bei einer Ausführungsform wird zwischen der dritten senkrechten Höhe und der ersten senkrechten Höhe in dem ersten aktiven Bereich eine erste Stufenhöhe definiert, und zwischen der vierten senkrechten Höhe und der zweiten senkrechten Höhe in dem zweiten aktiven Bereich wird eine zweite Stufenhöhe definiert, wobei die erste Stufenhöhe um mindestens etwa 5 % höher als die zweite Stufenhöhe ist.
  • Das Vorhergesagte umreißt Merkmale mehrerer Ausführungsformen, damit Fachkundige die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachkundige sollten erkennen, dass sie die vorliegende Offenbarung ohne Weiteres als Basis zum Gestalten oder Modifizieren anderer Prozesse und Strukturen zum Durchführen derselben Zwecke und/oder Erreichen derselben Vorteile der in diesem Dokument vorgestellten Ausführungsformen verwenden können. Fachkundige sollten ebenso erkennen, dass derartige äquivalente Konstruktionen nicht von dem Gedanken und dem Schutzumfang der vorliegenden Offenbarung abgehen und dass sie hier verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne von dem Gedanken und dem Schutzumfang der vorliegenden Offenbarung abzugehen.

Claims (20)

  1. Halbleitervorrichtung, umfassend: eine erste Gruppe von Source/Drain-Strukturen auf einer ersten Gruppe von Finnenstrukturen auf einem Substrat; eine zweite Gruppe von Source/Drain-Strukturen auf einer zweiten Gruppe von Finnenstrukturen auf dem Substrat; und eine erste Gate-Struktur und eine zweite Gate-Struktur über der ersten bzw. der zweiten Gruppe von Finnenstrukturen, wobei die erste und die zweite Gruppe von Source/Drain-Strukturen nahe der ersten bzw. der zweiten Gate-Struktur ist, wobei die erste Gruppe von Source/Drain-Strukturen auf der ersten Gruppe von Finnenstrukturen eine erste Source/Drain-Struktur aufweist, die eine erste senkrechte Höhe aufweist, welche von einer zweiten senkrechten Höhe einer zweiten Source/Drain-Struktur der zweiten Gruppe von Source/Drain-Strukturen auf der zweiten Gruppe von Finnenstrukturen verschieden ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die erste Gruppe der Source/Drain-Strukturen ferner umfasst: eine dritte Source/Drain-Struktur, die eine dritte senkrechte kleiner als die erste senkrechte Höhe der ersten Source/Drain-Struktur aufweist.
  3. Vorrichtung nach Anspruch 2, wobei die zweite Gruppe der Source/Drain-Strukturen ferner umfasst: eine vierte Source/Drain-Struktur, die eine vierte senkrechte Höhe kleiner als die zweite senkrechte Höhe der zweiten Source/Drain-Struktur aufweist.
  4. Vorrichtung nach Anspruch 3, wobei die dritte senkrechte Höhe der dritten Source/Drain-Struktur kleiner als die vierte senkrechte Höhe der vierten Source/Drain-Struktur ist.
  5. Vorrichtung nach Anspruch 3 oder 4, ferner umfassend: eine erste Stufenhöhe, die zwischen der ersten senkrechten Höhe und der dritten senkrechten Höhe definiert wird; und eine zweite Stufenhöhe, die zwischen der zweiten senkrechten Höhe und der vierten senkrechten Höhe definiert wird, wobei die erste Stufenhöhe um mindestens 5 % höher als die zweite Stufenhöhe ist.
  6. Vorrichtung nach einem beliebigen der vorhergehenden Ansprüche 3 bis 5, ferner umfassend: eine erste Metallsilicidschicht auf den dritten Source/Drain-Strukturen; und eine zweite Metallsilicidschicht auf den vierten Source/Drain-Strukturen, wobei die erste Metallsilicidschicht einen Kontaktoberflächenbereich aufweist, der größer als ein Kontaktoberflächenbereich der zweiten Metallsilicidschicht ist.
  7. Vorrichtung nach Anspruch 6, ferner umfassend: ein erstes und ein zweites leitfähiges Merkmal, die auf der ersten bzw. der zweiten Metallsilicidschicht ausgebildet sind.
  8. Vorrichtung nach einem beliebigen der vorhergehenden Ansprüche 2 bis 7, wobei die dritte Source/Drain-Struktur einen Oberflächenbereich aufweist, der größer als ein Oberflächenbereich der vierten Source/Drain-Struktur ist.
  9. Vorrichtung nach einem beliebigen der vorhergehenden Ansprüche, wobei die erste senkrechte Höhe der ersten Source/Drain-Struktur um etwa 8 % und etwa 20 % größer als die zweite senkrechte Höhe der zweiten Source/Drain-Struktur ist.
  10. Vorrichtung nach einem beliebigen der vorhergehenden Ansprüche, wobei die erste Gruppe von Source/Drain-Strukturen Epi-Material vom n-Typ umfasst und die zweite Gruppe der Source/Drain-Strukturen Epi-Material vom p-Typ umfasst.
  11. Halbleitervorrichtung, umfassend: einen ersten aktiven Bereich und einen zweiten aktiven Bereich auf einem Substrat, wobei der erste aktive Bereich eine erste Source/Drain-Struktur umfasst, die über einer ersten Finnenstruktur ausgebildet ist, und der zweite aktive Bereich eine zweite Source/Drain-Struktur über einer zweiten Finnenstruktur umfasst; eine erste Gate-Struktur und eine zweite Gate-Struktur über der ersten bzw. der zweiten Finnenstruktur, wobei die erste und die zweite Source/Drain-Struktur nahe der ersten bzw. der zweiten Gate-Struktur sind; eine erste Metallsilicidschicht auf der ersten Source/Drain-Struktur in dem ersten aktiven Bereich; eine zweite Metallsilicidschicht auf der zweiten Source/Drain-Struktur in dem zweiten aktiven Bereich; und ein erstes und ein zweites leitfähiges Merkmal auf der ersten bzw. der zweiten Metallsilicidschicht; wobei die erste Metallsilicidschicht einen ersten Kontaktoberflächenbereich zu dem leitfähigen Merkmal aufweist, der größer als ein zweiter Kontaktoberflächenbereich der zweiten Metallsilicidschicht zu dem leitfähigen Merkmal ist.
  12. Halbleitervorrichtung nach Anspruch 11, wobei die erste Source/Drain-Struktur einen mit der ersten Metallsilicidschicht in Kontakt stehenden ersten Oberflächenbereich aufweist, der größer als ein zweiter Oberflächenbereich der zweiten Source/Drain-Struktur ist, welcher mit der zweiten Metallsilicidschicht in Kontakt steht.
  13. Halbleitervorrichtung nach Anspruch 12, wobei die zweite Source/Drain-Struktur in dem zweiten aktiven Bereich eine zweite senkrechte Höhe aufweist, die größer als eine erste senkrechte Höhe der ersten Source/Drain-Struktur in dem ersten aktiven Bereich ist.
  14. Halbleitervorrichtung nach Anspruch 13, ferner umfassend: eine dritte Source/Drain-Struktur über einer dritten Finnenstruktur, die der ersten Source/Drain-Struktur in dem ersten aktiven Bereich benachbart ist; und eine vierte Source/Drain-Struktur über einer vierten Finnenstruktur, die der zweiten Source/Drain-Struktur in dem zweiten aktiven Bereich benachbart ist, wobei die dritte Source/Drain-Struktur eine dritte senkrechte Höhe aufweist, die größer als eine vierte senkrechte Höhe der vierten Source/Drain-Struktur ist.
  15. Halbleitervorrichtung nach Anspruch 14, ferner umfassend: eine erste Stufenhöhe, die in dem ersten aktiven Bereich zwischen der dritten senkrechten Höhe und der ersten senkrechten Höhe definiert wird; und eine zweite Stufenhöhe, die in dem zweiten aktiven Bereich zwischen der vierten senkrechten Höhe und der zweiten senkrechten Höhe definiert wird, wobei die erste Stufenhöhe um mindestens 5 % höher als die zweite Stufenhöhe ist.
  16. Verfahren zum Ausbilden einer Halbleitervorrichtung, umfassend: Ätzen einer ersten und einer zweiten Source/Drain-Struktur auf einer ersten und einer zweiten Finnenstruktur in einem ersten bzw. einem zweiten aktiven Bereich auf einem Substrat durch ein Ätzgasgemisch, das ein schwefelhaltiges Passivierungsgas umfasst, wobei das Ätzgasgemisch die erste Source/Drain-Struktur mit einer schnelleren Ätzrate ätzt als Ätzen der zweiten Source/Drain-Struktur, wobei das Ätzen die erste Source/Drain-Struktur in dem ersten aktiven Bereich ausbildet, die eine erste senkrechte Höhe aufweist, die kleiner ist als eine zweite senkrechte Höhe, die in der zweiten Source/Drain-Struktur in dem zweiten aktiven Bereich ausgebildet ist.
  17. Verfahren nach Anspruch 16, wobei das schwefelhaltige Passivierungsgas selektiv mit der zweiten Source/Drain-Struktur in dem zweiten aktiven Bereich reagiert, wodurch eine Passivierungsschicht auf der zweiten Source/Drain-Struktur gebildet wird, während die erste Source/Drain-Struktur in dem ersten aktiven Bereich strukturiert wird.
  18. Verfahren nach Anspruch 17, wobei das schwefelhaltige Passivierungsgas Carbonylsulfid ist.
  19. Verfahren nach einem beliebigen der vorhergehenden Ansprüche 16 bis 18, ferner umfassend: vor dem Ätzen der ersten und der zweiten Source/Drain-Struktur, Ausbilden einer dritten Source/Drain-Struktur, die der ersten Source/Drain-Struktur in dem ersten aktiven Bereich benachbart ist, und Ausbilden einer vierten Source/Drain-Struktur, die der zweiten Source/Drain-Struktur in dem zweiten aktiven Bereich benachbart ist, wobei die dritte Source/Drain-Struktur eine dritte senkrechte Höhe aufweist, die größer als eine vierte senkrechte Höhe der vierten Source/Drain-Struktur ist.
  20. Verfahren nach Anspruch 19, wobei eine erste Stufenhöhe in dem ersten aktiven Bereich zwischen der dritten senkrechten Höhe und der ersten senkrechten Höhe definiert wird und eine zweite Stufenhöhe in dem zweiten aktiven Bereich zwischen der vierten senkrechten Höhe und der zweiten senkrechten Höhe definiert wird, wobei die erste Stufenhöhe um mindestens etwa 5 % höher als die zweite Stufenhöhe ist.
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