DE102018106631A1 - Schneideverfahren für Halbleiterstruktur und dadurch gebildete Strukturen - Google Patents

Schneideverfahren für Halbleiterstruktur und dadurch gebildete Strukturen Download PDF

Info

Publication number
DE102018106631A1
DE102018106631A1 DE102018106631.7A DE102018106631A DE102018106631A1 DE 102018106631 A1 DE102018106631 A1 DE 102018106631A1 DE 102018106631 A DE102018106631 A DE 102018106631A DE 102018106631 A1 DE102018106631 A1 DE 102018106631A1
Authority
DE
Germany
Prior art keywords
fin
cut
gate
oxide
isolation zone
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102018106631.7A
Other languages
English (en)
Inventor
Shih-Wen Huang
Chia-Hui Lin
Jaming CHANG
Jei Chen
Kai Cheng
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102018106631A1 publication Critical patent/DE102018106631A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02148—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing hafnium, e.g. HfSiOx or HfSiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02159—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing zirconium, e.g. ZrSiOx
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

Es werden Verfahren zum Schneiden von Finnen und dadurch gebildete Strukturen beschrieben. In einer Ausführungsform umfasst eine Struktur eine erste Finne auf einem Substrat, eine zweite Finne auf dem Substrat und eine Finnen-Schnittfüllungsstruktur, welche zwischen der ersten Finne und der zweiten Finne angeordnet ist. Die erste Finne und die zweite Finne sind in Längsrichtung ausgerichtet. Die Finnen-Schnittfüllungsstruktur umfasst eine isolierende Auskleidung und ein Füllmaterial auf der isolierenden Auskleidung. Die isolierende Auskleidung stößt an eine erste Seitenwand der ersten Finne und eine zweite Seitenwand der zweiten Finne. Die isolierende Auskleidung umfasst ein Material mit einer Bandlücke von mehr als 5 eV.

Description

  • PRIORITÄT UND QUERVERWEIS
  • Die vorliegende Anmeldung beansprucht den Vorteil und die Priorität der Vorläufigen US-Patentanmeldung Nr. 62/591,647 mit der Bezeichnung „Semiconductor Structure Cutting Process and Structures Formed Thereby“, eingereicht am 28. November 2017, welche durch Verweis in ihrer Gesamtheit hierin einbezogen wird.
  • HINTERGRUND
  • Da man in der Halbleitertechnik zu Prozessknoten der Nanometertechnologie übergegangen ist, um zu einer höheren Bauelementdichte, einer höheren Leistungsfähigkeit und niedrigeren Kosten zu gelangen, haben Herstellungs- und Design-Probleme zu der Entwicklung von dreidimensionalen Designs geführt, z.B. eines Finnen-Feldeffekttransistors (FinFET). FinFET-Bauelemente umfassen typischerweise Halbleiterfinnen mit höheren Seitenverhältnissen, in welchen auch Kanal- und Source/Drain-Zonen ausgebildet sind. Über und entlang den Seiten der Finnenstruktur ist ein Gate ausgebildet (z.B. umwickelnd), wobei der Vorteil der vergrößerten Oberfläche des Kanals genutzt wird, um schnellere, zuverlässigere und besser gesteuerte Halbleitertransistor-Bauelemente herzustellen. Mit der weiteren Verkleinerung entstehen jedoch neue Herausforderungen.
  • Figurenliste
  • Erscheinungsformen der vorliegenden Offenbarung sind am besten zu verstehen aus der folgenden detaillierten Beschreibung in Verbindung mit den begleitenden Figuren. Es sei angemerkt, dass gemäß der üblichen Praxis in der Technik verschiedene Elemente nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zur Verdeutlichung der Beschreibung beliebig vergrößert oder verkleinert sein.
    • 1, 2, 3A bis B, 4A bis D, 5A bis C, 6A bis C, 7A bis C, 8A bis C, 9A bis C, 10A bis C, 11A bis C, 12A bis C und 13A bis C sind verschiedene Ansichten entsprechender Zwischenstrukturen in Zwischenstufen in einem beispielhaften Verfahren zum Bilden eines Halbleiterbauelements, welches einen oder mehrere FinFETs umfasst, gemäß einigen Ausführungsformen.
    • 14 ist eine Querschnittsansicht einer beispielhaften Finnen-Schnittfüllungsstruktur gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden Offenbarung werden viele verschiedene Ausführungsformen oder Beispiele für die Realisierung verschiedener Merkmale der Erfindung vorgestellt. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und zweite Merkmal in direktem Kontakt gebildet werden, und kann auch Ausführungsformen umfassen, bei welchen zwischen dem ersten und zweiten Merkmal zusätzliche Merkmale gebildet werden, so dass das erste und zweite Merkmal nicht in direktem Kontakt stehen. Außerdem können in der vorliegenden Offenbarung in den verschiedenen Beispielen Bezugszahlen und/oder -buchstaben wiederholt werden. Diese Wiederholung dient der Vereinfachung und Verdeutlichung und bestimmt als solche keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Ferner können hierin zur Vereinfachung der Beschreibung Begriffe der räumlichen Beziehung wie „unterhalb“, „unter“, „untere“, „über“, „obere“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren veranschaulicht. Die Begriffe der räumlichen Beziehung sollen zusätzlich zu der Orientierung, die in den Figuren abgebildet sind, andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders orientiert sein (um 90 Grad gedreht sein oder andere Orientierungen aufweisen) und die hierin verwendeten Deskriptoren der räumlichen Beziehung können gleichermaßen entsprechend interpretiert werden.
  • Hierin werden Verfahren zum Schneiden eines aktiven Bereichs, z.B. einer Finne, in einem Halbleiterbauelement, z.B. einem Finnen-Feldeffekttransistor (FinFET), sowie durch die Verfahren gebildete Strukturen beschrieben. Im Allgemeinen wird ein Finnenschnittverfahren durchgeführt, wobei eine Mehrfach-Isolatorstruktur (z.B. Doppel-Isolatorstruktur) gebildet wird, wo die Finne geschnitten wird. Die Mehrfach-Isolatorstruktur umfasst eine isolierende Auskleidung, welche ein Material mit hoher Bandlücke umfasst oder ist, welches einen Leckstrom zwischen den Abschnitten der Finne, die geschnitten wurde, verringern kann.
  • Die hierin beschriebenen Ausführungsbeispiele werden in dem Kontext von FinFETs beschrieben. Realisierungen einiger Erscheinungsformen der vorliegenden Offenbarung können in anderen Verfahren und/oder in anderen Bauelementen genutzt werden. Es werden einige Variationen der beispielhaften Verfahren und Strukturen beschrieben. Der Fachmann erkennt schnell andere Modifikationen, die vorgenommen werden können und innerhalb des Umfangs anderer Ausführungsformen vorgesehen sind. Obwohl Verfahrensausführungsformen in einer bestimmten Reihenfolge beschrieben sein können, können verschiedene andere Verfahrensausführungsformen in einer beliebigen logischen Reihenfolge ausgeführt werden und können weniger oder mehr Schritte umfassen, als hierin beschrieben.
  • 1, 2, 3A bis B, 4A bis D und 5A bis C bis 13A bis C sind verschiedene Ansichten entsprechender Zwischenstrukturen während Zwischenstufen in einem beispielhaften Verfahren zum Bilden eines Halbleiterbauelements, welches einen oder mehrere FinFETs umfasst, gemäß einigen Ausführungsformen. 1 veranschaulicht in einer Querschnittsansicht ein Halbleitersubstrat 20. Das Halbleitersubstrat 20 kann ein massives Halbleitersubstrat, ein Halbleiter-auf-Isolator(Semiconductor-On-Insulator, SOI)-Substrat oder Ähnliches sein oder umfassen, welches (z.B. mit einem Dotierstoff des p-Typs oder n-Typs) dotiert oder undotiert sein kann. Im Allgemeinen weist ein SOI-Substrat eine Schicht eines Halbleitermaterials auf, welche auf einer Isolatorschicht ausgebildet ist. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxidschicht (Buried Oxide, BOX), eine Siliziumoxidschicht oder Ähnliches sein. Die Isolatorschicht wird auf einem Substrat bereitgestellt, typischerweise einem Silizium- oder Glassubstrat. Andere Substrate, z.B. ein mehrschichtiges Substrat oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Halbleitersubstrats Silizium (Si); Germanium (Ge); einen Verbindungshalbleiter, z.B. Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid oder Indiumantimonid; einen Legierungshalbleiter, z.B. SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP oder GaInAsP, oder eine Kombination davon umfassen.
  • 2 veranschaulicht in einer Querschnittsansicht die Bildung von Finnen 24 in dem Halbleitersubstrat 20. In einigen Beispielen wird beim Bilden der Finnen 24 eine Maske (z.B. eine Hartmaske) verwendet. Beispielsweise werden eine oder mehrere Maskenschichten über dem Halbleitersubstrat 20 abgeschieden und die eine oder die mehreren Maskenschichten werden dann zu der Maske strukturiert. In einigen Beispielen können die eine oder die mehreren Maskenschichten Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, Siliziumkohlenstoffnitrid, Ähnliches oder eine Kombination davon umfassen oder sein und können durch chemische Abscheidung aus der Gasphase (Chemical Vapor Deposition, CVD), physikalische Abscheidung aus der Gasphase (Physical Vapor Deposition, PVD), Atomschichtabscheidung (Atomic Layer Deposition, ALD) oder eine andere Abscheidungstechnik abgeschieden werden. Die eine oder die mehreren Maskenschichten können unter Anwendung von Photolithographie strukturiert werden. Beispielsweise kann auf der einen oder den mehreren Maskenschichten ein Photoresist gebildet werden, z.B. durch Schleuderbeschichtung, und strukturiert werden, indem der Photoresist unter Verwendung einer geeigneten Photomaske Licht ausgesetzt wird. Anschließend können bestrahlte oder unbestrahlte Abschnitte des Photoresists entfernt werden, in Abhängigkeit davon, ob ein positiver oder negativer Resist verwendet wird. Die Struktur des Photoresists kann dann auf die eine oder die mehreren Maskenschichten übertragen werden, z.B. durch ein geeignetes Ätzverfahren, durch welches die Maske gebildet wird. Das Ätzverfahren kann ein Reaktivionenätzen (Reactive Ion Etch, RIE), ein Neutralstrahlätzen (Neutral Beam Etch, NBE), ein Ätzen mit induktiv gekoppeltem Plasma (Inductive Coupled Plasma, ICP), Ähnliches oder eine Kombination davon umfassen. Das Ätzen kann anisotrop sein. Anschließend wird der Photoresist beispielsweise in einem Veraschungs- oder Nassabzugsverfahren entfernt.
  • Unter Verwendung der Maske kann das Halbleitersubstrat 20 so geätzt werden, dass zwischen benachbarten Paaren von Finnen 24 Gräben gebildet werden und dass die Finnen 24 von dem Halbleitersubstrat 20 vorstehen. Das Ätzverfahren kann ein RIE, NBE, ICP-Ätzen, Ähnliches oder eine Kombination davon umfassen. Das Ätzen kann anisotrop sein.
  • 3A und 3B veranschaulichen in einer Querschnittsansicht bzw. einer Draufsicht die Bildung von Isolationszonen 26, jede in einem entsprechenden Graben. Die Isolationszonen 26 können ein isolierendes Material, z.B. ein Oxid (z.B. Siliziumoxid), ein Nitrid, Ähnliches oder eine Kombination davon umfassen oder sein und das isolierende Material kann durch eine CVD mit hochdichtem Plasma (HDP-CVD), eine Flowable-CVD (FCVD) (z.B. eine Materialabscheidung auf CVD-Basis in einem entfernten Plasmasystem und nachgeschaltetes Härten, damit es sich in ein anderes Material umwandelt, z.B. ein Oxid), Ähnliches oder eine Kombination davon gebildet werden. Es können andere isolierende Materialien verwendet werden, welche durch ein beliebiges akzeptables Verfahren gebildet werden. In der dargestellten Ausführungsform umfassen die Isolationszonen 26 Siliziumoxid, welches durch ein FCVD-Verfahren gebildet wird. Durch ein Planarisierungsverfahren, z.B. ein chemisch-mechanisches Polieren (CMP), können etwaiges überschüssiges isolierendes Material und etwaige zurückbleibende Maske (welche z.B. verwendet wird, um die Gräben zu ätzen und die Finnen 24 zu bilden) entfernt werden, um obere Flächen des isolierenden Materials und obere Flächen der Finnen 24 so zu bilden, dass sie coplanar sind. Anschließend kann das isolierende Material ausgespart werden, um die Isolationszonen 26 zu bilden. Das isolierende Material wird so ausgespart, dass die Finnen 24 von zwischen benachbarten Isolationszonen 26 vorstehen, welche dadurch zumindest teilweise die Finnen 24 als aktive Bereiche auf dem Halbleitersubstrat 20 abgrenzen können. Das isolierende Material kann durch ein akzeptables Ätzverfahren ausgespart werden, z.B. durch eines, welches für das Material des isolierenden Materials selektiv ist. Beispielsweise kann eine chemische Oxidentfernung unter Verwendung eines CERTAS®-Ätzmittels oder eines SICONI-Werkzeugs von Applied Materials oder von verdünnter Fluorwasserstoffsäure (dHF) angewendet werden. Ferner können die oberen Flächen der Isolationszonen 26 eine flache Oberfläche, wie dargestellt, eine konvexe Oberfläche, eine konkave Oberfläche (z.B. Muldenbildung) oder eine Kombination davon aufweisen, was aus einem Ätzverfahren resultieren kann. Wie in der Draufsicht der 3B dargestellt, erstrecken sich die Finnen 24 in Längsrichtung über das Halbleitersubstrat 20.
  • Der Fachmann versteht schnell, dass die in Bezug auf 1 bis 3A bis B beschriebenen Verfahren lediglich Beispiele dafür sind, wie die Finnen 24 gebildet werden können. In anderen Ausführungsformen kann eine Dielektrikumsschicht über einer oberen Fläche des Halbleitersubstrats 20 gebildet werden; es können Gräben durch die Dielektrikumsschicht geätzt werden; in den Gräben kann man homoepitaxiale Strukturen epitaxial anwachsen lassen und die Dielektrikumsschicht kann ausgespart werden, so dass die homoepitaxialen Strukturen so aus der Dielektrikumsschicht vorstehen, dass sie Finnen bilden. In wiederum anderen Ausführungsformen können für die Finnen heteroepitaxiale Strukturen verwendet werden. Beispielsweise können die Finnen 24 ausgespart werden (z.B. nach dem Planarisieren des isolierenden Materials der Isolationszonen 26 und vor dem Aussparen des isolierenden Materials) und an ihrer Stelle kann man ein Material epitaxial anwachsen lassen, welches sich von dem der Finnen unterscheidet. In noch einer weiteren Ausführungsform kann eine Dielektrikumsschicht über einer oberen Fläche des Halbleitersubstrats 20 gebildet werden; es können Gräben durch die Dielektrikumsschicht geätzt werden; in den Gräben kann man heteroepitaxiale Strukturen epitaxial anwachsen lassen, wobei ein Material verwendet wird, welches sich von dem des Halbleitersubstrats 20 unterscheidet; und die Dielektrikumsschicht kann ausgespart werden, so dass die heteroepitaxialen Strukturen so aus der Dielektrikumsschicht vorstehen, dass sie Finnen bilden. In einigen Ausführungsformen, wobei man homoepitaxiale oder heteroepitaxiale Strukturen epitaxial anwachsen lässt, können die angewachsenen Strukturen während des Anwachsens in situ dotiert werden, wodurch eine vorgeschaltete Implantation der Finnen vermieden werden kann, obgleich eine In-situ-Dotierung und eine Implantationsdotierung auch zusammen angewendet werden können. Des Weiteren kann es vorteilhaft sein, für ein Bauelement des n-Typs ein Material epitaxial anwachsen zu lassen, welches sich von dem Material für ein Bauelement des p-Typs unterscheidet.
  • 4A, 4B, 4C und 4D veranschaulichen die Bildung von Dummy-Gate-Stapeln auf den Finnen 24. 4A und 4B zeigen Querschnittsansichten; 4C zeigt eine Draufsicht und 4D zeigt eine dreidimensionale Ansicht. 4C und 4D zeigen Querschnitte A-A und B-B. 1, 2, 3A, 4A und die folgenden Figuren, die mit der Bezeichnung „A“ enden, zeigen Querschnittsansichten zu verschiedenen Zeitpunkten der Verarbeitung, welche dem Querschnitt A-A entsprechen, und 4B und die folgenden Figuren, die mit der Bezeichnung „B“ enden, zeigen Querschnittsansichten zu verschiedenen Zeitpunkten der Verarbeitung, welche dem Querschnitt B-B entsprechen. In einigen Figuren können einige Bezugszahlen von Komponenten oder Elementen, die darin dargestellt sind, weggelassen sein, um zu vermeiden, dass andere Komponenten oder Elemente schwer zu erkennen sind; dies dient der Vereinfachung der Darstellung der Figuren.
  • Die Dummy-Gate-Stapel sind über den Finnen 24 angeordnet und erstrecken sich lateral senkrecht zu diesen. Jeder Dummy-Gate-Stapel umfasst ein oder mehrere Grenzflächendielektrika 28, ein Dummy-Gate 30 und eine Maske 32 auf. Das eine oder die mehreren Grenzflächendielektrika 28, die Dummy-Gates 30 und die Maske 32 für die Dummy-Gate-Stapel können gebildet werden, indem nacheinander entsprechende Schichten gebildet werden und diese Schichten anschließend zu den Dummy-Gate-Stapeln strukturiert werden. Beispielsweise kann eine Schicht für das eine oder die mehreren Grenzflächendielektrika 28 Siliziumoxid, Siliziumnitrid, Ähnliches oder Multischichten davon umfassen oder sein und man kann sie thermisch und/oder chemisch auf den Finnen 24 anwachsen lassen, wie dargestellt, oder formangepasst abscheiden, z.B. durch plasmaunterstützte CVD (PECVD), ALD oder eine andere Abscheidungstechnik. Eine Schicht für die Dummy-Gates 30 kann Silizium (z.B. Polysilizium) oder ein anders Material umfassen oder sein, welches durch CVD, PVD oder eine andere Abscheidungstechnik abgeschieden wird. Eine Schicht für die Maske 32 kann Siliziumnitrid, Siliziumoxynitrid, Siliziumkohlenstoffnitrid, Ähnliches oder eine Kombination davon umfassen oder sein, welches durch CVD, PVD, ALD oder eine andere Abscheidungstechnik abgeschieden wird. Die Schichten für die Maske 32, die Dummy-Gates 30 und das eine oder die mehreren Grenzflächendielektrika 28 können dann strukturiert werden, beispielsweise durch Photolithographie und ein oder mehrere Ätzverfahren, wie oben beschrieben, um für jeden Dummy-Gate-Stapel die Maske 32, das Dummy-Gate 30 und das eine oder die mehreren Grenzflächendielektrika 28 zu bilden.
  • In dem dargestellten Beispiel wird ein Dummy-Gate-Stapel für ein Ersatz-Gate-Verfahren verwendet. In anderen Beispielen kann ein Gate-zuerst-Verfahren angewendet werden, wobei Gate-Stapel verwendet werden, welche zum Beispiel ein Gate-Dielektrikum an der Stelle des einen oder der mehreren Grenzflächendielektrika 28 und eine Gate-Elektrode an der Stelle des Dummy-Gates 30 umfassen. Bei einigen Gate-zuerst-Verfahren können die Gate-Stapel durch ähnliche Verfahren und unter Verwendung ähnlicher Materialien gebildet werden, wie in Bezug auf die Dummy-Gate-Stapel beschrieben; in anderen Beispielen können jedoch andere Verfahren angewendet oder andere Materialien verwendet werden. Beispielsweise kann ein Gate-Dielektrikum ein High-k-Dielektrikumsmaterial umfassen oder sein, welches z.B. einen höheren k-Wert als etwa 7,0 aufweist, welches ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb, Multischichten davon oder eine Kombination davon umfassen kann. Ein Gate-Dielektrikum kann auch durch Molekularstrahlabscheidung (Molecular Beam Deposition, MBD), ALD, PECVD oder eine andere Abscheidungstechnik abgeschieden werden. Eine Gate-Elektrode kann auch ein metallhaltiges Material wie TiN, TaN, TaC, Co, Ru, Al, Multischichten davon oder eine Kombination davon umfassen oder sein und kann auch durch CVD, PVD oder eine andere Abscheidungstechnik abgeschieden werden.
  • Der Querschnitt A-A verläuft entlang einem Dummy-Gate-Stapel, durch welchen in anschließenden Figuren und der anschließenden Beschreibung ein Gate-Schnitt und ein Finnenschnitt vorgenommen werden. Der Querschnitt B-B verläuft entlang einer Finne 24 (z.B. entlang einer Kanalrichtung in der Finne 24), durch welchen in anschließenden Figuren und der anschließenden Beschreibung ein Finnenschnitt vorgenommen wird. Die Querschnitte A-A und B-B verlaufen senkrecht zueinander.
  • 5A, 5B und 5C veranschaulichen die Bildung von Gate-Abstandhaltern 34. Die Gate-Abstandhalter 34 werden entlang Seitenwänden der Dummy-Gate-Stapel (z.B. Seitenwänden des einen oder der mehreren Grenzflächendielektrika 28, des Dummy-Gate 30 und der Maske 32) und über den Finnen 24 gebildet. Residuale Gate-Abstandhalter 34 können auch entlang Seitenwänden der Finnen 24 gebildet werden. Die Gate-Abstandhalter 34 können beispielsweise durch formangepasstes Abscheiden einer oder mehrerer Schichten für die Gate-Abstandhalter 34 und anisotropes Ätzen der einen oder der mehreren Schichten gebildet werden. Die eine oder die mehreren Schichten für die Gate-Abstandhalter 34 können Siliziumkohlenstoffoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumkohlenstoffnitrid, Ähnliches, Multischichten davon oder eine Kombination davon umfassen oder sein und können durch CVD, ALD oder eine andere Abscheidungstechnik abgeschieden werden. Das Ätzverfahren kann ein RIE, ein NBE oder ein anderes Ätzverfahren umfassen.
  • In den Finnen 24 werden Source/Drain-Zonen 35 gebildet. In einigen Beispielen werden die Source/Drain-Zonen 35 durch Implantieren von Dotierstoffen in die Finnen 24 unter Verwendung der Dummy-Gate-Stapel und der Gate-Abstandhalter 34 als Masken gebildet. So können die Source/Drain-Zonen 35 durch Implantation auf gegenüberliegenden Seiten jedes Dummy-Gate-Stapels gebildet werden. In anderen Beispielen können die Finnen 24 unter Verwendung der Dummy-Gate-Stapel und der Gate-Abstandhalter 34 als Masken ausgespart werden und die epitaxialen Source/Drain-Zonen 35 kann man in den Aussparungen epitaxial anwachsen lassen. Die epitaxialen Source/Drain-Zonen 35 können in Bezug auf die Finne 24 höher hervorstehen, wie durch die gestrichelten Linien in 5B veranschaulicht. Die epitaxialen Source/Drain-Zonen 35 können durch In-situ-Dotierung während des epitaxialen Anwachsens und/oder durch Implantation nach dem epitaxialen Anwachsen dotiert werden. So können die Source/Drain-Zonen 35 durch epitaxiales Anwachsen, möglicherweise mit Implantation, auf gegenüberliegenden Seiten jedes Dummy-Gate-Stapels gebildet werden. Beispielhafte Dotierstoffe für die Source/Drain-Zonen 35 können Bor für ein Bauelement des p-Typs und Phosphor oder Arsen für ein Bauelement des n-Typs umfassen oder sein, es können jedoch auch andere Dotierstoffe verwendet werden. Die Source/Drain-Zonen 35 können eine Dotierstoffkonzentration in einem Bereich von etwa 1019 cm-3 bis etwa 1021 cm-3 aufweisen. Die Source/Drain-Zonen 35 werden in den anschließenden Figuren nicht eigens veranschaulicht, um zu vermeiden, dass andere Elemente und Komponenten, die in diesen Figuren abgebildet sind, schwerer zu erkennen sind; der Fachmann erkennt jedoch schnell, dass die Source/Drain-Zonen 35 in den Strukturen, die in diesen Figuren abgebildet sind, vorhanden sind.
  • 6A, 6B und 6C veranschaulichen die Bildung einer oder mehrerer Dielektrikumsschichten 36. Die eine oder die mehreren Dielektrikumsschichten 36 können beispielsweise eine Ätzstoppschicht (Etch Stop Layer, ESL) und ein Zwischenschichtdielektrikum (Interlayer Dielectric, ILD) umfassen. Im Allgemeinen kann eine Ätzstoppschicht einen Mechanismus zum Stoppen eines Ätzverfahrens liefern, wenn z.B. Kontakte oder Durchkontaktierungen gebildet werden. Eine Ätzstoppschicht kann aus einem Dielektrikumsmaterial gebildet werden, welches eine andere Ätzselektivität aufweist als benachbarte Schichten, z.B. das Zwischenschichtdielektrikum. Die Ätzstoppschicht kann formangepasst über den Finnen 24, den Dummy-Gate-Stapeln, den Gate-Abstandhaltern 34 und den Isolationszonen 26 abgeschieden werden. Die Ätzstoppschicht kann Siliziumnitrid, Siliziumkohlenstoffnitrid, Siliziumkohlenstoffoxid, Kohlenstoffnitrid, Ähnliches oder eine Kombination davon umfassen oder sein und kann durch CVD, PECVD, ALD oder eine andere Abscheidungstechnik abgeschieden werden. Das Zwischenschichtdielektrikum kann Siliziumdioxid, ein Low-k-Dielektrikumsmaterial (z.B. ein Material mit einer niedrigeren Dielektrizitätskonstante als Siliziumdioxid), z.B. Siliziumoxynitrid, Phosphorsilikatglas (PSG), Borsilikatglas (BSG), Borphosphorsilikatglas (BPSG), undotiertes Silikatglas (USG), fluoriertes Silikatglas (FSG), Organosilikatglas (OSG), SiOxCy, Spin-On-Glas, Spin-On-Polymere, Siliziumkohlenstoffmaterial, eine Verbindung davon, einen Verbundstoff davon, Ähnliches oder eine Kombination davon umfassen. Das Zwischenschichtdielektrikum kann durch Aufschleudern, CVD, FCVD, PECVD, PVD oder eine andere Abscheidungstechnik abgeschieden werden.
  • Die eine oder die mehreren Dielektrikumsschichten 36 werden so gebildet, dass ihre obere(n) Fläche(n) mit oberen Flächen der Dummy-Gates 30 coplanar sind. Es kann ein Planarisierungsverfahren, z.B. CMP, durchgeführt werden, um die obere Fläche der einen oder mehreren Dielektrikumsschichten 36 mit den oberen Flächen der Dummy-Gates 30 auf eine Ebene zu bringen. Durch das CMP kann auch die Maske 32 (und in einigen Fällen obere Abschnitte der Gate-Abstandhalter 34) auf den Dummy-Gates 30 entfernt werden. Entsprechend liegen obere Flächen der Dummy-Gates 30 durch die eine oder die mehreren Dielektrikumsschichten 36 frei.
  • 7A, 7B und 7C veranschaulichen die Bildung von Schnittöffnungen 42 zum Schneiden von Dummy-Gate-Stapeln. In dem dargestellten Beispiel wird eine Maske 40 (z.B. eine Hartmaske) verwendet, um die Schnittöffnungen 42 zu bilden. Beispielsweise werden eine oder mehrere Maskenschichten über den Dummy-Gate-Stapeln, den Gate-Abstandhaltern 34 und der einen oder den mehreren Dielektrikumsschichten 36 abgeschieden und die eine oder die mehreren Maskenschichten werden dann strukturiert, um die Maske 40 mit Maskenöffnungen zu bilden, welche den Schnittöffnungen 42 entsprechen. In einigen Beispielen können die eine oder die mehreren Maskenschichten Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, Siliziumkohlenstoffnitrid, Ähnliches oder eine Kombination davon umfassen oder sein und können durch CVD, PVD, ALD oder eine andere Abscheidungstechnik abgeschieden werden. Die eine oder die mehreren Maskenschichten können durch Photolithographie- und Ätzverfahren strukturiert werden, wie bereits beschrieben. Die Maske 40 kann Maskenöffnungen (welche jeweils einer Schnittöffnung 42 entsprechen) aufweisen, die sich in eine Richtung lateral senkrecht zu den zu schneidenden Dummy-Gate-Stapeln erstrecken und diese schneiden.
  • Unter Verwendung der Maske 40 können die Dummy-Gate-Stapel, die Gate-Abstandhalter 34 und die eine oder die mehreren Dielektrikumsschichten 36 so geätzt werden, dass die Schnittöffnungen 42 so gebildet werden, dass sie die Dummy-Gate-Stapel schneiden. Die Schnittöffnungen 42 können sich bis zu einer Tiefe zu den und/oder in die entsprechenden Isolationszonen 26 erstrecken, z.B. durch die Dummy-Gates 30 und in Abhängigkeit von der Verwirklichung das eine oder die mehreren Grenzflächendielektrika 28. Das Ätzverfahren kann ein RIE, ein NBE, ein ICP-Ätzen, Ähnliches oder eine Kombination davon umfassen. Das Ätzen kann anisotrop sein.
  • 8A, 8B und 8C veranschaulichen die Bildung von Gate-Schnittfüllungsstrukturen 44 in den Schnittöffnungen 42. Ein isolierendes Material für die Gate-Schnittfüllungsstrukturen 44 wird in den Schnittöffnungen 42 abgeschieden, welche die Dummy-Gate-Stapel schneiden. Beispielsweise können sich die Gate-Schnittfüllungsstrukturen 44, wenn sich die Schnittöffnungen 42 bis zu einer Tiefe zu und/oder in die entsprechenden Isolationszonen 26 erstrecken, wie oben beschrieben, zu den und/oder in die entsprechenden Isolationszonen 26 erstrecken (z.B. kann eine untere Fläche der Gate-Schnittfüllungsstruktur 44 in einer Tiefe unterhalb einer oberen Fläche der entsprechenden Isolationszone 26 liegen). In einigen Beispielen kann es sich bei jeder der Gate-Schnittfüllungsstrukturen 44 um ein einzelnes isolierendes Material handeln und in anderen Beispielen können die Gate-Schnittfüllungsstrukturen 44 mehrere verschiedene isolierende Materialien umfassen, z.B. in einer mehrschichtigen Konfiguration. In einigen Beispielen kann das isolierende Material Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, Siliziumkohlenstoffnitrid, Ähnliches oder eine Kombination davon umfassen oder sein und kann durch CVD, PVD, ALD oder eine andere Abscheidungstechnik abgeschieden werden. Teile des isolierenden Materials für die Gate-Schnittfüllungsstrukturen 44 und die Maske 40 oberhalb der oberen Fläche der einen oder der mehreren Dielektrikumsschichten 36 werden entfernt. Beispielsweise können durch ein Planarisierungsverfahren wie CMP die Teile des isolierenden Materials für die Gate-Schnittfüllungsstrukturen 44 und die Maske 40 oberhalb der oberen Fläche der einen oder der mehreren Dielektrikumsschichten 36 entfernt werden und obere Flächen der Gate-Schnittfüllungsstrukturen 44 können coplanar mit der oberen Fläche der einen oder der mehreren Dielektrikumsschichten 36 gebildet werden. Die Gate-Schnittfüllungsstrukturen 44 isolieren deswegen Abschnitte der Dummy-Gate-Stapel, die auseinandergeschnitten wurden, elektrisch.
  • 9A, 9B und 9C veranschaulichen die Bildung von Schnittöffnungen 52 zum Schneiden von Finnen 24. In dem dargestellten Beispiel wird eine Maske 50 (z.B. eine Hartmaske) verwendet, um die Schnittöffnungen 52 zu bilden. Beispielsweise werden eine oder mehrere Maskenschichten über den Dummy-Gate-Stapeln, den Gate-Abstandhaltern 34, der einen oder den mehreren Dielektrikumsschichten 36 und den Gate-Schnittfüllungsstrukturen 44 abgeschieden und die eine oder die mehreren Maskenschichten werden dann strukturiert, um die Maske 50 mit Maskenöffnungen zu bilden, welche den Schnittöffnungen 52 entsprechen. In einigen Beispielen können die eine oder die mehreren Maskenschichten Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, Siliziumkohlenstoffnitrid, Ähnliches oder eine Kombination davon umfassen oder sein und können durch CVD, PVD, ALD oder eine andere Abscheidungstechnik abgeschieden werden. Die eine oder die mehreren Maskenschichten können durch Photolithographie- und Ätzverfahren strukturiert werden, wie bereits beschrieben. Die Maske 50 kann Maskenöffnungen (welche jeweils einer Schnittöffnung 52 entsprechen) aufweisen, die sich in eine Richtung lateral senkrecht zu den zu schneidenden Dummy-Gate-Stapeln erstrecken und diese schneiden.
  • Unter Verwendung der Maske 50 werden die Dummy-Gate-Stapel, die Gate-Schnittfüllungsstrukturen 44 und die durch die Schnittöffnungen 52 in der Maske 50 freigelegten Finnen 24 so geätzt werden, dass die Schnittöffnungen 42 so gebildet werden, dass sie die frei liegenden Finnen 24 schneiden. Die Schnittöffnungen 52 können sich bis zu einer Tiefe unterhalb oberer Flächen der Isolationszonen 26 erstrecken. Beispielsweise können durch das Ätzen die Schnittöffnungen 52 so gebildet werden, dass sie sich in die Isolationszonen 26 erstrecken, wo die Finnen 24 geschnitten wurden. Die Finnenschnittzonen 54, wo die Finnen 24 geschnitten wurden, verbleiben auf dem Halbleitersubstrat 20. Die Finnenschnittzonen 54 befinden sich zwischen benachbarten Isolationszonen 26 und weisen obere Flächen unterhalb der oberen Flächen der benachbarten Isolationszonen 26 auf. Das Ätzverfahren kann ein RIE, ein NBE, ein ICP-Ätzen, Ähnliches oder eine Kombination davon umfassen. Das Ätzen kann anisotrop sein. Die Maske 50 kann entfernt werden, nachdem die Schnittöffnungen 52, welche die Finnen 24 schneiden, gebildet worden sind.
  • 10A, 10B und 10C veranschaulichen die formangepasste Bildung einer isolierenden Auskleidung 56 in den Schnittöffnungen 52, wo die Finnen 24 geschnitten wurden, und eines Füllmaterials 58 auf der isolierenden Auskleidung 56. Die isolierende Auskleidung 56 kann ein Material mit hoher Bandlücke umfassen oder sein, z.B. ein Material mit einer Bandlücke, die größer oder gleich etwa 5 eV ist, was auch größer oder gleich etwa dem Doppelten der Bandlücke von Siliziumnitrid sein kann. Beispielhafte Materialien hoher Bandlücke umfassen Siliziumoxid (SiOx), Aluminiumoxid (Al2O3), Titanoxid (TiOx), Tantaloxid (TaOx), Aluminiumfluorid (AlF), Aluminiumoxyfluorid (AlOFx), Zirkoniumsilikat (ZrSiOx), Hafniumsilikat (HfSiOx), Hafniumoxid (Hf02), Zirkoniumoxid (ZrO2) oder eine Kombination davon.
  • In einigen Beispielen wird ein ALD-Verfahren angewendet, um die isolierende Auskleidung 56 zu bilden. Bei einem solchen ALD-Verfahren können ein oder mehrere Vorstufen verwendet werden, wie z.B. SiH2[N(C2H5)2]2, Silan (SiH4), Sauerstoff (O2), Trimethylaluminium (Al2(CH3)6), Wasserdampf (H2O), Ozon (O3), Fluor (F2) und Stickstofftrifluorid (NF3), um die oben aufgelisteten beispielhaften Materialien mit hoher Bandlücke oder andere Materialien abzuscheiden, und es können eine Hochfrequenzleistung (HF-Leistung) in einem Bereich von etwa 100 W bis etwa 1.000 W, ein Druck in einem Bereich von etwa 2 Torr bis etwa 9 Torr und eine Temperatur in einem Bereich von etwa 45 °C bis etwa 700 °C angewendet werden. Die ALD-Technik kann zu einer einheitlichen isolierenden Auskleidung 56 mit guter Stufenabdeckung führen.
  • Das Füllmaterial 58 kann ein isolierendes Material sein. In einigen Beispielen kann das Füllmaterial 58 ein einzelnes isolierendes Material sein und in anderen Beispielen kann das Füllmaterial 58 mehrere verschiedene isolierende Materialien umfassen, z.B. in einer mehrschichtigen Konfiguration. Das Füllmaterial 58 kann Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, Siliziumkohlenstoffnitrid, Ähnliches oder eine Kombination davon umfassen und kann durch ALD, thermische Abscheidung, CVD oder eine andere Abscheidungstechnik abgeschieden werden. In einem Beispiel handelt es sich bei dem Füllmaterial 58 um Siliziumnitrid, abgeschieden durch ALD oder CVD.
  • 11A, 11B und 11C veranschaulichen die Entfernung überschüssiger Teile des Füllmaterials 58 und der isolierenden Auskleidung 56 oberhalb der oberen Fläche der einen oder der mehreren Dielektrikumsschichten 36, der Gate-Abstandhalter 34, der Gate-Schnittfüllungsstrukturen 44 und der Dummy-Gate-Stapel, um Finnen-Schnittfüllstrukturen zu bilden. Beispielsweise können durch ein Planarisierungsverfahren wie CMP die Teile des Füllmaterials 58 und der isolierenden Auskleidung 56 oberhalb der oberen Fläche der einen oder der mehreren Dielektrikumsschichten 36 usw. entfernt werden und obere Flächen der Finnen-Schnittfüllungsstrukturen können coplanar mit der oberen Fläche der einen oder der mehreren Dielektrikumsschichten 36 usw. gebildet werden. Durch das Planarisierungsverfahren können ferner die Dummy-Gates 30 zum anschließenden Ersetzen der Dummy-Gate-Stapel freigelegt werden. Jede Finnen-Schnittfüllungsstruktur umfasst das Füllmaterial 58 und die isolierende Auskleidung 56. Durch das Schneiden der Finnen 24 werden Finnen-Schnittfüllungsstrukturen gebildet, welche sich lateral senkrecht zu den Finnen 24 erstrecken, die geschnitten werden, und diese durchtrennen. Abschnitte einer Finne 24, die vor dem Schneiden der Finne 24 zusammenhingen, können wegen der Finnen-Schnittfüllungsstruktur zu voneinander elektrisch isolierten Abschnitten gemacht werden.
  • 12A, 12B und 12C veranschaulichen die Ersetzung der Dummy-Gate-Stapel durch Ersatz-Gate-Strukturen. Bei anderen Beispielen, bei denen ein Gate-zuerst-Verfahren realisiert wird, kann die Verarbeitung der 12A, 12B und 12C weggelassen werden. Die Dummy-Gates 30 und das eine oder die mehreren Grenzflächendielektrika 28 werden entfernt, z.B. durch ein oder mehrere Ätzverfahren. Die Dummy-Gates 30 können durch ein Ätzverfahren entfernt werden, welches selektiv für die Dummy-Gates 30 ist, wobei das eine oder die mehreren Grenzflächendielektrika 28 als Ätzstoppschichten fungieren, und anschließend können das eine oder die mehreren Grenzflächendielektrika 28 durch ein anderes Ätzverfahren entfernt werden, welches für das eine oder die mehreren Grenzflächendielektrika 28 selektiv ist. Bei den Ätzverfahren kann es sich beispielsweise um ein RIE, ein NBE, ein Nassätzen oder ein anderes Ätzverfahren handeln. Wo die Dummy-Gate-Stapel entfernt werden, werden Aussparungen zwischen den Gate-Abstandhaltern 34 gebildet und durch die Aussparungen werden Kanalzonen der Finnen 24 freigelegt.
  • Die Ersatz-Gate-Strukturen werden in den Aussparungen gebildet, die sich bilden, wo die Dummy-Gate-Stapel entfernt wurden. Die Ersatz-Gate-Strukturen umfassen jeweils eine oder mehrere formangepasste Schichten 60 und eine Gate-Elektrode 62. Die eine oder die mehreren formangepassten Schichten 60 umfassen eine Gate-Dielektrikumsschicht und können eine oder mehrere Austrittsarbeits-Einstellungsschichten umfassen. Die Gate-Dielektrikumsschicht kann formangepasst in den Aussparungen, wo die Dummy-Gate-Stapel entfernt wurden (z.B. auf oberen Flächen der Isolationszonen 26, Seitenwänden und oberen Flächen der Finnen 24 entlang den Kanalzonen und Seitenwänden der Gate-Abstandhalter 34 und Gate-Schnittfüllungsstrukturen 44), und auf den oberen Flächen der einen oder der mehreren Dielektrikumsschichten 36, der Gate-Abstandhalter 34 und der Gate-Schnittfüllungsstrukturen 44 abgeschieden werden. Die Gate-Dielektrikumsschicht kann Siliziumoxid, Siliziumnitrid, ein High-k-Dielektrikumsmaterial, Multischichten davon oder ein anderes Dielektrikumsmaterial sein oder umfassen. Ein High-k-Dielektrikumsmaterial kann einen höheren k-Wert als etwa 7,0 aufweisen und kann ein Metalloxid oder ein Metallsilikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb, oder eine Kombination davon umfassen. Das Gate-Dielektrikum kann durch ALD, PECVD, MBD oder eine andere Abscheidungstechnik abgeschieden werden.
  • Anschließend kann, falls verwendet, eine Austrittsarbeits-Einstellungsschicht formangepasst auf der Gate-Dielektrikumsschicht abgeschieden werden. Die Austrittsarbeits-Einstellungsschicht kann Tantal, Tantalnitrid, Titan, Titannitrid, Ähnliches oder eine Kombination davon umfassen oder sein und kann durch ALD, PECVD, MBD oder eine andere Abscheidungstechnik abgeschieden werden. Nacheinander können beliebige weitere Austrittsarbeits-Einstellungsschichten abgeschieden werden, ähnlich wie die erste Austrittsarbeits-Einstellungsschicht.
  • Über der einen oder den mehreren formangepassten Schichten 60 wird eine Schicht für die Gate-Elektroden 62 gebildet. Die Schicht für die Gate-Elektroden 62 kann zurückbleibende Aussparungen füllen, wo die Dummy-Gate-Stapel entfernt wurden. Die Schicht für die Gate-Elektroden 62 kann ein metallhaltiges Material wie Co, Ru, Al, W, Cu, Multischichten davon oder eine Kombination davon umfassen oder sein. Die Schicht für die Gate-Elektroden 62 kann durch ALD, PECVD, MBD, PVD oder eine andere Abscheidungstechnik abgeschieden werden.
  • Abschnitte der Schicht für die Gate-Elektroden 62 und der einen oder der mehreren formangepassten Schichten 60 oberhalb der oberen Flächen der einen oder der mehreren Dielektrikumsschichten 36, der Gate-Abstandhalter 34 und der Gate-Schnittfüllungsstrukturen 44 werden entfernt. Beispielsweise können durch ein Planarisierungsverfahren wie CMP die Teile der Schicht für die Gate-Elektroden 62 und der der einen oder der mehreren formangepassten Schichten 60 oberhalb der oberen Fläche der einen oder der mehreren Dielektrikumsschichten 36, der Gate-Abstandhalter 34 und der Gate-Schnittfüllungsstrukturen 44 entfernt werden. So können die Ersatz-Gate-Strukturen, welche die Gate-Elektroden 62 und eine oder mehrere formangepasste Schichten 60 umfassen, gebildet werden, wie in 12A bis C veranschaulicht.
  • 13A, 13B und 13C veranschaulichen die Bildung einer oder mehrerer Dielektrikumsschichten 70 und leitfähiger Elemente 72 in der einen oder den mehreren Dielektrikumsschichten 36 und/oder 70 zu Source/Drain-Zonen 35 der Finnen 24 und zu Gate-Elektroden 62. Die eine oder die mehreren Dielektrikumsschichten 70 können beispielsweise eine Ätzstoppschicht (ESL) und ein Zwischenschichtdielektrikum (ILD) oder Zwischenmetalldielektrikum (IMD) umfassen. Die Ätzstoppschicht kann über der einen oder den mehreren Dielektrikumsschichten 36, den Gate-Schnittfüllungsstrukturen 44, den Finnen-Schnittfüllungsstrukturen, den Gate-Abstandhaltern 34, den Gate-Elektroden 62 und der einen oder den mehreren formangepassten Schichten 60 abgeschieden werden. Die Ätzstoppschicht kann Siliziumnitrid, Siliziumkohlenstoffnitrid, Siliziumkohlenstoffoxid, Kohlenstoffnitrid, Ähnliches oder eine Kombination davon umfassen oder sein und kann durch CVD, PECVD, ALD oder eine andere Abscheidungstechnik abgeschieden werden. Das Zwischenschichtdielektrikum oder Zwischenmetalldielektrikum kann Siliziumdioxid, ein Low-k-Dielektrikumsmaterial, z.B. Siliziumoxynitrid, PSG, BSG, BPSG, USG, FSG, OSG, SiOxCy, Spin-On-Glas, Spin-On-Polymere, Siliziumkohlenstoffmaterial, eine Verbindung davon, einen Verbundstoff davon, Ähnliches oder eine Kombination davon umfassen. Das Zwischenschichtdielektrikum oder Zwischenmetalldielektrikum kann durch Aufschleudern, CVD, FCVD, PECVD, PVD oder eine andere Abscheidungstechnik abgeschieden werden.
  • In den und/oder durch die Dielektrikumsschichten 70 und 36 können Aussparungen und/oder Öffnungen zu den Source/Drain-Zonen 35 und Gate-Elektroden 62 gebildet werden, um zumindest Abschnitte der Source/Drain-Zonen 35 bzw. der Gate-Elektroden 62 freizulegen. Die Dielektrikumsschichten 70 und 36 können mit den Aussparungen und/oder Öffnungen strukturiert werden, beispielsweise durch Photolithographie und ein oder mehrere Ätzverfahren. Anschließend können in den Aussparungen und/oder Öffnungen die leitfähigen Elemente 72 gebildet werden. Die leitfähigen Elemente 72 können beispielsweise eine Haft- und/oder Barriereschicht und leitfähiges Material auf der Haft- und/oder Barriereschicht umfassen. In einigen Beispielen können die leitfähigen Elemente 72 Silizid-Zonen umfassen.
  • Die Haft- und/oder Barriereschicht kann formangepasst in den Aussparungen und/oder Öffnungen und über der einen oder den mehreren Dielektrikumsschichten 70 abgeschieden werden. Die Haft- und/oder Barriereschicht kann Titan, Titannitrid, Titanoxid, Tantal, Tantalnitrid, Tantaloxid, Ähnliches oder eine Kombination davon umfassen und kann durch ALD, CVD oder eine andere Abscheidungstechnik abgeschieden werden. Silizid-Zonen können auf oberen Abschnitten der Source/Drain-Zonen 35 gebildet werden, indem obere Abschnitte der Source/Drain-Zonen 35 mit der Haft- und/oder Barriereschicht zur Reaktion gebracht werden. Es kann ein Temperverfahren durchgeführt werden, um die Reaktion der Source/Drain-Zonen 35 mit der Haft- und/oder Barriereschicht zu ermöglichen.
  • Das leitfähige Material kann auf der Haft- und/oder Barriereschicht abgeschieden werden und die Aussparungen und/oder Öffnungen füllen. Das leitfähige Material kann Wolfram, Kupfer, Aluminium, Gold, Silber, Legierungen davon, Ähnliches oder eine Kombination davon umfassen oder sein und kann durch CVD, ALD, PVD oder eine andere Abscheidungstechnik abgeschieden werden. Nachdem das Material der leitfähigen Elemente 72 abgeschieden ist, kann überschüssiges Material beispielsweise durch ein Planarisierungsverfahren wie CMP entfernt werden. Durch das Planarisierungsverfahren kann überschüssiges Material der leitfähigen Elemente 72 von oberhalb einer oberen Fläche der einen oder der mehreren Dielektrikumsschichten 70 entfernt werden. So können obere Flächen der leitfähigen Elemente 72 und der einen oder der mehreren Dielektrikumsschichten 70 coplanar sein. Die leitfähigen Elemente 72 können Kontakte, Stecker usw. sein oder als solche bezeichnet werden.
  • Wie dargestellt, werden die leitfähigen Elemente 72 zu den Source/Drain-Zonen 35 der Finnen 24 oder zu Ersatz-Gate-Strukturen gebildet, um die Source/Drain-Zonen 35 bzw. die Ersatz-Gate-Strukturen elektrisch zu verbinden. Das Layout der leitfähigen Elemente 72 in den Figuren ist lediglich ein Beispiel. Der Fachmann versteht schnell, dass sich ein Layout leitfähiger Elemente zwischen verschiedenen Verwendungen unterscheiden kann.
  • 14 veranschaulicht eine Querschnittsansicht einer beispielhaften Finnen-Schnittfüllungsstruktur gemäß einigen Ausführungsformen. Die Finnen-Schnittfüllungsstruktur umfasst die isolierende Auskleidung 56 und das Füllmaterial 58, wie in Bezug auf die vorhergehenden Figuren beschrieben und in diesen veranschaulicht. Die Finnen-Schnittfüllungsstruktur in dem dargestellten Querschnitt ist lateral zwischen Gate-Abstandhaltern 34 angeordnet und erstreckt sich vertikal bis zu einer Tiefe unterhalb eines Niveaus einer oberen Fläche einer benachbarten Isolationszone 26 (gestrichelt dargestellt). Lateral ist die isolierende Auskleidung 56 zwischen einem entsprechenden Gate-Abstandhalter 34 und dem Füllmaterial 58 und zwischen einem entsprechenden Abschnitt der geschnittenen Finne 24 und dem Füllmaterial 58 angeordnet. Vertikal ist die isolierende Auskleidung 56 in dem dargestellten Querschnitt zwischen (i) dem Halbleitersubstrat 20 und/oder einem verbleibenden Teil einer Schnittzone der Finne 24 und (ii) dem Füllmaterial 58 angeordnet. Vertikal ist in einem anderen Querschnitt (z.B. durch eine Isolationszone 26) die isolierende Auskleidung 56 zwischen der Isolationszone 26 (gestrichelt dargestellt) und dem Füllmaterial 58 angeordnet. Die isolierende Auskleidung 56 ist formangepasst zwischen dem Füllmaterial 58 und anderen Strukturen angeordnet, die auf und/oder aus dem Halbleitersubstrat 20 gebildet werden.
  • Wie veranschaulicht, weist die Finnen-Schnittfüllungsstruktur eine vertikale Dimension D1 auf, welche sich von einer oberen Fläche der Finnen-Schnittfüllungsstruktur bis zu einer Tiefe unterhalb eines Niveaus einer oberen Fläche einer benachbarten Isolationszone 26 (gestrichelt dargestellt) erstreckt. Die Finnen-Schnittfüllungsstruktur weist eine laterale Dimension D2 an der oberen Fläche der Finnen-Schnittfüllungsstruktur auf. In einigen Beispielen liegt die vertikale Dimension D1 in einem Bereich von etwa 200 nm bis etwa 320 nm und die laterale Dimension D2 liegt in einem Bereich von etwa 20 nm bis etwa 25 nm. Ein Seitenverhältnis der vertikalen Dimension D1 zu der lateralen Dimension D2 ist in einigen Beispielen größer oder gleich etwa 10, beträgt z.B. etwa 13.
  • In einigen Beispielen liegt die Tiefe D3, mit welcher die Finne 24 geschnitten wird, in einem Bereich von etwa 130 nm bis etwa 190 nm. In einigen Beispielen liegt eine Höhe D4 der Finne 24 in einem Bereich von etwa 40 nm bis etwa 70 nm. In einigen Beispielen liegt eine Höhe D5 der einen oder der mehreren Dielektrikumsschichten 36 von einer oberen Fläche einer Finne 24 in einem Bereich von etwa 70 nm bis etwa 130 nm. In einigen Beispielen liegt eine Dicke D6 der isolierenden Auskleidung 56 an einem oberen Abschnitt der Finnen-Schnittfüllungsstruktur in einem Bereich von etwa 2 nm bis etwa 6 nm und eine Dicke D7 der isolierenden Auskleidung 56 an einem unteren Abschnitt der Finnen-Schnittfüllungsstruktur in einem Bereich von etwa 1,6 nm bis etwa 6 nm. In einigen Beispielen liegt ein Verhältnis der Dicke D7 an dem unteren Abschnitt zu der Dicke D6 an dem oberen Abschnitt in einem Bereich von etwa 1,0 bis etwa 0,8.
  • Durch einige Ausführungsformen können Vorteile erzielt werden. Durch Verwendung eines Materials mit hoher Bandlücke als eine isolierende Auskleidung in einer Finnen-Schnittfüllungsstruktur kann ein Lecken zwischen benachbarten Abschnitten einer Finne, die geschnitten wurde, (z.B. Abschnitten einer Finne, zwischen denen sich die Finnen-Schnittfüllungsstruktur befindet und an welche sie stößt) verringert werden. Dies kann zu besseren Ergebnissen beim Wafer-Akzeptanz-Test (WAT) und einer höheren Zuverlässigkeit von Bauelementen führen, die aus den Finnen gebildet werden, die geschnitten wurden. Es können weitere Vorteile erzielt werden.
  • Eine Ausführungsform ist eine Struktur. Die Struktur umfasst eine erste Finne auf einem Substrat, eine zweite Finne auf dem Substrat und eine Finnen-Schnittfüllungsstruktur, welche zwischen der ersten Finne und der zweiten Finne angeordnet ist. Die erste Finne und die zweite Finne sind in Längsrichtung ausgerichtet. Die Finnen-Schnittfüllungsstruktur umfasst eine isolierende Auskleidung und ein Füllmaterial auf der isolierenden Auskleidung. Die isolierende Auskleidung stößt an eine erste Seitenwand der ersten Finne und eine zweite Seitenwand der zweiten Finne. Die isolierende Auskleidung umfasst ein Material mit einer Bandlücke von mehr als 5 eV.
  • Eine andere Ausführungsform ist eine Struktur. Die Struktur umfasst eine Isolatorstruktur, welche lateral zwischen einer ersten Finne und einer zweiten Finne angeordnet ist. Die erste Finne und die zweite Finne sind in Längsrichtung auf einem Substrat ausgerichtet. Die Isolatorstruktur umfasst eine Auskleidung mit hoher Bandlücke, welche entlang entsprechenden Endseitenwänden der ersten Finne und der zweiten Finne angeordnet ist, und umfasst ein Füllmaterial auf der Auskleidung mit hoher Bandlücke. Die Auskleidung mit hoher Bandlücke weist eine Bandlücke von mehr als 5 eV auf.
  • Eine weitere Ausführungsform ist ein Verfahren. Auf einem Substrat wird eine Finne gebildet. Die Finne wird in einen ersten Abschnitt der Finne und einen zweiten Abschnitt der Finne geschnitten, indem eine Schnittöffnung zwischen dem ersten Abschnitt der Finne und dem zweiten Abschnitt der Finne gebildet wird. In der Schnittöffnung wird eine formangepasste Auskleidungsschicht gebildet. Die formangepasste Auskleidungsschicht umfasst ein Material mit einer Bandlücke von mehr als 5 eV. Auf der formangepassten Auskleidungsschicht in der Schnittöffnung wird ein Füllmaterial gebildet.
  • Im Vorstehenden werden Merkmale verschiedener Ausführungsformen so umrissen, dass der Fachmann die Erscheinungsformen der vorliegenden Offenbarung besser verstehen kann. Der Fachmann erkennt, dass er die vorliegende Offenbarung einfach als eine Basis zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erfüllen derselben Zwecke und/oder Erhalten derselben Vorteile wie bei den hier vorgestellten Ausführungsformen nutzen kann. Der Fachmann realisiert auch, dass solche äquivalenten Konstruktionen nicht von der Idee und vom Umfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Abwandlungen hieran vornehmen kann, ohne von der Idee und vom Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62591647 [0001]

Claims (20)

  1. Struktur, umfassend: eine erste Finne auf einem Substrat; eine zweite Finne auf dem Substrat, wobei die erste Finne und die zweite Finne in Längsrichtung ausgerichtet sind; und eine Finnen-Schnittfüllungsstruktur, welche zwischen der ersten Finne und der zweiten Finne angeordnet ist, wobei die Finnen-Schnittfüllungsstruktur umfasst: eine isolierende Auskleidung, welche an eine erste Seitenwand der ersten Finne und eine zweite Seitenwand der zweiten Finne stößt, wobei die isolierende Auskleidung ein Material mit einer Bandlücke von mehr als 5 eV umfasst; und ein Füllmaterial auf der isolierenden Auskleidung.
  2. Struktur nach Anspruch 1, wobei das Material der isolierenden Auskleidung aus der Gruppe ausgewählt ist, die aus Siliziumoxid (SiOx), Aluminiumoxid (Al2O3), Titanoxid (TiOx), Tantaloxid (TaOx), Aluminiumfluorid (AlF), Aluminiumoxyfluorid (AlOFx), Zirkoniumsilikat (ZrSiOx), Hafniumsilikat (HfSiOx), Hafniumoxid (HfO2), Zirkoniumoxid (ZrO2) oder einer Kombination davon besteht.
  3. Struktur nach Anspruch 1 oder 2, wobei das Füllmaterial ein isolierendes Material ist.
  4. Struktur nach Anspruch 1 oder 2, wobei das Füllmaterial Siliziumnitrid ist.
  5. Struktur nach einem der vorhergehenden Ansprüche, ferner umfassend benachbarte Isolationszonen, wobei die erste Finne und die zweite Finne jeweils von zwischen den benachbarten Isolationszonen vorstehen, wobei sich eine untere Fläche der Finnen-Schnittfüllungsstruktur unterhalb entsprechender oberer Flächen der benachbarten Isolationszonen befindet.
  6. Struktur nach einem der vorhergehenden Ansprüche, wobei die Finnen-Schnittfüllungsstruktur eine Breite an einer oberen Fläche der Finnen-Schnittfüllungsstruktur und in einer Richtung entlang der Längsausrichtung der ersten Finne und der zweiten Finne aufweist und eine Tiefe aufweist, welche sich von der oberen Fläche der Finnen-Schnittfüllungsstruktur bis zu einer unteren Fläche der Finnen-Schnittfüllungsstruktur erstreckt, wobei ein Verhältnis der Tiefe zu der Breite mindestens 10 beträgt.
  7. Struktur nach einem der vorhergehenden Ansprüche, ferner umfassend: einen ersten Gate-Abstandhalter, welcher sich über der ersten Finne an der ersten Seitenwand der ersten Finne erstreckt; einen zweiten Gate-Abstandhalter, welcher sich über der zweiten Finne an der zweiten Seitenwand der zweiten Finne erstreckt; und eine Gate-Struktur, welche zwischen dem ersten Gate-Abstandhalter und der zweiten Gate-Abstandhalter angeordnet ist, wobei die Finnen-Schnittfüllungsstruktur lateral zwischen dem ersten Gate-Abstandhalter und der zweiten Gate-Abstandhalter angeordnet ist, wobei die Finnen-Schnittfüllungsstruktur an die Gate-Struktur stößt.
  8. Struktur nach einem der vorhergehenden Ansprüche, ferner umfassend: eine Gate-Struktur über dem Substrat; eine Gate-Schnittfüllungsstruktur, welche zwischen der Finnen-Schnittfüllungsstruktur und der Gate-Struktur angeordnet ist und an diese stößt.
  9. Struktur, umfassend: eine Isolatorstruktur, welche lateral zwischen einer ersten Finne und einer zweiten Finne angeordnet ist, die in Längsrichtung auf einem Substrat ausgerichtet sind, wobei die Isolatorstruktur umfasst: eine Auskleidung mit hoher Bandlücke, welche entlang entsprechenden Endseitenwänden der ersten Finne und der zweiten Finne angeordnet ist, wobei die Auskleidung mit hoher Bandlücke eine Bandlücke von mehr als 5 eV aufweist; und ein Füllmaterial auf der Auskleidung mit hoher Bandlücke.
  10. Struktur nach Anspruch 9, ferner umfassend eine erste Isolationszone und eine zweite Isolationszone, wobei sowohl die erste Finne als auch die zweite Finne lateral zwischen der ersten Isolationszone und der zweiten Isolationszone angeordnet ist, wobei sich die Auskleidung mit hoher Bandlücke unterhalb entsprechender oberer Flächen der ersten Isolationszone und der zweiten Isolationszone erstreckt.
  11. Struktur nach Anspruch 9 oder 10, wobei die Isolatorstruktur ferner lateral zwischen einem ersten Gate-Abstandhalter und einem zweiten Gate-Abstandhalter angeordnet ist, wobei sich der erste Gate-Abstandhalter an der Endseitenwand der ersten Finne über der ersten Finne befindet, wobei sich der zweite Gate-Abstandhalter an der Endseitenwand der zweiten Finne über der zweiten Finne befindet, wobei die Auskleidung mit hoher Bandlücke ferner entlang entsprechenden Seitenwänden des ersten Gate-Abstandhalters und des zweiten Gate-Abstandhalters angeordnet ist.
  12. Struktur nach einem der vorhergehenden Ansprüche 9 bis 11, wobei die Isolatorstruktur ferner lateral zwischen einer ersten Gate-Struktur und einer zweiten Gate-Struktur angeordnet ist, welche in Längsrichtung auf dem Substrat ausgerichtet sind.
  13. Struktur nach einem der vorhergehenden Ansprüche 9 bis 12, wobei: ein Material der Auskleidung mit hoher Bandlücke aus der Gruppe ausgewählt ist, die aus Siliziumoxid (SiOx), Aluminiumoxid (Al2O3), Titanoxid (TiOx), Tantaloxid (TaOx), Aluminiumfluorid (AlF), Aluminiumoxyfluorid (AlOFx), Zirkoniumsilikat (ZrSiOx), Hafniumsilikat (HfSiOx), Hafniumoxid (HfO2), Zirkoniumoxid (ZrO2) oder einer Kombination davon besteht; und das Füllmaterial Siliziumnitrid ist.
  14. Verfahren, umfassend: Bilden einer Finne auf einem Substrat; Schneiden der Finne in einen ersten Abschnitt der Finne und einen zweiten Abschnitt der Finne, indem eine Schnittöffnung zwischen dem ersten Abschnitt der Finne und dem zweiten Abschnitt der Finne gebildet wird; Bilden einer formangepassten Schicht in der Schnittöffnung, wobei die formangepasste Auskleidungsschicht ein Material mit einer Bandlücke von mehr als 5 eV umfasst; und Bilden eines Füllmaterials auf der formangepassten Auskleidungsschicht in der Schnittöffnung.
  15. Verfahren nach Anspruch 14, wobei das Bilden der formangepassten Auskleidungsschicht die Anwendung eines Verfahrens der Atomschichtabscheidung (ALD) umfasst.
  16. Verfahren nach Anspruch 14 oder 15, wobei das Material der formangepassten Auskleidungsschicht aus der Gruppe ausgewählt ist, die aus Siliziumoxid (SiOx), Aluminiumoxid (Al2O3), Titanoxid (TiOx), Tantaloxid (TaOx), Aluminiumfluorid (AlF), Aluminiumoxyfluorid (AlOFx), Zirkoniumsilikat (ZrSiOx), Hafniumsilikat (HfSiOx), Hafniumoxid (HfO2), Zirkoniumoxid (ZrO2) oder einer Kombination davon besteht.
  17. Verfahren nach einem der vorhergehenden Ansprüche 14 bis 16, wobei das Füllmaterial ein isolierendes Material ist.
  18. Verfahren nach einem der vorhergehenden Ansprüche 14 bis 17, ferner umfassend Bilden einer ersten Isolationszone und einer zweiten Isolationszone auf dem Substrat, wobei die Finne von zwischen der ersten Isolationszone und der zweiten Isolationszone vorsteht, wobei sich die Schnittöffnung bis zu einer Tiefe unterhalb entsprechender oberer Flächen der ersten Isolationszone und der zweiten Isolationszone erstreckt.
  19. Verfahren nach einem der vorhergehenden Ansprüche 14 bis 18, wobei das Bilden der Schnittöffnung Entfernen zumindest eines Teils einer Gate-Struktur umfasst, wobei der Teil der Gate-Struktur über der Finne liegt.
  20. Verfahren nach einem der vorhergehenden Ansprüche 14 bis 19, wobei ein Seitenverhältnis der Schnittöffnung mindestens 10 beträgt.
DE102018106631.7A 2017-11-28 2018-03-21 Schneideverfahren für Halbleiterstruktur und dadurch gebildete Strukturen Pending DE102018106631A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762591647P 2017-11-28 2017-11-28
US62/591,647 2017-11-28
US15/922,656 2018-03-15
US15/922,656 US10777466B2 (en) 2017-11-28 2018-03-15 Semiconductor Fin cutting process and structures formed thereby

Publications (1)

Publication Number Publication Date
DE102018106631A1 true DE102018106631A1 (de) 2019-05-29

Family

ID=66442140

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018106631.7A Pending DE102018106631A1 (de) 2017-11-28 2018-03-21 Schneideverfahren für Halbleiterstruktur und dadurch gebildete Strukturen

Country Status (5)

Country Link
US (3) US10777466B2 (de)
KR (1) KR102209949B1 (de)
CN (1) CN109841619B (de)
DE (1) DE102018106631A1 (de)
TW (1) TWI671903B (de)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10811320B2 (en) * 2017-09-29 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Footing removal in cut-metal process
US11114549B2 (en) * 2017-11-29 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
US20210125875A1 (en) * 2019-10-29 2021-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11545490B2 (en) * 2019-12-17 2023-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for forming the same
US11404323B2 (en) * 2020-04-29 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of hybrid isolation regions through recess and re-deposition
DE102020119859A1 (de) 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bildung von hybrid-isolationsregionen durch aussparen und erneutes abscheiden
US11348917B2 (en) * 2020-04-30 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with isolation structure
US11302581B2 (en) 2020-05-05 2022-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gate profile control through sidewall protection during etching
US11335603B2 (en) 2020-06-26 2022-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layered insulating film stack
US11862508B2 (en) * 2020-08-12 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device and method of forming same
US11532744B2 (en) 2020-10-26 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Gate cut structure and method of forming the same
KR20220145195A (ko) 2021-04-21 2022-10-28 삼성전자주식회사 반도체 장치 및 그 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160329249A1 (en) * 2012-10-15 2016-11-10 Marvell World Trade Ltd. Isolation components for transistors formed on fin features of semiconductor substrates
US20160351590A1 (en) * 2015-05-27 2016-12-01 International Business Machines Corporation Preventing strained fin relaxation
US20170062584A1 (en) * 2015-09-02 2017-03-02 International Business Machines Corporation Composite spacer enabling uniform doping in recessed fin devices
US20170170182A1 (en) * 2015-12-09 2017-06-15 International Business Machines Corporation Tall strained high percentage silicon germanium fins for cmos
US20170330957A1 (en) * 2016-05-11 2017-11-16 International Business Machines Corporation Fabrication Of Vertical Field Effect Transistor Structure With Strained Channels

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100577562B1 (ko) * 2004-02-05 2006-05-08 삼성전자주식회사 핀 트랜지스터 형성방법 및 그에 따른 구조
KR100763330B1 (ko) * 2005-12-14 2007-10-04 삼성전자주식회사 활성 핀들을 정의하는 소자분리 방법, 이를 이용하는반도체소자의 제조방법 및 이에 의해 제조된 반도체소자
KR100814393B1 (ko) * 2007-03-21 2008-03-18 삼성전자주식회사 상변화 물질층 형성 방법 및 이를 이용한 상변화 메모리장치의 제조 방법
US20080305561A1 (en) * 2007-06-07 2008-12-11 Shrinivas Govindarajan Methods of controlling film deposition using atomic layer deposition
JP2011159739A (ja) * 2010-01-29 2011-08-18 Elpida Memory Inc 半導体装置および半導体装置の製造方法
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
KR101908980B1 (ko) * 2012-04-23 2018-10-17 삼성전자주식회사 전계 효과 트랜지스터
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
KR102013842B1 (ko) * 2013-02-08 2019-08-26 삼성전자주식회사 반도체 소자의 제조 방법
KR102067171B1 (ko) * 2013-02-14 2020-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102054302B1 (ko) * 2013-06-21 2019-12-10 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9184089B2 (en) * 2013-10-04 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanism of forming a trench structure
US9437497B2 (en) * 2013-10-18 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
KR20160005550A (ko) * 2014-07-07 2016-01-15 삼성전자주식회사 반도체 소자
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
CN105374871B (zh) * 2014-08-22 2020-05-19 联华电子股份有限公司 鳍状结构及其形成方法
US9269718B1 (en) * 2014-09-05 2016-02-23 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor memory device
KR102235614B1 (ko) * 2014-09-17 2021-04-02 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102217246B1 (ko) * 2014-11-12 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9673056B2 (en) * 2015-03-16 2017-06-06 International Business Machines Corporation Method to improve finFET cut overlay
TWI648857B (zh) * 2015-05-07 2019-01-21 聯華電子股份有限公司 半導體元件及其製作方法
KR102448597B1 (ko) * 2015-06-24 2022-09-27 삼성전자주식회사 반도체 장치
CN106711213B (zh) * 2015-07-20 2021-02-26 联华电子股份有限公司 半导体元件及其制作方法
US9607985B1 (en) * 2015-09-25 2017-03-28 United Microelectronics Corp. Semiconductor device and method of fabricating the same
KR102476356B1 (ko) * 2015-10-07 2022-12-09 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9673331B2 (en) * 2015-11-02 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10340348B2 (en) * 2015-11-30 2019-07-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing finFETs with self-align contacts
KR20170087634A (ko) * 2016-01-21 2017-07-31 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9735156B1 (en) 2016-01-26 2017-08-15 Samsung Electronics Co., Ltd. Semiconductor device and a fabricating method thereof
US9704751B1 (en) 2016-02-26 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US10163898B2 (en) * 2016-04-25 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming FinFETs
TWI691076B (zh) * 2016-08-03 2020-04-11 聯華電子股份有限公司 半導體結構及其製作方法
WO2018063404A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Finfet transistor with channel stress induced via stressor material inserted into fin plug region enabled by backside reveal
KR102549331B1 (ko) * 2016-11-14 2023-06-28 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102443814B1 (ko) * 2016-11-16 2022-09-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10312132B2 (en) * 2017-01-25 2019-06-04 International Business Machines Corporation Forming sacrificial endpoint layer for deep STI recess
US10163621B1 (en) * 2017-05-31 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for FinFET devices
US10109531B1 (en) * 2017-06-08 2018-10-23 United Microelectronics Corp. Semiconductor structure having a bump lower than a substrate base and a width of the bump larger than a width of fin shaped structures, and manufacturing method thereof
US10269787B2 (en) * 2017-06-29 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure cutting process
US10522409B2 (en) * 2017-08-31 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with dummy fin structure and method for forming the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160329249A1 (en) * 2012-10-15 2016-11-10 Marvell World Trade Ltd. Isolation components for transistors formed on fin features of semiconductor substrates
US20160351590A1 (en) * 2015-05-27 2016-12-01 International Business Machines Corporation Preventing strained fin relaxation
US20170062584A1 (en) * 2015-09-02 2017-03-02 International Business Machines Corporation Composite spacer enabling uniform doping in recessed fin devices
US20170170182A1 (en) * 2015-12-09 2017-06-15 International Business Machines Corporation Tall strained high percentage silicon germanium fins for cmos
US20170330957A1 (en) * 2016-05-11 2017-11-16 International Business Machines Corporation Fabrication Of Vertical Field Effect Transistor Structure With Strained Channels

Also Published As

Publication number Publication date
TW201926706A (zh) 2019-07-01
US10777466B2 (en) 2020-09-15
US11380593B2 (en) 2022-07-05
TWI671903B (zh) 2019-09-11
KR20190062131A (ko) 2019-06-05
US20190164844A1 (en) 2019-05-30
CN109841619B (zh) 2024-01-12
US20200411386A1 (en) 2020-12-31
US20220328360A1 (en) 2022-10-13
CN109841619A (zh) 2019-06-04
US11990375B2 (en) 2024-05-21
KR102209949B1 (ko) 2021-02-02

Similar Documents

Publication Publication Date Title
DE102018106631A1 (de) Schneideverfahren für Halbleiterstruktur und dadurch gebildete Strukturen
DE102016115984B4 (de) Halbleiter-Bauelement und Verfahren zu dessen Herstellung
DE102017123950B4 (de) Finfet-bauelement und verfahren zur herstellung desselben
DE102018100286B4 (de) Halbleiterstruktur-Schneideprozess und damit hergestellte Strukturen
DE102019123629B4 (de) Gate-all-around-feldeffekttransistorvorrichtung und herstellungsverfahren
DE102018107997A1 (de) Selektive abdeckprozesse und dadurch ausgebildete strukturen
DE102018124673A1 (de) Halbleiterstruktur-Schneideverfahren und damit hergestellte Strukturen
DE102017112753A1 (de) Halbleitervorrichtung und Verfahren
DE102017127554B3 (de) Halbleiterfabrikationsverfahren mit Vermeidung von Gatehöhenverlust in Planarisierungsprozessen
DE102017128585A1 (de) Halbleiterstruktur-Schneideprozess und damit hergestellte Strukturen
DE102021110710A1 (de) Nanoschicht-feldeffekttransistorvorrichtung und herstellungsverfahren
DE102018108176A1 (de) Asymmetrische Source- und Drain-Strukturen in Halbleitervorrichtungen
DE102020110754A1 (de) Halbleitervorrichtung und verfahren
DE102017120571A1 (de) Verfahren zum reduzieren der kontakttiefenschwankung bei der halbleiterherstellung
DE102021116181A1 (de) Transistor-gatestrukturen und verfahren zum bilden derselben
DE102021100720A1 (de) Kontakte für halbleitervorrichtungen und verfahren zu deren herstellung
DE102019111297B4 (de) Halbleiter-Bauelement und Verfahren
DE102021115949B4 (de) Leitfähige abdeckung für austrittsarbeitsschicht und verfahren zu deren bildung
DE102018101016A1 (de) Verfahren zum Schneiden von Metall-Gates und daraus gebildete Strukturen
DE102018124815B4 (de) FIN-Feldeffekttransistorbauteil und Verfahren
DE102021107846A1 (de) Halbleitervorrichtung und verfahren
DE102019104629B4 (de) FinFET-Halbleiter-Bauelement und Verfahren
DE102021115177B4 (de) Nanofolien-feldeffekttransistorvorrichtung und verfahren zu deren ausbilden
DE102017127770A1 (de) Halbleitervorrichtung und -verfahren
DE102021114139B4 (de) Verfahren zum bilden von mehrschichtigen photoätzmasken mit organischen undanorganischen materialien

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication