DE102019104629B4 - FinFET-Halbleiter-Bauelement und Verfahren - Google Patents

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Abstract

Verfahren mit den folgenden Schritten:Abscheiden einer Maskenschicht (32, 34) über einem Halbleitersubstrat (50);Ätzen der Maskenschicht (32, 34), um eine strukturierte Maske (42) zu erzeugen, wobei eine Seitenwand der strukturierten Maske (42) einen ersten Seitenwandbereich, einen zweiten Seitenwandbereich und einen dritten Seitenwandbereich umfasst, wobei der erste Seitenwandbereich weiter von dem Halbleitersubstrat (50) als der zweite Seitenwandbereich entfernt ist und der zweite Seitenwandbereich weiter von dem Halbleitersubstrat (50) als der dritte Seitenwandbereich entfernt ist, wobei der zweite Seitenwandbereich seitlich aus dem ersten Seitenwandbereich und aus dem dritten Seitenwandbereich herausragt;Ätzen des Halbleitersubstrats (50) unter Verwendung der strukturierten Maske (42), um Finnen (52) herzustellen;Herstellen eines Gatestapels (92, 94) über den Finnen (52); undHerstellen von Source- und Drain-Bereichen (82) in der Finne (52) benachbart zu dem Gatestapel (92, 94).

Description

  • Hintergrund der Erfindung
  • Halbleiter-Bauelemente kommen in verschiedenen elektronischen Anwendungsgebieten zum Einsatz, wie etwa Personal Computern, Mobiltelefonen, digitalen Kameras und anderen elektronischen Geräten. Halbleiter-Bauelemente werden normalerweise dadurch hergestellt, dass isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleiterschichten nacheinander über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten durch Lithografie strukturiert werden, um Schaltkreiskomponenten und -elemente auf dem Substrat herzustellen.
  • Die Halbleiterindustrie verbessert die Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) immer weiter, indem sie die kleinste Strukturbreite ständig reduziert, sodass mehr Komponenten auf einer gegebenen Fläche integriert werden können. Wenn die kleinste Strukturbreite reduziert wird, entstehen jedoch weitere Probleme, die angegangen werden sollten.
  • Stand der Technik zum Gegenstand der Erfindung ist beispielsweise zu finden in US 2014 / 0 239 354 A1 und US 9 362 179 B1 .
  • Die Erfindung sieht ein Verfahren gemäß Anspruch 1, ein Verfahren gemäß Anspruch 10 und eine Halbleitervorrichtung gemäß Anspruch 15 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 zeigt ein Beispiel für einen FinFET in einer dreidimensionalen Darstellung, gemäß einigen Ausführungsformen.
    • Die 2 bis 20B sind Schnittansichten von Zwischenstufen bei der Herstellung von FinFETs, gemäß einigen Ausführungsformen.
    • Die 21 bis 28B sind Schnittansichten von Zwischenstufen bei der Herstellung von FinFETs, gemäß einigen Ausführungsformen.
    • Die 29 bis 36B sind Schnittansichten von Zwischenstufen bei der Herstellung von FinFETs, gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Es werden Ausführungsformen in einem bestimmten Zusammenhang beschrieben, und zwar für ein FinFET-Bauelement und ein Verfahren zu dessen Herstellung. Verschiedene Ausführungsformen, die hier erörtert werden, ermöglichen die Herstellung von Halbleiterfinnen mit einer verringerten Gefahr, dass Finnen auf Grund von Adhäsionskräften (z. B. „Haftreibung“) zwischen benachbarten Finnen kollabieren. Ausführungsformen, die hier beschrieben werden, verringern die Kontaktfläche der Finnen bei der Herstellung, sodass die Adhäsionskräfte zwischen den Finnen verringert werden. Bei einigen Ausführungsformen werden Hartmaskenbereiche über den Finnen so geätzt, dass sich seitliche Vorsprünge von jedem Hartmaskenbereich nach außen erstrecken, wobei die Vorsprünge die Kontaktfläche der Hartmaskenbereiche verkleinern. Bei einigen Ausführungsformen wird eine raue Schicht über den Finnen abgeschieden, wobei die Rauheit der Schicht die Kontaktfläche der Finnen verkleinert. Bei einigen Ausführungsformen wird ein Ätzprozess an den Finnen durchgeführt, um die Seitenwände der Finnen aufzurauen, sodass die Kontaktfläche der Finnen verkleinert wird. Auf diese Weise können Prozessausfälle durch Haftreibung reduziert werden, und somit kann die Ausbeute des FinFET-Herstellungsprozesses verbessert werden.
  • 1 zeigt ein Beispiel für einen FinFET in einer dreidimensionalen Darstellung, gemäß einigen Ausführungsformen. Der FinFET weist eine Finne 52 auf einem Substrat 50 (z. B. einem Halbleitersubstrat) auf. Auf dem Substrat 50 sind Isolationsbereiche 56 angeordnet, und die Finne 52 steht über die Isolationsbereiche 56 über und ragt zwischen benachbarten Isolationsbereichen 56 heraus. Obwohl die Isolationsbereiche 56 als von dem Substrat 50 getrennt beschrieben und dargestellt sind, kann der hier verwendete Begriff „Substrat“ als ein Begriff verwendet werden, der sich nur auf das Halbleitersubstrat oder auf ein Halbleitersubstrat mit Isolationsbereichen bezieht. Und obwohl die Finne 52 als ein einziges zusammenhängendes Material wie das Substrat 50 dargestellt ist, können die Finne 52 und/oder das Substrat 50 nur ein Material oder eine Mehrzahl von Materialien aufweisen. In diesem Zusammenhang bezeichnet die Finne 52 den Teil, der zwischen benachbarten Isolationsbereichen 56 verläuft.
  • Eine dielektrische Gate-Schicht 92 verläuft entlang Seitenwänden und über einer Oberseite der Finne 52, und über der dielektrischen Gate-Schicht 92 ist eine Gate-Elektrode 94 angeordnet. Auf gegenüberliegenden Seiten der Finne 52 in Bezug zu der dielektrischen Gate-Schicht 92 und der Gate-Elektrode 94 sind Source-/Drain-Bereiche 82 angeordnet. 1 zeigt außerdem Bezugsquerschnitte, die in späteren Figuren verwendet werden. Ein Querschnitt A - A verläuft entlang einer Längsachse der Gate-Elektrode 94 und in einer Richtung, die zum Beispiel senkrecht zu der Richtung eines Stromflusses zwischen den Source-/Drain-Bereichen 82 des FinFET ist. Ein Querschnitt B - B verläuft senkrecht zu dem Querschnitt A - A und entlang eine Längsachse der Finne 52 und in einer Richtung zum Beispiel eines Stromflusses zwischen den Source-/Drain-Bereichen 82 des FinFET. Ein Querschnitt C - C verläuft parallel zu dem Querschnitt A - A und durch einen Source-/Drain-Bereich des FinFET. Spätere Figuren beziehen sich der Übersichtlichkeit halber auf diese Referenzquerschnitte.
  • Einige Ausführungsformen, die hier erörtert werden, werden in Zusammenhang mit FinFETs erörtert, die mit einem Gate-zuletzt-Prozess hergestellt werden. Bei anderen Ausführungsformen kann ein Gate-zuerst-Prozess verwendet werden. Außerdem werden bei einigen Ausführungsformen Aspekte in Betracht gezogen, die bei planaren Bauelementen, wie etwa planaren FETs, verwendet werden.
  • Die 2 bis 20B sind Schnittansichten von Zwischenstufen bei der Herstellung von FinFETs, gemäß einigen Ausführungsformen. Die 2 bis 7 zeigen den Referenzquerschnitt A - A, der in 1 gezeigt ist, mit der Ausnahme, dass mehrere Finnen/FinFETs dargestellt sind. Die 4, 5, 6A bis 6C, 7A und 7B, 8 bis 11, 12A, 13A, 14A, 15A, 16A, 17A, 19A und 20A sind entlang dem in 1 gezeigten Referenzquerschnitt A - A dargestellt, und die 12B, 13B, 14B, 14C, 15B, 16B, 17B, 18B und 18C, 19B und 20B sind entlang einem ähnlichen Referenzquerschnitt B - B, der in 1 gezeigt ist, dargestellt, mit der Ausnahme, dass mehrere Finnen/FinFETs dargestellt sind. Die 14C und 14D sind entlang dem Referenzquerschnitt C - C dargestellt, der in 1 gezeigt ist, dargestellt, mit der Ausnahme, dass mehrere Finnen/FinFETs dargestellt sind.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie etwa ein massives Halbleitersubstrat, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen sein, das dotiert (z. B. mit einem p- oder einem n-Dotanden) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie etwa ein Siliziumwafer, sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolierschicht hergestellt ist. Die Isolierschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht wird auf einem Substrat hergestellt, normalerweise einem Silizium- oder Glassubstrat. Andere Substrate, wie etwa ein mehrschichtiges oder Gradient-Substrat, können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Folgendes umfassen: Silizium; Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon.
  • Das Substrat 50 hat einen Bereich 50N und einen Bereich 50P. Der Bereich 50N kann zum Herstellen von n-Bauelementen, wie etwa NMOS-Transistoren, z. B. n-FinFETs, verwendet werden. Der Bereich 50P kann zum Herstellen von p-Bauelementen, wie etwa PMOS-Transistoren, z. B. p-FinFETs, verwendet werden. Der Bereich 50N kann von dem Bereich 50P physisch getrennt sein (wie durch einen Teiler 51 dargestellt ist), und zwischen dem Bereich 50N und dem Bereich 50P können beliebig viele Bauelementstrukturen (z. B. andere aktive Bauelemente, dotierte Bereiche, Isolationsstrukturen usw.) angeordnet werden.
  • Wie außerdem in 2 gezeigt ist, wird ein Schichtstapel über dem Substrat 50 hergestellt. Der Schichtstapel umfasst einen Antireflexbelag (ARC) 30, eine erste Maskenschicht 32 und eine zweite Maskenschicht 34. Bei anderen Ausführungsformen kann der Schichtstapel mehr oder weniger Schichten umfassen. Über der zweiten Maskenschicht 34 wird eine Fotoresiststruktur 36 hergestellt, die als eine Ätzmaske zum Strukturieren der zweiten Maskenschicht 34 verwendet wird.
  • Bei einigen Ausführungsformen kann der ARC 30 aus einem Material wie amorphem Silizium, Polysilizium, Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid oder dergleichen oder einer Kombination davon bestehen. Bei einer Ausführungsform ist der ARC 30 Siliziumoxid. Der ARC 30 kann mit einem geeigneten Abscheidungsverfahren, wie etwa Atomlagenabscheidung (ALD), chemische Aufdampfung (CVD), CVD mit einem Plasma hoher Dichte (HDP-CVD), physikalische Aufdampfung (PVD) und dergleichen, hergestellt werden. Bei einigen Ausführungsformen hat der ARC 30 eine Dicke von etwa 1 nm bis etwa 10 nm.
  • Die erste Maskenschicht 32 wird über dem ARC 30 hergestellt. Die erste Maskenschicht 32 kann aus einem metallischen Material, einem dielektrischen Material oder einer Kombination davon bestehen. Die erste Maskenschicht 32 kann ein metallisches Material, wie etwa Titannidrid, Titan, Tantalnitrid, Tantal oder dergleichen, aufweisen. Die erste Maskenschicht 32 kann ein dielektrisches Material, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder dergleichen oder eine Kombination davon, aufweisen. Die erste Maskenschicht 32 kann mit einem Verfahren wie ALD, CVD, PVD oder dergleichen hergestellt werden. Bei einigen Ausführungsformen hat die erste Maskenschicht 32 eine Dicke von etwa 10 nm bis etwa 30 nm.
  • Die zweite Maskenschicht 34 wird über der ersten Maskenschicht 32 hergestellt. Die zweite Maskenschicht 34 kann aus einem metallischen Material, einem dielektrischen Material oder einer Kombination davon bestehen. Die zweite Maskenschicht 34 kann ein metallisches Material, wie etwa Titannidrid, Titan, Tantalnitrid, Tantal oder dergleichen, aufweisen. Die zweite Maskenschicht 34 kann ein dielektrisches Material, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder dergleichen oder eine Kombination davon, aufweisen. Bei einigen Ausführungsformen werden die Materialien für die erste Maskenschicht 32 und die zweite Maskenschicht 34 so gewählt, dass die zweite Maskenschicht 34 eine hohe Ätzselektivität für die erste Maskenschicht 32 hat. Zum Beispiel kann bei einigen Ausführungsformen die erste Maskenschicht 32 Siliziumnitrid sein, und die zweite Maskenschicht 34 kann Siliziumoxid sein. Die zweite Maskenschicht 34 kann mit einem Verfahren wie ALD, CVD, PVD oder dergleichen hergestellt werden. Bei einigen Ausführungsformen hat die zweite Maskenschicht 34 eine Dicke von etwa 10 nm bis etwa 100 nm.
  • In 3 wird die Fotoresiststruktur 36 über der zweiten Maskenschicht 34 des Schichtstapels hergestellt. Die Fotoresiststruktur 36 kann eine einzelne Schicht (z. B. eine Fotoresistschicht) oder eine mehrschichtige Struktur (z. B. eine zwei- oder dreischichtige Fotoresiststruktur) sein. Die Fotoresiststruktur 36 kann zum Beispiel eine dreischichtige Fotoresiststruktur mit einer unteren Schicht 36A, einer mittleren Schicht 36B und einer oberen Schicht 36C sein, wie in 3 gezeigt ist. Die obere Schicht 36C kann aus einem lichtempfindlichen Material, wie etwa einem Fotoresist, bestehen, das organische Materialien aufweisen kann. Die untere Schicht 36A kann zum Beispiel ein unterer Antireflexbelag (BARC) sein. Die mittlere Schicht 36B kann aus einem anorganischen Material bestehen oder dieses aufweisen, das ein dielektrisches Material, z. B. ein Nitrid (wie etwa Siliziumnitrid), ein Oxidnitrid (wie etwa Siliziumoxidnitrid), ein Oxid (wie etwa Siliziumoxid), oder dergleichen, sein kann. Die mittlere Schicht 36B kann eine hohe Ätzselektivität für die obere Schicht 36C und die untere Schicht 36A haben. Daher wird die obere Schicht 36C als eine Ätzmaske zum Strukturieren der mittleren Schicht 36B verwendet, und die mittlere Schicht 36B wird als eine Ätzmaske zum Strukturieren der unteren Schicht 36A verwendet. Bei einigen Ausführungsformen kann das Material der unteren Schicht 36A der Fotoresiststruktur 36 eine hohe Ätzselektivität für die zweite Maskenschicht 34 haben. Bei einigen Ausführungsformen kann die untere Schicht 36A zum Beispiel Siliziumnitrid sein, und die zweite Maskenschicht 34 kann Siliziumoxid sein.
  • In 4 wird die Fotoresiststruktur 36 strukturiert, um eine Ätzmaske 46 aus der Fotoresiststruktur 36 herzustellen. Zum Beispiel kann die obere Schicht 36C (siehe 3) der Fotoresiststruktur 36 mit einem geeigneten fotolithografischen Verfahren strukturiert werden, um Öffnungen darin zu erzeugen. Nach dem Strukturieren der oberen Schicht 36C wird ein Ätzprozess durchgeführt, um die Struktur der Öffnungen in der oberen Schicht 36C auf die mittlere Schicht 36B zu übertragen. Der Ätzprozess kann ein anisotroper Ätzprozess, wie etwa ein anisotroper Trockenätzprozess, sein. Nachdem die Struktur der Öffnungen auf die mittlere Schicht 36B übertragen worden ist, wird ein Ätzprozess durchgeführt, um die Struktur der mittleren Schicht 36B auf die untere Schicht 36A zu übertragen. Bei einigen Ausführungsformen kann die obere Schicht 36C während des Ätzprozesses zum Übertragen der Struktur der mittleren Schicht 36B auf die untere Schicht 36A entfernt werden. Die verbliebenen Teile der unteren Schicht 36A, der mittleren Schicht 36B und der oberen Schicht 36C (falls vorhanden) bilden die Ätzmaske 46.
  • In 5 wird ein Ätzprozess zum Übertragen der Struktur der Ätzmaske 46 auf die zweite Maskenschicht 34 verwendet, sodass eine strukturierte zweite Maske 44 entsteht. Der Ätzprozess kann einen Nassätzprozess und/oder einen Trockenätzprozess umfassen. Der Ätzprozess kann zum Beispiel ein anisotroper Trockenätzprozess sein. Der Ätzprozess kann für das Material der zweiten Maskenschicht 34 über dem Material der ersten Maskenschicht 32 selektiv sein.
  • In den 6A bis 6C wird ein Ätzprozess 48 durchgeführt, um die Struktur der strukturierten zweiten Maske 44 auf die erste Maskenschicht 32 zu übertragen, um eine strukturierte erste Maske 42 (siehe 6C, 7A und 7B) zu erzeugen. Die beispielhafte strukturierte erste Maske 42, die in den 6A bis 7 gezeigt ist, weist obere Teile 42C, mittlere Teile 42B unter den oberen Teilen 42C und untere Teile 42A unter den mittleren Teilen 42B auf. Die oberen Teile 42C, die mittleren Teile 42B und die unteren Teile 42A entsprechen Bereichen der strukturierten ersten Maskenschicht 32, die unterschiedliche Seitenwand-Eigenschaften haben, die später beschrieben werden. Der Ätzprozess 48 umfasst einen oder mehrere Ätzschritte, in denen die strukturierte erste Maske 42 so geätzt wird, dass die mittleren Teile 42B der strukturierten ersten Maske 42 eine größere Breite als die oberen Teile 42C oder die unteren Teile 42A haben. Die strukturierte erste Maske 42 kann zum Beispiel konvexe Seitenwände oder seitliche Vorsprünge 43 haben, wie in den 6B bis 7 gezeigt ist. Der Ätzprozess 48, der bei der Ausführungsform beschrieben wird, die in den 6A bis 6C gezeigt ist, umfasst drei Ätzschritte 48A bis 48C, aber der Ätzprozess 48 kann bei anderen Ausführungsformen mehr oder weniger Schritte umfassen. Der Ätzprozess 48 kann bei einigen Ausführungsformen ein einziger ununterbrochener Ätzprozess sein. Der Ätzprozess 48 ist ein beispielhaftes Verfahren zum Herstellen der strukturierten ersten Maske 42, und die strukturierte erste Maske 42 kann bei anderen Ausführungsformen mit anderen Verfahren hergestellt werden.
  • In 6A wird der erste Ätzschritt 48A durchgeführt, um Teile der ersten Maskenschicht 32 unter Verwendung der strukturierten zweiten Maske 44 als eine Ätzmaske zu entfernen. Der Teil der ersten Maskenschicht 32, der nach dem ersten Ätzschritt 48A bestehen bleibt, bildet die oberen Teile 42A. Der erste Ätzschritt 48A kann zum Beispiel ein anisotroper Trockenätzprozess, wie etwa ein anisotroper Plasmaätzprozess, sein, der in einer Prozesskammer durchgeführt werden kann. Bei einigen Ausführungsformen umfasst der erste Ätzschritt 48A das Erzeugen eines Plasmas mit einer Hochfrequenzleistung von etwa 100 W bis etwa 1400 W. Der erste Ätzschritt 48A kann bei einem Druck von etwa 133,322 mPa bis etwa 13332,2 mPa und bei einer Prozesstemperatur von etwa 25°C bis etwa 300°C durchgeführt werden. Bei einigen Ausführungsformen können für den ersten Ätzschritt 48A ein oder mehrere Prozessgase verwendet werden, wie etwa CF4, CH2F2, CH3F, CHF3, SF6, NF3, Cl2, Ar, O2, N2, Fluoride, Chloride, Bromide, Hydride oder dergleichen, andere Arten von Prozessgasen oder eine Kombination davon. Bei einigen Ausführungsformen kann ein Prozessgas oder ein Gemisch aus mehreren Prozessgasen mit einem Durchsatz von etwa 5 Ncm3/min bis etwa 100 Ncm3/min in die Prozesskammer eingeleitet werden. Bei einigen Ausführungsformen umfasst der erste Ätzschritt 48A das Erzeugen einer Gleichspannungsvorspannung von etwa 10 V bis etwa 500 V. Bei einigen Ausführungsformen kann bei dem ersten Ätzschritt 48A eine Ätzung in die erste Maskenschicht 32 mit einer Tiefe von etwa 1 nm bis etwa 50 nm erfolgen.
  • In 6B wird der zweite Ätzschritt 48B durchgeführt, um die erste Maskenschicht 32 weiter zu ätzen, sodass die mittleren Teile 42B entstehen. Die Ätzparameter für den zweiten Ätzschritt 48B können von den Ätzparametern für den ersten Ätzschritt 48A verschieden sein, und sie können so gesteuert werden, dass die mittleren Teile 42B eine größere Breite als die oberen Teile 42C haben. Zum Beispiel können die Ätzparameter für den zweiten Ätzschritt 48B so gesteuert oder eingestellt werden, dass die Vorsprünge 43 entstehen. Bei einigen Ausführungsformen können sie so gesteuert werden, dass die Ätzrate und/oder die Anisotropie des zweiten Ätzschritts 48B gegenüber dem ersten Ätzschritt 48A gesenkt wird. Zum Beispiel können die Hochfrequenzleistung, die Gleichspannung, der Prozessgasdurchsatz, das Prozessgasgemisch oder andere Parameter eingestellt werden. Durch Verringern der Ätzrate und/oder durch Erhöhen der Anisotropie der Ätzung können Bereiche der ersten Maskenschicht 32, die näher an Seitenwänden der ersten Maskenschicht 32 sind, weniger geätzt werden als Bereiche der ersten Maskenschicht 32, die weiter weg von den Seitenwänden der ersten Maskenschicht 32 sind. Zum Beispiel können Bereiche der ersten Maskenschicht 32 zwischen benachbarten oberen Teilen 42C mit einer größeren Ätzrate als Bereiche der ersten Maskenschicht 32, die zu den oberen Teilen 42C benachbart sind, geätzt werden. Auf diese Weise können die mittleren Teile 42B mit Vorsprüngen 43 hergestellt werden.
  • Bei einigen Ausführungsformen umfasst der zweite Ätzschritt 48B das Erzeugen eines Plasmas mit einer Hochfrequenzleistung von etwa 100 W bis etwa 1400 W. Der zweite Ätzschritt 48B kann bei einem Druck von etwa 133,322 mPa bis etwa 13332,2 mPa und bei einer Prozesstemperatur von etwa 25°C bis etwa 300 °C durchgeführt werden. Bei einigen Ausführungsformen können für den zweiten Ätzschritt 48B ein oder mehrere Prozessgase verwendet werden, wie etwa CF4, CH2F2, CH3F, CHF3, SF6, NF3, Cl2, Ar, O2, N2, Fluoride, Chloride, Bromide, Hydride oder dergleichen, andere Arten von Prozessgasen oder eine Kombination davon. Bei einigen Ausführungsformen kann ein Prozessgas oder ein Gemisch aus mehreren Prozessgasen mit einem Durchsatz von etwa 5 Ncm3/min bis etwa 100 Ncm3/min in die Prozesskammer eingeleitet werden. Bei einigen Ausführungsformen umfasst der zweite Ätzschritt 48B das Erzeugen einer Gleichspannungsvorspannung von etwa 10 V bis etwa 500 V. Bei einigen Ausführungsformen kann bei dem zweiten Ätzschritt 48B eine Ätzung in die erste Maskenschicht 32 mit einer Tiefe von etwa 1 nm bis etwa 50 nm erfolgen.
  • Bei einigen Ausführungsformen können eine oder mehrere Passivierungsschichten (in den Figuren nicht dargestellt) vor dem oder während des zweiten Ätzschritts 48B hergestellt werden, um die Vorsprünge 43 herzustellen oder das Seitenwandprofil der mittleren Teile 42B in anderer Weise zu steuern. Die Passivierungsschicht kann Oberflächen der ersten Maskenschicht 32 während des zweiten Ätzschritts 48B bedecken, um die Ätzung an diesen Oberflächen zu verringern. Zum Beispiel kann eine Passivierungsschicht Seitenwandflächen der oberen Teile 42C oder freiliegende Oberflächen der mittleren Teile 42B bedecken. Die Passivierungsschicht kann ein CxFy-Polymermaterial oder dergleichen sein und kann mit einem Plasmaprozess unter Verwendung eines Passivierungsprozessgases wie CF4, CH2F2, CH3F, CHF3 oder dergleichen oder einer Kombination davon hergestellt werden. Bei einigen Ausführungsformen kann eine Passivierungsschicht gleichzeitig mit der Ätzung der ersten Maskenschicht 32 hergestellt werden, indem Ätz- und Passivierungsprozessgase während des zweiten Ätzschritt 48B in die Prozesskammer eingeleitet werden. Bei einigen Ausführungsformen kann eine Passivierungsschicht in einem gesonderten Passivierungsschritt hergestellt werden, in dem die erste Maskenschicht 32 geätzt werden. Zum Beispiel kann eine Passivierungsschicht in einem Passivierungsschritt hergestellt werden, in dem zwar das Prozessgas, aber nicht das Ätzgas eingeleitet wird. Bei einigen Ausführungsformen kann ein Zyklus aus wechselnden Ätzschritten und Passivierungsschritten durchgeführt werden, bei dem Oberflächen der ersten Maskenschicht 32 abwechselnd geätzt werden und dann mit einer Passivierungsschicht geschützt werden. Bei einigen Ausführungsformen kann ein Passivierungsprozessgas oder ein Gemisch aus mehreren Gasen in die Prozesskammer mit einem Durchsatz von etwa 5 Ncm3/min bis etwa 100 Ncm3/min eingeleitet werden.
  • Bei einigen Ausführungsformen kann vor dem zweiten Ätzschritt 48B optional eine Passivierungsschicht über Oberflächen der ersten Maskenschicht 32, unter anderem über Seitenwänden der oberen Teile 42C, hergestellt werden. Die Passivierungsschicht, die über den Seitenwänden der oberen Teile 42C hergestellt wird, kann Bereiche der ersten Maskenschicht 32, die sich in der Nähe der oberen Teile 42C befinden, vor einer Ätzung während des zweiten Ätzschritts 48B schützen. Weitere Passivierungsschichten können während des zweiten Ätzschritts 48B hergestellt werden, um freiliegende Seitenwände der ersten Maskenschicht 32 zu schützen. Zum Beispiel kann ein Zyklus des Ätzens der ersten Maskenschicht 32 und des anschließenden Herstellens einer Passivierungsschicht auf den geätzten Seitenwänden der ersten Maskenschicht 32 durchgeführt werden, um das Seitenwandprofil der ersten Maskenschicht 32 zu formen. Auf diese Weise können die Eigenschaften der Passivierungsschritte und der Ätzschritte so gesteuert werden, dass die Vorsprünge 43 entstehen. Bei einigen Ausführungsformen können die Seitenwände der oberen Teile 42C zusammenhängend mit den Seitenwänden der mittleren Teile 42B (z. B. eben oder ähnlich geneigt) sein.
  • In 6C wird ein dritter Ätzschritt 48C durchgeführt, um Teile der ersten Maskenschicht 32 weiter zu ätzen, sodass die strukturierte erste Maske 42 entsteht. Wie in 6C gezeigt ist, kann in dem dritten Ätzschritt 48C auch der ARC 30 geätzt werden und das Substrat 50 kann freigelegt werden. In dem dritten Ätzschritt 48C können die unteren Teile 42A der strukturierten ersten Maske 42 mit einer kleineren Breite als die mittleren Teile 42B hergestellt werden. Bei einigen Ausführungsformen können die Ätzparameter des dritten Ätzschritts 48C von den Ätzparametern des zweiten Ätzschritts 48B verschieden sein. Bei einigen Ausführungsformen können die Seitenwände der unteren Teile 42A zusammenhängend mit den Seitenwänden der mittleren Teile 42B (z. B. eben oder ähnlich geneigt) sein. Bei einigen Ausführungsformen umfasst der dritte Ätzschritt 48C das Erzeugen eines Plasmas mit einer Hochfrequenzleistung von etwa 10 W bis etwa 1400 W. Der dritte Ätzschritt 48C kann bei einem Druck von etwa 133,322 mPa bis etwa 13332,2 mPa und bei einer Prozesstemperatur von etwa 25°C bis etwa 300 °C durchgeführt werden. Bei einigen Ausführungsformen können für den dritten Ätzschritt 48C ein oder mehrere Prozessgase verwendet werden, wie etwa CF4, CH2F2, CH3F, CHF3, SF6, NF3, Cl2, Ar, O2, N2, Fluoride, Chloride, Bromide, Hydride oder dergleichen, andere Arten von Prozessgasen oder eine Kombination davon. Bei einigen Ausführungsformen kann ein Prozessgas oder ein Gemisch aus mehreren Prozessgasen mit einem Durchsatz von etwa 5 Ncm3/min bis etwa 100 Ncm3/min in die Prozesskammer eingeleitet werden. Bei einigen Ausführungsformen umfasst der dritte Ätzschritt 48C das Erzeugen einer Gleichspannungsvorspannung von etwa 10 V bis etwa 500 V.
  • In den 7A und 7B werden Finnen 52 in dem Substrat 50 hergestellt. 7B zeigt eine Nahansicht der Oberseite einer Finne 52 mit der strukturierten ersten Maske 42 und dem ARC 30. Die Finnen 52 sind Halbleiterstreifen. Bei einigen Ausführungsformen können die Finnen 52 in dem Substrat 50 durch Ätzen von Gräben in dem Substrat 50 unter Verwendung der strukturierten ersten Maske 42 als eine Ätzmaske hergestellt werden. Jede Finne 52 und ihre darüber befindlichen Schichten (z. B. der ARC 30, die strukturierte erste Maske 42 usw.) bilden eine Finnenstruktur 53. Die Ätzung kann mit jedem geeigneten Ätzverfahren durchgeführt werden, wie etwa durch reaktive Ionenätzung (RIE), Neutralstrahlätzung (NBE) oder dergleichen oder eine Kombination davon. Die Ätzung kann anisotrop sein. Bei einigen Ausführungsformen können die Finnen 52 eine Breite W1 haben, die etwa 5 nm bis etwa 50 nm beträgt. Benachbarte Finnen 52 können durch einen Abstand W2 getrennt sein, der etwa 5 nm bis etwa 50 nm beträgt. Bei einigen Ausführungsformen können zwei oder mehr Finnen 52 in einer „Kronen"struktur hergestellt werden, bei der untere Teile von benachbarten Finnen 52 verschmolzen sind.
  • Wie in 7B gezeigt ist, haben die mittleren Teile 42B der strukturierten ersten Maske 42 eine mittlere Breite W3, die größer als eine Breite Wi' der obersten Bereiche der Finnen 52 ist. Bei einigen Ausführungsformen beträgt die mittlere Breite W3 etwa 7 nm bis etwa 80 nm. Die Breite Wi' kann etwa gleich der Breite W1 (siehe 7A) sein. Die mittleren Teile 42B der strukturierten ersten Maske 42 können Vorsprünge 43 aufweisen, die seitlich über die obersten Bereiche der Finnen 52 überstehen, wie in den 7A und 7B gezeigt ist. Die Vorsprünge können eine Höhe H1 von etwa 1 nm bis etwa 50 nm haben. Das Verhältnis von H1 zu der Dicke der ersten Maskenschicht 32 kann etwa 2: 1 bis etwa 20: 1 betragen. In einigen Fällen können Adhäsionskräfte zwischen benachbarten Finnenstrukturen 53 (z. B. van der Waalssche Kräfte, Kapillarkräfte usw.) bewirken, dass die benachbarte Finnenstrukturen 53 sich verbiegen oder gegeneinander kippen. Durch Herstellen einer strukturierten ersten Maske 42, die sich seitlich über jede Finne 52 hinaus erstreckt, wird die Kontaktfläche jeder Finnenstruktur 53 verringert, und dadurch werden auch die Adhäsionskräfte zwischen benachbarten Finnenstrukturen 53 verringert. Somit kann durch Herstellen der strukturierten ersten Maske 42 mit einer vorspringenden Form die Prozessausbeute verbessert werden, da die Gefahr verringert wird, dass die Finnenstrukturen 53 kollabieren.
  • Bleiben wir bei 7B, in der die oberen Teile 42C der strukturierten ersten Maske 42 eine obere Breite W4 haben können und die unteren Teile 42A der strukturierten ersten Maske 42 eine untere Breite W5 haben können. Die obere Breite W4 und/oder die untere Breite W5 können kleiner als die mittlere Breite W3 sein. Bei einigen Ausführungsformen beträgt die obere Breite W4 etwa 5 nm bis etwa 50 nm, und die untere Breite W5 beträgt ebenfalls etwa 5 nm bis etwa 50 nm. Bei einigen Ausführungsformen beträgt ein Verhältnis W4: W3 etwa 1: 1,2 bis etwa 1: 1,5. Bei einigen Ausführungsformen kann ein Vorsprung 43 der mittleren Teile 42B mit einem Abstand D1 seitlich über eine Seitenwand der oberen Teile 42C oder der unteren Teile 42A überstehen. Der Abstand D1 beträgt etwa 2 nm bis etwa 30 nm. In einigen Fällen kann die Gefahr des Kollabierens der Finnenstruktur 53 dadurch noch effektiver verringert werden, dass die Vorsprünge 43 mit einem Abstand D1 von mindestens 2 nm überstehen.
  • In 8 wird ein Isoliermaterial 54 über dem Substrat 50 und zwischen benachbarten Finnenstrukturen 53 abgeschieden. Das Isoliermaterial 54 kann ein Oxid, wie etwa Siliziumoxid, ein Nitrid oder dergleichen oder eine Kombination davon sein und kann durch HDP-CVD, fließfähige CVD (FCVD) (z. B. eine Materialabscheidung auf CVD-Basis in einem Remote-Plasma-System und Nachhärten zum Umwandeln in ein anderes Material, wie etwa ein Oxid) oder dergleichen oder eine Kombination davon abgeschieden werden. Es können auch andere Isoliermaterialien, die mit einem geeigneten Verfahren abgeschieden werden, verwendet werden. Bei der dargestellten Ausführungsform ist das Isoliermaterial 54 Siliziumoxid, das mit einem FCVD-Prozess abgeschieden wird. Nachdem das Isoliermaterial abgeschieden worden ist, kann ein Glühprozess durchgeführt werden. Bei einer Ausführungsform wird das Isoliermaterial 54 so abgeschieden, dass überschüssiges Isoliermaterial 54 die Finnenstrukturen 53 bedeckt. Obwohl das Isoliermaterial 54 als eine einzelne Schicht dargestellt ist, können bei einigen Ausführungsformen mehrere Schichten verwendet werden. Zum Beispiel kann bei einigen Ausführungsformen zunächst ein Belag (nicht dargestellt) entlang einer Oberfläche des Substrats 50 und der Finnenstrukturen 53 hergestellt werden. Anschließend kann ein Füllmaterial, wie etwa eines der vorgenannten, über dem Belag abgeschieden werden.
  • In 9 wird ein Entfernungsprozess an dem Isoliermaterial 54 durchgeführt, um überschüssiges Isoliermaterial 54 über den Finnen 52 zu entfernen. Der ARC 30 und die strukturierte erste Maske 42 können ebenfalls entfernt werden. Bei einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Polierung (CMP), ein Rückätzprozess, eine Kombination davon oder dergleichen, verwendet werden. Durch den Planarisierungsprozess werden die Finnen 52 freigelegt, sodass die Oberseiten der Finnen 52 und des Isoliermaterials 54 nach Beendigung des Planarisierungsprozesses auf gleicher Höhe sind.
  • In 10 wird das Isoliermaterial 54 ausgespart, um STI-Bereiche 56 (STI: flache Grabenisolation) herzustellen. Das Isoliermaterial 54 wird so ausgespart, dass obere Teile der Finnen 52 in dem Bereich 50N und in dem Bereich 50P zwischen benachbarten STI-Bereichen 56 herausragen. Außerdem können die Oberseiten der STI-Bereiche 56 eine ebene Oberfläche wie dargestellt, eine konvexe Oberfläche, eine konkave Oberfläche (wie etwa „Dishing“) oder eine Kombination davon haben. Die Oberseiten der STI-Bereiche 56 können durch eine geeignete Ätzung eben, konvex und/oder konkav hergestellt werden. Die STI-Bereiche 56 können mit einem geeigneten Ätzprozess, wie etwa einem, der für das Isoliermaterial 54 selektiv ist (der z. B. das Isoliermaterial 54 mit einer höheren Geschwindigkeit als das Material der Finnen 52 ätzt), ausgespart werden. Zum Beispiel kann eine chemische Oxidentfernung mit einem geeigneten Ätzprozess zum Beispiel mittels verdünnter Fluorwasserstoffsäure (dHF) verwendet werden.
  • Außerdem können in 10 geeignete Wannen (nicht dargestellt) in den Finnen 52 und/oder dem Substrat 50 erzeugt werden. Bei einigen Ausführungsformen kann eine p-Wanne in dem Bereich 50N erzeugt werden, und eine n-Wanne kann in dem Bereich 50P erzeugt werden. Bei einigen Ausführungsformen werden eine p-Wanne und eine n-Wanne in beiden Bereichen 50N und 50P erzeugt.
  • Bei den Ausführungsformen mit unterschiedlichen Wannentypen können unterschiedliche Implantationsschritte für den Bereich 50N und den Bereich 50P unter Verwendung eines Fotoresists oder anderer Masken (nicht dargestellt) realisiert werden. Zum Beispiel kann ein Fotoresist über den Finnen 52 und den STI-Bereichen 56 in dem Bereich 50N hergestellt werden. Das Fotoresist wird strukturiert, um den Bereich 50P des Substrats 50, wie etwa einen PMOS-Bereich, freizulegen. Das Fotoresist kann durch Aufschleudern hergestellt werden und kann mit geeigneten fotolithografischen Verfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, wird eine Implantation mit einem n-Dotierungsstoff in dem Bereich 50P durchgeführt, und das Fotoresist kann als eine Maske fungieren, um weitgehend zu verhindern, dass n-Dotierungsstoffe in den Bereich 50N, wie etwa einen NMOS-Bereich, implantiert werden. Die n-Dotierungsstoffe können Phosphor, Arsen, Antimon oder dergleichen sein, und sie werden in dem Bereich mit einer Konzentration von gleich oder kleiner als 1018 cm-3, z. B. etwa 1017 cm-3 bis etwa 1018 cm-3, implantiert. Nach der Implantation wird das Fotoresist zum Beispiel mit einem geeigneten Ablösungsprozess entfernt.
  • Nach der Implantation des Bereichs 50P wird ein Fotoresist über den Finnen 52 und den STI-Bereichen 56 in dem Bereich 50P hergestellt. Das Fotoresist wird strukturiert, um den Bereich 50N des Substrats 50, wie etwa den NMOS-Bereich, freizulegen. Das Fotoresist kann durch Aufschleudern hergestellt werden und kann mit geeigneten fotolithografischen Verfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, wird eine Implantation mit einem p-Dotierungsstoff in dem Bereich 50N durchgeführt, und das Fotoresist kann als eine Maske fungieren, um weitgehend zu verhindern, dass p-Dotierungsstoffe in den Bereich 50P, wie etwa den PMOS-Bereich, implantiert werden. Die p-Dotierungsstoffe können Bor, BF2, Indium oder dergleichen sein, und sie werden in dem Bereich mit einer Konzentration von gleich oder kleiner als 1018 cm-3, z. B. etwa 1017 cm-3 bis etwa 1018 cm-3, implantiert. Nach der Implantation kann das Fotoresist zum Beispiel mit einem geeigneten Ablösungsprozess entfernt werden. Nach der Implantation des Bereichs 50N und des Bereichs 50P kann eine Glühung durchgeführt werden, um die implantierten p- und/oder n-Dotierungsstoffe zu aktivieren.
  • In 11 wird eine dielektrische Dummy-Schicht 60 auf den Finnen 52 hergestellt. Die dielektrische Dummy-Schicht 60 kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann mit geeigneten Verfahren abgeschieden oder thermisch aufgewachsen werden. Über der dielektrischen Dummy-Schicht 60 wird eine Dummy-Gate-Schicht 62 hergestellt, und über der Dummy-Gate-Schicht 62 wird eine Maskenschicht 64 hergestellt. Die Dummy-Gate-Schicht 62 kann über der dielektrischen Dummy-Schicht 60 abgeschieden werden und anschließend zum Beispiel mit einer CMP planarisiert werden. Die Maskenschicht 64 kann über der Dummy-Gate-Schicht 62 abgeschieden werden. Die Dummy-Gate-Schicht 62 kann ein leitfähiges Material sein, das aus der Gruppe amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), Metallnitride, Metallsilizide, Metalloxide und Metalle gewählt ist. Die Dummy-Gate-Schicht 62 kann durch physikalische Aufdampfung (PVD), CVD, Sputtern oder mit anderen Verfahren abgeschieden werden, die auf dem Fachgebiet zum Abscheiden von leitfähigen Materialien bekannt sind und verwendet werden. Die Dummy-Gate-Schicht 62 kann aus anderen Materialien bestehen, die durch die Ätzung von Isolationsbereichen eine hohe Ätzselektivität haben. Die Maskenschicht 64 kann zum Beispiel SiN, SiON oder dergleichen aufweisen. In diesem Beispiel können nur eine Dummy-Gate-Schicht 62 und nur eine Maskenschicht 64 über die Bereiche 50N und 50P hinweg hergestellt werden. Es ist zu beachten, dass die dielektrische Dummy-Schicht 60 nur zur Erläuterung als eine Schicht dargestellt ist, die nur die Finnen 52 bedeckt. Bei einigen Ausführungsformen kann die dielektrische Dummy-Schicht 60 so abgeschieden werden, dass sie die STI-Bereiche 56 bedeckt, die zwischen der Dummy-Gate-Schicht 62 und den STI-Bereichen 56 verlaufen.
  • Die 12A bis 20B zeigen verschiedene weitere Schritte beim Herstellen von beispielhaften Bauelementen. Diese Figuren zeigen Strukturelemente in jedem der Bereiche 50N und 50P. Zum Beispiel können die in diesen Figuren dargestellten Strukturen sowohl für den Bereich 50N als auch für den Bereich 50P verwendet werden. Unterschiede (falls vorhanden) zwischen den Strukturen des Bereichs 50N und des Bereichs 50P werden in dem Text zu jeder Figur beschrieben.
  • In den 12A und 12B kann die Maskenschicht 64 (siehe 11) mit geeigneten fotolithografischen und Ätzverfahren strukturiert werden, um Masken 74 zu erzeugen. Die Struktur der Masken 74 kann dann auf die Dummy-Gate-Schicht 62 übertragen werden. Bei einigen Ausführungsformen (nicht dargestellt) kann die Struktur der Masken 74 mit geeigneten Ätzverfahren auch auf die dielektrische Dummy-Schicht 60 übertragen werden, um Dummy-Gates 72 herzustellen. Die Dummy-Gates 72 bedecken jeweilige Kanalbereiche 58 der Finnen 52. Die Struktur der Masken 74 kann zum physischen Trennen jedes der Dummy-Gates 72 von benachbarten Dummy-Gates verwendet werden. Die Dummy-Gates 72 können außerdem eine Längsrichtung haben, die im Wesentlichen senkrecht zu der Längsrichtung der jeweiligen epitaxialen Finnen 52 ist.
  • Außerdem können in den 12A und 12B Gate-Dichtungsabstandshalter 80 auf freiliegenden Flächen der Dummy-Gates 72, der Masken 74 und/oder der Finnen 52 hergestellt werden. Die Gate-Dichtungsabstandshalter 80 können durch eine thermische Oxidation oder eine Abscheidung und eine nachfolgende anisotrope Ätzung hergestellt werden.
  • Nach der Herstellung der Gate-Dichtungsabstandshalter 80 können Implantationen für leicht dotierte Source-/Drain-Bereiche (LDD-Bereiche) (nicht explizit dargestellt) durchgeführt werden. Bei den Ausführungsformen mit unterschiedlichen Bauelementtypen kann ähnlich wie bei den Implantationen, die vorstehend bei 6 erörtert worden sind, eine Maske, wie etwa ein Fotoresist, über dem Bereich 50N hergestellt werden, während der Bereich 50P freiliegt, und entsprechende Dotierungsstoffe (z. B. p-Dotierungsstoffe) können in die freiliegenden Finnen 52 in dem Bereich 50P implantiert werden. Anschließend kann die Maske entfernt werden. Danach kann eine Maske, wie etwa ein Fotoresist, über dem Bereich 50P hergestellt werden, während der Bereich 50N freiliegt, und entsprechende Dotierungsstoffe (z. B. n-Dotierungsstoffe) können in die freiliegenden Finnen 52 in dem Bereich 50N implantiert werden. Anschließend kann die Maske entfernt werden. Die n-Dotierungsstoffe können die n-Dotierungsstoffe sein, die vorstehend erörtert worden sind, und die p-Dotierungsstoffe können die p-Dotierungsstoffe sein, die vorstehend erörtert worden sind. Die leicht dotierten Source-/Drain-Bereiche können eine Konzentration von Dotierungsstoffen von etwa 1015 cm-3 bis etwa 1016 cm-3 haben. Zum Aktivieren der implantierten Dotierungsstoffe kann eine Glühung verwendet werden.
  • In den 13A und 13B werden Gate-Abstandshalter 86 auf den Gate-Dichtungsabstandshaltern 80 entlang Seitenwänden der Dummy-Gates 72 und der Masken 74 hergestellt. Die Gate-Abstandshalter 86 können durch konformes Abscheiden eines Isoliermaterials und anschließendes anisotropes Ätzen des Isoliermaterials hergestellt werden. Das Isoliermaterial der Gate-Abstandshalter 86 kann Siliziumnitrid, SiCN, eine Kombination davon oder dergleichen sein.
  • In den 14A und 14B werden epitaxiale Source-/Drain-Bereiche 82 in den Finnen 52 hergestellt, um eine mechanische Spannung in den jeweiligen Kanalbereichen 58 aufzubringen, sodass die Leistung verbessert wird. Die epitaxialen Source-/Drain-Bereiche 82 werden so in den Finnen 52 hergestellt, dass jedes Dummy-Gate 72 zwischen jeweiligen benachbarten Paaren von epitaxialen Source-/Drain-Bereichen 82 angeordnet wird. Bei einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 82 in die Finnen 52 hinein reichen und außerdem durch sie hindurchgehen. Bei einigen Ausführungsformen werden die Gate-Abstandshalter 86 zum Trennen der epitaxialen Source-/Drain-Bereiche 82 mit einem geeigneten seitlichen Abstand von den Dummy-Gates 72 verwendet, sodass die epitaxialen Source-/Drain-Bereiche 82 später hergestellte Gates der resultierenden FinFETs nicht kurzschließen.
  • Die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50N, z. B. dem NMOS-Bereich, können durch Maskieren des Bereichs 50P, z. B. des PMOS-Bereichs, und Ätzen von Source-/Drain-Bereichen der Finnen 52 in dem Bereich 50N hergestellt werden, um Aussparungen in den Finnen 52 zu erzeugen. Dann werden die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50N epitaxial in den Aussparungen aufgewachsen. Die epitaxialen Source-/Drain-Bereiche 82 können ein geeignetes Material aufweisen, wie etwa ein Material, das für n-FinFETs geeignet ist. Wenn die Finne 52 zum Beispiel Silizium ist, können die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50N Materialien aufweisen, die eine Zugspannung in den Kanalbereich 58 eintragen, wie etwa Silizium, SiC, SiCP, SiP oder dergleichen. Die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50N können Oberflächen haben, die gegenüber jeweiligen Oberflächen der Finnen 52 erhaben sind, und sie können Abschrägungen haben.
  • Die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50P, z. B. dem PMOS-Bereich, können durch Maskieren des Bereichs 50N, z. B. des NMOS-Bereichs, und Ätzen von Source-/Drain-Bereichen der Finnen 52 in dem Bereich 50P hergestellt werden, um Aussparungen in den Finnen 52 zu erzeugen. Dann werden die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50P epitaxial in den Aussparungen aufgewachsen. Die epitaxialen Source-/Drain-Bereiche 82 können ein geeignetes Material aufweisen, wie etwa ein Material, das für p-FinFETs geeignet ist. Wenn die Finne 52 zum Beispiel Silizium ist, können die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50P Materialien aufweisen, die eine Druckspannung in den Kanalbereich 58 eintragen, wie etwa SiGe, SiGeB, Ge, GeSn oder dergleichen. Die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50P können ebenfalls Oberflächen haben, die gegenüber jeweiligen Oberflächen der Finnen 52 erhaben sind, und sie können Abschrägungen haben.
  • Die epitaxialen Source-/Drain-Bereiche 82 und/oder die Finnen 52 können, ähnlich wie bei dem vorstehend erörterten Prozess zum Herstellen von leicht dotierten Source-/Drain-Bereichen, mit Dotanden implantiert werden, um Source-/Drain-Bereiche herzustellen, und sie können anschließend geglüht werden. Die Source-/Drain-Bereiche können eine Dotierungskonzentration von etwa 1019 cm-3 bis etwa 1021 cm-3 haben. Die n- und/oder p-Dotierungsstoffe für die Source-/Drain-Bereiche können diejenigen sein, die vorstehend erörtert worden sind. Bei einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 82 während des Aufwachsens in situ dotiert werden.
  • Durch die Epitaxieprozesse, die zum Herstellen der Source-/Drain-Bereiche 82 in dem Bereich 50N und dem Bereich 50P verwendet werden, haben Oberseiten der epitaxialen Source-/Drain-Bereiche Abschrägungen, die seitlich nach außen über Seitenwände der Finnen 52 überstehen. Bei einigen Ausführungsformen bewirken diese Abschrägungen, dass benachbarte Source-/Drain-Bereiche 82 des gleichen FinFET verschmelzen, wie in 14C gezeigt ist. Bei anderen Ausführungsformen bleiben benachbarte Source-/Drain-Bereiche 82 nach der Beendigung des Epitaxieprozesses getrennt, wie in 14D gezeigt ist.
  • In den 15A und 15B wird ein erstes ILD 88 über der in den 14A und 14B gezeigten Struktur abgeschieden. Das erste ILD 88 kann aus einem dielektrischen Material bestehen und kann mit einem geeigneten Verfahren wie CVD, plasmaunterstützte CVD (PECVD) oder FCVD abgeschieden werden. Dielektrische Materialien können Phorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), undotiertes Silicatglas (USG) oder dergleichen sein. Andere Isoliermaterialien, die mit einem geeigneten Verfahren abgeschieden werden, können ebenfalls verwendet werden. Bei einigen Ausführungsformen wird eine Kontakt-Ätzstoppschicht (CESL) 87 zwischen dem ersten ILD 88 und den epitaxialen Source-/Drain-Bereichen 82, den Masken 74 und den Gate-Abstandshaltern 86 angeordnet. Die CESL 87 kann ein dielektrisches Material wie Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid oder dergleichen aufweisen, das eine andere Ätzrate als das Material des darüber befindlichen ersten ILD 88 hat.
  • In den 16A und 16B kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um die Oberseite des ersten ILD 88 auf gleiche Höhe mit den Oberseiten der Dummy-Gates 72 oder der Masken 74 zu bringen. Bei dem Planarisierungsprozess können auch die Masken 74 auf den Dummy-Gates 72 sowie Teile der Gate-Dichtungsabstandshalter 80 und der Gate-Abstandshalter 86 entlang Seitenwänden der Masken 74 entfernt werden. Nach dem Planarisierungsprozess sind Oberseiten der Dummy-Gates 72, der Gate-Dichtungsabstandshalter 80, der Gate-Abstandshalter 86 und des ersten ILD 88 auf gleicher Höhe. Somit werden die Oberseiten der Dummy-Gates 72 durch das erste ILD 88 freigelegt. Bei einigen Ausführungsformen können die Masken 74 bestehen bleiben, und in diesem Fall wird bei dem Planarisierungsprozess die Oberseite des ersten ILD 88 auf gleiche Höhe mit den Oberseiten der Masken 74 gebracht.
  • In den 17A und 17B werden die Dummy-Gates 72 und, falls vorhanden, die Masken 74 in einem oder mehreren Ätzschritten entfernt, sodass Aussparungen 90 entstehen. Teile der dielektrischen Dummy-Schicht 60 in den Aussparungen 90 können ebenfalls entfernt werden. Bei einigen Ausführungsformen werden nur die Dummy-Gates 72 entfernt, und die dielektrische Dummy-Schicht 60 bleibt bestehen und wird von den Aussparungen 90 freigelegt. Bei einigen Ausführungsformen wird die dielektrische Dummy-Schicht 60 aus den Aussparungen 90 in einem ersten Bereich eines Dies (z. B. in einem Kern-Logikbereich) entfernt, und sie bleibt in den Aussparungen 90 in einem zweiten Bereich des Dies (z. B. in einem Eingangs-/Ausgangsbereich) bestehen. Bei einigen Ausführungsformen werden die Dummy-Gates 72 mit einem anisotropen Trockenätzprozess entfernt. Der Ätzprozess kann zum Beispiel ein Trockenätzprozess unter Verwendung eines oder mehrerer Reaktionsgase sein, die die Dummy-Gates 72 selektiv ätzen, ohne das erste ILD 88 oder die Gate-Abstandshalter 86 zu ätzen. Jede Aussparung 90 legt einen Kanalbereich 58 einer jeweiligen Finne 52 frei. Die Kanalbereiche 58 sind jeweils zwischen benachbarten Paaren der epitaxialen Source-/Drain-Bereiche 82 angeordnet. Während des Entfernens kann die dielektrische Dummy-Schicht 60 als eine Ätzstoppschicht verwendet werden, wenn die Dummy-Gates 72 geätzt werden. Die dielektrische Dummy-Schicht 60 kann nach dem Entfernen der Dummy-Gates 72 optional entfernt werden.
  • In den 18A und 18B werden dielektrische Gateschichten 92 und Gate-Elektroden 94 für Ersatz-Gates hergestellt. 18C zeigt eine Detailansicht eines Bereichs 89 von 14B. Die dielektrischen Gateschichten 92 werden konform in den Aussparungen 90 abgeschieden, wie etwa auf den Oberseiten und den Seitenwänden der Finnen 52 und auf Seitenwänden der Gate-Dichtungsabstandshalter 80 bzw. der Gate-Abstandshalter 86. Die dielektrischen Gateschichten 92 können auch auf der Oberseite des ersten ILD 88 hergestellt werden. Bei einigen Ausführungsformen weisen die dielektrischen Gateschichten 92 Siliziumoxid, Siliziumnitrid oder Multischichten davon auf. Bei einigen Ausführungsformen weisen die dielektrischen Gateschichten 92 ein High-k-Material auf, und bei diesen Ausführungsformen können die dielektrischen Gateschichten 92 einen k-Wert haben, der größer als etwa 7,0 ist. Sie können ein Metalloxid oder ein Silicat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon aufweisen. Als Herstellungsverfahren für die dielektrischen Gateschichten 92 können Molekularstrahlepitaxie (MBD), ALD, PECVD und dergleichen verwendet werden. Bei Ausführungsformen, bei denen Teile der dielektrischen Dummy-Schicht 60 in den Aussparungen 90 bestehen bleiben, weisen die dielektrischen Gateschichten 92 das Material der dielektrischen Dummy-Schicht 60 (z. B. Siliziumoxid) auf.
  • Die Gate-Elektroden 94 werden jeweils über den dielektrischen Gateschichten 92 abgeschieden und füllen die verbliebenen Teile der Aussparungen 90. Die Gate-Elektroden 94 können ein metallhaltiges Material, wie etwa TiN, TiO, TaN, TaC, Co, Ru, Al oder W, Kombinationen davon oder Multischichten davon aufweisen. Obwohl in 18B eine einschichtige Gate-Elektrode 94 dargestellt ist, kann die Gate-Elektrode 94 zum Beispiel beliebig viele Deckschichten 94A, beliebig viele Austrittsarbeits-Einstellungsschichten 94B und ein Füllmaterial 94C aufweisen, wie in 18C gezeigt ist. Nach dem Füllen der Gate-Elektroden 94 kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um die über der Oberseite des ILD 88 befindlichen überschüssigen Teile der dielektrischen Gateschichten 92 und des Materials der Gate-Elektroden 94 zu entfernen. Die verbliebenen Teile des Materials der Gate-Elektroden 94 und der dielektrischen Gateschichten 92 bilden Ersatz-Gates der resultierenden FinFETs. Die Gate-Elektroden 94 und die dielektrischen Gateschichten 92 können gemeinsam als ein „Gatestapel“ bezeichnet werden. Das Gate und die Gatestapel können entlang den Seitenwänden des Kanalbereichs 58 der Finnen 52 verlaufen.
  • Die dielektrischen Gateschichten 92 können gleichzeitig in dem Bereich 50N und dem Bereich 50P hergestellt werden, sodass die dielektrischen Gateschichten 92 in jedem Bereich aus den gleichen Materialien bestehen, und die Gate-Elektroden 94 können gleichzeitig hergestellt werden, sodass die Gate-Elektroden 94 in jedem Bereich aus den gleichen Materialien bestehen. Bei einigen Ausführungsformen können die dielektrischen Gateschichten 92 in jedem Bereich mit unterschiedlichen Verfahren hergestellt werden, sodass sie unterschiedliche Materialien sein können, und/oder die Gate-Elektroden 94 in jedem Bereich können mit unterschiedlichen Verfahren hergestellt werden, sodass sie unterschiedliche Materialien sein können. Es können verschiedene Maskierungsschritte verwendet werden, um entsprechende Bereiche zu maskieren und freizulegen, wenn unterschiedliche Verfahren verwendet werden.
  • In den 19A und 19B wird ein zweites ILD 108 über dem ersten ILD 88 abgeschieden. Bei einigen Ausführungsformen ist das zweite ILD 108 eine fließfähige Schicht, die durch fließfähige CVD hergestellt wird. Bei einigen Ausführungsformen besteht das zweite ILD 108 aus einem dielektrischen Material, wie etwa PSG, BSG, BPSG, USG oder dergleichen, und es kann mit einem geeigneten Verfahren wie CVD und PECVD abgeschieden werden. Bei einigen Ausführungsformen wird vor der Herstellung des zweiten ILD 108 der Gatestapel (der eine dielektrische Gateschicht 92 und eine entsprechende darüber befindliche Gate-Elektrode 94 umfasst) ausgespart, sodass eine Aussparung direkt über dem Gatestapel und zwischen gegenüberliegenden Teilen der Gate-Abstandshalter 86 entsteht, wie in den 19A und 19B gezeigt ist. In die Aussparung wird eine Gatemaske 96, die eine oder mehrere Schichten aus einem dielektrischen Material, wie etwa Siliziumnitrid, Siliziumoxidnitrid oder dergleichen, aufweist, gefüllt, und daran schließt sich ein Planarisierungsprozess zum Entfernen von überschüssigen Teilen des dielektrischen Materials an, die über dem ersten ILD 88 verlaufen. Später hergestellte Gatekontakte 110 (siehe 20A und 20B) gehen durch die Gatemaske 96 hindurch, um die Oberseite der ausgesparten Gate-Elektrode 94 zu kontaktieren.
  • In den 20A und 20B werden gemäß einigen Ausführungsformen Gatekontakte 110 und Source-/Drain-Kontakte 112 durch das zweite ILD 108 und das erste ILD 88 hergestellt. Durch das erste und das zweite ILD 88 und 108 werden Öffnungen für die Source-/Drain-Kontakte 112 erzeugt, und durch das zweite ILD 108 und die Gatemaske 96 werden Öffnungen für die Gatekontakte 110 erzeugt. Die Öffnungen können mit geeigneten fotolithografischen und Ätzverfahren erzeugt werden. In den Öffnungen werden ein Belag, wie etwa eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material abgeschieden. Der Belag kann Titan, Titannidrid, Tantal, Tantalnitrid oder dergleichen aufweisen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Cobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie etwa eine CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des ILD 108 zu entfernen. Der verbliebene Belag und das verbliebene leitfähige Material bilden die Source-/Drain-Kontakte 112 und die Gatekontakte 110 in den Öffnungen. Ein Glühprozess kann durchgeführt werden, damit ein Silizid an der Grenzfläche zwischen den epitaxialen Source-/Drain-Bereichen 82 und den Source-/Drain-Kontakten 112 entsteht. Die Source-/Drain-Kontakte 112 sind physisch und elektrisch mit den epitaxialen Source-/Drain-Bereichen 82 verbunden, und die Gatekontakte 110 sind physisch und elektrisch mit den Gate-Elektroden 106 verbunden. Die Source-/Drain-Kontakte 112 und die Gatekontakte 110 können in unterschiedlichen Prozessen oder in dem gleichen Prozess hergestellt werden. Es ist zwar dargestellt, dass die Source-/Drain-Kontakte 112 und die Gatekontakte 110 in den gleichen Querschnitten hergestellt werden, aber es dürfte wohlverstanden sein, dass sie jeweils in unterschiedlichen Querschnitten hergestellt werden können, sodass ein Kurzschließen der Kontakte vermieden wird.
  • Die 21 bis 28B sind Schnittansichten von Zwischenstufen bei der Herstellung von FinFETs, die eine Rauschicht 120 über den Finnen 52 aufweisen, gemäß einigen Ausführungsformen. Die 21 bis 27 und 28A sind entlang dem in 1 gezeigten Referenzquerschnitt A - A dargestellt, und 28B ist entlang einem ähnlichen Querschnitt B - B dargestellt, der in 1 gezeigt.
  • 21 zeigt Finnenstrukturen 113, gemäß einer Ausführungsform. Die Finnenstrukturen 113 weisen eine strukturierte erste Maske 42 und einen ARC 30 auf, die über den Finnen 52 hergestellt sind. Die Finnenstrukturen 113 können den in 7A gezeigten Finnenstrukturen 53 ähnlich sein und können in ähnlicher Weise hergestellt werden. Zum Beispiel kann ähnlich wie bei dem in den 2 bis 7A gezeigten Prozess die strukturierte erste Maske 42 als eine Ätzmaske zum Ätzen des Substrats 50 verwendet werden. Bei einigen Ausführungsformen kann die strukturierte erste Maske 42 gerade Seitenwände haben, wie in den 21 und 22 gezeigt ist. Bei anderen Ausführungsformen kann die strukturierte erste Maske 42 Vorsprünge 43 haben, die denen ähnlich sind, die vorstehend für die in den 7A und 7B gezeigte strukturierte erste Maske 42 der Finnenstrukturen 53 beschrieben worden sind.
  • In 22 wird eine Rauschicht 120 über Oberflächen der Finnenstrukturen 113 abgeschieden. Die Rauschicht 120 kann auch über Oberflächen des Substrats 50 abgeschieden werden. Die Oberfläche der Rauschicht 120 ist rauer als die Oberflächen der Finnenstrukturen 113 und ermöglicht eine kleinere Kontaktfläche als die Finnenstrukturen 113. Auf Grund des Vorhandenseins der Rauschicht 120 auf den Finnenstrukturen 113 wird die Gefahr verringert, dass die Finnenstrukturen 113 durch Adhäsionskräfte kollabieren. Bei einigen Ausführungsformen kann zusätzlich zu der Verwendung der Rauschicht 120 die strukturierte erste Maske 42 mit Vorsprüngen 43 (siehe 7A und 7B) hergestellt werden, was die Gefahr des Kollabierens der Finnenstrukturen 113 weiter verringert. Als ein erläuterndes Beispiel zeigt 23 eine Nahansicht einer beispielhaften Finnenstruktur 113, die sowohl eine Rauschicht 120 als auch Vorsprünge 43 in der strukturierten ersten Maske 42 hat.
  • Bei einigen Ausführungsformen kann die Rauschicht 120 eine oder mehrere Schichten aus Materialien wie Silizium, Polysilizium, Siliziumoxid, Siliziumnitrid, anderen dielektrischen Materialien, einer Kombination davon oder dergleichen umfassen. Die Rauschicht 120 kann mit einem geeigneten Abscheidungsverfahren wie CVD, ALD, PVD, Sputtern oder dergleichen oder einer Kombination davon hergestellt werden. Bei einigen Ausführungsformen kann die Rauschicht 120 Polysilizium sein. Das Polysilizium kann unter Verwendung von Prozessgasen wie Silan oder von anderen geeigneten Prozessgasen hergestellt werden. Bei einigen Ausführungsformen kann das Polysilizium unter Verwendung von Prozessgasen hergestellt werden, die mit einem Durchsatz von etwa 5 Ncm3/min bis etwa 100 Ncm3/min in eine Prozesskammer eingeleitet werden. Bei einigen Ausführungsformen kann das Polysilizium unter Verwendung eines Prozessdrucks von etwa 133,322 mPa bis etwa 13332,2 mPa hergestellt werden. Bei einigen Ausführungsformen kann das Polysilizium unter Verwendung einer Prozesstemperatur von etwa 500 °C bis etwa 900 °C hergestellt werden.
  • Bei einigen Ausführungsformen können die Prozessbedingungen für die Herstellung der Rauschicht 120 gesteuert werden, um die Rauheit der Rauschicht 120 zu steuern. Zum Beispiel kann bei einigen Ausführungsformen, bei denen die Rauschicht 120 Polysilizium aufweist, die Rauheit der Rauschicht 120 durch Steuern der Dicke und/oder der mittleren Korngröße des Polysiliziums gesteuert werden. In einigen Fällen hat eine Polysiliziumschicht, die eine größere mittlere Dicke und/oder eine größere mittlere Korngröße hat, eine rauere Oberfläche als eine dünnere Polysiliziumschicht oder als eine Polysiliziumschicht, die eine kleinere mittlere Korngröße hat. Bei einigen Ausführungsformen kann die Rauschicht 120 eine Schicht aus Polysilizium sein, die eine mittlere Dicke (siehe T1 in 23) von etwa 5 nm bis etwa 50 nm hat. Bei einigen Ausführungsformen kann die Rauschicht 120 eine Schicht aus Polysilizium sein, das eine mittlere Korngröße von etwa 0,5 nm bis etwa 20 nm hat. Bei einigen Ausführungsformen kann durch Herstellen des Polysiliziums bei einer niedrigeren Prozesstemperatur die mittlere Korngröße des Polysiliziums erhöht werden. Bei einigen Ausführungsformen kann die Rauschicht 120 eine Polysiliziumschicht sein, die bei einer Prozesstemperatur von etwa 500 °C bis etwa 900 °C hergestellt wird, um die mittlere Korngröße des Polysiliziums zu erhöhen.
  • In 24 ist eine Nahansicht eines Teils der Rauschicht 120 über einer Seitenwand einer Finne 52 gezeigt. Die Rauschicht 120 hat eine mittlere Dicke Ti, die einem mittleren Abstand y0 von dem darunter befindlichen Strukturelement entspricht, über dem die Rauschicht 120 hergestellt ist (z. B. von der Finne 52). Eine Rauheit Rq der Rauschicht 120 kann durch den quadratischen Mittelwert (RMS) der Strecke zwischen dem mittleren Abstand y0 und Punkten yi auf der Oberfläche der Rauschicht 120 charakterisiert werden, die in einer Richtung parallel zu dem mittleren Abstand y0 gemessen wird. In 24 ist ein Ausdruck für die Rauheit Rq unter Verwendung von n Punkten auf der Oberfläche der Rauschicht 120 dargestellt, und beispielhafte Punkte y1 bis y5 auf der Oberfläche der Rauschicht 120 sind ebenfalls dargestellt. Die Rauheit Rq kann unter Verwendung von mehr oder weniger Punkten als der in 24 dargestellten Anzahl ermittelt werden. Bei einigen Ausführungsformen kann die Rauheit Rq der Rauschicht 120 etwa 0,5 nm bis etwa 20 nm betragen. In einigen Fällen kann die Gefahr des Kollabierens der Finnenstruktur 53 durch Verwenden einer Rauschicht 120 mit einer Rauheit Rq, die mindestens 0,5 nm beträgt, noch effektiver verringert werden.
  • Die 25 bis 28B zeigen spätere Zwischenstufen bei der Herstellung von FinFETs nach 22, gemäß einigen Ausführungsformen. Die in den 25 bis 28B gezeigten Bearbeitungsschritte können den Schritten ähnlich sein, die vorstehend in den 8 bis 20B gezeigt worden sind. In 25 wird ein Isoliermaterial 54 über der Rauschicht 120, unter anderem über dem Substrat 50 und zwischen benachbarten Finnenstrukturen 113, abgeschieden. Das Isoliermaterial 54 kann dem Isoliermaterial 54 ähnlich sein, das vorstehend bei 8 beschrieben worden ist. Das Isoliermaterial 54 kann zum Beispiel ein Oxid, wie etwa Siliziumoxid, ein Nitrid oder dergleichen oder eine Kombination davon sein und kann durch HDP-CVD, CVD, FCVD oder dergleichen oder eine Kombination davon abgeschieden werden. Es können auch andere Isoliermaterialien, die mit einem geeigneten Verfahren abgeschieden werden, verwendet werden. Bei einer Ausführungsform wird das Isoliermaterial 54 so abgeschieden, dass überschüssiges Isoliermaterial 54 die Finnenstrukturen 113 bedeckt. Obwohl das Isoliermaterial 54 als eine einzelne Schicht dargestellt ist, können bei einigen Ausführungsformen mehrere Schichten verwendet werden.
  • In 26 wird ein Entfernungsprozess an dem Isoliermaterial 54 durchgeführt, um überschüssiges Isoliermaterial 54 über den Finnen 52 zu entfernen. Der ARC 30, die strukturierte erste Maske 42 und Teile der Rauschicht 120 können ebenfalls entfernt werden. Bei einigen Ausführungsformen können eine CMP, ein Rückätzprozess, Kombinationen davon oder dergleichen verwendet werden. Durch den Planarisierungsprozess werden die Finnen 52 freigelegt, sodass die Oberseiten der Finnen 52, die Oberseiten der Rauschicht 120 und die Oberseiten des Isoliermaterials 54 nach Beendigung des Planarisierungsprozesses auf gleicher Höhe sind.
  • In 27 wird das Isoliermaterial 54 ausgespart, um STI-Bereiche 56 herzustellen. Das Isoliermaterial 54 wird so ausgespart, dass obere Teile der Finnen 52 in dem Bereich 50N und in dem Bereich 50P zwischen benachbarten STI-Bereichen 56 herausragen. Die STI-Bereiche 56 können denen ähnlich sein, die vorstehend bei 10 beschrieben worden sind. Die STI-Bereiche 56 können mit einem geeigneten Ätzprozess, wie etwa einem, der für das Isoliermaterial 54 selektiv ist (der z. B. das Isoliermaterial 54 mit einer höheren Geschwindigkeit als das Material der Finnen 52 oder der Rauschicht 120 ätzt), ausgespart werden. Zum Beispiel kann eine chemische Oxidentfernung mit einem geeigneten Ätzprozess zum Beispiel mittels verdünnter Fluorwasserstoffsäure (dHF) verwendet werden. Außerdem können in 27 entsprechende Wannen (nicht dargestellt) in den Finnen 52 und/oder in dem Substrat 50 hergestellt werden, die kleiner als die sein können, die vorstehend bei 10 beschrieben worden sind. Bei einigen Ausführungsformen kann eine p-Wanne in dem Bereich 50N hergestellt werden, und eine n-Wanne kann in dem Bereich 50P hergestellt werden. Bei einigen Ausführungsformen werden eine p-Wanne und eine n-Wanne sowohl in dem Bereich 50N als auch in dem Bereich 50P hergestellt.
  • Die 28A und 28B zeigen Schnittansichten von FinFETs, gemäß einigen Ausführungsformen. Die 28A und 28B zeigen Strukturelemente in jedem der Bereiche 50N und 50P. Die in den 28A und 28B gezeigten FinFETs können nach der in 27 gezeigten Struktur hergestellt werden. Bei einigen Ausführungsformen können die in den 28A und 28B gezeigten FinFETs mit Strukturelementen und unter Verwendung von Prozessschritten hergestellt werden, die denen ähnlich sind, die vorstehend unter Bezugnahme auf die 11 bis 20B beschrieben worden sind. Zum Beispiel können eine Dummy-Gatestruktur und Gate-Abstandshalter über den Finnen 52 hergestellt werden, und epitaxiale Source-/Drain-Bereiche 82 können in den Finnen 52 hergestellt werden. Über den Finnen 52 und den epitaxialen Source-/Drain-Bereichen 82 kann ein erstes ILD 88 hergestellt werden, und die Dummy-Gatestruktur kann durch einen Gatestapel ersetzt werden, der Gate-Elektroden 94 und dielektrische Gateschichten 92 umfasst. Über dem ersten ILD 88 kann ein zweites ILD 108 hergestellt werden, und dann können Gatekontakte 110 und Source-/Drain-Kontakte 112 durch das zweite ILD 108 und das erste ILD 88 hergestellt werden.
  • Die 29 bis 35B sind Schnittansichten von Zwischenstufen bei der Herstellung von FinFETs, die eine Rauätzung 140 umfasst, die die Finnen 52 aufraut, gemäß einigen Ausführungsformen. Die 29 bis 35 und 36A sind entlang dem in 1 gezeigten Referenzquerschnitt A - A dargestellt, und 36B ist entlang einem ähnlichen Querschnitt B - B dargestellt, der in 1 gezeigt ist.
  • 29 zeigt Finnenstrukturen 133, gemäß einer Ausführungsform. Die Finnenstrukturen 133 weisen eine strukturierte erste Maske 42 und einen ARC 30 auf, die über Finnen 52 hergestellt sind. Die Finnenstrukturen 133 können den in 7A gezeigten Finnenstrukturen 53 oder den in 21 gezeigten Finnenstrukturen 113 ähnlich sein und können in ähnlicher Weise hergestellt werden. Zum Beispiel kann ähnlich wie bei dem in den 2 bis 7A gezeigten Prozess die strukturierte erste Maske 42 als eine Ätzmaske zum Ätzen des Substrats 50 verwendet werden. Bei einigen Ausführungsformen kann die strukturierte erste Maske 42 gerade Seitenwände haben, wie in den 29 und 30 gezeigt ist. Bei anderen Ausführungsformen kann die strukturierte erste Maske 42 Vorsprünge 43 haben, die denen ähnlich sind, die vorstehend für die in den 7A und 7B gezeigte strukturierte erste Maske 42 der Finnenstrukturen 53 beschrieben worden sind.
  • In 30 wird eine Rauätzung 140 durchgeführt, um die Oberflächen der Finnenstrukturen 133 aufzurauen. Durch die Rauätzung 140 können auch die Oberflächen des Substrats 50 aufgeraut werden. Nach dem Durchführen der Rauätzung 140 bieten die raueren Oberflächen der Finnenstrukturen 133 eine kleinere Kontaktfläche. Somit wird durch das Durchführen der Rauätzung 140 an den Finnenstrukturen 133 die Gefahr verringert, dass die Finnenstrukturen 133 auf Grund von Adhäsionskräften kollabieren. Bei einigen Ausführungsformen kann zusätzlich zu der Verwendung der Rauätzung 140 die strukturierte erste Maske 42 mit Vorsprüngen 43 (siehe 7A und 7B) hergestellt werden, was die Gefahr des Kollabierens der Finnenstrukturen 133 weiter verringern kann. Als ein erläuterndes Beispiel zeigt 31 eine Nahansicht einer beispielhaften Finnenstruktur 133, die eine strukturierte erste Maske 42 mit Vorsprüngen 43 hat, wobei die Finnenstruktur 133 auf Grund der Rauätzung 140 aufgeraute Oberflächen hat.
  • Bei einigen Ausführungsformen kann die Rauätzung 140 mit einen Trockenätzprozess, wie etwa einem Plasmaätzprozess, durchgeführt werden. Die Prozessgase, die bei der Trockenätzung verwendet werden, können CF4, CHF3, CH2F2, CH3F, SF6, NF3, Ar, O2 oder dergleichen oder Kombinationen davon sein. Die Prozessgase können mit einem Durchsatz von etwa 5 Ncm3/min bis etwa 100 Ncm3/min in eine Prozesskammer eingeleitet werden. Bei einigen Ausführungsformen kann die Rauätzung 140 mit einem Prozessdruck von etwa 133,322 mPa bis etwa 13332,2 mPa durchgeführt werden. Bei einigen Ausführungsformen kann die Rauätzung 140 mit einer Prozesstemperatur von etwa 25 °C bis etwa 300 °C durchgeführt werden. Bei einer Ausführungsform wird für die Rauätzung 140 eine Prozessvorspannung von etwa 10 V bis etwa 500 V verwendet. Bei einer Ausführungsform wird die Rauätzung 140 mit einer Leistung von etwa 100 W bis etwa 1400 W durchgeführt. Bei einigen Ausführungsformen kann die Größe der Rauheit auf den Finnenstrukturen 133, die durch die Rauätzung 140 entsteht, durch Steuern der Ätzgase, der Vorspannung oder anderer Prozessparameter der Rauätzung 140 gesteuert werden. Bei einigen Ausführungsformen kann die Größe der Rauheit, die durch die Rauätzung 140 entsteht, durch Erhöhen des Durchsatzes eines Prozessgases erhöht werden. Zum Beispiel kann durch Erhöhen des Durchsatzes eines Ätzgases (z. B. SF6) die Seitenwand-Ätzrate erhöht werden, und die Seitenwände können ein raueres Profil oder ein „geschupptes“ Profil haben.
  • 32 zeigt eine Nahansicht eines Teils einer Seitenwand einer Finne 52 der Finnenstruktur 133 nach dem Durchführen der Rauätzung 140. Wie in 32 gezeigt ist, erfolgt bei der Rauätzung 140 eine Ätzung mit einer mittleren Ätztiefe y0 in die Oberfläche der Finnenstruktur 133. Bei einigen Ausführungsformen kann die Rauätzung 140 mit einer mittleren Ätztiefe y0 von etwa 5 nm bis etwa 50 nm in die Oberfläche der Finnenstruktur 133 erfolgen. Die Rauheit Rq der gerauten Oberfläche der Finnenstruktur 133 kann durch den quadratischen Mittelwert (RMS) der Strecke zwischen der mittleren Ätztiefe y0 und Punkten y1 auf der gerauten Oberfläche der Finnenstruktur 133 charakterisiert werden, die in einer Richtung parallel zu der mittleren Ätztiefe y0 gemessen wird. In 32 ist ein Ausdruck für die Rauheit Rq unter Verwendung von n Punkten auf der gerauten Oberfläche der Finnenstruktur 133 dargestellt, und beispielhafte Punkte y1 bis y5 auf der gerauten Oberfläche sind ebenfalls dargestellt. Die Rauheit Rq kann unter Verwendung von mehr oder weniger Punkten als der in 32 dargestellten Anzahl ermittelt werden. Bei einigen Ausführungsformen kann die Rauheit Rq der gerauten Oberfläche der Finnenstruktur 133 etwa 0,5 nm bis etwa 20 nm betragen. In einigen Fällen kann die Gefahr des Kollabierens der Finnenstruktur 133 durch Durchführen der Rauätzung 140 so, dass die Oberflächen der Finnenstrukturen 133 eine Rauheit Rq von mindestens 0,5 nm haben, noch effektiver verringert werden.
  • Die 33 bis 36B zeigen spätere Zwischenstufen bei der Herstellung von FinFETs nach 30, gemäß einigen Ausführungsformen. Die in den 33 bis 36B gezeigten Bearbeitungsschritte können den Schritten ähnlich sein, die vorstehend in den 8 bis 20B oder den 25 bis 28B gezeigt worden sind. In 33 wird ein Isoliermaterial 54 über den Finnenstrukturen 133, unter anderem über dem Substrat 50 und zwischen benachbarten Finnenstrukturen 133, abgeschieden. Das Isoliermaterial 54 kann dem Isoliermaterial 54 ähnlich sein, das vorstehend bei 8 beschrieben worden ist. Das Isoliermaterial 54 kann zum Beispiel ein Oxid, wie etwa Siliziumoxid, ein Nitrid oder dergleichen oder eine Kombination davon sein und kann durch HDP-CVD, CVD, FCVD oder dergleichen oder eine Kombination davon abgeschieden werden. Es können auch andere Isoliermaterialien, die mit einem geeigneten Verfahren abgeschieden werden, verwendet werden. Bei einer Ausführungsform wird das Isoliermaterial 54 so abgeschieden, dass überschüssiges Isoliermaterial 54 die Finnenstrukturen 133 bedeckt. Obwohl das Isoliermaterial 54 als eine einzelne Schicht dargestellt ist, können bei einigen Ausführungsformen mehrere Schichten verwendet werden.
  • In 34 wird ein Entfernungsprozess an dem Isoliermaterial 54 durchgeführt, um überschüssiges Isoliermaterial 54 über den Finnen 52 zu entfernen. Der ARC 30 und die strukturierte erste Maske 42 können ebenfalls entfernt werden. Bei einigen Ausführungsformen können eine CMP, ein Rückätzprozess, Kombinationen davon oder dergleichen verwendet werden. Durch den Planarisierungsprozess werden die Finnen 52 freigelegt, sodass die Oberseiten der Finnen 52 und die Oberseiten des Isoliermaterials 54 nach Beendigung des Planarisierungsprozesses auf gleicher Höhe sind.
  • In 35 wird das Isoliermaterial 54 ausgespart, um STI-Bereiche 56 herzustellen. Das Isoliermaterial 54 wird so ausgespart, dass obere Teile der Finnen 52 in dem Bereich 50N und in dem Bereich 50P zwischen benachbarten STI-Bereichen 56 herausragen. Die STI-Bereiche 56 können denen ähnlich sein, die vorstehend bei 10 beschrieben worden sind. Die STI-Bereiche 56 können mit einem geeigneten Ätzprozess, wie etwa einem, der für das Isoliermaterial 54 selektiv ist (der z. B. das Isoliermaterial 54 mit einer höheren Geschwindigkeit als das Material der Finnen 52 ätzt), ausgespart werden. Zum Beispiel kann eine chemische Oxidentfernung mit einem geeigneten Ätzprozess zum Beispiel mittels verdünnter Fluorwasserstoffsäure (dHF) verwendet werden. Außerdem können in 35 entsprechende Wannen (nicht dargestellt) in den Finnen 52 und/oder in dem Substrat 50 hergestellt werden, die denen ähnlich sein können, die vorstehend bei 10 beschrieben worden sind. Bei einigen Ausführungsformen kann eine p-Wanne in dem Bereich 50N hergestellt werden, und eine n-Wanne kann in dem Bereich 50P hergestellt werden. Bei einigen Ausführungsformen werden eine p-Wanne und eine n-Wanne sowohl in dem Bereich 50N als auch in dem Bereich 50P hergestellt.
  • Die 36A und 36B zeigen Schnittansichten von FinFETs, gemäß einigen Ausführungsformen. Die 36A und 36B zeigen Strukturelemente in jedem der Bereiche 50N und 50P. Die in den 36A und 36B gezeigten FinFETs können nach der in 35 gezeigten Struktur hergestellt werden. Bei einigen Ausführungsformen können die in den 36A und 36B gezeigten FinFETs mit Strukturelementen und unter Verwendung von Prozessschritten hergestellt werden, die denen ähnlich sind, die vorstehend unter Bezugnahme auf die 11 bis 20B beschrieben worden sind. Zum Beispiel können eine Dummy-Gatestruktur und Gate-Abstandshalter über den Finnen 52 hergestellt werden, und epitaxiale Source-/Drain-Bereiche 82 können in den Finnen 52 hergestellt werden. Über den Finnen 52 und den epitaxialen Source-/Drain-Bereichen 82 kann ein erstes ILD 88 hergestellt werden, und die Dummy-Gatestruktur kann durch einen Gatestapel ersetzt werden, der Gate-Elektroden 94 und dielektrische Gateschichten 92 umfasst. Über dem ersten ILD 88 kann ein zweites ILD 108 hergestellt werden, und dann können Gatekontakte 110 und Source-/Drain-Kontakte 112 durch das zweite ILD 108 und das erste ILD 88 hergestellt werden.
  • Einige Ausführungsformen können Vorteile erzielen. Hier beschriebene Ausführungsformen können die Kontaktfläche von Finnen oder Finnenstrukturen eines FinFET verkleinern, um die Gefahr des Kollabierens oder ähnlicher Prozessausfälle auf Grund von Adhäsionskräften (z. B. „Haftreibung“) zu verringern. Bei einigen Ausführungsformen kann die Kontaktfläche dadurch verkleinert werden, dass eine strukturierte Maske, die konvexe Seitenwände oder Seitenwände mit seitlichen Vorsprüngen hat, über den Finnen hergestellt wird. Bei einigen Ausführungsformen kann eine Schicht mit einer rauen Oberfläche über den Finnen oder Finnenstrukturen hergestellt werden. Bei einigen Ausführungsformen kann ein Ätzprozess durchgeführt werden, um die Oberflächen der Finnen oder Finnenstrukturen aufzurauen. Bei einigen Ausführungsformen können einige oder alle dieser Verfahren kombiniert werden, um die Gefahr des Kollabierens weiter zu verringern. Durch Verringern der Gefahr das Kollabierens oder ähnlicher Ausfälle kann die Ausbeute des Prozesses verbessert werden. Außerdem ermöglicht die Nutzung von hier beschriebenen Verfahren kleinere Finnengrößen, ohne die Gefahr von Prozessausfällen auf Grund von Adhäsionskräften zu erhöhen.
  • Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Abscheiden einer Maskenschicht über einem Halbleitersubstrat; Ätzen der Maskenschicht, um eine strukturierte Maske zu erzeugen, wobei eine Seitenwand der strukturierten Maske einen ersten Seitenwandbereich, einen zweiten Seitenwandbereich und einen dritten Seitenwandbereich umfasst, wobei der erste Seitenwandbereich weiter von dem Halbleitersubstrat als der zweite Seitenwandbereich entfernt ist und der zweite Seitenwandbereich weiter von dem Halbleitersubstrat als der dritte Seitenwandbereich entfernt ist, wobei der zweite Seitenwandbereich seitlich aus dem ersten Seitenwandbereich und aus dem dritten Seitenwandbereich herausragt; Ätzen des Halbleitersubstrats unter Verwendung der strukturierten Maske, um Finnen herzustellen; Herstellen eines Gatestapels über den Finnen; und Herstellen von Source- und Drain-Bereichen in der Finne benachbart zu dem Gatestapel. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Abscheiden einer Polysiliziumschicht über der strukturierten Maske und über den Finnen; Herstellen eines Isolationsbereichs, der die Finnen umschließt; und Entfernen der strukturierten Maske. Bei einer Ausführungsform umfasst das Abscheiden der Polysiliziumschicht eine Prozesstemperatur von 500 °C bis 900 °C. Bei einer Ausführungsform ragt der zweite Seitenwandbereich mit einem seitlichen Abstand von 2 nm bis 30 nm seitlich aus dem ersten Seitenwandbereich heraus. Bei einer Ausführungsform weist die Maskenschicht Siliziumnitrid auf. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Abscheiden einer Oxidschicht auf dem Halbleitersubstrat, wobei die Maskenschicht auf der Oxidschicht abgeschieden wird. Bei einer Ausführungsform hat der erste Seitenwandbereich eine erste Breite von 5 nm bis 50 nm, und der zweite Seitenwandbereich hat eine zweite Breite von 7 nm bis 80 nm. Bei einer Ausführungsform umfasst das Ätzen der Maskenschicht Folgendes: Durchführen eines ersten Trockenätzprozesses, um die Maskenschicht teilweise auszusparen; nach dem Durchführen des ersten Trockenätzprozesses Abscheiden einer Passivierungsschicht über der Maskenschicht; und nach dem Abscheiden der Passivierungsschicht Durchführen eines zweiten Trockenätzprozesses. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Durchführen eines Ätzprozesses an der strukturierten Maske und den Finnen, wobei Oberflächen der strukturierten Maske und Oberflächen der Finnen nach dem Durchführen des Ätzprozesses rauer als vor dem Durchführen des Ätzprozesses sind.
  • Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Strukturieren eines Substrats, um einen Halbleiterstreifen mit einer ersten Rauheit herzustellen; Durchführen eines Ätzprozesses an dem Halbleiterstreifen, wobei der Halbleiterstreifen nach dem Ätzprozess eine zweite Rauheit hat, die größer als die erste Rauheit ist; Herstellen eines Dummy-Gatestapels über einem Kanalbereich des Halbleiterstreifens; Herstellen von Gate-Abstandshaltern auf Seitenwänden des Dummy-Gatestapels; und epitaxiales Aufwachsen eines Source-/Drain-Bereichs benachbart zu dem Kanalbereich. Bei einer Ausführungsform umfasst das Verfahren das Abscheiden einer Schicht auf Seitenwänden des Halbleiterstreifens, wobei Oberflächen der Schicht eine dritte Rauheit haben, die größer als die erste Rauheit ist. Bei einer Ausführungsform umfasst der Ätzprozess eine Trockenätzung unter Verwendung von SF6 als ein Prozessgas. Bei einer Ausführungsform hat die zweite Rauheit einen quadratischen Mittelwert (RMS) von 0,5 nm bis 20 nm. Bei einer Ausführungsform umfasst das Strukturieren des Substrats das Herstellen einer strukturierten Maske auf dem Substrat, wobei das Durchführen des Ätzprozesses weiterhin das Durchführen des Ätzprozesses an der strukturierten Maske umfasst. Bei einer Ausführungsform hat die strukturierte Maske konvexe Seitenwände.
  • Bei einer Ausführungsform weist eine Halbleitervorrichtung Folgendes auf: eine Finne, die sich von einer Oberseite eines Substrats erstreckt, wobei Seitenwände der Finne eine erste Rauheit haben; eine Schicht, die entlang den Seitenwänden der Finne verläuft, wobei die Schicht eine zweite Rauheit hat, die größer als die erste Rauheit ist; einen Gatestapel, der über der Schicht und der Finne angeordnet ist; und einen Epitaxiebereich, der benachbart zu der Finne angeordnet ist. Bei einer Ausführungsform verläuft die Schicht entlang der Oberseite des Substrats. Bei einer Ausführungsform weist die Schicht Polysilizium auf. Bei einer Ausführungsform hat das Polysilizium eine mittlere Korngröße von 0,5 nm bis 20 nm. Bei einer Ausführungsform hat die zweite Rauheit einen quadratischen Mittelwert (RMS) von 0,5 nm bis 20 nm.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können.

Claims (19)

  1. Verfahren mit den folgenden Schritten: Abscheiden einer Maskenschicht (32, 34) über einem Halbleitersubstrat (50); Ätzen der Maskenschicht (32, 34), um eine strukturierte Maske (42) zu erzeugen, wobei eine Seitenwand der strukturierten Maske (42) einen ersten Seitenwandbereich, einen zweiten Seitenwandbereich und einen dritten Seitenwandbereich umfasst, wobei der erste Seitenwandbereich weiter von dem Halbleitersubstrat (50) als der zweite Seitenwandbereich entfernt ist und der zweite Seitenwandbereich weiter von dem Halbleitersubstrat (50) als der dritte Seitenwandbereich entfernt ist, wobei der zweite Seitenwandbereich seitlich aus dem ersten Seitenwandbereich und aus dem dritten Seitenwandbereich herausragt; Ätzen des Halbleitersubstrats (50) unter Verwendung der strukturierten Maske (42), um Finnen (52) herzustellen; Herstellen eines Gatestapels (92, 94) über den Finnen (52); und Herstellen von Source- und Drain-Bereichen (82) in der Finne (52) benachbart zu dem Gatestapel (92, 94).
  2. Verfahren nach Anspruch 1, das weiterhin Folgendes umfasst: Abscheiden einer Polysiliziumschicht über der strukturierten Maske (42) und über den Finnen (52); Herstellen eines Isolationsbereichs, der die Finnen (52) umschließt; und Entfernen der strukturierten Maske (42).
  3. Verfahren nach Anspruch 2 wobei das Abscheiden der Polysiliziumschicht eine Prozesstemperatur von 500 °C bis 900 °C umfasst .
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei der zweite Seitenwandbereich mit einem seitlichen Abstand von 2 nm bis 30 nm seitlich aus dem ersten Seitenwandbereich herausragt.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Maskenschicht (32, 34) Siliziumnitrid aufweist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin das Abscheiden einer Oxidschicht auf dem Halbleitersubstrat (50) umfasst, wobei die Maskenschicht (32, 34) auf der Oxidschicht abgeschieden wird.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei der erste Seitenwandbereich eine erste Breite von 5 nm bis 50 nm hat und der zweite Seitenwandbereich eine zweite Breite von 7 nm bis 80 nm hat.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ätzen der Maskenschicht (32, 34) Folgendes umfasst: Durchführen eines ersten Trockenätzprozesses, um die Maskenschicht (32, 34) teilweise auszusparen; nach dem Durchführen des ersten Trockenätzprozesses Abscheiden einer Passivierungsschicht über der Maskenschicht (32, 34); und nach dem Abscheiden der Passivierungsschicht Durchführen eines zweiten Trockenätzprozesses.
  9. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin das Durchführen eines Ätzprozesses an der strukturierten Maske (42) und den Finnen (52) umfasst, wobei Oberflächen der strukturierten Maske (42) und Oberflächen der Finnen (52) nach dem Durchführen des Ätzprozesses rauer als vor dem Durchführen des Ätzprozesses sind.
  10. Verfahren mit den folgenden Schritten: Strukturieren eines Substrats (50), um eine Finne (52) mit einer ersten Rauheit herzustellen; Durchführen eines Ätzprozesses an der Finne (52), wobei die Finne (52) nach dem Ätzprozess eine zweite Rauheit hat, die größer als die erste Rauheit ist; Herstellen eines Dummy-Gatestapels (72) über einem Kanalbereich der Finne (52); Herstellen von Gate-Abstandshaltern (86) auf Seitenwänden des Dummy-Gatestapels (72); epitaxiales Aufwachsen eines Source-/Drain-Bereichs (82) benachbart zu dem Kanalbereich; und Abscheiden einer Schicht auf Seitenwänden der Finne (52), wobei Oberflächen der Schicht eine dritte Rauheit haben, die größer als die erste Rauheit ist.
  11. Verfahren nach Anspruch 10, wobei der Ätzprozess eine Trockenätzung unter Verwendung von SF6 als ein Prozessgas umfasst.
  12. Verfahren nach einem der Ansprüche 10 oder 11, wobei die zweite Rauheit einen quadratischen Mittelwert (RMS) von 0,5 nm bis 20 nm hat.
  13. Verfahren nach einem der Ansprüche 10 bis 12, wobei das Strukturieren des Substrats (50) das Herstellen einer strukturierten Maske (42) auf dem Substrat (50) umfasst und das Durchführen des Ätzprozesses weiterhin das Durchführen des Ätzprozesses an der strukturierten Maske (42) umfasst.
  14. Verfahren nach Anspruch 13, wobei die strukturierte Maske (42) konvexe Seitenwände hat.
  15. Halbleitervorrichtung mit: einer Finne (52), die sich von einer Oberseite eines Substrats (50) erstreckt, wobei Seitenwände der Finne (52) eine erste Rauheit haben; einer Schicht (120), die entlang den Seitenwänden der Finne (52) verläuft, wobei die Schicht (120) eine zweite Rauheit hat, die größer als die erste Rauheit ist; einem Gatestapel (92, 94), der über der Schicht (120) und der Finne (52) angeordnet ist; und einem Epitaxiebereich (82), der benachbart zu der Finne (52) angeordnet ist.
  16. Halbleitervorrichtung nach Anspruch 15, wobei die Schicht (120) entlang der Oberseite des Substrats (50) verläuft.
  17. Halbleitervorrichtung nach Anspruch 15, wobei die Schicht (120) Polysilizium aufweist.
  18. Halbleitervorrichtung nach Anspruch 17, wobei das Polysilizium eine mittlere Korngröße von 0,5 nm bis 20 nm hat.
  19. Halbleitervorrichtung nach einem der Ansprüche 15 bis 18, wobei die zweite Rauheit einen quadratischen Mittelwert (RMS) von 0,5 nm bis 20 nm hat.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140239354A1 (en) 2013-02-27 2014-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and Methods for Forming the Same
US9362179B1 (en) 2015-06-22 2016-06-07 International Business Machines Corporation Method to form dual channel semiconductor material fins

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* Cited by examiner, † Cited by third party
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KR100521384B1 (ko) * 2003-11-17 2005-10-12 삼성전자주식회사 반도체 소자 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140239354A1 (en) 2013-02-27 2014-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and Methods for Forming the Same
US9362179B1 (en) 2015-06-22 2016-06-07 International Business Machines Corporation Method to form dual channel semiconductor material fins

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