DE102020119452A1 - Halbleitervorrichtung und Verfahren - Google Patents

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    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs

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Abstract

Eine Ausführungsform umfasst ein Verfahren, das das Bilden einer Öffnung in einer Schnitt-Metallgate-Region einer Metallgatestruktur einer Halbleitervorrichtung, das konforme Abscheiden einer ersten dielektrischen Schicht in der Öffnung, das konforme Abscheiden einer Siliziumschicht über der ersten dielektrischen Schicht, das Durchführen eines Oxidationsprozesses auf der Siliziumschicht zur Bildung einer ersten Siliziumoxidschicht und das Füllen der Öffnung mit einer zweiten Siliziumoxidschicht, Durchführen eines chemisch-mechanischen Polierens der zweiten Siliziumoxidschicht und der ersten dielektrischen Schicht, um einen Schnitt-Metallgate-Stopfen zu bilden, wobei das chemisch-mechanische Polieren die Metallgatestruktur der Halbleitervorrichtung freilegt, und das Bilden eines ersten Kontakts zu einem ersten Abschnitt der Metallgatestruktur und eines zweiten Kontakts zu einem zweiten Abschnitt der Metallgatestruktur umfasst, wobei der erste Abschnitt und der zweite Abschnitt der Metallgatestruktur durch den Schnitt-Metallgate-Stopfen getrennt sind.

Description

  • TECHNISCHER HINTERGRUND
  • Halbleitervorrichtungen werden in vielen verschiedenen elektronischen Anwendungen eingesetzt, z.B. in Rechnern, Mobiltelefonen, Digitalkameras und anderen elektronischen Vorrichtungen. Halbleitervorrichtungen werden üblicherweise hergestellt, indem nacheinander isolierende oder dielektrische Schichten, leitende Schichten und Halbleitermaterialschichten über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten mittels Lithographie strukturiert werden, um hierauf Schaltungskomponenten und Schaltungselemente zu bilden.
  • Die Halbleiterindustrie setzt die Verbesserung der Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren, usw.) durch kontinuierliche Verringerung der minimalen Feature-Größe fort, damit immer mehr Komponenten in eine gegebene Fläche zu integrieren. Mit der Verringerung der minimalen Feature-Größen entstehen jedoch zusätzliche Probleme, die zu lösen gelten.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A bis 5C veranschaulichen die Zwischenstadien bei der Herstellung von FinFETs gemäß einigen Ausführungsformen.
    • 6A bis 16C veranschaulichen die Zwischenstadien bei der Herstellung von FinFETs mit einem Schnitt-Metallgate gemäß einigen Ausführungsformen.
    • 17A bis 19C veranschaulichen Zwischenstadien bei der Herstellung von FinFETs mit einem Schnitt-Metallgate gemäß einigen anderen Ausführungsformen.
    • 20 veranschaulicht eine Halbleitervorrichtung nach zusätzlichen Schritten bei der Herstellung von FinFETs mit einem Schnitt-Metallgate gemäß einigen Ausführungsformen.
    • 21A bis 22C veranschaulichen Zwischenstadien bei der Herstellung von FinFETs mit einem Schnitt-Metallgate gemäß einigen anderen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung legt verschiedene Ausführungsformen oder Beispiele für die Umsetzung verschiedener Merkmale der Erfindung vor. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend bestimmte Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich lediglich Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet werden, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Ferner können in den verschiedenen Beispielen der vorliegenden Offenbarung Bezugszeichen wiederholt werden. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schreibt an sich keine Beziehung zwischen den verschiedenen Ausführungsformen und/oder Konfigurationen vor, die hierin diskutiert sind.
  • Ferner können hier der Einfachheit halber räumlich relative Begriffe wie „unten“, „unter“, „unterhalb“, „oben“, „über“, „oberhalb“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmal(en) zu beschreiben, wie in den Zeichnungen dargestellt. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Zeichnungen dargestellten Ausrichtung verschiedene Ausrichtungen der in Gebrauch oder Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann freilich anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die hier verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden.
  • Diese Offenbarung betrifft Halbleitervorrichtungen und deren Herstellungsverfahren. Besondere Ausführungsformen betreffen eine Halbleitervorrichtung, die einen Fin-Feldeffekttransistor (FinFET) mit einem Schnitt-Metallgate (cut metal gate, CMG) und ein Verfahren zur Herstellung der Halbleitervorrichtung umfasst. Die hierin offengelegten Ausführungsformen sind auf die Bildung mehrerer FinFETs innerhalb eines Wafers gerichtet.
  • Ausführungsformen, die hierin beschrieben sind, können in einem speziellen Zusammenhang diskutiert sein, nämlich einer Schnitt-Metallgate-Isolationsstruktur (CMG-Isolationsstruktur), die in einem CMG-Graben gebildet ist und die resistiv-kapazitive Verzögerung für die Vorrichtung verbessert, ohne dabei die Schwellenspannung der Vorrichtung zu verschlechtern. In einigen Ausführungsformen umfasst die CMG-Isolationsstruktur mehrere Schichten mit einer Siliziumnitridschicht, einer Siliziumschicht und einer Siliziumoxidschicht. In einigen Ausführungsformen wirkt die Siliziumnitridschicht als Sperrschicht, um die Diffusion der Materialien der Gatestapel in die CMG-Gräben während der nachfolgenden Verarbeitung zu verhindern. In einigen Ausführungsformen wirkt die Siliziumschicht als Barriere (Sperre) gegen die Oxidation der darunter liegenden Sperrschicht und der Gatestapel. Da die Siliziumschicht die darunter liegenden Schichten vor Oxidation schützt, kann eine Siliziumoxidschicht auf der Siliziumschicht gebildet werden, die die Dielektrizitätskonstante der CMG-Isolationsstruktur verringert. Ferner können die Schwellenspannungen der Vorrichtungen unter Verwendung eines CMG-Ansatzes dadurch aufrechterhalten werden, dass die darunter liegenden Schichten (z.B. der Gatestapel) vor Oxidation geschützt werden.
  • 1A bis 5C veranschaulichen die Zwischenstadien bei der Herstellung von FinFETs gemäß einigen Ausführungsformen. 1A, 2A, 3A, 4A und 5A sind dreidimensionale Ansichten. 1B, 2B, 3B, 4B und 5B sind Querschnittsansichten, die entlang einer Längsachse der FinFETs dargestellt sind, z.B. senkrecht zu einer Richtung des Stromflusses zwischen den Source/Drain-Regionen der FinFETs, und die für einen einzelnen FinFET gezeigt werden. 1C, 2C, 3C, 4C und 5C sind Querschnittsansichten, die entlang einer Längsachse der FinFETs dargestellt sind, z.B. parallel zu der Richtung des Stromflusses zwischen den Source/Drain-Regionen der FinFETs, und die für einen einzelnen FinFET dargestellt sind. 2D ist eine Querschnittsansicht, die entlang einer Längsachse der FinFETs durch die Source/Drain-Regionen der FinFETs dargestellt ist.
  • Einige der hierin beschriebenen Ausführungsformen werden im Zusammenhang mit FinFETs erläutert, die mit einem Gate-Last-Prozess gebildet werden. In anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Einige Ausführungsformen berücksichtigen auch Aspekte, die bei planaren Vorrichtungen wie bei planaren FETs verwendet werden.
  • In 1A bis 1C wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat sein, z.B. ein Bulk-Halbleitersubstrat, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat), ein gespanntes SOI-Substrat, ein Silizium-Germanium auf Isolatorsubstrat oder dergleichen, das dotiert (z.B. mit einem p-Typ- oder einem n-Typ-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, z.B. ein Silizium-Wafer. Andere Substrate, z.B. ein Mehrschichtsubstrat oder ein Gradientensubstrat, können ebenfalls verwendet werden. Eine Region des Substrats 50 ist abgebildet, die zur Herstellung von n-Typ-Vorrichtungen (wie NMOS-Transistoren, z.B. n-Typ-FinFETs) oder zur Herstellung von p-Typ-Vorrichtungen (wie PMOS-Transistoren, z.B. p-Typ-FinFETs) dienen kann. Das Substrat 50 kann mehrere, physikalisch getrennte Regionen aufweisen, in denen eine beliebige Anzahl von Vorrichtungsmerkmalen (z.B. andere aktive Vorrichtungen, dotierte Regionen, Isolationsstrukturen usw.) gebildet sein können.
  • Weiterhin werden Finnen 52 gebildet, die sich von dem Substrat 50 aus erstrecken. Die Finnen 52 sind Halbleiterstreifen. In der abgebildeten Ausführungsform sind die Finnen 52 ein epitaktisch aufgewachsenes (gezüchtetes) Halbleitermaterial, das verschieden von dem Material des Substrats 50 ist. Die Finnen 52 können aus Silizium, Siliziumgermanium (SixGei-x, wobei x in einem Bereich von 0 bis 1 liegen kann), Siliziumcarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbindungshalbleiter, einem II-VI-Verbindungshalbleiter oder dergleichen gebildet sein. Zu den erhältlichen Materialien für die Bildung eines III-V-Verbindungshalbleiters gehören beispielsweise, aber nicht ausschließlich, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AIP, GaP und dergleichen. In der gezeigten Ausführungsform werden die Finnen 52 durch epitaktisches Aufwachsen (Züchten) einer Schicht des Halbleitermaterials auf das Substrat 50 und anschließendes Ätzen von Gräben 54 in das Halbleitermaterial gebildet, wobei die Finnen 52 aus Abschnitten des Halbleitermaterials gebildet werden, die nicht entfernt werden. Das Ätzen kann ein beliebiges akzeptables Ätzverfahren sein, z.B. ein reaktives Ionenätzen (reactive ion etch, RIE), Ätzen mit neutralem Strahl (neutral beam etch, NBE), oder eine Kombination hiervon. Das Ätzen kann anisotrop sein. In anderen Ausführungsformen sind die Finnen 52 aus dem gleichen Material wie das Substrat 50 gebildet und werden durch Ätzen von Gräben in dem Substrat 50 gebildet. Wie nachstehend erläutert, werden die Finnen 52 zur Bildung von Kanalregionen von FinFETs verwendet. Obwohl nur zwei Finnen 52 abgebildet sind, ist zu beachten, dass eine beliebige Anzahl von Finnen 52 gebildet werden kann.
  • Die Finnen 52 können mit beliebigen geeigneten Verfahren strukturiert werden. Beispielsweise können die Finnen 52 mittels eines oder mehrerer Photolithographieprozesse strukturiert werden, einschließlich Doppel- oder Mehrfachstrukturierungsprozesse. Im Allgemeinen werden die Photolithographie und selbstausrichtende Prozesse bei Doppel- oder Mehrfachstrukturierungsprozesse kombiniert, wodurch Strukturen erzeugt werden können, die z.B. kleinere Zwischenabstände (pitches) aufweisen als solche, die mittels eines einzelnen, direkten Photolithographieprozesses erzielt werden können. In einer Ausführungsform wird beispielsweise eine Opferschicht über einem Substrat gebildet und mittels eines Photolithographieprozesses strukturiert. Neben der strukturierten Opferschicht werden Abstandhalter mittels eines selbstausrichtenden Prozesses gebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandhalter können dann zur Strukturierung der Finnen verwendet werden.
  • Wie der Fachmann erkennen wird, sind die vorstehend beschriebenen Prozesse und Materialien zur Bildung der Finnen 52 lediglich beispielhaft und nicht als einzige Ausführungsformen gedacht. Vielmehr kann jeder geeignete Prozess, durch den die Finnen 52 gebildet werden können, verwendet werden, und jeder geeignete Prozess, einschließlich einer beliebigen Anzahl von Maskierungs- und Entfernungsschritten, kann verwendet werden. Nach der Bildung können diese Finnen 52, wie nachstehend erläutert, verwendet werden, um die Kanalregionen und Source/Drain (S/D)-Regionen mehrerer FinFET-Transistoren zu bilden.
  • Die Finnen 52 werden mit einer Breite W1 an der Oberfläche des Substrats 50 gebildet. In einigen Ausführungsformen liegt die Breite W1 in einem Bereich von etwa 6 nm bis etwa 600 nm. Zusätzlich sind die Finnen 52 um einen Abstand D1 voneinander beabstandet. Durch einen solchen Abstand der Finnen 52 können die Finnen 52 jeweils eine separate Kanalregion bilden, während sie weiterhin nahe beieinander sind, um ein Gate gemeinsam zu teilen. Wie nachstehend erläutert, wird der Abstand D1 so gewählt, um den Kontaktwiderstand (Rc) der später gebildeten Kontakte zu dem Gate der FinFETs zu verringern. Bei einigen Ausführungsformen ist der Abstand D1 groß, z.B. in einem Bereich von etwa 22 nm bis etwa 800 nm. In einigen Ausführungsformen ist der Abstand D1 klein, z.B. in einem Bereich von etwa 22 nm bis etwa 200 nm.
  • Ferner werden zwischen den Finnen 52 flache Grabenisolationsregionen (STI) 56 gebildet. Die STI-Regionen 56 können gebildet werden, indem die Gräben 54 mit einem dielektrischen Material gefüllt werden und das dielektrische Material in den Gräben 54 ausgenommen wird, um die STI-Regionen 56 zu bilden. Das dielektrische Material kann ein Oxidmaterial, ein HDP-Oxid (high-density plasma) oder dergleichen sein. Das dielektrische Material kann nach einer optionalen Reinigung und Auskleidung der Gräben 54 mittels eines CVD-Verfahrens (chemische Dampfabscheidung), eines CVD-Verfahrens mit hochdichtem Plasma oder eines anderen geeigneten, auf dem technischen Gebiet bekannten Herstellungsverfahrens gebildet werden.
  • Die Gräben 54 können gefüllt werden, indem die Gräben 54 und das Substrat 50 mit dem dielektrischen Material gefüllt werden und dann das überschüssige Material außerhalb der Gräben 54 und der Finnen 52 durch ein geeignetes Verfahren wie chemischmechanisches Polieren (CMP), eine Ätzung, eine Kombination hiervon oder dergleichen entfernt wird. Bei einer Ausführungsform entfernt der Entfernungsprozess das dielektrische Material, das über den Finnen 52 liegt, so dass die oberen Oberflächen der Finnen 52 freigelegt werden.
  • Wenn die Gräben 54 mit dem dielektrischen Material gefüllt sind, kann das dielektrische Material dann von den oberen Flächen der Finnen 52 ausgenommen werden. Das Ausnehmen kann so ausgeführt werden, dass zumindest ein Abschnitt der Seitenwände der Finnen 52 freigelegt wird, die an die oberen Oberflächen der Finnen 52 angrenzen. Das dielektrische Material kann mittels eines Nassätzens ausgenommen werden, indem die oberen Oberflächen der Finnen 52 in ein Ätzmittel wie HF getaucht werden, obwohl auch andere Ätzmittel wie H2 und andere Verfahren, z.B. ein reaktives Ionenätzen, ein Trockenätzen mit Ätzmitteln wie NH3/NF3, chemisches Oxid-Entfernen oder trockenes chemisches Reinigen, verwendet werden können. Das dielektrische Material wird so ausgenommen, dass die freigelegten Abschnitte der Finnen 52 eine erste Höhe H1 aufweisen. In einigen Ausführungsformen liegt die erste Höhe H1 in einem Bereich von etwa 40 Ä bis etwa 100 Ä. Zusätzlich kann durch das Ausnehmen auch über den Finnen 52 zurückbleibendes dielektrisches Material entfernt werden, wodurch die Finnen 52 zur weiteren Verarbeitung freigelegt werden.
  • Die oben beschriebenen Schritte sind möglicherweise nur ein Teil des gesamten Prozessablaufs, der zum Füllen und Ausnehmen des dielektrischen Materials verwendet wird. So können z.B. auch Auskleidungsschritte, Reinigungsschritte, Temperschritte, Spaltfüllschritte, Kombinationen hiervon und dergleichen verwendet werden, um die Gräben mit dem dielektrischen Material zu bilden und zu füllen. Alle potentiellen Prozessschritte sollen vollumfänglich in den Geltungsbereich der vorliegenden Ausführungsformen aufgenommen werden.
  • In 2A bis 2C sind über jeder der Finnen 52 Dummy-Gatedielektrika 58 und Dummy-Gateelektroden 60 gebildet. In einigen Ausführungsformen wird eine Dummy-Gatedielektrikumschicht durch thermische Oxidation, chemische Gasphasenabscheidung, Sputtern oder andere bekannte und branchenübliche Verfahren zur Bildung dielektrischer Schichten gebildet. Abhängig von der Technik zur Bildung von Gatedielektrikum kann die Dicke der Dummy-Gatedielektrikumschicht auf der oberen Oberfläche der Finnen 52 verschieden von der Dicke der Dummy-Gatedielektrikumschicht auf den Seitenwänden der Finnen 52 sein.
  • Die Dummy-Gatedielektrikumschicht kann ein Material wie Siliziumdioxid oder Siliziumoxynitrid mit einer Dicke zwischen etwa 3 Ä und etwa 100 Ä, z.B. etwa 10 Ä, enthalten. Die Dummy-Gatedielektrikumschicht kann aus einem Material mit einer hohen Permittivität (High-k-Material, z.B. mit einer relativen Dielektrizitätskonstante von mehr als etwa 5) wie Lanthanoxid (La2O3), Aluminiumoxid (Al2O3), Hafniumoxid (HfO2), Hafniumoxynitrid (HfON) oder Zirkoniumoxid (ZrO2) oder Kombinationen hiervon mit einer äquivalenten Oxiddicke zwischen etwa 0,5 Ä und etwa 100 Ä, wie etwa 10 Ä oder weniger, gebildet sein. Zusätzlich kann jede Kombination von Siliziumdioxid, Siliziumoxynitrid und/oder High-k-Materialien auch für die Dummy- Die Dummy-Gatedielektrikumschicht verwendet werden.
  • Anschließend wird eine Dummy-Gateelektrodenschicht auf der Dummy-Gatedielektrikumschicht gebildet. Die Dummy-Gateelektrodenschicht kann aus einem leitenden Material z.B. polykristallinem Silizium (Polysilizium), einem Dummy-Polysilizium (DPO), polykristallinem Silizium-Germanium (Poly-SiGe), Metallnitriden, Metallsiliziden, Metalloxiden, Metallen oder dergleichen gebildet werden, einschließlich z.B. W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, Kombinationen hiervon oder dergleichen. Die Dummy-Gateelektrodenschicht kann durch einen Abscheidungsprozess wie physikalische Dampfphasenabscheidung (PVD), chemische Dampfphasenabscheidung (CVD), Sputterabscheidung oder dergleichen gebildet werden. Die Dicke der Dummy-Gateelektrodenschicht kann zwischen etwa 5 Åund etwa 200 Å betragen. Die obere Oberfläche der Dummy-Gateelektrodenschicht kann eine nicht-planare Oberfläche haben und kann vor der Strukturierung der Dummy-Gateelektrodenschicht oder der Durchführung des Gate-Ätzprozesses planarisiert werden. An diesem Punkt können Ionen in die Dummy-Gateelektrodenschicht eingeführt werden oder auch nicht. Ionen können z.B. durch Ionenimplantationstechniken eingeführt werden.
  • Die Dummy-Gateelektrodenschicht und die dielektrische Dummy-Gatedielektrikumschicht werden dann strukturiert, z.B. durch akzeptable Photolithographie- und Ätzprozesse, wobei die verbleibenden Abschnitte der Dummy- Gatedielektrikumschicht und der Dummy-Gateelektrodenschicht die Dummy-Gatedielektrika 58 und Dummy-Gateelektroden 60 (zusammen „Dummy-Gates“) bilden. Die Dummy-Gates definieren mehrere Kanalregionen, die unter der Dummy-Gatedielektrikumschicht auf jeder Seite der Finnen 52 liegen. Die Dummy-Gates können durch Abscheidung und Strukturierung einer Gate-Maske auf der Dummy-Gateelektrodenschicht gebildet werden, z.B. mittels geeigneter Abscheidungs- und Photolithographietechniken. Die Gate-Maske kann beliebige geeignete Maskierungs- und Opfermaterialien enthalten, z.B. (aber nicht nur) Siliziumoxid, Siliziumoxynitrid, SiCON, SiC, SiOC und/oder Siliziumnitrid, und kann bis zu einer Dicke zwischen etwa 5 Å und etwa 200 Å abgeschieden werden. Die Dummy-Gateelektrodenschicht und die Dummy-Gatedielektrikumschicht können mit einem Trockenätzverfahren geätzt werden, um die strukturierten Dummy-Gates zu bilden.
  • Ferner werden Gate-Abstandhalter 62 über jeder der Finnen 52 auf gegenüberliegenden Seiten der Dummy-Gateelektroden 60 gebildet. In einigen Ausführungsformen werden die Gate-Abstandhalter 62 z.B. durch abdeckendes (blanket) Abschneiden einer Abstandhalterschicht auf die zuvor gebildete Struktur gebildet. Die Abstandhalterschicht kann SiCON, SiN, Oxynitrid, SiC, SiON, SiOC, Oxid oder dergleichen enthalten und kann durch jedes geeignete Verfahren zur Bildung einer solchen Schicht gebildet sein, z.B. chemische Gasphasenabscheidung (CVD), plasmaunterstützte chemische Gasphasenabscheidung (PECVD), Sputtern und jedes andere geeignete Verfahren. Die Abstandhalterschicht kann ein anderes Material mit anderen Ätzeigenschaften oder das gleichen Material wie das dielektrische Material innerhalb der STI-Regionen 56 enthalten. Die Abstandhalterschicht wird dann strukturiert, z.B. durch eine oder mehrere Ätzungen, um horizontale Abschnitte der Abstandhalterschicht zu entfernen, wobei die verbleibenden vertikalen Abschnitte der Abstandhalterschicht die Gate-Abstandhalter 62 bilden.
  • In einigen Ausführungsformen können, nachdem die Gate-Abstandhalter 62 gebildet sind, Abschnitte der Finnen 52, die nicht durch die Dummy-Gates und die Gate-Abstandhalter 62 geschützt sind, mittels einer reaktiven Ionenätzung (RIE) unter Verwendung der Dummy-Gates und der Gate-Abstandhalter 62 als Hartmasken oder mittels jedes anderen geeigneten Entfernungsprozesses entfernt werden. Der Entfernungsprozess kann fortgesetzt werden, bis die Finnen 52 entweder planar mit oder unter der Oberfläche der STI-Regionen 56 liegen.
  • Epitaktische Source/Drain-Regionen 64 sind in den Finnen 52 gebildet, so dass jede Dummy-Gateelektrode 60 seitlich zwischen jeweils benachbarten Paaren der epitaktischen Source/Drain-Regionen 64 angeordnet ist. Die epitaktischen Source/Drain-Regionen 64 üben eine Spannung in den Kanalregionen der resultierenden FinFETs aus und verbessern dadurch die Leistung. Die Gate-Abstandhalter 62 trennen die epitaktischen Source/Drain-Regionen 64 von den Dummy-Gateelektroden 60 durch einen geeigneten seitlichen Abstand, so dass die epitaktischen Source/Drain-Regionen 64 die nachfolgend gebildeten Gates der resultierenden FinFETs nicht kurzschließen. Die epitaktischen Source/Drain-Regionen 64 werden durch Ätzen von Ausnehmungen in den Finnen 52 gebildet. Dann werden die epitaktischen Source/Drain-Regionen 64 in den Ausnehmungen epitaktisch aufgewachsen (gezüchtet). Die epitaktischen Source/Drain-Regionen 64 können jedes akzeptable Material enthalten, z.B. solche, die geeignet sind für n-Typ- oder p- Typ-FinFETs. Wenn z.B. n-Typ-FinFETs gebildet werden, können die epitaktischen Source/Drain-Regionen 64 Materialien enthalten, die eine Zugspannung in der Kanalregion der Finnen 52 ausüben, wie Silizium, SiC, SiCP, SiP oder dergleichen. Ebenso können bei der Bildung von p-Typ-FinFETs die epitaktischen Source/Drain-Regionen 64 Materialien enthalten, die eine Druckspannung in der Kanalregion der Finnen 52 ausüben, z.B. SiGe, SiGeB, Ge, GeSn oder dergleichen. Die epitaktischen Source/Drain-Regionen 64 können von den jeweiligen Oberflächen der Finnen 52 erhabene Oberflächen und Facetten aufweisen.
  • In einer Ausführungsform, bei der die Finnen 52 Silizium enthalten und der FinFET eine p-Typ-Vorrichtung ist, können die Source/Drain-Regionen 64 mit einem Material wie Silizium, Siliziumgermanium, Siliziumphosphor weiter aufgewachsen werden, das eine andere Gitterkonstante als die Kanalregionen aufweist. Der epitaktische Wachstumsprozess kann mit Vorläufern wie Silan, Dichlorsilan, Germanium oder dergleichen erfolgen und kann zwischen etwa 5 Minuten und etwa 120 Minuten, z.B. etwa 30 Minuten, dauern. In anderen Ausführungsformen können die Source/Drain-Regionen 64 Materialien wie GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP, Kombinationen hiervon oder dergleichen enthalten.
  • In einigen Ausführungsformen können, nachdem die Source/Drain-Regionen 64 gebildet sind, Dotierstoffe in die Source/Drain-Regionen 64 implantiert werden, indem geeignete Dotierstoffe implantiert werden, um die Dotierstoffen in den Finnen 52 zu komplementieren. Zum Beispiel können p-Dotierstoffe wie Bor, Gallium, Indium oder dergleichen implantiert werden, um eine PMOS-Vorrichtung zu bilden. Alternativ können n-Typ-Dotierstoffe wie Phosphor, Arsen, Antimon oder dergleichen implantiert werden, um eine NMOS-Vorrichtung zu bilden. Diese Dotierstoffe können unter Verwendung der Dummy-Gates und der Gate-Abstandhalter 62 als Masken implantiert werden. Es können jedoch auch andere geeignete Verfahren, Schritte oder dergleichen verwendet werden, um die Dotierstoffe zu implantieren. Zum Beispiel können mehrere Implantationsprozesse unter Verwendung verschiedener Kombinationen von Abstandhaltern und Auskleidungen durchgeführt werden, um Source/Drain-Regionen mit einer bestimmten Form oder Eigenschaft zu bilden, die für einen gegebenen Zweck geeignet sind. Jedes dieser Prozesse kann zur Implantierung der Dotierstoffe verwendet werden, und die vorstehende Beschreibung soll die vorliegenden Ausführungsformen nicht auf die oben erläuterten Schritte beschränken.
  • Als Ergebnis der Epitaxieprozesse, die zur Bildung der epitaktischen Source/Drain-Regionen 64 verwendet wurden, weisen die oberen Oberflächen der epitaktischen Source/Drain-Regionen 64 Facetten auf, die sich seitlich nach außen über die Seitenwände der Finnen 52 hinaus ausdehnen. In der Ausführungsform wie in 2A bis 2C dargestellt verbleiben benachbarte epitaktische Source/Drain-Regionen 64 voneinander getrennt, nachdem der Epitaxieprozess abgeschlossen ist. In anderen Ausführungsformen, z.B. in 2D dargestellt, bewirken diese Facetten, dass benachbarte epitaktische Source/Drain-Regionen 64 desselben FinFETs sich zusammenfügen.
  • In 3A bis 3C wird ein Zwischenschichtdielektrikum (ILD) 66 (z.B. eine ILDo-Schicht) über dem Substrat 50 abgeschieden. Das ILD 66 kann ein dielektrisches Material enthalten und kann mittels jedes geeigneten Verfahrens, wie CVD, PECVD oder fließfähigem CVD (FCVD), abgeschieden werden. Dielektrische Materialien können Siliziumoxid (SiO2), Phospho-Silikatglas (PSG), Bor-Silikatglas (BSG), Bor-dotiertes Phospho-Silikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen umfassen. Andere Isoliermaterialien können verwendet werden, die durch jedes akzeptable Verfahren hergestellt sind.
  • In einigen Ausführungsformen ist eine Kontakt-Ätzstoppschicht zwischen der ILD 66 und den epitaktischen Source/Drain-Regionen 64, den Gate-Abstandhaltern 62 und den Dummy-Gateelektroden 60 angeordnet. Die Kontakt-Ätzstoppschicht kann ein dielektrisches Material wie Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen enthalten, das eine andere Ätzrate als das Material des ILD 66 aufweist, und kann in einer Abscheidungskammer abgeschieden werden, z.B. durch eine oder mehrere Prozesse von chemischer Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD), plasmaunterstützter chemischer Gasphasenabscheidung (PECVD), chemischer Niederdruck-Gasphasenabscheidung (LPCVD) oder dergleichen. Es können jedoch beliebige geeignete Materialien und beliebige geeignete Prozesse zur Abscheidung der Kontakt-Ätzstoppschicht verwendet werden.
  • In einigen Ausführungsformen kann die ILD 66, nach ihrer Ausbildung, getempert werden, z.B. durch einen ersten Temperprozess. In einer Ausführungsform kann der erste Temperprozess ein thermisches Tempern sein, bei dem das Substrat 50 und das ILD 66 z.B. in einer inerten Umgebung in einem Ofen erhitzt werden. Der erste Temperprozess kann bei einer Temperatur zwischen etwa 200 °C und etwa 1000 °C, z.B. etwa 500 °C, durchgeführt und über einen Zeitraum von etwa 60 s bis etwa 360 min, z.B. etwa 240 min, fortgeführt werden.
  • In einigen Ausführungsformen wird ein Planarisierungsprozess, z.B. ein CMP, durchgeführt, damit die obere Oberfläche des ILD 66 mit den oberen Oberflächen der Dummy-Gateelektroden 60 und der Gate-Abstandhalter 62 fluchtet.
  • In 4A bis 4C werden die Dummy-Gateelektroden 60 und die Dummy-Gatedielektrika 58 in einem oder mehreren Ätzschritten, z.B. einem Nassätzprozess, entfernt, so dass Ausnehmungen 68 gebildet werden. Jede Ausnehmung 68 legt eine Kanalregion einer jeweiligen Finne 52 frei. Jede Kanalregion ist seitlich zwischen benachbarten Paaren der epitaktischen Source/Drain-Regionen 64 angeordnet. Bei der Entfernung können die Dummy-Gatedielektrika 58 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gateelektroden 60 geätzt werden. Die Gate-Dummy-Dielektrika 58 können wahlweise entfernt werden, nachdem die Gate-Dummy-Elektroden 60 entfernt sind.
  • In 5A bis 5C werden Gatedielektrika 70 und Gateelektroden 72 für Ersatzgates gebildet. Die Ersatzgates können z.B. ein Gatedielektrikum, eine oder mehrere leitende Sperrschichten, eine oder mehrere Austrittsarbeitsschichten und ein leitendes Füllmaterial aufweisen. Die Gatedielektrika 70 werden in den Ausnehmungen 68 konform abgeschieden, z.B. auf den oberen Oberflächen und den Seitenwänden der Finnen 52 und auf den Seitenwänden der Gate-Abstandhalter 62. Die Gatedielektrika 70 können auch auf den oberen Oberflächen des ILD 66 gebildet werden. Gemäß einigen Ausführungsformen enthalten die Gatedielektrika 70 Siliziumoxid, Siliziumnitrid oder deren Mehrfachschichten.
  • In einigen Ausführungsformen enthalten die Gatedielektrika 70 ein High-k-Dielektrikum, und in diesen Ausführungsformen kann das Gatedielektrikum 70 einen k-Wert von mehr als etwa 7,0 aufweisen und ein Metalloxid oder ein Silikat aus Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen hiervon enthalten. Nach einigen Ausführungsformen enthält das High-k-Gatedielektrikum Materialien wie HfO2, ZrO2, HfZrOx, HfSiOx, HfSiON, ZrSiOx, HfZrSiOx, Al2O3, HfAlOx, HfAlN, ZrAlOx, La2O3, TiO2, Yb203 oder dergleichen und kann eine Einzelschicht oder eine Verbundschicht sein, die mittels eines Abscheidungsprozesses wie der Atomlagenabscheidung gebildet wird. Zur Bildung des High-k-Gatedielektrikums können jedoch beliebige geeignete Materialien und beliebige geeignete Prozesse verwendet werden.
  • Die Herstellungsverfahren der Gatedielektrika 70 können Molekularstrahlabscheidung (MBD), Atomlagenabscheidung, PECVD und dergleichen umfassen. In Ausführungsformen, bei denen Abschnitte des Dummy-Gatedielektrikums 58 in den Ausnehmungen 68 verbleiben, enthalten die Gatedielektrika 70 ein Material des Dummy-Gatedielektrikums 58 (z.B. SiO2).
  • Die Gateelektroden 72 werden jeweils über den Gatedielektrika 70 abgeschieden und füllen die verbleibenden Abschnitte der Ausnehmungen 68. Die Gateelektroden 72 können ein metallhaltiges Material wie TiN, TiO, TaN, TaC, Co, Ru, Al, W, Kombinationen hiervon oder Mehrfachschichten hiervon enthalten. Die Gateelektroden .72 können durch ein Abscheidungsverfahren z.B. Atomlagenabscheidung (ALD) gebildet werden. Die Gateelektroden 72 können eine beliebige Anzahl von Auskleidungsschichten, Austrittsarbeit-Anpassungsschichten, Füllmaterialien aufweisen.
  • Gemäß einigen Ausführungsformen können eine oder mehrere Diffusionssperrschichten und eine oder mehrere Austrittsarbeitsanpassungsschichten als mehrere gestapelte Schichten ausgebildet sein. Zum Beispiel können die Sperrschichten als eine Schicht aus Titannitrid (TiN) gebildet werden, die mit Silizium dotiert sein kann (oder auch nicht). Die Austrittsarbeitsanpassungsschicht kann im Fall eines p-Typ-FinFET mit einer zugehlörigen Gateelektrode 72 als eine gestapelte Schicht gebildet werden, die Ti, Al, TiAl, TiAlN, Ta, TaN, TiAlC, TaAlCSi, TaAlC, TiSiN oder dergleichen enthält. Wenn ein n-Typ-FinFET mit einer zugehörigen Gateelektrode 72 gebildet wird, kann die Austrittsarbeitsanpassungsschicht mit einer zugehörigen Gateelektrode 72 als eine gestapelte Schicht gebildet werden, die TiN, TaN, TiAl, W, Ta, Ni, Pt oder dergleichen enthält. Nach der Abscheidung der Austrittsarbeitsanpasssungsschicht(en) in diesen Ausführungsformen kann eine Sperrschicht (z.B. eine weitere TiN-Schicht) gebildet werden.
  • Gemäß einigen Ausführungsformen kann das leitende Füllmaterial aus einem Material wie Wolfram, Kobalt, Kupfer, Ruthenium, Aluminium oder dergleichen gebildet werden. Das leitende Füllmaterial wird über dem Gatedielektrikum, der einen oder den mehreren leitenden Sperrschichten und der einen oder den mehreren Austrittsarbeitsanpassungsschichten abgeschieden, so dass die verbleibenden Zwischenräume zwischen den jeweiligen Abstandhaltern 62 einer jeweiligen Gateelektrode 72 gefüllt oder überfüllt werden.
  • Nach dem Füllen (oder Überfüllen) der Gateelektroden 72 kann ein Planarisierungsprozess, z.B. ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der Gatedielektrika 70 und des Materials der Gateelektroden 72 zu entfernen, wobei die überschüssigen Abschnitte über der oberen Oberfläche des ILD 66 liegen. Die verbleibenden Abschnitte des Materials der Gateelektroden 72 und der Gatedielektrika 70 bilden somit Ersatzgates der resultierenden FinFETs. Die Gateelektroden 72 und die Gatedielektrika 70 können zusammen als Gatestapel 74 bezeichnet werden. Die Gatestapel 74 erstrecken sich entlang der Seitenwände einer Kanalregion der Finnen 52.
  • In einigen Ausführungsformen kann das ILD 66 nach dem Planarisieren des ILD 66 und dem Freilegen der planaren Oberflächen der Gatestapel 74 und der Gate-Abstandshalter 62 erneut getempert werden, z.B. durch einen zweiten Temperprozess. In einer Ausführungsform kann der zweite Temperprozess ein thermisches Tempern sein, bei dem das Substrat 50 und das ILD 66 z.B. in einer inerten Umgebung in einem Ofen erhitzt werden. Der zweite Temperprozess kann bei einer Temperatur zwischen etwa 200 °C und etwa 1000 °C, z.B. etwa 500 °C, durchgeführt und über einen Zeitraum von etwa 60 s bis etwa 360 min, z.B. etwa 240 min, fortgeführt werden.
  • Soweit ausgebildet, weisen die Gatestapel 74 eine Breite W2 auf. In einigen Ausführungsformen liegt die Breite W2 in einem Bereich von etwa 6 nm bis etwa 300 nm. Wie nachstehend erläutert, wird der Abstand D1 zwischen den Finnen 52 (siehe 1A) der Breite W2 der gebildeten Gatestapel 74 entsprechend gewählt.
  • 5A veranschaulicht weitere Referenzquerschnitte, die in späteren Zeichnungen verwendet werden. Der Querschnitt A-A' liegt zwischen den Finnen 52 und parallel zu einer Längsachse der Finnen 52. Der Querschnitt B-B' ist senkrecht zu dem Querschnitt A-A' und liegt entlang einer Längsachse eines Gatestapels 74 und in einer Richtung, die z.B. senkrecht zu dem Stromfluss zwischen den epitaktischen Source/Drain-Regionen 64 der FinFETs verläuft. Der Querschnitt C-C' ist parallel zu dem Querschnitt B-B' und erstreckt sich durch die epitaktischen Source/Drain-Regionen 64 der FinFETs. Zwecks Klarheit beziehen sich die nachfolgenden Zeichnungen auf diese Referenzquerschnitte.
  • 6A-19C und 21A-22C stellen Querschnittsansichten dar, die durch eine Zwischenstruktur aufgenommen sind, welche mittels der in den jeweiligen Zeichnungen dargestellten Zwischenstadien gebildet wird. 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 21A und 22A (die „A-Querschnittsansichten“) sind entlang der Linie A-A' in 5A aufgenommen, mit der Ausnahme einer unterschiedlichen Anzahl von Gatestapeln 74. 6B, 7B, 8B, 9B, 10B, 11B, 12B, 13B, 14B, 15B, 16B, 17B, 18B, 19B, 21B und 22B (die „B-Querschnittsansichten“) sind entlang der Linie B-B' in 5A aufgenommen, mit der Ausnahme einer unterschiedlichen Anzahl von Finnen 52. 6C, 7C, 8C, 9C, 10C, 11C, 12C, 13C, 14C, 15C, 16C, 17C, 18C, 19C, 21C und 22C (die „C-Querschnittsansichten) sind Ansichten, die entlang der Linie C-C' in 5A aufgenommen sind, mit der Ausnahme einer unterschiedlichen Anzahl von Finnen 52. Es ist zu beachten, dass die in 5A dargestellten Querschnitte A-A', B-B' und C-C' auf einer beispielhaften FinFET-Struktur dargestellt sind und die Querschnittsansichten in 6A-19C und 21A-22C relativ zueinander unterschiedlich angeordnet sind. Diese relativen Anordnungen dieser Querschnittsansichten sind in 6A-19C und 21A-22C dargestellt.
  • Ferner werden die A-Querschnittsansichten entlang der Linie A-A' aufgenommen, die in Verbindung mit den B- und C-Querschnittsansichten dargestellt ist, um eine Reihe von Gatestrukturen in einer Richtung parallel zu den Finnen der hergestellten FinFETs zu zeigen. Die B-Querschnittsansichten werden entlang der Linie B-B' aufgenommen, die in Verbindung mit den A- und C-Querschnittsansichten dargestellt ist, um eine Gatestruktur der Reihe von Gatestrukturen in einem Bereich eines Cut-Metallgates (CMG) der jeweiligen Zwischenstrukturen in einer Richtung senkrecht zu den Finnen der hergestellten FinFETs zu zeigen. Die C-Querschnittsansichten sind entlang der Linie C-C' aufgenommen, die in den zugehörigen A- und B-Querschnittsansichten dargestellt ist, um einen Bereich einer ILDo/EPI-Schnittstelle zu zeigen, die mit dem Schnitt-Metallgate (CMG) der jeweiligen Zwischenstrukturen in einer Richtung senkrecht zu den Finnen der hergestellten FinFETs verbunden ist.
  • 6A-16C veranschaulichen die Zwischenstadien bei der Herstellung von FinFETs mit einem Schnitt-Metallgate gemäß einigen Ausführungsformen. 6A-6C veranschaulichen eine Zwischenstruktur, die der Zwischenstruktur in 5A-5C ähnlich ist und sich in dem gleichen Schritt in dem Herstellungsprozess der FinFETs befindet. In 6A sind vier Gatestapel 74 auf dem Substrat 50 dargestellt, und in 6B und 6C sind zwei Paare der Finnen 52 in den jeweiligen Ansichten dargestellt. Obwohl die vier Gatestapel 74 in einem gleichen Bereich des Substrats 50 dargestellt sind, wird der Fachmann verstehen, dass diese Gatestapel 74 physikalisch voneinander getrennt sein können und eine beliebige Anzahl von Vorrichtungsmerkmalen (z.B. andere aktive Vorrichtungen, dotierte Regionen, Isolationsstrukturen usw.) zwischen den Gatestapeln 74 angeordnet sein kann. Zum Beispiel kann das äußerste rechte Gate 74 in 6A-16C in einem Eingangs/Ausgangsbereich des Substrats 50 sein, während die drei äußersten linken Gatestapel 74 in 6A-16C in einem Speicherbereich des Substrats sein können, z.B. in einem Bereich eines statischen Direktzugriffsspeichers (SRAM). In einigen Ausführungsformen können die Gatestapel 74 unterschiedliche Kanallängen aufweisen. Wie in 6A-16C dargestellt, ist der äußerste rechte Gatestapel 74 zum Beispiel breiter als die anderen abgebildeten Gatestapel 74, so dass der äußerste rechte Gatestapel 74 eine größere Kanallänge als die anderen abgebildeten Gatestapel 74 aufweisen kann.
  • 7A-7C veranschaulichen einige erste Schritte zur Herstellung eines „Schnitt-Metallgates“ (cut metal gate, CMG) durch einen oder mehrere der Gatestapel 74 der in 6A-6C dargestellten Zwischenstruktur. Nachdem die Gatestapel 74 planarisiert sind, kann eine Hartmaskenschichtenreihe über der planarisierten Oberfläche der Gatestapel 74 und des ILD 66 gebildet werden.
  • In einigen Ausführungsformen kann eine erste Schicht in der Maskierungsschichtenreihe eine Ätzstoppschicht 80 sein. Die Ätzstoppschicht 80 kann über den planarisierten Oberflächen der Gatestapel 74 und des ILD 66 durch Abscheidung eines Materials wie Si, TiN, SiN, SiO2, Kombinationen hiervon oder dergleichen mittels Abscheidungsverfahrens wie Atomlagenabscheidung (ALD), plasmaunterstützte chemische Gasphasenabscheidung (PECVD), chemische Gasphasenabscheidung (CVD) oder dergleichen gebildet werden. Zur Bildung der Ätzstoppschicht 80 können jedoch beliebige geeigneten Materialien und beliebige geeigneten Verfahren verwendet werden.
  • Über der Ätzstoppschicht 80 kann eine Hartmaskenschicht 82 als zweite Schicht der Maskenschichtenreihe abgeschieden werden. Die Hartmaskenschicht 82 wird über der Ätzstoppschicht 80 aus einem zweiten Hartmaskenmaterial wie SiN, SiO2, Kombinationen hiervon oder dergleichen gebildet. Das zweite Hartmaskenmaterial, das zur Bildung der Hartmaskenschicht 82 verwendet wird, ist verscheiden von dem ersten Hartmaskenmaterial, das zur Bildung der Ätzstoppschicht 80 verwendet wird. Somit kann die Ätzstoppschicht 80 als Ätzstopp einer nachfolgenden Strukturierung der Hartmaskenschicht 82 dienen. Gemäß einigen Ausführungsformen kann die Hartmaskenschicht 82 über der Ätzstoppschicht 80 mittels eines Abscheideverfahrens wie Atomlagenabscheidung (ALD), plasmaunterstützte chemische Gasphasenabscheidung (PECVD), chemische Gasphasenabscheidung (CVD) oder dergleichen aufgetragen werden. Für die Hartmaskenschicht 82 in der ersten Hartmaskenschichtenreihe kann jedoch jedes geeignete Material und jeder geeignete Herstellungsprozess verwendet werden.
  • 8A-8C veranschaulichen einen Abscheidungs- und Strukturierungsprozess zur Bildung von Öffnungen 84 durch eine Photoresistschicht 86, die über der Hartmaskenschicht 82 abgeschieden ist. Je Gemäß einigen Ausführungsformen kann die Photoresistschicht 86 über der Hartmaskenschicht 82 als dritte Schicht aus der Maskenschichtenreihe abgeschieden werden. Die Photoresistschicht 86 kann mit jedem geeigneten Abscheidungsverfahren abgeschieden werden, kann mit jeder geeigneten Dicke ausgebildet werden und kann mit jedem geeigneten Photolithographieverfahren strukturiert werden, um die Öffnungen 84 durch die Photoresistschicht 86 zu bilden und um Oberflächen der Hartmaskenschicht 82 der ersten Maskierungsschichtenreihe in Bereichen freizulegen, die einen oder mehrere der Gatestapel 74 überlagern.
  • 9A-9C zeigen eine Übertragung der Struktur der Photoresistschicht 86 in 8A-8C in die Hartmaskenschicht 82 mittels eines ersten Ätzmittels zur Bildung einer Struktur von Öffnungen 88 durch die Hartmaskenschicht 82. In einigen Ausführungsformen kann das erste Ätzmittel Reaktionsgase verwenden, die eine größere Ätzselektivität für das Hartmaskenmaterial aufweisen, welches zur Bildung der Hartmaskenschicht 82 verwendet wird, als das Hartmaskenmaterial, welches zur Bildung der Ätzstoppschicht 80 verwendet wird. Als solche dient die Ätzstoppschicht 80 als Ätzstoppschicht, und Bereiche der Ätzstoppschicht 80, die über einem oder mehreren der Gatestapel 74 liegen, werden durch die Öffnungen 88 freigelegt. Bei einigen Ausführungsformen kann der Ätzprozess z.B. unter Verwendung von kohlenstoff- und fluorhaltigen Gasen wie CF4, CH2F2, CHF3 oder dergleichen durchgeführt werden. Für das erste Ätzmittel kann jedoch jedes geeignete Gas verwendet werden.
  • Nach einigen Ausführungsformen können die Öffnungen 88 in 9A mit einer oder mehreren Breiten W88X zwischen etwa 5 nm und etwa 500 nm, wie etwa 100 nm, und in 9B und 9C mit einer oder mehreren Breiten W88Y zwischen etwa 5 nm und etwa 50 nm, wie etwa 30 nm, ausgebildet sein. Für die Öffnungen 88 können jedoch beliebige geeignete Breiten verwendet werden. Sobald die Öffnungen 88 gebildet sind, wird die verbleibende Photoresistschicht 86 entfernt. Die verbleibende Photoresistschicht 86 kann mit jedem geeigneten, in der Technik bekannten Verfahren zur Entfernung von Photoresistschichten entfernt werden.
  • 10A-10C veranschaulichen eine Verengung der Öffnungen 88, um schmale Öffnungen 90 durch eine erneute Abscheidung des zweiten harten Maskenmaterials als abdeckende (blanket) Maskenschicht 92 zu bilden. Die abdeckende Maskenschicht 92 kann z.B. durch ein konformes Abscheideverfahren wie chemische Gasphasenabscheidung (CVD) oder Atomlagenabscheidung (ALD) derart gebildet werden, dass die abdeckende Maskenschicht 92 die freigelegten Oberflächen der Ätzstoppschicht 80 auskleidet, die freigelegten Oberflächen der Hartmaskenschicht 82 auskleidet und die Seitenwände der Öffnungen 88 durch die Hartmaskenschicht 82 auskleidet. Gemäß einigen Ausführungsformen kann die abdeckende Maskenschicht 92 aus dem gleichen Hartmaskenmaterial (z.B. Siliziumnitrid) gebildet sein, das zur Bildung der Hartmaskenschicht 82 verwendet wird. In Ausführungsformen wird die abdeckende Maskenschicht 92 mit einer hochgradig gleichförmigen Dicke zwischen etwa 10 Ä und etwa 100 Ä, z.B. etwa 50 Ä, ausgebildet. So können die schmalen Öffnungen 90 in 10A zu einer oder mehreren Breiten W90X zwischen etwa 5 nm und etwa 500 nm, z.B. etwa 100 nm, und in 10B und 10C zu einer oder mehreren Breiten W90Y zwischen etwa 5 nm und etwa 50 nm, z.B. etwa 30 nm, gebildet werden. Für die schmalen Öffnungen 90 können jedoch beliebige geeignete Breiten verwendet werden.
  • 11A-11C veranschaulichen einen anisotropen Ätzprozess, der durchgeführt wird, um Abschnitte der abdeckenden Maskenschicht 92 zu entfernen, die die Böden der schmalen Öffnungen 90 auskleidet. Die Ätzstoppschicht 80 dient als Ätzstoppschicht während des anisotropen Ätzprozesses. Somit werden zumindest Abschnitte der Bereiche der Ätzstoppschicht 80, die über einem oder mehreren der Gatestapel 74 liegen, durch die schmalen Öffnungen 90 erneut freigelegt. Bei der anisotropen Ätzung werden die horizontalen Abschnitte der abdeckenden Maskenschicht 92 entfernt, die die Böden der schmalen Öffnungen 90 auskleiden, während die verbleibenden vertikalen Abschnitte an den Seitenwänden der schmalen Öffnungen 90 intakt bleiben. Somit bilden die vertikalen Abschnitte an den Seitenwänden der schmalen Öffnungen 90 volle Ringe mit Abmessungen, die den Breiten W90X und W90Y entsprechen, wie in 10A-10C dargestellt, und die den Schnittlinien A-A', B-B', C-C' in 6A-6C entsprechen. In einigen Ausführungsformen kann der anisotrope Ätzprozess durchgeführt werden, um die abdeckende Maskenschicht 92, die die Böden der schmalen Öffnungen 90 auskleidet, zu entfernen, z.B. unter Verwendung von kohlenstoff- und fluorhaltigen Gasen wie CF4, CH2F2, CHF3 oder dergleichen. Für den anisotropen Ätzprozess können jedoch beliebige geeignete Gase verwendet werden.
  • 12A-12C zeigen einen Schnitt-Metallgate-Ätzprozess (CMG Ätzprozess), der durchgeführt wird, um die freigelegten Abschnitte der Bereiche der Ätzstoppschicht 80 zu entfernen und um einen oder mehrere Zielabschnitte der Gatestapel 74 (die als Schnitt-Metallgate-Region der Gatestapel 74 bezeichnet werden können), die zugehörigen Gate-Abstandhalter 62 und Abschnitte des ILD 66 zu entfernen, um CMG-Gräben 94 zu bilden. Dieser CMG-Ätzprozess trennt die einen oder mehreren Zielabschnitte der Gatestapel 74 in erste metallische Gateabschnitte 74a und zweite metallische Gateabschnitte 74b, wodurch die ersten Abschnitte effektiv von den zweiten Abschnitten „abgeschnitten“ werden, wie in 12B dargestellt. Der CMG-Ätzprozess trennt auch den einen oder die mehreren Zielabschnitte des ILD 66 der Source/Drain-Regionen in erste ILD-Abschnitte 66a und zweite ILD-Abschnitte 66b, wodurch die ersten Abschnitte effektiv von den zweiten Abschnitten „geschnitten“ werden, wie in 12C dargestellt. Gemäß einigen Ausführungsformen umfasst der CMG-Ätzprozess ein Trockenätzen unter Verwendung von chlor- oder fluorhaltigen Gasen wie Cl2, NF3, SiCl4, BCl3, O2, N2, H2, Ar, Kombinationen hiervon oder dergleichen. Für den CMG-Ätzprozess können jedoch beliebige geeignete Trockenätzgase verwendet werden.
  • In einigen Ausführungsformen werden die CMG-Gräben 94 bis zu einer ersten Tiefe P1 in einem ersten Abschnitt der CMG-Gräben 94 und bis zu einer zweiten Tiefe P2 in einem zweiten Abschnitt der CMG-Gräben 94 ausgebildet. Die ersten Abschnitte der CMG-Gräben 94 werden ausgebildet, indem die Materialien der Zielabschnitte der Gatestapel 74 entfernt werden, die Materialien der Zielabschnitte der Gate-Abstandshalter 62 entfernt werden und die Materialien von Abschnitten der ILD 66 entfernt werden, die unter den Zielabschnitten der Gatestapel 74 und den Zielabschnitten der Gate-Abstandhalter 62 liegen. Somit werden die ersten Abschnitte der CMG-Gräben 94 mit einer ersten Breite W94X1 ausgebildet, die den Breiten der Zielabschnitte der Gatestapel 74 und den Dicken der Gate-Abstandhalter 62 in dem ILD 66 entspricht.
  • Die zweiten Abschnitte der CMG-Gräben 94 werden ausgebildet, indem die Materialien der Deckmaskenschicht 92 entfernt werden, die entlang der vertikalen Seitenwände der Öffnungen 88 durch die Hartmaskenschicht 82 gebildet sind, und indem die Materialien der Abschnitte des ILD 66 entfernt werden, die unter der abdeckenden Maskenschicht 92 liegen, welche entlang der vertikalen Seitenwände der Öffnungen 88 durch die Hartmaskenschicht 82 gebildet ist. Somit werden die zweiten Abschnitte der CMG-Gräben 94 mit einer zweiten Breite W94X2 ausgebildet, die den Breiten der Öffnungen W88X in der Hartmaskenschicht 82 entspricht.
  • 12B, die entlang der Schnittlinie B-B' nahe oder in der Mitte der CMG-Gräben 94 aufgenommen ist, zeigt, dass die CMG-Gräben 94 bis zu der ersten Tiefe P1 gebildet sind, bei der die Ziel-Gatestapel 74 vollständig in ihre ersten Abschnitte 74a und zweiten Abschnitte 74b getrennt (d.h. „geschnitten“) sind. 12C, die entlang der Schnittlinie C-C' nahe oder in einem Bereich der Source/Drain-Regionen 64 der CMG-Gräben 94 aufgenommen ist, zeigt, dass die CMG-Gräben 94 bis zu der zweiten Tiefe P2 gebildet sind, bei der ein Abschnitt des ILD 66 über den Isolationsregionen 56 verbleibt, die einen Abschnitt der Finnen 52 von benachbarten Vorrichtungen trennen.
  • Wie in 12A-12C weiter dargestellt, kann während des CMG-Ätzprozesses ein Restnebenproduktmaterial 96 (z.B. ein Polymer) als Nebenprodukt von Reaktionen zwischen den Materialien der Hartmaskenschicht 82, den Materialien der Ätzstoppschicht 80, den Materialien der Ziel-Gatestapel 74, den Materialien der Gate-Abstandhalter 62, den Materialien des ILD 66 und den Reaktionsgasen gebildet werden. Zum Beispiel kann, wie in 12A-12C dargestellt, das Restnebenproduktmaterial 96 über der Hartmaskenschicht 82 und entlang der Seitenwände der CMG-Gräben 94 gebildet sein.
  • 13A-13C veranschaulichen das Entfernen des Restnebenproduktmaterials 96. Nachdem die CMG-Gräben 94 ausgebildet sind, wird ein Polymerentfernungsverfahren durchgeführt, um das Polymer-Restnebenprodukt 96 zu entfernen. Zum Beispiel kann eine Nicht-Plasma-Rezeptur mit HF/NH3-Gas verwendet werden, um das Polymermaterial zu entfernen. Die Nicht-Plasma-Rezeptur mit HF/NH3-Gas hat eine geringe Selektivität gegenüber Metall und kann so eingestellt werden, dass es eine andere Selektivität gegenüber SiN aufweist, indem Drücke und Temperaturen während der Entfernung des Polymer-Nebenprodukts 96 angepasst werden.
  • Nachdem das CMG-Polymer-Nebenprodukt 96 entfernt worden ist, kann eine Nassreinigung durchgeführt werden, um eine saubere Oberfläche der CMG-Gräben 94 für die weitere Verarbeitung zu gewährleisten. Gemäß einigen Ausführungsformen kann eine Lösung z.B. eine SC-1- oder SC-2-Reinigungslösung für den Nassreinigungsprozess verwendet werden. Es können jedoch auch andere Lösungen wie eine Mischung aus H2SO4 und H2O2 (bekannt als SPM) oder eine Lösung aus Fluorwasserstoff (HF) verwendet werden. Jede geeignete Lösung oder jeder geeignete Prozess kann für den Nassreinigungsprozess verwendet werden und ist vollständig in den Geltungsbereich der Ausführungsformen aufzunehmen.
  • Gemäß einigen Ausführungsformen können die CMG-Gräben 94, nachdem das CMG-Polymer-Nebenprodukt 96 entfernt worden ist, bis zu einer ersten Tiefe P1 zwischen etwa 50 nm und etwa 300 nm und bis zu einer ersten Breite W94X1 zwischen etwa 5 nm und etwa 500 nm, z.B. etwa 100 nm, gebildet werden. Die CMG-Gräben 94 können auch bis zu einer zweiten Tiefe P2 zwischen etwa 48 nm und etwa 298 nm, z.B. etwa 198 nm, und bis zu einer zweiten Breite W94X2 zwischen etwa 1 nm und etwa 10 nm, z.B. etwa 4 nm, gebildet werden. Für die erste Tiefe P1 und die zweite Tiefe P2 der CMG-Gräben 94 können jedoch beliebige geeignete Tiefen und beliebige geeignete Breiten verwendet werden, und für die erste Breite W94X1 und die zweite Breite W94X2 der CMG-Gräben 94 können beliebige geeignete Breiten verwendet werden.
  • Ferner können die CMG-Gräben 94 z.B. eine U-, V- oder quadratische Form aufweisen, wenn sie in den Querschnitten in 13B und 13C und den nachfolgenden Zeichnungen in den gleichen Querschnitten betrachtet werden. In der Ausführungsform der 13A-13C weisen die CMG-Gräben 94 eine quadratische Form auf, obwohl auch andere Formen möglich sind und vollständig in den Geltungsbereich der Ausführungsformen aufzunehmen sind (siehe z.B. 21A-22C).
  • 14A-14C zeigen die Abscheidung einer Sperrschicht 100 über der Struktur der 13A-13C. Die Sperrschicht 100 kann dazu beitragen, die Diffusion der Materialien der CMG-Gräben 94 in die Gatestapel 74 während der nachfolgenden Verarbeitung zu verhindern. In einigen Ausführungsformen kann die Sperrschicht 100 Siliziumnitrid oder dergleichen enthalten. Die Sperrschicht 100 kann z.B. eine Dielektrizitätskonstante in einem Bereich von etwa 6,5 bis etwa 8 aufweisen. Die Sperrschicht 100 kann mittels eines Abscheidungsprozesses wie ALD konform abgeschieden werden. Die Sperrschicht 100 kann bis zu einer Dicke von etwa 1 nm bis etwa 15 nm, z.B. etwa 5 nm, auf jeder Seite der CMG-Gräben 94 abgeschieden werden.
  • In einer Ausführungsform ist die Sperrschicht 100 eine Siliziumnitridschicht, die durch einen plasmaunterstützten Atomlagenabscheidungsprozess (PEALD) abgeschieden wird. In dieser Ausführungsform kann der PEALD-Prozess bei einer Temperatur in einem Bereich von 300 °C bis etwa 600 °C durchgeführt werden. Ferner in dieser Ausführungsform kann der PEALD-Prozess, der die Siliziumnitridschicht bildet, Vorläufer von Diiodosilan (SiH2I2) und NH3 enthalten.
  • 14A-14C veranschaulichen ferner eine Sauerstoffsperrschicht 102, die konform über der Sperrschicht 100 abgeschieden ist. In einer Ausführungsform kann die Sauerstoffsperrschicht 102 als eine Schicht aus amorphem Siliziummaterial oder dergleichen ausgebildet sein. In einem Beispiel, in dem die Sauerstoffsperrschicht 102 eine Siliziumschicht 102 ist, kann die Siliziumschicht 102 bis zu einer Dicke in einem Bereich von etwa 2 Ä bis etwa 10 Ä, z.B. etwa 5 Ä, auf jeder Seite der CMG-Gräben 94 abgeschieden werden. In der Ausführungsform der 14A-14C ist die Siliziumschicht 102 mit einer Dicke von weniger als etwa 5 Ä abgeschieden. Die Siliziumschicht 102 kann mittels eines Abscheidungsprozesses wie CVD konform abgeschieden werden. Die Siliziumschicht 102 wirkt als eine Oxidationsbarriere für die darunter liegende Sperrschicht 100 und die Gatestapel 74. In einigen Ausführungsformen kann die Sauerstoffsperrschicht 102 aus anderen geeigneten Materialien gebildet sein, die niedrige k-Werte aufweisen, und wird als eine Oxidationsbarriere für die darunterliegende Sperrschicht 100 und die Gatestapel 74 wirken.
  • In einer Ausführungsform wird die Siliziumschicht 102 durch CVD in einem Ofen bei einer Temperatur in einem Bereich von etwa 350 bis etwa 450 °C, bei einem Druck von etwa 1 bis etwa 3 Torr, mit einem Disilanfluss von etwa 0,3 bis etwa 0,5 Standardlitern pro Minute (slm) und einem N2-Trägerfluss von etwa 0 bis 1 slm abgeschieden.
  • In einer anderen Ausführungsform wird die Siliziumschicht 102 durch PEALD in einer einzelnen Waferkammer bei einer Temperatur in einem Bereich von etwa 300 °C bis etwa 600 °C, bei einem Druck von etwa 10 bis etwa 20 Torr, mit dem Vorläufer Diiodosilan (SiH2I2) und einem N2-Fluss von etwa 200 bis etwa 2000 slm, z.B. etwa 800 slm, bei einer Radiofrequenz von etwa 600 bis etwa 800 Watt für etwa 0,2 bis etwa 10 Minuten, z.B. etwa einer Minute, abgeschieden.
  • In einer anderen Ausführungsform wird die Siliziumschicht 102 durch PEALD in einem Ofen bei einer Temperatur in einem Bereich von etwa 200 °C bis etwa 500 °C, bei einem Druck in einem Beriech von etwa 2 bis etwa 5 Torr, mit dem Vorläufer N-(Diethylaminosilyl)-N-ethylethanamin (C8H22N2Si) und einer Ar-Flussgeschwindigkeit in einem Bereich von etwa 0,5 bis etwa 10 slm, z.B. 2 slm, bei einer Radiofrequenz von etwa 15 bis 100 Watt und mit einer Zeitspanne in einem Bereich von etwa 0,2 bis etwa 10 Minuten, z.B. einer Minute, abgeschieden.
  • Nach der Abscheidung der Siliziumschicht 102 wird ein Oxidationsprozess durchgeführt, um zumindest einen Abschnitt der Siliziumschicht 102 in eine Siliziumoxidschicht umzuwandeln. In einer Ausführungsform umfasst der Oxidationsprozess eine in-situ-O2-Spülungsoxidationsverfahren. In einer Ausführungsform umfasst das Oxidationsverfahren eine in-situ-O2-Einweichung in einem Ofen bei einer Temperatur in einem Bereich von etwa 350 °C bis 450 °C, bei einem Druck in einem Bereich von etwa 1 bis etwa 3 Torr, mit einer O2-Flussrate in einem Bereich von etwa 0,2 bis etwa 10 slm und für eine Zeitspanne in einem Region von etwa 2 Minuten bis etwa 30 Minuten. In einer Ausführungsform, in der die Siliziumschicht 102 so ausgebildet ist, dass sie eine Dicke von weniger als etwa 5 Ä aufweist, wird die Siliziumschicht 102 durch den Oxidationsprozess vollständig in eine Siliziumoxidschicht umgewandelt.
  • In einer anderen Ausführungsform wird der Oxidationsprozess durch Aufbrechen des Vakuums durchgeführt, um die Siliziumschicht 102 der Umgebungsatmosphäre auszusetzen, während sich die Vorrichtung in der Warteschlange für den nächsten Verarbeitungsschritt befindet, wie nachstehend mit Bezug auf 15A-15C beschrieben.
  • In einigen Ausführungsformen kann nach dem Oxidationsprozess die kombinierte Dicke der verbleibenden Siliziumschicht 102 und der neu gebildeten Siliziumoxidschicht auf jeder Seite der CMG-Gräben 94 etwa 0,4 nm bis etwa 1,5 nm betragen.
  • In 15A-15C wird ein Füllmaterial 104 über der oxidierten Struktur aus 14A-14C abgeschieden. Die CMG-Gräben 94 können mit dem Füllmaterial 104 gefüllt werden. In 15A-15C und den nachfolgenden Zeichnungen ist die oxidierte Siliziumschicht als Teil des Füllmaterials 104 dargestellt, da die Materialzusammensetzung die gleiche sein kann. Das Füllmaterial 104 kann ein dielektrisches Material wie Siliziumoxid, Siliziumnitrid, Siliziumoxycarbid und/oder Siliziumoxycarbonitrid sein, worin Kohlenstoff zwischen etwa 1 Gew.-% und 10 Gew.-% der Verbindung und/oder worin Stickstoff weniger als etwa 50 Gew.% der Verbindung ausmacht, und kann durch die Formel (Si)(i-y)Ny, (SiO)(i-x)Cx und/oder (SiO)(1-x-y)CxNy dargestellt werden, wobei x = 0,01-0,1 und y < 0,5. Das Füllmaterial 104 kann mittels eines Abscheidungsprozesses wie PEALD, PECVD, ALD, CVD oder dergleichen abgeschieden werden. In einer Ausführungsform ist das Füllmaterial 104 Siliziumoxid mit einer Dielektrizitätskonstante von etwa 3,5 bis etwa 5. In einer Ausführungsform kann das Füllmaterial 104 abgeschieden werden, um die CMG-Gräben 94 bis zu einer Höhe über der oberen Oberfläche der Hartmaskenschicht 82 zu überfüllen.
  • In einer Ausführungsform wird das Füllmaterial von PEALD mit den Vorläufern N-(Diethylaminosilyl)-N-ethylethanamin (C8H22N2Si) und O2 abgeschieden.
  • In einer Ausführungsform können jeweils die Abscheidung der Sperrschicht 100, die Abscheidung der Siliziumschicht 102 und die Oxidation der Siliziumschicht 102 in einer einzelnen Kammer durchgeführt werden. In anderen Ausführungsformen wird die Abscheidung der Sperrschicht 100 in einer separaten Kammer durchgeführt.
  • In einer Ausführungsform können die Abscheidung der Siliziumschicht 102, die Oxidation der Siliziumschicht 102 und die Abscheidung des Füllmaterials 104 jeweils in einer einzelnen Kammer durchgeführt werden. In dieser Ausführungsform wird die Abscheidung der Sperrschicht 100 in einer separaten Kammer durchgeführt.
  • In einer Ausführungsform ist die gesamte oder im Wesentlichen die gesamte Siliziumschicht 102 oxidiert, nachdem die Siliziumschicht 102 zu einer Dicke von weniger als etwa 5 Ä abgeschieden ist, die Siliziumschicht 102 oxidiert ist und das Füllmaterials 104 aus Siliziumoxid abgeschieden ist. Somit sind in dieser speziellen Ausführungsform sowohl die oxidierte Siliziumschicht 102 als auch das Füllmaterial 104 aus Siliziumoxid gebildet und liegen über der Sperrschicht 100 in den CMG-Gräben 94.
  • 16A-16C veranschaulichen eine Planarisierung des Füllmaterials 104, die z.B. mittels eines chemisch-mechanischen Planarisierungsprozesses (CMP) durchgeführt werden kann, um das überschüssige Material des Füllmaterials 104 zu entfernen. Der CMP-Planarisierungsprozess kann so lange fortgeführt werden, bis die Ätzstoppschicht 80 vollständig entfernt ist, und so lange fortgeführt werden, bis die oberen Flächen des Füllmaterials 104, die Gatestapel 74 und die zugehörigen Gate-Abstandhalter 62 innerhalb einer planaren Oberfläche des ILD 66 freigelegt sind. Somit werden die CMG-Stopfen 106 aus dem verbleibenden Material der Sperrschicht 100, der Siliziumschicht 102 (falls vorhanden) und dem Füllmaterial 104 innerhalb des ILD 66 gebildet. In einigen Ausführungsformen können die Höhen der Gatestapel 74 und die Höhen der CMG-Stopfen 106 nach der Verkleinerung auf eine erste Gesamthöhe H1 zwischen etwa 50 nm und etwa 120 nm, z.B. etwa 100 nm, reduziert werden. Für die Gatestapel 74 und die CMG-Stopfen 106 können jedoch beliebige geeignete Höhen verwendet werden.
  • 17A-19C veranschaulichen Zwischenstadien bei der Herstellung von FinFETs mit einem Schnitt-Metallgate gemäß einigen anderen Ausführungsformen. Die Ausführungsform in 17A-19C ähnelt der Ausführungsform wie in 1-16C dargestellt mit der Ausnahme, dass in dieser Ausführungsform ein Abschnitt einer Sauerstoffsperrschicht 202 in der finalen Struktur nicht-oxidiert bleibt. In dieser Ausführungsform kann die Sauerstoffsperrschicht 202 dicker ausgebildet sein als die Sauerstoffsperrschicht 102 der vorherigen Ausführungsform, so dass der Oxidationsprozess nicht die gesamte Sauerstoffsperrschicht 202 oxidiert. Ähnlich wie bei der vorherigen Ausführungsform kann die Sauerstoffsperrschicht 202 z.B. eine Siliziumschicht 202 sein. Einzelheiten zu dieser Ausführungsform, die denjenigen der vorstehend beschriebenen Ausführungsform ähnlich sind, werden hier nicht wiederholt.
  • 17A-17C veranschaulichen ein Zwischenstadium der Verarbeitung, das demjenigen ähnlich ist, das vorstehend mit Bezug auf 14A-14C beschrieben ist, und die Beschreibung zur Herstellung dieses Zwischenstadiums der Verarbeitung wird hier nicht wiederholt. Wie in 17A-17C dargestellt, wird nach der Entfernung des Restnebenproduktmaterials 96 in 13A-13C eine Sperrschicht 200 über der Struktur der 13A-13C abgeschieden. Die zur Bildung der Sperrschicht 200 verwendeten Materialien und Verfahren können der vorstehend beschriebenen Sperrschicht 100 ähnlich sein, und die Beschreibung wird hier nicht wiederholt.
  • 17A-17C veranschaulichen ferner die Siliziumschicht 202, die konform über der Sperrschicht 200 abgeschieden ist. Die Siliziumschicht 202 kann zu einer Dicke in einem Bereich von etwa 5 Ä bis etwa 10 Ä auf jeder Seite der CMG-Gräben 94 abgeschieden werden. In der Ausführungsform der 17A-17C wird die Siliziumschicht 202 zu einer Dicke von größer oder gleich etwa 5 Ä abgeschieden. Die zur Bildung der Siliziumschicht 202 verwendeten Materialien und Prozesse können denjenigen ähnlich sein, die vorstehend mit Bezug auf die Siliziumschicht 102 beschrieben sind, und die Beschreibung wird hier nicht wiederholt.
  • Nach der Abscheidung der Siliziumschicht 202 wird ein Oxidationsprozess durchgeführt, um einen Abschnitt der Siliziumschicht 202 in eine Siliziumoxidschicht umzuwandeln, während ein Abschnitt der Siliziumschicht 202 verbleibt. Der Oxidationsprozess kann dem Oxidationsprozess ähnlich sein, der vorstehend mit Bezug auf 14A-14C beschrieben ist, und die Beschreibung wird hier nicht wiederholt. Da die Siliziumschicht 202 in dieser Ausführungsform dicker ausgebildet ist, wandelt der Oxidationsprozess nicht die gesamte Siliziumschicht 202 in eine Siliziumoxidschicht um, und ein Abschnitt der Siliziumschicht 202 verbleibt.
  • In 18A-18C wird ein Füllmaterial 204 über der oxidierten Struktur aus 17A-17C abgeschieden. Die zur Bildung des Füllmaterials 204 verwendeten Materialien und Verfahren können denjenigen ähnlich sein, die vorstehend mit Bezug auf das Füllmaterial 104 beschrieben sind, und die Beschreibung wird hier nicht wiederholt.
  • In 19A-19C wird das Füllmaterial 204 planarisiert, z.B. mittels des CMP-Planarisierungsprozesses, um das überschüssige Material des Füllmaterials 204 zu entfernen. Der CMP-Planarisierungsprozess kann fortgeführt werden, bis die Ätzstoppschicht 80 vollständig entfernt ist, und kann fortgeführt werden, bis die oberen Flächen des Füllmaterials 204, der Gatestapel 74 und der zugehörigen Gate-Abstandhalter 62 innerhalb einer planaren Fläche des ILD 66 freigelegt sind. Somit werden CMG-Stopfen 206 aus dem verbleibenden Material der Sperrschicht 200, der Siliziumschicht 202 und des Füllmaterials 204 gebildet, die innerhalb des ILD 66 angeordnet sind. In einigen Ausführungsformen können die Höhen der Gatestapel 74 und die Höhen der CMG-Stopfen 206 nach der Verkleinerung auf eine Gesamthöhe H2 zwischen etwa 50 nm und etwa 120 nm, z.B. etwa 100 nm, reduziert werden. Für die Gatestapel 74 und die CMG-Stopfen 206 können jedoch beliebige geeignete Höhen verwendet werden.
  • 20 veranschaulicht eine Halbleitervorrichtung nach zusätzlichen Schritten bei der Herstellung von FinFETs mit einem Schnitt-Metallgate.
  • Nach der Bildung der Schnitt-Metallgates z.B. in dem Stadium nach 16A-16C oder 19A-19C, wie in 20 dargestellt, wird ein ILD 76 über dem ILD 66 abgeschieden. In einigen Ausführungsformen ist das ILD 76 ein fließfähiger Film, der durch ein fließfähiges CVD-Verfahren gebildet wird. In einigen Ausführungsformen wird das ILD 76 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder dergleichen gebildet und kann mit jedem geeigneten Verfahren, wie CVD und PECVD, abgeschieden werden.
  • Ferner werden die Gate-Kontakte 78 und die Source/Drain-Kontakte (nicht abgebildet) über dem ILD 76 und dem ILD 66 gebildet. Öffnungen für die Source/Drain-Kontakte werden durch das ILD 66 und das ILD 76 gebildet, und Öffnungen für die Gate-Kontakte 78 werden durch das ILD 76 (und optional die Gate-Maske, falls vorhanden) gebildet. Die Gate-Kontakte 78 (oder Source/Drain-Kontakte) können einen Auskleidung (z.B. eine Diffusionssperrschicht, eine Haftschicht oder dergleichen) und ein leitfähiges Material aufweisen. Die Öffnungen können mit akzeptablen Photolithographie- und Ätztechniken hergestellt werden. Die Auskleidung und das leitende Material werden in den Öffnungen gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitende Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Das leitende Material kann durch einen Abscheidungsprozess wie CVD gebildet werden.
  • Ein Planarisierungsprozess, z.B. ein CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des ILD 76 zu entfernen. Die verbleibende Auskleidung und das leitende Material in den Öffnungen bilden die Source/Drain-Kontakte und die Gate-Kontakte 78. Ein Temperprozess kann durchgeführt werden, um ein Silizid an der Grenzfläche zwischen den epitaktischen Source/Drain-Regionen 64 und den Source/Drain-Kontakten zu bilden. Die Source/Drain-Kontakte sind physisch und elektrisch mit den epitaktischen Source/Drain-Regionen 64 gekoppelt, und die Gate-Kontakte 78 sind physisch und elektrisch mit den Gateelektroden 72 gekoppelt. Die Source/Drain-Kontakte und die Gate-Kontakte 78 können in verschiedenen Prozessen oder in einem gleichen Prozess gebildet werden.
  • 21A-22C veranschaulichen Zwischenstadien bei der Herstellung von FinFETs mit einem Schnitt-Metallgate gemäß einigen anderen Ausführungsformen. Die Ausführungsform in 21A-22C ist den Ausführungsformen ähnlich, die vorstehend mit Bezug auf 1A-16C und 17A-19C beschrieben sind, mit der Ausnahme, dass in dieser Ausführungsform die CMG-Gräben mit einer U-Form ausgebildet sind. In dieser Ausführungsform können die Gräben auch tiefer ausgebildet sein, um sich durch die Isolationsregionen 56 und teilweise in das Substrat 50 zu erstrecken. Details zu dieser Ausführungsform, die denjenigen der vorstehend beschriebenen Ausführungsformen ähnlich sind, werden hier nicht wiederholt.
  • 21A-21C veranschaulichen ein Zwischenstadium der Verarbeitung, die demjenigen ähnlich ist, das vorstehend mit Bezug auf 13A-13C beschrieben ist, und die Beschreibung zur Herstellung dieses Zwischenstadiums der Verarbeitung wird hier nicht wiederholt. In 21A-21C wird ein CMG-Ätzprozess durchgeführt, um die freigelegten Abschnitte der Bereiche der Ätzstoppschicht 80 zu entfernen und um einen oder mehrere Zielabschnitte der Gatestapel 74, der zugehörigen Gate-Abstandhalter 62 und Abschnitte des ILD 66 zu entfernen, um CMG-Gräben 300 zu bilden. Die zur Bildung der CMG-Gräben 300 verwendeten Materialien und Verfahren können denjenigen ähnlich sein, die vorstehend mit Bezug auf die CMG-Gräben 94 beschrieben sind, und die Beschreibung wird hier nicht wiederholt. In dieser Ausführungsform kann die Ätzdauer zur Bildung der CMG-Gräben 300 im Vergleich zu den vorstehend beschriebenen Ausführungsformen verlängert sein, um die CMG-Gräben 300 in größerer Tiefe auszubilden.
  • Wie in 21A-22C dargestellt, werden die CMG-Gräben 300, nach der Entfernung des Restnebenproduktmaterials 96 in 13A-13C, zu einer Tiefe P3 in einem ersten Abschnitt der CMG-Gräben 300 und zu einer Tiefe P4 in einem zweiten Abschnitt der CMG-Gräben 300 gebildet. Die ersten Abschnitte der CMG-Gräben 300 werden gebildet, indem die Materialien der Zielabschnitte der Gatestapel 74 entfernt werden, die Materialien der Zielabschnitte der Gate-Abstandhalter 62 entfernt werden, und die Materialien von Abschnitten der ILD 66 entfernt werden, die unter den Zielabschnitten der Gatestapel 74 und den Zielabschnitten der Gate-Abstandhalter 62 liegen. Somit werden die ersten Abschnitte der CMG-Gräben 300 mit einer ersten Breite W300X1 ausgebildet, die den Breiten der Zielabschnitte der Gatestapel 74 und den Dicken der Gate-Abstandhalter 62 in dem ILD 66 entspricht.
  • Die zweiten Abschnitte der CMG-Gräben 300 werden gebildet, indem die Materialien der abdeckenden Maskenschicht 92 entfernt werden, die entlang der vertikalen Seitenwände der Öffnungen 88 durch die Hartmaskenschicht 82 gebildet sind, und indem die Materialien der Abschnitte der ILD 66 entfernt werden, die unter der abdeckenden Maskenschicht 92 liegen, welche entlang der vertikalen Seitenwände der Öffnungen 88 durch die Hartmaskenschicht 82 gebildet sind. Somit werden die zweiten Abschnitte der CMG-Gräben 300 mit einer zweiten Breite W300X2 ausgebildet, die den Breiten der Öffnungen W88X in der Hartmaskenschicht 82 entspricht (siehe z.B. 9A-9C).
  • Gemäß einigen Ausführungsformen können nach der Entfernung des CMG-Polymer-Nebenproduktes 96 die CMG-Gräben 300 zu einer ersten Tiefe P3 zwischen etwa 150 nm und etwa 350 nm und zu einer ersten Breite W300X1 zwischen etwa 5 nm und etwa 25 nm, z.B. etwa 10 nm, gebildet werden. Die CMG-Gräben 300 können auch zu einer zweiten Tiefe P4 zwischen etwa 130 nm und etwa 330 nm, z.B. etwa 250 nm, und zu einer zweiten Breite W300X2 zwischen etwa 2 nm und etwa 20 nm, z.B. etwa 7 nm, gebildet werden. Für die erste Tiefe P3 und die zweite Tiefe P4 der CMG-Gräben 300 können jedoch beliebige geeignete Tiefen und beliebige geeignete Breiten verwendet werden, und für die erste Breite W300X1 und die zweite Breite W300X2 der CMG-Gräben 94 können beliebige geeignete Breiten verwendet werden.
  • Ferner können die CMG-Gräben 300 z.B. eine U-, V- oder quadratische Form aufweisen, wenn sie in den gleichen Querschnitten in 21B und 21C und den nachfolgenden Zeichnungen betrachtet werden. In der Ausführungsform der 21A-21C weisen die CMG-Gräben 300 eine U-Form auf, obwohl auch andere Formen möglich sind und vollständig in den Geltungsbereich der Ausführungsformen aufzunehmen sind.
  • 22A-22C veranschaulichen die nachfolgende Verarbeitung der Struktur aus 21A-21C. Die nachfolgende Verarbeitung zwischen 21A-21C und 22A-22C ist derjenigen ähnlich, die vorstehend mit Bezug auf 14A-14C und 16A-16C oder 17A-17C und 19A-19C beschrieben ist, und die Beschreibung wird hier nicht wiederholt.
  • 22A-22C veranschaulichen eine Sperrschicht 302, die in den CMG-Gräben 300 gebildet ist, und ein Füllmaterial 304, das auf der Sperrschicht 302 gebildet ist. Obwohl eine Sauerstoffsperrschicht (z.B. Siliziumschicht 102 oder 202) nicht als in dieser Ausführungsform verbleibend dargestellt ist, ist eine Sauerstoffsperrschicht zwischen der Sperrschicht 302 und dem Füllmaterial 304 möglich und es ist beabsichtigt, diese in den Geltungsbereich dieser Ausführungsform aufzunehmen. Da in dieser Ausführungsform die CMG-Gräben 300 das Substrat 50 freilegen, kontaktiert die Sperrschicht 302 in dieser Ausführungsform die 50 in den Gräben 300 physisch. Die Sperrschicht 302 kann der Sperrschicht 100 ähnlich sein und das Füllmaterial 304 kann dem Füllmaterial 104 ähnlich sein. Die zur Bildung der Sperrschicht 102 und des Füllmaterials 104 verwendeten Materialien und Verfahren sind wie oben beschrieben, und die Beschreibung wird hier nicht wiederholt.
  • 22A-22C veranschaulichen ferner die CMG-Stopfen 306. Die zur Herstellung der CMG-Stopfen 306 verwendeten Materialien und Prozesse können denjenigen ähnlich sein, die vorstehend mit Bezug auf die CMG-Stopfen 106 beschrieben sind; die Beschreibung wird hier nicht wiederholt. In dieser Ausführungsform können die Höhen der Gatestapel 74 und die Höhen der CMG-Stopfen 306 nach der Verkleinerung auf eine erste Gesamthöhe H3 zwischen etwa 50 nm und etwa 150 nm reduziert werden. Für die Gatestapel 74 und die CMG-Stopfen 306 können jedoch beliebige geeignete Höhen verwendet werden.
  • Ausführungsformen können Vorteile erzielen. Ausführungsformen umfassen eine in einem CMG-Graben gebildete Isolationsstruktur mit einem Schnitt-Metallgate (CMG), die die resistiv-kapazitive Verzögerung für die Vorrichtung verbessert, ohne die Schwellenspannung der Vorrichtung zu verschlechtern. In einigen Ausführungsformen umfasst die CMG-Isolationsstruktur mehrere Schichten mit einer Siliziumnitridschicht, einer Siliziumschicht und einer Siliziumoxidschicht. In einigen Ausführungsformen wirkt die Siliziumnitridschicht als eine Sperrschicht, um die Diffusion der Materialien der Gatestapel in die CMG-Gräben während der nachfolgenden Verarbeitung zu verhindern. In einigen Ausführungsformen wirkt die Siliziumschicht als eine Barriere gegen die Oxidation der darunter liegenden Sperrschicht und der Gatestapel. Da die Siliziumschicht die darunter liegenden Schichten vor Oxidation schützt, kann eine Siliziumoxidschicht auf der Siliziumschicht gebildet werden, wodurch die Dielektrizitätskonstante der CMG-Isolationsstruktur verringert wird. Ferner können durch den Schutz der darunter liegenden Schichten (z.B. der Gatestapel) vor Oxidation die Schwellenspannungen der Vorrichtungen unter Verwendung eines CMG-Ansatzes aufrechterhalten werden.
  • Die vorstehenden Ausführungsformen umreißen die Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte sich darüber im Klaren sein, dass die vorliegende Offenbarung ohne weiteres als Grundlage für die Gestaltung oder Änderung anderer Prozesse und Strukturen verwendet werden kann, um die gleichen Zwecke zu verwirklichen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erreichen. Der Fachmann sollte ferner erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Substitutionen und Modifikationen vorgenommen werden können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, umfassend: Bilden einer Öffnung in einer Schnitt-Metallgate-Region einer Metallgate-Struktur einer Halbleitervorrichtung; konformes Abscheiden einer ersten dielektrischen Schicht in der Öffnung; konformes Abscheiden einer Siliziumschicht über der ersten dielektrischen Schicht; Durchführen eines Oxidationsprozesses auf der Siliziumschicht, um eine erste Siliziumoxidschicht zu bilden; Füllen der Öffnung mit einer zweiten Siliziumoxidschicht; und Durchführen eines chemisch-mechanischen Polierens auf der zweiten Siliziumoxidschicht und der ersten dielektrischen Schicht, um einen Schnitt-Metallgate-Stopfen zu bilden, wobei das chemisch-mechanische Polieren die Metallgate-Struktur der Halbleitervorrichtung freilegt.
  2. Verfahren nach Anspruch 1, wobei die erste dielektrische Schicht Siliziumnitrid enthält.
  3. Verfahren nach Anspruch 1, wobei die Durchführung des Oxidationsprozesses an der Siliziumschicht eine Gesamtheit der Siliziumschicht in die erste Siliziumoxidschicht umwandelt.
  4. Verfahren nach Anspruch 3, wobei die zweite Siliziumoxidschicht direkt auf der ersten Siliziumoxidschicht gebildet wird.
  5. Verfahren nach Anspruch 1, wobei das Durchführen des Oxidationsprozesses an der Siliziumschicht nur einen Abschnitt der Siliziumschicht in die erste Siliziumoxidschicht umwandelt, und wobei ein Abschnitt der Siliziumschicht nicht umgewandelt bleibt.
  6. Verfahren nach Anspruch 5, wobei die verbleibende Siliziumschicht die erste dielektrische Schicht von der ersten Siliziumoxidschicht trennt.
  7. Verfahren nach Anspruch 1, weiter umfassend: Bilden einer ersten Halbleiterfinne über einem Substrat; Bilden einer Isolationsregion, die einen unteren Abschnitt der ersten Halbleiterfinne umgibt; Bilden einer Dummy-Gatestruktur über einer oberen Oberfläche und Seitenwänden der ersten Halbleiterfinne und entlang einer oberen Oberfläche der Isolationsregion; Bilden von Source/Drain-Regionen auf der ersten Halbleiterfinne; Bilden einer Zwischenschichtdielektrikumschicht über der Dummy-Gatestruktur, den Source/Drain-Regionen und der Isolationsregion; und Ersetzen der Dummy-Gatestruktur durch die Metallgatestruktur, wobei sich die Öffnung in der Schnitt-Metallgate-Region der Metallgatestruktur durch die Zwischenschichtdielektrikumschicht erstreckt.
  8. Verfahren nach Anspruch 7, wobei sich die Öffnung in der Schnitt-Metallgate-Region der Metallgatestruktur durch die Isolationsregion und in das Substrat erstreckt.
  9. Verfahren nach Anspruch 1, wobei das Durchführen des Oxidationsprozesses auf der Siliziumschicht einen plasmaverstärkten Atomlagenabscheidungsprozess umfasst.
  10. Verfahren, umfassend: Bilden einer ersten Halbleiterfinne und einer zweiten Halbleiterfinne über einem Substrat, wobei die zweite Halbleiterfinne an die erste Halbleiterfinne angrenzt; Bilden einer Isolationsregion, die untere Abschnitte der ersten Halbleiterfinne und der zweiten Halbleiterfinne umgibt; Bilden einer Dummy-Gatestruktur über oberen Flächen und Seitenwänden der ersten Halbleiterfinne und der zweiten Halbleiterfinne und entlang einer oberen Fläche der Isolationsregion; Ersetzen der Dummy-Gatestruktur durch eine aktive Gatestruktur; Ätzen einer ersten Öffnung durch die aktive Gatestruktur, wobei die erste Öffnung zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne liegt, wobei das Ätzen der ersten Öffnung durch die aktive Gatestruktur Folgendes umfasst: - Bilden einer ersten Maskenschicht über der aktiven Gatestruktur; - Strukturieren der ersten Maskenschicht, um eine zweite Öffnung durch die erste Maskenschicht über der aktiven Gatestruktur zu bilden; - konformes Bilden einer zweiten Maskenschicht über der strukturierten ersten Maskenschicht, wobei die zweite Maskenschicht auf Seitenwänden und einem Boden der zweiten Öffnung durch die erste Maskenschicht liegt; - Entfernen der zweiten Maskenschicht von dem Boden der zweiten; - Ätzen eines ersten Abschnitts der ersten Öffnung mittels der ersten Maskenschicht und der zweiten Maskenschicht als eine Maske, wobei der erste Abschnitt der Öffnung eine erste Tiefe aufweist; und - Ätzen eines zweiten Abschnitts der Öffnung mittels der ersten Maskenschicht als eine Maske, wobei der zweite Abschnitt der Öffnung eine zweite Tiefe aufweist, wobei die zweite Tiefe geringer als die erste Tiefe ist; Bilden einer Sperrschicht in der ersten Öffnung und über der aktiven Gatestruktur; Bilden einer Sauerstoffsperrschicht über der Sperrschicht in der ersten Öffnung und über der aktiven Gatestruktur; Durchführen eines Oxidationsprozesses auf der Sauerstoffsperrschicht, wobei der Oxidationsprozess eine erste Oxidschicht bildet; und Bilden einer dielektrischen Schicht über der ersten Oxidschicht, um die erste Öffnung zu füllen.
  11. Verfahren nach Anspruch 10, wobei die dielektrische Schicht eine Siliziumoxidschicht ist.
  12. Verfahren nach Anspruch 10, ferner umfassend: Aufwachsen epitaktischer Source/Drain-Regionen auf der ersten Halbleiterfinne und der zweiten Halbleiterfinne, wobei die epitaktischen Source/Drain-Regionen auf gegenüberliegenden Seiten der Dummy-Gatestruktur liegen; und Bildung einer Zwischenschichtdielektrikumschicht über der Dummy-Gatestruktur, den epitaktischen Source/Drain-Regionen und der Isolationsregion, wobei sich die Öffnung in der aktiven Gatestruktur durch die Zwischenschichtdielektrikumschicht erstreckt.
  13. Verfahren nach Anspruch 12, wobei sich die Öffnung in der aktiven Gatestruktur durch die Isolationsregion und in das Substrat erstreckt.
  14. Verfahren nach Anspruch 10, wobei das Durchführen des Oxidationsprozesses an der Sauerstoffsperrschicht weiter umfasst: Durchführen eines O2-Einweichprozesses.
  15. Verfahren nach Anspruch 10, wobei die Sauerstoffsperrschicht eine Siliziumschicht ist, und wobei das Bilden der Sauerstoffsperrschicht über der Sperrschicht ferner Folgendes umfasst: Durchführen eines plasmaunterstützten Atomlagenabscheidungsprozesses mit Diiodosilan (SiH2I2).
  16. Verfahren nach Anspruch 10, wobei die Sauerstoffsperrschicht eine Siliziumschicht ist und wobei das Bilden der Sauerstoffsperrschicht über der Sperrschicht ferner Folgendes umfasst: Durchführen eines plasmaunterstützten Atomlagenabscheidungsprozesses, der N-(Diethylaminosilyl)-N-ethylethanamin (C8H22N2Si) umfasst.
  17. Verfahren nach Anspruch 10, wobei das Durchführen des Oxidationsprozesses an der Sauerstoffsperrschicht eine Gesamtheit der Sauerstoffsperrschicht in die erste Oxidschicht umwandelt.
  18. Halbleitervorrichtung aufweisend: eine Halbleiterfinne, die sich von einem Substrat aus erstreckt; eine Isolationsregion, die einen unteren Abschnitt der Halbleiterfinne umgibt; eine Metallgatestruktur auf der Halbleiterfinne und der Isolationsregion, wobei die Metallgatestruktur in einer Zwischenschichtdielektrikumschicht angeordnet ist; und eine Isolationsstruktur, die in der Metallgatestruktur angeordnet ist, wobei die Isolationsstruktur die Metallgatestruktur in zwei getrennte Abschnitte trennt, wobei die Isolationsstruktur Folgendes umfasst: - eine konforme Siliziumnitridschicht, die sich entlang der Seitenwände der beiden getrennten Abschnitte der Metallgatestruktur erstreckt; - eine konforme Siliziumschicht auf der konformen Siliziumnitridschicht; und - eine Siliziumoxidschicht auf der konformen Siliziumschicht.
  19. Halbleitervorrichtung nach Anspruch 18, wobei sich die Isolationsstruktur durch die Isolationsregion und teilweise in das Substrat erstreckt, wobei die konforme Siliziumnitridschicht der Isolationsstruktur das Substrat kontaktiert.
  20. Halbleitervorrichtung nach Anspruch 18, wobei sich die konforme Siliziumnitridschicht entlang einer oberen Oberfläche der Isolationsregion von der Seitenwand eines der getrennten Abschnitte der Metallgatestruktur zu dem anderen der beiden getrennten Abschnitte der Metallgatestruktur erstreckt.
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TW (1) TWI780799B (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114334655A (zh) * 2020-10-12 2022-04-12 联华电子股份有限公司 半导体元件及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160181425A1 (en) 2014-12-18 2016-06-23 Keun Hee BAI Method for manufacturing semiconductor device
DE102018218457A1 (de) 2017-10-30 2019-05-02 Globalfoundries Inc. Verfahren zum Bilden von Austauschgatestrukturen auf Transistorvorrichtungen
US20190148539A1 (en) 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure and methods of fabricating thereof
DE102018119795A1 (de) 2018-06-29 2020-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Spannungsmodulation für dielektrische Schichten
US20200006354A1 (en) 2018-06-29 2020-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Sram structure and method for forming the same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7727864B2 (en) * 2006-11-01 2010-06-01 Asm America, Inc. Controlled composition using plasma-enhanced atomic layer deposition
US9607985B1 (en) * 2015-09-25 2017-03-28 United Microelectronics Corp. Semiconductor device and method of fabricating the same
US9659930B1 (en) 2015-11-04 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102476764B1 (ko) 2015-12-23 2022-12-14 에스케이하이닉스 주식회사 소자분리구조 및 그 제조 방법
US10084040B2 (en) * 2015-12-30 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Seamless gap fill
US10008601B2 (en) * 2016-10-17 2018-06-26 International Business Machines Corporation Self-aligned gate cut with polysilicon liner oxidation
US9741823B1 (en) * 2016-10-28 2017-08-22 Internation Business Machines Corporation Fin cut during replacement gate formation
US10153198B2 (en) * 2017-04-07 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Low-resistance contact plugs and method forming same
US10263090B2 (en) 2017-04-24 2019-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10134604B1 (en) * 2017-04-28 2018-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10867998B1 (en) * 2017-11-29 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
US10460994B2 (en) * 2017-11-30 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Residue-free metal gate cutting for fin-like field effect transistor
US10236213B1 (en) 2018-03-12 2019-03-19 Globalfoundries Inc. Gate cut structure with liner spacer and related method
KR102402763B1 (ko) 2018-03-27 2022-05-26 삼성전자주식회사 반도체 장치
US11107902B2 (en) * 2018-06-25 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric spacer to prevent contacting shorting
US10854603B2 (en) 2018-06-29 2020-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10714347B2 (en) 2018-10-26 2020-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cut metal gate processes
US11152262B2 (en) 2018-11-30 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Cut metal gate devices and processes
US10861746B2 (en) * 2018-11-30 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device
KR20210024420A (ko) * 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
US11145650B2 (en) * 2019-10-18 2021-10-12 Taiwan Semiconductor Manufacturing Co., Ltd. Gate cut dielectric feature and method of forming the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160181425A1 (en) 2014-12-18 2016-06-23 Keun Hee BAI Method for manufacturing semiconductor device
DE102018218457A1 (de) 2017-10-30 2019-05-02 Globalfoundries Inc. Verfahren zum Bilden von Austauschgatestrukturen auf Transistorvorrichtungen
US20190148539A1 (en) 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure and methods of fabricating thereof
DE102018119795A1 (de) 2018-06-29 2020-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Spannungsmodulation für dielektrische Schichten
US20200006354A1 (en) 2018-06-29 2020-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Sram structure and method for forming the same

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