DE102019116724A1 - Finfet-bauelement und verfahren zum bilden desselben - Google Patents

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Abstract

Verfahren, das das Bilden einer Finne über einem Substrat, das Bilden einer Dummy-Gate-Struktur über der Finne, das Entfernen eines Abschnitts der Finne, die neben der Dummy-Gate-Struktur anliegt, um eine erste Absenkung zu bilden, das Aufbringen eines Stressormaterials in der ersten Absenkung, das Entfernen wenigstens eines Abschnitts des Stressormaterials von der ersten Absenkung und nach dem Entfernen des wenigstens einen Abschnitts des Stressormaterials ein epitaxiales Wachsen einer Source-Drain-Region in der ersten Absenkung einschließt.

Description

  • BEANSPRUCHTE PRIORITÄT UND KREUZVERWEIS
  • Dieser Antrag beansprucht die Priorität gegenüber der am 29. Juni 2018 eingereichten vorläufigen US-Patentanmeldung Nr. 62/692.430 mit dem Titel „FinFET Device and Method for Forming Same“, die hiermit per Bezugnahme vollumfänglich mit einbezogen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Halbleiter-Bauelemente werden in einer Reihe von elektronischen Anwendungen genutzt, wie z. B. Personalcomputern, Mobiltelefonen, Digitalkameras und sonstigen elektrischen Ausrüstungen. Halbleiter-Bauelemente werden typischerweise durch sequentielles Aufbringen von Isolier- oder dielektrischen Schichten, leitenden Schichten und Halbleiter-Schichten aus Material über einem Halbleiter-Substrat und Strukturieren der verschiedenen Materialschichten unter Nutzen von Lithographie zum Bilden von Schaltkreis-Bauelementen und Elementen darauf hergestellt.
  • Die Halbleiterindustrie verbessert weiterhin die Integrationsdichte verschiedener elektronischer Bauteile (z. B. Transistoren, Dioden, Widerständen, Kondensatoren, usw.) durch kontinuierliche Reduzierungen der Mindest-Merkmalsgröße, die das Integrieren von mehr Bauteilen in einen bestimmten Bereich zulässt. Wenn jedoch die Mindest-Merkmalsgrößen reduziert sind, treten zusätzliche Probleme auf, die zu beheben sind.
  • Figurenliste
  • Die Aspekte der vorliegenden Offenbarung werden am besten aus der nachfolgenden detaillierten Beschreibung im Zusammenhang mit den beigefügten Figuren verstanden. Es ist anzumerken, dass verschiedene Merkmale gemäß der üblichen Praxis in der Industrie nicht maßstabsgetreu dargestellt sind. Die Abmessungen der verschiedenen Merkmale können nämlich zwecks Klarheit der Diskussion willkürlich verkleinert oder vergrößert sein.
    • 1 ist eine perspektivische Ansicht eines Feldeffekt-Transistor-(„FinFET“)-Bauelements gemäß einigen Ausführungsformen.
    • 2 ist eine Querschnittsansicht einer Zwischenstufe bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • 3 ist eine Querschnittsansicht einer Zwischenstufe bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • 4 ist eine Querschnittsansicht einer Zwischenstufe bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • 5 ist eine Querschnittsansicht einer Zwischenstufe bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • Die 6A-B sind Querschnittsansichten von Zwischenstufen bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • Die 7A-C sind Querschnittsansichten von Zwischenstufen bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • Die 8A-C sind Querschnittsansichten von Zwischenstufen bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • Die 9A-C sind Querschnittsansichten von Zwischenstufen bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • Die 10A-C sind Querschnittsansichten von Zwischenstufen bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • Die 11A-C sind Querschnittsansichten von Zwischenstufen bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • Die 12A-C sind Querschnittsansichten von Zwischenstufen bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • Die 13A-C sind Querschnittsansichten von Zwischenstufen bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • Die 14A-C sind Querschnittsansichten der Bildung eines Stressormaterials bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • 15 ist eine Querschnittsansicht eines Temperprozesses bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • Die 16A-D sind Querschnittsansichten der Bildung von multiplen Schichten von Stressormaterialien bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • Die 17A-C sind Querschnittsansichten der Bildung eines Stressormaterials bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • Die 18A-C sind Querschnittsansichten der Bildung eines Stressormaterials bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • Die 19A-C sind Querschnittsansichten der Bildung eines Stressormaterials bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • Die 20A-C sind Querschnittsansichten der Bildung eines Stressormaterials bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • Die 21A-C sind Querschnittsansichten der Bildung eines Stressormaterials bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • Die 22A-C sind Querschnittsansichten der Bildung eines Stressormaterials bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • Die 23A-C sind Querschnittsansichten der Bildung eines Stressormaterials bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • Die 24A-C sind Querschnittsansichten der Bildung eines Stressormaterials bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • Die 25A-C sind Querschnittsansichten der Bildung eines Stressormaterials bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • Die 26A-C sind Querschnittsansichten der Bildung eines Stressormaterials bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • 27 ist ein Fließdiagramm, das ein Verfahren zum Bilden eines FinFET-Bauelements gemäß einigen Ausführungsformen darstellt.
  • DETAILLIERTE BESCHREIBUNG
  • Die nachfolgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Umsetzen unterschiedlicher Merkmale der Erfindung bereit. Nachstehend werden zur Vereinfachung dieser Offenbarung spezifische Beispiele von Bauteilen und Anordnungen beschrieben. Diese sind selbstverständlich bloße Beispiele und sollen nicht einschränkend gelten. Z. B. kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachfolgenden Beschreibung Ausführungsformen umfassen, in denen das erste und zweite Merkmal in direktem Kontakt gebildet sind und können ebenfalls Ausführungsformen einschließen, in denen zusätzliche Merkmale zwischen dem ersten und zweiten Merkmal derart gebildet sein können, dass das erste und zweite Merkmal nicht in direktem Kontakt sein können. Zusätzlich dazu kann diese Offenbarung Referenz-Bezugszeichen und/oder --Buchstaben in verschiedenen Beispielen wiederholen. Diese Wiederholung dient zur Vereinfachung und Übersichtlichkeit und erzwingt an sich keinerlei Beziehung zwischen den besprochenen verschiedenen Ausführungsformen und / oder Konfigurationen.
  • Weiterhin können räumliche Begriffe, wie z. B „unterhalb“, „unter“, „niedriger“, „oberhalb“, „oberer“ und dergleichen hierin zur Vereinfachung der Beschreibung zum Beschreiben der Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zueinander wie in den Figuren dargestellt verwendet sein. Die räumlichen Begriffe sollen unterschiedliche Ausrichtungen des Bauelements bei der Nutzung oder im Betrieb zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann ansonsten (um 90 Grad gedreht oder in anderen Ausrichtungen) ausgerichtet sein und die hierin verwendeten räumlichen Deskriptoren können entsprechend ebenso ausgelegt werden.
  • Die Ausführungsformen werden in Bezug auf einen spezifischen Kontext, und zwar ein FinFET-Bauelement und ein Verfahren zum Bilden desselben, beschrieben werden. Verschiedene, hierin besprochene Ausführungsformen ermöglichen das Steuern von Belastungen, die einer Kanalregion eines FinFET-Bauelements auferlegt werden. Verschiedene, hierin vorgestellte Ausführungsformen werden im Zusammenhang von FinFETs besprochen, die unter Verwenden eines Gate-Last-Prozesses gebildet sind. In anderen Ausführungsformen kann ein Gate-First-Prozess verwendet sein. Die Finnen eines FinFET-Bauelements können durch ein geeignetes Verfahren strukturiert sein. Z. B. können die Finnen unter Verwenden von einem oder mehreren Fotolitografie-Prozess(en) strukturiert sein, die doppelte Strukturierungs- oder Multi-Strukturierungsprozesse umfassen. Allgemein kombinieren doppelte Strukturierungs- oder Multi-Strukturierungsprozesse Fotolithografie- und selbsteinstellende Prozesse, was das Kreieren von Strukturen zulässt, die z. B. kleinere Abstände aufweisen als es andernfalls unter Verwenden eines einzigen, direkten Fotolithografie-Prozesses erhaltbar gewesen wäre. In einer Ausführungsform z. B. ist unter Verwenden eines Fotolithografie-Prozesses eine Opferschicht über einem Substrat gebildet und strukturiert. Abstandshalter müssen entlang der strukturierten Opferschicht unter Verwenden eines selbsteinstellenden Prozesses gebildet sein. Dann wird die Opferschicht entfernt und die verbleibenden Abstandshalter oder Spanndorne können dann zum Strukturieren der Finnen verwendet werden. Einige Ausführungsformen betrachten Aspekte, die in ebenen Bauelementen, wie z. B. FETs, verwendet sind. Einige Ausführungsformen können in einem Bauelement, wie z. B. einem Ringoszillator, verwendet sein oder können in anderen Bauelementtypen verwendet sein. Einige Ausführungsformen können ebenfalls in anderen HalbleiterBauelementen als FETs verwendet sein.
  • 1 stellt ein Beispiel eines Fin-Feldeffekt-Transistors (FinFET) 30 in einer dreidimensionalen Ansicht dar. Der FinFET 30 umfasst eine Finne 36 auf einem Halbleitersubstrat 32. Die Finne 36 steht über und von zwischen benachbarten Isolationsregionen 34 hervor, die über Abschnitten des Halbleitersubstrats 32 angeordnet sind. Ein Gate-Dielektrikum 38 ist entlang Seitenwänden und über einer oberen Fläche der Finne 36 und eine Gate-Elektrode 40 ist über dem Gate-Dielektrikum 38 angeordnet. Source-/Drain-Regionen 42 und 44 sind an entgegengesetzten Seiten der Finne 36 in Bezug auf das Gate-Dielektrikum 38 und die Gate-Elektrode 40 angeordnet. 1 stellt weiterhin Referenz-Querschnitte dar, die in nachfolgenden Figuren verwendet sind. Der Querschnitt A-A verläuft quer durch einen Kanal, ein Gate-Dielektrikum 38 und die Gate-Elektrode 40 des FinFETs 30. Der Querschnitt C-C verläuft in einer Ebene, die parallel zum Querschnitt A-A verläuft und verläuft quer durch die Finne 36 außerhalb des Kanals (z. B. quer durch die Source/Drain-Region 42). Der Querschnitt B-B ist lotrecht zum Querschnitt A-A und verläuft entlang einer Längsachse der Finne 36 und in einer Richtung z. B. eines laufenden Flusses zwischen den Source-/Drain-Regionen 42 und 44. Die nachfolgenden Figuren beziehen sich zur Übersichtlichkeit auf diese Referenz-Querschnitte.
  • Die 2 bis 22C sind Querschnittsansichten von Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen. In den 6A bis 14A-C und den 17A-C bis 26A-C sind Figuren, die mit einer Bezeichnung „A“ enden, entlang dem Referenz-Querschnitt A-A dargestellt, die in 1 dargestellt sind, hiervon ausgenommen sind multiple FinFETs und multiple Finnen per FinFET. Die mit einer Bezeichnung „B“ endenden Figuren sind entlang dem in 1 dargestellten Referenz-Querschnitt B-B dargestellt. Die mit einer Bezeichnung „C“ endenden Figuren sind entlang dem in 1 dargestellten Referenz-Querschnitt C-C dargestellt. Die 2-5 sind entlang dem in 1 dargestellten Referenz-Querschnitt A-A dargestellt. Die 15 und 16A-D sind entlang dem in 1 dargestellten Referenz-Querschnitt B-B dargestellt.
  • 2 stellt ein Substrat 50 dar. 2 ist entlang dem in 1 dargestellten Referenz-Querschnitt A-A dargestellt. Das Substrat 50 kann ein Halbleiter-Substrat, wie z. B. ein Bulk-Halbleiter, ein Halbleiter-auf-Isolator- (SOI)-Substrat oder dergleichen sein, das (z. B. mit einem Dotierungsstoff vom P-Typ oder vom N-Typ) gedopt oder nicht gedopt ist. Das Substrat 50 kann ein Wafer sein, wie z. B. ein Silizium-Wafer. Allgemein umfasst ein SOI-Substrat eine Schicht eines Halbleitermaterials, das auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann z. B. eine verdeckte Oxidschicht (BOX), eine Siliziumoxid-Schicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat bereitgestellt, typischerweise einem Siliziumsubstrat oder einem Glassubstrat. Andere Substrate, wie z. B. Mehrschicht- oder Gradientensubstrate, können ebenfalls verwendet sein. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 ebenfalls Silizium; Germanium; einen Verbund-Halbleiter, der Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid umfasst; einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaINAsP oder Kombinationen davon umfasst, umfassen.
  • In einigen Ausführungsformen kann das Substrat 50 eine erste Region 100A und eine zweite Region 100B umfassen. Die erste Region 100A kann Bauelemente vom N-Typ, wie z. B. NMOS-Transistoren, wie z. B. FinFETs vom N-Typ bilden. Die zweite Region 100B kann Bauelemente vom P-Typ, wie z. B. PMOS-Transistoren, wie z. B. FinFETs vom P-Typ bilden. Dementsprechend kann die erste Region 100A ebenfalls als eine NMOS-Region 100A bezeichnet werden und die zweite Region 100B kann ebenfalls als eine PMOS-Region 100B bezeichnet werden. In einigen Ausführungsformen kann die erste Region 100A physikalisch von der zweiten Region 100B getrennt sein. Die erste Region 100A kann von der zweiten Region 100B durch jede Anzahl von Merkmalen getrennt sein.
  • 2 stellt weiterhin die Bildung einer Maske 53 über dem Substrat 50 dar. In einigen Ausführungsformen kann die Maske 53 in einem nachfolgenden Ätzschritt zum Strukturieren des Substrats 50 verwendet sein (siehe 3). Wie in 2 gezeigt, kann die Maske 53 eine erste Maskenschicht 53A und eine zweite Maskenschicht 53B umfassen. Die erste Maskenschicht 53A kann eine harte Maskenschicht sein, kann Siliziumnitrid, Silizium-Oxynitrid, Siliziumkarbid, Silizium-Kabonitrid, eine Kombination davon oder dergleichen umfassen und kann unter Verwenden jedes geeigneten Prozesses, wie z. B. das Aufbringen einer Atomschicht (ALD), das physikalische Aufbringen von Dampf (PVD), das chemische Aufbringen von Dampf (CVD), eine Kombination davon oder dergleichen umfassen. Die erste Maskenschicht 53A kann ebenfalls multiple Schichten umfassen und die multiplen Schichten können unterschiedliche Materialien umfassen. Z. B. kann die erste Maskenschicht 53A eine Schicht aus Siliziumnitrid über einer Schicht aus Siliziumoxid umfassen, obwohl auch andere Materialien und Materialkombinationen verwendet sein können. Die zweite Maskenschicht 53B kann Fotoresist umfassen und kann in einigen Ausführungsformen zum Strukturieren der ersten Maskenschicht 53A zum Verwenden in dem oben besprochenen nachfolgenden Ätzschritt verwendet sein. Die zweite Maskenschicht 53B kann unter Verwenden einer Aufschleuder-Technik gebildet sein und kann unter Verwenden von akzeptablen Fotolithografie-Techniken strukturiert sein. In einigen Ausführungsformen kann die Maske 53 drei oder mehr Maskenschichten umfassen.
  • 3 stellt die Bildung von Halbleiterstreifen 52 in dem Substrat 50 dar. Erstens kann die Maske 53 strukturiert sein, wobei Öffnungen in der ersten Maskenschicht 53A und zweiten Maskenschicht 53B Bereiche des Substrats 50 freilegen, wobei Shallow Trench Isolation- (STI- Grabenisolations-)-Regionen 54 gebildet sein werden (siehe 5). Als Nächstes kann ein Ätzprozess durchgeführt werden, wobei der Ätzprozess die Gräben 55 in dem Substrat 50 durch die Öffnungen in der Maske 53 kreiert. Die verbleibenden Abschnitte des Substrats 50, die einer strukturierten Maske 53 unterliegen, bilden mehrere Halbleiterstreifen 52. Das Ätzen kann jeder akzeptable Ätzprozess sein, wie z. B. ein reaktives Ionenätzen (RIE), ein neutrales Strahlätzen (NBE) und dergleichen oder eine Kombination davon sein. Der Ätzprozess kann anisotrop sein. In einigen Ausführungsformen können die Halbleiterstreifen 52 eine Höhe H1 zwischen ungefähr 100 nm und ungefähr 300 nm aufweisen und können eine Breite W1 zwischen ungefähr 10 nm und ungefähr 40 nm aufweisen.
  • 4 stellt die Bildung eines Isolationsmaterials in den Gräben 55 (siehe 3) zwischen benachbarten Halbleiterstreifen 52 dar, um Isolationsregionen 54 zu bilden. Das Isolationsmaterial kann ein Oxid, wie z. B. ein Siliziumoxid, ein Nitrid, wie z. B. ein Siliziumnitrid, oder dergleichen oder eine Kombination davon sein und kann durch ein chemisches Aufbringen hochdichten Plasmas (HDP-CVD), ein fließbares CVD (FCVD) (z. B. eine CVD-basierte Materialaufbringung in einem entfernten Plasmasystem und Nachhärten, um es in ein anderes Material umzuwandeln, wie z. B. Oxid) und dergleichen oder eine Kombination davon gebildet sein. Auch können andere Isolationsmaterialien durch jeden akzeptablen Prozess verwendet sein.
  • Weiterhin können die Isolationsregionen 54 in einigen Ausführungsformen eine (nicht dargestellte) winkelgetreue Auskleidung aufweisen, die auf Seitenwänden und einer Bodenfläche der Gräben 55 (siehe 3) vor dem Füllen der Gräben 55 mit einem Isolationsmaterial der Isolationsregionen 54 umfassen. In einigen Ausführungsformen kann die Auskleidung ein Halbleiter- (z. B. Silizium-)-Nitrid, ein Halbleiter- (z. B. Silizium-)-Oxid, ein thermales Halbleiter- (z. B. Silizium-)-Oxid, ein Halbleiter- (z. B. Silizium-)-Oxynitrid, ein Polymerdielektrikum, Kombinationen davon oder dergleichen umfassen. Die Bildung der Auskleidung kann einen geeigneten Prozess, wie z. B. ALD, CVD, HDP-CVD, PVD, eine Kombination davon oder dergleichen, einschließen. In derartigen Ausführungsformen kann die Auskleidung die Verbreitung des Halbleitermaterials von den Halbleiterstreifen 52 (z. B. Si und/oder Ge) in die umgebenden Isolationsregionen 54 während des nachfolgenden Temperns der Isolationsregionen 54 verhindern (oder wenigstens reduzieren). Nachdem das Isolationsmaterial der Isolationsregionen 54 aufgebracht ist, kann z. B. ein Temperprozess auf dem Isolationsmaterial der Isolationsregionen 54 durchgeführt sein.
  • Unter weiterer Bezugnahme auf 4 kann ein Planarisierungsprozess, wie z. B. ein chemisches, mechanisches Polieren (CMP), jegliches überschüssiges Isolationsmaterial der Isolationsregionen 54 derart entfernen, dass die oberen Flächen der Isolationsregionen 54 und die oberen Flächen der Halbleiterstreifen 52 koplanar sind. In einigen Ausführungsformen kann das CMP ebenfalls die Maske 53 entfernen. In anderen Ausführungsformen kann die Maske 53 unter Verwenden eines Feucht-Ätzprozesses vom CMP getrennt sein.
  • 5 stellt das Absenken der Isolationsregionen 54 zum Bilden von Finnen 56 dar. Die Isolationsregionen 54 sind derart abgesenkt, dass die Finnen 56 in der ersten Region 100A und in der zweiten Region 100B aus und zwischen benachbarten Isolationsregionen 54 hervorstehen. In einigen Ausführungsformen können die Halbleiterstreifen 52 als Bestandteil der Finnen 56 betrachtet werden. Weiterhin können die oberen Flächen der Isolationsregionen 54 wie dargestellt eine flache Oberfläche, eine konvexe Oberfläche, eine konkave Oberfläche (wie z. B. eine Wölbung) oder eine Kombination davon aufweisen. Die oberen Flächen der Isolationsregionen 54 können durch jeden geeigneten Prozess flach, konvex und/oder konkav gebildet sein. Die Isolationsregionen 54 können unter Verwenden eines akzeptablen Ätzprozesses, wie z. B. eines, der gegenüber dem Material der Isolationsregionen 54 selektiv ist, abgesenkt sein. Z. B. kann ein STI-Oxidentfernen unter Verwenden einer verdünnten Flusssäue (dHF) oder ein anderer Ätzprozesstyp verwendet sein.
  • Der durchschnittliche Fachmann wird problemlos verstehen, dass der in Bezug auf die 2 bis 5 beschriebene Prozess nur ein Beispiel dafür ist, wie die Finnen 56 gebildet sein können. In anderen Ausführungsformen kann eine dielektrische Schicht über einer oberen Fläche des Substrats 50 gebildet sein; Gräben können durch die dielektrische Schicht geätzt sein; homoepitaxiale Strukturen können epitaxial in den Gräben gewachsen sein; und die dielektrische Schicht kann derart abgesenkt sein, dass die homoepitaxialen Strukturen aus der dielektrischen Schicht hervorstehen, um Finnen zu bilden. In noch anderen Ausführungsformen können für die Finnen heteroepitaxiale Strukturen verwendet werden. Z. B. können die Halbleiterstreifen 52 in 4 abgesenkt sein und ein von den Halbleiterstreifen 52 unterschiedliches Material epitaxial an ihrer Stelle gewachsen sein. In noch anderen Ausführungsformen kann eine dielektrische Schicht über einer oberen Fläche des Substrats 50 gebildet sein; Gräben können durch die dielektrische Schicht geätzt sein; heteroepitaxiale Strukturen können epitaxial in den Gräben gewachsen sein und ein von dem Substrat 50 unterschiedliches Material verwenden; und die dielektrische Schicht kann derart abgesenkt sein, dass die heteroepitaxialen Strukturen aus der dielektrischen Schicht hervorstehen, um Finnen 56 zu bilden. In einigen Ausführungsformen, in denen homoepitaxiale oder heteroepitaxiale Strukturen epitaxial gewachsen sind, können die gewachsenen Materialien während des Wachstums in situ gedopt sein. In anderen Ausführungsformen können homoepitaxiale oder heteroepitaxiale Strukturen unter Verwenden z. B. von Ionenimplantation gedopt sein, nachdem die homoepitaxialen oder heteroepitaxialen Strukturen epitaxial gewachsen sind. Noch weiterhin kann es vorteilhaft sein, ein Material in der NMOS-Region 100A, das von dem Material in der PMOS-Region 100B unterschiedlich ist, epitaxial wachsen zu lassen. In verschiedenen Ausführungsformen können die Finnen 56 Siliziumgermanium (SixGe1-x, wobei x zwischen 0 und 1 betragen kann), Siliziumkarbid, reines oder im Wesentlichen reines Germanium, einen III-V-Verbundhalbleiter, einen II-VI-Verbundhalbleiter oder dergleichen umfassen. Z. B. schließen die zum Bilden eines III-V-Verbund-Halbleiters verfügbaren Materialien u. a. InAs, AlAs, GaAs, InP, GaN, InGaAs; InAlAs, GaSb, AlSb, AlP, GaP und dergleichen ein.
  • In den 6A und 6B ist auf den Finnen 56 eine dielektrische Dummyschicht 58 gebildet. Die dielektrische Dummyschicht 58 kann z. B. Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann gemäß akzeptablen Techniken aufgebracht werden (z. B. unter Verwenden von CVD, PVD, einer Kombination davon oder dergleichen) oder thermisch gewachsen (z. B. unter Verwenden von thermischer Oxidation oder dergleichen) sein. In einigen Fällen kann die dielektrische Dummyschicht 58 über den Finnen 56 und den Isolationsregionen 54 gebildet sein und dann werden Abschnitte der dielektrischen Dummyschicht 58 über den Isolationsregionen 54 unter Verwenden von geeigneten fotolithografischen oder Ätztechniken entfernt. Eine Dummy-Gate-Schicht 60 ist über der dielektrischen Dummyschicht 58 gebildet und eine Maske 62 ist über der Dummy-Gate-Schicht 60 gebildet. In einigen Ausführungsformen kann die Dummy-Gate-Schicht 60 über der dielektrischen Dummy-Schicht 58 aufgebracht und dann unter Verwenden z. B. eines CMP-Prozesses planarisiert sein. Die Maske 62 kann über der Dummy-Gate-Schicht 60 aufgebracht sein. Die Dummy-Gate-Schicht 60 kann z. B. aus Polysilizium hergestellt sein, obwohl auch andere Materialien mit einer hohen Ätzselektivität in Bezug auf das Material der Isolationsregionen 54 verwendet werden kann. Die Maske 62 kann eine oder mehrere Schichten z. B. aus Siliziumnitrid, Silizium-Oxynitrid, Siliziumkarbid, Silizium-Karbonitrid oder dergleichen oder einer Kombination davon umfassen.
  • Unter weiterer Bezugnahme auf die 6A und 6B sind in der dargestellten Ausführungsform eine einzelne dielektrische Dummyschicht 58, eine einzelne Dummy-Gate-Schicht 60 und eine einzelne Maske 62 jeweils sowohl auf der ersten Region 100A als auch der zweiten Region 100 B in einem einzigen Aufbringungsschritt gebildet. In anderen Ausführungsformen können getrennte dielektrische Dummy-Schichten, getrennte Dummy-Gate-Schichten und getrennte Masken in der ersten Region 100A und der zweiten Region 100B in getrennten Aufbringungsschritten für die erste Region 100A und für die zweite Region 100B gebildet sein. In einigen Ausführungsformen können die dielektrische Dummy-Schicht 58 eine Dicke zwischen ungefähr 0,5 nm und ungefähr 3,0 nm aufweisen und die Dummy-Gate-Schicht 60 kann eine Dicke zwischen ungefähr 50 nm und ungefähr 100 nm aufweisen.
  • In den 7A-C kann die Maske 62 (siehe 6A und 6B) unter Verwenden einer akzeptablen Fotolithografie und Ätztechniken zum Bilden einer Maske 72 in der ersten Region 100 A und in der zweiten Region 100 B strukturiert sein. Die Maske 72 kann eine harte Maske sein und die Struktur der Maske 72 kann zwischen der ersten Region 100 A und der zweiten Region 100 B unterschiedlich sein. Die Struktur der Maske 72 kann durch eine akzeptable Ätztechnik auf die Dummy-Gate-Schicht 60 übertragen sein, um einen Dummy-Gate-Stapel 70 in der ersten Region 100A und in der zweiten Region 100B zu bilden. Der Dummy-Gate-Stapel 70 umfasst die Dummy-Gate-Schicht 60 und die dielektrische Dummy-Schicht 58. In einigen Ausführungsformen sind die Dummy-Gate-Schicht 60 und die Maske 72 in getrennten Prozessen in der ersten Region 100A und der zweiten Region 100B gebildet und können in der ersten Region 100A und der zweiten Region 100B aus unterschiedlichen Materialien gebildet sein. Optional kann die Struktur der Maske 72 auf ähnliche Weise auf die dielektrische Dummy-Schicht 58 übertragen sein. Das Muster des Dummy-Gate-Stapels 70 deckt jeweilige Kanalregionen der Finnen 56 bei gleichzeitigem Freilegen von Source-/Drain-Regionen der Finnen 56 ab. Der Dummy-Gate-Stapel 70 kann ebenfalls eine Längsrichtung aufweisen, die im Wesentlichen lotrecht zur Längsrichtung von jeweiligen Finnen 56 ist. Eine Größe des Dummy-Gate-Stapels 70 oder einen Abstand zwischen Dummy-Gate-Stapeln 70 kann von einer Region eines Dies abhängen, in der die Dummy-Gates gebildet sind. In einigen Ausführungsformen können Dummy-Gate-Stapel 70 eine größere Größe oder einen breiteren Abstand aufweisen, wenn sie in einer Eingabe-/Ausgabe-Region eines Dies angeordnet sind (z. B. dort, wo eine Eingabe-/Ausgabe-Schaltung angeordnet ist), als wenn sie in einer logischen Region eines Dies angeordnet sind (z. B. dort, wo eine logische Schaltung angeordnet ist). In einigen Ausführungsformen können die Dummy-Gate-Stapel 70 eine Breite zwischen ungefähr 10 nm und ungefähr 40 nm aufweisen.
  • In den 8A-C ist eine erste Abstandshalter-Schicht 80A über der ersten Region 100A und der zweiten Region 100B gebildet. Jegliche geeigneten Verfahren zum Bilden der ersten Abstandshalter-Schicht 80A können verwendet sein. In einigen Ausführungsformen kann eine Aufbringung (wie z. B. CVD, ALD oder dergleichen) zum Bilden der ersten Abstandshalter-Schicht 80A verwendet sein. In einigen Ausführungsformen kann die erste Abstandshalter-Schicht 80A eine oder mehrere Schichten z. B. aus Oxidmaterial, Silziumnitrid (SiN), Silizium-Oxynitrid (SiON), Silizium-Karbonitrid (SiCN), Silizium-Oxicarbonitrid (SiOCN), eine Kombination davon oder dergleichen einschließen.
  • Unter weiterer Bezugnahme auf die 8A-C können leicht gedopte Source-/Drain- (LDD)-Regionen 75 in dem Substrat 50 in der ersten Region 100A und der zweiten Region 100B gebildet sein. In einigen Ausführungsformen kann eine (nicht dargestellte) Maske, wie z. B. ein Fotoresist, über der ersten Region 100A, z. B. der NMOS-Region, bei gleichzeitigem Freisetzen der zweiten Region 100B, z. B. der PMOS-Region, gebildet sein, und Unreinheiten vom N-Typ können in den freigesetzten Finnen 56 eingesetzt sein, um LDD-Regionen 75 in der zweiten Region 100B zu bilden. Dann kann die Maske entfernt werden. Anschließend kann eine (nicht dargestellte) zweite Maske, wie z. B. ein Fotoresist, über der zweiten Region 100B bei gleichzeitigem Freisetzen der ersten Region 100A gebildet sein, und Unreinheiten vom N-Typ können in den freigesetzten Finnen 56 eingesetzt sein, um LDD-Regionen 75 in der ersten Region 100A zu bilden. Dann kann die zweite Maske entfernt werden. Während des Einsetzens der LDD-Regionen 75 kann der Dummy-Gate-Stapel 70 als eine Maske fungieren, um das Einsetzen von Dotierungsstoffen in eine Kanalregion der freigesetzten Finnen 56 zu verhindern (oder wenigstens zu reduzieren). Somit können die LDD-Regionen 75 im Wesentlichen in Source-/Drain-Regionen der freigesetzten Finnen 56 gebildet sein. Die Unreinheiten vom N-Typ können irgendeine der zuvor besprochenen Unreinheiten vom N-Typ sein und die Unreinheiten vom P-Typ können jede der zuvor besprochenen Unreinheiten vom P-Typ sein. Die LDD-Regionen 75 können jede eine Konzentration an Unreinheiten von ungefähr 1015 cm-3 bis ungefähr 1016 cm-3 aufweisen. Zum Aktivieren der eingesetzten Unreinheiten kann ein Temperprozess durchgeführt werden. In einigen Ausführungsformen sind die LDD-Regionen 75 vor dem Bilden der ersten Abstandshalter-Schicht 80A gebildet.
  • Unter Bezugnahme auf die 9A-C wird ein Ätzprozess auf Abschnitten der ersten Abstandshalter-Schicht 80A durchgeführt. Der Ätzprozess kann ein trockener Ätzprozess sein und kann anisotrop sein. Nach dem Durchführen des Ätzprozesses können seitliche Abschnitte der ersten Abstandshalter-Schicht 80A über den LDD-Regionen 75 und über den Isolationsregionen 54 entfernt sein, um obere Flächen der Finnen 56 und der Masken 72 für den Dummy-Gate-Stapel 70 freizulegen. Abschnitte der ersten Abstandshalter-Schicht 80A entlang der Seitenwände des Dummy-Gate-Stapels 70 und der Finnen 56 können verbleiben und Ausgleichs-Abstandshalter 120 bilden. In anderen Ausführungsformen kann die erste Abstandshalter-Schicht 80A ebenfalls von den Seitenwänden der Finnen 56 entfernt sein. In einigen Ausführungsformen sind Ausgleichs-Abstandshalter 120 in der ersten Region 100A gleichzeitig mit Ausgleichs-Abstandshaltern 120 in der zweiten Region 100B gebildet, und in anderen Ausführungsformen sind Ausgleichs-Abstandshalter 120 in der ersten Region 100A und der zweiten Region 100B in getrennten Prozessen gebildet. In einigen Ausführungsformen können seitliche Abschnitte der dielektrischen Dummyschicht 58 über den LDD-Regionen 75 und über den Isolationsschichten 54 ebenfalls entfernt sein.
  • In den 10A-C sind eine zweite Abstandshalter-Schicht 80B und eine dritte Abstandshalter-Schicht 80C über der ersten Region 100A und der zweiten Region 100B gebildet. Jegliche geeigneten Verfahren zum Bilden der ersten Abstandshalter-Schicht 8oA können verwendet sein. In einigen Ausführungsformen kann eine Aufbringung (wie z. B. CVD, ALD oder dergleichen) zum Bilden der zweiten Abstandshalter-Schicht 80C verwendet sein. In einigen Ausführungsformen kann die zweite Abstandshalter-Schicht 80B eine oder mehrere Schichten z. B. aus einem Oxidmaterial, Silziumnitrid (SiN), Silizium-Oxynitrid (SiON), Silizium-Karbonitrid (SiCN), Silizium-Oxicarbonitrid (SiOCN), einer Kombination davon oder dergleichen einschließen. In einigen Ausführungsformen kann eine der zweiten Abstandshalter-Schicht 8oB oder der dritten Abstandshalter-Schicht 80C ausgelassen sein.
  • Unter Bezugnahme auf die 11A-C ist ein Strukturierungsprozess zum Entfernen von Abschnitten der zweiten Abstandshalter-Schicht 80B und der dritten Abstandshalter-Schicht 80C in der ersten Region 100A durchgeführt. Ein akzeptabler Strukturierungsprozess kann verwendet sein. In einigen Ausführungsformen ist die Maske 118 über der ersten Region 100A und der zweiten Region 100B gebildet. Die Maske 118 kann eine einzelne Schicht sein oder kann multiple Schichten umfassen. In einigen Fällen kann die Maske 118 ein Fotoresist umfassen, obwohl die Maske 118 andere Materialien umfassen kann. Die Maske 118 ist zum Freilegen der ersten Region 100A strukturiert. Die Maske 118 kann unter Verwenden geeigneter Fotolithografie-Techniken strukturiert sein.
  • Unter Bezugnahme auf die 11A-C ist ein Ätzprozess auf Abschnitten der zweiten Abstandshalter-Schicht 80B und der dritten Abstandshalter-Schicht 80C unter Verwenden der Maske 118 als Maske durchgeführt. Der Ätzprozess kann ein trockener Ätzprozess sein und kann anisotrop sein. Nach dem Durchführen des Ätzprozesses können seitliche Abschnitte der zweiten Abstandshalter-Schicht 80B und der dritten Abstandshalter-Schicht 80C über den LDD-Regionen 75 und über den Isolationsregionen 54 entfernt sein, um obere Flächen der Finnen 56 und der Masken 72 freizulegen. Abschnitte der zweiten Abstandshalter-Schicht 80B und der dritten Abstandshalter-Schicht 80C entlang des Dummy-Gate-Stapels 70 und der Finnen 56 können verbleiben und Finnen-Abstandshalter 130 bilden. In einigen Ausführungsformen sind die Gate-Abstandshalter 122 und die Finnen-Abstandshalter 130 in der ersten Region 100A gleichzeitig mit Gate-Abstandshaltern 122 und den ersten Finnen-Abstandshaltern 130 in der zweiten Region 100B gebildet und in anderen Ausführungsformen sind die Gate-Abstandshalter 122 und die Finnen-Abstandshalter 130 in der zweiten Region 100B gebildet, bevor die Gate-Abstandshalter 122 und die Finnen-Abstandshalter 130 in der ersten Region 100A gebildet sind. In einigen Ausführungsformen kann die zweite Beabstandungsschicht 80B wie oben beschrieben vor dem Bilden der dritten Beabstandungsschicht 80C geätzt sein und dann kann die dritte Beabstandungsschicht 90C geätzt sein, um Gate-Abstandshalter 122 und Finnen-Abstandshalten 130 zu bilden.
  • Unter Bezugnahme auf die 12A-C wird ein Strukturierungsprozess auf den Finnen 56 zum Bilden von Absenkungen 128 in Source-/Drain-Regionen der Finnen 56 durchgeführt. Der Strukturierungsprozess kann auf eine Weise durchgeführt sein, dass die Absenkungen 128 zwischen benachbarten Dummy-Gate-Stapeln 70 in Innenregionen der Finnen 56 wie in 15B gezeigt oder zwischen einer Isolationsregion 54 und anliegenden Dummy-Gate-Stapeln 70 in Endregionen der Finnen 56 gebildet sind. In einigen Fällen können die Absenkungen 128 sich seitlich unter den Gate-Abstandshaltern 122 erstrecken. Die Region einer Finne 56 zwischen den Absenkungen 128 kann eine Kanalregion 57 der Finne 56 bilden. In einigen Ausführungsformen kann der Strukturierungsprozess einen geeigneten anisotropen trockenen Ätzprozess beim gleichzeitigen Verwenden von Dummy-Gate-Stapeln 70, den Gate-Abstandshaltern 122 und/oder Isolationsregionen 54 als eine kombinierte Maske umfassen. Der geeignete anisotrope trockene Ätzprozess kann ein reaktives Ionenätzen (RIE), ein neutrales Strahlätzen (NBE) und dergleichen oder eine Kombination davon umfassen. In einigen Ausführungsformen, in denen das RIE im Strukturierungsprozess verwendet ist, können Prozessparameter, wie z. B. eine Prozess-Gasmischung, eine Vorspannung und eine RF-Energie derart ausgewählt sein, dass Ätzen vorherrschend unter Verwenden von physikalischem Ätzen, wie z. B. Ionenbombardierung, anstatt eines chemischen Ätzens, wie z. B. eines radikalen Ätzens durch chemische Reaktionen verwendet ist. In einigen Ausführungsformen kann eine Vorspannung erhöht sein, um die Energie aus Ionen, die im Ionenbombardierungs-Verfahren verwendet ist, zu erhöhen und somit eine Rate des physikalischen Ätzens zu erhöhen. Da das physikalische Ätzen von seiner Art her anisotrop ist und das chemische Ätzen von seiner Art her isotrop ist, weist ein derartiger Ätzprozess eine Ätzrate in der vertikalen Richtung auf, die größer ist als eine Ätzrate in der seitlichen Richtung. In einigen Ausführungsformen kann der anistotrope Ätzprozess unter Verwenden einer Prozess-Gasmischung durchgeführt sein, die CH3F, CH4, HBr, O2, Ar, Cl2, eine Mischung davon oder dergleichen umfasst. In einigen Ausführungsformen wird der Ätzprozess unter Verwenden einer Gasquelle durchgeführt, die zwischen ungefähr 5 Vol.-% und ungefähr 30 Vol.-% HBr und zwischen ungefähr 10 Vol.-% und ungefähr 30 Vol.-% Cl2 aufweist. In einigen Ausführungsformen beträgt die angewendete Vorspannung zwischen ungefähr 0 kV und ungefähr 0,5 kV. In einigen Ausführungsformen wird der Ätzprozess bei einer Temperatur zwischen ungefähr 20° C und ungefähr 50° C durchgeführt. In einigen Ausführungsformen wird der Ätzprozess bei einem Druck zwischen ungefähr 6 mTorr und ungefähr 20 mTorr durchgeführt. In einigen Ausführungsformen kann der Strukturierungsprozess zum Bilden der Absenkungen 128 ebenfalls Ätz-Isolationsregionen (in den 12C-26C durch gestrichelte Linien dargestellt) ätzen oder kann ebenfalls Abschnitte der Masken 72, Gate-Abstandshalter 122 oder Finnen-Abstandshalter 130 ätzen.
  • Unter Bezugnahme auf die 13A-C ist eine Pufferschicht 96 über den Gate-Abstandshaltern 122, Dummy-Gate-Stapeln 70 und innerhalb der Absenkungen 128 gebildet. Die Pufferschicht 96 kann ebenfalls über den Flächen z. B. als eine Teppichaufbringung gebildet sein. Zum Zweck der Übersichtlichkeit zeigen die 13A-C und die folgenden Figuren nur die Region 100A, obwohl in Bezug auf die Region 100B auch ähnliche Prozesse durchgeführt sein können. Die Pufferschicht 96 kann eine dielektrische Schicht sein und kann ein Material, wie z. B. ein Siliziumoxid (SiO2), ein anderer Oxidtyp, Siliziumnitrid (SiN), ein anderer Nitridtyp, oder dergleichen oder Kombinationen davon umfassen. In einigen Fällen kann die Pufferschicht 96 eine Anhaftschicht oder eine Barriereschicht sein und kann multiple Schichten oder multiple Materialien umfassen. In einigen Ausführungsformen kann die Pufferschicht 96 winkelgetreu aufgebracht sein und kann eine Breite zwischen ungefähr 0,5 nm und ungefähr 5 nm aufweisen. Die Pufferschicht 96 kann durch ein geeignetes Verfahren, wie z. B. ALD, CVD, HDP-CVD, PVD, eine Kombination davon oder dergleichen, gebildet sein. In einigen Fällen verbessert das Vorhandensein der Pufferschicht 96 die Anhaftung des Stressormaterials 98 auf den Kanalregionen 57 oder Finnen 56 oder auf anderen Regionen der Finnen 56, die nachstehend in weiteren Einzelheiten beschrieben werden. In einigen Ausführungsformen ist die Pufferschicht 96 weggelassen.
  • Unter Bezugnahme auf die 14A-C ist ein Stressormaterial 98 über der Pufferschicht 96 gebildet. Zur besseren Übersichtlichkeit wird die Pufferschicht 96 in den 14A-C oder den nachfolgenden Figuren nicht gezeigt. Das Stressormaterial 98 kann innerhalb der Absenkungen 128 über den Flächen der Finnen 56 oder über den Flächen der Halbleiterstreifen 52 gebildet sein. Auf diese Weise kann das Stressormaterial 98 über Flächen (z. B. Seitenwänden) von Kanalregionen 57 der Finnen 56 gebildet sein. Das Stressormaterial 98 kann ebenfalls über den Gate-Abstandshaltern 122, über den Dummy-Gate-Stapeln 70 oder über anderen Flächen gebildet sein. Das Stressormaterial 98 kann aufgebracht sein, um alle Absenkungen 128 wie in 14B gezeigt zu füllen oder kann aufgebracht sein, um einige Abschnitte der Absenkungen 128 zu füllen. Das Stressormaterial 98 auf anliegenden Dummy-Gate-Stapeln 70 kann wie in 14B gezeigt verschmelzen oder es kann Lücken zwischen dem Stressormaterial auf anliegenden Dummy-Gate-Stapeln 70 geben. In einigen Fällen kann das verschmelzende Stressormaterial 98 eine Fuge 101 entlang Abschnitten der verschmelzenden Begrenzung bilden, von der ein Beispiel in 14B gezeigt wird. In einigen Fällen kann das verschmelzende Stressormaterial 98 einen oder mehrere Luftspalt(e) oder Leerstelle(n) 103 an der verschmelzenden Begrenzung bilden, von der ein Beispiel in 14B gezeigt wird. In einigen Ausführungsformen kann das Stressormaterial 98 mit einer Dicken zwischen ungefähr 15 nm und ungefähr 30 nm gebildet sein.
  • Das Stressormaterial 98 kann ein oder mehrere Material(ien) umfassen, das/die zum Bereitstellen einer Belastung auf den Finnen 56 verwendet sein kann/können, die nachstehend in weiteren Einzelheiten beschrieben werden. In einigen Ausführungsformen kann das Stressormaterial 98 ein Material umfassen, das auf den Finnen 56 eine Zugspannung bereitstellt, wie z. B. Siliziumnitrid (SiN), Silizium-Karbonitrid (SiCN) oder dergleichen oder eine Kombination davon. In einigen Ausführungsformen kann das Stressormaterial 98 ein Material umfassen, das eine Druckspannung auf den Finnen 56 bereitstellt. In einigen Fällen kann das SiN derart gebildet sein, dass es eine Druckspannung auf den Finnen 56 bereitstellt. In einigen Ausführungsformen kann das Stressormaterial 98 als poröses Material aufgebracht sein, wie z. B ein poröses SiN-Material. Das Stressormaterial 98 kann durch ein geeignetes Verfahren, wie z. B. ALD, PE-ALD, CVD, HDP-CVD, PVD, eine Kombination davon oder dergleichen, gebildet sein.
  • In einigen Ausführungsformen umfasst das Stressormaterial 98 unter Verwenden eines ALD-Prozesses gewachsenes SiN, um eine Zugspannung auf den Finnen 56 als Teil des Bildens von FinFETs vom N-Typ in der ersten Region 100A bereitzustellen. Das ALD-Verfahren kann Prozessgase umfassen, z. B. Dichlorsilan (SiH2Cl2), Ammoniak (NH3), andere Vorläufergase oder andere Gase. Auch können andere Gase als Spülgase, unter Einschluss von N2, Ar, Xe oder anderen Gasen verwendet sein. In einigen Ausführungsformen kann ein ALD-Prozess eine Prozesstemperatur zwischen ungefähr 300° C und ungefähr 350° C aufweisen. In einigen Ausführungsformen kann ein Schritt eines ALD-Zyklus unter Verwenden von Dichlorsilan als Prozessgas einen Prozessdruck zwischen ungefähr 1 und ungefähr 4 Torr und einen Durchsatz zwischen ungefähr 500 sccm und ungefähr 5000 ccm aufweisen. In einigen Ausführungsformen kann ein Schritt eines ALD-Zyklus unter Verwenden von NH3 als Prozessgas einen Prozessdruck zwischen ungefähr 0,1 und ungefähr 0,5 Torr und einen Durchsatz zwischen ungefähr 500 sccm und ungefähr 10000 ccm aufweisen. In einigen Ausführungsformen beträgt der Gesamtdurchsatz von NH3 während eines ALD-Prozesses weniger als das 10-Fache des Gesamtdurchsatzes von anderen Vorläufergasen (z. B. Dichlorsilan), das während des ALD-Prozesses verwendet ist. In einigen Ausführungsformen kann ein Spülschritt zwischen einem Dichlorsilanschritt und einem Ammoniakschritt das Strömen eines Spülgases bei einer Rate zwischen ungefähr 500 sccm und ungefähr 20.000 sccm umfassen und kann das Strömen des Spülgases für ungefähr 6 Sekunden oder weniger umfassen. Dies sind beispielhafte Prozessbedingungen und weitere Prozessbedingungen können in anderen Ausführungsformen verwendet werden. In einigen Fällen kann das Reduzieren der Prozesstemperatur, das Reduzieren des NH3-Stroms oder das Reduzieren des SpülgasStroms die nachfolgenden Beanspruchungen erhöhen, die auf den Finnen 56 durch das Stressormaterial 98 erzeugt ist, was nachstehend in weiteren Einzelheiten beschrieben wird.
  • Unter Bezugnahme auf 15 wird ein Temperprozess 84 auf dem Stressormaterial 98 durchgeführt. Der Temperprozess 84 kann z. B. einen Hochtemperatur-Temperprozess und/oder einen UV-Härtungsprozess umfassen. Der Temperprozess 84 veranlasst das Stressormaterial 98 zum Ausdehnen (Bereitstellen von Druckspannung auf den Finnen 56) oder Zusammenziehen (Bereitstellen von Zugspannung auf den Finnen 56). In einigen Fällen ist das Ausdehnen des Stressormaterials 98 auf den Temperprozess 84 zurückzuführen, der Atombindungen im Stressormaterial 98 aufbricht. In einigen Ausführungsformen umfasst der Temperprozess 84 ein Hochtemperatur-Tempern bei einer Temperatur zwischen ungefähr 800° C und ungefähr 1000° C über ungefähr 0,5 Stunden und ungefähr 2 Stunden. Ein Hochtemperatur-Tempern kann unter Verwenden einer Thermischen Schnelltemper- (RTA)-Kammer, eines Ofens oder eines anderen geeigneten Systems durchgeführt sein. In einigen Ausführungsformen umfasst der Temperprozess einen UV-Härtungsprozess bei einer Temperatur zwischen ungefähr 500° C und ungefähr 700° C über ungefähr 2 Stunden und ungefähr 5 Stunden. In einigen Ausführungsformen weist die UV-Quelle eine Leistung zwischen ungefähr 50 Watt und ungefähr 500 Watt auf. In einigen Fällen kann der Temperprozess 84 in einer gashaltigen Atmosphäre, wie z. B. einer Atmosphäre durchgeführt sein, umfassend Stickstoff, Argon, Wasserstoff oder dergleichen oder eine Kombination davon. In einigen Ausführungsformen kann ein Gas, wie z. B. Stickstoff (N2) in das Tempersystem bei einer Fließrate zwischen ungefähr 500 sccm und ungefähr 20.000 sccm geströmt werden. Dies sind beispielhafte Temperprozesse, die allein oder in Kombination mit dem Temperprozess 84 und anderen Tempertypen oder Temperverfahren mit anderen Parametern verwendet sein können, die innerhalb des Umfangs dieser Offenbarung liegen.
  • In einigen Ausführungsformen können die Parameter des Temperprozesses 84 zum Steuern der Belastungshöhe, die das Stressormaterial 98 bereitstellt, gesteuert sein. Z. B. kann das Aussetzen des Stressormaterials 98 gegenüber einer höheren Temperatur eine weitere Ausdehnung oder ein weiteres Zusammenziehen des Stressormaterials 98 verursachen und somit die bereitgestellte Belastungshöhe erhöhen. Als ein weiteres Beispiel kann die Verwendung einer höheren Temperatur während des Temperprozesses 84 ebenfalls eine höhere als der vom Stressormaterial 98 bereitgestellten Belastung verursachen. Somit kann die vom Stressormaterial 98 bereitgestellte Belastung durch Steuern der Parameter der Aufbringung des Stressormaterials 98 (wie zuvor beschrieben) und ebenfalls durch Steuern der Parameter des Temperprozesses 84 gesteuert sein. Bei einigen beispielhaften Ausführungsformen, in denen das Stressormaterial 98 SiN ist, kann der Temperprozess 84 zu einem Zusammenziehen des Volumens des Stressormaterials 98 zwischen 0 % und ungefähr 10 %, wie z. B. ungefähr 3 %, führen. In einigen Fällen kann das Erhöhen der Temperatur oder die Dauer des Temperprozesses 84 gemäß Beschreibung ein erhöhtes Zusammenziehen eines SiN-Stressormaterials 98 verursachen. Auf diese Weise kann auf einer Halbleiter-Finne 56 durch das Stressormaterial 98 eine Belastung zwischen 0 GPa und ungefähr 4,0 GPa auferlegt sein. Z. B. kann ein SiN-Stressormaterial 98 so viel wie ungefähr 4,0 GPa Zugspannung auf einer Kanalregion 57 einer Halbleiter-Finne 56 bereitstellen. Darüber hinaus erlaubt das Steuern der Bildung und/oder des Temperprozesses 84 des Stressormaterials 98 gemäß Beschreibung das Steuern der Belastungshöhe, die der Kanalregion 57 einer Finne 56 bereitgestellt ist, und ermöglicht somit das Steuern der Mobilität von Trägern in der Kanalregion 57 der Finne 56. Durch Aufbringen des Stressormaterials 98 innerhalb der Absenkungen 128 wird das Stressormaterial 98 auf den Seitenwänden der Finnen 56 gebildet und kann somit eine stärkere direkte Belastung für die Kanalregionen 57 bereitstellen und eine Belastung über einer größeren Region der Kanalregion 57 bereitstellen. In einigen Ausführungsformen kann das Stressormaterial 98 ebenfalls Belastungen für die Finnen 56 unterhalb der Kanalregion 57 bereitstellen. Durch die Verwendung eines Stressormaterials 98, das anliegend zu einer Kanalregion 57 gemäß Beschreibung hierin gebildet ist, kann die Kanalregion 57 stärker belastet sein. Durch die Verwendung eines Stressormaterials 98 gemäß Beschreibung hierin z. B. kann der Kanalregion 57 eine Belastung von mehr als 2,5 GPa bereitgestellt sein. Auf diese Weise können die Mobilitätsträger innerhalb der Kanalregion 57 aufgrund der höheren Belastung zusätzlich verbessert sein. In einigen Fällen kann eine relativ hohe Belastung (z. B. von mehr als ungefähr 2,5 GPa) das Kristallgitter einer Finne 56 in einem Abschnitt der Finne 56 verbiegen. In einigen Fällen kann eine Gitterverbiegung innerhalb der Finne 56 vertikal erweitert sein. In einigen Ausführungsformen beträgt die Länge der Gitterverbiegung einer Finne 56 aufgrund der Belastung zwischen ungefähr 50 % und ungefähr 90 % der Tiefe der Absenkung.
  • In einigen Ausführungsformen kann das Stressormaterial 98 mit multiplen Schichten gebildet sein. Die zahlreichen Schichten können unterschiedliche Materialien oder dasselbe Material sein, die/das unter Verwenden von unterschiedlichen Prozessbedingungen gebildet sind/ist. Die unterschiedlichen Schichten des Stressormaterials 98 können unterschiedliche Belastungen auf die Finnen 56 bereitstellen und die Belastung auf den Finnen 56 kann durch Steuern der Eigenschaften der unterschiedlichen Schichten des Stressormaterials 98 gesteuert sein. In einigen Ausführungsformen kann die Belastung an unterschiedlichen Stellen auf den Finnen 56 auf diese Weise gesteuert sein. Als ein Beispiel können bei einem SiN-Stressormaterial 98 multiple Schichten aus SiN bei unterschiedlichen Temperaturen gebildet sein und somit kann jede Schicht aus SiN unterschiedliche Belastungshöhen für die Finnen 56 bereitstellen. In einigen Fällen kann das Stressormaterial 98 eine oder mehrere Schicht(en), die eine Zugspannung und/oder eine oder mehrere Schichten, die eine Druckspannung bereitstellt/bereitstellen, umfassen. In einigen Fällen kann eine Schicht aus SiN je nach dem zum Bilden des SiN in der Schicht verwendeten Prozesses entweder Zugspannung oder Druckspannung bereitstellen. Nach dem Bilden einer einzigen Schicht des Stressormaterials 98 oder nach dem Bilden von multiplen Schichten des Stressormaterials 98 kann ein Temperprozess 84 durchgeführt sein. In einigen Ausführungsformen können unterschiedliche Schichten des Stressormaterials 98 über unterschiedlichen Regionen eines Wafers oder Bauelements gebildet sein. Z. B. kann eine erste Schicht des Stressormaterials 98 in den Absenkungen 128 gebildet sein, doch kann eine zweite Schicht des Stressormaterials über der ersten Schicht in nur einigen Absenkungen 128 gebildet sein. In einigen Ausführungsformen können ähnliche Prozesse zum Bilden von FinFETs vom N-Typ in der Region 100A und FinFETS vom P-Typ in der Region 100B verwendet sein. Z. B. können in der Region 100A das Stressormaterial 98 die Parameter der Bildung des Stressormaterials 98 und die Parameter des Temperprozesses 84 zum Bereitstellen einer Zugspannung auf den Finnen 56 der FinFETS vom N-Typ in der Region 100A ausgewählt sein. In der Region 100A können das Stressormaterial 98, die Parameter der Bildung des Stressormaterials 98 und die Parameter des Temperprozesses 84 zum Bereitstellen einer Druckspannung auf den Finnen 56 der FinFETS vom N-Typ in der Region 100A ausgewählt sein und können somit von denen, die in der Region 100A verwendet sind, unterschiedlich sein. Diese erläuternden Beispiele und sonstigen Materialien, Prozesse oder Gestaltungen fallen unter den Umfang dieser Offenbarung.
  • Unter Bezugnahme auf die 16A-D wird eine beispielhafte Ausführungsform des Bildens von multiplen Schichten von Stressormaterial 98 gezeigt. Die 16A-D zeigen eine Querschnittsansicht eines FinFET-Bauelements, das dem ähnlich ist, das in den 15B und an anderer Stelle hierin gezeigt ist. In 16A ist eine erste Schicht 98A des Stressormaterials gebildet. Die erste Schicht 98A ist unter Verwenden eines ersten Satzes von Verarbeitungsbedingungen (z. B. Temperatur, Material, Dicke, Kristallausrichtung, usw.) gebildet. In 16B ist ein erster Temperprozess 84A durchgeführt. Der erste Temperprozess 84A kann einen ersten Satz von Temperbedingungen (z. B. Temperatur, Dauer, Technik, usw.) aufweisen. Nach dem ersten Temperprozess 84A kann die erste Schicht 98A eine Belastung auf die Finnen 56 bereitstellen. In einigen Ausführungsformen können nach dem Bilden einige oder alle der ersten Schicht 98A von einigen Regionen vor oder nach dem ersten Temperprozess 84A entfernt sein. In 16C ist eine zweite Schicht 98B aus Stressormaterial über der ersten Schicht 98A gebildet. Die zweite Schicht kann unter Verwenden eines zweiten Satzes von Aufbringungsprozess-Bedingungen (z. B. Temperatur, Material, Dicke, Kristallausrichtung, usw.) gebildet sein, die unterschiedlich von dem ersten Satz von Aufbringungsprozess-Bedingungen oder dieselben wie der erste Satz von Aufbringungsprozess-Bedingungen sind. Z. B. kann die zweite Schicht dasselbe Material wie die erste Schicht sein oder kann ein von der ersten Schicht unterschiedliches Material sein. Als ein Beispiel können sowohl die erste Schicht als auch die zweite Schicht SiN sein und das SiN der ersten Schicht kann unter Verwenden von von dem SiN der zweiten Schicht unterschiedlichen Aufbringungsprozess-Bedingungen gebildet sein. In 16B ist ein zweiter Temperprozess 84B durchgeführt. Der zweite Temperprozess 84B kann einen zweiten Satz Temperbedingungen (z. B. Temperatur, Dauer, Technik, usw.) aufweisen, die dieselben sind wie der erste Satz von Temperbedingungen oder von dem ersten Satz von Temperbedingungen unterschiedlich sind. Nach dem zweiten Temperprozess 84B kann die zweite Schicht 98B eine Belastung für die Finnen 56 zusätzlich zur ersten Schicht 98A bereitstellen. In einigen Ausführungsformen kann die zweite Schicht 98B eine ähnliche Belastung wie die erste Schicht 98A bereitstellen oder kann eine Belastung bereitstellen, die der Belastung von der ersten Schicht 98A entgegenwirkt oder sie mindert. In einigen Ausführungsformen kann die zweite Schicht 98B nur über bestimmten Regionen der ersten Schicht 98A gebildet sein. Z. B. kann die zweite Schicht 98B über einigen Bauelementen gebildet sein und über anderen Bauelementen nicht gebildet sein. In einigen Ausführungsformen können nach dem Bilden einige oder alle der zweiten Schicht 98B von einigen Regionen vor oder nach dem zweiten Temperprozess 84B entfernt sein. In anderen Ausführungsformen können mehr als zwei Schichten von Stressormaterial verwendet sein. Diese Beispiele und sonstigen Ausführungsformen fallen unter den Umfang dieser Offenbarung.
  • Unter Bezugnahme auf die 17A-C werden nach dem in 15 gezeigten Temperprozess 84 Abschnitte des Stressormaterials 98 entfernt. Einige Teile des Stressormaterials 98 können derart in den Absenkungen 128 verbleiben, dass den Finnen 56 während des nachfolgenden Verarbeitens eine Belastung bereitgestellt ist. Auf diese Weise kann eine mehr oder weniger starke Belastung der Finnen 56 während des nachfolgenden Verarbeitens verfallen und das „Belastungsgedächtnis“ der Finnen 56 kann verbessert werden. Abschnitte des Stressormaterials 98 können derart entfernt werden, dass das verbleibende Stressormaterial 98 ungefähr auf dem gleichen Niveau ist wie die Oberseite der Finnen 56, wie in 17B gezeigt. In einigen Ausführungsformen kann das verbleibende Stressormaterial 98 sich über der Oberseite der Finnen 56 erstrecken. In einigen Ausführungsformen kann das Stressormaterial 98 derart entfernt sein, dass das verbleibende Stressormaterial 98 unterhalb der Oberseite der Finnen 56 ist. In einigen Ausführungsformen kann von einigen Absenkungen 128 eine von anderen Absenkungen 128 unterschiedliche Menge an Stressormaterial 98 entfernt werden. Z. B. kann mehr Stressormaterial 98 von Regionen entfernt werden, in denen eine geringere Belastung gewünscht ist. In einigen Fällen kann das Stressormaterial 98 von einigen Regionen komplett entfernt werden. Das Stressormaterial 98 kann unter Verwenden eines CMP-Prozesses, eines trockenen Ätzprozesses, eines Feucht-Ätzprozesses oder anderen Techniken entfernt werden. In einigen Ausführungsformen kann das Stressormaterial 98 unter Verwenden einer Kombination eines CMP-Prozesses und eines Feucht-Ätzprozesses entfernt werden. In einigen Ausführungsformen kann ein CMP-Prozess zuerst durchgeführt sein und durch einen Ätzprozess gefolgt sein.
  • Unter weiterer Bezugnahme auf die 18A-C werden eine Ätzstopp-Schicht 87 und ein Zwischenschicht-Dielektrikum (ILD) 88 über den Dummy-Gate-Stapeln 70 und über den Source-/Drain-Regionen 82 aufgebracht. In einer Ausführungsform ist das ILD 88 ein fließbarer Film, der durch eine fließbare CVD gebildet ist. In einigen Ausführungsformen ist das ILD 88 eines dielektrischen Materials gebildet, wie z. B. Phosphor-Silizium-Glas (PSG), Bor-Silizium-Glas (BSG), Bor-Gedoptes Phosphor-Silizium-Glas (BPSG), nicht gedoptes Silizium-Glas (USG) oder dergleichen und kann durch jedes geeignete Verfahren, wie z. B. CVD, PECVD, eine Kombination davon oder dergleichen aufgebracht sein. In einigen Ausführungsformen ist die Ätzstopp-Schicht 87 als eine Stoppschicht bei gleichzeitigem Strukturieren des ILDs 88 zum Bilden von Öffnungen für nachfolgende gebildete Kontakte verwendet. Dementsprechend kann ein Material für die Ätzstopp-Schicht 87 derart ausgewählt sein, dass das Material der Ätzstopp-Schicht 87 eine niedrigere Ätzrate aufweist als das Material des ILDs 88.
  • Unter Bezugnahme auf die 19A-C ist eine Maske 89 über dem ILD 88 gebildet und dann strukturiert. Die Maske 89 ist strukturiert, um Bereiche des ILDs 88 freizulegen, die geätzt werden, um das Stressormaterial 98 freizulegen, das dann entfernt werden wird. Die Maske 89 kann eine harte Maske sein und kann eine oder mehrere Schichten z. B. aus Siliziumnitrid, Silizium-Oxynitrid, Siliziumkarbid, Silizium-Karbonitrid oder dergleichen oder einer Kombination umfassen. In einigen Ausführungsformen ist die Maske 89 aus einem fotoresistenten Material oder einem anderen Material gebildet. Die Maske 89 kann unter Verwenden akzeptabler Fotolithografie- und Ätz-Techniken strukturiert sein. In dieser beispielhaften Ausführungsform ist die Maske 89 unverzüglich nach dem Bilden des ILDs 88 gebildet und das ILD 88 ist unverzüglich nach dem Bilden des ILDs 88 geätzt. Allerdings werden in anderen Ausführungsformen andere Verarbeitungsschritte durchgeführt, nachdem das ILD 88 gebildet ist und bevor die Maske 89 gebildet ist. Z. B. können die anderen Verarbeitungsschritte einen CMP-Prozess, einen Dummy-Gate-Ersatz, eine Gate-Kontaktbildung, usw. umfassen.
  • Unter Bezugnahme auf die 20A-C sind in dem ILD 88 Öffnungen gebildet und ein Teil oder das gesamte von den Öffnungen freigelegte Stressormaterial 98 ist entfernt. Durch Entfernen des Stressormaterials 98 werden die Absenkungen 128, die neben den Graten 56 liegen, freigelegt. In einigen Fällen werden ein Teil der vom Stressormaterial 98 bereitgestellten Belastung innerhalb der Finnen 56 verbleiben, selbst nachdem das Stressormaterial 98 entfernt wurde. In einigen Fällen kann das von der Maske 89 freigelegte ILD 88 zuerst entfernt werden und auf der Ätzstopp-Schicht 87 stoppen. Das ILD 88 kann unter Verwenden eines geeigneten Ätzprozesses, wie z. B einem anisotropen trockenen Ätzprozess, entfernt werden. Das Stressormaterial 98 kann dann unter Verwenden eines oder mehrerer geeigneten Ätz-Prozesse(s), wie z. B. eines trockenen Ätzprozesses, eines Feucht-Ätzprozesses oder einer Kombination davon entfernt werden. In einigen Fällen werden die Ätzstopp-Schicht 87 und das Stressormaterial 98 in demselben Ätzprozess entfernt. Durch Entfernen des gesamten Stressormaterials 98 von den Absenkungen 128 können dann epitaxiale Source-/Drein-Regionen 82 innerhalb der Absenkungen 128 wachsen gelassen werden, was nachstehend in weiteren Einzelheiten beschrieben werden wird.
  • In einigen Ausführungsformen werden Abschnitte des Stressormaterials 98 innerhalb der Öffnungen 128 belassen und die verbleibenden Abschnitte des Stressormaterials 98 werden in einem oder mehreren nachfolgenden Schritt(en) entfernt. In einigen Ausführungsformen kann das Stressormaterial 98 von einigen der Öffnungen 128 komplett entfernt werden und ein Teil oder das gesamte Stressormaterial 98 kann in anderen Öffnungen 128 belassen werden. In einigen Fällen kann das Belassen von Stressormaterial 98, das später zu entfernen ist, das Verfallen des Belastungsgedächtnisses, das für die Grate 76 neben dem verbleibenden Stressormaterial 98 bereitgestellt ist, entfernt werden. In einigen Fällen kann ein Teil des Stressormaterials 98 verbleiben, um die den anliegenden Finnen 56 auferlegte Belastung zu reduzieren. Durch Entfernen nur eines Teils des Stressormaterials 98 kann z. B. die Belastung auf anliegenden Finnen 56 von ungefähr 1,0 GPa auf ungefähr 0,5 GPa gemindert werden. Dies ist ein Beispiel und weitere Belastungshöhen können in anderen Fällen vorhanden sein.
  • Die 21A-C stellen die Bildung von epitaxialen Source-/Drain-Regionen 82 in den Absenkungen 128 der ersten Region 100A dar. In einigen Ausführungsformen sind die epitaxialen Source-/Drain-Regionen 82 epitaxial in den Absenkungen 128 unter Verwenden von organischem Metall-CVD (MOCVD) molekularer Strahlepitaxie (MBE), Flüssigphasen-Epitaxie (LPE), Dampfphasen-Epitaxie (VPE), selektivem epitaxialem Wachstum (SEG), einer Kombination davon oder dergleichen gewachsen. Die epitaxialen Source-/Drain-Regionen 82 können ein akzeptables Material umfassen, wie z. B. jegliches Material, das für FinFETs vom N-Typ geeignet ist. Wenn z. B. die Finne 56 Silizium ist, können die epitaxialen Source-/Drain-Regionen 82 Silizium, SiC, SiCp, SiP, eine Kombination davon oder dergleichen umfassen. Die epitaxialen Source-/Drain-Regionen 82 können Flächen aufweisen, die von jeweiligen Flächen der Finnen 56 erhaben sind und können Flächenabschnitte aufweisen. In einigen Ausführungsformen können die epitaxialen Source-/Drain-Regionen 82 sich hinter den Finnen 56 und in die Halbleiter-Streifen 52 erstrecken. In einigen Ausführungsformen können die epitaxialen Source-/Drain-Regionen 82 sich über einer Oberseite der Finnen 56 erstrecken. In einigen Fällen können die Abschnitte des Stressormaterials 98 nicht vollständig entfernt werden und können nach dem Bilden der epitaxialen Source-/Drain-Regionen 82 in einer oder mehreren Absenkungen verbleiben.
  • Die epitaxialen Source-/Drain-Regionen 82 sind ebenfalls in den Absenkungen 128 der (nicht dargestellten) zweiten Region 100B gebildet. In einigen Ausführungsformen sind die epitaxialen Source-/Drain-Regionen 82 unter Verwenden von ähnlichen Verfahren wie den epitaxialen Source-/Drain-Regionen 82 in der ersten Region 100A in der zweiten Region 100B gebildet. Die epitaxialen Source-/Drain-Regionen 82 in der zweiten Region 100B können unter Verwenden von MOCVD, MBE, LPE, VPE, SEG, einer Kombination davon oder dergleichen epitaxial in den Absenkungen gewachsen sein. Die epitaxialen Source-/Drain-Regionen 82 in der zweiten Region 100B können ein akzeptables Material umfassen, wie z. B. jegliches Material, das für FinFETs vom P-Typ geeignet ist. Wenn z. B. die Finne 56 Silizium ist, können die epitaxialen Source-/Drain-Regionen 82 Silizium, SiGe, SiGeB, Ge, GeSn, eine Kombination davon oder dergleichen umfassen.
  • Unter Bezugnahme auf die 22A-C sind Kontakte 104 an den epitaxialen Source-/Drain-Regionen 82 gebildet. In dieser beispielhaften Ausführungsform sind die Kontakte 104 unverzüglich nach den epitaxialen Source-/Drain-Regionen 82 gebildet. Allerdings werden in anderen Ausführungsformen andere Verarbeitungsschritte durchgeführt, nachdem die epitaxialen Source-/Drain-Regionen 82 gebildet sind und bevor die Kontakte 104 gebildet sind. In einigen Ausführungsformen z B. ist eine Kontaktätzstopp-Schicht (CESL) über den epitaxialen Source-/Drain-Regionen 82 vor dem Bilden der Kontakte 104 gebildet. In anderen Ausführungsformen sind die epitaxialen Source-/Drain-Regionen 82 vor der Bildung der Kontakte 104 abgesenkt. In einigen Ausführungsformen können zusätzliche Verarbeitungsschritte einen CMP-Prozess, einen Dummy-Gate-Ersatz, eine Gate-Kontaktbildung, usw. umfassen.
  • In einigen Ausführungsformen sind eine Auskleidung, wie z. B. eine Verteilerbarriere-Schicht, eine Anhaftungsschicht oder dergleichen und ein leitendes Material in den Öffnungen in dem ILD 88 und über den epitaxialen Source-/Drain-Regionen 82 gebildet und bilden die Kontakte 104. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen. Das leitende Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie z. B. ein CMP, kann durchgeführt sein, um überschüssige Materialien von einer oberen Fläche des ILDs 88 zu entfernen. Das verbleibende Auskleidungs- und leitende Material bildet Kontakte 104 in den Öffnungen. In einigen Ausführungsformen kann ein (nicht dargestelltes) Silizium an der Schnittstelle zwischen den epitaxialen Source-/Drain-Regionen 82 und den Kontakten 104 vor der Aufbringung einer Auskleidung gebildet sein. Die Kontakte 104 sind physikalisch und elektrisch an die epitaxialen Source-/Drain-Regionen 82 gekoppelt.
  • Unter Bezugnahme auf die 23A-C kann ein Planarisierungsprozess, wie z. B. ein CMP, durchgeführt sein, um die oberen Flächen des ILDs 88 und die oberen Flächen der Kontakte 104 mit den oberen Flächen der Dummy-Gate-Stapel 70 zu nivellieren. Nach dem Planarisierungsprozess sind obere Flächen der Dummy-Gate-Stapel 70 durch das ILD 88 freigelegt. In einigen Ausführungsformen kann das CMP ebenfalls die Masken 72 oder Abschnitte davon auf den Dummy-Gate-Stapeln 70 entfernen.
  • Die 24A-25C beschreiben das Entfernen von Dummy-Stapeln 70 und die Bildung von Ersatz-Gates 92 gemäß irgendeiner Ausführungsform. In anderen Ausführungsformen können das Entfernen von Dummy-Stapeln 70 und das Bilden von Ersatz-Gates 93 vor dem Bilden der epitaxialen Source-/Drain-Regionen 82 und/oder den Kontakten 104 durchgeführt sein. Unter Bezugnahme auf die 24A-C werden verbleibende Abschnitte von Masken 72 und den Dummy-Gate-Stapeln 70 in einem oder mehreren Ätzschritt(en) derart entfernt, dass Absenkungen 90 gebildet sind. Jede Absenkung 90 legt die Kanalregion 57 einer jeweiligen Finne 56 frei. Jede Kanalregion 57 ist zwischen benachbarten Paaren von epitaxialen Source-/Drain-Regionen 82 in der ersten Region 100A oder zwischen benachbarten Paaren der epitaxialen Source-/Drain-Regionen 82 in der (nicht dargestellten) zweiten Region 100B angeordnet. Während des Entfernens kann die dielektrische Dummy-Schicht 58 als eine Ätzstopp-Schicht verwendet sein, wenn die Dummy-Gatestapel 70 geätzt sind. Die dielektrische Dummyschicht 58 kann dann nach dem Entfernen der Dummy-Gate-Stapel 70 entfernt werden.
  • Unter Bezugnahme auf die 25A-C sind die dielektrische Gate-Schicht 92 und die Gate-Füllung 94 für Ersatz-Gates 93 in der ersten Region 100A und der zweiten Region 100B gebildet. Die dielektrischen Gate-Schichten 92 werden winkelgetreu in den Absenkungen 90, wie z B. auf den oberen Flächen und den Seitenwänden der Finnen 56, auf den Seitenwänden jeweils der Gate-Abstandshalter 122 und den Finnen-Abstandshaltern 130 und auf einer oberen Fläche des ILDs 88 aufgebracht. In einigen Ausführungsformen umfasst die dielektrische Gate-Schicht 92 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon. In anderen Ausführungsformen umfasst die dielektrische Gate-Schicht 92 ein dielektrisches hohesk-Material und in diesen Ausführungsformen kann die dielektrische Gate-Schicht 92 einen k-Wert von größer als ungefähr 7,0 aufweisen und kann ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb oder Kombinationen davon umfassen. Die Bildungsverfahren der dielektrischen Gate-Schicht 92 können Molekulares Strahlaufbringen (MBD), ALD, PECVD, eine Kombination davon oder dergleichen umfassen.
  • Als Nächstes wird die Gate-Füllung 94 über der dielektrischen Gate-Schicht 92 aufgebracht. Die Gate-Füllung 94 kann die verbleibenden Abschnitte der Absenkungen 90 füllen. Die Gate-Füllung 94 kann aus einem metallhaltigen Material, wie z. B. TiN, TaN, TaC, Co, Ru, Al, Ag, Au, W, Ni, Ti, Cu, Kombinationen davon oder Mehrfachschichten davon hergestellt sein. Obwohl z. B. ein einzelnes Material der Gate-Füllung 94 dargestellt ist, kann ebenfalls jede Anzahl von Arbeitsfunktionsschichten in den Absenkungen 90 aufgebracht sein. Nach dem Bilden der Gate-Füllung 94 kann ein Planarisierungsprozess, wie z. B. ein CMP, durchgeführt sein, um die überschüssigen Abschnitte der dielektrischen Gate-Schicht 92 und der Gate-Füllung 94 zu entfernen, wobei die überschüssigen Abschnitte über der oberen Fläche des ILDs 88 angeordnet sein können. Die daraus resultierenden verbleibenden Abschnitte aus Material der dielektrischen Gate-Schicht 92 und der Gate-Füllung 94 bilden somit Ersatz-Gates 93 der resultierenden FinFETs.
  • In einigen Ausführungsformen kann die Bildung der dielektrischen Gate-Schichten 92 der ersten Region 100A und der zweiten Region 100B gleichzeitig derart erfolgen, dass die jeweiligen dielektrischen Gate-Schichten 92 aus denselben Materialien sind und die Bildung der Gate-Füllung 94 gleichzeitig derart erfolgen kann, dass die jeweilige Gate-Füllung 94 in der ersten Region 100A und der zweiten Region 100B aus denselben Materialien hergestellt sind. In anderen Ausführungsformen jedoch können die jeweiligen dielektrischen Gate-Schichten 92 in der ersten Region 100A und der zweiten Region 100B durch unterschiedliche Prozesse derart gebildet sein, dass die jeweiligen dielektrischen Gate-Schichten 92 in der ersten Region 100A und der zweiten Region 100B aus unterschiedlichen Materialien hergestellt sein können. Die jeweiligen Gate-Füllungen 94 in der ersten Region 100A und der zweiten Region 100B können durch unterschiedliche Prozesse derart gebildet sein, dass die jeweilige Gate-Füllung 94 in der ersten Region 100A und der zweiten Region 100B aus unterschiedlichen Materialien hergestellt sein können. Zum Abdecken und Freilegen von geeigneten Regionen beim Verwenden von unterschiedlichen Prozessen können verschiedene Abdeckschritte verwendet sein.
  • Unter Bezugnahme auf die 26A-C ist ein ILD 102 über dem ILD 88 aufgebracht. Durch das ILD 102 und das ILD 188 sind Kontakte 108 gebildet, um sich an die Kontakte 104 und die epitaxialen Source-/Drain-Regionen 82 anzuschließen. Kontakte 110 werden ebenfalls durch das ILD 102 zum Anschließen an die Ersatz-Gates 93 gebildet. In einer Ausführungsform ist das ILD 102 unter Verwenden von ähnlichen Materialien und Verfahren wie dem oben unter Bezugnahme auf die 18A-C beschriebenen ILD 88 gebildet, und die Beschreibung wird hierin der Kürze halber nicht wiederholt. In einigen Ausführungsformen sind das ILD 102 und das ILD 99 aus einem und demselben Material gebildet. In anderen Ausführungsformen sind das ILD 102 und das ILD 99 aus unterschiedlichen Materialien gebildet.
  • Durch das ILD 102 sind Öffnungen für die Kontakte 108 und die Kontakte 110 gebildet. Diese Öffnungen können alle gleichzeitig in einem und demselben Prozess oder in getrennten Prozessen gebildet sein. Die Öffnungen können unter Verwenden akzeptabler Fotolithografie- und Ätz-Techniken gebildet sein. Dann wird in den Öffnungen ein leitendes Material gebildet. In einigen Ausführungsformen ist eine Auskleidung vor dem leitenden Material gebildet. Das leitende Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie z. B. ein CMP, kann durchgeführt sein, um überschüssige Materialien von einer oberen Fläche des ILDs 102 zu entfernen. Die Kontakte 108 sind elektrisch an die epitaxialen Source-/Drain-Regionen 82 gekoppelt und die Kontakte 110 sind physikalisch und elektrisch an die Ersatz-Gates 93 gekoppelt. Während die Kontakte 108 in 26B in einem und demselben Querschnitt als die Kontakte 110 dargestellt sind, dient diese Darstellung zu Darstellungszwecken und in einigen Ausführungsformen sind die Kontakte 108 in von den Kontakten 110 unterschiedlichen Querschnitten angeordnet.
  • 27 ist ein Fließdiagramm, das ein Verfahren 2000 zum Bilden eines FinFET-Bauelements gemäß einigen Ausführungsformen darstellt. Das Verfahren 2000 beginnt mit Schritt 2001, in dem ein Substrat (wie z. B. das in 2 dargestellte Substrat 50) strukturiert ist, um (wie z. B. die in 3 dargestellten Halbleiter-Streifen 52) gemäß obiger Beschreibung unter Bezugnahme auf die 2 und 3 Streifen zu bilden. In Schritt 2003 sind Isolationsregionen (wie z. B. die in 5 dargestellten Isolationsregionen 54) zwischen anliegenden Streifen gemäß obiger Beschreibung unter Bezugnahme auf die 4 und 5 gebildet. In Schritt 2005 sind Dummy-Gate-Stapel (wie z. B. die in den 7A-B dargestellten Dummy-Gate-Stapel 70) über den Streifen gemäß obiger Beschreibung unter Bezugnahme auf die 6A-B und 7A-C gebildet. In Schritt 2007 ist ein Ätzprozess auf den Streifen durchgeführt, um Absenkungen (z. B. wie die in 12B dargestellten Absenkungen 128) in den Streifen gemäß obiger Beschreibung unter Bezugnahme auf 12 zu bilden. In Schritt 2009 ist ein Stressormaterial (wie z. B. das in den 14A-C dargestellte Stressormaterial 98) in den Absenkungen wie oben unter Bezugnahme auf 14A-C gebildet. In Schritt 2011 ist ein dielektrisches Material (wie z. B. das in den 18A-C dargestellte ILD 88) über dem Stressormaterial wie oben unter Bezugnahme auf 18A-C gebildet. In Schritt 2013 ist ein Ätzprozess auf dem dielektrischen Material durchgeführt, um Öffnungen (wie z. B. die Öffnungen in dem ILD 88, das in den 20B-C dargestellt ist) in dem dielektrischen Material gemäß obiger Beschreibung unter Bezugnahme auf die 20A-C durchgeführt. In Schritt 2015 wird das Stressormaterial von den Absenkungen (wie z. B. den in den 20B-C dargestellten Absenkungen 128) in den Streifen gemäß obiger Beschreibung unter Bezugnahme auf die 20A-C entfernt. In einigen Ausführungsformen kann Schritt 2015 in multiplen getrennten Schritten durchgeführt sein und andere Schritte können zwischen jedem der multiplen getrennten Schritte durchgeführt sein. In Schritt 2017 sind Source-/Drain-Regionen (wie z. B. die in den 21B-C dargestellten epitaxialen Source-/Drain-Regionen 82) in den Öffnungen gemäß obiger Beschreibung unter Bezugnahme auf die 21A-C epitaxial gewachsen. In Schritt 2019 sind Kontakte (wie z. B. die in den 22B-C dargestellten Kontakte 104) über den epitaxialen Source-/Drain-Regionen gemäß obiger Beschreibung unter Bezugnahme auf die 22A-C gebildet. In Schritt 2021 sind Ersatz-Gate-Stapel (wie z. B. die in den 25A-B dargestellten Ersatz-Gate 93) über den Streifen gemäß obiger Beschreibung unter Bezugnahme auf die 24A-25C gebildet. In einigen Ausführungsformen können andere Schritte zwischen jedem der Schritte 2013 - 2019 durchgeführt sein. Z. B. können die Schritte 2013 - 2019 nach dem Schritt 2021 durchgeführt sein. Dieses Verfahren 2000 ist eine erläuternde Ausführungsform und andere Prozessschritte oder unterschiedliche Prozessschritte als die beschriebenen fallen unter den Umfang dieser Offenbarung.
  • Verschiedene, hierin besprochene Ausführungsformen ermöglichen eine verbesserte FinFET-Leistung. Die Techniken hierin erlauben aufgrund von Belastung eine verbesserte Mobilität in FinFET-Bauelementen. Durch Bilden des Stressormaterials auf den Seitenwänden der Finnen z. B. kann den Finnen eine größere Belastung bereitgestellt sein, die die Mobilität in den Finnen weiterhin erhöht. In einigen Fällen kann die den Finnen bereitgestellte Belastungshöhe größer sein als 2,5 GPa. Zusätzlich dazu kann das Stressormaterial auf den Finnen über mehrere nachfolgende Prozessschritte verbleiben, bevor es entfernt wird, was die Belastungsgedächtnis-Wirkung erhöhen und den Verfall der Belastungshöhe nach dem Entfernen des Stressormaterials mindern kann. Die hierin beschriebenen Techniken lassen unterschiedliche Belastungstypen zu, die für die Finnen bereitgestellt werden. Zusätzlich dazu können die Belastungshöhe und das Belastungsprofil auf einer Finne durch Steuern der Bildungseigenschaften des Stressormaterials, Steuern des Temperns des Stressormaterials, Steuern, wie viel Stressormaterial über einem oder mehreren Entfernungsschritt(en) oder durch die Verwendung von multiplen Schichten von Stressormaterialien entfernt wird, gesteuert sein. Die hierin beschriebenen Techniken lassen eine Prozessflexibilität zu, da die Entfernung des Stressormaterials und das nachfolgende Bilden von epitaxialen Source-/Drain-Regionen und Kontakten je nach der Anwendung in unterschiedlichen Prozessschritten durchgeführt werden. Nach dem Bilden des Stressormaterials z. B. kann das Stressormaterial nach jedem nachfolgenden Prozessschritt entfernt werden. Unterschiedliche Stressbelastungshöhen können unterschiedlichen Sätzen von Finnen z. B. durch Bilden von Stressormaterialien mit unterschiedlichen Eigenschaften in unterschiedlichen Regionen oder Entfernen von unterschiedlichen Mengen von Stressormaterialien in unterschiedlichen Regionen bereitgestellt sein.
  • In einer Ausführungsform umfasst ein Verfahren, das das Bilden einer Finne über einem Substrat, das Bilden einer Dummy-Gate-Struktur über der Finne, das Entfernen eines Abschnitts der Finne, die neben der Dummy-Gate-Struktur anliegt, um eine erste Absenkung zu bilden, das Aufbringen eines Stressormaterials in der ersten Absenkung, das Entfernen wenigstens eines Abschnitts des Stressormaterials von der ersten Absenkung und nach dem Entfernen des wenigstens einen Abschnitts des Stressormaterials ein epitaxiales Wachsen einer Source-/Drain-Region in der ersten Absenkung einschließt. In einer Ausführungsform umfasst das Verfahren weiterhin das Durchführen eines Temperprozesses auf dem Stressormaterial. In einer Ausführungsform umfasst das Aufbringen eines Stressormaterials in der ersten Absenkung das Aufbringen eines ersten Stressormaterials in der ersten Absenkung nach dem Aufbringen des ersten Stressormaterials, das Durchführen eines ersten Temperprozesses, das Aufbringen eines zweiten Stressormaterials über dem ersten Stressormaterial und nach dem Aufbringen des zweiten Stressormaterials das Durchführen eines zweiten Temperprozesses. In einer Ausführungsform umfasst das Entfernen des wenigstens einen Abschnitts des Stressormaterials von der ersten Absenkung das Entfernen eines ersten Abschnitts des Stressormaterials unter Verwenden eines ersten Ätzprozesses und das Entfernen eines zweiten Abschnitts des Stressormaterials unter Verwenden eines zweiten Ätzprozesses. In einer Ausführungsform umfasst das Verfahren das Bilden einer dielektrischen Schicht über dem Stressormaterial und das Bilden einer Öffnung in der dielektrischen Schicht, wobei die Source-/Drain-Region durch die Öffnung in der dielektrischen Schicht epitaxial gewachsen ist. In einer Ausführungsform umfasst das Verfahren weiterhin das Bilden eines Kontakts zur Source-/Drain-Region durch die Öffnung in der dielektrischen Schicht. In einer Ausführungsform stellt das Stressormaterial eine Zugspannungshöhe auf der Finne zwischen ungefähr 2,5 GPa und ungefähr 4,0 GPa bereit. In einer Ausführungsform umfasst das Verfahren weiterhin das Bilden einer Pufferschicht in der ersten Absenkung vor der Aufbringung des Stressormaterials.
  • In einer Ausführungsform umfasst ein Verfahren das Strukturieren eines Substrats zum Bilden eines Streifens, wobei der Streifen ein erstes Halbleitermaterial, das Bilden einer Isolationsregion entlang einer Seitenwand des Streifens, einen oberen Abschnitt des Streifens, der sich über einer oberen Fläche der Isolationsregion erstreckt, das Bilden einer Dummy-Gate-Struktur entlang von Seitenwänden und entlang einer ersten oberen Fläche des oberen Abschnitts des Streifens, das Durchführen eines ersten Ätzprozesses auf dem Streifen, wobei der erste Ätzprozess eine erste Absenkung in dem Streifen bildet, der neben der Dummy-Gate-Struktur angeordnet ist, das Bilden eines ersten dielektrischen Materials innerhalb der ersten Absenkung, das Durchführen eines Temperprozesses auf dem ersten dielektrischen Material, wobei das erste dielektrische Material eine Belastung für die Seitenwände der ersten Absenkung nach dem Temperprozess bereitstellt, das Entfernen des ersten dielektrischen Materials von der ersten Absenkung und epitaxiales Wachsen einer Source-/Drain-Region in der ersten Absenkung umfasst. In einer Ausführungsform stellt das erste dielektrische Material eine Zugspannung bereit. In einer Ausführungsform umfasst das Verfahren weiterhin das Bilden eines zweiten dielektrischen Materials über dem ersten dielektrischen Material und über der Dummy-Gate-Struktur. In einer Ausführungsform umfasst das erste dielektrische Material SiN. In einer Ausführungsform ist das erste dielektrische Material bei einer Prozesstemperatur zwischen ungefähr 300° C und ungefähr 350 C gebildet. In einer Ausführungsform umfasst der Temperprozess eine Prozesstemperatur zwischen 800 °C und ungefähr 1000° C. In einer Ausführungsform umfasst das Verfahren weiterhin das Bilden einer Oxidschicht innerhalb der ersten Absenkung, wobei das erste dielektrische Material über der Oxidschicht gebildet ist. In einer Ausführungsform verbleibt ein Abschnitt des ersten dielektrischen Materials in der ersten Absenkung nach dem epitaxialen Wachsen einer Source-/Drain-Region in der ersten Absenkung.
  • In einer Ausführungsform umfasst das Halbleiter-Bauelement eine erste Halbleiter-Finne über einem Substrat, wobei die erste Halbleiter-Finne eine Kanalregion und eine Absenkung anliegend an der Kanalregion umfasst, wobei ein Gate-Stapel über einer Kanalregion der ersten Halbleiter-Finne angeordnet ist, wobei die Kanalregion der ersten Halbleiter-Finne eine Belastung zwischen ungefähr 2,5 GPA und ungefähr 4,0 GPa und eine epitaxiale Region, die innerhalb der Absenkung angeordnet ist, aufweist. In einer Ausführungsform weist eine Region der ersten Halbleiter-Finne, die unterhalb der Kanalregion angeordnet ist, eine Belastung zwischen ungefähr 2,5 GPa und ungefähr 4,0 GPa auf. In einer Ausführungsform ist die Belastung eine Zugspannung. In einer Ausführungsform weist die erste Halbleiter-Finne eine Gitterverbiegung auf, die sich in einer vertikalen Entfernung zwischen ungefähr 50 % und ungefähr 90 % der vertikalen Tiefe der Absenkung erstreckt.
  • Die voranstehenden Erläuterungen umreißen die Merkmale von mehreren Ausführungsformen derart, dass der Fachmann die Aspekte dieser Offenbarung besser verstehen kann Dem Fachmann sollte klar sein, dass er die vorliegende Offenbarung problemlos als Grundlage zum Entwickeln oder Abändern weiterer Prozesse und Strukturen heranziehen kann, um dieselben Zwecke zu verfolgen und/oder dieselben Vorteile der hierin vorgestellten Ausführungsformen zu erreichen. Der Fachmann sollte auch verstehen, dass derartige gleichwertigen Konstruktionen nicht vom Geist und Umfang dieser Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Umbauten darin vornehmen kann, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62692430 [0001]

Claims (20)

  1. Ein Verfahren, umfassend: das Bilden einer Finne über einem Substrat, das das Bilden einer Dummy-Gate-Struktur über der Finne, das Entfernen eines Abschnitts der Finne, die neben der Dummy-Gate-Struktur anliegt, um eine erste Absenkung zu bilden, das Aufbringen eines Stressormaterials in der ersten Absenkung, das Entfernen wenigstens eines Abschnitts des Stressormaterials von der ersten Absenkung und nach dem Entfernen des wenigstens einen Abschnitts des Stressormaterials ein epitaxiales Wachsen einer Source-Drain-Region in der ersten Absenkung einschließt.
  2. Verfahren nach Anspruch 1, weiterhin umfassend das Durchführen eines Temperprozesses auf dem Stressormaterial.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Aufbringen eines Stessormaterials in der ersten Absenkung umfasst: Aufbringen eines Stressormaterials in der ersten Absenkung; nach dem Aufbringen des ersten Stressormaterials, Durchführen eines ersten Temperprozesses, Aufbringen eines zweiten Stressormaterials über dem ersten Stressormaterial und nach dem Aufbringen des zweiten Stressormaterials Durchführen eines zweiten Temperprozesses.
  4. Verfahren nach irgendeinem der voranstehenden Ansprüche, wobei das Entfernen wenigstens eines Abschnitts des Stressormaterials von der ersten Absenkung umfasst: das Entfernen eines ersten Abschnitts des Stressormaterials unter Verwenden eines ersten Ätzprozesses; und das Entfernen eines zweiten Abschnitts des Stressormaterials unter Verwenden eines zweiten Ätzprozesses.
  5. Verfahren nach irgendeinem der voranstehenden Ansprüche, weiterhin umfassend: das Bilden einer dielektrischen Schicht über dem Stressormaterial und das Bilden einer Öffnung in der dielektrischen Schicht, wobei die Source-/Drain-Region durch die Öffnung in der dielektrischen Schicht epitaxial gewachsen ist.
  6. Verfahren nach Anspruch 5, weiterhin umfassend das Bilden eines Kontakts zur Source-/Drain-Region durch die Öffnung in der dielektrischen Schicht.
  7. Verfahren nach Anspruch 6, nach dem Bilden des Kontakts weiterhin umfassend das Entfernen der Dummy-Gate-Struktur und Bilden einer Ersatz-Gate-Struktur über der Finne.
  8. Verfahren nach irgendeinem der voranstehenden Ansprüche, wobei das Stressormaterial eine Zugspannungshöhe auf der Finne zwischen ungefähr 2,5 GPa und ungefähr 4,0 GPa bereitstellt.
  9. Verfahren, umfassend: Strukturieren eines Substrats zum Bilden eines Streifens, wobei der Streifen ein erstes Halbleitermaterial umfasst; das Bilden einer Isolationsregion entlang einer Seitenwand des Streifens, einen oberen Abschnitt des Streifens, der sich über einer oberen Fläche der Isolationsregion erstreckt, das Bilden einer Dummy-Gate-Struktur entlang von Seitenwänden und entlang einer ersten oberen Fläche des oberen Abschnitts des Streifens, das Durchführen eines ersten Ätzprozesses auf dem Streifen, wobei der erste Ätzprozess eine erste Absenkung in dem Streifen bildet, der neben der Dummy-Gate-Struktur angeordnet ist, das Bilden eines ersten dielektrischen Materials innerhalb der ersten Absenkung, das Durchführen eines Temperprozesses auf dem ersten dielektrischen Material, wobei das erste dielektrische Material eine Belastung für die Seitenwände der ersten Absenkung nach dem Temperprozess bereitstellt, das Entfernen des ersten dielektrischen Materials von der ersten Absenkung und das epitaxiale Wachsen seiner Source-/Drain-Region in der ersten Absenkung.
  10. Verfahren nach Anspruch 9, wobei das erste dielektrische Material eine Zugspannung bereitstellt.
  11. Verfahren nach Anspruch 9 oder 10, weiterhin umfassend das Bilden eines zweiten dielektrischen Materials über dem ersten dielektrischen Material und über der Dummy-Gate-Struktur.
  12. Verfahren nach irgendeinem der voranstehenden Ansprüche 9 bis 11, wobei das erste dielektrische Material SiN umfasst.
  13. Verfahren nach irgendeinem der voranstehenden Ansprüche 9 bis 12, wobei das erste dielektrische Material bei einer Prozesstemperatur zwischen ungefähr 300° C und ungefähr 350° C gebildet ist.
  14. Verfahren nach irgendeinem der voranstehenden Ansprüche 9 bis 13, wobei der Temperprozess eine Prozesstemperatur zwischen ungefähr 800° C und ungefähr 1000° C umfasst.
  15. Verfahren nach irgendeinem der voranstehenden Ansprüche 9 bis 14, weiterhin umfassend das Bilden einer Oxidschicht innerhalb der ersten Absenkung, wobei das erste dielektrische Material über der Oxidschicht gebildet ist.
  16. Verfahren nach irgendeinem der Ansprüche 9 bis 15, wobei ein Abschnitt des ersten dielektrischen Materials in der ersten Absenkung nach dem epitaxialen Wachsen einer Source-/Drain-Region in der ersten Absenkung verbleibt.
  17. Halbleiter-Bauelement, umfassend: eine erste Halbleiter-Finne über einem Substrat, wobei die erste Halbleiter-Finne eine Kanalregion und eine Absenkung anliegend an der Kanalregion aufweist, einen Gate-Stapel, der über einer Kanalregion der ersten Halbleiter-Finne angeordnet ist, wobei die Kanalregion der ersten Halbleiter-Finne eine Belastung zwischen ungefähr 2,5 GPA und ungefähr 4,0 GPa und eine epitaxiale Region, die innerhalb der Absenkung angeordnet ist, aufweist.
  18. Bauelement nach Anspruch 17, wobei eine Region der ersten Halbleiter-Finne, die unterhalb der Kanalregion angeordnet ist, eine Belastung zwischen ungefähr 2,5 GPa und ungefähr 4,0 GPa aufweist.
  19. Vorrichtung nach Anspruch 17 oder 18, wobei die Belastung eine Zugspannung ist.
  20. Vorrichtung gemäß irgendeinem der voranstehenden Ansprüche 17 bis 19, wobei die erste Halbleiter-Finne eine Gitterverbiegung aufweist, die sich in einer vertikalen Entfernung zwischen ungefähr 50 % und ungefähr 90 % der vertikalen Tiefe der Absenkung erstreckt.
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