KR20200002699A - FinFET 디바이스 및 그 형성 방법 - Google Patents

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stressor
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신-하오 예
푸-팅 옌
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 발명의 방법은 기판 위에 핀을 형성하는 단계, 핀 위에 더미 게이트 구조물을 형성하는 단계, 더미 게이트 구조물에 인접한 핀의 일부분을 제거하여 제 1 리세스를 형성하는 단계, 제 1 리세스 내에 스트레서 재료를 성막하는 단계, 제 1 리세스로부터 스트레서 재료의 적어도 일부분을 제거하는 단계, 및 스트레서 재료의 적어도 일부분을 제거하는 단계 후에, 제 1 리세스 내에 소스/드레인 영역을 에피택셜 성장시키는 단계를 포함한다.

Description

FinFET 디바이스 및 그 형성 방법{FINFET DEVICE AND METHOD OF FORMING SAME}
우선권 및 상호 참조
본 출원은 2018년 6월 29일자로 출원된, "FinFET Device and Method of Forming Same"이라는 제하의 미국 특허 가출원 제62/692,430호에 대한 우선권을 주장하며, 상기 출원은 그 전문이 본원에 참고로 인용된다.
기술분야
본 발명은 반도체 디바이스에 관한 것이며, 보다 구체적으로는 FinFET 디바이스 및 그 형성 방법에 관한 것이다.
반도체 디바이스는 예를 들어 개인용 컴퓨터, 휴대 전화기, 디지털 카메라 및 다른 전자 장비와 같은 다양한 전자적 응용에 사용된다. 반도체 디바이스는 전형적으로 반도체 기판 위에 절연 재료층 또는 유전체 재료층, 도전 재료층 및 반도체 재료층을 순차적으로 성막하고, 리소그래피를 이용하여 상기 다양한 재료층을 패턴화하여 그 위에 회로 부품 및 요소를 형성하는 것에 의해 제조된다.
반도체 산업은 최소 선폭 크기를 지속적으로 줄임으로써 다양한 전자 부품(예, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도를 지속적으로 향상시켜 보다 많은 부품이 특정 영역에 집적될 수 있도록 하고 있다. 그러나, 최소 선폭 크기가 감소됨에 따라, 해결해야 할 추가적인 문제가 발생한다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것이 아니라는 것을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따른 핀형 전계 효과 트랜지스터("FinFET") 디바이스의 사시도이다.
도 2는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 횡단면도이다.
도 3은 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 횡단면도이다.
도 4는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 횡단면도이다.
도 5는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 횡단면도이다.
도 6a 및 6b는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 횡단면도이다.
도 7a 내지 7c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 횡단면도이다.
도 8a 내지 8c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 횡단면도이다.
도 9a 내지 9c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 횡단면도이다.
도 10a 내지 10c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 횡단면도이다.
도 11a 내지 11c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 횡단면도이다.
도 12a 내지 12c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 횡단면도이다.
도 13a 내지 13c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 횡단면도이다.
도 14a 내지 14c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 스트레서 재료의 형성에 대한 개략적인 횡단면도이다.
도 15는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 어닐링 공정의 횡단면도이다.
도 16a 내지 16d는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 다수의 스트레서 재료층의 형성에 대한 횡단면도이다.
도 17a 내지 17c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 스트레서 재료의 형성에 대한 횡단면도이다.
도 18a 내지 18c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 스트레서 재료의 형성에 대한 횡단면도이다.
도 19a 내지 19c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 스트레서 재료의 형성에 대한 횡단면도이다.
도 20a 내지 20c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 스트레서 재료의 형성에 대한 횡단면도이다.
도 21a 내지 21c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 스트레서 재료의 형성에 대한 횡단면도이다.
도 22a 내지 22c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 스트레서 재료의 형성에 대한 횡단면도이다.
도 23a 내지 23c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 스트레서 재료의 형성에 대한 횡단면도이다.
도 24a 내지 24c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 스트레서 재료의 형성에 대한 횡단면도이다.
도 25a 내지 25c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 스트레서 재료의 형성에 대한 횡단면도이다.
도 26a 내지 26c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 스트레서 재료의 형성에 대한 횡단면도이다.
도 27은 일부 실시예에 따른 FinFET 디바이스를 형성하는 방법을 나타내는 흐름도이다.
다음의 개시 내용은 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제 2 특징부 상에 제 1 특징부의 형성은 제 1 및 제 2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제 1 및 제 2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제 1 및 제 2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
실시예는 특정 측면, 즉 FinFET 디바이스 및 그 형성 방법과 관련하여 설명될 것이다. 본 명세서에서 논의된 다양한 실시예는 FinFET 디바이스의 채널 영역에 부여된 응력을 제어할 수 있게 한다. 여기에 제시된 다양한 실시예는 게이트-래스트(gate-last) 공정을 이용하여 형성된 FinFET의 측면에서 논의된다. 다른 실시예에서, 게이트-퍼스트(gate-first) 공정이 이용될 수 있다. FinFET 디바이스의 핀은 임의의 적절한 방법으로 패턴화될 수 있다. 예를 들어, 핀은 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토리소그래피 공정을 이용하여 패턴화될 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 공정은 포토리소그래피 및 자기 정렬 공정을 조합하여, 예를 들어 단일의 직접 포토리소그래피 공정을 이용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 생성하게 한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 이용하여 패턴화된다. 자기 정렬 공정을 이용하여 스페이서가 패턴화된 희생층과 함께 형성될 수 있다. 그런 다음, 희생층이 제거되고, 나머지 스페이서 또는 맨드렐을 사용하여 핀을 패턴화할 수 있다. 일부 실시예는 평면 FET와 같은 평면 디바이스에 사용되는 양태를 고려한다. 일부 실시예는 링 오실레이터와 같은 장치에서 사용될 수 있거나 다른 유형의 장치에 사용될 수 있다. 일부 실시예는 FET 이외의 반도체 디바이스에도 사용될 수 있다.
도 1은 핀형 전계 효과 트랜지스터(FinFET)(30)의 예를 3차원 도면으로 예시한다. FinFET(30)는 반도체 기판(32) 상에 핀(36)을 포함한다. 핀(36)은 반도체 기판(32)의 여러 부분 위에 배치된 이웃하는 분리 영역(34) 사이에서 위로 돌출된다. 핀(36)의 상부면 위로 그리고 측벽을 따라 게이트 유전체(38)가 제공되며, 게이트 유전체(38) 위에 게이트 전극(40)이 제공된다. 소스/드레인 영역(42 및 44)은 게이트 유전체(38) 및 게이트 전극(40)에 대해 핀(36)의 대향 측면에 배치된다. 도 1은 후속하는 도면에 사용되는 기준 횡단면을 추가로 예시한다. A-A 횡단면은 FinFET(30)의 채널, 게이트 유전체(38) 및 게이트 전극(40)을 횡단한다. C-C 횡단면은 A-A 횡단면에 평행한 평면에 있고, 채널 외부의 핀(36)을 가로지른다(예, 소스/드레인 영역(42)을 가로지른다). B-B 횡단면은 A-A 횡단면에 수직이고, 핀 (36)의 종축을 따르며, 예를 들어 소스/드레인 영역(42 및 44) 사이의 전류 흐름의 방향으로 존재한다. 후속하는 도면은 명확성을 위해 이들 기준 횡단면을 참조한다.
도 2 내지 도 22c는 일부 실시예에 따른 FinFET의 제조에서의 중간 단계의 횡단면도이다. 도 6a 내지 도 14a 내지 c 및 도 17a 내지 c 내지 도 26a 내지 c에서, "A" 표시로 끝나는 도면은 다수의 FinFET 및 FinFET 당 다수의 핀을 제외하고는 도 1에 예시된 A-A 기준 횡단면을 따라 예시된다. "B" 표시로 끝나는 도면은 도 1에 예시된 B-B 기준 횡단면을 따라 예시된다. "C" 표시로 끝나는 도면은 도 1에 예시된 C-C 횡단면을 따라 예시된다. 도 2 내지 도 5는 도 1에 예시된 A-A 기준 횡단면을 따라 예시된다. 도 15 및 도 16a 내지 d는 도 1에 예시된 B-B 기준 횡단면을 따라 예시된다.
도 2는 기판(50)을 예시한다. 도 2는 도 1에 예시된 A-A 기준 횡단면을 따라 예시된다. 기판(50)은 도핑되거나(예, p-형 도펀트 또는 n-형 도펀트로 도핑됨) 도핑되지 않을 수 있는 벌크 반도체, 반도체-온-인슐레이터(SOI) 기판과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연층 상에 형성된 반도체 재료층을 포함한다. 절연층은 예를 들어, 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연층은 전형적으로 실리콘 기판 또는 유리 기판 등의 기판 상에 제공된다. 다층 기판 또는 구배(gradient) 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는: 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 기판(50)은 제 1 영역(100A) 및 제 2 영역(100B)을 포함할 수 있다. 제 1 영역(100A)은 n-형 FinFET 등의 NMOS 트랜지스터와 같은 n-형 디바이스를 형성하기 위한 것일 수 있다. 제 2 영역(100B)은 p-형 FinFET 등의 PMOS 트랜지스터와 같은 p-형 디바이스를 형성하기 위한 것일 수 있다. 따라서, 제 1 영역(100A)은 NMOS 영역(100A)으로도 지칭될 수 있고, 제 2 영역(100B)은 PMOS 영역(100B)으로도 지칭될 수 있다. 일부 실시예에서, 제 1 영역(100A)은 제 2 영역(100B)으로부터 물리적으로 분리될 수 있다. 제 1 영역(100A)은 임의의 수의 특징부에 의해 제 2 영역(100B)으로부터 분리될 수 있다.
도 2는 기판(50) 위에 마스크(53)를 형성하는 것을 추가로 예시한다. 일부 실시예에서, 마스크(53)는 후속 에칭 단계에서 기판(50)을 패턴화하기 위해 사용될 수 있다(도 3 참조). 도 2에 예시된 바와 같이, 마스크(53)는 제 1 마스크 층(53A) 및 제 2 마스크 층(53B)을 포함할 수 있다. 제 1 마스크 층(53A)은 하드 마스크 층일 수 있고, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물, 이들의 조합 등을 포함할 수 있으며, 원자층 증착(ALD), 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 또는 이들의 조합 등에 의해 형성될 수 있다. 제 1 마스크 층(53A)은 다중 층을 포함할 수도 있으며, 해당 다중 층은 상이한 재료일 수 있다. 예를 들어, 제 1 마스크 층(53A)은 실리콘 산화물 층 위에 실리콘 질화물 층을 포함할 수 있지만, 다른 재료들 및 그 조합도 사용될 수 있다. 제 2 마스크 층(53B)은 포토레지스트를 포함할 수 있으며, 일부 실시예에서는, 전술한 후속 에칭 단계에 사용하기 위해 제 1 마스크 층(53A)을 패턴화하는 데 사용될 수 있다. 제 2 마스크 층(53B)은 스핀-온 기술을 이용하여 형성될 수 있으며, 수용 가능한 포토리소그래피 기술을 이용하여 패턴화될 수 있다. 일부 실시예에서, 마스크(53)는 3개 이상의 마스크 층을 포함할 수 있다.
도 3은 기판(50)에 반도체 스트립(52)의 형성을 예시한다. 먼저, 마스크(53)가 패턴화될 수 있는데, 여기서 제 1 마스크 층(53A) 및 제 2 마스크 층(53B)의 개구부는 얕은 트렌치 디바이스 분리(STI) 영역(54)이 형성될 기판(50)의 영역을 노출시킨다(도 5 참조). 다음으로, 에칭 공정이 수행되는 데, 에칭 공정은 마스크(53) 내의 개구부를 통해 기판(50) 내에 트렌치(55)를 형성한다. 패턴화된 마스크(53) 아래의 기판(50)의 나머지 부분은 복수의 반도체 스트립(52)을 형성한다. 에칭은 반응성 이온 에칭(RIE), 중성빔 에칭(NBE) 등등 또는 이들의 조합과 같은 임의의 수용 가능한 에칭 공정일 수 있다. 에칭 공정은 이방성일 수 있다. 일부 실시예에서, 반도체 스트립(52)은 약 100 nm 내지 약 300 nm의 높이(H1)를 가질 수 있고, 약 10 nm 내지 약 40 nm의 폭(W1)을 가질 수 있다.
도 4는 분리 영역(54)을 형성하기 위해 이웃하는 반도체 스트립(52) 사이의 트렌치(55)(도 3 참조) 내에 절연 재료를 형성하는 것을 예시한다. 절연 재료는 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물 등등 또는 이들의 조합일 수 있으며, 고밀도 플라즈마 화학적 기상 증착(HDP-CVD), 유동성 CVD (FCVD)(예를 들어, 원격 플라즈마 시스템에서의 CVD를 통한 재료 성막 및 사후 경화를 통한 산화물과 같은 다른 재료로의 변환) 등등 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 재료도 사용될 수 있다.
또한, 일부 실시예에서, 분리 영역(54)은 분리 영역(54)의 절연 재료로 트렌치(55)를 충전하기 전에 트렌치(55)(도 3 참조)의 측벽 및 하부면 상에 형성된 컨포멀 라이너(conformal liner)(미도시)를 포함할 수 있다. 일부 실시예에서, 라이너는 반도체(예, 실리콘) 질화물, 반도체(예, 실리콘) 산화물, 열 반도체(예, 실리콘) 산화물, 반도체(예, 실리콘) 산질화물 , 중합체 유전체, 이들의 조합 등을 포함할 수 있다. 라이너의 형성은 ALD, CVD, HDP-CVD, PVD, 이들의 조합 등과 같은 임의의 적절한 공정을 포함할 수 있다. 이러한 실시예에서, 라이너는 분리 영역(54)의 후속 어닐링 중에 반도체 스트립(52)(예, Si 및/또는 Ge)으로부터 주변 분리 영역(54)으로 반도체 재료의 확산을 방지할 수 있다(또는 적어도 감소시킬 수 있다). 예를 들어, 분리 영역(54)의 절연 재료가 성막된 후에, 분리 영역(54)의 절연 재료에 대해 어닐링 공정이 수행될 수 있다.
추가로 도 4를 참조하면, 화학적 기계적 연마(CMP)와 같은 평탄화 공정에 의해 분리 영역(54)의 상부면과 반도체 스트립(52)의 상부면이 동평면이 되도록 분리 영역(54)의 소정의 과잉의 절연 재료가 제거될 수 있다. 일부 실시예에서, CMP는 마스크(53)도 제거할 수 있다. 다른 실시예에서, 마스크(53)는 CMP와는 별도의 습식 에칭 공정을 이용하여 제거될 수 있다.
도 5는 핀(56)을 형성하기 위한 분리 영역(54)의 오목화를 예시한다. 분리 영역(54)은 제 1 영역(100A) 및 제 2 영역(100B) 내의 핀(56)이 이웃하는 분리 영역(54) 사이에서 돌출되도록 오목화된다. 일부 실시예에서, 반도체 스트립(52)은 핀(56)의 일부인 것으로 간주될 수 있다. 또한, 분리 영역(54)의 상부면은 예시된 바와 같은 평탄한 표면, 볼록한 표면, 오목한 표면(예, 접시형) 또는 이들의 조합을 가질 수 있다. 분리 영역(54)의 상부면은 적절한 공정에 의해 평탄하게, 볼록하게 및/또는 오목하게 형성될 수 있다. 분리 영역(54)은 분리 영역(54)의 재료에 선택적인 것과 같은 허용 가능한 에칭 공정을 이용하여 오목화될 수 있다. 예를 들어, 희석 불화수소(dHF) 산을 사용한 STI 산화물 제거 또는 다른 유형의 에칭 공정이 사용될 수 있다.
당업자는 도 2 내지 도 5와 관련하여 설명된 공정이 핀(56)의 형성 방법의 일례에 불과하다는 것을 쉽게 이해할 것이다. 다른 실시예에서, 유전체 층이 기판(50)의 상부면 위에 형성될 수 있고; 트렌치가 유전체 층을 통해 에칭될 수 있으며; 호모에피택셜 구조체가 트렌치에서 에피택셜 성장될 수 있으며; 상기 유전체 층은 호모에피택셜 구조체가 유전체 층으로부터 돌출하여 핀을 형성하도록 오목화될 수 있다. 또 다른 실시예에서, 헤테로에피택셜 구조체가 핀을 위해 사용될 수 있다. 예를 들어, 도 4의 반도체 스트립(52)이 오목화될 수 있고, 반도체 스트립 (52)과 다른 재료가 그 위치에서 에피택셜 성장될 수 있다. 또 다른 실시예에서, 유전체 층이 기판(50)의 상부면 위에 형성될 수 있고; 트렌치가 유전체 층을 통해 에칭될 수 있으며; 헤테로에피텍셜 구조체가 기판(50)과 상이한 재료를 사용하여 트렌치에서 에피택셜 성장될 수 있으며; 헤테로에피텍셜 구조체가 유전체 층으로부터 돌출되어 핀(56)을 형성하도록 유전체 층이 오목화될 수 있다. 호모에피택셜 구조체 또는 헤테로에피택셜 구조체가 에피택셜 성장되는 일부 실시예에서, 성장 된 재료는 성장 중에 현장(in situ) 도핑될 수 있다. 다른 실시예에서, 호모에피텍셜 또는 헤테로에피택셜 구조체는 호모에피택셜 또는 헤테로에피택셜 구조체가 에피택셜 성장된 후에 예컨대, 이온 주입을 이용하여 도핑될 수 있다. 또한, PMOS 영역(100B) 내의 재료와 다른 NMOS 영역(100A) 내의 재료를 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀(56)은 실리콘 게르마늄(SixGe1-x, x는 0과 1 사이일 수 있음), 실리콘 탄화물, 순수 게르마늄 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, 또는 II-VI족 화합물 반도체 등을 포함할 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하기 위해 사용 가능한 재료는 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이에 한정되지는 않는다.
도 6a 및 도 6b에서, 더미 유전체 층(58)이 핀(56) 상에 형성된다. 더미 유전체 층(58)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등일 수 있고, 허용 가능한 기술에 따라 (예를 들어, CVD, PVD, 또는 이들의 조합 등을 이용하여) 성막될 수 있거나 또는 (예를 들어, 열 산화 등을 이용하여) 열적으로 성장될 수 있다. 일부의 경우, 더미 유전체 층(58)은 핀(56) 및 분리 영역(54) 위에 형성될 수 있고, 그 다음에 분리 영역(54) 위에 형성된 더미 유전체 층(58)의 일부가 적절한 포토리소그래피 또는 에칭 기술을 이용하여 제거된다. 더미 게이트 층(60)이 더미 유전체 층(58) 위에 형성되고, 마스크(62)가 더미 게이트 층(60) 위에 형성된다. 일부 실시예에서, 더미 게이트 층(60)은 더미 유전체 층(58) 위에 성막된 후에, 예를 들어, CMP 공정을 이용하여 평탄화될 수 있다. 마스크(62)는 더미 게이트 층(60) 위에 성막될 수 있다. 더미 게이트 층(60)은 예를 들어, 폴리실리콘으로 형성될 수 있지만, 분리 영역(54)의 재료에 대해 높은 에칭 선택도를 갖는 다른 재료도 사용될 수 있다. 마스크(62)는 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물 등등 또는 이들의 조합의 하나 이상의 층을 포함할 수 있다.
도 6a 및 도 6b를 더 참조하면, 예시된 실시예에서, 단일의 더미 유전체 층(58), 단일의 더미 게이트 층(60) 및 단일의 마스크(62)가 각각 단일의 성막 단계에서 제 1 영역(100A) 및 제 2 영역 모두에 형성된다. 다른 실시예에서, 제 1 영역(100A) 및 제 2 영역(100B)을 위한 별도의 성막 단계에서 제 1 영역(100A) 및 제 2 영역(100B)에 별도의 더미 유전체 층, 별도의 더미 게이트 층 및 별도의 마스크가 형성될 수 있다. 일부 실시예에서, 더미 유전체 층(58)은 약 0.5 nm 내지 약 3.0 nm의 두께를 가질 수 있고, 더미 게이트 층(60)은 약 50 nm 내지 약 100 nm의 두께를 가질 수 있다.
도 7a 내지 도 7c에서, 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 마스크(62)(도 6a 및 도 6b 참조)를 패턴화하여 제 1 영역(100A) 및 제 2 영역(100B)에 마스크(72)를 형성할 수 있다. 마스크(72)는 하드 마스크일 수 있고, 마스크(72)의 패턴은 제 1 영역(100A)과 제 2 영역(100B) 사이에서 상이할 수 있다. 마스크(72)의 패턴은 제 1 영역(100A) 및 제 2 영역(100B)에 더미 게이트 스택(70)을 형성하도록 수용 가능한 에칭 기술에 의해 더미 게이트 층(60)으로 전사될 수 있다. 더미 게이트 스택(70)은 더미 게이트 층(60)과 더미 유전체 층(58)을 포함한다. 일부 실시예에서, 더미 게이트 층(60)과 마스크(72)는 제 1 영역(100A)과 제 2 영역(100B)에 별도의 공정으로 형성되고, 제 1 영역(100A) 및 제 2 영역(100B)에서 상이한 재료로 형성될 수 있다. 선택적으로, 마스크(72)의 패턴도 유사하게 더미 유전체 층(58)으로 전사될 수 있다. 더미 게이트 스택(70)의 패턴은 핀(56)의 소스/드레인 영역을 노출시키면서 핀(56)의 각각의 채널 영역을 덮는다. 더미 게이트 스택(70)은 또한 각각의 핀(56)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다. 더미 게이트 스택(70)의 크기 또는 더미 게이트 스택(70) 사이의 피치는 더미 게이트가 형성되는 다이의 영역에 의존할 수 있다. 일부 실시예에서, 더미 게이트 스택(70)은 (예를 들어, 로직 회로가 배치되는) 다이의 로직 영역에 위치하는 경우보다 (예를 들어, 입력/출력 회로가 배치되는) 다이의 입력/출력 영역에 위치될 때 더 큰 크기 또는 더 큰 피치를 가질 수 있다. 일부 실시예에서, 더미 게이트 스택(70)은 약 10 nm 내지 약 40 nm의 폭을 가질 수 있다.
도 8a 내지 도 8c에서, 제 1 스페이서 층(80A)이 제 1 영역(100A) 및 제 2 영역(100B) 위에 형성된다. 제 1 스페이서 층(80A)을 형성하는 임의의 적절한 방법이 적용될 수 있다. 일부 실시예에서, 성막(CVD, ALD 등)을 적용하여 제 1 스페이서 층(80A)을 형성할 수 있다. 일부 실시예에서, 제 1 스페이서 층(80A)은 예를 들어, 산화물 재료, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 또는 이들의 조합 등의 하나 이상의 층을 포함할 수 있다.
도 8a 내지 도 8c를 더 참조하면, 저농도로 도핑된 소스/드레인(LDD) 영역(75)이 기판(50)의 제 1 영역(100A) 및 제 2 영역(100B)에 형성될 수 있다. 일부 실시예에서, 포토레지스트와 같은 마스크(미도시)가 제 2 영역(100B), 예를 들어 PMOS 영역을 노출시키면서 NMOS 영역과 같은 제 1 영역(100A) 위에 형성될 수 있으며, p-형 불순물이 노출된 핀(56)에 주입되어 제 2 영역(100B)에 LDD 영역(75)을 생성할 수 있다. 그런 다음, 마스크가 제거될 수 있다. 이어서, 제 1 영역(100A)을 노출시키면서 포토레지스트와 같은 제 2 마스크(미도시)가 제 2 영역(100B) 위에 형성될 수 있고, n-형 불순물이 노출된 핀(56)에 주입되어 제 1 영역(100A)에 LDD 영역(75)을 형성할 수 있다. 그런 다음, 제 2 마스크가 제거될 수 있다. LDD 영역(75)의 주입 중에, 더미 게이트 스택(70)은 도펀트가 노출된 핀(56)의 채널 영역으로 주입되는 것을 방지하는(또는 적어도 감소시키는) 마스크로서 작용할 수 있다. 따라서, LDD 영역(75)은 노출된 핀(56)의 소스/드레인 영역에 실질적으로 형성될 수 있다. n-형 불순물은 전술한 임의의 n-형 불순물일 수 있고, p-형 불순물은 전술한 임의의 p-형 불순물일 수 있다. LDD 영역(75)은 각각 약 1015 ㎝-3 내지 약 1016 ㎝-3의 불순물 농도를 가질 수 있다. 주입된 불순물을 활성화시키기 위해 d어닐링 공정이 수행될 수 있다. 일부 실시예에서, LDD 영역(75)은 제 1 스페이서 층(80A)의 형성 이전에 형성된다.
도 9a 내지 도 9c를 참조하면, 제 1 스페이서 층(80A)의 일부분에 대해 에칭 공정이 수행된다. 에칭 공정은 건식 에칭 공정일 수 있고, 이방성일 수 있다. 에칭 공정을 수행 한 후에, LDD 영역(75) 및 분리 영역(54) 위의 제 1 스페이서 층(80A)의 측부가 제거되어 더미 게이트 스택(70)을 위한 핀(56) 및 마스크(72)의 상부면을 노출시킬 수 있다. 더미 게이트 스택(70) 및 핀(56)의 측벽을 따른 제 1 스페이서 층(80A) 부분은 남아서 오프셋 스페이서(120)를 형성할 수 있다. 다른 실시예에서, 제 1 스페이서 층(80A)은 또한 핀(56)의 측벽으로부터 제거될 수 있다. 일부 실시예에서, 제 1 영역(100A)의 오프셋 스페이서(120)는 제 2 영역(100B)의 오프셋 스페이서(120)와 동시에 형성되고, 다른 실시예에서, 제 1 영역(100A)과 제 2 영역(100B)의 오프셋 스페이서(120)는 별도의 공정으로 형성된다. 일부 실시예에서, LDD 영역(75) 및 분리 영역(54) 위의 더미 유전체 층(58)의 측면부도 제거될 수 있다.
도 10a 내지 도 10c에서, 제 1 영역(100A) 및 제 2 영역(100B) 위에 제 2 스페이서 층(80B) 및 제 3 스페이서 층(80C)이 형성된다. 제 1 스페이서 층(80A)을 형성하는 임의의 적절한 방법이 적용될 수 있다. 일부 실시예에서, 성막(CVD, ALD 등)이 제 2 스페이서 층(80B) 또는 제 3 스페이서 층(80C)을 형성하는 데 적용될 수 있다. 일부 실시예에서, 제 2 스페이서 층(80B) 또는 제 3 스페이서 층(80C)은 예를 들어, 산화물 재료, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 또는 이들의 조합 등의 하나 이상의 층을 포함할 수 있다. 일부 실시예에서, 제 2 스페이서 층(80B) 또는 제 3 스페이서 층(80C) 중 하나는 생략될 수 있다.
도 11a 내지 도 11c를 참조하면, 제 1 영역(100A)에서 제 2 스페이서 층(80B) 및 제 3 스페이서 층(80C)의 일부분을 제거하기 위해 패턴화 공정이 수행된다. 임의의 허용 가능한 패턴화 공정이 적용될 수 있다. 일부 실시예에서, 마스크(118)가 제 1 영역(100A) 및 제 2 영역(100B) 위에 형성된다. 마스크(118)는 단일 층일 수 있거나 다중 층을 포함할 수 있다. 일부의 경우, 마스크(118)는 다른 재료를 포함할 수 있지만, 포토레지스트를 포함할 수 있다. 마스크(118)는 패턴화되어 제 1 영역(100A)을 노출시킨다. 마스크(118)는 적절한 포토리소그래피 기술을 이용하여 패턴화될 수 있다.
도 11a 내지 도 11c를 참조하면, 마스크(118)를 마스크로 사용하여 제 2 스페이서 층(80B) 및 제 3 스페이서 층(80C)의 일부분에 에칭 공정이 수행된다. 에칭 공정은 건식 에칭 공정일 수 있고, 이방성일 수 있다. 에칭 공정을 수행한 후에, LDD 영역(75) 및 분리 영역(54) 위의 제 2 스페이서 층(80B) 및 제 3 스페이서 층(80C)의 측면부가 제거되어 핀(56) 및 마스크(72)의 상부면을 노출시킬 수 있다. 더미 게이트 스택(70) 및 핀(56)의 측벽을 따른 제 2 스페이서 층(80B) 및 제 3 스페이서 층(80C)의 일부가 남아서 게이트 스페이서(122) 및 핀 스페이서(130)를 형성할 수 있다. 일부 실시예에서, 제 1 영역(100A)의 게이트 스페이서(122) 및 핀 스페이서(130)는 제 2 영역(100B)의 게이트 스페이서(122) 및 핀 스페이서(130)와 동시에 형성되고, 다른 실시예에서, 제 2 영역(100B)의 게이트 스페이서(122) 및 핀 스페이서(130)는 제 1 영역(100A)의 게이트 스페이서(122) 및 핀 스페이서(130)가 형성되기 전에 형성된다. 일부 실시예에서, 제 2 스페이서 층(80B)은 제 3 스페이서 층(80C)을 형성하기 전에 전술한 바와 같이 에칭될 수 있고, 그 다음에 제 3 스페이서 층(80C)이 에칭되어 게이트 스페이서(122) 및 핀 스페이서(130)를 형성할 수 있다.
도 12a 내지 도 12c를 참조하면, 핀(56)의 소스/드레인 영역에 리세스(128)를 형성하기 위해 핀(56)에 패턴화 공정이 수행된다. 패턴화 공정은 리세스(128)가 도 15b에 예시된 바와 같이 핀(56)의 내부 영역에 있는 인접한 더미 게이트 스택(70) 사이에, 또는 핀(56)의 단부 영역에 있는 인접한 더미 게이트 스택(70)과 분리 영역(54) 사이에 형성되는 방식으로 수행될 수 있다. 일부의 경우, 리세스128)는 게이트 스페이서(122) 아래에서 측방으로 연장될 수 있다. 리세스(128) 사이의 핀(56)의 영역은 핀(56)의 채널 영역(57)을 형성할 수 있다. 일부 실시예에서, 패턴화 공정은 더미 게이트 스택(70), 게이트 스페이서(122) 및/또는 분리 영역(54)을 결합된 마스크로서 사용하면서 적절한 이방성 건식 에칭 공정을 포함할 수 있다. 적절한 이방성 건식 에칭 공정은 반응성 이온 에칭(RIE), 중성빔 에칭(NBE) 또는 이들의 조합 등을 포함할 수 있다. 패턴화 공정에서 RIE가 사용되는 일부 실시예에서, 예를 들어 공정 가스 혼합물, 전압 바이어스 및 RF 전력과 같은 공정 파라미터는 화학적 반응을 통한 라디칼 에칭과 같은 화학적 에칭보다는 이온 충격과 같은 물리적 에칭을 이용하여 에칭이 주로 수행되도록 선택될 수 있다. 일부 실시예에서, 전압 바이어스는 이온 충격 공정에 사용되는 이온 에너지를 증가시켜 물리적 에칭 속도를 증가시키도록 증가될 수 있다. 물리적 에칭은 본질적으로 이방성이고 화학적 에칭은 본질적으로 등방성이기 때문에, 이러한 에칭 공정은 측방향의 에칭 속도보다 큰 수직 방향의 에칭 속도를 가진다. 일부 실시예에서, 이방성 에칭 공정은 CH3F, CH4, HBr, O2, Ar, Cl2 또는 이들의 조합 등을 포함하는 공정 가스 혼합물을 사용하여 수행될 수 있다. 일부 실시예에서, 에칭 공정은 약 5 부피% 내지 약 30 부피%의 HBr 및 약 10 부피% 내지 약 30 부피%의 Cl2를 갖는 가스 공급원을 사용하여 수행된다. 일부 실시예에서,인가된 전압 바이어스는 약 0 kV 내지 약 0.5 kV이다. 일부 실시예에서, 에칭 공정은 약 20℃ 내지 약 50℃의 온도에서 수행된다. 일부 실시예에서, 에칭 공정은 약 6 mTorr 내지 약 20 mTorr의 압력에서 수행된다. 일부 실시예에서, 리세스(128)를 형성하기 위한 패턴화 공정은 분리 영역(도 12c 내지 26c에서 점선으로 예시됨)을 에칭하거나, 마스크(72), 게이트 스페이서(122) 또는 핀 스페이서(130)의 일부분을 식각할 수도 있다.
도 13a 내지 13c를 참조하면, 버퍼층(96)이 게이트 스페이서(122)와 더미 게이트 스택(70) 위에 그리고 리세스(128) 내에 형성된다. 버퍼층(96)은 예를 들어, 피복 성막부로서 다른 표면 위에 형성될 수도 있다. 명료성을 위해, 도 13a 내지 13c 및 후속 도면은 영역(100A)만을 예시하지만, 유사한 공정이 영역(100B)에 대해 수행될 수 있다. 버퍼층(96)은 유전체 층일 수 있으며, 실리콘 산화물(SiO2), 다른 형태의 산화물, 실리콘 질화물(SiN), 다른 형태의 질화물 등등 또는 이들의 조합과 같은 재료를 포함할 수 있다. 일부의 경우, 버퍼층(96)은 접착층 또는 장벽층일 수 있으며, 다중 층 또는 다중 재료를 포함할 수 있다. 일부 실시예에서, 버퍼층(96)은 컨포멀하게(conformally) 성막될 수 있고, 약 0.5 nm 내지 약 5 nm의 두께를 가질 수 있다. 버퍼층(96)은 ALD, CVD, HDP-CVD, PVD 또는 이들의 조합 등과 같은 임의의 적절한 방법에 의해 형성될 수 있다. 경우에 따라, 버퍼층(96)의 존재는 핀(56)의 채널 영역(57) 또는 아래에 더 상세히 기술되는 핀(56)의 다른 영역에 대한 스트레서 재료(98)의 부착을 향상시킨다. 일부 실시예에서, 버퍼층(96)은 생략된다.
도 14a 내지 14c를 참조하면, 스트레스 재료(98)가 버퍼층(96) 위에 형성된다. 명확성을 위해, 버퍼층(96)은 도 14a 내지 14c 또는 후속하는 도면에 예시되지 않는다. 스트레서 재료(98)는 리세스(128) 내에, 핀(56)의 표면 위에 또는 반도체 스트립(52)의 표면 위에 형성될 수 있다. 이러한 방식으로, 스트레서 재료(98)는 핀(56)의 채널 영역(57)의 표면(예, 측벽) 위에 형성될 수 있다. 스트레서 재료(98)는 도 14b에 예시된 바와 같이 모든 리세스(128)를 채우도록 성막될 수 있거나, 리세스(128)의 일부분을 채우도록 성막될 수 있다. 인접한 더미 게이트 스택(70) 상의 스트레서 재료(98)는 도 14b에 예시된 바와 같이 병합되거나, 인접한 더미 게이트 스택(70) 상의 스트레서 재료 사이에 갭이 존재할 수 있다. 어떤 경우에는, 합병되는 스트레서 재료(98)는 도 14b에 예시된 병합하는 경계의 부분을 따라 이음부(101)를 형성할 수 있다. 일부의 경우, 합병하는 스트레서 재료(98)는 도 14b에 예시된 병합하는 경계에 하나 이상의 에어 갭 또는 보이드(103)를 형성할 수 있다. 일부 실시예에서, 스트레서 재료(98)는 약 15 nm 내지 약 30 nm의 두께를 갖도록 형성될 수 있다.
스트레서 재료(98)는 아래에 더 상세히 설명되는 바와 같이 핀(56)에 응력을 제공하는 데 사용될 수 있는 일종 이상의 재료를 포함할 수 있다. 일부 실시예에서, 스트레서 재료(98)는 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN) 또는 이들의 조합 등과 같이 핀(56)에 인장 응력을 제공하는 재료를 포함할 수 있다. 일부 실시예에서, 스트레서 재료(98)는 핀(56)에 압축 응력을 제공하는 재료를 포함할 수 있다. 일부의 경우, SiN은 핀(56)에 압축 응력을 제공하는 방식으로 형성될 수 있다. 일부 실시예에서, 스트레서 재료(98)는 다공질 SiN 재료와 같은 다공질 재료로서 성막될 수 있다. 스트레스서 재료(98)는 ALD, PE-ALD, CVD, HDP-CVD, PVD, 또는 이들의 조합 등과 같은 임의의 적절한 방법에 의해 형성될 수 있다.
일부 실시예에서, 스트레서 재료(98)는 제 1 영역(100A)에 n-형 FinFET를 형성하는 일부로서 핀(56)에 인장 응력을 제공하기 위해 ALD 공정을 이용하여 성장된 SiN을 포함한다. ALD 공정은 예를 들어, 디클로로실란(SiH2Cl2), 암모니아(NH3), 다른 전구체 가스 또는 다른 가스를 포함하는 공정 가스를 포함할 수 있다. N2, Ar, Xe 또는 다른 가스를 포함하는 다른 가스가 퍼지 가스로서 사용될 수도 있다. 일부 실시예에서, ALD 공정은 약 300℃ 내지 약 350℃의 공정 온도를 가질 수 있다. 일부 실시예에서, 공정 가스로서 디클로로실란을 사용하는 ALD 사이클의 단계는 약 1 Torr 내지 약 4 Torr의 공정 압력 및 약 500 sccm 내지 약 5000 sccm의 유량을 가질 수 있다. 일부 실시예에서, 공정 가스로서 NH3를 사용하는 ALD 사이클의 단계는 약 0.1 Torr 내지 약 0.5 Torr의 공정 압력 및 약 500 sccm 내지 약 10000 sccm의 유량을 가질 수 있다. 일부 실시예에서, ALD 공정 중의 NH3의 총 유량은 ALD 공정 중에 사용되는 다른 전구체 가스(예, 디클로로실란)의 총 유량의 10배 미만이다. 일부 실시예에서, 디클로로실란 단계와 암모니아 단계 사이의 퍼지 단계는 약 500 sccm 내지 약 20000 sccm의 속도로 퍼지 가스를 유동시키는 단계를 포함할 수 있고, 약 6초 이하의 시간 동안 퍼지 가스를 유동시키는 단계를 포함할 수 있다. 예시적인 공정 조건이 존재하며, 다른 실시예에서 다른 공정 조건이 적용될 수 있다. 일부의 경우에, 공정 온도를 감소시키거나, NH3 흐름을 감소시키거나, 퍼지 가스 유동의 지속 기간을 감소시키는 것은 아래에 더 상세하게 설명되는 바와 같이 스트레서 재료(98)에 의해 핀(56)에 유도되는 후속 응력을 증가시킬 수 있다.
도 15를 참조하면, 어닐링 공정(84)이 스트레서 재료(98)에 대해 수행된다. 어닐링 공정(84)은 예를 들어, 고온 어닐링 공정 및/또는 UV 경화 공정을 포함할 수 있다. 어닐링 공정(84)은 스트레서 재료(98)가 팽창(핀(56)에 압축 응력을 제공) 또는 수축(핀(56)에 인장 응력을 제공)하도록 한다. 일부의 경우, 스트레서 재료(98)의 팽창 또는 수축은 스트레서 재료(98) 내의 원자 결합을 깨는 어닐링 공정(84)에 기인한다. 일부 실시예에서, 어닐링 공정(84)은 약 800℃ 내지 약 1000℃의 온도에서 약 0.5시간 내지 약 2시간 동안의 고온 어닐링을 포함한다. 고온 어닐링은 급속 가열 어닐링(Rapid Thermal Anneal; RTA) 챔버, 열처리 로(furnace) 또는 다른 적절한 시스템을 사용하여 수행될 수 있다. 일부 실시예에서, 어닐링 공정은 약 500℃ 내지 약 700℃의 온도에서 약 2시간 내지 약 5시간 동안의 UV 경화 공정을 포함한다. 일부 실시예에서, UV 공급원은 약 50 Watts 내지 약 500 Watts의 전력을 가진다. 일부의 경우, 어닐링 공정(84)은 질소, 아르곤, 수소 또는 이들의 조합 등을 포함하는 분위기와 같은 가스 분위기에서 수행될 수 있다. 일부 실시예에서, 질소(N2) 등의 가스가 약 500 sccm 내지 약 20000 sccm의 유속으로 어닐링 시스템 내로 유입될 수 있다. 예시적인 어닐링 공정이 단독으로 또는 어닐링 공정(84)에 대해 조합으로 사용될 수 있으며, 다른 유형의 어닐링 또는 다른 파라미터를 갖는 어닐링은 본 개시 내용의 범위 내에 있다.
일부 실시예에서, 어닐링 공정(84)의 파라미터는 스트레서 재료(98)가 제공하는 응력의 양을 조절하도록 제어될 수 있다. 예를 들어, 스트레서 재료(98)를 더 높은 온도에 노출시키는 것은 스트레스서 재료(98)를 더 많이 팽창 또는 수축시켜 제공되는 응력의 양을 증가시킬 수 있다. 다른 예로서, 어닐링 공정(84) 중에 더 높은 온도를 사용하는 것은 스트레서 재료(98)에 의해 제공되는 응력을 더 크게 할 수 있다. 따라서, 스트레서 재료(98)에 의해 제공되는 응력은 스트레서 재료(98)의 성막의 파라미터를 조절하고(전술한 바와 같이) 어닐링 공정(84)의 파라미터를 조절하는 것에 의해 제어될 수 있다. 스트레서 재료(98)가 SiN인 일부 예시적인 실시예에서, 어닐링 공정(84)은 스트레스서 재료(98)가 0% 내지 약 10%, 예를 들어 약 3% 수축되게 할 수 있다. 일부의 경우, 설명된 바와 같이 어닐링 공정(84)의 온도 또는 지속 시간을 증가시키는 것은 SiN 스트레서 재료(98)의 수축을 증가시킬 수 있다. 이러한 방식으로, 스트레서 재료(98)에 의해 반도체 핀(56)에 0 GPa 내지 약 4.0 GPa의 응력이 주어질 수 있다. 예를 들어, SiN 스트레서 재료(98)는 반도체 핀(56)의 채널 영역(57)에 약 4.0 GPa의 인장 응력을 제공할 수 있다. 더욱이, 전술한 바와 같이 스트레서 재료(98)의 형성 및/또는 어닐링 공정(84)의 조절은 핀(56)의 채널 영역(57)에 제공되는 응력의 양을 제어할 수 있고, 따라서 핀(56)의 채널 영역(57)에서의 캐리어의 이동도를 제어할 수 있다. 스트레서 재료(98)를 리세스(128) 내에 성막하는 것에 의해, 스트레서 재료(98)는 핀(56)의 측벽 상에 형성되고, 따라서 채널 영역(57)에 보다 직접적인 응력을 제공할 수 있고 채널 영역(57)의 더 넓은 영역에 응력을 제공할 수 있다. 일부 실시예에서, 스트레서 재료(98)는 채널 영역(57) 아래의 핀(56)에도 응력을 제공할 수 있다. 본 명세서에 설명된 바와 같이 채널 영역(57)에 인접하게 형성된 스트레서 재료(98)의 사용을 통해, 채널 영역(57)에 2.5 GPa보다 큰 응력이 제공될 수 있다. 이러한 방식으로, 채널 영역(57) 내의 캐리어의 이동도가 더 큰 응력에 기인하여 추가로 향상될 수 있다. 일부 경우에, 비교적 높은 응력(예, 약 2.5 GPa보다 큰 응력)은 핀(56)의 일부에서 핀(56)의 결정 격자를 왜곡시킬 수 있다. 일부의 경우, 격자 왜곡은 핀(56) 내에서 수직으로 연장될 수 있다. 일부 실시예에서, 응력으로 인한 핀(56)의 격자 왜곡의 길이는 리세스의 깊이의 약 50% 내지 약 90%이다.
일부 실시예에서, 스트레서 재료(98)는 다중 층을 갖도록 형성될 수 있다. 다중 층은 상이한 재료이거나, 상이한 공정 조건을 이용하여 형성된 동일한 재료일 수 있다. 스트레서 재료(98)의 상이한 층은 핀(56)에 상이한 응력을 제공할 수 있고, 핀(56)에 대한 응력은 스트레서 재료(98)의 상이한 층의 특성을 조절함으로써 제어될 수 있다. 일부 실시예에서, 핀(56)에서의 다른 위치에서의 응력은 이러한 방식으로 제어될 수 있다. 예로서, SiN 스트레서 재료(98)의 경우, SiN의 다중 층이 상이한 온도에서 형성될 수 있고, 따라서 SiN의 각각의 층은 핀(56)에 상이한 양의 응력을 제공할 수 있다. 일부 경우에, 스트레서 재료(98)는 인장 응력을 제공하는 하나 이상의 층 및/또는 압축 응력을 제공하는 하나 이상의 층을 포함할 수 있다. 경우에 따라, SiN 층은 해당 층에 SiN을 형성하는 데 사용되는 공정에 따라 인장 응력 또는 압축 응력을 제공할 수 있다. 단일층의 스트레서 재료(98)의 층을 형성한 후에 또는 다중 층의 스트레서 재료(98)의 층을 형성한 후에 어닐링 공정(84)이 수행될 수 있다. 일부 실시예에서, 상이한 층의 스트레서 재료(98)의 층이 웨이퍼 또는 디바이스의 상이한 영역 위에 형성될 수 있다. 예를 들어, 제 1 층의 스트레서 재료(98)의 층이 리세스(128)에 형성될 수 있지만, 제 2 층의 스트레서 재료의 층은 리세스(128)의 일부에서만 제 1 층 위에 형성될 수 있다. 일부 실시예에서, 영역(100A)에 n-형 FinFET를 그리고 영역(100B)에 p-형 FinFET를 형성하기 위해 유사한 공정이 적용될 수 있다. 예를 들어, 영역(100A)에서는, 영역(100A) 내의 n-형 FinFET의 핀(56)에 인장 응력을 제공하도록 스트레서 재료(98), 스트레서 재료(98)의 형성을 위한 파라미터 및 어닐링 공정(84)의 파라미터가 선택될 수 있다. 영역(100B)에서는, p-형 FinFET의 핀(56)에 압축 응력을 제공하도록 스트레서 재료(98), 스트레서 재료(98)의 형성을 위한 파라미터 및 어닐링 공정(84)의 파라미터가 선택될 수 있으며, 그에 따라 영역(100A)에 적용되는 것과는 상이할 수 있다. 예시적인 예들이 존재하며, 다른 재료, 공정 또는 구성은 본 개시 내용의 범위 내에 있다.
도 16a 내지 16d를 참조하면, 다중 층의 스트레서 재료(98)의 층을 형성하는 예시적인 실시예가 제공된다. 도 16a 내지 16d는 도 15b 및 본 명세서의 다른 곳에 예시된 것과 유사한 FinFET 디바이스의 횡단면도를 예시한다. 도 16a에서, 스트레서 재료의 제 1 층(98A)이 형성된다. 제 1 층(98A)은 제 1 세트의 공정 조건(예를 들어, 온도, 재료, 두께, 결정 배향 등)을 이용하여 형성된다. 도 16b에서, 제 1 어닐링 공정(84A)이 수행된다. 제 1 어닐링 공정(84A)은 제 1 세트의 어닐링 조건(예를 들어, 온도, 지속 시간, 기술 등)을 가질 수 있다. 제 1 어닐링 공정(84A) 후에, 제 1 층(98A)은 핀(56)에 응력을 제공할 수 있다. 일부 실시예에서, 형성 후에, 제 1 층(98A)의 일부 또는 전부가 제 1 어닐링 공정(84A)의 이전 또는 이후에 일부 영역으로부터 제거될 수 있다. 도 16c에서, 스트레서 재료의 제 2 층(98B)이 제 1 층(98A) 위에 형성된다. 제 2 층은 제 1 세트의 성막 공정 조건과 상이하거나 제 1 세트의 성막 공정 조건과 동일할 수 있는 제 2 세트의 성막 공정 조건(예컨대, 온도, 재료, 두께, 결정 배향 등)을 이용하여 형성될 수 있다. 예를 들어, 제 2 층은 제 1 층과 동일한 재료일 수도 있고 제 1 층과 다른 재료일 수도 있다. 예로서, 제 1 층 및 제 2 층은 모두 SiN일 수 있고, 제 1 층의 SiN은 제 2 층의 SiN과 상이한 성막 공정 조건을 이용하여 형성될 수 있다. 도 16d에서, 제 2 어닐링 공정(84B)이 수행된다. 제 2 어닐링 공정(84B)은 제 1 세트의 어닐링 조건과 동일하거나 제 1 세트의 어닐링 조건과 상이한 제 2 세트의 어닐링 조건(예를 들어, 온도, 지속 시간, 기술 등)을 가질 수 있다. 제 2 어닐링 공정(84B) 후에, 제 2 층(98B)은 제 1 층(98A)에 추가하여 핀(56)에 응력을 제공할 수 있다. 일부 실시예에서, 제 2 층(98B)은 제 1 층(98A)과 유사한 응력을 제공하거나 제 1 층(98A)으로부터의 응력을 상쇄 또는 완화시키는 응력을 제공할 수 있다. 일부 실시예에서, 제 2 층(98B)은 제 1 층(98A)의 특정 영역에만 형성될 수 있다. 예를 들어, 제 2 층(98B)은 일부 디바이스 상에 형성될 수도 있고 다른 디바이스 상에는 형성되지 않을 수 있다. 일부 실시예에서, 형성 후에, 제 2 층(98B)의 일부 또는 전부가 제 2 어닐링 공정(84B)의 이전 또는 이후에 일부 영역으로부터 제거될 수 있다. 다른 실시예에서, 3개 이상의 층의 스트레서 재료의 층이 사용될 수 있다. 여러 예가 존재하며, 다른 실시예는 본 개시 내용의 범위 내에 있다.
도 17a 내지 17c를 참조하면, 도 15에 예시된 어닐링 공정(84) 후에, 스트레서 재료(98)의 일부분이 제거된다. 스트레서 재료(98) 중 일부는 후속 공정 중에 응력이 핀(56)에 제공되도록 리세스(128)에 잔류할 수 있다. 이러한 방식으로, 후속 공정 중에 핀(56)의 응력이 덜 감쇠될 수 있고, 핀(56)의 "응력 기억(stress memory)"가 개선될 수 있다. 도 17b에 예시된 바와 같이, 나머지 스트레서 재료(98)가 핀(56)의 상부와 대략 동일하도록 스트레서 재료(98)의 일부가 제거될 수 있다. 일부 실시예에서, 상기 나머지 스트레서 재료(98)는 핀(56)의 상부 위로 연장될 수 있다. 일부 실시예에서, 나머지 스트레서 재료(98)가 핀(56)의 상부 아래에 있도록 스트레서 재료(98)가 제거될 수 있다. 일부 실시예에서, 스트레서 재료(98)는 다른 리세스(128)로부터보다는 일부 리세스(128)로부터 다른 양이 제거될 수 있다. 예를 들어, 더 적은 응력이 요구되는 영역으로부터 더 많은 스트레서 재료(98)가 제거될 수 있다. 일부의 경우, 스트레서 재료(98)는 일부 영역으로부터 완전히 제거될 수 있다. 스트레서 재료(98)는 CMP 공정, 건식 에칭 공정, 습식 에칭 공정 또는 다른 기술을 이용하여 제거될 수 있다. 일부 실시예에서, 스트레서 재료(98)는 CMP 공정과 습식 에칭 공정의 조합을 이용하여 제거될 수 있다. 일부 실시예에서, CMP 공정이 먼저 수행되고, 이어서 에칭 공정이 수행될 수 있다.
도 18a 내지 18c를 더 참조하면, 에칭 정지층(87) 및 층간 유전체(ILD)(88)가 더미 게이트 스택(70) 위에 그리고 소스/드레인 영역(82) 위에 성막된다. 일 실시예에서, ILD(88)는 유동성 CVD에 의해 형성된 유동성 필름이다. 일부 실시예에서, ILD(88)는 포스포-실리케이트 유리(PSG), 보로-실리케이트 유리(BSG), 붕소 도핑된 포스포-실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등과 같은 유전체 재료로 형성되며, CVD, PECVD, 또는 이들의 조합 등과 같은 임의의 적절한 방법에 의해 성막될 수 있다. 일부 실시예에서, 에칭 정지층(87)은 후속으로 형성되는 접촉부를 위한 개구부를 형성하기 위해 ILD(88)를 패턴화하는 동안 정지층으로서 사용된다. 따라서, 에칭 정지층(87)의 재료는 ILD(88)의 재료보다 낮은 에칭 속도를 갖도록 선택될 수 있다.
도 19a 내지 19c를 참조하면, 마스크(89)가 ILD(88) 위에 형성되고 그 다음 패턴화된다. 마스크(89)는 에칭될 ILD(88)의 영역을 노출시키도록 패턴화되어, 추후 제거될 스트레서 재료(98)를 노출시킨다. 마스크(89)는 하드 마스크일 수 있고, 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물 등 또는 이들의 조합의 하나 이상의 층을 포함할 수 있다. 일부 실시예에서, 마스크(89)는 포토레지스트 재료 또는 다른 재료로 형성된다. 마스크(89)는 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 패턴화될 수 있다. 이 예시적인 실시예에서, 마스크(89)가 형성되고, ILD(88)가 형성된 직후에 ILD(88)가 에칭된다. 그러나, 다른 실시예에서, ILD(88)가 형성된 후에 그리고 마스크(89)가 형성되기 전에 다른 처리 단계가 수행된다. 예를 들어, 다른 처리 단계들은 CMP 공정, 더미 게이트 대체, 게이트 접촉부 형성 등을 포함할 수 있다.
도 20a 내지 20c를 참조하면, ILD(88)에 개구부가 형성되고, 개구부에 의해 노출 된 스트레서 재료(98)의 일부 또는 전부가 제거된다. 스트레서 재료(98)를 제거하는 것은 핀(56)에 인접한 리세스(128)를 노출시킨다. 일부의 경우, 스트레서 재료(98)에 의해 제공된 응력의 일부는 스트레서 재료(98)가 제거된 후에도 핀(56) 내에 잔류하게 된다. 일부의 경우, 마스크(89)에 의해 노출된 ILD(88)가 먼저 제거되어 에칭 정지층(87)에 정지될 수 있다. ILD(88)는 이방성 건식 에칭 공정과 같은 적절한 에칭 공정을 이용하여 제거될 수 있다. 그런 다음 스트레서 재료(98)는 건식 에칭 공정, 습식 에칭 공정 또는 이들의 조합과 같은 하나 이상의 적절한 에칭 공정을 이용하여 제거될 수 있다. 일부의 경우, 에칭 정지층(87) 및 스트레서 재료(98)는 동일한 에칭 공정에서 제거된다. 리세스(128)로부터 모든 스트레서 재료(98)를 제거함으로써, 에피택셜 소스/드레인 영역(82)이 리세스(128) 내에서 성장될 수 있으며, 이는 아래에 더 상세히 설명된다.
일부 실시예에서, 스트레서 재료(98)의 일부가 개구부(128) 내에 남겨져 잔류하고, 스트레서 재료(98)의 나머지 부분은 하나 이상의 후속 단계에서 제거된다. 일부 실시예에서, 스트레서 재료(98)는 개구부(128)의 일부로부터 완전히 제거될 수 있고, 다른 개구부(128) 내의 스트레서 재료(98)의 일부 또는 전부는 남겨질 수 있다. 일부의 경우, 나중에 제거될 잔류 스트레서 재료(98)를 남겨두면 잔류 스트레서 재료(98)에 인접한 핀(56)에 제공되는 응력 기억의 감쇠를 감소시킬 수 있다. 어떤 경우에는, 스트레서 재료(98)의 일부가 남겨져서 인접한 핀(56)에 제공되는 응력을 감소시킬 수 있다. 예를 들어, 스트레서 재료(98)의 일부만을 제거함으로써, 인접한 핀(56)에 대한 응력이 약 1.0 GPa에서 약 0.5 GPa로 감소될 수 있다. 이것은 하나의 예이며, 다른 경우에는 다른 양의 응력이 존재할 수 있다.
도 21a 내지 도 21c는 제 1 영역(100A)의 리세스(128) 내에 에피택셜 소스/드레인 영역(82)을 형성하는 것을 예시한다. 일부 실시예에서, 에피택셜 소스/드레인 영역(82)은 금속-유기 CVD(MOCVD), 분자빔 에피택시(MBE), 액상 에피택시(LPE), 기상 에피택시(VPE), 선택적 에피택시 성장(SEG), 또는 이들의 조합 등을 이용하여 리세스(128) 내에 에피택셜 성장된다. 에피택셜 소스/드레인 영역(82)은 n-형 FinFET에 적합한 임의의 재료와 같은 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 핀(56)이 실리콘인 경우, 에피택셜 소스/드레인 영역(82)은 실리콘, SiC, SiCP, SiP, 또는 이들의 조합 등을 포함할 수 있다. 에피택셜 소스/드레인 영역(82)은 핀(56)의 각각의 표면으로부터 상승된 표면을 가질 수 있고, 패싯(facet)을 가질 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(82)은 핀(56)을 지나서 반도체 스트립(52) 내로 연장될 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(82)은 핀(56)의 상부면 위로 연장될 수 있다. 일부의 경우, 스트레서 재료(98)의 일부는 완전히 제거되지 않을 수 있고, 에피택셜 소스/드레인 영역(82)의 형성 후에 하나 이상의 리세스 내에 잔류할 수 있다.
에피택셜 소스/드레인 영역(82)은 제 2 영역(100B)(미도시)의 리세스(128) 내에도 형성된다. 일부 실시예에서, 에피택셜 소스/드레인 영역(82)은 제 1 영역(100A) 내의 에피택셜 소스/드레인 영역(82)과 유사한 방법을 이용하여 제 2 영역(100B)에 형성된다. 제 2 영역(100B)의 에피택셜 소스/드레인 영역(82)은 MOCVD, MBE, LPE, VPE, SEG 또는 이들의 조합 등을 이용하여 리세스 내에 에피택셜 성장될 수 있다. 제 2 영역(100B)의 에피택셜 소스/드레인 영역(82)은 p-형 FinFET에 적절한 임의의 재료와 같은 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 핀(56)이 실리콘인 경우, 에피택셜 소스/드레인 영역(82)은 SiGe, SiGeB, Ge, GeSn, 또는 이들의 조합 등을 포함할 수 있다.
도 22a 내지 22c를 참조하면, 에피택셜 소스/드레인 영역(82)에 대한 접촉부(104)가 형성된다. 이 예시적인 실시예에서, 접촉부(104)는 에피택셜 소스/드레인 영역(82)이 형성된 직후에 형성된다. 그러나, 다른 실시예에서, 에피택셜 소스/드레인 영역(82)이 형성된 후에 그리고 접촉부(104)가 형성되기 전에 다른 처리 단계가 수행된다. 예를 들어, 일부 실시예에서, 접촉부(104)의 형성 이전에 에피택셜 소스/드레인 영역(82) 위에 접촉부 에치 정지층(CESL)이 형성된다. 다른 실시예에서, 에피택셜 소스/드레인 영역(82)은 접촉부(104)의 형성 이전에 오목화된다. 일부 실시예에서, 추가적인 처리 단계는 CMP 공정, 더미 게이트 대체, 게이트 접촉부 형성 등을 포함할 수 있다.
일부 실시예에서, ILD(88)의 개구부 내에 그리고 에피택셜 소스/드레인 영역(82) 위에 확산 장벽층, 접착층 등의 라이너 및 도전 재료가 형성되어, 접촉부(104)를 형성한다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 도전 재료는 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈 등일 수 있다. ILD(88)의 상부면으로부터 과잉의 재료를 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 나머지 라이너 및 도전 재료는 개구부 내에 접촉부(104)를 형성한다. 일부 실시예에서, 라이너의 성막 이전에, 실리사이드(미도시)가 에피택셜 소스/드레인 영역(82)과 접촉부(104) 사이의 계면에 형성될 수 있다. 접촉부(104)는 에피택셜 소스/드레인 영역(82)에 물리적 및 전기적으로 연결된다.
도 23a 내지 23c를 참조하면, ILD(88)의 상부면 및 접촉부(104)의 상부면을 더미 게이트 스택(70)의 상부면과 동일 높이로 하도록 CMP와 같은 평탄화 공정이 수행될 수 있다. 평탄화 공정 후에, 더미 게이트 스택(70)의 상부면은 ILD(88)를 통해 노출된다. 일부 실시예에서, CMP는 마스크(72)와 더미 게이트 스택(70)상의 그 일부를 제거할 수 있다.
도 24a 내지 25c는 일 실시예에 따른 더미 스택(70)의 제거 및 대체 게이트(93)의 형성을 기술한다. 다른 실시예에서, 더미 스택(70)의 제거 및 대체 게이트(93)의 형성은 에피택셜 소스/드레인 영역(82) 및/또는 접촉부(104)의 형성 이전에 수행될 수 있다. 도 24a 내지 24c를 참조하면, 더미 게이트 스택(70)과 마스크(72)의 나머지 부분이 하나 이상의 에칭 단계에서 제거되어 리세스(90)가 형성된다. 각각의 리세스(90)는 각각의 핀(56)의 채널 영역(57)을 노출시킨다. 각각의 채널 영역(57)은 제 1 영역(100A) 내의 인접한 쌍의 에피택셜 소스/드레인 영역(82) 사이에 또는 제 2 영역(100B)(미도시)의 인접한 쌍의 에피택셜 소스/드레인 영역(82) 사이에 배치된다. 제거 중에, 더미 유전체 층(58)은 더미 게이트 스택(70)이 에칭될 때 에칭 정지층으로서 사용될 수 있다. 이후, 더미 유전체 층(58)은 더미 게이트 스택(70)의 제거 후에 제거될 수 있다.
도 25a 내지 25c를 참조하면, 제 1 영역(100A) 및 제 2 영역(100B)의 대체 게이트(93)을 위해 게이트 유전체 층(92) 및 게이트 충전재(94)가 형성된다. 게이트 유전체 층(92)은 게이트 스페이서(122) 및 핀 스페이서(130)의 측벽 및 ILD(88)의 상부면 상의, 예컨대 핀(56)의 상부면 및 측벽 상에서 리세스(90) 내에 컨포멀하게 성막된다. 일부 실시예에서, 게이트 유전체 층(92)은 실리콘 산화물, 실리콘 질화물 또는 이들의 다중 층을 포함한다. 다른 실시예에서, 게이트 유전체 층(92)은 하이-k 유전체 재료를 포함하고, 이러한 실시예에서, 게이트 유전체 층(92)은 약 7.0보다 큰 k-값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb 또는 이들의 조합의 실리케이트 또는 금속 산화물을 포함할 수 있다. 게이트 유전체 층(92)의 형성 방법은 분자빔 증착(MBD), ALD, PECVD, 또는 이들의 조합 등을 포함할 수 있다.
다음에, 게이트 충전재(94)가 게이트 유전체 층(92) 위에 성막된다. 게이트 충전재(94)는 리세스(90)의 나머지 부분을 채울 수 있다. 게이트 충전재(94)는 TiN, TaN, TaC, Co, Ru, Al, Ag, Au, W, Ni, Ti, Cu, 이들의 조합 또는 이들의 다중 층과 같은 금속 함유 재료로 형성될 수 있다. 예를 들어, 단일 재료의 게이트 충전재(94)가 예시되었지만, 임의의 수의 일함수 층이 리세스(90)에 성막될 수 있다. 게이트 충전재(94)의 형성 후에, CMP와 같은 평탄화 공정이 수행되어 게이트 유전체 층(92) 및 게이트 충전재(94)의 과잉의 부분을 제거할 수 있으며, 상기 과잉의 부분은 ILD(88)의 상부면 위에 있을 수 있다. 따라서, 게이트 유전체 층(92) 및 게이트 충전재(94)의 재료의 최종적으로 남은 부분은 형성되는 FinFET의 대체 게이트(93)를 형성한다.
일부 실시예에서, 제 1 영역(100A)과 제 2 영역(100B)의 게이트 유전체 층(92)의 형성은 각각의 게이트 유전체 층(92)이 동일한 재료로 형성되도록 동시에 일어날 수 있으며, 게이트 충전재(94)의 형성은 제 1 영역(100A) 및 제 2 영역(100B) 내의 각각의 게이트 충전재(94)가 동일한 재료로 형성되도록 동시에 일어날 수 있다. 그러나, 다른 실시예에서, 제 1 영역(100A) 및 제 2 영역(100B)의 각각의 게이트 유전체 층(92)은 별개의 공정에 의해 형성될 수 있으므로, 제 1 영역(100A) 및 제 2 영역(100B) 내의 각각의 게이트 유전체 층(92)은 상이한 재료로 형성될 수 있다. 제 1 영역(100A) 및 제 2 영역(100B) 내의 각각의 게이트 충전재(94)는 별개의 공정에 의해 형성될 수 있으므로, 제 1 영역(100A) 및 제 2 영역(100B) 내의 각각의 게이트 충전재(94)는 상이한 재료로 형성될 수 있다. 개별 공정을 사용할 때 적절한 영역을 마스킹하고 노출시키도록 다양한 마스킹 단계를 사용할 수 있다.
도 26a 내지 26c를 참조하면, ILD(88) 위에 ILD(102)가 성막된다. 접촉부(108)가 ILD(102) 및 ILD(88)를 통해 형성되어 접촉부(104)와 에피택셜 소스/드레인 영역(82)에 연결된다. 접촉부(110)도 역시 ILD(102)를 통해 형성되어 대체 게이트(93)에 연결된다. 일 실시예에서, ILD(102)는 도 18a 내지 18c를 참조로 전술한 ILD(88)와 유사한 재료 및 방법을 사용하여 형성되며, 간결함을 위해 그 설명은 여기서 반복하지 않는다. 일부 실시예에서, ILD(102) 및 ILD(88)는 동일한 재료로 형성된다. 다른 실시예에서, ILD(102) 및 ILD(88)는 상이한 재료로 형성된다.
접촉부(108) 및 접촉부(110)을 위한 개구부가 ILD(102)를 통해 형성된다. 이들 개구부는 모두 동일한 공정으로 또는 개별 공정으로 동시에 형성될 수 있다. 개구부는 수용 가능한 포토리소그래피 및 에칭 기술을 이용하여 형성될 수 있다. 이어서, 개구부에 도전 재료가 형성된다. 일부 실시예에서, 라이너가 도전 재료에 앞서 형성된다. 도전 재료는 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈 등일 수 있다. CMP와 같은 평탄화 공정이 ILD(102)의 상부면으로부터 과잉의 재료를 제거하기 위해 수행될 수 있다. 접촉부(108)는 에피택셜 소스/드레인 영역(82)에 전기적으로 결합되고, 접촉부(110)는 대체 게이트(93)에 물리적 및 전기적으로 결합된다. 접촉부(108)는 접촉부(110)와 동일한 횡단면으로 도 26b에 예시되어 있지만, 이 묘사는 예시를 위한 것이며, 일부 실시예에서, 접촉부(108)는 접촉부(110)와 다른 횡단면에 배치된다.
도 27은 일부 실시예에 따른 FinFET 디바이스를 형성하는 방법(2000)을 나타낸 흐름도이다. 방법(2000)은 도 2 및 도 3을 참조로 전술한 바와 같이 스트립(예, 도 3에 예시된 반도체 스트립(52))을 형성하도록 기판(예, 도 2에 예시된 기판(50))이 패턴화되는 2001 단계에서 시작한다. 2003 단계에서, 도 4 및 도 5를 참조로 전술한 바와 같이 인접한 스트립 사이에 분리 영역(예, 도 5에 예시된 분리 영역(54))이 형성된다. 2005 단계에서, 도 6a 내지 6c 및 도 7a 내지 7c를 참조로 전술한 바와 같이 스트립 위에 더미 게이트 스택(예, 도 7a 내지 7b에 예시된 더미 게이트 스택(70))이 형성된다. 2007 단계에서, 도 12를 참조로 전술한 바와 같이 스트립 내에 리세스(예, 도 12b에 예시된 리세스(128))를 형성하도록 스트립에 대해 에칭 공정이 수행된다. 2009 단계에서, 도 14a 내지 14c를 참조로 전술한 바와 같이 스트레서 재료(예, 도 14a 내지 14c에 예시된 스트레서 재료(98))가 리세스 내에 형성된다. 2011 단계에서, 도 18a 내지 18c를 참조로 전술한 바와 같이 스트레서 재료 위에 유전체 재료(예, 도 18a 내지 18c에 예시된 ILD(88))가 형성된다. 2013 단계에서, 도 20a 내지 20c를 참조로 전술한 바와 같이 유전체 재료에 개구부(예, 도 20b 내지 20c에 예시된 ILD(88) 내의 개구부)를 형성하도록 유전체 재료에 대해 에칭 공정이 수행된다. 2015 단계에서, 도 20a 내지 20c를 참조로 전술한 바와 같이 스트립 내의 리세스(예, 도 20b 내지 20c에 예시된 리세스(128))로부터 스트레서 재료가 제거된다. 일부 실시예에서, 2015 단계는 다수의 개별 단계로 수행될 수 있으며, 다수의 개별 단계 각각의 사이에서 다른 단계가 수행될 수 있다. 2017 단계에서, 도 21a 내지 21c를 참조로 전술한 바와 같이 개구부 내에서 소스/드레인 영역(예, 도 21b 내지 21c에 예시된 에피택셜 소스/드레인 영역(82))이 에피택셜 성장된다. 2019 단계에서, 도 22a 내지 22c를 참조로 전술한 바와 같이 에피택셜 소스/드레인 영역 위에 접촉부(예, 도 22b 내지 22c에 예시된 접촉부(104))가 형성된다. 2021 단계에서, 도 24a 내지 25c를 참조로 전술한 바와 같이 스트립 위에 대체 게이트 스택(예, 도 25a 내지 25b에 예시된 대체 게이트(93))이 형성된다. 일부 실시예에서, 2013 내지 2019 단계 각각의 사이에서 다른 단계가 수행될 수 있다. 예를 들어, 2013 내지 2019 단계는 2021 단계 후에 수행될 수 있다. 이 방법(2000)은 예시적인 실시예이고, 설명된 것 이외의 다른 공정 단계 또는 상이한 공정 단계는 본 개시 내용의 범위 내에 있다.
여기에서 논의된 다양한 실시예는 개선된 FinFET 성능을 허용한다. 본 명세서에서의 기술은 응력에 기인한 FinFET 디바이스의 개선된 이동도를 허용한다. 예를 들어, 핀의 측벽 상에 스트레서 재료를 형성함으로써, 핀에 더 많은 응력이 제공될 수 있고, 이는 핀 내에서의 이동성을 더 증가시킬 수 있다. 경우에 따라, 핀에 제공되는 응력의 양은 2.5 GPa보다 클 수 있다. 또한, 스트레서 재료는 제거되기 전에 몇 가지 후속 공정 단계에 걸쳐 핀에 남겨질 수 있으며, 이는 응력 기억 효과를 높이고 스트레서 재료의 제거 후에 응력 감쇠량을 줄일 수 있다. 본 명세서에서 설명되는 기술은 상이한 유형의 응력이 핀에 제공되도록 한다. 또한, 핀에 대한 응력의 크기와 응력의 프로파일은 스트레서 재료의 형성 특성을 조절하고, 스트레서 재료의 어닐링을 조절하고, 하나 이상의 제거 단계에 걸쳐 스트레서 재료가 얼마나 많이 제거되는지를 조절하거나, 다중 층의 스트레서 재료의 층의 사용을 통해 조절될 수 있다. 본 명세서에 설명된 기술은 스트레서 재료의 제거 및 이후의 에피택셜 소스/드레인 영역 및 접촉부의 형성이 적용예에 따라 상이한 공정 단계에서 수행될 수 있기 때문에 공정 유연성을 허용한다. 예를 들어, 스트레서 재료의 형성 후에, 스트레서 재료는 임의의 후속 공정 단계 후에 제거될 수 있다. 예를 들어, 상이한 영역에 상이한 특성을 가지는 스트레서 재료를 형성하거나 상이한 영역에서 상이한 양의 스트레서 재료를 제거함으로써 상이한 세트의 핀에 상이한 양의 응력이 제공될 수 있다.
일 실시예에서, 방법은 기판 위에 핀을 형성하는 단계, 상기 핀 위에 더미 게이트 구조물을 형성하는 단계, 제 1 리세스를 형성하도록 상기 더미 게이트 구조물에 인접한 상기 핀의 일부를 제거하는 단계, 상기 제 1 리세스 내에 스트레서 재료를 성막하는 단계, 상기 제 1 리세스로부터 상기 스트레서 재료의 적어도 일부분을 제거하는 단계, 상기 스트레서 재료의 적어도 일부분을 제거한 후에, 상기 제 1 리세스 내에 소스/드레인 영역을 에피택셜 성장시키는 단계를 포함한다. 일 실시예에서, 상기 방법은 상기 스트레서 재료에 대해 어닐링 공정을 수행하는 단계를 더 포함한다. 일 실시예에서, 상기 제 1 리세스 내에 상기 스트레서 재료를 성막하는 단계는 상기 제 1 리세스 내에 제 1 스트레서 재료를 성막하는 단계, 상기 제 1 스트레서 재료를 성막한 후에, 제 1 어닐링 공정을 수행하는 단계, 상기 제 1 스트레서 재료 위에 제 2 스트레서 재료를 성막하는 단계, 상기 제 2 스트레서 재료를 성막한 후에, 제 2 어닐링 공정을 수행하는 단계를 포함한다. 일 실시예에서, 상기 제 1 리 세스로부터 상기 스트레서 재료의 적어도 일부분을 제거하는 단계는 제 1 에칭 공정을 이용하여 상기 스트레서 재료의 제 1 부분을 제거하는 단계 및 제 2 에칭 공정을 이용하여 상기 스트레서 재료의 제 2 부분을 제거하는 단계를 포함한다. 일 실시예에서, 상기 방법은 상기 스트레서 재료 위에 유전체 층을 형성하고 상기 유전체 층에 개구부를 형성하는 단계를 더 포함하며, 상기 소스/드레인 영역은 상기 유전체 층의 개구부를 통해 에피택셜 성장된다. 일 실시예에서, 상기 방법은 상기 유전체 층의 개구부를 통해 상기 소스/드레인 영역에 대한 접촉부를 형성하는 단계를 더 포함한다. 일 실시예에서, 상기 스트레서 재료는 상기 핀에 대해 약 2.5 GPa 내지 약 4.0 GPa의 인장 응력을 제공한다. 일 실시예에서, 상기 방법은 상기 스트레서 재료를 성막하기 전에 상기 제 1 리세스 내에 버퍼층을 형성하는 단계를 더 포함한다.
일 실시예에서, 방법은 제 1 반도체 재료를 포함하는 스트립을 형성하도록 기판을 패턴화하는 단계, 상기 스트립의 측벽을 따라 분리 영역을 형성하는 단계 - 상기 스트립의 상부는 상기 분리 영역의 상부면 위로 연장됨, 상기 스트립의 상부의 제 1 상부면과 측벽을 따라 더미 게이트 구조물을 형성하는 단계, 상기 스트립에 대해 제 1 에칭 공정을 수행하는 단계 - 상기 제 1 에칭 공정은 상기 더미 게이트 구조물에 인접한 상기 스트립에 제 1 리세스를 형성함, 상기 제 1 리세스 내에 제 1 유전체 재료를 형성하는 단계, 상기 제 1 유전체 재료에 대해 어닐링 공정을 수행하는 단계 - 상기 어닐링 공정 후에 상기 제 1 유전체 재료는 상기 제 1 리세스의 상기 측벽에 응력을 제공함, 상기 제 1 리세스로부터 상기 제 1 유전체 재료를 제거하는 단계, 및 상기 제 1 리세스 내에 소스/드레인 영역을 에피택셜 성장시키는 단계를 포함한다. 일 실시예에서, 상기 제 1 유전체 재료는 인장 응력을 제공한다. 일 실시예에서, 상기 방법은 상기 제 1 유전체 재료 및 상기 더미 게이트 구조물 위에 제 2 유전체 재료를 형성하는 단계를 더 포함한다. 일 실시예에서, 상기 제 1 유전체 재료는 SiN을 포함한다. 일 실시예에서, 상기 제 1 유전체 재료는 약 300℃ 내지 약 350℃의 공정 온도에서 형성된다. 일 실시예에서, 상기 어닐링 공정은 약 800℃ 내지 약 1000℃의 공정 온도를 포함한다. 일 실시예에서, 상기 방법은 상기 제 1 리세스 내에 산화물 층을 형성하는 단계를 더 포함하고, 상기 제 1 유전체 재료는 상기 산화물 층 위에 형성된다. 일 실시예에서, 상기 제 1 리세스 내에 소스/드레인 영역을 에피택셜 성장시킨 후에 상기 제 1 유전체 재료의 일부분이 상기 제 1 리세스 내에 잔류한다.
일 실시예에서, 반도체 디바이스는 기판 위의 제 1 반도체 핀 - 상기 제 1 반도체 핀은 채널 영역 및 상기 채널 영역에 인접한 리세스를 포함함, 상기 제 1 반도체 핀의 채널 영역 위에 놓인 게이트 스택 - 상기 제 1 반도체 핀의 상기 채널 영역은 약 2.5 GPa 내지 약 4.0 GPa의 응력을 가짐, 및 상기 리세스 내에 배치된 에피택셜 영역을 포함한다. 일 실시예에서, 상기 채널 영역 아래에 위치된 상기 제 1 반도체 핀의 영역은 약 2.5 GPa 내지 약 4.0 GPa의 응력을 가진다. 일 실시예에서, 상기 응력은 인장 응력이다. 일 실시예에서, 상기 제 1 반도체 핀은 상기 리세스의 수직 깊이의 약 50% 내지 약 90%의 수직 거리로 연장되는 격자 왜곡을 가진다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

Claims (20)

  1. 기판 위에 핀을 형성하는 단계;
    상기 핀 위에 더미 게이트 구조물을 형성하는 단계;
    제 1 리세스를 형성하도록 상기 더미 게이트 구조물에 인접한 상기 핀의 일부를 제거하는 단계;
    상기 제 1 리세스 내에 스트레서 재료를 성막하는 단계;
    상기 제 1 리세스로부터 상기 스트레서 재료의 적어도 일부분을 제거하는 단계; 및
    상기 스트레서 재료의 적어도 일부분을 제거한 후에, 상기 제 1 리세스 내에 소스/드레인 영역을 에피택셜 성장시키는 단계
    를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 스트레서 재료에 대해 어닐링 공정을 수행하는 단계를 더 포함하는 방법.
  3. 제 1 항에 있어서,
    상기 제 1 리세스 내에 스트레서 재료를 성막하는 단계는,
    상기 제 1 리세스 내에 제 1 스트레서 재료를 성막하는 단계,
    상기 제 1 스트레서 재료를 성막한 후에, 제 1 어닐링 공정을 수행하는 단계,
    상기 제 1 스트레서 재료 위에 제 2 스트레서 재료를 성막하는 단계, 및
    상기 제 2 스트레서 재료를 성막한 후에, 제 2 어닐링 공정을 수행하는 단계를 포함하는 것인 방법.
  4. 제 1 항에 있어서,
    상기 제 1 리세스로부터 상기 스트레서 재료의 적어도 일부분을 제거하는 단계는,
    제 1 에칭 공정을 이용하여 상기 스트레서 재료의 제 1 부분을 제거하는 단계, 및
    제 2 에칭 공정을 이용하여 상기 스트레서 재료의 제 2 부분을 제거하는 단계를 포함하는 것인 방법.
  5. 제 1 항에 있어서,
    상기 스트레서 재료 위에 유전체 층을 형성하는 단계; 및
    상기 유전체 층에 개구부를 형성하는 단계
    를 더 포함하며, 상기 소스/드레인 영역은 상기 유전체 층의 개구부를 통해 에피택셜 성장되는 것인 방법.
  6. 제 5 항에 있어서,
    상기 유전체 층의 개구부를 통해 상기 소스/드레인 영역에 대한 접촉부를 형성하는 단계를 더 포함하는 방법.
  7. 제 6 항에 있어서,
    상기 접촉부를 형성한 후에, 상기 더미 게이트 구조물을 제거하는 단계 및 상기 핀 위에 대체 게이트 구조물을 형성하는 단계를 더 포함하는 방법.
  8. 제 1 항에 있어서, 상기 스트레서 재료는 상기 핀에 대해 약 2.5 GPa 내지 약 4.0 GPa의 인장 응력을 제공하는 것인 방법.
  9. 제 1 반도체 재료를 포함하는 스트립을 형성하도록 기판을 패턴화하는 단계;
    상기 스트립의 측벽을 따라 분리 영역을 형성하는 단계 - 상기 스트립의 상부는 상기 분리 영역의 상부면 위로 연장됨 - ;
    상기 스트립의 상부의 제 1 상부면과 측벽을 따라 더미 게이트 구조물을 형성하는 단계;
    상기 더미 게이트 구조물에 인접한 상기 스트립에 제 1 리세스를 형성하도록 상기 스트립에 대해 제 1 에칭 공정을 수행하는 단계;
    상기 제 1 리세스 내에 제 1 유전체 재료를 형성하는 단계;
    상기 제 1 유전체 재료에 대해 어닐링 공정을 수행하는 단계 - 상기 어닐링 공정 후에 상기 제 1 유전체 재료는 상기 제 1 리세스의 측벽에 응력을 제공함 - ;
    상기 제 1 리세스로부터 상기 제 1 유전체 재료를 제거하는 단계; 및
    상기 제 1 리세스 내에 소스/드레인 영역을 에피택셜 성장시키는 단계
    를 포함하는 방법.
  10. 제 9 항에 있어서,
    상기 제 1 유전체 재료는 인장 응력을 제공하는 것인 방법.
  11. 제 9 항에 있어서,
    상기 제 1 유전체 재료 및 상기 더미 게이트 구조물 위에 제 2 유전체 재료를 형성하는 단계를 더 포함하는 방법.
  12. 제 9 항에 있어서,
    상기 제 1 유전체 재료는 SiN을 포함하는 것인 방법.
  13. 제 12 항에 있어서,
    상기 제 1 유전체 재료는 약 300℃ 내지 약 350℃의 공정 온도에서 형성되는 것인 방법.
  14. 제 9 항에 있어서,
    상기 어닐링 공정은 약 800℃ 내지 약 1000℃의 공정 온도를 포함하는 것인 방법.
  15. 제 9 항에 있어서,
    상기 제 1 리세스 내에 산화물 층을 형성하는 단계를 더 포함하고, 상기 제 1 유전체 재료는 상기 산화물 층 위에 형성되는 것인 방법.
  16. 제 9 항에 있어서,
    상기 제 1 리세스 내에 소스/드레인 영역을 에피택셜 성장시킨 후에 상기 제 1 유전체 재료의 일부분이 상기 제 1 리세스 내에 잔류하는 것인 방법.
  17. 반도체 디바이스에 있어서,
    기판 위의 제 1 반도체 핀 - 상기 제 1 반도체 핀은 채널 영역 및 상기 채널 영역에 인접한 리세스를 포함함 - ;
    상기 제 1 반도체 핀의 채널 영역 위에 놓인 게이트 스택 - 상기 제 1 반도체 핀의 상기 채널 영역은 약 2.5 GPa 내지 약 4.0 GPa의 응력을 가짐 - ; 및
    상기 리세스 내에 배치된 에피택셜 영역
    을 포함하는 반도체 디바이스.
  18. 제 17 항에 있어서,
    상기 채널 영역 아래에 위치된 상기 제 1 반도체 핀의 영역은 약 2.5 GPa 내지 약 4.0 GPa의 응력을 가지는 것인 반도체 디바이스.
  19. 제 17 항에 있어서,
    상기 응력은 인장 응력인 것인 반도체 디바이스.
  20. 제 17 항에 있어서,
    상기 제 1 반도체 핀은 상기 리세스의 수직 깊이의 약 50% 내지 약 90%의 수직 거리로 연장되는 격자 왜곡을 가지는 것인 반도체 디바이스.
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