TW202025312A - 半導體裝置及其形成方法 - Google Patents

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Abstract

一種半導體裝置包括基板；鰭片，突出於基板，鰭片包括化合物半導體材料，化合物半導體材料包括半導體材料及第一摻質，第一摻質具有與半導體材料不同的晶格常數，其在鰭片中的第一摻質的濃度沿著第一方向從鰭片的上表面朝向基板改變；閘極結構，在鰭片上；通道區，在鰭片中並在閘極結構的正下方；以及源極/汲極區，在閘極結構的兩側，源極/汲極區包括第二摻質，其在通道區中的第二摻質的濃度沿著第一方向改變，其在通道區中的第一位置的第二摻質的濃度高於在通道區中的第二位置的第二摻質的濃度，其在第一位置的第一摻質的濃度低於在第二位置的第一摻質的濃度。

Description

半導體裝置及其形成方法
本發明實施例係有關於一種半導體裝置及其形成方法，且特別關於一種鰭式裝置及其形成方法。
半導體裝置被用在各種電子應用中，例如，個人電腦、手機、數位相機以及其他電子設備。半導體裝置通常藉由依序地在半導體基板上沉積絕緣層或介電層、導電層以及半導體材料層，並利用微影圖案化各種材料層以在其上形成電路組件和元件。
半導體產業藉由不斷減小最小部件尺寸來持續提升各種電子組件（例如，電晶體、二極體、電阻、電容等）的整合密度，這允許將更多的組件整合到給定的區域中。然而，隨著最小部件尺寸的減小，出現額外的問題需被解決。
本發明實施例提供一種半導體裝置，包括基板；鰭片，突出於基板，鰭片包括化合物半導體材料，化合物半導體材料包括半導體材料及第一摻質，第一摻質具有與半導體材料不同的晶格常數，其在鰭片中的第一摻質的濃度沿著第一方向從鰭片的上表面朝向基板改變；閘極結構，在鰭片上；通道區，在鰭片中並在閘極結構的正下方；以及源極/汲極區，在閘極結構的兩側，源極/汲極區包括第二摻質，其在通道區中的第二摻質的濃度沿著第一方向改變，其在通道區中的第一位置的第二摻質的濃度高於在通道區中的第二位置的第二摻質的濃度，其在第一位置的第一摻質的濃度低於在第二位置的第一摻質的濃度。
本發明實施例提供一種半導體裝置，包括鰭片，在基板上，鰭片包括矽鍺；閘極結構，在鰭片上；通道區，在鰭片中，閘極結構被設置在通道區上，在通道區中的鍺濃度沿著第一方向從鰭片遠離基板的上表面向基板改變，其中鍺濃度從通道區的第一位置向通道區的第二位置增加，其第一位置與第二位置沿著第一方向對齊；以及源極/汲極區，在鰭片中且鄰近閘極結構，源極/汲極區包括摻質，在通道區中的摻質的濃度沿著第一方向改變，其摻質的濃度從通道區的第一位置向通道區的第二位置減少。
本發明實施例提供一種形成半導體裝置的方法，包括形成鰭片從基板突出，鰭片由矽鍺形成，其在鰭片中的鍺濃度沿著第一方向從鰭片的上表面朝向基板變化；在鰭片的通道區上形成閘極，其在通道區中的鍺濃度從通道區的第一位置向通道區的第二位置增加，其第一位置與第二位置沿著第一方向對齊；以及在鰭片中形成摻雜的源極/汲極區並與閘極相鄰，其摻雜的源極/汲極區的摻質擴散至鰭片的通道區中，其在通道區中的摻質的濃度沿著第一方向變化，其摻質的濃度從通道區的第一位置向通道區的第二位置減少。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。
再者，其中可能用到與空間相對用詞，例如「在……下方」、「下方」、「較低的」、「在……上方」、「上方」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
本揭露的實施例討論形成半導體裝置的內容，詳細而言，形成鰭式場效電晶體（Fin Field-Effect Transistor, FinFET）裝置的內容。本揭露的原則也可以應用於其他類型的半導體裝置，例如平面裝置。此外，此處討論的實施例是討論使用閘極後製（gate-last）製程形成FinFET裝置的內容。在其他實施例中，也可以使用閘極先製（gate-first）製程。
在一些實施例中，FinFET裝置（例如，p型FinFE裝置）的通道區摻雜用於通道的應力誘導材料（例如，鍺的摻質），以補償由於摻質（例如，硼）從源極/汲極區擴散至通道區而引起的臨界電壓變化。換句話說，在鰭片的通道區中的應力誘導材料（例如，鍺）的濃度是根據在鰭片的通道區中擴散的摻質的濃度形成，以達到均一的臨界電壓。在各種實施例中，應力誘導材料是指在FinFET裝置的通道區中的摻質（例如，鍺），其摻質具有與通道區的半導體材料（例如，矽）不同的晶格常數，因此在通道區中誘發應力。在一些實施例中，較高濃度的應力誘發材料用在具有較低摻質濃度的位置，而較低濃度的應力誘發材料用在具有較高摻質濃度的位置，其得到大抵（substantially）均一的FinFET裝置的臨界電壓。在一些實施例中，形成FinFET裝置的鰭片以具有梯度（gradient）層，其中應力誘發材料（例如，鍺）的濃度沿著第一方向從FinFET裝置的鰭片遠離基板的上表面朝向基板增加。鰭片可以額外具有緩衝層在梯度層下，其緩衝層具有比梯度層低的應力誘發材料濃度。此外，鰭片可以具有在梯度層和緩衝層之間具有第一均一濃度的第一層，並且可以進一步具有在梯度層上具有第二均一濃度的第二層，第一均一濃度大於第二均一濃度。在一些實施例中，形成FinFET裝置的鰭片為具有第二均一濃度的第二層上為具有第一均一濃度的第一層，第一均一濃度小於第二均一濃度。鰭片可以額外具有緩衝層在第二層下。以此方式，可以調整應力誘發材料（例如，鍺）的濃度以考慮特定設計的特定摻質輪廓。
第1圖係根據一些實施例繪示示例的FinFET三維視圖。FinFET包括鰭片58在基板50上（例如，半導體基板）。隔離區56設置在鰭片58的兩側，且鰭片58從相鄰的隔離區56上方和之間突出。閘極介電層92沿著側壁並且在鰭片58的頂表面上，並且閘極94在閘極介電層92上。源極/汲極區82相對於閘極介電層92和閘極94被設置在鰭片58的兩側。第1圖進一步繪示在後續圖中使用的參考截面。截面A-A沿著閘極94的縱軸並且在例如垂直於FinFET的源極/汲極區82之間電流流動方向的方向上。截面B-B垂直於截面A-A，並且沿著鰭片58的縱軸，並且在例如FinFET的源極/汲極區82之間電流流動的方向上。截面C-C平行於截面A-A，並延伸穿過FinFET的源極/汲極區。以示明確，後續圖式參照這些參考截面。
第2至5、11至14、15A、15B、16A、16B、17A、17B、17C、17D、18A、18B、19A、19B、20A、20B、21A、21B、22A、22B、23A及23B圖係根據一個實施例繪示在製造FinFET裝置100的中間階段的截面圖。第2至5、11至14圖繪示第1圖所示的參考截面A-A，除了多個鰭片/閘極結構之外。在第15A至23B圖中，以“A”標記結尾的圖式為沿著第1圖所示的參考截面A-A所繪示，以“B”標記結尾的圖式為沿著第1圖所示的參考截面B-B所繪示，除了多個鰭片/閘極結構之外。除了多個鰭片/閘極結構之外，第17C、17D圖為沿著第1圖所示的參考截面C-C所繪示。
在第2圖中，提供基板50。基板50可以是半導體基板，例如塊狀半導體、絕緣體上半導體（semiconductor-on-insulator, SOI）基板等，其可以被摻雜（例如，以p型或n型摻質）或未摻雜。基板50可以是晶圓，例如矽晶圓。一般來說，SOI基板是在絕緣體層上形成的半導體材料層。絕緣體層可以是例如埋入式氧化物（buried oxide, BOX）層、氧化矽層等。絕緣層通常設置在矽或玻璃的基板上。也可以使用其他基板，例如多層或梯度基板。在一些實施例中，基板50的半導體材料可以包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。
基板50具有區域50B和區域50C。區域50B可以用於形成n型裝置例如NMOS電晶體，例如n型FinFET。區域50C可以用於形成p型裝置例如PMOS電晶體，例如p型FinFET。區域50B可以與區域50C物理上分離（如分隔線51所示），並且任何數量的裝置部件（例如，其他主動裝置、摻雜區域、隔離結構等）可以設置在區域50B與區域50C之間。
在一些實施例中，在區域50B（例如，用於p型裝置的區域）中形成P井，並且在區域50C（例如，用於n型裝置的區域）中形成N井。P井和N井可以分別藉由佈植製程，然後進行退火製程形成。例如，為了在區域50C中形成N井，可以形成遮罩層以覆蓋區域50B並暴露區域50C，然後將n型摻質（例如，磷、砷）佈植到區域50C中。然後在佈植製程之後藉由合適的方法去除遮罩層。可以執行退火製程以活化佈植的摻質。相似地，可以形成另一遮罩層以覆蓋區域50C並暴露區域50B，然後將p型摻質（例如，硼、BF2 ）佈植到區域50B中，然後去除另一遮罩層，接續進行退火製程。在一些實施例中，區域50B和區域50C都用於形成相同類型的裝置，例如兩個區域都用於n型裝置或p型裝置，在這種情況下，在區域50B和區域50C兩者中均形成P井或N井。
接著，在第3圖中，藉由磊晶製程在基板50上形成磊晶材料52例如磊晶矽層。在第3圖的示例中，在區域50C和區域50B兩者中均形成磊晶矽層。
接著，在第4圖中，去除區域50C（例如，p型裝置區域）中的磊晶材料52（例如，磊晶矽層）的上部，並且在區域50C中剩餘部分的磊晶材料52上形成磊晶材料53，其可適合於形成 p型裝置。在所示的實施例中，磊晶材料52是磊晶矽層，而磊晶材料53是磊晶矽鍺層。為了形成磊晶材料53，可以形成遮罩層以覆蓋區域50B中的磊晶材料52並且暴露區域50C中的磊晶材料52，然後可以執行蝕刻製程以去除區域50C中的磊晶材料52的上部。在去除磊晶材料52的上部之後，執行磊晶製程以在區域50C中剩餘部分的磊晶材料52上成長磊晶材料53。在磊晶製程之後，去除遮罩層。
在示例實施例中，磊晶材料53是化合物半導體材料，例如磊晶矽鍺層。由於鍺的晶格常數大於矽的晶格常數，所以磊晶矽鍺層中的鍺對磊晶矽鍺層中的矽產生壓縮應力，其壓縮應力可以增加所形成的p型裝置的通道區中的載子移動力。因此，鍺也可以被視為磊晶矽鍺層中矽的應力誘發材料。根據上下文，鍺也可以被視為在磊晶矽鍺層中的摻質。在下文的討論中，可以將磊晶材料53視為矽鍺層53，應理解，也可以使用其他合適的化合物半導體材料代替矽鍺作為磊晶材料53。例如，在形成n型裝置的實施例中，應力誘發材料可以包括碳，從而形成矽碳層以誘發拉伸應力。
在一些實施例中，在用於形成矽鍺層53的磊晶製程中，調整製程條件使矽鍺層53中的鍺濃度不均一。換句話說，在矽鍺層53內的第一位置的鍺濃度與在矽鍺層53內的第二位置的鍺濃度不同。鍺不均一的濃度用於補償從p型裝置的源極/汲極區擴散至通道區中的摻質（例如硼）不均一的濃度，因此，對於所形成的p型裝置，得到了大抵均一的臨界電壓，下文將參考例如第6至10、24A、24B、25A、25B及25C圖討論其細節。
接續，在第5圖中，形成鰭片58。鰭片58為半導體帶。在第5圖的示例中，區域50C中的每個鰭片58包括三層，例如，由基板50/50P的材料形成的底層、由磊晶材料52（例如，磊晶矽層）的材料形成的中間層以及由矽鍺層53的材料形成的上層。如第5圖所示，區域50B中的每個鰭片58包括兩層，例如，由基板50/50N的材料形成的底層、以及由磊晶材料52（例如，磊晶矽層）的材料形成的上層。在一些實施例中，藉由蝕刻基板50和磊晶材料（例如52、53）中的溝槽來形成鰭片58。
可以藉由任何合適的方法圖案化鰭片。例如，可以使用一種或多種微影製程來圖案化鰭片，包括雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合微影和自對齊製程，從而允許創建具有例如間距小於使用單一直接微影可獲得的間距的圖案。例如，在一個實施例中，在基材上形成犧牲層並使用微影製程將其圖案化。使用自對齊製程沿著圖案化的犧牲層形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物來圖案化鰭片。蝕刻可以是任何可接受的蝕刻製程，例如反應離子蝕刻（reactive ion etch, RIE），中性束蝕刻（neutral beam etch, NBE）等或其組合。蝕刻可為非等向。
第6至10圖係根據各種實施例繪示第5圖的FinFET裝置100的鰭片58的通道區中（例如，在區域50C中）的矽鍺層53的各種實施例的截面圖。為了說明相對位置，在矽鍺層53下的磊晶材料52也繪示於第6至10圖中。此外，以虛線繪示在矽鍺層53上的蓋層55（例如，矽蓋層），其蓋層55可以在隨後的製程中形成（參照第13圖及其討論）。在第6至10圖中，除非另有說明，否則相似的圖式標號表示藉由相同或相似的方法形成的相同或相似的元件，因此不再重複細節。
參照第6圖，矽鍺層53包括四個標記為A、B、C和D的區段，每個區段也可以稱為矽鍺層53的次層。區段A、B、C和D之間的界面分別標記為101、103和105，如第6圖所示。在一些實施例中，在穿透式電子顯微鏡（Transmission Electron Microscopy, TEM）中可能看不到界面101、103和105，但是可以藉由二次離子質譜儀（Secondary Ion Mass Spectrometer, SIMS）分析看到界面101、103和105。在第6圖的示例中，區段A是具有低濃度的鍺的緩衝層，用於減少矽鍺層53和底下的磊晶材料52（例如，磊晶矽層）之間的缺陷。作為示例，區段A可以包括SiGe、SiGe：C或其組合。在所示的實施例中，區段A中的鍺濃度是均一的，並且在大約0原子百分比（atomic percentage, at%）至大約1.5 at%之間。在一些實施例中，沿著第6圖中的垂直方向測量的區段A的厚度（例如，從磊晶材料52朝向矽鍺層53的上表面53U）在大約0.5 nm至大約5 nm之間。
在第6圖的區段B中鍺的濃度是均一的（例如，在製造極限內為均一的），並且具有在大約25 at%至大約28 at%之間的數值。在一些實施例中，沿著第6圖的垂直方向測量區段B的厚度在大約10 nm至大約20 nm之間。區段B中的鍺濃度高於區段A中的鍺濃度。在所示的實施例中，在第6圖中鰭片的兩側側壁之間（例如，在矽鍺層53的兩側側壁之間）測量鰭片58的寬度在3 nm至大大約6 nm之間。
繼續參照第6圖，區段C中的鍺濃度沿著垂直方向從界面105朝向界面103連續地增加。換句話說，區段C具有鍺的梯度濃度，因此，區段C也被稱為矽鍺層53的梯度次層。在一些實施例中，在靠近界面105的區段C中的鍺濃度在大約15 at%至大約20 at%之間，並且在靠近界面103的區段C中的鍺濃度在大約25 at%至大約28 at%之間。沿著第6圖的垂直方向測量區段C的厚度在大約15 nm至大約30 nm之間。在所示的實施例中，區段B中的鍺濃度等於區段C中（例如，在界面103處）的最高鍺濃度。
第6圖進一步繪示在區段C上的區段D。在所示的實施例中，區段D具有均一的鍺濃度（例如，在製造極限內為均一的），其濃度在大約15 at%至大約20 at%之間。換句話說，區段D中的鍺濃度等於區段C中最低的鍺濃度（例如，在界面105處）。沿著第6圖的垂直方向測量區段D的厚度在大約5 nm至大約10 nm之間。在第6圖的示例中，區段D中的鍺的均一濃度小於區段B中的鍺的均一濃度。在一些實施例中，區段C的厚度大於區段D的厚度，並且也大於區段B的厚度。
此外，第6圖以虛線繪示在矽鍺層53之上的蓋層55。蓋層55可以大抵是不含鍺的矽蓋層。可以在後續製程中，在鰭片58上形成虛設介電層60（參照第14圖）之前形成蓋層55（參照第13圖）。雖然第6圖中的蓋層55繪示為在區段D的頂部，但是蓋層55也可以沿著矽鍺層53的側壁延伸，如第13圖所示。
在一些實施例中，矽鍺層53中形成不均一的鍺濃度，以補償摻質從摻雜的源極/汲極區擴散至FinFET裝置100的通道區中的效應。例如，在後續的製程中，形成摻雜有摻質（例如，硼）的源極/汲極區82（參照第17B圖），並且源極/汲極區的摻質可能擴散至FinFET裝置100的通道區中。由於在通道區中擴散的摻質（例如，硼）的濃度可能不均一，因此如果不進行補償，則摻質向通道區中的擴散會導致FinFET裝置100具有不均一的臨界電壓。換句話說，FinFET裝置100的通道區的不同區域（例如，沿著從鰭片58的頂部朝向基板50的垂直方向設置的不同區域）可能具有不同的臨界電壓，因此可能在不同電壓被開啟（例如，形成導電路徑）。不均一的臨界電壓可能使得難以有效地控制FinFET裝置100的開啟和關閉狀態，並且可能使FinFET裝置的性能下降。
本揭露實施例根據擴散的摻質濃度，藉由改變通道區中鍺（例如，應力誘發材料）的濃度以補償摻質從源極/汲極區擴散至通道區中。例如，在p型裝置區域中，擴散到通道區中的摻質（例如，硼）可藉由在通道區中提供更多的載子而降低臨界電壓。因此，對於具有高濃度的摻質（例如，硼）的通道區，形成具有較低濃度的鍺；對於具有低濃度的摻質（例如，硼）的通道區，形成具有較高濃度的鍺。由於摻質（例如，硼）提供了可以降低臨界電壓的載子（例如，p型載子），並且由於鍺在p型裝置的通道區中誘發應力，其應力可以增加載子移動力並降低臨界電壓，濃度較低的鍺（因此載子移動力較低）可以平衡濃度較高的硼（因此載子濃度較高）。相似地，濃度較高的鍺（因此載子移動力較高）可以平衡濃度較低的硼（因此載子濃度較低）。藉由調整通道區中的鍺濃度以抵消通道區中的摻質（例如，硼）濃度，FinFET裝置100可以達到大抵均一的臨界電壓。
從源極/汲極區擴散至通道區中的摻質（例如，硼）濃度可以藉由電腦模擬，對形成的FinFET裝置分析或其組合獲得。一旦確定通道區中擴散的摻質濃度，就可以相應地確定鰭片58的矽鍺層53中的鍺濃度。例如，可以在具有較高摻質（例如，硼）濃度的區域中形成較低濃度的鍺，並且可以在具有較低摻質（例如，硼）濃度的區域中形成較高濃度的鍺。在下文中參照第24A、24B、25A至25C圖討論更多細節。
在一些實施例中，藉由磊晶製程使用包含矽和鍺的前驅物形成矽鍺層53。例如，第一前驅物包括GeH4 、Ge2 H6 或其組合可以用作包括鍺的前驅物，並且第二前驅物包括SiH4 、SiH2 Cl2 或其組合可以用作包括矽的前驅物。在一些實施例中，使用GeH4 、SiH4 以及HCl作為前驅物以執行磊晶製程。在一些實施例中，使用GeH4 、Ge2 H6 、SiH4 、SiH2 Cl2 以及HCl作為前驅物以執行磊晶製程。在又一個實施例中，使用GeH4 、HCl、SiH4 以及SiH2 Cl2 作為前驅物以執行磊晶製程。可以在沉積腔室中執行磊晶製程。載體氣體例如Ar、He、N2 、H2 、其組合等可以用於將前驅物載運至沉積腔室中。隨著磊晶製程進行，矽鍺層53在磊晶材料52上沿著第6圖的向上方向成長。
例如，考慮使用GeH4 、Ge2 H6 、SiH4 、SiH2 Cl2 以及HCl作為前驅物進行磊晶製程的實施例。可以在大約10標準立方公分每分鐘（standard cubic centimeters per minute, sccm）至大約200 sccm之間的SiH4 流速、大約100 sccm至大約1000 sccm之間的GeH4 流速、大約10 sccm至大約500 sccm之間的HCl流速、大約10 sccm至大約500 sccm之間的SiH2 Cl2 流速、大約100 sccm至大約1000 sccm之間的Ge2 H6 流速執行磊晶製程。磊晶製程的溫度可以在大約500℃至大約700℃之間，並且磊晶製程的壓力可以在大約5 torr至大約300 torr之間。
在多個實施例中，可以改變流速及/或不同前驅物的流速之間的比例，以改變矽鍺層53中的鍺濃度。例如，增加含鍺前驅物（例如，GeH4 和Ge2 H6 ）的流速，或增加含鍺前驅物與其他前驅物的流速的比例，可以增加在矽鍺層53中的鍺濃度。相反地，降低含鍺前驅物的流速，或降低含鍺前驅物與其他前驅物的流速的比例，可以降低在矽鍺層53中的鍺濃度。
在一些實施例中，在形成矽鍺層53的區段C（梯度次層）的期間，含鍺前驅物的流速，或含鍺前驅物與其他前驅物的流速的比例隨著區段C的形成逐漸減小，其使鍺的濃度沿著第6圖中從區段C的底部朝向區段C的頂部方向逐漸降低。在其他實施例中，在形成區段C（梯度次層）的期間，所有前驅物的流速保持恆定在各自的預定值，並且磊晶製程的溫度逐漸升高以降低沿著第6圖中從區段C的底部朝向區段C的頂部方向的鍺濃度。在區段C的底部使用的溫度與在區段C的頂部使用的溫度，其之間的溫差可以取決於區段C的厚度，並且可以在大約50℃至大約100℃之間。在一些實施例中，隨著磊晶製程的溫度升高，磊晶材料53的成長速率（例如，沉積速率）增加，並且鍺的吸附速率降低，從而導致鍺的濃度降低。在一些實施例中，在形成具有均一的鍺濃度的區段（例如，區段B、區段D）的期間，前驅物的流速及製程溫度保持恆定在預定值。
第7圖繪示第5圖的FinFET裝置100的鰭片58中的矽鍺層53的另一實施例的截面圖。第7圖中的矽鍺層53相似於第6圖6中的矽鍺層53，除了不具有第6圖中的區段D。詳細而言，在第7圖中，矽鍺層53具有區段A，其作為緩衝層並且可以具有在大約0 nm至5 nm之間的厚度，以及在大約0 at%至大約5 at%之間的鍺濃度。區段B具有均一的（例如，在製造極限內為均一的）鍺濃度，其濃度在大約25 a%至大約28 at%之間。區段C為梯度次層，隨著區段C延伸遠離磊晶材料52，其鍺濃度連續地降低。在區段C的底部（例如，靠近界面103）的鍺濃度在大約25 at%至大約28 at%之間，並且在區段C的頂部（例如，靠近上表面53U）的鍺濃度在大約10 at%至大約20 at%之間。在第7圖的示例中，區段B和區段C具有相同的厚度，其厚度在大約25 nm至大約30 nm之間。
第8圖繪示第5圖的FinFET裝置100的鰭片58中的矽鍺層53的另一實施例的截面圖。第8圖中的矽鍺層53相似於第6圖6中的矽鍺層53，除了不具有第6圖中的區段B及區段D。詳細而言，在第8圖中，矽鍺層53具有區段A，其作為緩衝層並且可以具有在大約0 nm至5 nm之間的厚度，以及在大約0 at%至大約5 at%之間的鍺濃度。區段C為梯度次層，隨著區段C延伸遠離磊晶材料52，其鍺濃度連續地降低。在區段C的底部（例如，靠近介於區段A與區段C之間的界面111）的鍺濃度在大約25 at%至大約28 at%之間，並且在區段C的頂部（例如，靠近上表面53U）的鍺濃度在大約10 at%至大約20 at%之間。區段C的厚度在大約50 nm至大約60 nm之間。
第9圖繪示第5圖的FinFET裝置100的鰭片58中的矽鍺層53的另一實施例的截面圖。第9圖中的矽鍺層53相似於第6圖6中的矽鍺層53，除了不具有第6圖中的區段A、區段B及區段D。換句話說，在第9圖中，矽鍺層53只具有區段C，其為梯度次層，隨著區段C延伸遠離磊晶材料52，其鍺濃度連續地降低。在區段C的底部（例如，靠近下表面53L）的鍺濃度在大約25 at%至大約28 at%之間，並且在區段C的頂部（例如，靠近上表面53U）的鍺濃度在大約10 at%至大約20 at%之間。區段C的厚度在大約50 nm至大約60 nm之間。
第10圖繪示第5圖的FinFET裝置100的鰭片58中的矽鍺層53的另一實施例的截面圖。在第10圖中，矽鍺層53具有區段A，其作為緩衝層並且可以具有在大約0 nm至5 nm之間的厚度，以及在大約0 at%至大約5 at%之間的鍺濃度。此外，矽鍺層53具有區段E，其具有均一的鍺濃度（例如，在製造極限內為均一的），其鍺濃度在大約20 at%至大約30 at%之間，以及區段F，其具有均一的（例如，在製造極限內為均一的） 鍺濃度，其鍺濃度在大約15 at%至大約25 at%之間。第10圖進一步繪示介於區段A與區段E之間的界面121，以及介於區段E與區段F之間的界面123。在第10圖繪示的示例中，區段E和區段F具有相同的厚度，其厚度在大約25 nm至大約30 nm之間。
第6至10圖中繪示的示例為非限制的示例。矽鍺層53可以具有其他數量、具有其他鍺濃度的區段或次層，其可以基於從源極/汲極區擴散至通道區的摻質濃度來決定。這些與其他變化完全包括在本揭露的範圍內。
在第5圖中形成鰭片58之後繼續製程。現在參照第11圖，絕緣材料54形成在基板50上，並且位於相鄰的鰭片58之間。絕緣材料54可以是氧化物（例如氧化矽）、氮化物等或其組合，並且可以藉由高密度電漿化學氣相沉積（high density plasma chemical vapor deposition, HDP-CVD）、流動式CVD（flowable CVD , FCVD）（ 例如，在遠程電漿系統中進行基於CVD的材料沉積，並進行後固化（post curing）使其轉變為另一種材料，例如氧化物）等或其組合形成。可以使用藉由任何可接受的方法形成的其他絕緣材料。在所示的實施例中，絕緣材料54是藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，就可以執行退火製程。 在一個實施例中，形成過量的絕緣材料54以覆蓋鰭片58。
接續，在第12圖中，對絕緣材料54進行平坦化製程。在一些實施例中，平坦化製程包括化學機械研磨（chemical mechanical polish, CMP）、回蝕刻製程、其組合等。平坦化製程暴露鰭片58。在平坦化製程完成之後，鰭片58和絕緣材料54的頂表面是齊平的。
接續，在第13圖中，凹蝕絕緣材料54以形成淺溝槽絕緣（Shallow Trench Isolation, STI）區域56。凹蝕絕緣材料54使區域50B和區域50C中的鰭片58從相鄰的STI區域56之間突出。此外，STI區域56的頂表面可以具有如圖所示的平坦表面、凸表面、凹表面（例如凹陷）或其組合。STI區域56的頂表面可以藉由適當的蝕刻形成為平坦的、凸的及/或凹的。可以使用可接受的蝕刻製程凹蝕STI區域56，例如對絕緣材料54的材料具有選擇性的蝕刻製程。例如，使用Certas（HF和NH3 ）、Siconi（NF3 和NH3 ）去除化學氧化物，也可以使用稀氫氟（dilute hydrofluoric, dHF）酸。
在一些實施例中，使用適當的形成方法，例如PVD、CVD等，在區域50C中的鰭片58的暴露表面上形成蓋層55，例如矽蓋層。在所示的實施例中，在區域50B中的鰭片58的暴露表面上未形成蓋層55。蓋層55可以保護區域50C中的鰭片58不受隨後的製程步驟（例如，蝕刻）的影響，以形成虛設閘極結構75。在一些實施例中，蓋層55被省略。為簡單起見，在理解可以在區域50C中的鰭片58上形成蓋層55的情況下，隨後的附圖中並未示出蓋層55。
本領域具有通常知識者將理解，關於第2至13圖描述的製程僅僅是如何形成鰭片58的一個示例。在一些實施例中，可以在基板50的頂表面上形成介電層；可以通過介電層蝕刻溝槽；可以在溝槽中磊晶成長同質磊晶結構；以及可以凹蝕介電層，使同質磊晶結構從介電層突出以形成鰭片。在另一個實施例中，可以在基板50的頂表面上形成介電層；可以通過介電層蝕刻溝槽；異質磊晶結構可以使用與基板50不同的材料在溝槽中磊晶成長；以及可以凹蝕介電層，使異質磊晶結構從介電層突出以形成鰭片58。在磊晶成長同質磊晶或異質磊晶結構的一些實施例中，可以在成長期間原位摻雜成長的材料，儘管原位和佈植摻雜可以一起使用，但是可以避免先前和隨後的佈植。更進一步，在NMOS區域中磊晶成長與在PMOS區域中的材料不同的材料可以是有益處的。在各個實施例中，鰭片58可以由矽鍺（Six Ge1-x ，其中x可以在0-1的範圍內）、碳化矽、純或大抵上純的鍺、III-V族化合物半導體、II- VI族化合物半導體等形成。例如，用於形成III-V族化合物半導體的可用材料包括但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
在第14圖中，在鰭片58上形成虛設介電層60。在形成蓋層55（參照第13圖）的實施例中，虛設介電層60形成在蓋層55上。虛設介電層60可以是例如氧化矽、氮化矽、其組合等，並且可以根據可接受的技術沉積或熱成長。虛設介電層60在第7圖所示為形成在鰭片58的上表面和側壁上。這僅是非限制的示例。虛設介電層60也可以形成在STI區域56上。例如，虛設介電層60可以從鰭片58連續地延伸至相鄰的鰭片58，並且可以覆蓋STI區域56的上表面。
如第14圖中所示，在虛設介電層60上形成虛設閘極層62，並且在虛設閘極層62上形成遮罩層64。虛設閘極層62可以沉積在虛設介電層60上，然後平坦化，例如藉由CMP。遮罩層64可以沉積在虛設閘極層62上。虛設閘極層62可以是導電材料，並且可以選自包括多晶矽（polysilicon-silicon）、多晶矽-鍺（poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物及金屬的群組。在一個實施例中，沉積非晶矽並使其再結晶以產生多晶矽。虛設閘極層62可以藉由物理氣相沉積（physical vapor deposition, PVD）、CVD、濺射沉積或本領域中已知用於沉積導電材料的其他技術沉積虛設閘極層。虛設閘極層62可以由對下層的蝕刻具有高蝕刻選擇性的其他材料形成，例如在此示例中為虛設介電層60及/或STI區域56。遮罩層64可以包括，例如，氮化矽（例如，SiN），氧化矽氮化物（例如，SiON）等。在此示例中，形成單一個虛設閘極層62及單一個遮罩層64跨越區域50B和區域50C。在一些實施例中，可以在區域50B和區域50C中形成分離的虛設閘極層，並且可以在區域50B和區域50C中形成分離的遮罩層。
第15A至23B圖繪示製造FinFET裝置100的多個額外步驟。雖然第15A至23B圖繪示在區域50C中的部件，但在區域50B中的製程與在區域50C中的製程相似。區域50B和區域50C的結構差異以文字搭配每個附圖描述。
在第15A及15B圖中，可以使用適當的微影及蝕刻技術圖案化遮罩層64以形成遮罩74。然後可以藉由適當的蝕刻技術將遮罩74的圖案轉移至虛設閘極層62，以形成虛設閘極72。虛設閘極72覆蓋鰭片58的各個通道區。遮罩74的圖案可以用於將每個虛設閘極72與相鄰的虛設閘極物理地分開。虛設閘極72也具有大抵垂直於各個鰭片58長度方向的長度方向。各個遮罩74、虛設閘極72以及在虛設閘極72下的虛設介電層60可以統稱為虛設閘極結構75。
此外，在第15A和15B圖中，閘極密封間隔物80形成在虛設閘極72、遮罩74及/或鰭片58的暴露表面上。熱氧化或沉積後，接續非等向性蝕刻可以形成閘極密封間隔物80。
形成閘極密封間隔物80之後，可以執行輕摻雜源極/汲極（lightly doped source/drain, LDD）區（未明確示出）的佈植。在一些實施例中，可以在區域50B上形成遮罩，例如光阻，同時暴露區域50C，並且可以將適當類型（例如，p型）的雜質佈植至區域50C中的暴露的鰭片58中。然後可以去除遮罩。隨後，可以在區域50C上形成遮罩，例如光阻，同時暴露區域50B，並且可以將適當類型的雜質（例如，n型）佈植至區域50B中的暴露的鰭片58中。然後可以去除遮罩。所述n型雜質可以是先前討論的任何n型雜質，並且所述p型雜質可以是先前討論的任何p型雜質。輕摻雜源極/汲極區可以具有大約1015 cm-3 至大約1016 cm-3 的雜質濃度。可以使用退火製程活化佈植的雜質。
接續，在第16A和16B圖中，沿著虛設閘極72和遮罩74的側壁在閘極密封間隔物80上形成閘極間隔物86。可以藉由順應性地（conformally）沉積材料並隨後非等向性蝕刻其材料以形成閘極間隔物86。閘極間隔物86的材料可以是氮化矽、氮化矽碳（例如，SiCN）、其組合等。閘極密封間隔物80和閘極間隔物86可以統稱為閘極間隔物87。
接續，在第17A和17B圖中，在鰭片58中形成磊晶源極/汲極區82。在鰭片58中形成磊晶源極/汲極區82，使虛設閘極結構75設置在磊晶源極/汲極區82之間。在形成源極/汲極區82之前，可以使用例如圖案化的遮罩層和一種或多種蝕刻製程在鰭片58中要形成磊晶源極/汲極區82的位置形成凹陷。可以藉由遮蔽區域50C，例如，PMOS區域，然後在區域50B中的凹陷中磊晶成長源極/汲極區82，以形成在區域50B，例如，NMOS區域，中的磊晶源極/汲極區82。磊晶源極/汲極區82可以包括任何可接受的材料，例如適合於n型FinFET。例如，如果鰭片58是矽，則區域50B中的磊晶源極/汲極區82可以包括矽、SiC、SiCP、SiP等。區域50B中的磊晶源極/汲極區82可以具有從鰭片58的各個表面升起的表面並且可以具有刻面（facets）。
可以藉由遮蔽區域50B，例如，NMOS區域，然後在區域50C中的凹陷中磊晶成長源極/汲極區82，以形成在區域50C，例如，PMOS區域，中的磊晶源極/汲極區82。磊晶源極/汲極區82可以包括任何可接受的材料，例如適合於p型FinFET。例如，如果鰭片58是矽，則區域50C中的磊晶源極/汲極區82可以包括SiGe、SiGeB、Ge、GeSn等。區域50C中的磊晶源極/汲極區82也可以具有從鰭片58的各個表面升起的表面並且可以具有刻面。
磊晶源極/汲極區82及/或鰭片58可以佈植摻質（例如，n型摻質例如磷，或p型摻質，例如硼、銻），以形成源極/汲極區，接著退火製程。源極/汲極區82的雜質（例如，摻質）濃度可以在大約1019 cm-3 至大約1021 cm-3 之間。源極/汲極區82的n型及/或p型雜質可以是先前討論的任何雜質。在一些實施例中，磊晶源極/汲極區82可以在成長期間原位摻雜。
在所示的實施例中，區域50C（例如，p型裝置區域）中的源極/汲極區82具有三個次層L1、L2以及L3，其具有不同濃度的摻質（例如，硼、銻）。例如，在次層L1中的摻質濃度可以在大約1019 cm-3 至大約1020 cm-3 之間，在次層L2中的摻質濃度可以在大約5×1019 cm-3 至大約1021 cm-3 之間，以及在次層L3中的摻質濃度可以在大約1020 cm-3 至大約2×1021 cm-3 之間。次層L1的厚度（例如，沿著第17B圖的垂直方向測量）可以在大約3 nm至大約15 nm之間，次層L2的厚度可以在大約40 nm至大約60 nm之間，以及 次層L3的厚度可以在大約3 nm至大約15 nm之間。
第17B圖的源極/汲極區82中的摻質可能擴散至FinFET裝置100的通道區中。通道區中增加的載子濃度（由於摻質擴散）可以降低臨界電壓。由於各種原因，例如源極/汲極區在不同位置（例如，在次層L1、L2及L3中）具有不同的摻質濃度，因此通道區中擴散的摻質濃度可能不均一，這可能導致FinFET裝置100的非均一臨界電壓。如以上參照第6圖所討論，可以根據通道區中擴散的摻質濃度來調節通道區中的鍺濃度，從而可以達到均一的臨界電壓。例如，可以在具有較高摻質（例如，硼）濃度的區域中形成較低濃度的鍺，並且可以在具有較低摻質（例如，硼）濃度的區域中形成較高濃度的鍺。
暫時參照第24A、24B及25A至25C圖，第24A圖繪示實施例FinFET裝置的源極/汲極區82中的摻質（例如，硼）濃度。y軸繪示摻質濃度，x軸繪示距離源極/汲極區82頂部的垂直距離（例如深度）。位置D1對應於源極/汲極區82的底部的深度。沿著x軸且D1的右側的位置對應於鰭片的在源極/汲極區82下的部分。第24B圖繪示源極/汲極區82中的鍺濃度。注意第24B圖所示的鍺濃度是由於源極/汲極區82的材料（例如，SiGe）中所含的鍺，而非鰭片的通道區中的鍺濃度。如第24A圖中所示，源極/汲極區82中的摻質（例如，硼）濃度為不均一，這將導致在鰭片的通道區中擴散的摻質（例如，硼）濃度不均一。在一些實施例中，不均一的擴散摻質（例如，硼）濃度的效應藉由通道區中不均一的鍺濃度平衡。
第25A圖繪示具有摻質擴散的FinFET裝置的模擬臨界電壓Vt。第25A圖的FinFET裝置未在通道區中以不均一的鍺濃度抵消摻質擴散的影響。在第25A圖中，y軸繪示臨界電壓，並且x軸繪示鰭片的頂表面與被測量的通道區中的位置之間的垂直距離（例如，深度）。如第25A圖所示，FinFET裝置具有不均一的臨界電壓。
第25B圖繪示實施例FinFET裝置的通道區中的鍺濃度。鍺濃度旨在抵消通道區中擴散的摻質（參照第25A圖）的影響。第25C圖繪示實施例FinFET裝置的模擬臨界電壓，其繪示均一的臨界電壓。
再次參照第17C和17D圖，由於用於在區域50B和區域50C中形成磊晶源極/汲極區82的磊晶製程，磊晶源極/汲極區的上表面具有刻面，其刻面橫向向外擴展超過鰭片58的側壁。在一些實施例中，這些刻面導致同一FinFET裝置的相鄰的源極/汲極區82合併，如第17C圖所示。在其他實施例中，如第17D圖所示，在磊晶製程完成之後，相鄰的源極/汲極區82保持分離。
接續，在第18A和18B圖中，在第17A和17B圖所示的結構上沉積層間介電質（interlayer dielectric, ILD）88。ILD 88可以由介電材料形成，並且可以藉由任何合適的方法沉積，例如CVD、電漿輔助CVD（PECVD）或FCVD。介電材料可包括磷矽玻璃（Phospho-Silicate Glass, PSG）、硼矽玻璃（Boro-Silicate Glass, BSG）、摻硼磷矽玻璃（Boron-Doped Phospho-Silicate Glass, BPSG）、未摻雜的矽酸鹽玻璃（undoped Silicate Glass, USG）等。可以使用藉由任何可接受的方法形成的其他絕緣材料。在一些實施例中，接觸蝕刻停止層（contact etch stop layer, CESL）（例如，由氮化矽形成）設置在ILD 88與磊晶源極/汲極區82、遮罩74與閘極間隔物87之間。
接續，在第19A和19B圖中，可以執行平坦化製程，例如CMP使ILD 88的上表面與虛設閘極72的上表面齊平。平坦化製程也可以去除虛設閘極72上的遮罩74，以及一部分沿著遮罩74側壁的閘極密封間隔物80及閘極間隔物86。在平坦化製程之後，虛設閘極72、閘極密封間隔物80、閘極間隔物86以及ILD 88的上表面為齊平。因此，通過ILD 88暴露虛設閘極72的上表面。
接續，在第20A和20B圖中，在蝕刻步驟中，去除虛設閘極72和在暴露的虛設閘極72正下方的虛設介電層60，從而形成凹陷90。在一些實施例中，藉由非等向性乾式蝕刻製程去除虛設閘極72。例如，蝕刻製程可以包括使用反應氣體的乾式蝕刻製程，其反應氣體選擇性地蝕刻虛設閘極72而不蝕刻ILD 88或閘極間隔物87。每個凹陷90暴露各別的鰭片58的通道區。每個通道區設置在相鄰成對的磊晶源極/汲極區82之間。在去除期間，在蝕刻虛設閘極72時，可以將虛設介電層60用作蝕刻停止層。然後可以在去除虛設閘極72之後去除虛設介電層60。
在第21A和21B圖中，形成閘極介電層92和閘極94作為替換閘極。閘極介電層92順應地沉積在凹陷90中，例如在鰭片58的頂表面和側壁上以及在閘極密封間隔物80的側壁上。閘極介電層92也可以形成在ILD 88的頂表面上。根據一些實施例，閘極介電層92包括氧化矽、氮化矽或其多層。在一些實施例中，閘極介電層92為高介電常數介電材料，並且在這些實施例中，閘極介電層92可以具有大於大約7.0的介電常數值，並且可以包括Hf、Al、 Zr、La、Mg、Ba、Ti、Pb及其組合的金屬氧化物或矽酸鹽。閘極介電層92的形成方法可以包括分子束沉積（Molecular-Beam Deposition, MBD）、ALD、PECVD等。在一些實施例中，在形成閘極介電層92之前，在鰭片58的暴露表面上形成界面層（Interfacial Layers, ILs）96。作為示例，ILs 96可以包括氧化物層例如氧化矽層，其藉由鰭片58的熱氧化、化學氧化製程或沉積製程形成。
閘極94分別沉積在閘極介電層92上，並填充剩餘部分的凹陷90。閘極94可以是含金屬的材料，例如，TiN、TaN、TaC、Co、Ru、Al、其組合或多層。例如，每個閘極94可以包括擴散阻障層（未單獨示出）、在擴散阻障層上的功函數層97、以及在功函數層97上的填充金屬98。擴散阻障層可以由氮化鈦（TiN）形成，其氮化鈦可以（或可以不）摻雜有矽。功函數層97決定閘極的功函數，並且包括至少一層或由不同材料形成的多層。功函數層的材料是根據各個FinFET是n型FinFET還是p型FinFET選擇。例如，當FinFET是n型FinFET時，功函數層可以包括TaN層以及在TaN層上的TiAl層。當FinFET是p型FinFET時，功函數層可以包括TaN層、在TaN層上的TiN層以及在TiN層上的TiAl層。在一些實施例中，選擇功函數層97的材料以調節其功函數值，從而在所形成的裝置中達到目標臨界電壓Vt。在形成功函數層97之後，可以在功函數層97上形成填充金屬98，其可以包括任何合適的導電材料例如W、Co、Cu、Al等以填充凹陷90。
在填充金屬98的填充之後，可以執行平坦化製程，例如CMP以去除多餘部分的閘極介電層92及閘極94的材料，其多餘部分在ILD 88的頂表面上。多餘部分的閘極94及閘極介電層92材料因此形成所得FinFET裝置100的替換閘極。閘極94、閘極介電層92以及界面層96可以統稱為“閘極”、“閘極堆疊”或“閘極結構”。閘極堆疊可以各自沿著鰭片58的通道區的側壁延伸。
區域50B和區域50C中的閘極介電層92的形成可以同時發生，使得每個區域中的閘極介電層92由相同的材料形成，並且閘極94的形成可以同時發生，使得每個區域中的閘極94由相同的材料形成。在一些實施例中，每個區域中的閘極介電層92可以藉由不同的製程形成，使得閘極介電層92可以是不同的材料，並且每個區域中的閘極94可以藉由不同的製程形成，使得閘極94可以是不同的材料。當使用不同的製程時，可以使用多個遮蔽步驟以遮蔽和暴露適當的區域。
接續，在第22A和22B圖中，ILD 108沉積在ILD 88上。在一個實施例中，ILD 108是藉由流動式CVD方法形成的可流動膜。在一些實施例中，ILD 108由介電材料形成例如PSG、BSG、BPSG、USG等，並且可以藉由任何合適的方法沉積，例如CVD和PECVD。
接續，在第23A和23B圖中，接觸件110穿過ILD 108形成，接觸件112穿過ILD 88和108形成。在一些實施例中，在形成接觸件112之前，可以執行退火製程以在磊晶源極/汲極區82與接觸件112之間的界面處形成矽化物。接觸件110電性連接至閘極94，並且接觸件112電性連接至磊晶源極/汲極區82。第23A和23B圖以相同的截面繪示接觸件110和112；然而，在其他實施例中，接觸件110和112可以設置在不同的截面。此外，第23A和23B圖中的接觸件110和112的位置僅為示意性，而無意以任何方式限制。例如，接觸件110可以如圖所示與鰭片58垂直對齊，或者可以設置在閘極94上的不同位置。此外，可以在形成接觸件110之前、同時或之後形成接觸件112。
可能具有對所揭露實施例的變化，並且完全包括在本揭露的範圍內。例如，雖然調節通道區中的鍺濃度用作p型FinFET裝置的示例，但是本揭露的原理可以用於n型FinFET裝置。例如，對於具有由碳化矽形成的鰭片的n型FinFET裝置，可以調整碳化物（例如，矽的應力誘發材料）的濃度以抵消n型摻質（例如，磷）擴散至通道區的影響。另外，矽鍺層53的梯度次層C（參照，例如，第6圖）中的鍺濃度從鰭片的上表面朝向基板增加。這僅是非限制的示例。 取決於通道區中擴散的摻質（例如，硼）的濃度分佈，梯度次層C中的鍺濃度可以從鰭片的上表面朝向基板減小。
實施例可以達到益處。藉由調節通道區中應力誘導材料的濃度以抵消從源極/汲極區至通道區中的擴散摻質的影響，所形成的FinFET裝置可以達到大抵均一的臨界電壓，並且增進FinFET裝置的性能。
第26圖係根據一些實施例繪示製造半導體裝置的方法1000的流程圖。應當理解，第26圖所示的實施例方法僅僅是許多可能的實施例方法的示例。本領域具通常知識者將辨識許多變化、替代及修改。例如，可以添加、移除、替換、重新安排以及重複如第26圖所示的各個步驟。
參照第26圖，在步驟1010，形成從基板突出的鰭片，其鰭片由矽鍺形成，其中鰭片中的鍺濃度沿著第一方向從鰭片的上表面朝向基板變化。在步驟1020，在鰭片的通道區上形成閘極結構，其中，通道區中的鍺濃度從通道區的第一位置向通道區的第二位置增加，其中第一位置和第二位置沿著第一方向對齊。在步驟1030，在鰭片中並鄰近閘極形成摻雜的源極/汲極區，其中摻雜的源極/汲極區的摻質擴散至鰭片的通道區中，其通道區中的摻質濃度沿著第一方向變化，其中摻質濃度從通道區的第一位置向通道區的第二位置減小。
根據一實施例，一種半導體裝置包括基板；鰭片，突出於基板，鰭片包括化合物半導體材料，化合物半導體材料包括半導體材料及第一摻質，第一摻質具有與半導體材料不同的晶格常數，其在鰭片中的第一摻質的濃度沿著第一方向從鰭片的上表面朝向基板改變；閘極結構，在鰭片上；通道區，在鰭片中並在閘極結構的正下方；以及源極/汲極區，在閘極結構的兩側，源極/汲極區包括第二摻質，其在通道區中的第二摻質的濃度沿著第一方向改變，其在通道區中的第一位置的第二摻質的濃度高於在通道區中的第二位置的第二摻質的濃度，其在第一位置的第一摻質的濃度低於在第二位置的第一摻質的濃度。在一個實施例中，化合物半導體為矽鍺，半導體材料為矽以及第一摻質為鍺。在一個實施例中，通道區包括第一區段，在第一區段中的第一摻質的濃度沿著第一方向增加，且在第一區段中的第二摻質的濃度沿著第一方向連續地減少。在一個實施例中，半導體裝置更包括蓋層，在鰭片的通道區上，其蓋層大抵不含有第一摻質。在一個實施例中，鰭片包括第一區段，在第一區段中的第一摻質的濃度沿著第一方向連續地增加。在一個實施例中，鰭片更包括第二區段在第一區段與基板之間，在第二區段中的第一摻質的濃度低於在第一區段中的第一摻質的最低濃度。在一個實施例中，鰭片更包括第三區段，在第一區段與第二區段之間，且在第三區段中的第一摻質的濃度是均一的。在一個實施例中，在第三區段中的第一摻質的濃度與在第一區段中的第一摻質的最高濃度大抵相等。在一個實施例中，鰭片更包括第四區段在第一區段上，第一區段在第四區段與第三區段之間，其在第四區段中的第一摻質的濃度是均一的。在一個實施例中，在第四區段中的第一摻質的濃度低於在第三區段中的第一摻質的濃度。在一個實施例中，鰭片包括緩衝層、第一次層在緩衝層上、以及第二次層在第一次層上，其在第一次層中的第一摻質的濃度具有第一數值，在第二次層中的第一摻質的濃度具有小於第一數值的第二數值，其在緩衝層中的第一摻質的濃度具有小於第二數值的第三數值。
根據一實施例，一種半導體裝置包括鰭片，在基板上，鰭片包括矽鍺；閘極結構，在鰭片上；通道區，在鰭片中，閘極結構被設置在通道區上，在通道區中的鍺濃度沿著第一方向從鰭片遠離基板的上表面向基板改變，其中鍺濃度從通道區的第一位置向通道區的第二位置增加，其第一位置與第二位置沿著第一方向對齊；以及源極/汲極區，在鰭片中且鄰近閘極結構，源極/汲極區包括摻質，在通道區中的摻質的濃度沿著第一方向改變，其摻質的濃度從通道區的第一位置向通道區的第二位置減少。在一個實施例中，摻質為硼或銻。在一個實施例中，源極/汲極區包括第一次層、第二次層在第一次層上、以及第三次層在第二次層上，其第一次層具有摻質的第一濃度，第二次層具有摻質的第二濃度以及第三次層具有摻質的第三濃度，其第三濃度高於第二濃度，且第二濃度高於第一濃度。在一個實施例中，鰭片包括梯度層，在梯度層中的鍺濃度沿著第一方向增加。在一個實施例中，鰭片更包括緩衝層在梯度層與基板之間，其在緩衝層中的鍺濃度低於在梯度層中的鍺濃度。
根據一實施例，一種形成半導體裝置的方法包括形成鰭片從基板突出，鰭片由矽鍺形成，其在鰭片中的鍺濃度沿著第一方向從鰭片的上表面朝向基板變化；在鰭片的通道區上形成閘極，其在通道區中的鍺濃度從通道區的第一位置向通道區的第二位置增加，其第一位置與第二位置沿著第一方向對齊；以及在鰭片中形成摻雜的源極/汲極區並與閘極相鄰，其摻雜的源極/汲極區的摻質擴散至鰭片的通道區中，其在通道區中的摻質的濃度沿著第一方向變化，其摻質的濃度從通道區的第一位置向通道區的第二位置減少。在一個實施例中，形成鰭片包括藉由使用前驅物執行磊晶製程形成鰭片，其在磊晶製程期間，前驅物的混合比例會變化以改變在鰭片中沿著第一方向的鍺濃度。在一個實施例中，形成鰭片包括藉由使用前驅物執行磊晶製程形成鰭片的梯度層，其在梯度層中的鍺濃度沿著第一方向增加，其在磊晶製程期間，前驅物的混合比例為固定，且磊晶製程的溫度從第一溫度增加至第二溫度。在一個實施例中，根據在鰭片的通道區中擴散的摻質的濃度，形成在鰭片中的鍺濃度以達到沿著第一方向的均一的臨界電壓。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
50, 50N, 50P:基板 50B, 50C:區域 51:分隔線 52:磊晶材料 53:磊晶材料(矽鍺層) 53U, 53L:表面 54:絕緣材料 55:蓋層 56:隔離區(STI區域) 58:鰭片 60:虛設介電層 62:虛設閘極層 64:遮罩層 74:遮罩 75:虛設閘極結構 80:閘極密封間隔物 82:源極/汲極區 86, 87:閘極間隔物 88, 108:層間介電質(interlayer dielectric, ILD) 90:凹陷 92:閘極介電層 94:閘極 96:界面層(Interfacial Layers, ILs) 97:功函數層 98:填充金屬 100:FinFET裝置 101, 103, 105, 111, 121, 123:界面 110, 112:接觸件 1000:方法 1010, 1020, 1030:步驟 A, B, C, D:區段 A-A, B-B, C-C:截面 D1:位置 L1, L2, L3:次層 Vt:臨界電壓
以下將配合所附圖示詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小單元的尺寸，以清楚地表現出本揭露的特徵。 第1圖係根據一些實施例繪示示例的鰭式場效電晶體的三維視圖。 第2至5圖係根據一個實施例繪示在製造鰭式場效電晶體裝置100的中間階段的截面圖。 第6至10圖係根據各種實施例繪示第5圖所示的鰭式場效電晶體裝置100的鰭片的各種實施例的截面圖。 第11至14、15A、15B、16A、16B、17A、17B、17C、17D、18A、18B、19A、19B、20A、20B、21A、21B、22A、22B、23A及23B圖係根據一個實施例繪示根據第5圖所示的製程在製造鰭式場效電晶體裝置100的中間階段的截面圖。 第24A及24B圖係在一個實施例中分別繪示在鰭式場效電晶體裝置的通道區中硼及鍺的濃度。 第25A圖係在一個實施例中繪示硼擴散至通道區中的鰭式場效電晶體的臨界電壓。 第25B圖係在一個實施例中繪示在鰭式場效電晶體的通道區中的鍺濃度。 第25C圖係在一個實施例中繪示鰭式場效電晶體的臨界電壓，其硼擴散如第25A圖所示，鍺摻雜至通道區中如第25B圖所示。 第26圖係根據一些實施例繪示形成半導體裝置的方法的流程圖。
50:基板
56:隔離區(STI區域)
58:鰭片
82:源極/汲極區
92:閘極介電層
94:閘極
A-A,B-B,C-C:截面

Claims (20)

  1. 一種半導體裝置，包括： 一基板； 一鰭片，突出於該基板，該鰭片包括一化合物半導體材料，該化 合物半導體材料包括一半導體材料及一第一摻質，該第一摻質具有與該半導體材料不同的晶格常數，其中在該鰭片中的該第一摻質的一濃度沿著一第一方向從該鰭片的一上表面朝向該基板改變； 一閘極結構，在該鰭片上； 一通道區，在該鰭片中並在該閘極結構的正下方；以及 多個源極/汲極區，在該閘極結構的兩側，該些源極/汲極區域包 括一第二摻質，其中在該通道區中的該第二摻質的一濃度沿著該第一方向改變，其中在該通道區中的一第一位置的該第二摻質的該濃度高於在該通道區中的一第二位置的該第二摻質的該濃度，其中在該第一位置的該第一摻質的該濃度低於在該第二位置的該第一摻質的該濃度。
  2. 如請求項1所述之半導體裝置，其中該化合物半導體為矽鍺，該半導體材料為矽以及該第一摻質為鍺。
  3. 如請求項1所述之半導體裝置，其中該通道區包括一第一區段，在該第一區段中的該第一摻質的該濃度沿著該第一方向增加，且在該第一區段中的該第二摻質的該濃度沿著該第一方向連續地減少。
  4. 如請求項1所述之半導體裝置，更包括一蓋層，在該鰭片的該通道區上，其中該蓋層大抵不含有該第一摻質。
  5. 如請求項1所述之半導體裝置，其中該鰭片包括一第一區段，在該第一區段中的該第一摻質的該濃度沿著該第一方向連續地增加。
  6. 如請求項5所述之半導體裝置，其中該鰭片更包括一第二區段在該第一區段與該基板之間，在該第二區段中的該第一摻質的該濃度低於在該第一區段中的該第一摻質的一最低濃度。
  7. 如請求項6所述之半導體裝置，其中該鰭片更包括一第三區段，在該第一區段與該第二區段之間，且在該第三區段中的該第一摻質的該濃度是均一的。
  8. 如請求項7所述之半導體裝置，其中在該第三區段中的該第一摻質的該濃度與在該第一區段中的該第一摻質的一最高濃度大抵相等。
  9. 如請求項7所述之半導體裝置，其中該鰭片更包括一第四區段在該第一區段上，該第一區段在該第四區段與該第三區段之間，其中在該第四區段中的該第一摻質的該濃度是均一的。
  10. 如請求項9所述之半導體裝置，其中在該第四區段中的該第一摻質的該濃度低於在該第三區段中的該第一摻質的該濃度。
  11. 如請求項1所述之半導體裝置，其中該鰭片包括一緩衝層、一第一次層在該緩衝層上、以及一第二次層在該第一次層上，其中在該第一次層中的該第一摻質的該濃度具有一第一數值，在該第二次層中的該第一摻質的該濃度具有小於該第一數值的一第二數值，其中在該緩衝層中的該第一摻質的該濃度具有小於該第二數值的一第三數值。
  12. 一種半導體裝置，包括： 一鰭片，在一基板上，該鰭片包括矽鍺； 一閘極結構，在該鰭片上； 一通道區，在該鰭片中，該閘極結構被設置在該通道區上，在該通道區中的一鍺濃度沿著一第一方向從該鰭片遠離該基板的一上表面向該基板改變，其中一鍺濃度從該通道區的一第一位置向該通道區的一第二位置增加，其中該第一位置與該第二位置沿著該第一方向對齊；以及 一源極/汲極區，在該鰭片中且鄰近該閘極結構，該源極/汲極區域包括一摻質，在該通道區中的該摻質的一濃度沿著該第一方向改變，其中該摻質的一濃度從該通道區的該第一位置向該通道區的該第二位置減少。
  13. 如請求項12所述之半導體裝置，其中該摻質為硼或銻。
  14. 如請求項12所述之半導體裝置，其中該源極/汲極區包括一第一次層、一第二次層在該第一次層上、以及一第三次層在該第二次層上，其中該第一次層具有該摻質的一第一濃度，該第二次層具有該摻質的一第二濃度以及該第三次層具有該摻質的一第三濃度，其中該第三濃度高於該第二濃度，且該第二濃度高於該第一濃度。
  15. 如請求項12所述之半導體裝置，其中該鰭片包括一梯度層，其中在該梯度層中的該鍺濃度沿著該第一方向增加。
  16. 如請求項15所述之半導體裝置，其中該鰭片更包括一緩衝層在該梯度層與該基板之間，其中在該緩衝層中的該鍺濃度低於在該梯度層中的該鍺濃度。
  17. 一種形成半導體裝置的方法，包括： 形成一鰭片從一基板突出，該鰭片由矽鍺形成，其中在該鰭片中的一鍺濃度沿著一第一方向從該鰭片的一上表面朝向該基板變化； 在該鰭片的一通道區上形成一閘極，其中在該通道區中的一鍺濃度從該通道區的一第一位置向該通道區的一第二位置增加，其中該第一位置與該第二位置沿著該第一方向對齊；以及 在該鰭片中形成一摻雜的源極/汲極區並與該閘極相鄰，其中該摻雜的源極/汲極區的一摻質擴散至該鰭片的該通道區中，其中在該通道區中的該摻質的一濃度沿著該第一方向變化，其中該摻質的該濃度從該通道區的該第一位置向該通道區的該第二位置減少。
  18. 如請求項17所述之形成半導體裝置的方法，其中形成該鰭片包括藉由使用複數個前驅物執行一磊晶製程形成該鰭片，其中在該磊晶製程期間，該些前驅物的混合比例會變化以改變在該鰭片中沿著該第一方向的該鍺濃度。
  19. 如請求項17所述之形成半導體裝置的方法，其中形成該鰭片包括藉由使用複數個前驅物執行一磊晶製程形成該鰭片的一梯度層，其中在該梯度層中的該鍺濃度沿著該第一方向增加，其中在該磊晶製程期間，該些前驅物的混合比例為固定，且該磊晶製程的溫度從一第一溫度增加至一第二溫度。
  20. 如請求項17所述之形成半導體裝置的方法，根據在該鰭片的一通道區中擴散的該摻質的濃度，形成在該鰭片中的該鍺濃度以達到沿著該第一方向的一均一的臨界電壓。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI784579B (zh) * 2021-01-14 2022-11-21 台灣積體電路製造股份有限公司 半導體製造方法
TWI854221B (zh) 2021-08-18 2024-09-01 台灣積體電路製造股份有限公司 半導體結構及其形成方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10868183B2 (en) 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and methods of forming the same
US10811411B1 (en) * 2019-07-02 2020-10-20 Globalfoundries Inc. Fin-type field effect transistor with reduced fin bulge and method
KR20210033102A (ko) * 2019-09-17 2021-03-26 삼성전자주식회사 반도체 소자
US11424347B2 (en) * 2020-06-11 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
CN114284333A (zh) * 2021-06-02 2022-04-05 青岛昇瑞光电科技有限公司 一种半导体结构、器件和制造方法
WO2023004292A1 (en) * 2021-07-19 2023-01-26 San Jose State University Research Foundation Variable channel doping in vertical transistor
TW202401821A (zh) * 2022-06-28 2024-01-01 美商應用材料股份有限公司 用於環繞式閘極裝置的漸變超晶格結構

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6150243A (en) * 1998-11-05 2000-11-21 Advanced Micro Devices, Inc. Shallow junction formation by out-diffusion from a doped dielectric layer through a salicide layer
KR100487566B1 (ko) * 2003-07-23 2005-05-03 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 형성 방법
CN100561689C (zh) * 2004-06-24 2009-11-18 应用材料股份有限公司 用于形成晶体管的方法
KR100555569B1 (ko) 2004-08-06 2006-03-03 삼성전자주식회사 절연막에 의해 제한된 채널영역을 갖는 반도체 소자 및 그제조방법
JP2006100599A (ja) * 2004-09-29 2006-04-13 Toshiba Corp 半導体装置及びその製造方法
JP2007258485A (ja) 2006-03-23 2007-10-04 Toshiba Corp 半導体装置及びその製造方法
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8847281B2 (en) 2012-07-27 2014-09-30 Intel Corporation High mobility strained channels for fin-based transistors
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
CN109950318B (zh) * 2013-06-20 2022-06-10 英特尔公司 具有掺杂的子鳍片区域的非平面半导体器件及其制造方法
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9362277B2 (en) 2014-02-07 2016-06-07 Globalfounries Inc. FinFET with multilayer fins for multi-value logic (MVL) applications and method of forming
CN104952922B (zh) * 2014-03-27 2019-05-21 中芯国际集成电路制造(上海)有限公司 鳍型场效应晶体管及其制造方法
US9390976B2 (en) * 2014-05-01 2016-07-12 International Business Machines Corporation Method of forming epitaxial buffer layer for finFET source and drain junction leakage reduction
US9590053B2 (en) * 2014-11-25 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Methodology and structure for field plate design
US9343300B1 (en) * 2015-04-15 2016-05-17 Globalfoundries Inc. Methods of forming source/drain regions for a PMOS transistor device with a germanium-containing channel region
US9362311B1 (en) 2015-07-24 2016-06-07 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10115808B2 (en) * 2016-11-29 2018-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. finFET device and methods of forming
US10665698B2 (en) * 2018-10-19 2020-05-26 International Business Machines Corporation Reducing gate-induced-drain-leakage current in a transistor by forming an enhanced band gap layer at the channel-to-drain interface
US10868183B2 (en) * 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and methods of forming the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI784579B (zh) * 2021-01-14 2022-11-21 台灣積體電路製造股份有限公司 半導體製造方法
US12046475B2 (en) 2021-01-14 2024-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Surface oxidation control of metal gates using capping layer
TWI854221B (zh) 2021-08-18 2024-09-01 台灣積體電路製造股份有限公司 半導體結構及其形成方法

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