DE102019118376A1 - Finfet-vorrichtung und verfahren zum bilden derselben - Google Patents

Finfet-vorrichtung und verfahren zum bilden derselben Download PDF

Info

Publication number
DE102019118376A1
DE102019118376A1 DE102019118376.6A DE102019118376A DE102019118376A1 DE 102019118376 A1 DE102019118376 A1 DE 102019118376A1 DE 102019118376 A DE102019118376 A DE 102019118376A DE 102019118376 A1 DE102019118376 A1 DE 102019118376A1
Authority
DE
Germany
Prior art keywords
concentration
dopant
fin
layer
segment
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102019118376.6A
Other languages
English (en)
Inventor
Shahaji B. More
Shih-Chieh Chang
Cheng-Han Lee
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102019118376A1 publication Critical patent/DE102019118376A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7849—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Ein Halbleiterbauelement umfasst ein Substrat; eine Finne, die über dem Substrat hervorsteht, die Finne aufweisend ein Verbundhalbleitermaterial, welches ein Halbleitermaterial und einen ersten Dotierstoff enthält, der erste Dotierstoff aufweisend eine andere Gitterkonstante als das Halbleitermaterial, wobei sich eine Konzentration des ersten Dotierstoffs in der Finne entlang einer ersten Richtung von einer oberen Fläche der Finne zum Substrat hin verändert; eine Gatestruktur über der Finne; einen Kanalbereich in der Finne und direkt unter der Gatestruktur; und Source/Drain-Bereiche an gegenüberliegenden Seiten der Gatestruktur, die Source/Drain-Bereiche aufweisend einen zweiten Dotierstoff, wobei eine Konzentration des zweiten Dotierstoffs an einer ersten Position innerhalb des Kanalbereichs höher ist, als an einer zweiten Position innerhalb des Kanalbereichs, wobei die Konzentration des ersten Dotierstoffs an der ersten Position niedriger ist, als an der zweiten Position.

Description

  • HINTERGRUND
  • Halbleiterbauelemente werden in einer Vielzahl elektronischer Anwendungen, wie zum Beispiel Personalcomputern, Mobiltelefonen, Digitalkameras und anderen elektronischen Vorrichtungen, verwendet. Halbleiterbauelemente werden typischerweise durch sequentielles Abscheiden von Isolier- oder dielektrischen Schichten, leitfähigen Schichten und Halbleiterschichten aus Material über einem Halbleitersubstrat, und Strukturieren der verschiedenen Materialschichten unter Verwendung von Lithografie zum Bilden von Schaltungskomponenten und Elementen darauf, gefertigt.
  • Die Halbleiterindustrie arbeitet permanent daran, die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerständen, Kondensatoren, etc.) durch kontinuierliche Verkleinerung der minimalen Merkmalsgröße, welche es ermöglicht, mehr Komponenten in einen vorgegebenen Bereich zu integrieren, zu verbessern. Durch das Verringern der minimalen Merkmalsgrößen ergeben sich jedoch zusätzliche Schwierigkeiten, die zu bewältigen sind.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung sind am besten verständlich aus der folgenden ausführlichen Beschreibung, wenn diese in Zusammenhang mit den beigefügten Figuren gelesen wird. Es ist festzuhalten, dass im Einklang mit der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. In der Tat können die Abmessungen der verschiedenen Merkmale im Sinne einer klareren Erörterung beliebig erhöht oder verringert werden.
    • 1 stellt ein Beispiel eines FinFET in einer dreidimensionalen Ansicht im Einklang mit einigen Ausführungsformen dar.
    • Die 2-5 sind Querschnittsansichten von Zwischenstadien der Fertigung einer FinFET-Vorrichtung 100 im Einklang mit einer Ausführungsform.
    • Die 6 - 10 stellen Querschnittsansichten verschiedener Ausführungsformen einer Finne der FinFET-Vorrichtung 100 von 5 im Einklang mit verschiedenen Ausführungsformen dar.
    • Die 11 - 14, 15A, 15B, 16A, 16B, 17A, 17B, 17C, 17D, 18A, 18B, 19A, 19B, 20A, 20B, 21A, 21B, 22A, 22B, 23A und 23B sind Querschnittsansichten von Zwischenstadien der Fertigung der FinFET-Vorrichtung 100 im Anschluss an die Bearbeitung von 5 im Einklang mit einer Ausführungsform.
    • Die 24A und 24B stellen die Konzentrationen von Bor beziehungsweise Germanium im Kanalbereich einer FinFET-Vorrichtung in einer Ausführungsform dar.
    • 25A stellt die Schwellenspannung einer FinFET-Vorrichtung mit in den Kanalbereich diffundiertem Bor in einer Ausführungsform dar.
    • 25AB stellt die Konzentration von Germanium im Kanalbereich einer FinFET-Vorrichtung in einer Ausführungsform dar.
    • 25C stellt die Schwellenspannung einer FinFET-Vorrichtung mit einer Bordiffusion, wie in 25A dargestellt, und mit in den Kanalbereich dotiertem Germanium, wie in 25B dargestellt, in einer Ausführungsform dar.
    • 26 stellt ein Ablaufdiagramm eines Verfahrens zum Bilden eines Halbleiterbauelements im Einklang mit einigen Ausführungsformen dar.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsform, oder Beispiele, zum Umsetzen verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich selbstverständlich nur um Beispiele, die nicht als Einschränkung auszulegen sind. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der Beschreibung, die nun folgt, Ausführungsformen umfassen, in welchen die ersten und zweiten Merkmale in direktem Kontakt miteinander gebildet sind, und kann ebenfalls Ausführungsformen umfassen, in welchen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen gebildet sein können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt miteinander angeordnet sind.
  • Ferner können hierin Begriffe räumlicher Beziehungen, wie zum Beispiel „unterhalb“, „unten“, „untere/r“, „oberhalb“, „obere/r“ und dergleichen, für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element/en oder Merkmal/en zu beschreiben, wie diese in den Figuren dargestellt sind. Die Ausdrücke räumlicher Beziehungen dienen dazu, verschiedene Ausrichtungen des Bauelements in der Verwendung oder im Betrieb zusätzlich zur in den Figuren abgebildeten Ausrichtung einzuschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad verdreht oder in anderen Ausrichtungen), und die hierin verwendeten Ausdrücke räumlicher Beziehungen können ebenfalls entsprechend ausgelegt werden.
  • Ausführungsformen der vorliegenden Offenbarung sind im Zusammenhang mit dem Bilden von Halbleiterbauelementen erörtert, und insbesondere im Zusammenhang mit dem Bilden von Finnen-Feldeffekt-Transistor- (FinFET-) Vorrichtungen. Die Prinzipien der Offenbarung können auch auf andere Arten von Halbleiterbauelementen, wie zum Beispiel planare Bauelemente, angewendet werden. Darüber hinaus sind hierin erörterte Ausführungsformen im Zusammenhang mit FinFET-Vorrichtungen erörtert, die unter Verwendung eines Gate-Last-Prozesses gebildet werden. In anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden.
  • In einigen Ausführungsformen ist der Kanalbereich einer FinFET-Vorrichtung (z.B. einer FinFET-Vorrichtung vom Typ p) mit einem spannungsinduzierenden Material (z.B. einem Dotierstoff wie Germanium) für den Kanal dotiert, um die Schwellenspannungsabweichung verursacht durch die Diffusion des Dotierstoffs (z.B. Bor) vom Source/Drain-Bereich in den Kanalbereich auszugleichen. Mit anderen Worten wird die Konzentration des spannungsinduzierenden Materials (z.B. Germanium) im Kanalbereich einer Finne im Einklang mit der Konzentration des diffundierten Dotierstoffs im Kanalbereich der Finne gebildet, um eine einheitliche Schwellenspannung zu erzielen. In verschiedenen Ausführungsformen bezieht sich das spannungsinduzierende Material auf einen Dotierstoff (z.B. Germanium) im Kanalbereich der FinFET-Vorrichtung, wobei dieser Dotierstoff eine Gitterkonstante aufweist, die sich von jener eines Halbleitermaterials (z.B. Silizium) des Kanalbereichs unterscheidet, wodurch eine Spannung im Kanalbereich induziert wird. In einigen Ausführungsformen werden höhere Konzentrationen des spannungsinduzierenden Materials an Positionen mit niedrigeren Konzentrationen des Dotierstoffs verwendet, und niedrigere Konzentrationen des spannungsinduzierenden Materials werden an Positionen mit höheren Konzentrationen des Dotierstoffs verwendet, was in einer im Wesentlichen einheitlichen Schwellenspannung der FinFET-Vorrichtung resultiert. In einigen Ausführungsformen ist die Finne der FinFET-Vorrichtung derart ausgebildet, dass sie dort eine Gradientenschicht aufweist, wo sich die Konzentration des spannungsinduzierenden Materials (z.B. Germanium) entlang einer ersten Richtung von der oberen Fläche der Finne distal zu einem Substrat der FinFET-Vorrichtung zum Substrat hin erhöht. Die Finne kann darüber hinaus eine Pufferschicht unter der Gradientenschicht aufweisen, wobei die Pufferschicht eine niedrigere Konzentration des spannungsinduzierenden Materials aufweist, als die Gradientenschicht. Darüber hinaus kann die Finne eine erste Schicht mit einer ersten einheitlichen Konzentration zwischen der Gradientenschicht und der Pufferschicht aufweisen, und kann ferner eine zweite Schicht mit einer zweiten einheitlichen Konzentration über der Gradientenschicht aufweisen, wobei die erste einheitliche Konzentration größer ist, als die zweite einheitliche Konzentration. In einigen Ausführungsformen ist die Finne der FinFET-Vorrichtung derart ausgebildet, dass sie eine erste Schicht mit einer ersten einheitlichen Konzentration über einer zweiten Schicht mit einer zweiten einheitlichen Konzentration aufweist, wobei die erste einheitliche Konzentration geringer ist, als die zweite einheitliche Konzentration. Die Finne kann zusätzlich eine Pufferschicht unter der zweiten Schicht aufweisen. Auf diese Weise kann eine Konzentration des spannungsinduzierenden Materials (in diesem Beispiel z.B. Germanium) zur Berücksichtigung des spezifischen Dotierstoffprofils einer bestimmten Konstruktion eingestellt werden.
  • 1 stellt ein Beispiel eines FinFET in einer dreidimensionalen Ansicht im Einklang mit einigen Ausführungsformen dar. Der FinFET umfasst eine Finne 58 auf einem Substrat 50 (z.B. einem Halbleitersubstrat). Isolierungsbereiche 56 sind an gegenüberliegenden Seiten der Finne 58 angeordnet, und die Finne 58 steht über und zwischen benachbarten Isolierungsbereichen 56 heraus. Eine dielektrische Gateschicht 92 ist entlang der Seitenwände und über einer oberen Fläche der Finne 58 angeordnet, und eine Gateelektrode 94 ist über der dielektrischen Gateschicht 92 angeordnet. Source/Drain-Bereiche 82 sind an gegenüberliegenden Seiten der Finne 58 in Bezug auf die dielektrische Gateschicht 92 und die Gateelektrode 94 angeordnet. 1 zeigt ferner Referenzquerschnitte, die in späteren Figuren verwendet werden. Der Querschnitt A-A ist entlang einer Längsachse der Gateelektrode 94 und in einer Richtung, zum Beispiel lotrecht zur Richtung eines Stromflusses zwischen den Source/Drain-Bereichen 82 des FinFET, angeordnet. Der Querschnitt B-B ist lotrecht zum Querschnitt A-A und entlang einer Längsachse der Finne 58 und zum Beispiel in einer Richtung eines Stromflusses zwischen den Source/Drain-Bereichen 82 des FinFET angeordnet. Der Querschnitt C-C ist parallel zum Querschnitt A-A angeordnet und erstreckt sich durch einen Source/Drain-Bereich des FinFET. Nachfolgende Figuren beziehen sich zur Verdeutlichung auf diese Referenzquerschnitte.
  • Die 2 - 5, 11 - 14, 15A, 15B, 16A, 16B, 17A, 17B, 17C, 17D, 18A, 18B, 19A, 19B, 20A, 20B, 21A, 21B, 22A, 22B, 23A und 23B sind Querschnittsansichten von Zwischenstadien der Fertigung einer FinFET-Vorrichtung 100 im Einklang mit einer Ausführungsform. Die 2-5 und 11-14 stellen Referenzquerschnitt A-A dar, der in 1 abgebildet ist, abgesehen von mehreren Finnen/Gatestrukturen. In den 15A bis 23B sind Figuren mit einer auf „A“ endenden Kennzeichnung entlang des Referenzquerschnitts A-A, der in 1 abgebildet ist, dargestellt, und Figuren mit einer auf „B“ endenden Kennzeichnung sind entlang des Querschnitt B-B, der in 1 abgebildet ist, dargestellt, abgesehen von mehreren Finnen/Gatestrukturen. Die 17C und 17D sind abgesehen von mehreren Finnen/Gatestrukturen entlang des Referenzquerschnitts C-C, der in 1 abgebildet ist, dargestellt.
  • In 2 ist ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie zum Beispiel ein Grundhalbleiter, ein Halbleiter-auf-Isolator- (SOI-) Substrat oder dergleichen, sein, das dotiert (z.B. mit einem Typ-p- oder einem Typ-n-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie zum Beispiel ein Siliziumwafer, sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial gebildet auf einer Isolierschicht. Die Isolierschicht kann zum Beispiel eine vergrabene Oxid- (BOX-) Schicht, eine a Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht ist auf einem Substrat bereitgestellt, typischerweise einem Silizium- oder Glassubstrat. Andere Substrate, wie zum Beispiel ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats Silizium; Germanium; einen Verbindungshalbleiter umfassend Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter umfassend SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon umfassen.
  • Das Substrat 50 weist einen Bereich 50B und einen Bereich 50C auf. Der Bereich 50B kann zum Bilden von Vorrichtungen des Typs n, wie zum Beispiel NMOS-Transistoren, zum Beispiel Typ-n-FinFET, dienen. Der Bereich 50C kann zum Bilden von Vorrichtungen des Typs p, wie zum Beispiel PMOS-Transistoren, zum Beispiel Typ-p-FinFET, dienen. Der Bereich 50B kann physisch vom Bereich 50C getrennt sein (wie durch die Trennwand 51 dargestellt), und eine beliebige Anzahl von Bauelementmerkmalen (z.B. andere aktive Bauelemente, dotierte Bereiche, Isolationsstrukturen, etc.) können zwischen dem Bereich 50B und dem Bereich 50C angeordnet sein.
  • In einigen Ausführungsformen ist im Bereich 50B (z.B. einem Bereich für Bauelemente des Typs n) eine P-Wanne gebildet, und im Bereich 50C (z.B. einem Bereich für Bauelemente des Typs n) ist eine N-Wanne gebildet. Die P-Wanne und die N-Wanne können jeweils durch einen Implantationsprozess gefolgt von einem Temperprozess gebildet werden. Zum Beispiel kann zum Bilden der N-Wanne im Bereich 50C eine Maskenschicht gebildet werden, um den Bereich 50B abzudecken und den Bereich 50C freizulegen, bevor ein Typ-n-Dotierstoff (z.B. Phosphor, Arsen) in den Bereich 50C implantiert wird. Die Maskenschicht wird dann nach dem Implantationsprozess durch ein geeignetes Verfahren entfernt. Ein Temperprozess wird ausgeführt, um den implantierten Dotierstoff zu aktivieren. Ebenso kann eine weitere Maskenschicht gebildet werden, um den Bereich 50C abzudecken und den Bereich 50B freizulegen, bevor ein Typ-p-Dotierstoff (z.B. Bor, BF2) in den Bereich 50B implantiert wird, und dann die weitere Maskenschicht entfernt und ein Temperprozess ausgeführt wird. In einigen Ausführungsformen werden sowohl der Bereich 50B als auch der Bereich 50C verwendet, um denselben Typ von Bauelementen zu bilden, zum Beispiel jeweils Bereiche für Vorrichtungen vom Typ n oder Vorrichtungen vom Typ p. In diesem Fall werden sowohl im Bereich 50B als auch im Bereich 50C jeweils eine P-Wanne oder eine N-Wanne gebildet.
  • Als nächstes wird in 3 ein epitaxiales Material 52, zum Beispiel eine epitaxiale Siliziumschicht, durch einen Epitaxieprozess über dem Substrat 50 gebildet. Im Beispiel von 3 wird eine epitaxiale Siliziumschicht sowohl im Bereich 50C als auch im Bereich 50B gebildet.
  • Als nächstes werden in 4 obere Abschnitte des epitaxialen Materials 52 (z.B. eine epitaxiale Siliziumschicht) im Bereich 50C (z.B. einem Bauelementbereich vom Typ p) entfernt, und ein epitaxiales Material 53, welches zum Bilden von Bauelementen des Typs p geeignet sein kann, wird über den verbleibenden Abschnitten des epitaxialen Materials 52 im Bereich 50C gebildet. In der dargestellten Ausführungsform ist das epitaxiale Material 52 eine epitaxiale Siliziumschicht, und das epitaxiale Material 53 ist eine epitaxiale Silizium-Germanium-Schicht. Zum Bilden des epitaxialen Materials 53 kann eine Maskenschicht gebildet werden, um das epitaxiale Material 52 im Bereich 50B abzudecken und das epitaxiale Material 52 im Bereich 50C freizulegen, bevor ein Ätzprozess ausgeführt werden kann, um die oberen Abschnitte des epitaxialen Materials 52 im Bereich 50C zu entfernen. Nach dem Entfernen der oberen Abschnitte des epitaxialen Materials 52 wird ein Epitaxieprozess ausgeführt, um das epitaxiale Material 53 über den verbleibenden Abschnitten des epitaxialen Materials 52 im Bereich 50C aufzuwachsen. Nach dem epitaxialen Prozess wird die Maskenschicht entfernt.
  • In einer beispielhaften Ausführungsform ist das epitaxiale Material 53 ein Verbundhalbleitermaterial, wie zum Beispiel eine epitaxiale Silizium-Germanium-Schicht. Da die Gitterkonstante des Germaniums größer ist, als jene von Silizium, induziert Germanium in der epitaxialen Silizium-Germanium-Schicht eine Druckspannung auf Silizium in der epitaxialen Silizium-Germanium-Schicht, wobei diese Druckspannung die Trägerbeweglichkeit im Kanalbereich des gebildeten Typ-p-Bauelements erhöhen kann. Daher wird das Germanium auch als spannungsinduzierendes Material für Silizium in der epitaxialen Silizium-Germanium-Schicht bezeichnet. Abhängig vom Kontext kann Germanium auch als ein Dotierstoff in der epitaxialen Silizium-Germanium-Schicht bezeichnet werden. Die nachfolgende Erörterung kann sich auf das epitaxiale Material 53 als eine Silizium-Germanium-Schicht 53 beziehen, allerdings mit dem Wissen, dass statt Silizium-Germanium für das epitaxiale Material 53 auch ein anderes geeignetes Verbundhalbleitermaterial verwendet werden kann. In Ausführungsformen, in welchen ein Typ-n-Bauelement gebildet wird, kann das spannungsinduzierende Material zum Beispiel Kohlenstoff umfassen, wodurch eine Silizium-Kohlenstoff-Schicht gebildet wird, um eine Zugspannung zu induzieren.
  • In einigen Ausführungsformen sind die Prozessbedingungen im Epitaxieprozess zum Bilden der Silizium-Germanium-Schicht 53 derart abgestimmt, dass die Konzentration von Germanium in der Silizium-Germanium-Schicht 53 nicht einheitlich ist. Mit anderen Worten unterscheidet sich die Konzentration von Germanium an einer ersten Position innerhalb der Silizium-Germanium-Schicht 53 von der Konzentration von Germanium an einer zweiten Position innerhalb der Silizium-Germanium-Schicht 53. Die nicht einheitliche Konzentration von Germanium wird dazu verwendet, eine nicht einheitliche Konzentration von Dotierstoff (z.B. Bor), der vom Source-/Drain-Bereich des Typ-p-Bauelements in den Kanalbereich diffundiert wird, zu kompensieren, wodurch eine im Wesentlichen einheitliche Schwellenspannung für das gebildete Typ-p-Bauelement erzielt wird, was im Folgenden unter Bezugnahme zum Beispiel auf die 6 - 10, 24A, 24B, 25A, 25B und 25C ausführlicher erörtert wird.
  • Als nächstes werden in 5 die Finnen 58 gebildet. Die Finnen 58 sind Halbleiterstreifen. Im Beispiel von 5 weist jede der Finnen 58 im Bereich 50C drei Schichten auf, zum Beispiel eine untere Schicht gebildet aus dem Material des Substrats 50/50P, eine mittlere Schicht gebildet aus dem Material des epitaxialen Materials 52 (zum Beispiel eine epitaxiale Siliziumschicht) und eine obere Schicht gebildet aus dem Material der Silizium-Germanium-Schicht 53. Wie in 5 dargestellt weist jede der Finnen 58 im Bereich 50B zwei Schichten auf, zum Beispiel eine untere Schicht gebildet aus dem Material des Substrats 50/50N und ein obere Schicht gebildet aus dem Material des epitaxialen Materials 52 (zum Beispiel eine epitaxiale Siliziumschicht). In einigen Ausführungsformen werden die Finnen 58 durch Ätzen von Gräben im Substrat 50 und den epitaxialen Materialien (z.B. 52, 53) gebildet.
  • Die Finnen können durch irgendein geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen unter Verwendung eines oder mehrerer lithografischer Prozesse umfassend Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie und selbstausrichtende Prozesse, welche es ermöglichen, Strukturen zu schaffen, welche zum Beispiel kleinere Abstände aufweisen, als ansonsten unter Verwendung eines einzelnen, direkten Fotolithografieprozesses erzielbar sind. In einer Ausführungsform wird zum Beispiel eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandselemente werden zusammen mit der strukturierten Opferschicht unter Verwendung eines selbstausrichtenden Prozesses gebildet. Dann wird die Opferschicht entfernt, und die verbleibenden Abstandselemente können dazu verwendet werden, die Finnen zu strukturieren. Das Ätzen kann durch einen annehmbaren Ätzprozess, wie zum Beispiel reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE), dergleichen oder eine Kombination davon, vorgenommen werden. Das Ätzen kann anisotrop erfolgen.
  • Die 6 - 10 stellen Querschnittsansichten verschiedener Ausführungsformen einer Silizium-Germanium-Schicht 53 im Kanalbereich der Finne 58 (z.B. im Bereich 50C) der FinFET-Vorrichtung 100 von 5 im Einklang mit verschiedenen Ausführungsformen dar. Um die relativen Positionen darzustellen, wird in den 6 - 10 auch das epitaxiale Material 52, das unter der Silizium-Germanium-Schicht 53 angeordnet ist, dargestellt. Darüber hinaus ist im Strichlinienstil eine Kappenschicht 55 (z.B. eine Siliziumkappenschicht) über der Silizium-Germanium-Schicht 53 abgebildet, wobei diese Kappenschicht 55 bei der nachfolgenden Bearbeitung (siehe 13 und die Erörterung derselben) gebildet werden kann. Falls nicht anders angegeben beziehen sich in den 6 - 10 dieselben Ziffern auf dasselbe oder ein ähnliches Element, welches durch ein selbes oder ähnliches Verfahren gebildet wird, weswegen Einzelheiten dazu möglicherweise nicht wiederholt werden.
  • Bezugnehmend auf 6 umfasst die Silizium-Germanium-Schicht 53 vier Segmente bezeichnet mit A, B, C und D, wobei jedes der Segmente auch als eine Unterschicht der Silizium-Germanium-Schicht 53 bezeichnet werden kann. Die Grenzflächen zwischen den Segmenten A, B, C und D sind als 101, 103 beziehungsweise 105 gekennzeichnet, wie in 6 dargestellt. Die Grenzflächen 101, 103 und 105 sind unter Transmissionselektronenmikroskopie (TEM) eventuell nicht zu erkennen, können jedoch mittels Sekundärionen-Massenspektrometer- (SIMS-) Analyse in einigen Ausführungsformen zu sehen sein. Im Beispiel von 6 ist das Segment A eine Pufferschicht mit einer niedrigen Konzentration von Germanium zum Verringern von Fehlern zwischen der Silizium-Germanium-Schicht 53 und dem darunterliegenden epitaxialen Material 52 (z.B. der epitaxialen Siliziumschicht). Das Segment A kann zum Beispiel SiGe, SiGe:C oder Kombinationen davon umfassen. In der dargestellten Ausführungsform ist die Konzentration von Germanium im Segment A einheitlich, und beträgt zwischen ungefähr 0 Atomprozent (at%) und ungefähr 1,5 at%. Eine Dicke des Segments A, gemessen entlang der vertikalen Richtung in 6, (z.B. vom epitaxialen Material 52 zu einer oberen Fläche 53U der Silizium-Germanium-Schicht 53), beträgt in einigen Ausführungsformen zwischen ungefähr 0,5 nm und ungefähr 5 nm.
  • Die Konzentration von Germanium im Segment B von 6 ist einheitlich (z.B. einheitlich innerhalb der Beschränkungen der Fertigung) und weist einen Wert von zwischen ungefähr 25 at% und ungefähr 28 at% auf. Eine Dicke des Segments B, gemessen entlang der vertikalen Richtung von 6, beträgt in einigen Ausführungsformen zwischen ungefähr 10 nm und ungefähr 20 nm. Die Konzentration von Germanium im Segment B ist höher als jene im Segment A. Eine Breite der Finne 58, die zwischen gegenüberliegenden Seitenwänden der Finne in 6 gemessen wird (zum Beispiel zwischen gegenüberliegenden Seitenwänden der Silizium-Germanium-Schicht 53), beträgt in der dargestellten Ausführungsform zwischen 3 nm und ungefähr 6 nm.
  • Weiterhin bezugnehmend auf 6 erhöht sich die Konzentration von Germanium im Segment C entlang der vertikalen Richtung von der Grenzfläche 105 zur Grenzfläche 103 kontinuierlich. Mit anderen Worten weist das Segment C eine Gradientenkonzentration von Germanium auf, und daher wird das Segment C auch als eine Gradientenunterschicht der Silizium-Germanium-Schicht 53 bezeichnet. In einigen Ausführungsformen beträgt die Konzentration von Germanium im Segment C nahe der Grenzfläche 105 zwischen ungefähr 15 at% und ungefähr 20 at%, und die Konzentration von Germanium im Segment C nahe der Grenzfläche 103 beträgt zwischen ungefähr 25 at% und ungefähr 28%. Eine Dicke des Segments C, gemessen entlang der vertikalen Richtung von 6, beträgt zwischen ungefähr 15 nm und ungefähr 30 nm. In der dargestellten Ausführungsform ist die Konzentration von Germanium im Segment B gleich der höchsten Konzentration von Germanium im Segment C (z.B. an der Grenzfläche 103).
  • 6 stellt ferner das Segment D über dem Segment C dar. In der dargestellten Ausführungsform weist das Segment D eine einheitliche (z.B. einheitlich innerhalb der Beschränkungen der Fertigung) Konzentration von Germanium auf, die zwischen ungefähr 15 at% und ungefähr 20 at% beträgt. Mit anderen Worten ist die Konzentration von Germanium im Segment D gleich der niedrigsten Konzentration von Germanium des Segments C (z.B. an der Grenzfläche 105). Eine Dicke des Segments D, gemessen entlang der vertikalen Richtung von 6, beträgt zwischen ungefähr 5 nm und ungefähr 10 nm. Im Beispiel von 6 ist die einheitliche Konzentration von Germanium im Segment D geringer als die einheitliche Konzentration von Germanium im Segment B. In einigen Ausführungsformen ist die Dicke des Segments C größer, als die Dicke des Segments D, und ist ebenfalls größer als die Dicke des Segments B.
  • Darüber hinaus stellt 6 im Strichlinienstil eine Kappenschicht 55 über der Silizium-Germanium-Schicht 53 dar. Die Kappenschicht 55 kann eine Silizium-Kappenschicht sein, die im Wesentlichen frei von Germanium ist. Die Kappenschicht 55 kann in der nachfolgenden Bearbeitung (siehe 13) gebildet werden, bevor eine dielektrische DummySchicht 60 (siehe 14) über der Finne 58 gebildet wird. Obwohl die Kappenschicht 55 in 6 derart dargestellt ist, dass sie über dem Segment D angeordnet ist, kann sich die Kappenschicht 55 auch entlang der Seitenwände der Silizium-Germanium-Schicht 53 erstrecken, wie in 13 dargestellt.
  • In einigen Ausführungsformen wird die Konzentration von Germanium in der Silizium-Germanium-Schicht 53 derart gebildet, dass sie nicht einheitlich ist, damit sie den Effekt der Dotierstoffdiffusion von dotierten Source/Drain-Bereichen in den Kanalbereich der FinFET-Vorrichtung 100 ausgleichen kann. Zum Beispiel werden in einer nachfolgenden Bearbeitung die Source/Drain-Bereiche 82 (siehe 17B) dotiert mit einem Dotierstoff (z.B. Bor) gebildet, und der Dotierstoff der Source/Drain-Bereiche kann in den Kanalbereich des FinFET-Bauelements 100 diffundieren. Da die Konzentration des diffundierten Dotierstoffs (z.B. Bor) im Kanalbereich uneinheitlich sein kann, kann die Diffusion des Dotierstoffs in den Kanalbereich, wenn sie nicht ausgeglichen wird, eine nicht einheitliche Schwellenspannung für das FinFET-Bauelement 100 bewirken. Mit anderen Worten können verschiedene Gebiete des Kanalbereichs (z.B. verschiedene Gebiete, die entlang der vertikalen Richtung von der Oberseite der Finne 58 zum Substrat 50 angeordnet sind) des FinFET-Bauelements 100 unterschiedliche Schwellenspannungen aufweisen, sodass sie bei unterschiedlichen Spannungen eingeschaltet werden (z.B. einen elektrisch leitenden Pfad bilden) könnten. Eine nicht einheitliche Schwellenspannung könnte es schwierig machen, den EIN- und AUS-Zustand des FinFET-Bauelements 100 wirksam zu steuern, und könnte die Leistung des FinFET-Bauelement verschlechtern.
  • Ausführungsformen der vorliegenden Offenbarung gleichen die Dotierstoffdiffusion von den Source/Drain-Bereichen in den Kanalbereich durch Variieren der Konzentration von Germanium (z.B. eines spannungsinduzierenden Materials) im Kanalbereich im Einklang mit der Konzentration des diffundierten Dotierstoffs aus. Zum Beispiel kann im Bereich des Typ-p-Bauelements der in den Kanalbereich diffundierte Dotierstoff (z.B. Bor) die Schwellenspannung verringern, indem er mehr Träger im Kanalbereich bereitstellt. Daher wird für Gebiete des Kanalbereichs mit hohen Konzentrationen von Dotierstoff (z.B. Bor) eine niedrigere Konzentration von Germanium gebildet; und für Gebiete des Kanalbereichs mit niedrigen Konzentrationen von Dotierstoff (z.B. Bor) wird eine höhere Konzentration von Germanium gebildet. Da der Dotierstoff (z.B. Bor) Träger (z.B. Typ-p-Träger) bereitstellt, welche die Schwellenspannung senken können, und da Germanium Spannung im Kanalbereich des Typ-p-Bauelements induziert, und diese Spannung die Trägerbeweglichkeit erhöhen und die Schwellenspannung senken kann, kann eine niedrigere Konzentration von Germanium (und somit eine niedrigere Trägerbeweglichkeit) eine höhere Konzentration von Bor (und somit eine höhere Trägerkonzentration) ausgleichen. In ähnlicher Weise kann eine höhere Konzentration von Germanium (und somit eine höhere Trägerbeweglichkeit) eine niedrigere Konzentration von Bor (und somit eine niedrigere Trägerkonzentration) ausgleichen. Durch Abstimmen der Germaniumkonzentration im Kanalbereich, um der Dotierstoffkonzentration (z.B. Bor) im Kanalbereich entgegenzuwirken, wird für das FinFET-Bauelement 100 eine im Wesentlichen einheitliche Schwellenspannung erreicht.
  • Die Konzentration des vom Source/Drain-Bereich in den Kanalbereich diffundierten Dotierstoffs (z.B. Bor) kann durch Computersimulationen, Analyse der gebildeten FinFET-Bauelemente oder eine Kombination davon erlangt werden. Ist die Konzentration des diffundierten Dotierstoffs im Kanalbereich ermittelt worden, so kann die Germaniumkonzentration in der Silizium-Germanium-Schicht 53 der Finne 58 entsprechend bestimmt werden. Zum Beispiel kann in einem Gebiet mit höherer Dotierstoffkonzentration (z.B. Bor) eine niedrigere Konzentration von Germanium gebildet werden, und eine höhere Konzentration von Germanium kann in einem Gebiet mit einer niedrigeren Dotierstoffkonzentration (z.B. Bor) gebildet werden. Mehr Einzelheiten werden in der Folge unter Bezugnahme auf die 24A, 24B und 25A - 25C erörtert.
  • In einigen Ausführungsformen wird die Silizium-Germanium-Schicht 53 durch einen Epitaxieprozess unter Verwendung von Vorstufen, die Silizium und Germanium umfassen, gebildet. Zum Beispiel kann eine erste Vorstufe umfassend German (GeH4), Digerman (Ge2H6) oder Kombinationen davon als die Vorstufe umfassend Germanium verwendet werden, und eine zweite Vorstufe umfassend Silan (SiH4), Dichlorsilan (SiH2Cl2) oder Kombinationen davon kann als die Vorstufe umfassend Silizium verwendet werden. In einigen Ausführungsformen wird der Epitaxieprozess unter Verwendung von GeH4, SiH4 und HCl als Vorstufen ausgeführt. In einigen Ausführungsformen wird der Epitaxieprozess unter Verwendung von GeH4, Ge2H6, SiH4, SiH2Cl2 und HCl als Vorstufen ausgeführt. In weiteren Ausführungsformen wird der Epitaxieprozess unter Verwendung von GeH4, HCl, SiH4 und SiH2Cl2 als Vorstufen ausgeführt. Der Epitaxieprozess kann in einer Abscheidekammer durchgeführt werden. Trägergase, wie zum Beispiel Ar, He, N2, H2, Kombinationen davon oder dergleichen, können dazu verwendet werden, die Vorstufen in die Abscheidekammer zu transferieren. Mit fortlaufendem Epitaxieprozess wächst die Silizium-Germanium-Schicht 53 auf dem epitaxialen Material 52 entlang der Aufwärtsrichtung von 6.
  • Man beachte als ein Beispiel die Ausführungsform, in welcher der Epitaxieprozess unter Verwendung von GeH4, Ge2H6, SiH4, SiH2Cl2 und HCl als Vorstufen ausgeführt wird. Der Epitaxieprozess kann mit einer Strömungsgeschwindigkeit von SiH4 in einem Bereich von zwischen ungefähr 10 Standardkubikzentimetern pro Minute (sccm) und ungefähr 200 sccm, einer Strömungsgeschwindigkeit von GeH4 von zwischen ungefähr 100 sccm und ungefähr 1000 sccm, einer Strömungsgeschwindigkeit von HCl von zwischen ungefähr 10 sccm und ungefähr 500 sccm, einer Strömungsgeschwindigkeit von SiH2Cl2 von zwischen ungefähr 10 sccm und ungefähr 500 sccm und einer Strömungsgeschwindigkeit von Ge2H6 von zwischen ungefähr 100 und ungefähr 1000 sccm ausgeführt werden. Eine Temperatur des Epitaxieprozesses kann zwischen ungefähr 500° C und ungefähr 700° C betragen, und ein Druck des Epitaxieprozesses kann zwischen ungefähr 5 Torr und ungefähr 300 Torr betragen.
  • In verschiedenen Ausführungsformen können die Strömungsgeschwindigkeiten und/oder die Verhältnisse zwischen den Strömungsgeschwindigkeiten verschiedener Vorstufen verändert werden, um die Germaniumkonzentration in der Silizium-Germanium-Schicht 53 zu verändern. Zum Beispiel kann das Erhöhen der Strömungsgeschwindigkeit der germaniumhaltigen Vorstufe(n) (z.B. GeH4 und Ge2H6), oder ein Erhöhen des Verhältnisses der Strömungsgeschwindigkeit der germaniumhaltigen Vorstufe(n) zu anderen Vorstufen, die Konzentration von Germanium in der Silizium-Germanium-Schicht 53 erhöhen. Umgekehrt kann ein Senken der Strömungsgeschwindigkeit der germaniumhaltigen Vorstufe(n) oder ein Senken des Verhältnisses der Strömungsgeschwindigkeit der germaniumhaltigen Vorstufe(n) zu anderen Vorstufen, die Konzentration von Germanium in der Silizium-Germanium-Schicht 53 senken.
  • In einigen Ausführungsformen wird während der Bildung des Segments C (der Gradientenunterschicht) der Silizium-Germanium-Schicht 53 die Strömungsgeschwindigkeit der germaniumhaltigen Vorstufe(n), oder das Verhältnis der Strömungsgeschwindigkeit der germaniumhaltigen Vorstufe(n) zu anderen Vorstufen, allmählich verringert, während sich das Segment C bildet, sodass die Konzentration von Germanium entlang einer Richtung von der Unterseite des Segments C zur Oberseite des Segments C in 6 allmählich gesenkt wird. In anderen Ausführungsformen werden während der Bildung des Segments C (der Gradientenunterschicht) die Strömungsgeschwindigkeiten sämtlicher Vorstufen konstant auf vorher festgelegten Werten gehalten, und die Temperatur des Epitaxieprozess wird allmählich erhöht, um die Konzentration von Germanium entlang der Richtung von der Unterseite des Segments C zur Oberseite des Segments C in 6 zu verringern. Der Temperaturunterschied zwischen der an der Unterseite des Segments C verwendeten Temperatur und der an der Oberseite des Segments C verwendeten Temperatur kann von der Dicke des Segments C abhängen und kann zwischen ungefähr 50° C und ungefähr 100° C betragen. Erhöht sich die Temperatur des Epitaxieprozesses, so erhöht sich die Aufwachsgeschwindigkeit (z.B. die Abscheidungsrate) des epitaxialen Material 53, und die Adsorptionsrate von Germanium sinkt, was in einigen Ausführungsformen zur Senkung der Germaniumkonzentration führt. Während der Bildung der Segmente mit einheitlichen Germaniumkonzentrationen (z.B. Segment B, Segment D) werden die Strömungsgeschwindigkeiten der Vorstufen und die Prozesstemperatur in einigen Ausführungsformen konstant auf vorher festgelegten Werten gehalten.
  • 7 stellt eine Querschnittsansicht einer weiteren Ausführungsform der Silizium-Germanium-Schicht 53 in der Finne 58 des FinFET-Bauelements 100 von 5 dar. Die Silizium-Germanium-Schicht 53 in 7 ist ähnlich jener in 6, allerdings ohne das Segment D von 6. Insbesondere weist die Silizium-Germanium-Schicht 53 in 7 ein Segment A auf, das als eine Pufferschicht dient, und eine Dicke von zwischen ungefähr 0 nm und 5 nm und eine Germaniumkonzentration von zwischen ungefähr 0 at% und ungefähr 5 at% aufweisen kann. Das Segment B weist eine einheitliche (z.B. einheitlich innerhalb der Beschränkungen der Fertigung) Konzentration von Germanium auf, die zwischen ungefähr 25 at% und ungefähr 28 at% beträgt. Das Segment C ist eine Gradientenunterschicht mit einer Germaniumkonzentration, die kontinuierlich abnimmt, umso weiter sich das Segment C vom epitaxialen Material 52 weg erstreckt. Die Konzentration von Germanium an der Unterseite des Segments C (z.B. nahe der Grenzfläche 103) beträgt zwischen ungefähr 25 at% und ungefähr 28 at%, und die Germaniumkonzentration an der Oberseite von Segment C (z.B. nahe der oberen Fläche 53U) beträgt zwischen ungefähr 10 at% und ungefähr 20 at%. Im Beispiel von 7 weisen das Segment B und das Segment C eine selbe Dicke auf, die zwischen ungefähr 25 nm und ungefähr 30 nm beträgt.
  • 8 stellt eine Querschnittsansicht einer weiteren Ausführungsform der Silizium-Germanium-Schicht 53 in der Finne 58 des FinFET-Bauelements 100 von 5 dar. Die Silizium-Germanium-Schicht 53 in 8 ist ähnlich jener in 6, allerdings ohne das Segment B und ohne das Segment D von 6. Insbesondere weist die Silizium-Germanium-Schicht 53 in 8 ein Segment A auf, das als eine Pufferschicht dient, und eine Dicke von zwischen ungefähr 0 nm und 5 nm und eine Germaniumkonzentration von zwischen ungefähr 0 at% und ungefähr 5 at% aufweisen kann. Das Segment C ist eine Gradientenunterschicht mit einer Germaniumkonzentration, die kontinuierlich abnimmt, umso weiter sich das Segment C vom epitaxialen Material 52 weg erstreckt. Die Konzentration von Germanium an der Unterseite des Segments C (z.B. nahe der Grenzfläche 111 zwischen den Segmenten A und C) beträgt zwischen ungefähr 25 at% und ungefähr 28 at%, und die Germaniumkonzentration an der Oberseite von Segment C (z.B. nahe der oberen Fläche 53U) beträgt zwischen ungefähr 10 at% und ungefähr 20 at%. Eine Dicke des Segments C beträgt zwischen ungefähr 50 nm und ungefähr 60 nm.
  • 9 stellt eine Querschnittsansicht einer weiteren Ausführungsform der Silizium-Germanium-Schicht 53 in der Finne 58 des FinFET-Bauelements 100 von 5 dar. Die Silizium-Germanium-Schicht 53 in 9 ist ähnlich jener in 6, allerdings ohne die Segmente A, B und D von 6. Mit anderen Worten weist die Silizium-Germanium-Schicht 53 in 9 nur das Segment C auf, welches eine Gradientenunterschicht mit einer Germaniumkonzentration ist, die kontinuierlich abnimmt, umso weiter sich das Segment C vom epitaxialen Material 52 weg erstreckt. Die Konzentration von Germanium an der Unterseite des Segments C (z.B. nahe der unteren Fläche 53L) beträgt zwischen ungefähr 25 at% und ungefähr 28 at%, und die Germaniumkonzentration an der Oberseite von Segment C (z.B. nahe der oberen Fläche 53U) beträgt zwischen ungefähr 10 at% und ungefähr 20 at%. Eine Dicke des Segments C beträgt zwischen ungefähr 50 nm und ungefähr 60 nm.
  • 10 stellt eine Querschnittsansicht einer weiteren Ausführungsform der Silizium-Germanium-Schicht 53 in der Finne 58 des FinFET-Bauelements 100 von 5 dar. Insbesondere weist die Silizium-Germanium-Schicht 53 in 10 das Segment A auf, das als eine Pufferschicht dient, und eine Dicke von zwischen ungefähr 0 nm und 5 nm und eine Germaniumkonzentration von zwischen ungefähr 0 at% und ungefähr 5 at% aufweist. Darüber hinaus umfasst die Silizium-Germanium-Schicht 53 ein Segment E mit einer einheitlichen (z.B. einheitlich innerhalb der Beschränkungen der Fertigung) Germaniumkonzentration, die zwischen ungefähr 20 at% und ungefähr 30 at% beträgt, sowie ein Segment F mit einer einheitlichen (z.B. einheitlich innerhalb der Beschränkungen der Fertigung) Germaniumkonzentration, die zwischen ungefähr 15 at% und ungefähr 25 at% beträgt. 10 stellt ferner eine Grenzfläche 121 zwischen dem Segment A und dem Segment E, sowie eine Grenzfläche 123 zwischen dem Segment E und dem Segment F dar. Im dargestellten Beispiel von 10 weisen das Segment E und das Segment F eine selbe Dicke auf, die zwischen ungefähr 25 nm und ungefähr 30 nm beträgt.
  • Die in den 6 - 10 dargestellten Beispiele sind nichteinschränkende Beispiele. Die Silizium-Germanium-Schicht 53 kann andere Anzahlen von Segmenten oder Unterschichten mit anderen Germaniumkonzentrationen aufweisen, welche basierend auf der Konzentration des von den Source/Drain-Bereichen zum Kanalbereich diffundierten Dotierstoffs bestimmt werden. Diese und andere Variationen gelten als zur Gänze im Umfang der vorliegenden Offenbarung enthalten.
  • Die Bearbeitung wird fortgesetzt, nachdem die Finnen 58 in 5 gebildet worden sind. Nunmehr bezugnehmend auf 11 wird ein Isoliermaterial 54 über dem Substrat 50 und zwischen benachbarten Finnen 58 gebildet. Das Isoliermaterial 54 kann ein Oxid, wie zum Beispiel Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein, und kann durch eine hochdichte chemische Plasma-Dampfabscheidung (HDP-CVD), eine fließfähige CVD (FCVD) (z.B. eine Abscheidung von CVD-basiertem Material in einem entfernten Plasmasystem und Nachhärtung, um eine Umwandlung in ein anderes Material, zum Beispiel ein Oxid, zu erreichen), dergleichen oder eine Kombination davon gebildet werden. Andere Isoliermaterialien gebildet durch irgendeinen annehmbaren Prozess können ebenfalls verwendet werden. In der dargestellten Ausführungsform ist das Isoliermaterial 54 ein Siliziumoxid gebildet durch einen FCVD-Prozess. Ein Temperprozess kann durchgeführt werden, nachdem das Isoliermaterial gebildet worden ist. In einer Ausführungsform wird das Isoliermaterial 54 derart gebildet, dass überschüssiges Isoliermaterial 54 die Finnen 58 bedeckt.
  • Als nächstes wird in 12 ein Planarisierungsprozess auf das Isoliermaterial 54 angewendet. In einigen Ausführungsformen umfasst der Planarisierungsprozess ein chemisch-mechanisches Polieren (CMP), einen Rückätzprozess, Kombinationen davon oder dergleichen. Der Planarisierungsprozess legt die Finnen 58 frei. Nach dem Abschluss des Planarisierungsprozesses befinden sich obere Flächen der Finnen 58 und das Isoliermaterial 54 auf einer Ebene.
  • Als nächstes wird in 13 das Isoliermaterial 54 vertieft, um Grabenisolations- (STI-) Bereiche 56 zu bilden. Das Isoliermaterial 54 wird derart vertieft, dass Finnen 58 im Bereich 50B und im Bereich 50C zwischen benachbarten STI-Bereichen 56 hervorstehen. Ferner können die oberen Flächen der STI-Bereiche 56 wie abgebildet eine flache Oberfläche, eine konvexe Oberfläche, eine konkave Oberfläche (wie eine Bombierung) oder eine Kombination davon aufweisen. Die oberen Flächen der STI-Bereiche 56 können durch eine entsprechende Ätzung flach, konvex und/oder konkav gebildet sein. Die STI-Bereiche 56 können unter Verwendung eines annehmbaren Ätzprozesses, wie zum Beispiel einem, der für das Material des Isoliermaterials 54 selektiv ist, vertieft werden. Zum Beispiel kann eine chemische Oxidentfernung unter Verwendung von Certas (HF und NH3), Siconi (NF3 und NH3) oder verdünnte Flusssäure (dHF) verwendet werden.
  • In einigen Ausführungsformen wird eine Kappenschicht 55, zum Beispiel eine Silizium-Kappenschicht, über den freigelegten Flächen der Finnen 58 im Bereich 50C unter Verwendung eines geeigneten Bildungsverfahrens, wie zum Beispiel PVD, CVD oder dergleichen, gebildet. In der dargestellten Ausführungsform wird die Kappenschicht 55 nicht über den freiliegenden Flächen der Finnen 58 im Bereich 50B gebildet. Die Kappenschicht 55 kann die Finne 58 im Bereich 50C vor nachfolgenden Bearbeitungsschritten (z.B. Ätzen) schützen, um Dummy-Gatestrukturen 75 zu bilden. In einigen Ausführungsformen wird die Kappenschicht 55 weggelassen. Zur Vereinfachung ist die Kappenschicht 55 in den nachfolgenden Figuren nicht dargestellt, wobei sich versteht, dass die Kappenschicht 55 über der Finne 58 im Bereich 50C gebildet werden kann.
  • Eine Person, die über durchschnittliches Fachwissen verfügt, wird problemlos verstehen, dass der in Bezug auf die 2 bis 13 beschriebene Prozess nur ein Beispiel ist, wie die Finnen 58 gebildet werden können. In einigen Ausführungsformen kann eine dielektrische Schicht über einer oberen Fläche des Substrats 50 gebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; homoepitaxiale Strukturen können epitaxial in den Gräben aufgewachsen werden; und die dielektrische Schicht kann vertieft werden, sodass die homoepitaxialen Strukturen aus der dielektrische Schicht zur Bildung von Finnen hervorstehen. In einer weiteren Ausführungsform kann eine dielektrische Schicht über einer oberen Fläche des Substrats 50 gebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; heteroepitaxiale Strukturen können unter Verwendung eines Materials, das sich vom Substrat 50 unterscheidet, epitaxial in den Gräben aufgewachsen werden; und die dielektrische Schicht kann derart vertieft werden, dass die heteroepitaxialen Strukturen aus der dielektrischen Schicht zur Bildung der Finnen 58 hervorstehen. In einigen Ausführungsformen, in welchem homoepitaxiale oder heteroepitaxiale Strukturen epitaxial aufgewachsen werden, können die aufgewachsenen Materialien in situ während des Aufwachsens dotiert werden, was vorangehende und nachfolgende Implantationen überflüssig machen kann, wobei Dotierung in situ und Dotierung durch Implantation aber auch gemeinsam verwendet werden können. Ferner kann es vorteilhaft sein, ein Material in einem NMOS-Bereich epitaxial zu bilden, das sich vom Material in einem PMOS-Bereich unterscheidet. In verschiedenen Ausführungsformen können die Finnen 58 aus Silizium-Germanium (SixGe1-x, wobei x zwischen 0 und 1 liegen kann), Siliziumkarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbundhalbleiter, einem II-VI-Verbundhalbleiter oder dergleichen gebildet werden. Zum Beispiel umfassen die verfügbaren Materialien zum Bilden eines III-V-Verbundhalbleiters InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen, sind aber nicht auf diese beschränkt.
  • In 14 wird eine dielektrische Dummyschicht 60 auf den Finnen 58 gebildet. In Ausführungsformen, in welchen die Kappenschicht 55 (siehe 13) gebildet worden ist, wird die dielektrische Dummyschicht 60 auf der Kappenschicht 55 gebildet. Die dielektrische Dummyschicht 60 kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein, und kann im Einklang mit akzeptablen Techniken abgeschieden oder thermisch aufgewachsen werden. Die dielektrische Dummyschicht 60 ist in 7 derart dargestellt, dass sie über der oberen Fläche und den Seitenwänden der Finnen 58 gebildet ist. Dies ist nur ein nichteinschränkendes Beispiel. Die dielektrische Dummyschicht 60 kann auch über den STI-Bereichen 56 gebildet werden. Zum Beispiel kann sich die dielektrische Dummyschicht 60 kontinuierlich von einer Finne 58 zu einer benachbarten Finne 58 erstrecken, und kann die obere Fläche der STI-Bereiche 56 überdecken.
  • Wie in 14 dargestellt wird eine Dummy-Gateschicht 62 über der dielektrischen Dummschicht 60 gebildet, und eine Maskenschicht 64 wird über der Dummy-Gateschicht 62 gebildet. Die Dummy-Gateschicht 62 kann über der dielektrischen Dummyschicht 60 aufgebracht und dann zum Beispiel durch CMP planarisiert werden. Die Maskenschicht 64 kann über der Dummy-Gateschicht 62 aufgewachsen werden. Die Dummy-Gateschicht 62 kann ein leitfähiges Material sein, und kann ausgewählt werden aus einer Gruppe umfassend polykristallines Silizium (Polysilizium), polykristallines Silizium-Germanium (Poly-SiGe), metallische Nitride, metallische Silizide, metallische Oxide und Metalle. In einer Ausführungsform wird amorphes Silizium abgeschieden und rekristallisiert, um Polysilizium zu schaffen. Die Dummy-Gateschicht 62 kann durch physikalische Aufdampfung (PVD), CVD, Aufsputtern oder andere Techniken, die im Fachgebiet zum Abscheiden leitfähiger Materialien bekannt sind und verwendet werden, abgeschieden/aufgebracht werden. Die Dummy-Gateschicht 62 kann aus anderen Materialien bestehen, welche eine hohe Ätzselektivität durch das Ätzen darunterliegender Schichten, wie in diesem Beispiel der dielektrischen Dummyschicht 60 und/oder der STI-Bereiche 56, aufweisen. Die Maskenschicht 64 kann zum Beispiel Siliziumnitrid (z.B. SiN), Siliziumoxidnitrid (z.B. SiON) oder dergleichen umfassen. In diesem Beispiel werden eine einzige Dummy-Gateschicht 62 und eine einzige Maskenschicht 64 quer über den Bereich 50B und den Bereich 50C gebildet. In einigen Ausführungsformen können separate Dummy-Gateschichten im Bereich 50B und im Bereich 50C gebildet werden, und separate Maskenschichten können im Bereich 50B und im Bereich 50C gebildet werden.
  • Die 15A bis 23B stellen verschiedene zusätzliche Schritte der Fertigung des FinFET-Bauelements 100 dar. Obwohl die 15A bis 23B Merkmale im Bereich 50C darstellen, kann die Bearbeitung im Bereich 50B ähnlich wie jene im Bereich 50C sein. Unterschiede in den Strukturen des Bereichs 50B und des Bereichs 50C sind in den Texten zu jeder der Figuren beschrieben.
  • In den 15A und 15B kann die Maskenschicht 64 unter Verwendung geeigneter Fotolithografie- und Ätztechniken strukturiert werden, um Masken 74 zu bilden. Die Struktur der Masken 74 kann dann durch eine geeignete Ätztechnik auf die Dummy-Gateschicht 62 übertragen werden, um Dummy-Gates 72 zu bilden. Die Dummy-Gates 72 bedecken entsprechende Kanalbereiche der Finnen 58. Die Struktur der Masken 74 kann dazu verwendet werden, jedes der Dummy-Gates 72 physisch von benachbarten Dummy-Gates zu trennen. Die Dummy-Gates 72 können auch eine längserstreckte Richtung aufweisen, die sich im Wesentlichen lotrecht zur längserstreckten Richtung der jeweiligen Finnen 58 erstreckt. Die jeweilige Maske 74, das Dummy-Gate 72 und die dielektrische Dummyschicht 60, die unter dem Dummy-Gate 72 angeordnet ist, können zusammen als eine Dummy-Gatestruktur 75 bezeichnet werden.
  • Ferner sind in den 15A und 15B Gatedichtungs-Abstandselemente 80 auf freiliegenden Flächen der Dummy-Gates 72, der Masken 74 und/oder der Finnen 58 gebildet. Eine thermische Oxidation oder eine Abscheidung gefolgt von einer anisotropen Ätzung können die Gatedichtungs-Abstandselemente 80 bilden.
  • Nach der Bildung der Gatedichtungs-Abstandselemente 80 können Implantationen für leicht dotierte Source-/Drain- (LDD-) Bereiche (nicht explizit abgebildet) durchgeführt werden. In einigen Ausführungsformen kann eine Maske, wie zum Beispiel ein Fotolack, über dem Bereich 50B gebildet werden, während der Bereich 50C freigelegt wird, und angemessene Arten (z.B. Typ p) von Verunreinigungen können in die freiliegenden Finnen 58 im Bereich 50C implantiert werden. Dann kann die Maske entfernt werden. Anschließend kann eine Maske, wie zum Beispiel ein Fotolack, über dem Bereich 50C gebildet werden, während der Bereich 50B freigelegt wird, und angemessene Arten (z.B. Typ n) von Verunreinigungen können in die freiliegenden Finnen 58 im Bereich 50B implantiert werden. Dann kann die Maske entfernt werden. Die Verunreinigungen vom Typ n können irgendwelche der zuvor erörterten Typ-n-Verunreinigungen sein, und die Verunreinigungen vom Typ p können irgendwelche der zuvor erörterten Typ-p-Verunreinigungen sein. Die leicht dotierten Source/Drain-Bereiche können eine Konzentration von Verunreinigungen von ungefähr 1015 cm-3 bis ungefähr 1016 cm-3 aufweisen. Ein Tempern kann verwendet werden, um die implantierten Verunreinigungen zu aktivieren.
  • Als nächstes werden in den 16A und 16B Gate-Abstandselemente 86 auf den Gatedichtungs-Abstandselementen 80 entlang den Seitenwänden der Dummy-Gates 72 und der Masken 74 gebildet. Die Gate-Abstandselemente 86 können durch konformes Abscheiden eines Materials und anschließendes anisotropes Ätzen des Materials gebildet werden. Das Material der Gate-Abstandselemente 86 kann Siliziumnitrid, Siliziumkohlenstoffnitrid (z.B. SiCN), eine Kombination davon oder dergleichen sein. Die Gatedichtungs-Abstandselemente 80 und die Gate-Abstandselemente 86 können gemeinsam als ein Gate-Abstandselement 87 bezeichnet werden.
  • Als nächstes werden in den 17A und 17B epitaxiale Source/Drain-Bereiche 82 in den Finnen 58 gebildet. Die epitaxialen Source/Drain-Bereiche 82 werden in den Finnen 58 derart gebildet, dass die Dummy-Gatestruktur 75 zwischen den epitaxialen Source/Drain-Bereichen 82 angeordnet ist. Vor dem Bilden der Source/Drain-Bereiche 82 können Vertiefungen in den Finnen 58 an Positionen gebildet werden, wo die epitaxialen Source/Drain-Bereiche 82 zu bilden sind, zum Beispiel unter Verwendung einer strukturierten Maskenschicht und eines oder mehrerer Ätzprozesse. Die epitaxialen Source/Drain-Bereiche 82 im Bereich 50B, z.B. dem NMOS-Bereich, können durch Maskieren des Bereichs 50C, z.B. des PMOS-Bereichs, gefolgt vom epitaxialen Aufwachsen der Source-/Drain-Bereiche 82 in den Vertiefungen im Bereich 50B gebildet werden. Die epitaxialen Source/Drain-Bereiche 82 können irgendein annehmbares Material aufweisen, das zum Beispiel für Typ-n-FinFET angemessen ist. Falls die Finne 58 zum Beispiel Silizium ist, können die epitaxialen Source/Drain-Bereiche 82 im Bereich 50B Silizium, SiC, SiCP, SiP oder dergleichen enthalten. Die epitaxialen Source/Drain-Bereiche 82 im Bereich 50B können von jeweiligen Flächen der Finnen 58 erhöhte Flächen aufweisen, und können Facetten aufweisen.
  • Die epitaxialen Source/Drain-Bereiche 82 im Bereich 50C, z.B. dem PMOS-Bereich, können durch Maskieren des Bereichs 50B, z.B. des NMOS-Bereichs, gefolgt vom epitaxialen Aufwachsen der Source-/Drain-Bereiche 82 in den Vertiefungen im Bereich 50C gebildet werden. Die epitaxialen Source/Drain-Bereiche 82 können irgendein annehmbares Material aufweisen, das zum Beispiel für Typ-p-FinFET angemessen ist. Falls die Finne 58 zum Beispiel Silizium ist, können die epitaxialen Source/Drain-Bereiche 82 im Bereich 50C SiGe, SiGeB, GE, GeSn oder dergleichen enthalten. Die epitaxialen Source/Drain-Bereiche 82 im Bereich 50C können ebenfalls von jeweiligen Flächen der Finnen 58 erhöhte Flächen aufweisen, und können Facetten aufweisen.
  • Die epitaxialen Source/Drain-Bereiche 82 und/oder die Finnen 58 können mit Dotierstoffen (z.B. Typ-n-Dotierstoff wie Phosphor, oder Typ-p-Dotierstoff wie Bor oder Antimon) implantiert werden, um Source/Drain-Bereiche durch ein Tempern zu bilden. Die Source/Drain-Bereiche 82 können eine Verunreinigungs- (z.B. eine Dotierstoff-) Konzentration von zwischen ungefähr 1019 cm-3 und ungefähr 1021 cm-3 aufweisen. Die Typ-n- und/oder Typ-p-Verunreinigungen für die Source/Drain-Bereiche 82 können irgendwelche der zuvor erörterten Verunreinigungen sein. In manchen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 82 während des Aufwachsens in situ dotiert werden.
  • In der dargestellten Ausführungsform weisen die Source/Drain-Bereiche 82 im Bereich 50C (z.B. dem Typ-p-Bauelementbereich) drei Unterschichten L1, L2 und L3 mit unterschiedlichen Konzentrationen von Dotierstoff (z.B. Bor, Antimon) auf. Zum Beispiel kann die Dotierstoffkonzentration in der Unterschicht L1 zwischen ungefähr 1019 cm-3 und ungefähr 1020 cm-3 betragen, die Dotierstoffkonzentration in der Unterschicht L2 kann zwischen ungefähr 5×1019 cm-3 und ungefähr 1021 cm-3 betragen, und die Dotierstoffkonzentration in der Unterschicht L3 kann zwischen ungefähr 1020 cm-3 und ungefähr 2×1021 cm-3 betragen. Die Dicke der Schicht L1 (z.B. gemessen entlang der vertikalen Richtung von 17B) kann zwischen ungefähr 3 nm und ungefähr 15 nm betragen, die Dicke der Schicht L2 kann zwischen ungefähr 40 nm und ungefähr 60 nm betragen, und die Dicke der Schicht L3 kann zwischen ungefähr 3nm und ungefähr 15 nm betragen.
  • Der Dotierstoff in den Source/Drain-Bereichen 82 von 17B kann in den Kanalbereich des FinFET-Bauelements 100 diffundieren. Die erhöhte Trägerkonzentration im Kanalbereich (aufgrund der Dotierstoffdiffusion) kann die Schwellenspannung verringern. Aus verschiedenen Gründen, wie zum Beispiel, dass die Source/Drain-Bereiche an verschiedenen Positionen (z.B. in den Schichten L1, L2 und L3) unterschiedliche Dotierstoffkonzentrationen aufweisen, kann die Konzentration des in den Kanalbereich diffundierten Dotierstoffs uneinheitlich sein, was zu einer nicht einheitlichen Schwellenspannung für das FinFET-Bauelement 100 führen kann. Wie oben unter Bezugnahme auf 6 beschrieben, kann die Germaniumkonzentration im Kanalbereich im Einklang mit der Konzentration des diffundierten Dotierstoffs im Kanalbereich abgestimmt werden, sodass eine einheitliche Schwellenspannung erzielt werden kann. Zum Beispiel kann in einem Gebiet mit höherer Dotierstoffkonzentration (z.B. Bor) eine niedrigere Konzentration von Germanium gebildet werden, und eine höhere Konzentration von Germanium kann in einem Gebiet mit einer niedrigeren Dotierstoffkonzentration (z.B. Bor) gebildet werden.
  • Vorübergehend bezugnehmend auf die 24A, 24B und 25A - 25C, stellt 24A die Konzentration des Dotierstoffs (z.B. Bor) im Source/Drain-Bereich 82 einer Ausführungsform des FinFET-Bauelements dar. Die y-Achse stellt die Dotierstoffkonzentration dar, und die x-Achse stellt den vertikalen Abstand (z.B. die Tiefe) von der Oberseite des Source/Drain-Bereichs 82 dar. Die Position D1 entspricht der Tiefe der Unterseite des Source/Drain-Bereichs 82. Positionen entlang der x-Achse und rechts von D1 entsprechen Abschnitten der Finnen unter dem Source/Drain-Bereich 82. 24B stellt die Konzentration von Germanium im Source/Drain-Bereich 82 dar. Man beachte, dass die Germaniumkonzentration, die in 24B dargestellt ist, vom im Material (z.B. SiGe) des Source/Drain-Bereichs 82 enthaltenen Germanium herrührt, und nicht die Germaniumkonzentration im Kanalbereich der Finne darstellt. Wie in 24A dargestellt, ist die Dotierstoff- (z.B. Bor-) Konzentration im Source/Drain-Bereich 82 nicht einheitlich, was eine nicht einheitliche Konzentration von diffundiertem Dotierstoff (z.B. Bor) im Kanalbereich der Finne bewirkt. Der Effekt der nicht einheitlichen Konzentration von diffundiertem Dotierstoff (z.B. Bor) wird in einigen Ausführungsformen durch eine nicht einheitliche Germaniumkonzentration im Kanalbereich ausgeglichen.
  • 25A stellt die simulierte Schwellenspannung Vt eines FinFET-Bauelements mit Dotierstoffdiffusion dar. Die FinFET-Vorrichtung von 25A wirkt dem Effekt der Dotierstoffdiffusion nicht mit einer nicht einheitlichen Germaniumkonzentration im Kanalbereich entgegen. In 25A stellt die y-Achse die Schwellenspannung dar, und die x-Achse stellt den vertikalen Abstand (z.B. die Tiefe) zwischen der oberen Fläche der Finne und der im Kanalbereich gemessenen Position dar. Wie in 25A dargestellt weist das FinFET-Bauelement eine nicht einheitliche Schwellenspannung auf.
  • 25AB stellt die Germaniumkonzentration im Kanalbereich einer Ausführungsform der FinFET-Vorrichtung dar. Die Germaniumkonzentration dient dazu, dem Effekt des im Kanalbereich diffundierten Dotierstoffs (siehe 25A) entgegenzuwirken. 25C stellt die simulierte Schwellenspannung der Ausführungsform des FinFET-Bauelements, welches eine einheitliche Schwellenspannung zeigt, dar.
  • Erneut bezugnehmend auf die 17C und 17D weisen als eine Folge der epitaxialen Prozesse, die zum Bilden der epitaxialen Source-/Drain-Bereiche 82 im Bereich 50B und im Bereich 50C verwendet werden, obere Flächen der epitaxialen Source/Drain-Bereiche Facetten auf, die sich seitlich über die Seitenwände der Finnen 58 nach außen erstrecken. In einigen Ausführungsformen bewirken diese Facetten, dass benachbarte Source/Drain-Bereiche 82 eines selben FinFET-Bauelements verschmelzen, wie durch 17C dargestellt. In anderen Ausführungsformen bleiben benachbarte Source/Drain-Bereiche 82 nach dem Abschließen des Epitaxieprozesses getrennt, wie durch 17D dargestellt.
  • Als nächstes wird in den 18A und 18B ein Zwischenschicht-Dielektrikum (ILD) 88 über der in den 17A und 17B gezeigten Struktur aufgebracht. Das ILD 88 kann aus einem dielektrischen Material gebildet werden, und kann durch irgendein geeignetes Verfahren, wie zum Beispiel CVD, plasmaverstärkte CVD (PECVD) oder FCVD, abgeschieden werden. Dielektrische Materialien umfassen Phosphorsilikatglas (PSG), Borosilikatglas (BSG), bor-dotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen. Andere Isoliermaterialien gebildet durch irgendeinen annehmbaren Prozess können verwendet werden. In einigen Ausführungsformen wird eine Kontakt-Ätzstoppschicht (CESL) (z.B. gebildet aus Siliziumnitrid) zwischen dem ILD 88 und den epitaxialen Source/Drain-Bereichen 82, der Maske 74 und den Gate-Abstandselementen 87 aufgebracht.
  • Als nächstes kann in den 19A und 19B ein Planarisierungsprozess, wie zum Beispiel CMP, ausgeführt werden, um die obere Fläche des ILD 88 an die oberen Flächen der Dummy-Gates 72 anzugleichen. Der Planarisierungsprozess kann auch die Masken 74 auf den Dummy-Gates 72 und Abschnitte der Gatedichtungs-Abstandselemente 80 und der Gate-Abstandselemente 86 entlang den Seitenwänden der Masken 74 entfernen. Nach dem Planarisierungprozess befinden sich obere Flächen der Dummy-Gates 72, der Gatedichtungs-Abstandselemente 80, der Gate-Abstandselemente 86 und des ILD 88 auf einer Ebene. Folglich liegen die oberen Flächen der Dummy-Gates 72 durch das ILD 88 frei.
  • Als nächstes werden in den 20A und 20B die Dummy-Gates 72 und die dielektrische Dummyschicht 60, die direkt unter den freigelegten Dummy-Gates 72 angeordnet ist, in (einem) Ätzschritt/en entfernt, sodass Vertiefungen 80 gebildet werden. In einigen Ausführungsformen werden die Dummy-Gates 72 durch einen anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess umfassen, bei welchem Reaktionsgas/e verwendet werden, welche die Dummy-Gates 72 selektiv ätzen, ohne das ILD 88 oder die Gate-Abstandselemente 87 zu ätzen. Jede Vertiefung 90 legt einen Kanalbereich einer jeweiligen Finne 58 frei. Jeder der Kanalbereiche ist zwischen benachbarten Paaren der epitaxialen Source-/Drain-Bereiche 82 angeordnet. Während der Entfernung kann die dielektrische Dummyschicht 60 als eine Ätzstoppschicht verwendet werden, wenn die Dummy-Gates 72 geätzt werden. Die dielektrische Dummyschicht 60 kann dann nach der Entfernung der Dummy-Gates 72 entfernt werden.
  • In den 21A und 21B werden dielektrische Gateschichten 92 und Gateelektroden 94 für Ersatzgates gebildet. Dielektrische Gateschichten 92 werden konform in den Vertiefungen 90, sowie an den oberen Flächen und den Seitenwänden der Finnen 58 und an Seitenwänden der Gatedichtungs-Abstandselemente 80 aufgebracht. Die dielektrischen Gateschichten 92 können auch an der oberen Fläche des ILD 88 gebildet werden. Im Einklang mit einigen Ausführungsformen umfassen die dielektrischen Gateschichten 92 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten daraus. In anderen Ausführungsform sind die dielektrischen Gateschichten 92 ein dielektrisches Material mit hohem k, und in diesen Ausführungsformen können die dielektrischen Gateschichten einen k-Wert von mehr als ungefähr 7,0 aufweisen, und können ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon umfassen. Die Verfahren zur Bildung der dielektrischen Gateschichten 92 können Molekularstrahlabscheidung (MBD), ALD, CVD, PECVD und dergleichen umfassen. In einigen Ausführungsformen werden Grenzflächenschichten (IL) 96 auf den freiliegenden Flächen der Finnen 58 gebildet, bevor die dielektrischen Gateschichten 92 gebildet werden. Die IL 96 können eine Oxidschicht aufweisen, wie zum Beispiel eine Siliziumoxidschicht, welche zum Beispiel durch eine thermische Oxidation der Finnen 58, einen chemischen Oxidationsprozess oder einen Abscheidungsprozess gebildet wird.
  • Die Gateelektroden 94 werden jeweils über den dielektrischen Gateschichten 92 aufgebracht und füllen die verbleibenden Abschnitte der Vertiefungen 90 aus. Die Gateelektroden 94 können aus einem metallhaltigen Werkstoff, wie zum Beispiel TiN, TaN, TaC, Co, Ru, Al, Kombinationen davon oder Mehrfachschichten davon, hergestellt werden. Zum Beispiel kann jede der Gateelektroden 94 eine Diffusions-Barriereschicht (nicht eigens abgebildet), eine Austrittsarbeitsschicht 97 über der Diffusions-Barriereschicht und ein Füllmetall 98 über der Austrittsarbeitsschicht 87 aufweisen. Die Diffusions-Barriereschicht kann aus Titannitrid (TiN) gebildet sein, welches mit Silizium dotiert sein kann, oder nicht. Die Austrittsarbeitsschicht 97 bestimmt die Austrittsarbeit des Gates und weist mindestens eine Schicht, oder eine Mehrzahl von aus unterschiedlichen Materialien gebildeten Schichten auf. Das Material der Austrittsarbeitsschicht wird danach ausgewählt, ob der betreffende FinFET ein Typ-n-FinFET oder ein Typ-p-FinFET ist. Wenn der FinFET zum Beispiel ein Typ-n-FinFET ist, kann die Austrittsarbeitsschicht eine TaN-Schicht und eine Titan-Aluminium- (TiAl-) Schicht über der TaN-Schicht aufweisen. Wenn der FinFET ein Typ-p-FinFET ist, kann die Austrittsarbeitsschicht eine TaN-Schicht, eine TiN-Schicht über der TaN-Schicht, und eine TiAl-Schicht über der TiN-Schicht aufweisen. Das Material der Austrittsarbeitsschicht 97 wird in einigen Ausführungsformen ausgewählt, um seinen Austrittsarbeitswert derart abzustimmen, dass eine Zielschwellenspannung Vt im gebildeten Bauelement erzielt wird. Nach dem Bilden der Austrittsarbeitsschicht 97 wird das Füllmetall 98, das irgendein geeignetes leitfähiges Material, wie zum Beispiel W, Co, Cu, Al oder dergleichen, umfassen kann, über der Austrittsarbeitsschicht 97 gebildet, um die Vertiefung 90 zu füllen.
  • Nach dem Füllen des Füllmetalls 98 kann ein Planarisierungsprozess, wie zum Beispiel CMP, ausgeführt werden, um die überschüssigen Abschnitte der dielektrischen Gateschichten 92 und des Materials der Gateelektroden 94, welche über die obere Fläche des ILD 88 hinausragen, zu entfernen. Die verbleibenden Abschnitte des Materials der Gateelektroden 94 und der dielektrischen Gateschichten 92 bilden somit Ersatzgates der entstehenden FinFET-Vorrichtung 100. Die Gateelektroden 94, die dielektrischen Gateschichten 92 und die Grenzflächenschichten 96 können zusammen als „Gates“, „Gatestapel“ oder „Gatestrukturen“ bezeichnet werden. Die Gatestapel können sich entlang den Seitenwänden des Kanalbereichs der Finnen 58 erstrecken.
  • Die Bildung der dielektrischen Gateschichten 92 im Bereich 50B und im Bereich 50C kann gleichzeitig erfolgen, sodass die dielektrischen Gateschichten 92 in jedem der Bereiche aus denselben Materialien gebildet werden, und die Bildung der Gateelektroden 94 kann gleichzeitig erfolgen, sodass die Gateelektroden 94 in jedem der Bereiche aus denselben Materialien gebildet werden. In einigen Ausführungsformen können die dielektrischen Gateschichten 92 in jedem der Bereiche durch gesonderte Prozesse gebildet werden, sodass die dielektrischen Gateschichten 92 aus unterschiedlichen Materialien bestehen können, und die Gateelektroden 94 in jedem der Bereiche können durch gesonderte Prozesse gebildet werden, sodass die Gateelektroden 94 aus unterschiedlichen Materialien bestehen können. Bei der Verwendung gesonderter Prozesse können verschiedene Maskierungsschritte dazu verwendet werden, angemessene Bereiche zu maskieren und freizulegen.
  • Als nächstes wird in den 22A und 22B ein an ILD 108 über dem ILD 88 aufgebracht. In einer Ausführungsform ist das ILD 108 ein fließfähiger Film gebildet durch ein fließbares CVD-Verfahren. In einigen Ausführungsformen wird das ILD 108 aus einem dielektrischen Material, wie zum Beispiel PSG, BSG, BPSG, USG oder dergleichen, gebildet, und kann durch irgendein geeignetes Verfahren, wie zum Beispiel CVD und PECVD, aufgebracht werden.
  • Als nächstes wird in den 23A und 23B der Kontakt 110 durch das ILD 108 gebildet, und die Kontakte 112 werden durch die beiden ILD 88 und 108 gebildet. In einigen Ausführungsformen kann ein Temperprozess durchgeführt werden, um an der Grenzfläche zwischen den epitaxialen Source/Drain-Bereichen 82 und den Kontakten 112 ein Silizid zu bilden, bevor die Kontakte 112 gebildet werden. Der Kontakt 110 ist mit der Gateelektrode 94 elektrisch verbunden, und die Kontakte 112 sind mit den epitaxialen Source/Drain-Bereichen 82 elektrisch verbunden. Die 23A und 23B stellten die Kontakte 110 und 112 in einem selben Querschnitt dar; in anderen Ausführungsformen können die Kontakte 110 und 112 jedoch in verschiedenen Querschnitten angeordnet sein. Ferner dienen die Positionen der Kontakte 110 und 112 in den 23A und 23B nur der Veranschaulichung und sind in keiner Weise als einschränkend auszulegen. Zum Beispiel kann der Kontakt 110 vertikal auf die Finne 58 ausgerichtet sein, wie dargestellt, oder er kann an einer anderen Position an der Gateelektrode 94 angeordnet sein. Ferner können die Kontakte 112 vor dem, gleichzeitig mit dem oder nach dem Bilden des Kontakts 110 gebildet werden.
  • Variationen der offenbarten Ausführungsformen sind möglich und gelten als zur Gänze im Umfang der vorliegenden Offenbarung enthalten. Während das Abstimmen der Germaniumkonzentration im Kanalbereich als ein Beispiel für Typ-p-FinFET-Bauelemente verwendet worden ist, kann das Prinzip der vorliegenden Offenbarung auch für Typ-n-FinFET-Bauelemente verwendet werden. Zum Beispiel kann für ein Typ-n-FinFET-Bauelement aufweisend aus Siliziumkarbid geformte Finnen die Karbidkonzentration (z.B. ein spannungsinduzierendes Material für Silizium) abgestimmt werden, um dem Effekt des Typ-n-Dotierstoffs (z.B. Phosphor), der in den Kanalbereich diffundiert wird, entgegenzuwirken. Darüber hinaus erhöht sich die Konzentration von Germanium in der Gradientenunterschicht C (siehe zum Beispiel 6) der Silizium-Germanium-Schicht 53 von der unteren Fläche der Finne zum Substrat hin. Dies ist nur ein nichteinschränkendes Beispiel. Abhängig vom Profil der Konzentration des diffundierten Dotierstoffs (z.B. Bor) im Kanalbereich kann die Germaniumkonzentration in der Gradientenunterschicht C von der oberen Fläche der Finne zum Substrat hin sinken.
  • Ausführungsformen können Vorteile erzielen. Durch Abstimmen der Konzentration des spannungsinduzierenden Materials im Kanalbereich, um dem Effekt des vom Source-/Drain-Bereich in den Kanalbereich diffundierten Dotierstoffs entgegenzuwirken, wird eine im Wesentlichen einheitliche Schwellenspannung für das gebildete FinFET-Bauelement erzielt, und die Leistung des Fin-FET-Bauelements wird verbessert.
  • 26 stellt ein Ablaufdiagramm eines Verfahrens 1000 zum Herstellen eines Halbleiterbauelements gemäß einigen Ausführungsformen dar. Es sollte verstanden werden, dass die Ausführungsform des in 26 gezeigten Verfahrens nur ein Beispiel von vielen möglichen Ausführungsformen des Verfahrens ist. Ein durchschnittlich geschulter Fachmann würde viele Variationen, Alternativen und Modifikationen erkennen. Zum Beispiel können verschiedene Schritte, die in 26 dargestellt sind, hinzugefügt, entfernt, ersetzt, neu angeordnet und wiederholt werden.
  • Bezugnehmend auf 26 wird bei Block 1010 eine Finne gebildet, die aus einem Substrat hervorsteht, wobei die Finne aus Silizium-Germanium gebildet wird, wobei eine Konzentration von Germanium in der Finne entlang einer ersten Richtung von einer oberen Fläche der Finne zum Substrat hin variiert. Bei Block 1020 wird eine Gatestruktur über einem Kanalbereich der Finne gebildet, wobei eine Germaniumkonzentration im Kanalbereich von einer ersten Position des Kanalbereichs zu einer zweiten Position des Kanalbereichs zunimmt, wobei die erste Position und die zweite Position entlang der ersten Richtung ausgerichtet sind. Bei Block 1030 wird ein dotierter Source-/Drain-Bereich in der Finne und angrenzend an das Gate gebildet, wobei ein Dotierstoff des dotierten Source-/Drain-Bereichs in den Kanalbereich der Finne diffundiert, wobei eine Konzentration des Dotierstoffs im Kanalbereich entlang der ersten Richtung variiert, wobei die Konzentration des Dotierstoffs von der ersten Position des Kanalbereichs zur zweiten Position des Kanalbereichs abnimmt.
  • Im Einklang mit einer Ausführungsform umfasst ein Halbleiterbauelement ein Substrat; eine Finne, die über dem Substrat hervorsteht, die Finne aufweisend ein Verbundhalbleitermaterial, welches ein Halbleitermaterial und einen ersten Dotierstoff enthält, der erste Dotierstoff aufweisend eine andere Gitterkonstante als das Halbleitermaterial, wobei sich eine Konzentration des ersten Dotierstoffs in der Finne entlang einer ersten Richtung von einer oberen Fläche der Finne zum Substrat hin ändert; eine Gatestruktur über der Finne; einen Kanalbereich in der Finne und direkt unter der Gatestruktur; und Source/Drain-Bereiche an gegenüberliegenden Seiten der Gatestruktur, die Source/Drain-Bereiche aufweisend einen zweiten Dotierstoff, wobei sich eine Konzentration des zweiten Dotierstoffs im Kanalbereich entlang der ersten Richtung ändert, wobei die Konzentration des zweiten Dotierstoffs an einer ersten Position innerhalb des Kanalbereichs höher ist, als an einer zweiten Position innerhalb des Kanalbereichs, wobei die Konzentration des ersten Dotierstoffs an der ersten Position niedriger ist, als an der zweiten Position. In einer Ausführungsform ist das Verbundhalbleitermaterial Silizium-Germanium, das Halbleitermaterial ist Silizium und der erste Dotierstoff ist Germanium. In einer Ausführungsform weist der Kanalbereich ein erstes Segment auf, wobei sich die Konzentration des ersten Dotierstoffs im ersten Segment entlang der ersten Richtung erhöht, und die Konzentration des zweiten Dotierstoffs im ersten Segment entlang der ersten Richtung kontinuierlich abnimmt. In einer Ausführungsform weist das Halbleiterbauelement ferner eine Kappenschicht über dem Kanalbereich der Finne auf, wobei die Kappenschicht im Wesentlichen frei vom ersten Dotierstoff ist. In einer Ausführungsform weist die Finne ein erstes Segment auf, wobei sich die Konzentration des ersten Dotierstoffs im ersten Segment entlang der ersten Richtung erhöht. In einer Ausführungsform weist die Finne ferner ein zweites Segment zwischen dem ersten Segment und dem Substrat auf, wobei die Konzentration des ersten Dotierstoffs im zweiten Segment niedriger ist, als eine niedrigste Konzentration des ersten Dotierstoffs im ersten Segment. In einer Ausführungsform weist die Finne ferner ein drittes Segment zwischen dem ersten Segment und dem zweiten Segment auf, und die Konzentration des ersten Dotierstoffs im dritten Segment ist einheitlich. In einer Ausführungsform ist die Konzentration des ersten Dotierstoffs im dritten Segment im Wesentlichen gleich einer höchsten Konzentration des ersten Dotierstoffs im ersten Segment. In einer Ausführungsform weist die Finne ferner ein viertes Segment über dem ersten Segment auf, wobei das erste Segment zwischen dem vierten Segment und dem dritten Segment angeordnet ist, wobei die Konzentration des ersten Dotierstoffs im vierten Segment einheitlich ist. In einer Ausführungsform ist die Konzentration des ersten Dotierstoffs im vierten Segment niedriger als die Konzentration des ersten Dotierstoffs im dritten Segment. In einer Ausführungsform umfasst die Finne eine Pufferschicht, eine erste Unterschicht über der Pufferschicht und eine zweite Unterschicht über der ersten Unterschicht, wobei die Konzentration des ersten Dotierstoffs in der ersten Unterschicht einen ersten Wert aufweist, die Konzentration des ersten Dotierstoffs in der zweiten Unterschicht einen zweiten Wert kleiner als der erste Wert aufweist, wobei die Konzentration des ersten Dotierstoffs in der Pufferschicht einen dritten Wert kleiner als der zweite Wert aufweist.
  • Im Einklang mit einer Ausführungsform umfasst ein Halbleiterbauelement eine Finne über einem Substrat, die Finne aufweisend Silizium-Germanium; eine Gatestruktur über der Finne; einen Kanalbereich in der Finne, wobei die Gatestruktur über dem Kanalbereich angeordnet ist, sich eine Konzentration von Germanium im Kanalbereich entlang einer ersten Richtung von einer oberen Fläche der Finne distal zum Substrat zum Substrat hin verändert, wobei sich eine Konzentration von Germanium von einer ersten Position des Kanalbereichs zu einer zweiten Position des Kanalbereichs erhöht, wobei die erste Position und die zweite Position entlang der ersten Richtung ausgerichtet sind; und einen Source/Drain-Bereich in der Finne und angrenzend an die Gatestruktur, der Source/Drain-Bereich aufweisend einen Dotierstoff, wobei sich eine Konzentration des Dotierstoffs im Kanalbereich entlang der ersten Richtung verändert, wobei eine Konzentration des Dotierstoffs von der ersten Position des Kanalbereichs zur zweiten Position des Kanalbereichs sinkt. In einer Ausführungsform ist der Dotierstoff Bor oder Antimon. In einer Ausführungsform weist der Source/Drain-Bereich eine erste Unterschicht, eine zweite Unterschicht über der ersten Unterschicht und eine dritte Unterschicht über der zweiten Unterschicht auf, wobei die erste Unterschicht eine erste Konzentration des Dotierstoffs, die zweite Unterschicht eine zweite Konzentration des Dotierstoffs und die dritte Unterschicht eine dritte Konzentration des Dotierstoffs aufweist, wobei die dritte Konzentration höher ist, als die zweite Konzentration, und die zweite Konzentration höher ist, als die erste Konzentration. In einer Ausführungsform weist die Finne eine Gradientenschicht auf, wobei sich die Germaniumkonzentration in der Gradientenschicht entlang der ersten Richtung erhöht. In einer Ausführungsform weist die Finne ferner eine Pufferschicht zwischen der Gradientenschicht und dem Substrat auf, wobei die Konzentration von Germanium in der Pufferschicht niedriger ist, als die Germaniumkonzentration in der Gradientenschicht.
  • Im Einklang mit einer Ausführungsform umfasst ein Verfahren das Bilden einer Finne, die aus einem Substrat hervorsteht, wobei die Finne aus Silizium-Germanium gebildet wird, wobei sich eine Konzentration von Germanium in der Finne entlang einer ersten Richtung von einer oberen Fläche der Finne zum Substrat hin verändert; das Bilden eines Gates über dem Kanalbereich der Finne, wobei sich eine Konzentration von Germanium im Kanalbereich von einer ersten Position des Kanalbereichs zu einer zweiten Position des Kanalbereichs erhöht, wobei die erste Position und die zweite Position entlang der ersten Richtung ausgerichtet sind; und das Bilden eines einen Source/Drain-Bereichs in der Finne und angrenzend an das Gate, wobei ein Dotierstoff des dotierten Source/Drain-Bereichs in den Kanalbereich der Finne diffundiert, wobei eine Konzentration des Dotierstoffs im Kanalbereich entlang der ersten Richtung variiert, wobei die Konzentration des Dotierstoffs von der ersten Position des Kanalbereichs zur zweiten Position des Kanalbereichs sinkt. In einer Ausführungsform umfasst das Bilden der Finne das Bilden der Finne durch Ausführen eines Epitaxieprozesses unter Verwendung einer Mehrzahl von Vorstufen, wobei ein Mischungsverhältnis der Mehrzahl von Vorstufen während des Epitaxieprozesses variiert wird, um die Konzentration von Germanium entlang der ersten Richtung in der Finne zu verändern. In einer Ausführungsform umfasst das Bilden der Finne das Bilden einer Gradientenschicht der Finne durch einen Epitaxieprozess unter Verwendung einer Mehrzahl von Vorstufen, wobei sich die Germaniumkonzentration in der Gradientenschicht entlang der ersten Richtung erhöht, wobei während des Epitaxieprozesses ein Mischungsverhältnis der Mehrzahl von Vorstufen unverändert bleibt und eine Temperatur des Epitaxieprozess von einer ersten Temperatur auf eine zweite Temperatur erhöht wird. In einer Ausführungsform wird die Konzentration von Germanium in der Finne im Einklang mit der Konzentration des diffundierten Dotierstoffs in einem Kanalbereich der Finne gebildet, um eine einheitliche Schwellenspannung entlang der ersten Richtung zu erzielen.
  • Die vorstehende Beschreibung stellt Merkmale verschiedener Ausführungsformen dar, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute werden erkennen, dass sie die vorliegende Offenbarung problemlos als eine Grundlage für die Entwicklung oder Modifizierung anderer Prozesse und Strukturen zum Ausführen derselben Aufgaben und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden können. Fachleute sollten ferner erkennen, dass derartige äquivalente Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sie verschiedenste Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung aufweisend: ein Substrat; eine Finne, die über das Substrat hervorsteht, die Finne aufweisend ein Verbundhalbleitermaterial, das ein Halbleitermaterial und einen ersten Dotierstoff enthält, der erste Dotierstoff aufweisend eine andere Gitterkonstante als das Halbleitermaterial, wobei sich eine Konzentration des ersten Dotierstoffs in der Finne entlang einer ersten Richtung von einer oberen Fläche der Finne zum Substrat hin verändert; eine Gatestruktur über der Finne; einen Kanalbereich in der Finne und direkt unter der Gatestruktur; und Source/Drain-Bereiche an gegenüberliegenden Seiten der Gatestruktur, die Source/Drain-Bereiche aufweisend einen zweiten Dotierstoff, wobei sich eine Konzentration des zweiten Dotierstoffs im Kanalbereich entlang der ersten Richtung verändert, wobei die Konzentration des zweiten Dotierstoffs a einer ersten Position innerhalb des Kanalbereichs höher ist, als an einer zweiten Position innerhalb des Kanalbereichs, wobei die Konzentration des ersten Dotierstoffs an der ersten Position niedriger ist, als an der zweiten Position.
  2. Halbleitervorrichtung nach Anspruch 1, wobei das Verbundhalbleitermaterial Silizium-Germanium ist, das Halbleitermaterial Silizium ist und der erste Dotierstoff Germanium ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei der Kanalbereich ein erstes Segment aufweist, wobei sich die Konzentration des ersten Dotierstoffs im ersten Segment entlang der ersten Richtung erhöht, und die Konzentration des zweiten Dotierstoffs im ersten Segment entlang der ersten Richtung kontinuierlich sinkt.
  4. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, ferner aufweisend eine Kappenschicht über dem Kanalbereich der Finne, wobei die Kappenschicht im Wesentlichen frei vom ersten Dotierstoff ist.
  5. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei die Finne ein erstes Segment aufweist, wobei sich die Konzentration des ersten Dotierstoffs im ersten Segment entlang der ersten Richtung kontinuierlich erhöht.
  6. Halbleitervorrichtung nach Anspruch 5, wobei die Finne ferner ein zweites Segment zwischen dem ersten Segment und dem Substrat aufweist, wobei die Konzentration des ersten Dotierstoffs im zweiten Segment niedriger ist, als eine niedrigste Konzentration des ersten Dotierstoffs im ersten Segment.
  7. Halbleitervorrichtung nach Anspruch 6, wobei die Finne ferner ein drittes Segment zwischen dem ersten Segment und dem zweiten Segment aufweist, und die Konzentration des ersten Dotierstoffs im dritten Segment einheitlich ist.
  8. Halbleitervorrichtung nach Anspruch 7, wobei die Konzentration des ersten Dotierstoffs im dritten Segment im Wesentlichen gleich einer höchsten Konzentration des ersten Dotierstoffs im ersten Segment ist.
  9. Halbleitervorrichtung nach Anspruch 7 oder 8, wobei die Finne ferner ein viertes Segment über dem ersten Segment aufweist, mit dem ersten Segment zwischen dem vierten Segment und dem dritten Segment, wobei die Konzentration des ersten Dotierstoffs im vierten Segment einheitlich ist.
  10. Halbleitervorrichtung nach Anspruch 9, wobei die Konzentration des ersten Dotierstoffs im vierten Segment im Wesentlichen niedriger ist, als die Konzentration des ersten Dotierstoffs im dritten Segment.
  11. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei die Finne eine Pufferschicht, eine erste Unterschicht über der Pufferschicht und eine zweite Unterschicht über der ersten Unterschicht aufweist, wobei die Konzentration des ersten Dotierstoffs in der ersten Unterschicht einen ersten Wert aufweist, die Konzentration des ersten Dotierstoffs in der zweiten Unterschicht einen zweiten Wert kleiner als der erste Wert aufweist, wobei die Konzentration des ersten Dotierstoffs in der Pufferschicht einen dritten Wert kleiner als der zweite Wert aufweist.
  12. Halbleitervorrichtung aufweisend: eine Finne über einem Substrat, die Finne aufweisend Silizium-Germanium; eine Gatestruktur über der Finne; einen Kanalbereich in der Finne, wobei die Gatestruktur über dem Kanalbereich angeordnet ist, sich eine Konzentration von Germanium im Kanalbereich entlang einer ersten Richtung von einer oberen Fläche der Finne distal zum Substrat zum Substrat hin verändert, wobei eine Konzentration von Germanium von einer ersten Position des Kanalbereichs zu einer zweiten Position des Kanalbereichs zunimmt, wobei die erste Position und die zweite Position entlang der ersten Richtung ausgerichtet sind; und einen Source/Drain-Bereich in der Finne und angrenzend an die Gatestruktur, der Source-/Drain-Bereich aufweisend einen Dotierstoff, wobei sich eine Konzentration des Dotierstoffs im Kanalbereich entlang der ersten Richtung verändert, wobei eine Konzentration des Dotierstoffs von der ersten Position des Kanalbereichs zur zweiten Position des Kanalbereichs sinkt.
  13. Halbleitervorrichtung nach Anspruch 12, wobei der Dotierstoff Bor oder Antimon ist.
  14. Halbleitervorrichtung nach Anspruch 12 oder 13, wobei der Source/Drain-Bereich eine erste Unterschicht, eine zweite Unterschicht über der ersten Unterschicht und eine dritte Unterschicht über der zweiten Unterschicht aufweist, wobei die erste Unterschicht eine erste Konzentration des Dotierstoffs, die zweite Unterschicht eine zweite Konzentration des Dotierstoffs und die dritte Unterschicht eine dritte Konzentration des Dotierstoffs aufweist, wobei die dritte Konzentration höher ist, als die zweite Konzentration, und die zweite Konzentration höher ist, als die erste Konzentration.
  15. Halbleitervorrichtung nach einem der vorstehenden Ansprüche 12 bis 14, wobei die Finne eine Gradientenschicht aufweist, wobei die Germaniumkonzentration in der Gradientenschicht entlang der ersten Richtung zunimmt.
  16. Halbleitervorrichtung nach Anspruch 15, wobei die Finne ferner eine Pufferschicht zwischen der Gradientenschicht und dem Substrat aufweist, wobei die Konzentration von Germanium in der Pufferschicht niedriger ist, als die Germaniumkonzentration in der Gradientenschicht.
  17. Verfahren umfassend: Bilden einer Finne, die aus einem Substrat hervorsteht, wobei die Finne aus Silizium-Germanium gebildet wird, wobei eine Konzentration von Germanium in der Finne entlang einer ersten Richtung von einer oberen Fläche der Finne zum Substrat hin variiert; Bilden eines Gates über dem Kanalbereich der Finne, wobei eine Germaniumkonzentration im Kanalbereich von einer ersten Position des Kanalbereichs zu einer zweiten Position des Kanalbereichs zunimmt, wobei die erste Position und die zweite Position entlang der ersten Richtung ausgerichtet sind; und Bilden eines dotierten Source-/Drain-Bereichs in der Finne und angrenzend an das Gate, wobei ein Dotierstoff des dotierten Source-/Drain-Bereichs in den Kanalbereich der Finne diffundiert, wobei eine Konzentration des Dotierstoffs im Kanalbereich entlang der ersten Richtung variiert, wobei die Konzentration des Dotierstoffs von der ersten Position des Kanalbereichs zur zweiten Position des Kanalbereichs sinkt.
  18. Verfahren nach Anspruch 17, wobei das Bilden der Finne das Bilden der Finne durch Ausführen eines Epitaxieprozesses unter Verwendung einer Mehrzahl von Vorstufen umfasst, wobei ein Mischungsverhältnis der Mehrzahl von Vorstufen während des Epitaxieprozesses variiert wird, um die Konzentration von Germanium entlang der ersten Richtung in der Finne zu verändern.
  19. Verfahren nach Anspruch 17 oder 18, wobei das Bilden der Finne das Bilden einer Gradientenschicht der Finne durch einen Epitaxieprozess unter Verwendung einer Mehrzahl von Vorstufen umfasst, wobei sich die Germaniumkonzentration in der Gradientenschicht entlang der ersten Richtung erhöht, wobei während des Epitaxieprozesses ein Mischungsverhältnis der Mehrzahl von Vorstufen unverändert bleibt und eine Temperatur des Epitaxieprozesses von einer ersten Temperatur auf eine zweite Temperatur erhöht wird.
  20. Verfahren nach einem der vorstehenden Ansprüche 17 bis 19, wobei die Konzentration von Germanium in der Finne im Einklang mit der Konzentration des diffundierten Dotierstoffs in einem Kanalbereich der Finne gebildet wird, um eine einheitliche Schwellenspannung entlang der ersten Richtung zu erzielen.
DE102019118376.6A 2018-10-31 2019-07-08 Finfet-vorrichtung und verfahren zum bilden derselben Pending DE102019118376A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/177,072 US10868183B2 (en) 2018-10-31 2018-10-31 FinFET device and methods of forming the same
US16/177,072 2018-10-31

Publications (1)

Publication Number Publication Date
DE102019118376A1 true DE102019118376A1 (de) 2020-04-30

Family

ID=70327453

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019118376.6A Pending DE102019118376A1 (de) 2018-10-31 2019-07-08 Finfet-vorrichtung und verfahren zum bilden derselben

Country Status (5)

Country Link
US (3) US10868183B2 (de)
KR (1) KR102291301B1 (de)
CN (1) CN111129143B (de)
DE (1) DE102019118376A1 (de)
TW (1) TWI729539B (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10868183B2 (en) 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and methods of forming the same
US10811411B1 (en) * 2019-07-02 2020-10-20 Globalfoundries Inc. Fin-type field effect transistor with reduced fin bulge and method
US11424347B2 (en) * 2020-06-11 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US20220223422A1 (en) * 2021-01-14 2022-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Surface Oxidation Control of Metal Gates Using Capping Layer
CN114284333A (zh) * 2021-06-02 2022-04-05 青岛昇瑞光电科技有限公司 一种半导体结构、器件和制造方法
WO2023004292A1 (en) * 2021-07-19 2023-01-26 San Jose State University Research Foundation Variable channel doping in vertical transistor
TW202401821A (zh) * 2022-06-28 2024-01-01 美商應用材料股份有限公司 用於環繞式閘極裝置的漸變超晶格結構

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6150243A (en) * 1998-11-05 2000-11-21 Advanced Micro Devices, Inc. Shallow junction formation by out-diffusion from a doped dielectric layer through a salicide layer
KR100487566B1 (ko) * 2003-07-23 2005-05-03 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 형성 방법
CN100561689C (zh) * 2004-06-24 2009-11-18 应用材料股份有限公司 用于形成晶体管的方法
KR100555569B1 (ko) 2004-08-06 2006-03-03 삼성전자주식회사 절연막에 의해 제한된 채널영역을 갖는 반도체 소자 및 그제조방법
JP2006100599A (ja) * 2004-09-29 2006-04-13 Toshiba Corp 半導体装置及びその製造方法
JP2007258485A (ja) 2006-03-23 2007-10-04 Toshiba Corp 半導体装置及びその製造方法
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8847281B2 (en) 2012-07-27 2014-09-30 Intel Corporation High mobility strained channels for fin-based transistors
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
CN111968976A (zh) * 2013-06-20 2020-11-20 英特尔公司 具有掺杂的子鳍片区域的非平面半导体器件及其制造方法
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9362277B2 (en) 2014-02-07 2016-06-07 Globalfounries Inc. FinFET with multilayer fins for multi-value logic (MVL) applications and method of forming
CN104952922B (zh) * 2014-03-27 2019-05-21 中芯国际集成电路制造(上海)有限公司 鳍型场效应晶体管及其制造方法
US9390976B2 (en) * 2014-05-01 2016-07-12 International Business Machines Corporation Method of forming epitaxial buffer layer for finFET source and drain junction leakage reduction
US9590053B2 (en) * 2014-11-25 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Methodology and structure for field plate design
US9343300B1 (en) * 2015-04-15 2016-05-17 Globalfoundries Inc. Methods of forming source/drain regions for a PMOS transistor device with a germanium-containing channel region
US9362311B1 (en) * 2015-07-24 2016-06-07 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10115808B2 (en) * 2016-11-29 2018-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. finFET device and methods of forming
US10665698B2 (en) * 2018-10-19 2020-05-26 International Business Machines Corporation Reducing gate-induced-drain-leakage current in a transistor by forming an enhanced band gap layer at the channel-to-drain interface
US10868183B2 (en) * 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and methods of forming the same

Also Published As

Publication number Publication date
KR102291301B1 (ko) 2021-08-23
US11626518B2 (en) 2023-04-11
TWI729539B (zh) 2021-06-01
CN111129143B (zh) 2023-08-22
US20210193830A1 (en) 2021-06-24
KR20200050345A (ko) 2020-05-11
CN111129143A (zh) 2020-05-08
US10868183B2 (en) 2020-12-15
US20200135913A1 (en) 2020-04-30
TW202025312A (zh) 2020-07-01
US20230223477A1 (en) 2023-07-13

Similar Documents

Publication Publication Date Title
DE102019117191B4 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102019118376A1 (de) Finfet-vorrichtung und verfahren zum bilden derselben
DE102020107101B3 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE102017127554B3 (de) Halbleiterfabrikationsverfahren mit Vermeidung von Gatehöhenverlust in Planarisierungsprozessen
DE102019116328B4 (de) Halbleiterbauelement und verfahren
DE102019102135B4 (de) Verfahren zum herstellen einer halbleitervorrichtung
DE102019116036B4 (de) Halbleitervorrichtung und verfahren
DE102019109857A1 (de) Halbleiter-bauelement und herstellungsverfahren
DE102019117011B4 (de) Halbleitervorrichtung und herstellungsverfahren
DE102019111297B4 (de) Halbleiter-Bauelement und Verfahren
DE102020109491A1 (de) Halbleitervorrichtung und verfahren
DE102017124779A1 (de) Halbleitervorrichtung und ihr Herstellungsverfahren
DE102019113052A1 (de) Halbleiterbauelement und verfahren
DE102020109608A1 (de) Dummy-finnen und verfahren zu deren herstellung
DE102018125383A1 (de) FinFET Vorrichtung und Verfahren zu deren Bildung
DE102019209318B4 (de) Halbleitervorrichtung mit integrierter Einzeldiffusionsunterbrechung und Herstellungsverfahren hierfür
DE102018106191B4 (de) Verfahren zur selektiven bildung von gate-abstandshaltern eines finfets mittels eines fluorierungsprozesses
DE102017123359B4 (de) Finnen-feldeffekttransistor-bauelement und verfahren
DE102021103538A1 (de) Halbleitervorrichtung und verfahren
DE102021105733A1 (de) Kontaktsteckerstruktur eines halbleiterbauelements und verfahren zum bilden derselben
DE102020115408A1 (de) Halbleitervorrichtung und verfahren
DE102017127205B4 (de) Verfahren zur herstellung eines halbleiter-bauelements
DE102022132143A1 (de) Verfahren zum herstellen von halbleitervorrichtungen und halbleitervorrichtungen
DE102017126435A1 (de) Fin-feldeffekttransistorvorrichtung und verfahren
DE102022100442A1 (de) Transistor-source-/drain-bereiche und verfahren zu deren herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication