DE102017126435A1 - Fin-feldeffekttransistorvorrichtung und verfahren - Google Patents

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Abstract

Ein Verfahren umfasst ein Ausbilden einer Halbleiterabdeckschicht über einer ersten Finne in einem ersten Gebiet eines Substrats; Ausbilden einer dielektrischen Schicht über der Halbleiterabdeckschicht; und Ausbilden eines Isolationsmaterials über der dielektrischen Schicht, wobei sich eine obere Fläche des Isolationsmaterials weiter weg vom Substrat erstreckt als eine obere Fläche der ersten Finne. Das Verfahren umfasst ferner ein Aussparen des Isolationsmaterials, um einen oberen Abschnitt der ersten Finne freizulegen; und Ausbilden einer Gatestruktur über dem oberen Abschnitt der ersten Finne.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/552,986 , die am 31. August 2017 mit dem Titel „Fin Field-Effect Transistor Device and Method“ eingereicht wurde und die hier durch Referenz in ihrer Gänze aufgenommen ist.
  • STAND DER TECHNIK
  • Die Halbleiterindustrie hat aufgrund fortwährender Verbesserungen der Integrationsdichte einer Vielfalt von elektronischen Bauelementen (z.B. Transistoren, Dioden, Widerständen, Kondensatoren usw.) ein sehr schnelles Wachstum erfahren. Zum größten Teil stammt diese Verbesserung der Integrationsdichte von wiederholten Verringerungen der minimalen Merkmalgröße, wodurch ermöglicht wird, dass mehr Komponenten in einen bestimmten Bereich integriert werden.
  • Fin-Feldeffekttransistorvorrichtungen (FinFET-Vorrichtungen) werden zunehmend in integrierten Schaltungen verwendet. FinFET-Vorrichtungen weisen eine dreidimensionale Struktur auf, die eine von einem Substrat hervorstehende Halbleiterfinne umfasst. Eine Gatestruktur, die zum Steuern des Flusses von Ladungsträgern innerhalb eines leitfähigen Kanals der FinFET-Vorrichtung ausgelegt ist, umschließt die Halbleiterfinne. Zum Beispiel umschließt in einer Tri-Gate-FinFET-Vorrichtung die Gatestruktur drei Seiten der Halbleiterfinne, wodurch leitfähige Kanäle auf drei Seiten der Halbleiterfinne gebildet werden.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1 zeigt eine perspektivische Ansicht eines Fin-Feldeffekttransistors (FinFET) gemäß einigen Ausführungsformen.
    • 2 bis 13, 14A, 14B, 14C, 15 bis 20, 21A und 21B zeigen Querschnittsansichten einer FinFET-Vorrichtung bei verschiedenen Fertigungsstufen gemäß einigen Ausführungsformen.
    • 22 zeigt ein Ablaufdiagramm eines Verfahrens zum Ausbilden einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Ausführungsformen der vorliegenden Offenbarung werden im Kontext des Ausbildens einer FinFET-Vorrichtung und insbesondere im Kontext des Ausbildens von Liner-Schichten über Halbleiterfinnen, um die Oxidation der Halbleiterfinnen während thermischer Ausheilungsprozesse zu verhindern oder zu reduzieren, besprochen. Jedoch wird ein Fachmann leicht erkennen, dass die in der vorliegenden Offenbarung offenbarten Verfahren in anderen Vorrichtungen oder Anwendungen, z.B. planaren Vorrichtungen, verwendet werden können.
  • 1 zeigt ein Beispiel eines FinFET 30 in einer perspektivischen Ansicht. Der FinFET 30 umfasst ein Substrat 50, das eine Finne 64 aufweist. Die Finne 64 steht über benachbarten Isolationsgebieten 62, die auf gegenüberliegenden Seiten der Finne 64 angeordnet sind, hervor. Ein Gatedielektrikum 66 befindet sich entlang von Seitenwänden und über einer oberen Fläche der Finne 64, und eine Gateelektrode 68 befindet sich über dem Gatedielektrikum 66. Source-/Draingebiete 80 befinden sich in der Finne auf entgegengesetzten Seiten des Gatedielektrikums 66 und der Gateelektrode 68. 1 zeigt ferner Referenzquerschnitte, die in späteren Figuren verwendet werden. Der Querschnitt B-B erstreckt sich entlang einer Längsachse der Gateelektrode 68 des FinFET 30. Der Querschnitt A-A ist senkrecht zum Querschnitt B-B und verläuft entlang einer Längsachse der Finne 64 und zum Beispiel in einer Richtung eines Stromflusses zwischen den Source-/Draingebieten 80. Der Querschnitt C-C ist zum Querschnitt B-B parallel und verläuft quer durch das Source-/Draingebiet 80. Nachfolgende Figuren beziehen sich zur Klarheit auf diese Referenzquerschnitte.
  • 2 bis 13, 14A, 14B, 14C, 15 bis 20, 21A und 21B sind Querschnittsansichten einer FinFET-Vorrichtung 100 bei verschiedenen Fertigungsstufen gemäß einigen Ausführungsformen. Die FinFET-Vorrichtung 100 ist dem FinFET 30 in 1 mit der Ausnahme mehrerer Finnen ähnlich. 2 bis 12 zeigen Querschnittsansichten der FinFET-Vorrichtung 100 entlang des Querschnitts B-B, 13 und 14A zeigen Querschnittsansichten der FinFET-Vorrichtung 100 entlang des Querschnitts A-A, 14B und 14C zeigen Querschnittsansichten der FinFET-Vorrichtung 100 entlang des Querschnitts C-C, 15 bis 20 und 21A zeigen Querschnittsansichten der FinFET-Vorrichtung 100 entlang des Querschnitts A-A und 21B zeigt eine Querschnittsansicht der FinFET-Vorrichtung 100 entlang des Querschnitts B-B.
  • 2 zeigt eine Querschnittsansicht eines Substrats 50. Das Substrat 50 kann ein Halbleitersubstrat, wie z.B. ein Bulk-Halbleiter, ein SOI-Substrat (Halbleiter auf einem Isolator) oder dergleichen sein, das dotiert (z.B. mit einem p-Typ- oder einem n-Typ-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie z.B. ein Silizium-Wafer, sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolationsschicht ausgebildet ist. Die Isolationsschicht kann zum Beispiel eine vergrabene OxidSchicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht wird auf einem Substrat, typischerweise Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie z.B. ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium, Germanium, einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid umfasst, einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP umfasst, oder Kombinationen davon umfassen.
  • Wie in 2 dargestellt, umfasst das Substrat einen ersten Abschnitt in einem Gebiet 200 und einen zweiten Abschnitt in einem Gebiet 300. Der erste Abschnitt des Substrats 50 im Gebiet 200 kann verwendet werden, um P-Kanal-Vorrichtungen, wie z.B. P-Kanal-Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) auszubilden, und der zweite Abschnitt des Substrats 50 im Gebiet 300 kann zum Ausbilden von N-Kanal-Vorrichtungen, wie z.B. N-Kanal-MOSFETs, verwendet werden. Daher kann das Gebiet 200 als ein PMOS-Gebiet bezeichnet werden, und das Gebiet 300 kann als ein NMOS-Gebiet bezeichnet werden. In einigen Ausführungsformen werden P-Kanal-Vorrichtungen (oder N-Kanal-Vorrichtungen) sowohl im Gebiet 200 als auch im Gebiet 300 ausgebildet.
  • Als Nächstes wird unter Bezugnahme auf 3 ein Abschnitt des Substrats 50 im Gebiet 200 durch ein Halbleitermaterial 50A, wie z.B. ein epitaktisches Halbleitermaterial, ersetzt, das zum Ausbilden eines entsprechenden Typs von Vorrichtung (z.B. einer P-Kanal-Vorrichtung) im Gebiet 200 geeignet ist. Zum Beispiel kann das Halbleitermaterial 50A ein epitaktisch aufgewachsenes Siliziumgermanium sein oder umfassen. Um das Halbleitermaterial 50A auszubilden, wird eine Maskenschicht 53, die eine lichtempfindliche Schicht, wie z.B. ein Fotolack, sein kann, unter Verwendung einer chemischen Gasphasenabscheidung (CVD), einer physikalischen Gasphasenabscheidung (PVD), einer Rotationsbeschichtung oder eines anderen geeigneten Abscheidungsverfahrens über dem Substrat 50 ausgebildet. Die Maskenschicht 53 wird dann z.B. unter Verwendung von fotolithografischen und Strukturierungstechniken strukturiert. Die strukturierte Maskenschicht 53 deckt das Gebiet 300 ab, aber legt das Gebiet 200 frei, wie in 3 dargestellt. Ein freigelegter Abschnitt des Substrats 500 im Gebiet 200 wird dann mithilfe eines geeigneten Ätzprozesses, wie z.B. eines reaktiven Ionenätzens (RIE), eines Neutralstrahlätzens (NBE), dergleichen oder einer Kombination davon, entfernt, um eine Aussparung (nicht dargestellt) im Gebiet 200 auszubilden.
  • Als Nächstes wird eine Epitaxie durchgeführt, um das Halbleitermaterial 50A in den Aussparungen im Gebiet 200 aufzuwachsen. Das epitaktisch aufgewachsene Halbleitermaterial 50A kann während des Aufwachsens in-situ dotiert werden, was die Notwendigkeit für vorherige und nachfolgende Implantationen verhindern kann, obwohl In-situ- und Implantationsdotierung zusammen verwendet werden können. Nach der Epitaxie kann die Maskenschicht 53 mithilfe eines geeigneten Entfernungsprozesses, wie z.B. eines Ätzens oder Plasmaveraschens, entfernt werden. Ein Planarisierungsprozess, wie z.B. ein chemischmechanisches Polieren (CMP), kann dann durchgeführt werden, um die obere Fläche des Halbleitermaterials 50A mit der oberen Fläche des Substrats 50 auszurichten. 3 zeigt auch eine Grenzfläche 63 zwischen dem Halbleitermaterial 50A und dem Substrat 50, die eine gerade Linie, wie in 3 dargestellt, sein kann oder nicht.
  • Fakultativ kann eine andere strukturierte Maskenschicht (nicht dargestellt) ausgebildet werden, um das Gebiet 200 abzudecken, während das Gebiet 300 freigelegt wird, und ein freigelegter Abschnitt des Substrats 50 im Gebiet 300 kann entfernt und durch ein epitaktisch aufgewachsenes Halbleitermaterial 50B ersetzt werden, was durch gebrochene Linie in 3 dargestellt ist. Das Halbleitermaterial 50B kann ein epitaktisches Halbleitermaterial sein oder umfassen, das zum Ausbilden eines entsprechenden Typs von Vorrichtung (z.B. N-Kanal-Vorrichtung) im Gebiet 300 geeignet ist. Zum Beispiel kann das Halbleitermaterial 50B ein epitaktisch aufgewachsenes Siliziumkarbid sein oder umfassen.
  • In einigen Ausführungsformen ist die auszubildende FinFET-Vorrichtung 100 eine Logikvorrichtung, der obere Abschnitt des PMOS-Gebiets (z.B. des Gebiets 200) wird durch das Halbleitermaterial 50A (z.B. Siliziumgermanium) ersetzt, und der obere Abschnitt des NMOS-Gebiets (z.B. des Gebiets 300) wird nicht durch das Halbleitermaterial 50B ersetzt, weswegen das NMOS-Gebiet (z.B. das Gebiet 300) ein gleiches Material (z.B. Silizium) aufweist wie das Substrat 50. In einer anderen Ausführungsform ist die auszubildende FinFET-Vorrichtung 100 eine Hochleistungsvorrichtung, wobei in dem Fall die oberen Abschnitte des PMOS-Gebiets (z.B. des Gebiets 200) und des NMOS-Gebiets (z.B. des Gebiets 300) durch ein gleiches Halbleitermaterial-Siliziumkarbid (z.B. sind 50A und 50B Siliziumkarbid) ersetzt werden.
  • In anderen Ausführungsformen ersetzt das Halbleitermaterial 50B (z.B. ein epitaktisches Halbleitermaterial) einen Abschnitt des Substrats 50 im Gebiet 300, und ein Abschnitt des Substrats 50 im Gebiet 200 kann fakultativ durch das Halbleitermaterial 50A (z.B. ein epitaktisches Halbelitermaterial) ersetzt werden. In noch anderen Ausführungsformen werden die vorstehend beschriebenen epitaktischen Halbleitermaterialien (z.B. 50A und 50B) nicht ausgebildet, weswegen die in 3 dargestellte Verarbeitung ausgelassen werden kann. Die nachstehende Diskussion verwendet eine Ausführungsformausgestaltung für das Substrat 50, bei der das Halbleitermaterial 50A im ersten Gebiet 200 ausgebildet wird und das Halbleitermaterial 50B nicht im Gebiet 300 ausgebildet wird, wobei es sich versteht, dass die in 4 bis 21 dargestellte Verarbeitung auch auf andere vorstehend beschriebene Substratausgestaltungen angewendet werden kann. In der nachstehenden Diskussion wird ein Substrat 51 verwendet, um auf das Substrat 50 und die Materialien 50A/50B, falls ausgebildet, zu verweisen.
  • Die Halbleitermaterialien 50A und 50B (z.B. epitaktische Halbleitermaterialien) können eine Gitterkonstante(n) aufweisen, die größer als, im Wesentlichen gleich oder kleiner als die Gitterkonstante des Substrats 50 ist. Die Gitterkonstante(n) der Halbleitermaterialien 50A und 50B wird (werden) durch das (die) Material(ien) bestimmt, die aufgrund der Leitfähigkeitstypen (z.B. N-Typ oder P-Typ) der resultierenden FinFETs ausgewählt werden. Außerdem kann es vorteilhaft sein, ein Material in einem NMOS-Gebiet aufzuwachsen, das vom Material in einem PMOS-Gebiet verschieden ist. In verschiedenen Ausführungsformen können die Halbleitermaterialien (z.B. 50A, 50B) Siliziumgermanium, Siliziumkarbid, reines oder im Wesentlichen reines Germanium, einen III-V-Verbindungshalbleiter, einen II-VI-Verbindungshalbleiter, oder dergleichen umfassen. Zum Beispiel umfassen die verfügbaren Materialien zum Ausbilden eines Verbindungshalbleiters InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen, sind aber nicht darauf beschränkt.
  • Als Nächstes wird unter Bezugnahme auf 4 das Substrat 51 z.B. unter Verwendung fotolithografischer und Ätztechniken strukturiert. Zum Beispiel wird eine Maskenschicht, wie z.B. eine Pad-Oxidschicht (nicht dargestellt) und eine darüberliegende Pad-Nitridschicht (nicht dargestellt), über dem Substrat 51 ausgebildet. Die Pad-Oxidschicht kann ein Dünnfilm sein, der Siliziumoxid umfasst, welches zum Beispiel unter Verwendung eines thermischen Oxidationsprozesses ausgebildet wird. Die Pad-Oxidschicht kann als eine Haftschicht zwischen dem Substrat 51 und der darüberliegenden Pad-Nitridschicht wirken. In einigen Ausführungsformen wird die Pad-Nitridschicht aus Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, Siliziumkarbonitrid, dergleichen, oder einer Kombination davon ausgebildet, und kann zum Beispiel unter Verwendung einer chemischen Niederdruck-Gasphasenabscheidung (LPCVD) oder einer chemischen Plasma-unterstützten Gasphasenabscheidung (PECVD) ausgebildet werden.
  • Die Maskenschicht kann unter Verwendung fotolithografischer Techniken strukturiert werden. Im Allgemeinen verwenden fotolithografische Techniken ein Fotolackmaterial (nicht dargestellt), das abgeschieden, bestrahlt (belichtet) und entwickelt wird, um einen Abschnitt des Fotolackmaterials zu entfernen. Das verbleibende Fotolackmaterial schützt das darunterliegende Material, wie z.B. die Maskenschicht in diesem Beispiel, vor nachfolgenden Verarbeitungsschritten, wie z.B. Ätzen. In diesem Beispiel wird das Fotolackmaterial verwendet, um die Pad-Oxidschicht und die Pad-Nitridschicht zu strukturieren, um eine strukturierte Maske 58 auszubilden. Wie in 4 dargestellt, umfasst die strukturierte Maske 58 ein strukturiertes Pad-Oxid 52 und ein strukturiertes Pad-Nitrid 56.
  • Die strukturierte Maske 58 wird anschließend verwendet, um freigelegte Abschnitte des Substrats 51 zu strukturieren, um Gräben 61 auszubilden, wodurch Halbleiterfinnen 64 (auch als Finnen bezeichnet) zwischen benachbarten Gräben definiert werden, wie in 4 dargestellt. In einigen Ausführungsformen werden die Halbleiterfinnen 64 (z.B. 64A und 64B) durch Ätzen von Gräben im Substrat 51 zum Beispiel unter Verwendung eines reaktiven Ionenätzens (RIE), Neutralstrahlätzens (NBE), dergleichen oder einer Kombination davon ausgebildet. Das Ätzen kann anisotrop sein. In einigen Ausführungsformen können die Gräben Streifen (wenn von oben betrachtet) sein, die zueinander parallel und in Bezug aufeinander eng beabstandet sind. In einigen Ausführungsformen können die Gräben durchgehend sein und die Halbleiterfinnen 64 umgeben.
  • Die Finnen 64 können mithilfe eines beliebigen geeigneten Verfahrens strukturiert werden. Zum Beispiel können die Finnen 64 unter Verwendung eines oder mehrerer fotolithografischer Prozesse, die Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse umfassen, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierende Prozesse, wodurch ermöglicht wird, dass Strukturen erzeugt werden, die zum Beispiel kleinere Pitches aufweisen als dies ansonsten unter Verwendung eines einzelnen direkten fotolithografischen Prozesses erzielbar ist. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines fotolithografischen Prozesses strukturiert. Spacer werden entlang der strukturierten Opferschicht unter Verwendung eines Selbstjustierungsprozesses ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Spacer, oder Dorne, können dann zum Strukturieren der Finnen verwendet werden.
  • Wie in 4 dargestellt, wird eine Finne 64A im ersten Gebiet 200 ausgebildet, und eine Finne 64B wird im zweiten Gebiet 300 ausgebildet. Es sei daran erinnert, dass ein oberer Abschnitt des Substrats 50 im Gebiet 200 durch ein Halbleitermaterial 50A ersetzt wird. Daher wird ein Abschnitt (z.B. die obere Hälfte) der Finne 64A über der Grenzfläche 63 zwischen dem Halbleitermaterial 50A und dem Substrat 50 aus dem Halbleitermaterial 50A ausgebildet, und ein Abschnitt (z.B. die untere Hälfte) der Finne 64B unterhalb der Grenzfläche 63 wird aus dem Material des Substrats 50 ausgebildet. Die Finne 64B wird im dargestellten Beispiel vollständig aus dem Material des Substrats 50 ausgebildet. In einem Ausführungsbeispiel wird der Abschnitt der Finne 64A oberhalb der Grenzfläche 63 aus Siliziumgermanium (z.B. SiGe) ausgebildet, der Abschnitt der Finne 64B unterhalb der Grenzfläche 63 wird aus Silizium (Si) ausgebildet, und die Finne 64B wird aus Silizium (Si) ausgebildet.
  • Das Beispiel von 4 zeigt den Fall, in dem sich Unterseiten der Gräben 61 unterhalb der Grenzfläche 63 erstrecken. In anderen Ausführungsformen erstrecken sich die Unterseiten der Gräben 61 oberhalb oder an der Grenzfläche 63, wobei in dem Fall die Finne 64A vollständig aus dem Halbleitermaterial 50A ausgebildet wird und die Finne 64B vollständig aus dem Material des Substrats 50 ausgebildet wird. Obwohl 4 eine Finne 64A im Gebiet 200 und eine Finne 64B im Gebiet 300 veranschaulicht, können mehr als eine Finne im Gebiet 200 und/oder im Gebiet 300 ausgebildet werden. Diese und andere Abwandlungen sollen im Umfang der vorliegenden Offenbarung vollständig aufgenommen sein. Der Einfachheit halber ist die Grenzfläche 63 möglicherweise nicht in allen anschließenden Figuren dargestellt.
  • In einigen Ausführungsformen liegt eine Dicke T1 des strukturierten Pad-Nitrids 56 in einem Bereich von ungefähr 18,5 nm bis ungefähr 21,5 nm und eine Dicke T2 des strukturierten Pad-Oxids 52 liegt in einem Bereich von ungefähr 1,5 nm bis ungefähr 2,5 nm. Eine Finnenhöhe H1, die zwischen einer oberen Fläche der Finne 64 und einer oberen Fläche 50U des Substrats 50 in der Nähe der Finne 64 gemessen wird, kann in einem Bereich von ungefähr 109,5 nm bis ungefähr 117,5 nm liegen. Eine Finnenbreite W1 (z.B. an der oberen Fläche der Finne gemessen) der Finne 64A liegt in einigen Ausführungsformen in einem Bereich von ungefähr 8,8 nm bis ungefähr 12,4 nm, und eine Finnenbreite W2 (z.B. an der oberen Fläche der Finne gemessen) der Finne 64B liegt in einem Bereich von ungefähr 8,9 nm bis ungefähr 13,1 nm. Ein Pitch P1 zwischen zwei benachbarten Finnen 64A und 64B liegt in der dargestellten Ausführungsform in einem Bereich von ungefähr 24,5 nm bis ungefähr 27,5 nm.
  • Unter Bezugnahme auf 5 wird eine Abdeckschicht 83 konform über dem Substrat 50 und über den Finnen 64 ausgebildet. Die Abdeckschicht 83 ist in einigen Ausführungsformen eine Halbleiterabdeckschicht, wie z.B. eine Siliziumabdeckschicht (z.B. eine Schicht aus Silizium). Daher kann die Abdeckschicht 83 auch als ein Silizium-Liner bezeichnet werden. Ein beliebiges geeignetes Abscheidungsverfahren, wie z.B. CVD, PVD, Atomlagenabscheidung (ALD), dergleichen oder Kombinationen davon, kann zum Ausbilden der Abdeckschicht 83 verwendet werden. Außer Silizium kann ein anderes geeignetes Material, wie z.B. Siliziumoxid, Siliziumnitrid, Kombinationen davon oder Mehrfachschichten davon, ebenfalls für die Abdeckschicht 83 verwendet werden. Die nachstehende Diskussion kann die Abdeckschicht 83 als eine Silizium-Abdeckschicht oder einen Silizium-Liner bezeichnen, wobei es sich versteht, dass außer Silizium ein anderes geeignetes Material für die Abdeckschicht 83 ebenfalls verwendet werden kann.
  • Gemäß einer Ausführungsform ist die Abdeckschicht 83 eine Silizium-Abdeckschicht und wird mithilfe einer CVD unter Verwendung einer siliziumhaltigen Vorstufe, wie z.B. Disilan (z.B. Si2H6), und eines Trägergases, wie z.B. Wasserstoff (z.B. H2), ausgebildet. Eine Durchflussrate für Si2H6 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 160 Standardkubikzentimeter pro Minute (sccm) bis ungefähr 200 sccm, und eine Durchflussrate für H2 liegt in einem Bereich von ungefähr 2 Standardliter pro Minute (slm) bis ungefähr 5 slm. Ein Druck des Abscheidungsprozesses liegt in einigen Ausführungsformen in einem Bereich von ungefähr 580 Torr bis ungefähr 690 Torr. In einigen Ausführungsformen liegt eine Dicke der ausgebildeten Abdeckschicht 83 in einem Bereich von ungefähr 1,3 nm bis ungefähr 1,6 nm.
  • Nachdem die Abdeckschicht 83 ausgebildet wurde, wird eine Nitridierungsbehandlung 410 für die Abdeckschicht 83 durchgeführt. Die Nitridierungsbehandlung 410 wird in einigen Ausführungsformen unter Verwendung eines stickstoffhaltigen Gases, wie z.B. Ammoniak (z.B. NH3), durchgeführt. Die Nitridierungsbehandlung 410 wandelt eine obere Schicht (z.B. den Außenabschnitt) der Abdeckschicht 83 in ein Nitrid (z.B. Siliziumnitrid) um, wobei das Nitrid eine Oxidation der Finnen 64 verhindern oder reduzieren kann.
  • In einigen Ausführungsformen wird die Nitridierungsbehandlung 410 mit einer Durchflussrate für NH3 in einem Bereich von ungefähr 2,5 slm bis ungefähr 4 slm durchgeführt. Eine Temperatur der Nitridierungsbehandlung 410 kann in einem Bereich von ungefähr 680 °C bis ungefähr 750 °C liegen. Ein Druck der Nitridierungsbehandlung 410 kann in einem Bereich von ungefähr 4,6 Torr bis ungefähr 5,2 Torr liegen. Die Nitridierungsbehandlung 410 kann über eine Zeitdauer zwischen ungefähr 30 Sekunden bis ungefähr 120 Sekunden durchgeführt werden.
  • Nach der Nitridierungsbehandlung wird der Außenabschnitt der Abdeckschicht 83, wobei der Außenabschnitt z.B. ungefähr 2 % bis ungefähr 3 % der Gesamtdicke der Abdeckschicht 83 umfassen kann, in ein Nitrid (z.B. Siliziumnitrid, nicht separat in 5 dargestellt) umgewandelt. In einem Ausführungsbeispiel ist die Abdeckschicht 83 eine Silizium-Abdeckschicht, und eine obere Schicht (z.B. die oberen 2% bis 3 % der Dicke) der Abdeckschicht 83 wird in Siliziumnitrid mithilfe der Nitridierungsbehandlung 410 umgewandelt. Das Siliziumnitrid bildet einen Schutzdünnfilm, der die Oxidation der Finnen 64 verhindert oder reduziert.
  • Da die Größen (z.B. W1 und W2 in 4) der Finnen 64 in fortschrittlichen Verarbeitungstechnologien weiterhin verkleinert werden, weisen die Finnen 64 ein höheres Risiko auf, während einer anschließenden Verarbeitung einzustürzen. Die Abdeckschicht 83 stellt eine strukturelle Unterstützung für die Finnen 64 bereit, um einen Einsturz der Finnen 64 bei anschließender Verarbeitung zu verhindern. Außerdem verhindert oder reduziert der mithilfe der Nitridierungsbehandlung 410 ausgebildeter Nitridfilm zusammen mit anderen Merkmalen der nachstehend offenbarten, vorliegenden Offenbarung die Oxidation der Finnen 64, wodurch dazu beigetragen wird, dass ein Finnenverlust aufgrund von Oxidation reduziert wird und die Größe der Finnen 64 aufrechterhalten wird.
  • Unter Bezugnahme auf 6 wird eine dielektrische Schicht 86 konform über der Abdeckschicht 83 ausgebildet. Die dielektrische Schicht 86 kann ein geeignetes dielektrisches Material umfassen, das eine Oxidation der Finnen 64 reduziert oder verhindert. Zum Beispiel kann die dielektrische Schicht 86 eine Siliziumnitrid- (z.B. SiNx), Siliziumoxinitrid- (z.B. SiON) oder Siliziumoxid-(z.B. SiO2)-Schicht sein, die mithilfe von CVD, PVD, ALD, dergleichen oder Kombinationen davon ausgebildet wird.
  • In einem Ausführungsbeispiel ist die dielektrische Schicht 86 eine Siliziumnitridschicht, und wird mithilfe einer ALD unter Verwendung von Dichlorsilan (z.B. SiH2Cl2) und Ammoniak (z.B. NH3) als Vorstufen ausgebildet. Eine Durchflussrate für SiH2Cl2 beträgt in einigen Ausführungsformen zwischen ungefähr 1 slm und ungefähr 4 slm, und eine Durchflussrate für NH3 beträgt zwischen ungefähr 5 slm und ungefähr 8 slm. Eine Temperatur des Abscheidungsprozesses für die dielektrische Schicht 86 kann zwischen ungefähr 400 °C und ungefähr 600 °C betragen, und ein Druck des Abscheidungsprozesses kann zwischen ungefähr 2 Torr und ungefähr 4 Torr betragen. Nachdem der Abscheidungsprozess abgeschlossen wurde, liegt in einigen Ausführungsformen eine Dicke T3 der ausgebildeten dielektrischen Schicht 86 in einem Bereich von ungefähr 2 nm bis ungefähr 4 nm.
  • Als Nächstes wird, wie in 7 dargestellt, ein Isolationsmaterial 62 ausgebildet, um die Gräben 61 zu füllen (siehe 6). Nachdem das Isolationsmaterial 62 abgeschieden wurde, wird in einigen Ausführungsformen ein Ausheilungsprozess 420 durchgeführt, um das abgeschiedene Isolationsmaterial 62 zu härten. Das Isolationsmaterial 62 kann ein Oxid, wie z.B. Siliziumoxid, ein Nitrid, dergleichen, oder eine Kombination davon sein, und kann mithilfe einer chemischen Gasphasenabscheidung unter Verwendung von hochdichtem Plasma (HDP-CVD), einer fließfähigen CVD (FCVD), dergleichen oder einer Kombination davon ausgebildet werden. Andere Isolationsmaterialien und/oder andere Ausbildungsprozesse können verwendet werden.
  • In einem Ausführungsbeispiel umfasst das Isolationsmaterial 62 Siliziumoxid (z.B. SiO2) und wird mithilfe eines FVCD-Prozesses ausgebildet. Wie in 7 dargestellt, füllt das abgeschiedene Isolationsmaterial 62 die Gräben 61 (siehe 6) und erstreckt sich über den oberen Flächen der Finnen 64. Zum Beispiel liegt eine Höhe H2 des Isolationsmaterials 62 über den oberen Flächen der Finnen 64 in einem Bereich von ungefähr 250 nm bis ungefähr 350 nm.
  • Nachdem das Isolationsmaterial 62 abgeschieden wurde, wird ein Ausheilungsprozess 420 durchgeführt, um das abgeschiedene Isolationsmaterial 62 zu härten. In einigen Ausführungsformen umfasst der Ausheilungsprozess 420 einen ersten Ausheilungsprozess, auf den ein zweiter Ausheilungsprozess folgt. Der erste Ausheilungsprozess ist in einigen Ausführungsformen eine nasse Ausheilung, wie z.B. eine Nassdampfausheilung, und der zweite Ausheilungsprozess ist eine trockene Ausheilung. Gemäß einer Ausführungsform ist die erste Ausheilung eine Nassdampfausheilung (z.B. ein thermischer Ausheilungsprozess, der in einer Umgebung durchgeführt wird, die Wasserdampf umfasst), die bei einer Temperatur in einem Bereich von ungefähr 500 °C bis ungefähr 700 °C über eine Dauer von ungefähr zwei Stunden bis ungefähr drei Stunden durchgeführt wird. Gemäß einer Ausführungsform ist der zweite Ausheilungsprozess eine trockene Ausheilung, die in einer Umgebung, welche Stickstoff (z.B. N2-Gas) umfasst, bei einer Temperatur in einem Bereich von ungefähr 600 °C bis ungefähr 800 °C über eine Dauer von ungefähr einer Stunde bis ungefähr zwei Stunden durchgeführt wird.
  • Aufgrund der Dicke des Isolationsmaterials 62 kann der Ausheilungsprozess 420 die oberen Abschnitte (z.B. Abschnitte über oder in der Nähe von oberen Flächen der Finnen 64) des Isolationsmaterials 62 härten, und die unteren Abschnitte (z.B. Abschnitte unterhalb der gestrichelten Linie 69) des Isolationsmaterials 62 werden möglicherweise nicht hinreichend gehärtet. Ein anschließender Ausheilungsprozess 430 (siehe 9) härtet das Isolationsmaterial 62 weiter.
  • Als Nächstes kann unter Bezugnahme auf 8 ein Planarisierungsprozess, wie z.B. ein CMP, überschüssiges Isolationsmaterial 62 entfernen und eine plane obere Fläche des Isolationsmaterials 62 ausbilden. Wie in 8 dargestellt, legt der Planarisierungsprozess auch obere Flächen der dielektrischen Schicht 86 frei.
  • Unter Bezugnahme auf 9 wird nach dem Planarisierungsprozess ein Ausheilungsprozess 430 durchgeführt, um die verbleibenden Abschnitte des Isolationsmaterials 62 weiter zu härten. Eine obere Schicht 87 (z.B. ein Außenabschnitt) der dielektrischen Schicht 86 (z.B. Siliziumnitrid) ist in einigen Ausführungsformen nach dem Ausheilungsprozess 430 oxidiert und in ein Oxid (z.B. Siliziumoxinitrid) der dielektrischen Schicht 86 umgewandelt. Verbleibende Abschnitte der dielektrischen Schicht 86 werden als eine dielektrische Schicht 85 gekennzeichnet, wie in 9 dargestellt. Weitere Einzelheiten werden nachstehend besprochen.
  • In einigen Ausführungsformen umfasst der Ausheilungsprozess 430 einen ersten Ausheilungsprozess, auf den ein zweiter Ausheilungsprozess folgt. Der erste Ausheilungsprozess ist in einigen Ausführungsformen eine nasse Ausheilung, wie z.B. eine Nassdampfausheilung, und der zweite Ausheilungsprozess ist eine trockene Ausheilung. Gemäß einer Ausführungsform ist der erste Ausheilungsprozess eine Nassdampfausheilung, die bei einer Temperatur in einem Bereich von ungefähr 500 °C bis ungefähr 700 °C über eine Dauer von ungefähr zwei Stunden bis ungefähr drei Stunden durchgeführt wird. Gemäß einer Ausführungsform ist der zweite Ausheilungsprozess eine trockene Ausheilung, die in einer Umgebung, welche Stickstoff (z.B. N2-Gas) umfasst, bei einer Temperatur in einem Bereich von ungefähr 600 °C bis ungefähr 800 °C über eine Dauer von ungefähr einer Stunde bis ungefähr zwei Stunden durchgeführt wird. Der Ausheilungsprozess 430 kann in einigen Ausführungsformen unter denselben Bedingungen durchgeführt werden wie der Ausheilungsprozess 420 in 7.
  • In einigen Ausführungsformen wird die obere Schicht 87 (z.B. der Außenabschnitt) der dielektrischen Schicht 86 z.B. durch Sauerstoff in dem Nassdampf, der in das Isolationsmaterial 62 diffundiert, oxidiert und wird in ein Oxid eines Materials der dielektrischen Schicht 86 umgewandelt. In einem Ausführungsbeispiel umfasst die dielektrische Schicht 86 (siehe 8) Siliziumnitrid, die oxidierte obere Schicht 87 (z.B. eine dielektrische Schicht) umfasst Siliziumoxinitrid, und die dielektrische Schicht 85 umfasst Siliziumnitrid. In der nachstehenden Diskussion können die oxidierte obere Schicht 87 und die dielektrische Schicht 85 gemeinsam als ein dielektrischer Liner-Stapel 88 bezeichnet werden.
  • In einigen Ausführungsformen beträgt eine Dicke T5 der oxidierten oberen Schicht 87 ungefähr ein Drittel der ursprünglichen Dicke T3 (siehe 6) der dielektrischen Schicht 86. Mit anderen Worten beträgt ein Verhältnis zwischen der Dicke der oxidierten oberen Schicht 87 und einer Dicke T4 der dielektrischen Schicht 85 ungefähr 1: 2.
  • In einigen Ausführungsformen stammt der Sauerstoff, der die (teilweise) Oxidation der dielektrischen Schicht 86 verursacht, von dem während des Ausheilungsprozesses verwendeten Nassdampf, weswegen obere Abschnitte der dielektrischen Schicht 86, die sich näher der Sauerstoffquelle befinden, stärker oxidiert werden als untere Abschnitte der dielektrischen Schicht 86, die sich weiter weg von der Sauerstoffquelle befinden. Unter Bezugnahme auf 9 beträgt zum Beispiel in einigen Ausführungsformen nach dem Ausheilungsprozess 430 ein Verhältnis (z.B. ein Atomprozentsatz-Verhältnis) zwischen den Elementen Silizium (z.B. Si), Stickstoff (z.B. N) und Sauerstoff (z.B. O), d.h. ein Verhältnis zwischen Si: N: O in einem ersten Abschnitt des dielektrischen Liner-Stapels 88 in der Nähe der oberen Flächen der Finnen 64 ungefähr 5: 2,5: 2,5. Ein Verhältnis von Si: N: O in einem zweiten Abschnitt des dielektrischen Liner-Stapels 88 in der Nähe eines Mittelpunkts der Finnen 64 (z.B. eines Mittelpunkts zwischen den oberen Flächen der Finnen 64 und der oberen Fläche 50U des Substrats 50) beträgt in einigen Ausführungsformen ungefähr 5: 3: 2. Ein Verhältnis von Si: N: O in einem dritten Abschnitt des dielektrischen Liner-Stapels 88 in der Nähe der oberen Fläche 50U des Substrats 50 beträgt in einigen Ausführungsformen ungefähr 5:4:1.
  • Obwohl die oxidierte obere Schicht 87 derart in 9 dargestellt ist, dass sie während und/oder nach dem Ausheilungsprozess 430 ausgebildet wird, kann die oxidierte obere Schicht 87 auch während und/oder nach dem Ausheilungsprozess 420 ausgebildet werden. Wenn zum Beispiel die Dicke H2 (siehe 7) des Isolationsmaterials 62 klein ist (z.B. 350 nm oder kleiner), kann Sauerstoff von der Dampfnassausheilung des Ausheilungsprozesses 420 die dielektrische Schicht 86 oxidieren und eine oxidierte obere Schicht 87 bilden. Diese und andere Abwandlungen sollen im Umfang der vorliegenden Offenbarung vollständig aufgenommen sein.
  • Aufgrund des z.B. durch den dielektrischen Liner-Stapel 88 und den dünnen Nitridfilm, der über der Abdeckschicht 83 durch die Nitridierungsbehandlung 410 ausgebildet wird, ermöglichten Schutzes, werden die Finnen 64 während des Ausheilungsprozesses (z.B. 420 und 430) vor Sauerstoff geschützt, und es findet wenig oder keine Oxidation der Finnen 64 statt. Das hier offenbarte Verfahren vermeidet daher einen aufgrund der Oxidation der Finnen 64 auftretenden Verlust der kritischen Abmessung.
  • Als Nächstes werden, wie in 10 dargestellt, die strukturierten Masken 56 (siehe 9) z.B. unter Verwendung eines Trockenätzens entfernt, obwohl ein anderer geeigneter Entfernungsprozess ebenfalls verwendet werden kann. Zum Beispiel kann ein Trockenätzen unter Verwendung von Phosphorsäure (z.B. H3PO4) durchgeführt werden, um die strukturierte Maske 56 zu entfernen, und daher werden Öffnungen 67 in dem Isolationsmaterial 62 ausgebildet, die die oberen Flächen der strukturierten Masken 52 freilegen. Wie in 10 dargestellt, entfernt der Entfernungsprozess auch Abschnitte der dielektrischen Schicht 85, Abschnitte der oxidierten oberen Schicht 87 und Abschnitte der Abdeckschicht 83, die über den oberen Flächen der Finnen 64 freigelegt waren.
  • Als Nächstes wird in 11 das Isolationsmaterial 62 derart ausgespart, dass obere Abschnitte der Finnen 64 über einer oberen Fläche 62U des ausgesparten Isolationsmaterials 62 hervorstehen. Das Aussparen des Isolationsmaterials 62 entfernt auch die strukturierten Masken 52, Abschnitte der dielektrischen Schicht 85, Abschnitte der oxidierten oberen Schicht 87 und Abschnitte der Abdeckschicht 83, die sich über der oberen Fläche 62U des ausgesparten Isolationsmaterials 62 befinden, wie in 11 dargestellt. Das ausgesparte Isolationsmaterial 62 bildet in einigen Ausführungsformen Isolationsgebiete 62, wie z.B. STI-Gebiete (flache Grabenisolation). Das Isolationsmaterial 62 kann unter Verwendung eines Trockenätzens ausgespart werden und das Trockenätzen kann ein Ätzgas verwenden, das Ammoniak (z.B. NH3) und Flusssäure (HF) umfasst. Ein anderer geeigneter Ätzprozess kann zum Aussparen des Isolationsmaterials 62 ebenfalls verwendet werden.
  • Die oberen Flächen 62U des Isolationsmaterials 62 können eine flache Fläche (wie dargestellt), eine konvexe Fläche, eine konkave Fläche (wie z.B. eine Wölbung) oder eine Kombination davon aufweisen. Die oberen Flächen 62U des Isolationsmaterials 62 können mithilfe eines geeigneten Ätzens flach, konvex und/oder konkav ausgebildet werden. Das Isolationsmaterial 62 kann unter Verwendung eines geeigneten Ätzprozesses, wie z.B. eines, der gegenüber dem Material des Isolationsmaterials 62 selektiv ist, ausgespart werden. Zum Beispiel kann eine chemische Oxidentfernung unter Verwendung eines CERTAS®-Ätzens oder eines Applied Materials SICONI-Werkzeugs oder einer verdünnten Flusssäure (dHF) verwendet werden.
  • Wie in 11 dargestellt, kann eine Finnenhöhe H3, die zwischen der oberen Fläche der Finnen 64 und der oberen Fläche 62U in der Nähe der Finnen 64 gemessen wird, in einem Bereich zwischen ungefähr 52,5 nm und ungefähr 55,5 nm liegen. Eine Finnenbreite W3 für die Finne 64A (z.B. eine SiGe umfassende Finne) liegt in einigen Ausführungsformen in einem Bereich von ungefähr 7,5 nm bis ungefähr 11 nm und eine Finnenbreite W4 für die Finne 64B (z.B. eine Finne, die Silizium umfasst) liegt in einem Bereich von ungefähr 7 nm bis ungefähr 13,7 nm. Ein Finnen-Pitch P2 zwischen den Finnen 64A und der Finnen 64B, der nach dem Aussparen des Isolationsmaterials 62 gemessen wird, liegt zwischen ungefähr 24,5 nm bis ungefähr 27,5 nm. In einigen Ausführungsformen ist der Finnen-Pitch P2 dem Finnen-Pich P1 (siehe 4) gleich.
  • 12 zeigt das Ausbilden der Dummy-Gatestrukturen 75 (z.B. 75A und 75B) über den Halbleiterfinnen 64 (z.B. 64A/64B). Die Dummy-Gatestruktur 75 umfasst in einigen Ausführungsformen ein Gatedielektrikum 66 und ein Gate 68. Eine Maske 70 kann über der Dummy-Gatestruktur 75 ausgebildet werden. Um die Dummy-Gatestruktur 75 auszubilden, wird eine dielektrische Schicht auf den Halbleiterfinnen 64 und den Isolationsgebieten 62 ausgebildet. Die dielektrische Schicht kann zum Beispiel Siliziumoxid, Siliziumnitrid, Mehrfachschichten davon oder dergleichen sein und kann gemäß geeigneten Techniken abgeschieden oder thermisch aufgewachsen werden. In einigen Ausführungsformen kann die dielektrische Schicht ein High-k-Dielektrikumsmaterial sein, und in diesen Ausführungsformen kann die dielektrische Schicht einen k-Wert aufweisen, der größer als ungefähr 7.0 ist, und kann ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb, Mehrfachschichten davon und Kombinationen davon umfassen. Die Verfahren zum Ausbilden der dielektrischen Schicht können eine Molekularstrahlabscheidung (MBD), eine Atomlagenabscheidung (ALD), eine Plasma-unterstützte CVD (PECVD) und dergleichen umfassen.
  • Eine Gateschicht wird über der dielektrischen Schicht ausgebildet und eine Maskenschicht wird über der Gateschicht ausgebildet. Die Gateschicht kann über der dielektrischen Schicht abgeschieden und dann, z.B. mithilfe eines CMP, planarisiert werden. Die Maskenschicht kann über der Gateschicht abgeschieden werden. Die Gateschicht kann zum Beispiel aus Polysilizium ausgebildet werden, obwohl andere Materialien ebenfalls verwendet werden können. In einigen Ausführungsformen kann die Gateschicht ein metallhaltiges Material, wie z.B. TiN, TaN, TaC, Co, Ru, Al, Kombinationen davon oder Mehrfachschichten davon umfassen. Die Maskenschicht kann zum Beispiel aus Siliziumnitrid oder dergleichen ausgebildet werden.
  • Nachdem die Schichten (z.B. die dielektrische Schicht, die Gateschicht und die Maskenschicht) ausgebildet wurden, kann die Maskenschicht unter Verwendung geeigneter fotolithografischer und Ätztechniken strukturiert werden, um eine Maske 70 auszubilden. Die Struktur der Maske 70 kann dann mithilfe einer geeigneten Ätztechnik auf die Gateschicht und die dielektrische Schicht übertragen werden, um jeweils ein Gate 68 bzw. ein Gatedielektrikum 66 auszubilden. Das Gate 68 und das Gatedielektrikum 66 decken jeweilige Kanalgebiete der Halbleiterfinnen 64 ab. Das Gate 68 kann auch eine Längsrichtung aufweisen, die zur Längsrichtung jeweiliger Halbleiterfinnen 64 im Wesentlichen senkrecht ist.
  • 13, 14A, 14B, 14C, 15 bis 20, 21A und 21B zeigen verschiedene Querschnittsansichten einer weiteren Verarbeitung der FinFET-Vorrichtung 100. Die Verarbeitung wird in einigen Ausführungsformen, wie in 13, 14A, 14B, 14C, 15 bis 20, 21A und 21B dargestellt, sowohl für das PMOS-Gebiet 200 als auch das NMOS-Gebiet 300 durchgeführt, wobei bestimmte Materialien (z.B. Dotierstoffe für Source-/Draingebiete, oder Austrittsarbeitsschichten von Metallgates), die angepasst sind, um sich für den Typ von Vorrichtungen (z.B. P-Kanal-Vorrichtungen oder N-Kanal-Vorrichtungen) zu eignen, in den jeweiligen Gebieten ausgebildet werden. Der Einfachheit halber wird eine Querschnittsansicht entlang des Querschnitts A-A einer Finne 64A oder einer Finne 64B (statt zwei Querschnittsansichten entlang des Querschnitts A-A einer Finne 64A und entlang des Querschnitts A-A einer Finne 64B) in jeder von 13, 14A, 15 bis 20 und 21A gezeigt.
  • Wie in 13 dargestellt, werden schwach dotierte Draingebiete (LDD) 65 in den Finnen 64 ausgebildet. Die LDD-Gebiete 65 können mithilfe eines Plasmadotierungsprozesses ausgebildet werden. Der Plasmadotierungsprozess kann N-Typ-Verunreinigungen (für N-Kanal-Vorrichtungen) oder P-Typ-Verunreinigungen (für P-Kanal-Vorrichtungen) in die Finnen 64 implantieren, um die LDD-Gebiete 65 auszubilden. Zum Beispiel kann eine strukturierte Maskenschicht ausgebildet werden, um das PMOS-Gebiet 200 abzuschirmen, während N-Typ-Verunreinigungen in die LDD-Gebiete 65 des NMOS-Gebiets 300 implantiert werden. Gleichermaßen kann eine andere strukturierte Maskenschicht ausgebildet werden, um das NMOS-Gebiet 300 abzuschirmen, während P-Typ-Verunreinigungen in die LDD-Gebiete 65 des PMOS-Gebiets 200 implantiert werden. 13 zeigt außerdem die Grenzfläche 63 zwischen dem Halbleitermaterial 50A und dem Substrat 50 (siehe 3 und 4), die in der dargestellten Ausführungsform in der Finne 64A vorhanden ist und in der Finne 64B nicht vorhanden ist. Der Einfachheit halber ist die Grenzfläche 63 möglicherweise nicht in allen Figuren dargestellt.
  • In einigen Ausführungsformen liegen die LDD-Gebiete 65 an dem Kanalgebiet der FinFET-Vorrichtung 100 an. Abschnitte der LDD-Gebiete 65 können sich unter das Gate 68 und in das Kanalgebiet der FinFET-Vorrichtung 100 erstrecken. 13 zeigt ein nicht beschränkendes Beispiel der LDD-Gebiete 65. Andere Ausgestaltungen, Formen und Verfahren zum Ausbilden der LDD-Gebiete 65 sind ebenfalls möglich und sollen vollständig innerhalb des Umfangs der vorliegenden Offenbarung aufgenommen sein. Zum Beispiel können die LDD-Gebiete 65 ausgebildet werden, nachdem erste Gatespacer 72 ausgebildet wurden.
  • Unter weiterer Bezugnahme auf 13 wird, nachdem die LDD-Gebiete 65 ausgebildet wurden, ein Gatespacer 74 auf der Gatestruktur ausgebildet. Der Gatespacer 74 kann einen ersten Gatespacer 72 und einen zweiten Gatespacer 73 umfassen. Im Beispiel von 13 wird der erste Gatespacer 72 auf entgegengesetzten Seitenwänden des Gates 68 und entgegengesetzten Seitenwänden des Gatedielektrikums 66 ausgebildet. Der erste Gatespacer 72 kann sich auch über die obere Fläche der Halbleiterfinne 64 (wobei die LDD-Gebiete 65 innerhalb der Finnen 64 ausgebildet sind) und die obere Fläche der Isolationsgebiete 62 erstrecken. Der zweite Gatespacer 73 wird auf dem ersten Gatespacer 72 ausgebildet, wie in 13 dargestellt. Der erste Gatespacer 72 kann aus einem Nitrid, wie z.B. Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, Siliziumkarbonitrid, dergleichen oder einer Kombination davon ausgebildet werden und kann z.B. unter Verwendung einer thermischen Oxidation, einer CVD, oder eines anderen Abscheidungsprozesses ausgebildet werden. Der zweite Gatespacer 73 kann aus Siliziumnitrid, Siliziumkarbonitrid, einer Kombination davon oder dergleichen unter Verwendung eines geeigneten Abscheidungsverfahrens ausgebildet werden.
  • In einem Ausführungsbeispiel wird der Gatespacer 74 ausgebildet, indem zuerst eine erste Gatespacerschicht über der FinFET-Vorrichtung 100 konform abgeschieden wird und dann eine zweite Gatespacerschicht über der abgeschiedenen ersten Gatespacerschicht konform abgeschieden wird. Als Nächstes wird ein anisotroper Ätzprozess, wie z.B. ein Trockenätzprozess, durchgeführt, um einen ersten Abschnitt der zweiten Gatespacerschicht, der auf oberen Flächen der FinFET-Vorrichtung 100 angeordnet ist (z.B. der oberen Fläche der Dummy-Gatestruktur 75), zu entfernen, währen ein zweiter Abschnitt der zweiten Gatespacerschicht, der entlang von Seitenwänden der Dummy-Gatestruktur 75 angeordnet ist, beibehalten wird. Der zweite Abschnitt der zweiten Gatespacerschicht, der nach dem anisotropen Ätzprozess verbleibt, bildet den zweiten Gatespacer 73. Der anisotrope Ätzprozess entfernt auch einen Abschnitt der ersten Gatespacerschicht, der außerhalb der Seitenwände des zweiten Gatespacers 73 angeordnet ist, und der verbleibende Abschnitt der ersten Gatespacerschicht bildet den ersten Gatespacer 72. Die Formen und Verfahren zum Ausbilden des ersten Gatespacers 72 und des zweiten Gatespacers 73, wie in 13 dargestellt, sind lediglich nicht beschränkende Beispiele, und andere Formen und Verfahren zum Ausbilden sind ebenfalls möglich.
  • Als Nächstes werden, wie in 14A dargestellt, Source-/Draingebiete 80 ausgebildet. Die Source-/Draingebiete 80 werden ausgebildet, indem die LDD-Gebiete 65 innerhalb der Finnen 64 geätzt werden, um Aussparungen auszubilden, und ein Material in der Aussparung unter Verwendung geeigneter Verfahren, wie z.B. einer metallorganischen CVD (MOCVD), einer Molekularstrahlepitaxie (MBE), einer Flüssigphasenepitaxie (LPE), einer Gasphasenepitaxie (VPE), eines selektiven epitaktischen Wachstums, dergleichen oder einer Kombination davon, epitaktisch aufgewachsen wird.
  • Wie in 14A dargestellt, können die epitaktischen Source-/Draingebiete 80 Flächen aufweisen, die von jeweiligen Flächen der Finnen 64 erhöht (z.B. über die nicht ausgesparten Abschnitte der Finnen 64 erhöht) sind, und sie können Seitenflächen aufweisen. Die Source-/Draingebiete 80 der benachbarten Finnen 64 können sich verbinden, um ein durchgehendes epitaktisches Source-/Draingebiet 80 zu bilden (siehe 14B). In einigen Ausführungsformen verbinden sich die Source-/Draingebiete 80 für benachbarte Finnen 64 nicht miteinander und verbleiben getrennte Source-/Draingebiete 80 (siehe 14C). In einigen Ausführungsbeispielen, in denen der resultierende FinFET ein n-Kanal-FinFET ist, umfassen Source-/Draingebiete 80 Siliziumkarbid (SiC), Siliziumphosphor (SiP), mit Phosphor dotiertes Siliziumkohlenstoff (SiCP) oder dergleichen. In alternativen Ausführungsbeispielen, in denen der resultierende FinFET ein p-Kanal-FinFET ist, umfassen Source-/Draingebiete 80 Siliziumgermanium (SiGe) und eine p-Typ-Verunreinigung, wie z.B. Bor oder Indium. In einigen Ausführungsformen wird Siliziumgermanium in den Source-/Draingebieten 80 derart ausgebildet, dass es einen höheren Atomprozentsatz von Germanium aufweist als Siliziumgermanium im Kanalgebiet der FinFET-Vorrichtung, so dass eine kompressive Verspannung im Kanalgebiet der FinFET-Vorrichtung hervorgerufen wird.
  • 14B zeigt eine Querschnittsansicht der in 14A dargestellten FinFET-Vorrichtung 100 in einer Ausführungsform, aber entlang des Querschnitts C-C. Im Beispiel von 14B verbinden sich die epitaktischen Source-/Draingebiete 80A und 80B miteinander, um ein durchgehendes epitaktisches Source-/Draingebiet 80 zu bilden. 14C zeigt die Querschnittsansicht der in 14A dargestellten FinFET-Vorrichtung 100 in einer anderen Ausführungsform, aber entlang des Querschnitts C-C. Im Beispiel von 14C verbinden sich die epitaktischen Source-/Draingebiete 80A und 80B nicht miteinander und verbleiben getrennte Source-/Draingebiete 80.
  • In die epitaktischen Source-/Draingebiete 80 können Dotierstoffe implantiert werden, um Source-/Draingebiete 80 auszubilden, worauf eine Ausheilung folgt. Der Implantationsprozess kann ein Ausbilden und Strukturieren von Masken, wie z.B. einem Fotolack, umfassen, um die Gebiete des FinFET, die vor dem Implantationsprozess geschützt werden sollen, abzudecken. Die Source-/Draingebiete 80 können eine Verunreinigungskonzentration (z.B. eines Dotierstoffs) in einem Bereich von ungefähr 1E19 cm-3 bis ungefähr 1E21 cm-3 aufweisen. In einigen Ausführungsformen können die epitaktischen Source-/Draingebiete während des Wachstums in-situ dotiert werden.
  • Als Nächstes wird, wie in 15 bis 17 dargestellt, eine erste dielektrische Zwischenschicht (ILD) 90 über der in 14A dargestellten Struktur ausgebildet, und ein Gate-Zuletzt-Prozess (der zuweilen als Austauschgateprozess bezeichnet wird) wird durchgeführt. In einem Gate-Zuletzt-Prozess werden das Gate 68 und das Gatedielektrikum 66 (siehe 14A) als Dummy-Strukturen betrachtet und werden entfernt und durch ein aktives Gate und ein aktives Gatedielektrikum ersetzt.
  • Unter Bezugnahme auf 15 wird die erste ILD 90 in einigen Ausführungsformen aus einem dielektrischen Material, wie z.B. Phosphorsilikatglas (PSG), Borosilikatglas (BSG), mit Bor dotiertem Phosphorsilikatglas (BPSG), undotiertem Silikatglas (USG) oder dergleichen, ausgebildet und kann mithilfe eines beliebigen geeigneten Verfahrens, wie z.B. einer CVD, PECVD oder einer FCVD abgeschieden werden. Ein Planarisierungsprozess, wie z.B. ein CMP-Prozess, kann durchgeführt werden, um die Maske 70 zu entfernen und die obere Fläche der ersten ILD 90 zu planarisieren, so dass sich die obere Fläche der ersten ILD 90 auf gleicher Höhe mit der oberen Fläche des Gate 68 befindet. Daher ist in einigen Ausführungsformen nach dem CMP-Prozess die obere Fläche des Gates 68 freigelegt.
  • Gemäß einigen Ausführungsformen werden das Gate 68 und das Gatedielektrikum 66 direkt unter dem Gate 68 in einem Ätzschritt(en) entfernt, so dass Aussparungen 89 zwischen jeweiligen Spacern 74 ausgebildet werden. Jede Aussparung 89 legt ein Kanalgebiet einer jeweiligen Finne 64 frei. Jedes Kanalgebiet ist zwischen benachbarten Paaren epitaktische Source-/Draingebiete 80 angeordnet. Währen des Entfernens des Dummy-Gates kann die Dummy-Gatedielektrikumsschicht 66 als eine Ätzstoppschicht verwendet werden, wenn das Dummy-Gate 68 geätzt wird. Die Dummy-Gatedielektrikumsschicht 66 kann dann nach dem Entfernen des Dummy-Gates 68 entfernt werden.
  • Als Nächstes werden in 16 eine Gatedielektrikumsschicht 96, eine Sperrschicht 94, eine Keimschicht 92 und eine Gateelektrode 98 für ein Ersatzgate 97 (siehe 17) ausgebildet. Die Gatedielektrikumsschicht 96 wird konform in der Aussparung 89, wie z.B. auf den oberen Flächen und den Seitenwänden der Finnen 64 und auf Seitenwänden der ersten Gatespacer 72, und auf einer oberen Fläche der ersten ILD 90, abgeschieden. Gemäß einigen Ausführungsformen umfasst die Gatedielektrikumsschicht 96 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon. In anderen Ausführungsformen umfasst die Gatedielektrikumsschicht 96 ein High-k-Dielektrikumsmaterial und in diesen Ausführungsformen können die Gatedielektrikumsschichten 96 einen k-Wert aufweisen, der größer als ungefähr 7.0 ist, und können ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb, und Kombinationen davon umfassen. Die Verfahren zum Ausbilden der Gatedielektrikumsschicht 96 können MBD, ALD, PECVD und dergleichen umfassen.
  • Als Nächstes wird die Sperrschicht 94 über der Gatedielektrikumsschicht 96 konform ausgebildet. Die Sperrschicht 94 kann ein elektrisch leitfähiges Material, wie z.B. Titannitrid, umfassen, obwohl andere Materialien, wie z.B. Tantalnitrid, Titan, Tantal oder dergleichen alternativ verwendet werden können. Die Sperrschicht 94 kann unter Verwendung eines CVD-Prozesses, wie z.B. einer Plasma-unterstützten CVD (PECDV), ausgebildet werden. Jedoch können andere alternative Prozesse, wie z.B. Sputtern, oder eine metallorganische chemische Gasphasenabscheidung (MOCVD), Atomlagenabscheidung (ALD) alternativ verwendet werden.
  • Obwohl nicht in 16 dargestellt, können Austrittsarbeitsschichten im Ersatzgate 97, z.B. über der Sperrschicht 94, ausgebildet werden. Zum Beispiel kann (können) P-Typ-Austrittsarbeitsschicht(en) im Gebiet 200 ausgebildet werden und N-Typ-Austrittsarbeitsschicht(en) können im Gebiet 300 ausgebildet werden. Beispiele für P-Typ-Austrittsarbeitsmetalle, die in der Gatestruktur (z.B. 97) aufgenommen sein können, umfassen TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete P-Typ-Austrittsarbeitsmaterialien oder Kombinationen davon. Beispiele für N-Typ-Austrittsarbeitsmetalle, die in der Gatestruktur aufgenommen werden können, umfassen Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete N-Typ-Austrittsarbeitsmaterialien oder Kombinationen davon. Ein Austrittsarbeitswert ist mit der Materialzusammensetzung der Austrittsarbeitsschicht assoziiert, und daher wird das Material der Austrittsarbeitsschicht ausgewählt, um ihren Austrittsarbeitswert anzupassen, so dass eine Sollschwellenspannung Vt in der Vorrichtung, die in dem jeweiligen Gebiet ausgebildet werden soll, erzielt wird. Die Austrittsarbeitsschicht(en) kann (können) mithilfe einer CVD, einer physikalischen Gasphasenabscheidung (PVD) und/oder eines anderen geeigneten Prozesses abgeschieden werden.
  • Als Nächstes wird die Keimschicht 92 über der Sperrschicht 94 (oder den Austrittsarbeitsschichten, falls ausgebildet) ausgebildet. Die Keimschicht 92 kann Kupfer (Cu), Titan (Ti), Tantal (Ta), Titannitrid (TiN), Tantalnitrid (TaN), dergleichen oder eine Kombination davon umfassen, und kann mithilfe einer Atomlagenabscheidung (ALD), eines Sputterns, einer physikalischen Gasphasenabscheidung (PVD) oder dergleichen abgeschieden werden. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einfache Schicht oder eine Verbundschicht sein kann, die mehrere, aus verschiedenen Materialien ausgebildete Teilschichten umfasst. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht.
  • Als Nächstes wird die Gateelektrode 98 über der Keimschicht 92 abgeschieden und füllt die verbleibenden Abschnitte der Aussparung 89. Die Gateelektrode 98 kann aus einem metallhaltigen Material, wie z.B. TiN, TaN, TaC, Co, Ru, Al, Kombinationen davon oder Mehrfachschichten davon, gefertigt werden und kann z.B. mithilfe eines Elektroplattierens, eines stromlosen Plattierens oder eines anderen geeigneten Verfahrens ausgebildet werden.
  • Als Nächstes kann, wie in 17 dargestellt, nach dem Ausbilden der Gateelektrode 98 ein Planarisierungsprozess, wie z.B. ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der Gatedielektrikumsschicht 96, der Sperrschicht 94, der Austrittsarbeitsschicht(en) (falls ausgebildet), der Keimschicht 92 und das Material der Gateelektrode 98 zu entfernen, wobei sich die überschüssigen Abschnitte über der oberen Fläche der ersten ILD 90 befinden. Die resultierenden verbleibenden Abschnitte des Materials der Gateelektrode 98, der Keimschicht 92, der Austrittsarbeitsschicht(en) (falls ausgebildet), der Sperrschicht 94 und der Gatedielektrikumsschicht 96 bilden daher einen Ersatzgate 97 der resultierenden FinFET-Vorrichtung 100.
  • Als Nächstes wird in 18 eine zweite ILD 95 über der ersten ILD 90 abgeschieden. In einer Ausführungsform ist die zweite ILD 95 ein fließfähiger Film, der mithilfe eines fließfähigen CVD-Verfahrens ausgebildet wird. In einigen Ausführungsformen wird die zweite ILD 95 aus einem dielektrischen Material, wie z.B. PSG, BSG, BPSG, USG oder dergleichen ausgebildet, und kann mithilfe eines beliebigen geeigneten Verfahrens, wie z.B. einer CVD und PECVD, abgeschieden werden. Kontaktöffnungen 91 und 93 für Kontakte 102 (siehe 21) werden durch die erste ILD 90 und/oder die zweite ILD 95 ausgebildet. Zum Beispiel wird die Kontaktöffnung 91 durch die zweite ILD 95 ausgebildet und legt das Ersatzgate 97 frei, während die Kontaktöffnungen 93 durch die erste ILD 90 und die zweite ILD 95 ausgebildet werden und Source-/Draingebiete 80 freilegen.
  • Als Nächstes werden in 19 Silizidgebiete 82 über den Source-/Draingebieten 80 ausgebildet, und eine Sperrschicht 104 wird über den Silizidgebieten 82 und der zweiten ILD 95 ausgebildet. In einigen Ausführungsformen werden die Silizidgebiete 82 durch Abscheiden, über den Source-/Draingebieten 80, eines Metalls ausgebildet, das in der Lage ist, mit Halbleitermaterialien (z.B. Silizium, Germanium) zu reagieren, um Silizid- oder Germanid-Gebiete auszubilden. Das Metall kann Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere Refraktärmetalle, Seltenerdmetalle oder ihre Legierungen sein. Ein thermischer Ausheilungsprozess wird dann durchgeführt, so dass das abgeschiedene Metall mit den Source-/Draingebieten 80 reagieret, um Silizidgebiete 82 auszubilden. Nach dem thermischen Ausheilungsprozess wird das nicht umgesetzte Metall entfernt.
  • Die Sperrschicht 104 wird konform über den Silizidgebieten 82 und der zweiten ILD 95 ausgebildet, und kleidet Seitenwände und Unterseiten der Kontaktöffnungen 91/93 aus. Die Sperrschicht 104 kann ein elektrisch leitfähiges Material, wie z.B. Titan (Ti), Titannitrid (TiN), Tantal (Ta), Tantalnitrid (TaN) oder dergleichen umfassen und kann unter Verwendung eines CVD-Prozesses, wie z.B. einer Plasma-unterstützten CVD (PECVD), ausgebildet werden. Jedoch können andere alternative Prozesse, wie z.B. Sputtern oder eine metallorganische chemische Gasphasenabscheidung (MOCVD), eine physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD) ebenfalls verwendet werden.
  • Als Nächstes wird in 20 eine Keimschicht 109 über der Sperrschicht 104 ausgebildet und ein elektrisch leitfähiges Material 110 wird über der Keimschicht 109 ausgebildet. Die Keimschicht 109 kann mithilfe einer PVD, ALD oder CVD abgeschieden werden und kann aus Wolfram, Kupfer oder Kupferlegierungen ausgebildet werden, obwohl andere geeignete Verfahren und Materialien alternativ verwendet werden können.
  • Nachdem die Keimschicht 109 ausgebildet wurde, kann das leitfähige Material 110 auf der Keimschicht 109 ausgebildet werden, um die Kontaktöffnungen 91/93 zu füllen. Das leitfähige Material 110 kann Wolfram umfassen, obwohl andere geeignete Materialien, wie z.B. Aluminium, Kupfer, Wolframnitrid, Ruthenium, Silber, Gold, Rhodium, Molybdän, Nickel, Kobalt, Kadmium, Zink, Legierungen von diesen, Kombinationen davon und dergleichen alternativ verwendet werden können. Ein beliebiges geeignetes Abscheidungsverfahren, wie z.B. PVD, CVD, ALD, Plattieren (z.B. Elektroplattieren) und Wiederaufschmelzen, kann zum Ausbilden des leitfähigen Materials 110 verwendet werden.
  • Unter Bezugnahme auf 21A können, nachdem die Kontaktöffnungen 91/93 gefüllt wurden, überschüssige Sperrschicht 104, Keimschicht 109 und das leitfähige Material 110 außerhalb der Kontaktöffnungen 91/93 mithilfe eines Planarisierungsprozesses, wie z.B. eines CMP, entfernt werden, obwohl ein beliebiger geeigneter Entfernungsprozess verwendet werden kann. Kontaktstecker 102 werden daher in den Kontaktöffnungen 91/93 ausgebildet. Obwohl die Kontaktstecker 102 über den Source-/Draingebieten 80 und über dem Ersatzgate 97 in einem selben Querschnitt in 21 dargestellt sind, können sich die Kontaktstecker 102 in verschiedenen Querschnitten in der FinFET-Vorrichtung 100 befinden.
  • 21B zeigt die Querschnittsansicht der in 21A dargestellten FinFET-Vorrichtung 100 in einigen Ausführungsformen, aber entlang des Querschnitts B-B. In 21B wird ein erstes Ersatzgate 99A (das z.B. ein Gatedielektrikum 96/eine Sperrschicht 94/eine Keimschicht 92/eine Gateelektrode 98A umfasst) über der Finne 64A ausgebildet, und ein zweites Ersatzgate 99B (das z.B. ein Gatedielektrikum 96/eine Sperrschicht 94/eine Keimschicht 92/eine Gateelektrode 98B umfasst) wird über der Finne 64B ausgebildet. Das erste Ersatzgate 99A wird vom zweiten Ersatzgate 99B z.B. durch die erste ILD 90 getrennt. Ein erster Kontaktstecker 102 wird elektrisch mit der Gateelektrode 98A gekoppelt, und ein zweiter Kontaktstecker 102 wird mit der Gateelektrode 98B elektrisch gekoppelt.
  • Obwohl nicht dargestellt können die Gatespacer 74 (siehe 13) zwischen den Ersatzgates (z.B. 99A und 99B) und der ersten ILD 90 (z.B. entlang von Seitenwänden der Ersatzgates 99A und 99B) in der Querschnittsansicht von 21B ausgebildet werden. Zum Beispiel können die Gatespacer 74 entlang der zwei Seitenwände des ersten Ersatzgates 99A und entlang der zwei Seitenwände des zweiten Ersatzgates 99B in der Querschnittsansicht von 21B ausgebildet werden. Zum Beispiel werden in solchen Ausführungsformen die Gatespacer 74 zwischen dem ersten Ersatzgate 99A und dem zweiten Ersatzgate 99B ausgebildet. In einigen Ausführungsformen werden die Gatespacer 74 nicht zwischen dem ersten Ersatzgate 99A und dem zweiten Ersatzgate 99B ausgebildet, sondern sie werden auf Außenseitenwänden (z.B. der am weitesten links angeordneten Seitenwand des ersten Ersatzgates 99A und der am weitesten rechts befindlichen Seitenwand des zweiten Ersatzgates 99B in 21B) der Ersatzgates 99A und 99B ausgebildet. In noch anderen Ausführungsformen werden die Gatespacer 74 in der Querschnittsansicht von 21B nicht ausgebildet. Diese und andere Abwandlungen der Gatespacer 74 sollen im Umfang der vorliegenden Offenbarung vollständig aufgenommen sein.
  • Abwandlungen und Modifikationen der vorliegenden Offenbarung sind möglich und sollen vollständig innerhalb des Umfangs der vorliegenden Offenbarung aufgenommen sein. Zum Beispiel können mehr als eine Finne in jedem der Gebiete 200 und 300 ausgebildet werden, und mehr als ein Gate können über den Finnen 64 ausgebildet werden. Das Ausbilden der Finnen 64 kann andere Verarbeitungsschritte umfassen, und die Materialien der Finnen 64A und 64B können gleich sein oder nicht. Außerdem werden in dem vorstehend besprochenen Austauschgateprozess die Dummy-Gatestrukturen 75A und 75B voneinander getrennt, bevor sie durch Ersatzgates 97 ersetzt werden. In anderen Ausführungsformen ist es möglich, eine Dummy-Gatestruktur auszubilden, die sich durchgehend von der Finne 64A zu der Finne 64B erstreckt, dann die Dummy-Gatestruktur durch ein Ersatzgate zu ersetzen, das sich durchgehend von der Finne 64A zu der Finne 64B erstreckt, und anschließend wird das Ersatzgate geschnitten (z.B. indem eine Öffnung zwischen den Finnen 64A und 64B geätzt wird und die Öffnung mit einem dielektrischen Material gefüllt wird), um zwei getrennte Ersatzgates (eines auf jeder der Finnen 64A und 64B) auszubilden. Diese und andere Abwandlungen sollen im Umfang der vorliegenden Offenbarung vollständig aufgenommen sein.
  • 22 zeigt ein Ablaufdiagramm eines Verfahrens zum Ausbilden einer Halbleitervorrichtung gemäß einigen Ausführungsformen. Es versteht sich, dass das in 22 dargestellte Ausführungsformverfahren lediglich ein Beispiel von vielen möglichen Ausführungsformverfahren ist. Ein Durchschnittsfachmann würde viele Abwandlungen, Alternativen und Modifikation erkennen. Zum Beispiel können verschiedene Schritte, wie in 22 dargestellt, hinzugefügt, ausgelassen, ersetzt, umgeordnet und wiederholt werden.
  • Unter Bezugnahme auf 22 wird bei Schritt 1010 eine Halbleiterabdeckschicht über einer ersten Finne in einem ersten Gebiet eines Substrats ausgebildet. Bei Schritt 1020 wird eine dielektrische Schicht über der Halbleiterabdeckschicht ausgebildet. Bei Schritt 1030 wird ein Isolationsmaterial über einer oberen Fläche der ersten Finne und auf gegenüberliegenden Seiten der ersten Finne ausgebildet. Bei Schritt 1040 wird das Isolationsmaterial gehärtet. Bei Schritt 1050 wird das Isolationsmaterial nach dem Härten ausgespart, um einen oberen Abschnitt der ersten Finne freizulegen. Bei Schritt 1060 wird eine Gatestruktur über dem oberen Abschnitt der ersten Finne ausgebildet.
  • Ausführungsformen können Vorteile erzielen. Die Abdeckschicht 83 und der dielektrische Liner-Stapel 88 stellen eine strukturelle Unterstützung für die Finnen 64 bereit, um einen Einsturz der Finnen bei anschließender Verarbeitung zu reduzieren oder zu verhindern. Außerdem isoliert der dielektrische Liner-Stapel 88 die Finnen 64 in einem anschließenden Ausheilungsprozess(en) von Sauerstoff, wodurch eine Oxidation der Finnen reduziert oder vermieden wird. Entworfene Finnenabmessungen (z.B. Finnenbreite, Finnen-Pitch) werden bewahrt, was vorteilhafterweise die elektrische Leistungsfähigkeit der ausgebildeten Vorrichtung verbessert. Die Nitridierungsbehandlung der Abdeckschicht 83 stellt einen zusätzlichen Dünnfilm aus Nitrid bereit, um ein Eindringen von Sauerstoff in die Finnen zu reduzieren oder zu verhindern, was die Wahrscheinlichkeit einer Oxidation der Finnen weiter reduziert.
  • In einer Ausführungsform umfasst ein Verfahren: Ausbilden einer Halbleiterabdeckschicht über einer ersten Finne in einem ersten Gebiet eines Substrats; Ausbilden einer dielektrischen Schicht über der Halbleiterabdeckschicht; Ausbilden eines Isolationsmaterials über der dielektrischen Schicht, wobei sich eine obere Fläche des Isolationsmaterials weiter weg vom Substrat erstreckt als eine obere Fläche der ersten Finne; Aussparen des Isolationsmaterials, um einen oberen Abschnitt der ersten Finne freizulegen; und Ausbilden einer Gatestruktur über dem oberen Abschnitt der ersten Finne. In einer Ausfiihrungsform umfasst das Verfahren ferner, vor dem Ausbilden der Halbleiterabdeckschicht: Ersetzen eines ersten Abschnitts des Substrats im ersten Gebiet durch ein epitaktisches Halbleitermaterial; und Strukturieren des epitaktischen Halbleitermaterials, um die erste Finne auszubilden. In einer Ausführungsform umfasst das Ausbilden der Halbleiterabdeckschicht ein Ausbilden einer Siliziumabdeckschicht über der ersten Finne. In einer Ausführungsform umfasst das Verfahren ferner ein Behandeln der Halbleiterabdeckschicht mit einem Nitrid-haltigen Gas vor dem Ausbilden der dielektrischen Schicht über der Halbleiterabdeckschicht. In einer Ausführungsform umfasst das Ausbilden der dielektrischen Schicht ein Ausbilden einer dielektrischen Schicht, die ein Nitrid eines Materials der Halbleiterabdeckschicht umfasst. In einer Ausführungsform umfasst das Verfahren ferner ein Härten des Isolationsmaterials vor dem Aussparen des Isolationsmaterials. In einer Ausführungsform ist die Halbleiterabdeckschicht eine Siliziumabdeckschicht, und die dielektrische Schicht ist eine Siliziumnitridschicht, wobei ein Härten des Isolationsmaterials eine obere Schicht der dielektrischen Schicht in Siliziumoxidnitrid umwandelt. In einer Ausführungsform umfasst das Härten ein Durchführen eines ersten Ausheilungsprozesses; Durchführen eines Planarisierungsprozesses nach dem ersten Ausheilungsprozess, und Durchführen eines zweiten Ausheilungsprozesses. In einer Ausführungsform entfernt der Planarisierungsprozess obere Abschnitte des Isolationsmaterials und legt eine Maskenschicht über der oberen Fläche der ersten Finne frei. In einer Ausführungsform umfasst das Durchführen des ersten Ausheilungsprozesses ein Durchführen einer ersten Nassdampfausheilung; und Durchführen einer ersten Trockenausheilung nach der ersten Nassdampfausheilung. In einer Ausführungsform wird die erste Trockenausheilung in einer Stickstoff umfassenden Umgebung durchgeführt. In einer Ausführungsform umfasst das Durchführen des zweiten Ausheilungsprozesses ein Durchführen einer zweiten Nassdampfausheilung; und Durchführen einer zweiten Trockenausheilung nach der zweiten Nassdampfausheilung. In einer Ausführungsform ist das erste Gebiet ein PMOS-Gebiet, wobei das Verfahren ferner ein Ausbilden einer zweiten Finne in einem NMOS-Gebiet des Substrats umfasst, das zu dem PMOS-Gebiet benachbart ist, wobei die Halbleiterabdeckschicht und die dielektrische Schicht über der ersten Finne und über der zweiten Finne ausgebildet werden.
  • In einer Ausführungsform umfasst ein Verfahren zum Ausbilden einer Fin-Feldeffekttransistorvorrichtung (FinFET-Vorrichtung) ein Ausbilden einer ersten Finne in einem PMOS-Gebiet eines Substrats; Ausbilden einer zweiten Finne in einem NMOS-Gebiet des Substrats, das benachbart zu dem PMOS-Gebiet ist; und Ausbilden einer Siliziumabdeckschicht über der ersten Finne und der zweiten Finne. Das Verfahren umfasst außerdem ein Durchführen einer Nitridierungsbehandlung an der Siliziumabdeckschicht; Ausbilden eines ersten dielektrischen Materials über der Siliziumabdeckschicht; Abscheiden eines zweiten dielektrischen Materials zwischen und über der ersten Finne und der zweiten Finne, wobei sich das erste dielektrische Material zwischen der Siliziumabdeckschicht und dem zweiten dielektrischen Material befindet; und Durchführen eines thermischen Prozesses, um das zweite dielektrische Material zu härten. Das Verfahren umfasst ferner ein Aussparen des zweiten dielektrischen Materials nach dem thermischen Prozess, um einen oberen Abschnitt der ersten Finne und einen oberen Abschnitt der zweiten Finne freizulegen; und Ausbilden einer ersten Gatestruktur über der ersten Finne und einer zweiten Gatestruktur über der zweiten Finne. In einer Ausführungsform umfasst das Ausbilden der Siliziumabdeckschicht ein konformes Ausbilden der Siliziumabdeckschicht über der ersten Finne und der zweiten Finne. In einer Ausführungsform umfasst das Durchführen der Nitridierungsbehandlung ein Behandeln der Siliziumabdeckschicht mit einem Gas, das Ammoniak umfasst. In einer Ausführungsform umfasst das Ausbilden des ersten dielektrischen Materials ein konformes Ausbilden einer Schicht aus Siliziumnitrid über der Siliziumabdeckschicht, wobei das Durchführen des thermischen Prozesses eine obere Schicht des ersten dielektrischen Materials in Siliziumoxinitrid umwandelt.
  • In einer Ausführungsform umfasst eine Fin-Feldeffekttransistorvorrichtung (FinFET-Vorrichtung) eine Finne, die über oberen Flächen von Isolationsgebieten auf gegenüberliegenden Seiten der Finne hervorsteht; eine Siliziumabdeckschicht zwischen der Finne und den Isolationsgebieten; ein erstes dielektrisches Material zwischen der Siliziumabdeckschicht und den Isolationsgebieten; und ein von dem ersten dielektrischen Material verschiedenes, zweites dielektrisches Materials zwischen dem ersten dielektrischen Material und den Isolationsgebieten, wobei das zweite dielektrische Material ein Oxid des ersten dielektrischen Materials umfasst. In einer Ausführungsform umfasst die erste Finne Siliziumgermanium, das erste dielektrische Material umfasst Siliziumnitrid, und das zweite dielektrische Material umfasst Siliziumoxinitrid. In einer Ausführungsform umfasst die FinFET-Vorrichtung ferner einen Siliziumoxidfilm zwischen der Siliziumabdeckschicht und dem ersten dielektrischen Material.
  • In einer Ausführungsform umfasst eine Fin-Feldeffekttransistorvorrichtung (FinFET-Vorrichtung) eine erste Finne; eine zweite Finne, die zu der ersten Finne benachbart ist, wobei die zweite Finne ein anderes Material aufweist als die erste Finne; Isolationsgebiete zwischen der ersten Finne und der zweiten Finne, wobei ein oberer Abschnitt der ersten Finne und ein oberer Abschnitt der zweiten Finne über den Isolationsgebieten hervorstehen; und eine Halbleiterabdeckschicht zwischen einem unteren Abschnitt der ersten Finne und den Isolationsgebieten, und zwischen einem unteren Abschnitt der zweiten Finne und den Isolationsgebieten. Die FinFET-Vorrichtung umfasst ferner eine erste dielektrische Schicht zwischen der Halbleiterabdeckschicht und den Isolationsgebieten; und eine von der ersten dielektrischen Schicht verschiedene, zweite dielektrische Schicht zwischen der ersten dielektrischen Schicht und den Isolationsgebieten. In einer Ausführungsform umfasst die erste Finne Siliziumgermanium und die zweite Finne umfasst Silizium. In einer Ausführungsform weist die erste Finne P-Typ-Source-/Draingebiete auf und die zweite Finne weist N-Typ-Source-/Draingebiete auf. In einer Ausführungsform umfasst die erste dielektrische Schicht Siliziumnitrid, und die zweite dielektrische Schicht umfasst Siliziumoxinitrid. In einer Ausführungsform umfasst die FinFET-Vorrichtung ferner einen Film eines Oxids zwischen der Halbleiterabdeckschicht und der ersten dielektrischen Schicht, wobei der Film des Oxids ein Oxid eines Materials der Halbleiterabdeckschicht umfasst.
  • In einer Ausführungsform umfasst ein Verfahren zum Ausbilden einer Halbleitervorrichtung ein Ausbilden eines Halbleiter-Liners über einer von einem Substrat hervorstehenden Finne; konformes Ausbilden einer Siliziumnitridschicht über dem HalbleiterLiner; und Abscheiden eines Isolationsmaterials über und um die Finne. Das Verfahren umfasst außerdem ein Härten des Isolationsmaterials unter Verwendung eines thermischen Prozesses, wobei das Härten des Isolationsmaterials eine obere Schicht der Siliziumnitridschicht, die vom Substrat fern ist, in Siliziumoxidnitrid umwandelt; Entfernen von Abschnitten des Isolationsmaterials, um STI-Gebiete (flache Grabenisolation) auszubilden, wobei die Finne über den STI-Gebieten hervorsteht; und Ausbilden eines Gates über der Finne. In einer Ausführungsform umfasst das Verfahren ferner ein Behandeln des Halbleiter-Liners mit Stickstoff, um einen dielektrischen Film über dem Halbleiterliner auszubilden, wobei der dielektrische Film ein Nitrid des Halbleiter-Liners umfasst. In einer Ausführungsform umfasst das Härten ein Durchführen eines ersten thermischen Ausheilungsprozesses, um mindestens einen oberen Abschnitt des Isolationsmaterials zu härten; Aussparen des Isolationsmaterials nach dem ersten thermischen Ausheilungsprozess; und Durchführen eines zweiten thermischen Ausheilungsprozesses nach dem Aussparen des Isolationsmaterials. In einer Ausführungsform umfasst das Durchführen des ersten thermischen Ausheilungsprozesses ein Durchführen eines Nassausheilungsprozesses; und Durchführen eines Trockenausheilungsprozesses nach dem Nassausheilungsprozess.
  • In einer Ausführungsform umfasst ein Verfahren ein Ausbilden einer ersten Finne, die Siliziumgermanium umfasst, in einem PMOS-Gebiet eines Substrats; Ausbilden einer zweiten Finne, die Silizium aufweist, in einem NMOS-Gebiet des Substrats; Ausbilden einer Siliziumabdeckschicht über der ersten Finne und der zweiten Finne; und Ausbilden einer dielektrischen Schicht, die Siliziumnitrid umfasst, über der Siliziumabdeckschicht. Das Verfahren umfasst außerdem ein Ausbilden eines Isolationsmaterials zwischen der ersten Finne und der zweiten Finne; Härten des Isolationsmaterials, wobei das Härten des Isolationsmaterials eine obere Schicht der dielektrischen Schicht in Siliziumoxinitrid umwandelt; Aussparen des Isolationsmaterials, um einen oberen Abschnitt der ersten Finne und einen oberen Abschnitt der zweiten Finne freizulegen; und Ausbilden einer ersten Gatestruktur und einer zweiten Gatestruktur jeweils über der ersten Finne und der zweiten Finne.
  • Das Vorstehende skizziert Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62552986 [0001]

Claims (20)

  1. Verfahren, umfassend: Ausbilden einer Halbleiterabdeckschicht über einer ersten Finne in einem ersten Gebiet eines Substrats, Ausbilden einer dielektrischen Schicht über der Halbleiterabdeckschicht, Ausbilden eines Isolationsmaterials über der dielektrischen Schicht, wobei sich eine obere Fläche des Isolationsmaterials weiter weg vom Substrat erstreckt als eine obere Fläche der ersten Finne, Aussparen des Isolationsmaterials, um einen oberen Abschnitt der ersten Finne freizulegen, und Ausbilden einer Gatestruktur über dem oberen Abschnitt der ersten Finne.
  2. Verfahren nach Anspruch 1, das ferner, vor dem Ausbilden der Halbleiterabdeckschicht, umfasst: Ersetzen eines ersten Abschnitts des Substrats im ersten Gebiet durch ein epitaktisches Halbleitermaterial, und Strukturieren des epitaktischen Halbleitermaterials, um die erste Finne auszubilden.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Ausbilden der Halbleiterabdeckschicht ein Ausbilden einer Siliziumabdeckschicht über der ersten Finne umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche, das ferner ein Behandeln der Halbleiterabdeckschicht mit einem Nitrid-haltigen Gas vor dem Ausbilden der dielektrischen Schicht über der Halbleiterabdeckschicht umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Finnen und das Substrat ein gleiches Material umfassen.
  6. Verfahren nach einem der vorhergehenden Ansprüche, das ferner ein Härten des Isolationsmaterials vor dem Aussparen des Isolationsmaterials umfasst.
  7. Verfahren nach Anspruch 6, wobei die Halbleiterabdeckschicht eine Siliziumabdeckschicht ist, und die dielektrische Schicht eine Siliziumnitridschicht ist, wobei das Härten des Isolationsmaterials eine obere Schicht der dielektrischen Schicht in Siliziumoxidnitrid umwandelt.
  8. Verfahren nach Anspruch 6 oder 7, wobei das Härten umfasst: Durchführen eines ersten Ausheilungsprozesses, Durchführen eines Planarisierungsprozesses nach dem ersten Ausheilungsprozess, und Durchführen eines zweiten Ausheilungsprozesses.
  9. Verfahren nach Anspruch 8, wobei der Planarisierungsprozess obere Abschnitte des Isolationsmaterials entfernt und eine Maskenschicht über der oberen Fläche der ersten Finne freilegt.
  10. Verfahren nach Anspruch 8 oder 9, wobei das Durchführen des ersten Ausheilungsprozesses umfasst: Durchführen einer ersten Nassdampfausheilung, und Durchführen einer ersten Trockenausheilung nach der ersten Nassdampfausheilung.
  11. Verfahren nach Anspruch 10, wobei die erste Trockenausheilung in einer Umgebung durchgeführt wird, die Stickstoff umfasst.
  12. Verfahren nach Anspruch 10 oder 11, wobei das Durchführen des zweiten Ausheilungsprozesses umfasst: Durchführen einer zweiten Nassdampfausheilung, und Durchführen einer zweiten Trockenausheilung nach der zweiten Nassdampfausheilung.
  13. Verfahren nach einem der vorhergehenden Ansprüche, wobei das erste Gebiet ein PMOS-Gebiet ist, wobei das Verfahren ferner ein Ausbilden einer zweiten Finne in einem NMOS-Gebiet des Substrats umfasst, das zu dem PMOS-Gebiet benachbart ist, wobei die Halbleiterabdeckschicht und die dielektrische Schicht über der ersten Finne und über der zweiten Finne ausgebildet werden.
  14. Verfahren zum Ausbilden einer Fin-Feldeffekttransistorvorrichtung (FinFET-Vorrichtung), wobei das Verfahren umfasst: Ausbilden einer ersten Finne in einem PMOS-Gebiet eines Substrats, Ausbilden einer zweiten Finne in einem NMOS-Gebiet des Substrats, das zu dem PMOS-Gebiet benachbart ist, Ausbilden einer Siliziumabdeckschicht über der ersten Finne und der zweiten Finne, Durchführen einer Nitridierungsbehandlung an der Siliziumabdeckschicht, Ausbilden eines ersten dielektrischen Materials über der Siliziumabdeckschicht, Abscheiden eines zweiten dielektrischen Materials zwischen und über der ersten Finne und der zweiten Finne, wobei sich das erste dielektrische Material zwischen der Siliziumabdeckschicht und dem zweiten dielektrischen Material befindet, Durchführen eines thermischen Prozesses, um das zweite dielektrische Material zu härten, Aussparen des zweiten dielektrischen Materials nach dem thermischen Prozess, um einen oberen Abschnitt der ersten Finne und einen oberen Abschnitt der zweiten Finne freizulegen, und Ausbilden einer ersten Gatestruktur über der ersten Finne und einer zweiten Gatestruktur über der zweiten Finne.
  15. Verfahren nach Anspruch 14, wobei das Ausbilden der Siliziumabdeckschicht ein konformes Ausbilden der Siliziumabdeckschicht über der ersten Finne und der zweiten Finne umfasst.
  16. Verfahren nach Anspruch 14 oder 15, wobei das Durchführen der Nitridierungsbehandlung ein Behandeln der Siliziumabdeckschicht mit einem Gas umfasst, das Ammoniak umfasst.
  17. Verfahren nach einem der vorhergehenden Ansprüche 14 bis 16, wobei das Ausbilden des ersten dielektrischen Materials ein konformes Ausbilden einer Schicht aus Siliziumnitrid über der Siliziumabdeckschicht umfasst, wobei das Durchführen des thermischen Prozesses eine obere Schicht des ersten dielektrischen Materials in Siliziumoxinitrid umwandelt.
  18. Fin-Feldeffekttransistorvorrichtung (FinFET-Vorrichtung), umfassend: eine Finne, die über oberen Flächen von Isolationsgebieten auf gegenüberliegenden Seiten der Finne hervorsteht, eine Siliziumabdeckschicht zwischen der Finne und den Isolationsgebieten, ein erstes dielektrisches Material zwischen der Siliziumabdeckschicht und den Isolationsgebieten, und ein von dem ersten dielektrischen Material verschiedenes, zweites dielektrisches Material zwischen dem ersten dielektrischen Material und den Isolationsgebieten, wobei das zweite dielektrische Material ein Oxid des ersten dielektrischen Materials umfasst.
  19. FinFET-Vorrichtung nach Anspruch 18, wobei die erste Finne Siliziumgermanium umfasst, wobei das erste dielektrische Material Siliziumnitrid umfasst, und das zweite dielektrische Material Siliziumoxinitrid umfasst.
  20. FinFET-Vorrichtung nach Anspruch 18 oder 19, das ferner einen Siliziumoxidfilm zwischen der Siliziumabdeckschicht und dem ersten dielektrischen Material umfasst.
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