DE102019121282B4 - Finnenfeldeffekttransistorvorrichtung und Verfahren zum Bilden derselben - Google Patents

Finnenfeldeffekttransistorvorrichtung und Verfahren zum Bilden derselben Download PDF

Info

Publication number
DE102019121282B4
DE102019121282B4 DE102019121282.0A DE102019121282A DE102019121282B4 DE 102019121282 B4 DE102019121282 B4 DE 102019121282B4 DE 102019121282 A DE102019121282 A DE 102019121282A DE 102019121282 B4 DE102019121282 B4 DE 102019121282B4
Authority
DE
Germany
Prior art keywords
work
layer
function layer
fin
work function
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102019121282.0A
Other languages
English (en)
Other versions
DE102019121282A1 (de
Inventor
Chun-Neng LIN
Ming-Hsi Yeh
Hung-Chin Chung
Hsin-Yun Hsu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102019121282A1 publication Critical patent/DE102019121282A1/de
Application granted granted Critical
Publication of DE102019121282B4 publication Critical patent/DE102019121282B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

Verfahren (1000) zum Bilden einer Halbleitervorrichtung (100, 200), das Verfahren (1000) umfassend:Bilden einer Dummygatestruktur (75A-C) über einer ersten Finne (64A), einer zweiten Finne (64C) und einer dritten Finne (64B) zwischen der ersten Finne (64A) und der zweiten Finne (64C);Bilden einer Dielektrikumsschicht (90) um die Dummygatestruktur (75A-C) herum;Entfernen der Dummygatestruktur (75A-C), um eine Vertiefung (69A-C) in der Dielektrikumsschicht (90) zu bilden, wobei die Vertiefung (69A-C) die erste Finne (64A), die zweite Finne (64C) und die dritte Finne (64B) freilegt;Bilden einer ersten Austrittsarbeitsschicht (84) und einer zweiten Austrittsarbeitsschicht (83) in der Vertiefung (69A-C), wobei sich die erste Austrittsarbeitsschicht (84) entlang erster Seitenwände und einer ersten oberen Fläche der ersten Finne (64A) erstreckt und sich die zweite Austrittsarbeitsschicht (83) entlang zweiter Seitenwänden und einer zweiten oberen Fläche der zweiten Finne (64C) erstreckt, wobei sich die erste Austrittsarbeitsschicht (84) entlang einer dritten Seitenwand der dritten Finne (64B) und entlang eines ersten Abschnitts einer dritten oberen Fläche der dritten Finne (64B) erstreckt und sich die zweite Austrittsarbeitsschicht (83) entlang einer vierten Seitenwand der dritten Finne (64B) und entlang eines zweiten Abschnitts der dritten oberen Fläche der dritten Finne (64B) erstreckt, wobei sich die erste Austrittsarbeitsschicht (84) nicht entlang der vierten Seitenwand der dritten Finne (64B) erstreckt und sich die zweite Austrittsarbeitsschicht (83) nicht entlang der dritten Seitenwand der dritten Finne (64B) erstreckt; undFüllen der Vertiefung (69A-C) durch Bilden eines elektrisch leitfähigen Materials (93) über der ersten Austrittsarbeitsschicht (84) und über der zweiten Austrittsarbeitsschicht (83).

Description

  • HINTERGRUND
  • Die Halbleiterbranche ist durch andauernde Verbesserungen in der Integrationsdichte einer Vielzahl elektronischer Bauteile (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) schnell gewachsen. Größtenteils entstammt die Verbesserung der Integrationsdichte der wiederholten Verringerungen der Mindestelementgröße wodurch mehr Bauteile in einem bestimmten Bereich integriert werden können.
  • Finnenfeldeffekttransistor- (FinFET) Vorrichtungen werden in integrierten Schaltungen zunehmend häufig verwendet. FinFET-Vorrichtungen weisen eine dreidimensionale Struktur auf, die eine Halbleiterfinne umfasst, die aus einem Substrat vorspringt. Eine Gatestruktur, konfiguriert zum Steuern des Flusses der Ladungsträger innerhalb eines leitfähigen Kanals der FinFET-Vorrichtung, wickelt sich um die Halbleiterfinne. Beispielsweise wickelt sich in einer Tri-Gate-FinFET-Vorrichtung die Gatestruktur um drei Seiten der Halbleiterfinne und bildet damit leitfähige Kanäle auf drei Seiten der Halbleiterfinne. Aus der US 2016/0351568 A1 ist eine Halbleitervorrichtung mit zwei Finnen bekannt, über denen jeweils eine Austrittsarbeitsschicht angeordnet ist, wobei die Austrittsarbeitsschicht über der zweiten Finne von der Austrittsarbeitsschicht über der ersten Finne verschieden sein kann.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung sind am besten über die folgende ausführliche Beschreibung zu verstehen, wenn diese zusammen mit den beiliegenden Figuren gelesen wird. Es wird angemerkt, dass dem Standardverfahren der Branche entsprechend verschiedene Eigenschaften nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Eigenschaften können tatsächlich willkürlich vergrößert oder verkleinert werden, um die Erklärung klarer zu machen.
    • 1 illustriert eine perspektivische Ansicht einer Finnenfeldeffektransistor-(FinFET) Vorrichtung nach einigen Ausführungsformen.
    • 2 bis 6, 7A und 7B illustrieren verschiedene Ansichten einer FinFET-Vorrichtung in verschiedenen Stufen der Herstellung nach einer Ausführungsform.
    • 7C und 7D illustrieren verschiedene Querschnittsansichten der FinFET-Vorrichtung, die in 7A illustriert ist, in einigen Ausführungsformen.
    • 8 bis 24 illustrieren verschiedene Querschnittsansichten der FinFET-Vorrichtung aus 7A in weiteren Stufen der Herstellung nach einer Ausführungsform.
    • 25A und 25B illustrieren Querschnittsansichten einer Halbleitervorrichtung in einer Stufe der Herstellung in einer Ausführungsform.
    • 26A und 26B illustrieren Querschnittsansichten einer Halbleitervorrichtung in einer Stufe der Herstellung in einer Ausführungsform.
    • 27A und 27B illustrieren Querschnittsansichten einer Halbleitervorrichtung in einer Stufe der Herstellung in einer Ausführungsform.
    • 28A und 28B illustrieren Querschnittsansichten einer Halbleitervorrichtung in einer Stufe der Herstellung in einem Vergleichsbeispiel.
    • 29A und 29B illustrieren Querschnittsansichten einer Halbleitervorrichtung in einer Stufe der Herstellung in einem Vergleichsbeispiel.
    • 30A und 30B illustrieren Querschnittsansichten einer Halbleitervorrichtung in einer Stufe der Herstellung in einer Ausführungsform.
    • 31A und 31B illustrieren Querschnittsansichten einer Halbleitervorrichtung in einer Stufe der Herstellung in einer Ausführungsform.
    • 32A und 32B illustrieren Querschnittsansichten einer Halbleitervorrichtung in einer Stufe der Herstellung in einer Ausführungsform.
    • 33 bis 46 illustrieren verschiedene Ansichten einer FinFET-Vorrichtung in verschiedenen Stufen der Herstellung nach einer Ausführungsform.
    • 47 illustriert ein Ablaufdiagramm des Verfahrens der Herstellung einer Halbleitervorrichtung nach einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die Erfindung betrifft Verfahren zum Bilden einer Halbleitervorrichtung mit den Merkmalen des Anspruchs 1 bzw. 14 sowie eine Halbleitervorrichtung mit den Merkmalen des Anspruchs 18. Beispielhafte Ausführungsformen sind in den abhängigen Ansprüchen angegeben. Die folgende Offenbarung stellt viele verschiedene Ausführungsformen der Erfindung zur Umsetzung verschiedener Funktionen der Erfindung bereit. Spezifische Beispiele von Bestandteilen und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Beispielsweise kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und die zweiten Elemente in direktem Kontakt ausgebildet sind, und sie kann außerdem Ausführungsformen enthalten, in denen weitere Elemente zwischen dem ersten und dem zweiten Element ausgebildet werden können, sodass die ersten und die zweiten Elemente nicht in direktem Kontakt stehen müssen.
  • Ferner können räumlich relative Begriffe wie „unter“, „darunter“, „unterer“, „über“, „oberer“ und ähnliches hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollten zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in Verwendung oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die räumlich relativen Bezeichner, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden. In dieser Beschreibung beziehen sich, wenn nicht anders vorgegeben, gleiche oder ähnliche Referenzziffern in verschiedenen Figuren auf dieselbe oder eine ähnliche Komponente, die durch ein oder mehrere selbe/s oder ähnliche/s Bildungsverfahren unter Verwendung desselben oder eines ähnlichen Materialien oder derselben oder ähnlicher Materialien gebildet wird.
  • Ausführungsformen dieser Offenbarung werden im Zusammenhang der Bildung einer FinFET-Vorrichtung und insbesondere im Kontext der Bildung von Austrittsarbeitsschichten einer FinFET-Vorrichtung besprochen. Wenn auch die offenbarten Ausführungsformen unter Verwendung von FinFET-Vorrichtungen als Beispielen besprochen werden, kann das offenbarte Verfahren auch in anderen Typen von Vorrichtungen verwendet werden, wie etwa planaren Vorrichtungen.
  • Ausführungsformen dieser Offenbarung umfassen Verfahren zum Bilden verschiedener Austrittsarbeitsschichtstapel in verschiedenen Transistoren einer FinFET-Vorrichtung. Selektive Nassätzprozesse werden verwendet, um Zielmaterialien (z. B. Austrittsarbeitsmetalle) zu entfernen, ohne andere Materialien anzugreifen. Die selektiven Nassätzprozesse und die offenbarten Abscheidungsverfahren erlauben eine höhere Flexibilität bei der Bildung und Einstellung von Austrittsarbeitsschichten jedes einzelnen Transistors in einer FinFET-Vorrichtung. Weiterhin erlaubt der hybride Austrittsarbeitsschichtstapel eine erhöhte Flexibilität in der Struktur der Austrittsarbeitsschichten der Transistoren. Beispielsweise erlauben die offenbarten Verfahren die Bildung von drei verschiedenen Austrittsarbeitsschichten unter Verwendung von zwei verschiedenen Austrittsarbeitsmaterialien.
  • 1 illustriert ein Beispiel eines FinFET 30 in einer perspektivischen Ansicht. Der FinFET 30 umfasst ein Substrat 50 und eine Finne 64, die über das Substrat 50 vorspringt. Isolierungsregionen 62 sind auf gegenüberliegenden Seiten der Finne 64 gebildet, wobei die Finne 64 über die Isolierungsregionen 62 vorspringt. Ein Gatedielektrikum 66 befindet sich entlang Seitenwänden und über einer oberen Fläche der Finne 64 und ein Gate 68 befindet sich über dem Gatedielektrikum 66. Source/Drain-Regionen 80 befinden sich in der Finne 64 und an gegenüberliegenden Seiten des Gatedielektrikums 66 und des Gate 68. 1 illustriert ferner Referenzquerschnitte, die in späteren Figuren verwendet werden. Querschnitt B-B erstreckt sich entlang einer Längsachse des Gates 68 des FinFETs 30. Querschnitt A-A ist rechtwinklig zu Querschnitt B-B und liegt entlang einer Längsachse der Finne 64 und in einer Richtung von, beispielsweise, einem Stromfluss zwischen den Source/Drain-Regionen 80. Querschnitt C-C ist parallel zu Querschnitt B-B und quer zur Source/Drain-Region 80. Aufeinander folgende Figuren beziehen sich um der Klarheit Willen auf diese Referenzquerschnitte.
  • 2-6, 7A und 7B illustrieren verschiedene Ansichten (z. B. Querschnittsansichten, Draufsichten) einer FinFET-Vorrichtung 100 in verschiedenen Stufen der Herstellung nach einer Ausführungsform. Die FinFET-Vorrichtung 100 ist ähnlich wie die FinFET 30 in 1, aber mit mehreren Finnen und mehreren Gatestrukturen. 2 bis 5 illustrieren Querschnittsansichten der FinFET-Vorrichtung 100 entlang Querschnitt B-B. 6, 7A, 8 und 9 illustrieren Querschnittsansichten der FinFET-Vorrichtung 100 entlang Querschnitt A-A. 7B illustriert eine Draufsicht der FinFET-Vorrichtung 100 aus 7A und 7C und 7D illustrieren verschiedene Ausführungsform Querschnittsansichten der FinFET-Vorrichtung 100 aus 7A, aber entlang Querschnitt C-C. 10-18 illustrieren Querschnittsansichten der FinFET-Vorrichtung 100 entlang Querschnitt B-B (siehe 7B). 19, 20 und 21 illustrieren Querschnittsansichten der FinFET-Vorrichtung 100 entlang Querschnitten D-D, E-E bzw. F-F (siehe 7B). 22, 23 und 24 illustrieren Querschnittsansichten der FinFET-Vorrichtung 100 entlang Querschnitten D-D, E-E bzw. F-F.
  • 2 illustriert eine Querschnittsansicht des Substrats 50. Das Substrat 50 kann ein Halbleitersubstrat, wie etwa ein Bulkhalbleiter, ein Halbleiter-auf-Isolator- (SOI) Substrat, oder dergleichen sein, das dotiert (z. B. mit einem P- oder einem N-Dotiermittel) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, wie etwa ein Siliziumwafer. Allgemein umfasst ein SOI-Substrat eine Schicht eines Halbleitermaterials, das auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann beispielsweise eine Buried-Oxid- (BOX) Schicht, eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht wird auf einem Substrat bereitgestellt, typischerweise auf einem Siliziumsubstrat oder einem Glassubstrat. Andere Substrate, wie etwa ein mehrlagiges oder Gefällesubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbundhalbleiter einschließlich Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen daraus enthalten.
  • Bezüglich 3 ist das Substrat 50 aus 2 unter Verwendung von beispielsweise Photolithographie und Ätztechniken strukturiert. Beispielsweise wird eine Maskenschicht wie etwa eine Pad-Oxidschicht 52 und eine darüberliegende Pad-Nitridschicht 56 über dem Substrat 50 gebildet. Die Pad-Oxidschicht 52 kann ein Dünnfilm sein, der Siliziumoxid umfasst, das beispielsweise unter Verwendung eines Wärmeoxidationsprozesses ausgebildet wird. Die Pad-Oxidschicht 52 kann als eine Haftschicht zwischen dem Substrat 50 und der darüberliegenden Pad-Nitridschicht 56 dienen. In einigen Ausführungsformen ist die Pad-Nitridschicht 56 aus Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbonitrid, dergleichen oder einer Kombination daraus gebildet, und kann beispielsweise unter Verwendung von chemischer Niederdruck-Dampfphasenabscheidung (LPCVD) oder plasmaverstärkter chemischer Dampfphasenabscheidung (PECVD) gebildet werden.
  • Die Maskenschicht kann unter Verwendung von Photolithographietechniken strukturiert werden. Allgemein verwenden Photolithographietechniken ein Photoresistmaterial, das abgeschieden, bestrahlt (belichtet) und entwickelt wird, um einen Abschnitt des Photoresistmaterials zu entfernen. Das verbleibende Photoresistmaterial projiziert das darunterliegende Material, wie etwa die Maskenschicht in diesem Beispiel, von den nachfolgenden Verarbeitungsschritten, wie etwa Ätzen. In diesem Beispiel wird das Photoresistmaterial verwendet, um die Pad-Oxidschicht 52 und Pad-Nitridschicht 56 zu strukturieren, um eine strukturierte Maske 58 zu bilden, wie in 3 illustriert.
  • Die strukturierte Maske 58 wird nachfolgend verwendet, um freigelegte Abschnitte des Substrats 50 zu strukturieren, um Gräben 61 zu bilden, wodurch Halbleiterfinnen 64 (z. B. 64A, 64B und 64C) zwischen aneinander angrenzenden Gräben 61 wie in 3 illustriert gebildet werden. Um der Einfachheit Willen können die Halbleiterfinnen 64A, 64B und 64C kollektiv als Halbleiterfinnen 64 bezeichnet werden, und jede der Halbleiterfinnen 64A, 64B und 64C kann als eine Halbleiterfinne 64 bezeichnet werden. In einigen Ausführungsformen werden die Halbleiterfinnen 64 durch Ätzen von Gräben in dem Substrat 50 beispielsweise unter Verwendung von reaktivem Ionenätzen (RIE), neutralem Strahlätzen (NBE), dergleichen oder einer Kombination daraus gebildet werden. Das Ätzen kann anisotrop sein. In einigen Ausführungsformen können die Gräben 61 Streifen sein (betrachtet von oben), die parallel zueinander laufen und eng nebeneinander liegen. In einigen Ausführungsformen können die Gräben 61 fortlaufend sein und die Halbleiterfinnen 64 umgeben. Die Halbleiterfinnen 64 können nachfolgend auch als Finnen 64 bezeichnet werden.
  • Die Finnen 64 können mit jedem geeigneten Verfahren strukturiert werden. Beispielsweise können die Finnen 64 unter Verwendung eines oder mehrerer Photolithographieprozesse strukturiert werden, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie und selbstausgerichtete Prozesse, was die Erstellung von Strukturen erlaubt, die beispielsweise Anstellwinkel aufweisen, die kleiner sind, als sonst unter Verwendung eines einzelnen direkten Photolithographieprozesses möglich wäre. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandhalter werden zusammen mit der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter können dann verwendet werden, um die Finnen zu strukturieren.
  • 4 illustriert die Bildung eines Isoliermaterials zwischen benachbarten Halbleiterfinnen 64 zum Bilden von Isolierungsregionen 62. Das Isoliermaterial kann ein Oxid sein, wie etwa Siliziumoxid, ein Nitrid, dergleichen, oder eine Kombination daraus, und kann durch eine chemische Dampfphasenabscheidung von hochdichtem Plasma (HDP-CVD), einer fließfähigen CVD (FCVD) (z. B. einer CVD-basierten Materialabscheidung in einem entfernten Plasmasystem und Nachhärten, um es zu einem anderen Material konvertieren zu lassen, wie etwa einem Oxid), dergleichen, oder einer Kombination daraus gebildet werden. Andere Isolierungsmaterialien und/oder andere Bildungsprozesse können verwendet werden. In der illustrierten Ausführungsform ist das Isoliermaterial Siliziumoxid, das durch einen FCVD-Prozess gebildet ist. Ein Temperprozess kann durchgeführt werden, wenn das Isoliermaterial ausgebildet ist. Ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Politur (CMP), kann überschüssiges Isoliermaterial entfernen und obere Flächen der Isolierungsregionen 62 und obere Flächen der Halbleiterfinnen 64, die koplanar sind (nicht dargestellt) entfernen. Die strukturierte Maske 58 (siehe 3) durch den Planarisierungsprozess ebenfalls entfernt werden.
  • In einigen Ausführungsformen umfassen die Isolierungsregionen 62 eine Auskleidung, z. B. ein Auskleidungsoxid (nicht dargestellt), an der Schnittstelle zwischen der Isolierungsregion 62 und dem Substrat 50/den Halbleiterfinnen 64. In einigen Ausführungsformen ist das Auskleidungsoxid ausgebildet, kristalline Mängel an der Schnittstelle zwischen dem Substrat 50 und der Isolierungsregion 62 zu verringern. Ähnlich kann das Auskleidungsoxid auch verwendet werden, um kristalline Mängel an der Schnittstelle zwischen den Halbleiterfinnen 64 und der Isolierungsregion 62 zu verringern. Das Auskleidungsoxid (z. B. Siliziumoxid) kann ein thermales Oxid sein, das durch eine thermale Oxidation einer Oberflächenschicht des Substrats 50 gebildet wird, wobei jedoch ein anderes geeignetes Verfahren ebenfalls zum Bilden des Auskleidungsoxids verwendet werden kann.
  • Als nächstes werden die Isolierungsregionen 62 zurückgesetzt, um seichte Grabenisolierungs- (STI) Regionen 62 zu bilden. Die Isolierungsregionen 62 sind so zurückgesetzt, dass die oberen Abschnitte der Halbleiterfinnen 64 von zwischen benachbarten STI-Regionen 62 vorspringen. Die oberen Flächen der STI-Regionen 62 können eine flache Fläche (wie illustriert), eine konvexe Fläche, eine konkave Fläche (wie etwa eine Schüsselbildung), oder eine Kombination daraus aufweisen. Die oberen Flächen der STI-Regionen 62 können mit geeignetem Ätzen flach, konvex und/oder konkav gebildet sein. Die Isolierungsregionen 62 können unter Verwendung eines geeigneten Ätzprozesses zurückgesetzt werden, wie etwa mit einem, das selektiv das Material der Isolierungsregionen 62 betrifft. Beispielsweise kann ein Trockenätzen oder in Nassätzen unter Verwendung verdünnter Flusssäure (dHF) verwendet werden, um die Isolierungsregionen 62 zurückzusetzen.
  • 2 bis 4 illustrieren eine Ausführungsform der Bildung der Finnen 64, aber die Finnen können in mehreren verschiedenen Prozessen gebildet werden. Beispielsweise kann ein oberer Abschnitt des Substrats 50 durch ein geeignetes Material ersetzt werden, wie etwa durch ein epitaktisches Material, das sich für einen vorgesehenen Typ (z. B. N oder P) von zu bildenden Halbleitervorrichtungen eignet. Danach wird das Substrat 50 mit epitaktischem Material darüber strukturiert, um Halbleiterfinnen 64 zu bilden, die das epitaktische Material umfassen.
  • Als ein weiteres Beispiel kann eine dielektrische Schicht über einer oberen Fläche eines Substrats gebildet werden; Gräben können durch die dielektrische Schicht geätzt werden, homoepitaktische Strukturen können epitaktisch in den Gräben aufgebaut werden; und die Dielektrikumsschicht kann so zurückgesetzt sein, dass die homoepitaktischen Strukturen aus der Dielektrikumsschicht vorspringen, um Finnen zu bilden.
  • In noch einem weiteren Beispiel kann eine dielektrische Schicht über einer oberen Fläche eines Substrats gebildet werden; Gräben können durch die dielektrische Schicht geätzt werden, heteroepitaktische Strukturen können epitaktisch unter Verwendung eines Materials, das sich von dem Substrat unterscheidet, in den Gräben aufgebaut werden; und die Dielektrikumsschicht kann so zurückgesetzt sein, dass die heteroepitaktischen Strukturen aus der Dielektrikumsschicht vorspringen, um Finnen zu bilden.
  • In Ausführungsformen, in denen ein oder mehrere epitaktische Material(ien) oder epitaktische Strukturen (z. B. die heteroepitaktischen Strukturen oder die homoepitaktischen Strukturen) aufgebaut werden, können das/die aufgebaute/n Material(ien) oder Strukturen vor Ort während des Aufbaus dotiert werden, was vorherige und nachfolgende Implantationen verdecken kann, wobei jedoch Vor-Ort- und Implantierungsdotierung gemeinsam verwendet werden kann. Noch weiter kann es von Vorteil sein ein Material epitaktisch auf einer NMOS-Region aufzubauen, die sich von dem Material in einer PMOS-Region unterscheidet. In verschiedenen Ausführungsformen können die Finnen 64 Siliziumgermanium (SixGe1-x, wobei x zwischen 0 und 1 sein kann), Siliziumkarbid, reines oder im Wesentlichen reines Germanium, einen III-V-Verbindungshalbleiter, einen II-VI-Verbindungshalbleiter oder dergleichen umfassen. Beispielsweise umfassend die verfügbaren Materialien zum Bilden des III-V-Verbindungshalbleiters, sind aber nicht beschränkt auf InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen.
  • 5 illustriert die Bildung einer Dummygatestruktur 75 über den Halbleiterfinnen 64. Die Dummygatestruktur 75 umfasst in einigen Ausführungsformen Gatedielektrikum 66 und Gate 68. Eine Maske 70 kann über der Dummygatestruktur 75 ausgebildet werden. Um die Dummygatestruktur 75 auszubilden, ist eine Dielektrikumsschicht auf den Halbleiterfinnen 64 ausgebildet. Die Dielektrikumsschicht kann beispielsweise Siliziumoxid, Siliziumnitrid, mehrere Schichten davon oder dergleichen sein und kann abgeschieden oder thermal aufgebaut werden.
  • Eine Gateschicht ist über der Dielektrikumsschicht ausgebildet, und eine Maskenschicht ist über der Gateschicht ausgebildet. Die Gateschicht kann über der Dielektrikumsschicht abgeschieden und dann wie etwa mit einem CMP planarisiert werden. Die Maskenschicht kann über der Gateschicht abgeschieden werden. Die Gateschicht kann beispielsweise durch Polysilizium gebildet werden, wobei jedoch auch andere Materialien verwendet werden können. Die Maskenschicht kann beispielsweise aus Siliziumnitrid oder dergleichen gebildet werden.
  • Nachdem die Schichten (z. B. die Dielektrikumsschicht, die Gateschicht und die Maskenschicht) gebildet werden, kann die Maskenschicht unter Verwendung annehmbarer Photolithographie- und Ätztechniken strukturiert werden, um die Maske 70 zu bilden. Die Struktur der Maske 70 kann dann durch eine annehmbare Ätztechnik auf die Gateschicht und die Dielektrikumsschicht übertragen werden, um Gate 68 bzw. Gatedielektrikum 66 zu bilden. Das Gate 68 und das Gatedielektrikum 66 decken jeweilige Kanalregionen der Halbleiterfinnen 64 ab. Das Gate 68 kann auch eine Längsrichtung aufweisen, die wesentliche rechtwinklig zur Längsrichtung jeweiliger Halbleiterfinnen 64 verläuft.
  • Das Gatedielektrikum 66 ist über den Finnen 64 (z. B. über oberen Flächen und Seitenwänden der Finnen 64) und über den STI-Regionen 62 in dem Beispiel aus 5 gebildet dargestellt. In anderen Ausführungsformen kann das Gatedielektrikum 66 z. B. durch Wärmeoxidierung eines Materials der Finnen 64 gebildet werden und kann daher über den Finnen 64 gebildet sein, aber nicht über den STI-Regionen 62. Diese und andere Variationen sind vollständig vorgesehen, als in dem Umfang dieser Offenbarung enthalten zu sein.
  • 6, 7A, 8 und 9 illustrieren die Querschnittsansichten weiterer Verarbeitung der FinFET-Vorrichtung 100 entlang Querschnitt A-A (entlang einer Längsachse der Finne 64). 7B zeigt eine Draufsicht der FinFET-Vorrichtung 100 aus 7A. 7C und 7D illustrieren verschiedene Querschnittsansichten der Ausführungsform der FinFET-Vorrichtung 100 aus 7A, aber entlang Querschnitt C-C. Es ist zu beachten, dass in den 6, 7A, 7B und 8 drei Dummygatestrukturen 75 (z. B. 75A, 75B und 75C) über der Finne 64 gebildet sind. Ein Fachmann versteht, dass mehr oder weniger als drei Dummygatestrukturen über der Finne 64 gebildet sein können, und dass diese und andere Variationen vollständig als in dem Umfang dieser Offenbarung enthalten vorgesehen sind.
  • Wie in 6 illustriert, werden leicht dotierte Drain- (LDD) Regionen 65 in den Finnen 64 gebildet. Die LDD-Regionen 65 können durch einen Plasmadotierungsprozess gebildet werden. Der Plasmadotierungsprozess kann Bilden und Strukturieren von Masken, wie etwa einem Photoresist zum Abdecken der Regionen des FinFETs, die vor dem Plasmadotierungsprozess zu schützen sind, umfassen. Der Plasmadotierungsprozess kann N- oder P-Verunreinigungen in den Finnen 64 implantieren, um die LDD-Regionen 65 zu bilden. Beispielsweise können P-Verunreinigungen, wie etwa Bor, in die Finne 64 implantiert werden, um die LDD-Regionen 65 für eine P-Vorrichtung zu bilden. Als ein weiteres Beispiel können N-Verunreinigungen, wie etwa Phosphor, in die Finne 64 implantiert werden, um die LDD-Regionen 65 für eine N-Vorrichtung zu bilden. In einigen Ausführungsformen stoßen die LDD-Regionen 65 an die Kanalregion der FinFET-Vorrichtung 100 an. Abschnitte der LDD-Regionen 65 können sich unter Gate 68 und in die Kanalregion der FinFET-Vorrichtung 100 erstrecken. 6 illustriert ein nichteinschränkendes Beispiel der LDD-Regionen 65. Andere Konfigurationen, Formen und Bildungsverfahren der LDD-Regionen 65 sind ebenfalls möglich und sollen vollständig in dem Umfang dieser Offenbarung enthalten sein. Beispielsweise können LDD-Regionen 65 nach der Bildung von Gateabstandhaltern 76 gebildet werden. In einigen Ausführungsformen sind die LDD-Regionen 65 ausgelassen.
  • Noch immer bezüglich 6 wird nach Bildung der LDD-Regionen 65 ein Gateabstandhalter 76 auf der Gatestruktur gebildet. Der Gateabstandhalter 76 kann einen ersten Gateabstandhalter 72 und einen zweiten Gateabstandhalter 74 umfassen. Beispielsweise kann der erste Gateabstandhalter 72 ein Gatedichtungsabstandhalter sein und ist auf gegenüberliegenden Seitenwänden des Gates 68 und auf gegenüberliegenden Seitenwänden des Gatedielektrikums 66 gebildet. Der zweite Gateabstandhalter 74 ist auf dem ersten Gateabstandhalter 72 gebildet. Der erste Gateabstandhalter 72 kann aus Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbid, Siliziumkarbonitrid, dergleichen, oder einer Kombination daraus gebildet sein und kann unter Verwendung von z. B. einer Wärmeoxidation, chemischen Dampfphasenabscheidung (CVD) oder einem anderen geeigneten Abscheidungsprozess gebildet werden. Der zweite Gateabstandhalter 74 kann aus Siliziumnitrid, Siliziumkarbonitrid, einer Kombination daraus oder dergleichen unter Verwendung eines geeigneten Abscheidungsverfahrens gebildet werden.
  • In einer beispielhaften Ausführungsform wird der Gateabstandhalter 76 durch erste konforme Abscheidung einer ersten Gateabstandhalterschicht über der FinFET-Vorrichtung 100, dann konformer Abscheidung einer zweiten Gateabstandhalterschicht über der abgeschiedenen ersten Gateabstandhalterschicht gebildet. Als nächstes wird ein anisotroper Ätzprozess, wie etwa ein Trockenätzprozess ausgeführt, um einen ersten Abschnitt der zweiten Gateabstandhalterschicht zu entfernen, die auf oberen Flächen der FinFET-Vorrichtung 100 angeordnet ist (z. B. der oberen Fläche der Maske 70) während ein zweiter Abschnitt der zweiten Gateabstandhalterschicht entlang von Seitenwänden der Dummygatestrukturen 75 angeordnet ist. Der zweite Abschnitt der zweiten Gateabstandhalterschicht, der nach dem anisotropen Ätzprozess zurückbleibt, bildet den zweiten Gateabstandhalter 74. Der anisotrope Ätzprozess entfernt auch einen Abschnitt der ersten Gateabstandhalterschicht, die außerhalb der Seitenwände der zweiten Gateabstandhalter 74 angeordnet ist, und der verbleibende Abschnitt der ersten Gateabstandhalterschicht bildet den ersten Gateabstandhalter 72.
  • Die Formen und Bildungsverfahren des Gateabstandhalters 76 wie in 6 illustriert, sind rein nicht einschränkende Beispiele, und andere Formen und Bildungsverfahren sind möglich. Diese und andere Variationen sind vollständig vorgesehen, als in dem Umfang dieser Offenbarung enthalten zu sein.
  • Als nächstes werden, wie in 7A illustriert, Source/Drain-Regionen 80 gebildet. Die Source/Drain-Regionen 80 werden durch Ätzen der Finnen 64 (z. B. in der LDD-Region 65) gebildet, um Vertiefungen zu bilden, und unter Verwendung geeigneter Verfahren wie metallorganischer CVD (MOCVD), molekularer Strahlepitaktik (MBE), Flüssigphasenepitaktik (LPE), Dampfphasenepitaktik (VPE), selektivem epitaktischen Wachstum (SEG), dergleichen, oder einer Kombination daraus epitaktisch ein Material in der Vertiefung aufzubauen.
  • Wie in 7A illustriert, können die epitaktischen Source/Drain-Regionen 80 Flächen aufweisen, die über jeweilige Flächen der Finnen 64 erhaben sind (z. B. über die nicht zurückgesetzten Abschnitte der Finnen 64 erhaben sind) und die Facetten aufweisen können. Die Source/Drain-Regionen 80 der angrenzenden Finnen 64 können sich verbinden, um eine fortlaufende epitaktische Source/Drain-Region 80 zu bilden (siehe 7C). In einigen Ausführungsformen verschmelzen die Source/Drain-Regionen 80 für aneinander angrenzende Finnen 64 nicht miteinander und bleiben getrennte Source/Drain-Regionen 80 (siehe 7D). 7C und 7D illustrieren auch Abstandhalter 76' entlang gegenüberliegender Seitenwänden der Finnen 64, wobei diese Abstandhalter 76' eine selbe oder ähnliche Struktur aufweisen können wie die Gateabstandhalter 76, und in einem oder mehreren selben Verarbeitungsschritt(en) gebildet sein können, wie die Gateabstandhalter 76.
  • Die epitaktischen Source/Drain-Regionen 80 können mit Dotiermitteln implantiert werden, um Source/Drain-Regionen 80 zu bilden, gefolgt von einem Temperprozess. Der Implantierungsprozess kann Bilden und Strukturieren von Masken, wie etwa einem Photoresist zum Abdecken der Regionen des FinFETs, die vor dem Implantierungsprozess zu schützen sind, umfassen. Die Source/Drain-Regionen 80 können eine Verunreinigung- (z. B. Dotiermittel-) Konzentration in einem Bereich von etwa 1E19 cm-3 bis etwa 1E21 cm-3 aufweisen. P-Verunreinigungen wie Bor oder Indium können in der Source/Drain-Region 80 eines P-Transistors implantiert werden. N-Verunreinigungen wie Phosphor oder Arsen können in den Source/Drain-Regionen 80 eines N-Transistors implantiert sein. In einigen Ausführungsformen können die epitaktischen Source/Drain-Regionen beim Aufbau vor Ort dotiert sein.
  • 7B illustriert eine Draufsicht der FinFET-Vorrichtung 100 aus 7A. Drei Finnen 64 (z. B. 64A, 64B und 64C) sind in 7B illustriert, wobei drei Dummygatestrukturen 75 (z. B. 75A, 75B und 75C) über den Finnen 64 gebildet sind. Um der Einfachheit Willen sind nicht alle Merkmale der FinFET-Vorrichtung 100 in 7B gezeigt. Beispielsweise sind die Gateabstandhalter 76 und die Source/Drain-Regionen 80 nicht dargestellt. 7B illustriert auch Querschnitte D-D, E-E und F-F, die parallel zu dem Querschnitt A-A liegen und die Dummygatestruktur 75C entlang der Finnen 64A, 64B bzw. 64C schneiden. 7B illustriert ferner Querschnitte D2-D2 und D3-D3, die parallel zum Querschnitt A-A liegen und die Dummygatestrukturen 75B bzw. 75A entlang der Finne 64A schneiden.
  • Als nächstes wird in 8 ein erstes Zwischenschichtdielektrikum (ILD) 90 über dem Substrat 50 und über den Dummygatestrukturen 75 (z. B. 75A, 75B, 75C) gebildet. In einigen Ausführungsformen ist das erste ILD 90 aus einem Dielektrikum wie Siliziumoxid, Phosphosilikatglas (PSG), Borosilikatglas (BSG), bordotiertem Phosphosilikatglas (BPSG), undotiertem Silikatglas (USG), oder dergleichen gebildet und kann durch jedes geeignete Verfahren abgeschieden werden, wie etwa durch CVD, PECVD oder FCVD. Ein Planarisierungsprozess, wie etwa ein CMP-Prozess, kann ausgeführt werden, um die Maske 70 zu entfernen (siehe 7A). Nach dem Planarisierungsprozess ist die obere Fläche des ersten ILD 90 auf einer Ebene mit der oberen Fläche des Gates 68, wie in 8 illustriert.
  • Eine Ausführungsform des Gate-Zuletzt-Prozesses (manchmal bezeichnet als Ersatzgateprozess) erfolgt nachfolgend, um jede der Dummygatestrukturen 75 mit einer aktiven Gatestruktur zu ersetzen (kann auch als ein Ersatzgate oder ein Metallgate bezeichnet werden). Daher werden das Gate 68 und das Gatedielektrikum 66 in einem Gate-Zuletzt-Prozess als Dummygatestrukturen betrachtet.
  • Bezüglich 9 werden die Dummygatestrukturen 75A, 75B und 75C entfernt, um Vertiefungen 69A, 69B bzw. 69C in dem ersten ILD 90 zu bilden. Um der Einfachheit Willen können die Vertiefungen 69A, 69B und 69C kollektiv als Vertiefungen 69 bezeichnet werden, und jede der Vertiefungen 69A, 69B und 69C kann als eine Vertiefung 69 bezeichnet werden. Nach einigen Ausführungsformen werden die Gates 68 und das Gatedielektrikum 66 direkt unter den Gates 68 in einem oder mehreren Ätzschnitt(en) entfernt, sodass die Vertiefungen 69 (z. B. 69A, 69B und 69C) zwischen dem Gateabstandhalter 76 ausgebildet werden. Jede Vertiefung 69 legt die Kanalregion einer jeweiligen Finne 64 frei. Während der Dummygateentfernung kann das Dummygatedielektrikum 66 als Ätzstoppschicht verwendet werden, wenn das Dummygate 68 geätzt wird. Das Dummygatedielektrikum 66 kann dann nach der Entfernung des Dummygates 68 entfernt werden. Da die Ersatzgates nachfolgend in den Vertiefungen 69 gebildet sind, werden die Vertiefungen 69 auch als Gategräben 69 bezeichnet.
  • Als nächstes wird in 10 eine Gatedielektrikumsschicht 82 konform in den Vertiefungen 69 abgeschieden, wie etwa auf oberen Flächen und Seitenwänden der Finnen 64 und auf Seitenwänden der Gateabstandhalter 76. Die Gatedielektrikumsschicht 82 kann auch auf einer oberen Fläche des ersten ILD 90 gebildet sein. Nach einigen Ausführungsformen umfasst die Gatedielektrikumsschicht 82 Siliziumoxid, Siliziumnitrid oder mehrere Schichten davon. In anderen Ausführungsformen umfasst die Gatedielektrikumsschicht 82 ein Dielektrikum mit hohen k-Wert, und in diesen Ausführungsformen können die Gatedielektrikumsschichten 82 einen k-Wert aufweisen, der größer ist als etwa 7,0 und ein Metalloxid oder ein Silikat aus Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen daraus aufweisen. Das Bildungsverfahren der Gatedielektrikumsschicht 82 kann eine molekulare Strahlabscheidung (MBD), Atomlagenabscheidung (ALD), PECVD und dergleichen umfassen.
  • Nach Ausbildung der Gatedielektrikumsschicht 82 wird eine P-Austrittsarbeitsschicht 84 (z. B. konform) über der Gatedielektrikumsschicht 82 ausgebildet. Beispielhafte P-Austrittsarbeitsmetalle enthalten TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete P-Austrittsarbeitsmaterialien oder Kombinationen davon. In der illustrierten Ausführungsform wird die P-Austrittsarbeitsschicht 84 aus einem titanhaltigen Material wie Titannitrid (TiN) oder Titan (Ti) gebildet. Eine Dicke der P-Austrittsarbeitsschicht 84 liegt zwischen etwa 1 Nanometer und etwa 3 Nanometer. Ein Austrittsarbeitswert ist mit der Materialzusammensetzung der Austrittsarbeitsschicht assoziiert und das Material der Austrittsarbeitsschicht wird daher gewählt, um seinen Austrittsarbeitswert anzupassen, sodass eine Grenzspannung Vt in der zu bildenden Vorrichtung erreicht wird. Die Austrittsarbeitsschicht kann durch CVD, physische Dampfphasenabscheidung (PVD), ALD, oder andere geeignete Verfahren abgeschieden.
  • Als nächstes wird in 11 ein Photoresist, der eine untere Entspiegelungsbeschichtungs- (BARC) Schicht 86 und einen oberen Photoresist 88 umfasst, über der FinFET-Vorrichtung 100 aus 10 gebildet. Der Photoresist kann weiterhin eine mittlere Schicht (nicht dargestellt) umfassen. Nach der Bildung füllt der Photoresist die Räume zwischen den Finnen 64 wie in 11 illustriert. Der obere Photoresist 88 wird als nächstes strukturiert, um eine Öffnung 71 zu bilden, wobei diese Öffnung 71 über (z. B. direkt über) Abschnitten (z. B. den rechten Abschnitten) der Finne 64B und über der Finne 64C liegt. In einer Ausführungsform wird der obere Photoresist 88 durch Freilegen des oberen Photoresist 88 für eine strukturierte Energiequelle (z. B. Licht) etwa durch ein Retikel strukturiert. Die Auswirkung der Energie führt zu einer chemischen Reaktion in den Abschnitten des photosensitiven Materials, die durch die strukturierte Energiequelle getroffen werden, was die physischen Eigenschaften der belichteten Abschnitte des Photoresist so ändert, dass die physischen Eigenschaften der belichteten Abschnitte des oberen Photoresist 88 sich von den physischen Abschnitten der nicht belichteten Abschnitte des oberen Photoresist 88 unterscheiden. Der obere Photoresist 88 kann dann z. B. mit einem Entwickler entwickelt werden, um den belichteten Abschnitt des oberen Photoresist 88 von dem nicht belichteten Abschnitt des oberen Photoresist 88 zu trennen.
  • Als nächstes erstreckt sich in 12 die Struktur des oberen Photoresist 88 zu dem Substrat 50 hin und wird z. B. unter Verwendung eines isotropen Ätzprozesses wie eines Plasmaätzprozesses auf die BARC Schicht 86 übertragen, sodass Abschnitte der P-Austrittsarbeitsschicht 84, die unter der Öffnung 71 liegen, freigelegt werden. Der obere Photoresist 88 kann auch durch einen anisotropen Ätzprozess entfernt werden.
  • Als nächstes wird ein Nassätzprozess 81 ausgeführt, um selektiv die freigelegten Abschnitte der P-Austrittsarbeitsschicht 84 zu entfernen. Der Nassätzprozess 81 verwendet eine erste Ätzchemikalie W1, die für die P-Austrittsarbeitsschicht 84 selektiv ist (z. B. eine höhere Ätzrate dafür aufweist). In einigen Ausführungsformen umfasst die erste Ätzchemikalie W1 ein Ätzmittel und ein Oxidationsmittel. In einer Ausführungsform ist das Ätzmittel eine Säure, wie etwa Salzsäure (HCl), Phosphorsäure (H3PO4) oder dergleichen. In einer anderen Ausführungsform ist das Ätzmittel eine Lauge, wie etwa Ammoniumhydroxid (NH4OH). Das Oxidationsmittel, das in der ersten Ätzchemikalie W1 verwendet wird, kann etwa Wasserstoffperoxid (H2O2) sein. In einigen Ausführungsformen werden das Ätzmittel (z. B. eine Lauge oder eine Säure) und das Oxidationsmittel in einer wässrigen Lösung gemischt, wie etwa in entionisiertem Waser (DIW), um die erste Ätzchemikalie W1 zu bilden. Eine Konzentration (z. B. Volumenkonzentration) des Ätzmittels und des Oxidationsmittels in der ersten Ätzchemikalie W1 ist höher als etwa 1 %, wie etwa zwischen etwa 1 % und etwa 10 %. Der Nassätzprozess 81 kann bei einer Temperatur zwischen etwa 40 °C und etwa 70 °C ausgeführt werden und zwischen etwa 1 Minute und etwa 5 Minuten dauern. Durch das selektive Ätzen des Nassätzprozesses 81 werden die freigelegten Abschnitte der P-Austrittsarbeitsschicht 84 entfernt (siehe 13), ohne die darunterliegende Gatedielektrikumsschicht 82 wesentlich anzugreifen.
  • Als nächstes wird in 13 die BARC-Schicht 86 unter Verwendung eines geeigneten Entfernungsverfahrens entfernt, wie etwa durch Aschen. Die verbleibenden Abschnitte der P-Austrittsarbeitsschicht 84 werden freigelegt, wobei die verbleibenden Abschnitte über der Finne 64A und über Abschnitten (z. B. den linken Abschnitten) der Finne 64B angeordnet sind. Abschnitte der Gatedielektrikumsschicht 82 über den rechten Abschnitten der Finne 64B und über der Finne 64C werden ebenfalls freigelegt.
  • Als nächstes wird in 14 eine P-Austrittsarbeitsschicht 83 konform über der FinFET-Vorrichtung 100 aus 13 gebildet. In dem Beispiel aus 14 befindet sich die P-Austrittsarbeitsschicht 83 über der und kontaktiert (die verbleibenden Abschnitte von) die P-Austrittsarbeitsschicht 84 und die freigelegten Abschnitte der Gatedielektrikumsschicht 82. Die P-Austrittsarbeitsschicht 83 ist aus einem P-Austrittsarbeitsmaterial gebildet, das sich von dem P-Austrittsarbeitsmaterial der P-Austrittsarbeitsschicht 84 unterscheidet. In der illustrierten Ausführungsform ist die P-Austrittsarbeitsschicht 83 aus einem wolframhaltigen Materialien gebildet, wie etwa Wolfram, Wolframnitrid, Wolframkarbid oder Wolframoxid, und kann durch ein geeignetes Abscheidungsverfahren wie CVD, PVD, ALD oder dergleichen gebildet werden. Eine Dicke der P-Austrittsarbeitsschicht 83 kann zwischen etwa 1 Nanometer und etwa 3 Nanometer liegen.
  • Als nächstes wird ein Photoresist, der die untere Entspiegelungsbeschichtungs-(BARC) Schicht 86 und den oberen Photoresist 88 umfasst, über der FinFET-Vorrichtung 100 aus 13 gebildet. Der Photoresist kann weiterhin eine mittlere Schicht (nicht dargestellt) umfassen. Nach der Bildung füllt der Photoresist die Räume zwischen den Finnen 64 wie in 14 illustriert. Der obere Photoresist 88 wird als nächstes strukturiert, um eine Öffnung 73 zu bilden, wobei diese Öffnung 73 über (z. B. direkt über) Abschnitten (z. B. dem linken Abschnitt) der Finne 64B und über der Finne 64A liegt.
  • Als nächstes erstreckt sich in 15 die Struktur des oberen Photoresist 88 zu dem Substrat 50 hin und wird z. B. unter Verwendung eines isotropen Ätzprozesses wie eines Plasmaätzprozesses auf die BARC Schicht 86 übertragen, sodass Abschnitte der P-Austrittsarbeitsschicht 83, die unter der Öffnung 73 liegen, freigelegt werden. Der obere Photoresist 88 kann auch durch einen anisotropen Ätzprozess entfernt werden.
  • Als nächstes wird in 16 ein Nassätzprozess 111 ausgeführt, um selektiv die freigelegten Abschnitte der P-Austrittsarbeitsschicht 83 zu entfernen. Der Nassätzprozess verwendet eine zweite Ätzchemikalie W2, die für die P-Austrittsarbeitsschicht 83 selektiv ist. In einigen Ausführungsformen umfasst die zweite Ätzchemikalie W2 ein Ätzmittel und ein Oxidationsmittel. In einer Ausführungsform ist das Ätzmittel eine Säure, wie etwa Salzsäure (HCl), Phosphorsäure (H3PO4), Wasserstoffkarbonat oder dergleichen. Das Oxidationsmittel, das in der zweiten Ätzchemikalie W2 verwendet wird, kann etwa Ozon (O3) sein. In einigen Ausführungsformen werden das Ätzmittel (z. B. eine Säure) und das Oxidationsmittel in einer wässrigen Lösung gemischt, wie etwa in entionisiertem Waser (DIW), um die zweite Ätzchemikalie W2 zu bilden. Eine Konzentration (z. B. Volumenkonzentration) des Ätzmittels und des Oxidationsmittels in der zweiten Ätzchemikalie W2 ist höher als etwa 1 %, wie etwa zwischen etwa 1 % und etwa 10 %. Der Nassätzprozess 111 kann bei Zimmertemperatur ausgeführt werden und zwischen etwa 1 Minute und etwa 5 Minuten dauern. Durch das selektive Ätzen des Nassätzprozesses 111 werden die freigelegten Abschnitte der P-Austrittsarbeitsschicht 83 entfernt, ohne die darunterliegende Gatedielektrikumsschicht 82 wesentlich anzugreifen.
  • Als nächstes wird in 17 die BARC-Schicht 86 unter Verwendung eines geeigneten Entfernungsverfahrens entfernt, wie etwa durch Aschen. Die (verbleibenden Abschnitte der) P-Austrittsarbeitsschichten 84 und 83 erstrecken sich entlang der und kontaktieren die Gatedielektrikumsschicht 82. In dem Beispiel aus 17 erstreckt sich die P-Austrittsarbeitsschichten 84 entlang Seitenwänden und einer oberen Fläche der Finne 64A, entlang einer linken Seitenwand der Finne 64B und entlang eines linken Abschnitts einer oberen Fläche der Finne 68B. Die P-Austrittsarbeitsschichten 83 erstreckt sich entlang Seitenwänden und einer oberen Fläche der Finne 64C, entlang einer rechten Seitenwand der Finne 64B und entlang eines rechten Abschnitts der oberen Fläche der Finne 68B.
  • Als nächstes wird in 18 eine N-Austrittsarbeitsschicht 85 konform über den P-Austrittsarbeitsschichten 84 und 83 ausgebildet und kontaktiert diese (z. B. physisch). Beispielhafte N-Austrittsarbeitsmetalle umfassen Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete N-Austrittsarbeitsmaterialien oder Kombinationen davon. In der illustrierten Ausführungsform wird die N-Austrittsarbeitsschicht 85 aus einem aluminiumhaltigen Material gebildet, wie etwa aus Aluminium, Aluminiumkarbid oder Aluminiumnitrid, und ist mit einem geeigneten Bildungsverfahren wie PVD, CVD, ALD oder dergleichen gebildet. Eine Dicke der N-Austrittsarbeitsschicht 85 kann beispielsweise zwischen etwa 1 Nanometer und etwa 3 Nanometer liegen.
  • Als nächstes wird eine Klebeschicht 87 konform über der N-Austrittsarbeitsschicht 85 gebildet. Die Klebeschicht 87 kann als Haftschicht zwischen der N-Austrittsarbeitsschicht 85 und einem nachfolgend gebildeten leitfähigen Material 93 dienen. Die Klebeschicht 87 kann unter Verwendung jedes geeigneten Bildungsverfahrens aus einem geeigneten Material gebildet sein, wie etwa Titan, Titannitrid oder Tantalnitrid. In einigen Ausführungsformen wird die Klebeschicht 87 weggelassen.
  • Als nächstes wird ein elektrisch leitfähiges Material 93 über der N-Austrittsarbeitsschicht 85 und über der Klebeschicht 87, wenn diese gebildet wurde, gebildet. Das elektrisch leitfähige Material 93 (möglicherweise auch als Füllermetall bezeichnet) füllt die Vertiefung 69 (siehe, z. B. 69A, 69B und 69C in 9) und bildet die Gateelektrode des Metallgates. In einer Ausführungsform ist das elektrisch leitfähige Material 93 Wolfram, wobei jedoch jedes andere geeignete elektrisch leitfähige Material, wie etwa Kobalt, Gold, Kupfer, Aluminium, Kombinationen daraus oder dergleichen ebenfalls verwendet werden kann. Ein geeignetes Bildungsverfahren, wie etwa Plattieren, CVD, PVD, ALD oder dergleichen kann verwendet werden, um das elektrisch leitfähige Material 93 zu bilden.
  • In einigen Ausführungsformen wird ein Schnittmetallgateprozess durchgeführt, um das elektrisch leitfähige Material 93 und die verschiedenen darunterliegenden Schichten (z. B. 87, 85, 84, 83 und 82) zu schneiden, um getrennte Metallgates 97A, 97B und 97C über den Finnen 64A, 64B bzw. 64C zu bilden. Um der Einfachheit Willen können die Metallgates 97A, 97B und 97C kollektiv als Metallgates 97 bezeichnet werden, und jede der Metallgates 97A, 97B und 97C kann als ein Metallgate 97 bezeichnet werden. In einem beispielhaften Schnittmetallgateprozess werden Öffnungen (z. B. Durchgangslöcher) zwischen benachbarten Finnen 64 gebildet, die über das elektrisch leitfähige Material 93 (z. B. in eine Draufsicht) schneiden und sich von dem elektrisch leitfähigen Material 93 zu den STI-Regionen 62 in der Querschnittsansicht aus 18 erstrecken. Ein Dielektrikum (mehrere Dielektrika) (z. B. Siliziumnitrid, Siliziumoxid oder dergleichen) wird in den Öffnungen gebildet, um dielektrische Schnittstrukturen 107 zu bilden. die das elektrisch leitfähige Material 93 und die verschiedenen darunterliegenden Schichten (z. B. 87, 85, 84, 83 und 82) durchschneiden, um separate Metallgates 97A, 97B und 97C zu bilden.
  • In dem Beispiel aus 18 weist das Metallgate 97A die P-Austrittsarbeitsschicht 84 auf, die sich entlang von Seitenwänden und einer oberen Fläche der Finne 64A erstreckt, und die N-Austrittsarbeitsschicht 85 über der P-Austrittsarbeitsschicht 84. Das Metallgate 97C weist die P-Austrittsarbeitsschicht 83 auf, die sich entlang von Seitenwänden und einer oberen Fläche der Finne 64C erstreckt, und die N-Austrittsarbeitsschicht 85 über der P-Austrittsarbeitsschicht 83. Das Metallgate 97B weist die P-Austrittsarbeitsschichten 84/83 auf, die sich entlang der Gatedielektrikumsschicht 82 erstrecken und diese kontaktieren, und weist die N-Austrittsarbeitsschicht 85 über den P-Austrittsarbeitsschichten 84/83 auf. Insbesondere weist das Metallgate 97B die P-Austrittsarbeitsschicht 84 auf, die sich entlang einer ersten Seitenwand (z. B. der linken Seitenwand in 18) der Finne 64B und entlang eines ersten Abschnitts (z. B. eines linken Abschnitts in 18) der oberen Fläche der Finne 64B erstreckt. Weiterhin weist das Metallgate 97B die P-Austrittsarbeitsschicht 83 auf, die sich entlang einer zweiten Seitenwand (z. B. der rechten Seitenwand in 18) der Finne 64B und entlang eines zweiten Abschnitts (z. B. eines rechten Abschnitts in 18) der oberen Fläche der Finne 64B erstreckt. Die verschiedenen Austrittsarbeitsschichten in einem Metallgate werden kollektiv als ein Austrittsarbeitsschichtenstapel bezeichnet. Das Metallgate 97B wird aufgrund der Mischung der P-Austrittsarbeitsschichten 84/83 als einen hybriden Austrittsarbeitsschichtstapel aufweisend bezeichnet.
  • Die hierin offenbarten Ausführungsformen erlauben verschiedenen Metallgates (z. B. 97A, 97B und 97C), verschiedene Kombinationen aus Austrittsarbeitsschichten aufzuweisen. Die offenbarten Nassätzprozesse sind stark selektiv, sodass eine oder mehrere spezifische Austrittsarbeitsschicht(en) entfernt werden können, ohne andere Schichten in den Metallgates anzugreifen. Dies erlaubt flexible Auswahl der Austrittsarbeitsschichten in den verschiedenen Metallgates, was wiederum verschiedene Grenzspannungen und Leistung für die verschiedenen Metallgates erlaubt.
  • 19 illustriert eine Querschnittsansicht des Metallgates 97A aus 18 entlang Querschnitt D-D (siehe 7B). 20 illustriert eine Querschnittsansicht des Metallgates 97B aus 18 entlang Querschnitt E-E (siehe 7B). 21 illustriert eine Querschnittsansicht des Metallgates 97C aus 18 entlang Querschnitt F-F (siehe 7B).
  • 19 illustriert die verschiedenen Schichten (z. B. 82, 84, 85, 87 und 93) des Metallgates 97A, das in einem Gategraben (siehe z. B. 69A, 69B, 69C in 9) und über der oberen Fläche des ersten ILD 90 angeordnet ist. Das elektrisch leitfähige Material 93 füllt die verbleibenden Abschnitte des Gategrabens in 19. In einigen Ausführungsformen wird, wenn der Gategraben zu schmal ist, der Gategraben vollständig gefüllt, nachdem die Klebeschicht 87 gebildet wurde, und daher wird elektrisch leitfähiges Material 93 über der oberen Fläche der Klebeschicht 87 gebildet. In anderen Worten, in einigen Ausführungsformen, in denen der Gategraben zu schmal ist, werden Abschnitte des elektrisch leitfähigen Materials 93, das unter der gestrichelten Linie 87A in 19 illustriert ist (die entlang der oberen Fläche der Klebeschicht 87) verläuft, nicht gebildet, und die Klebeschicht 87 füllt stattdessen den mittleren Abschnitt des Gategrabens. Ähnliche Modifikationen der Metallgates durch den schmalen Gategraben können für andere Metallgates möglich sein (z. B. 97B, 97C); Details werden nachfolgend nicht wiederholt.
  • 20 illustriert die verschiedenen Schichten (z. B. 82, 83, 84, 85, 87 und 93) des Metallgates 97B, das in einem Gategraben (siehe z. B. 69A, 69B, 69C in 9) und über der oberen Fläche des ersten ILD 90 angeordnet ist. Es ist zu beachten, dass das Metallgate 97B zwei verschiedene P-Austrittsarbeitsschichten 84 und 83 aufweist, die sich entlang der Gatedielektrikumsschicht 82 erstrecken und diese kontaktieren.
  • 21 illustriert die verschiedenen Schichten (z. B. 82, 83, 85, 87 und 93) des Metallgates 97C, das in einem Gategraben (siehe z. B. 69A, 69B, 69C in 9) und über der oberen Fläche des ersten ILD 90 angeordnet ist. Die P-Austrittsarbeitsschicht 83 des Metallgates 97C unterscheidet sich von der P-Austrittsarbeitsschicht 84 des Metallgates 97A.
  • 22, 23 und 24 illustrieren die Querschnittsansichten der FinFET-Vorrichtung 100, die in 19, 20 bzw. 21 illustriert sind, nach weiterer Verarbeitung. Insbesondere wird ein Planarisierungsprozess, wie etwa CMP, ausgeführt, um überschüssige Abschnitte der Metallgates 97 zu entfernen, die über der oberen Fläche des ersten ILD 90 angeordnet sind. Als nächstes wird ein zweites ILD 92 über dem ersten ILD 90 gebildet und Kontakte 102 (auch als Kontaktstecker bezeichnet) werden gebildet, die darunterliegende leitfähige Merkmale (z. B. Source/Drain-Regionen 80, oder Metallgates 97) elektrisch koppeln. Details werden nachfolgend besprochen.
  • Bezüglich 22, 23 und 24 wird das zweite ILD 92 über dem ersten ILD 90 gebildet. In einer Ausführungsform ist das zweite ILD 92 ein fließfähiger Film, der durch ein fließfähiges CVD-Verfahren gebildet wird. In einigen Ausführungsformen wird das zweite ILD 92 aus einem Dielektrikum wie PSG, BSG, BPSG, USG, oder dergleichen gebildet und kann durch jedes geeignete Verfahren abgeschieden werden, wie etwa CVD und PECVD.
  • Als nächstes werden Kontaktöffnungen durch das zweite ILD 92 gebildet, um die Metallgates 97 (z. B. 97A, 97B, 97C) offenzulegen. Kontaktöffnungen werden auch durch das erste ILD 90 und das zweite ILD 92 gebildet, um die Source/Drain-Regionen 80 offenzulegen. Die Kontaktöffnungen können unter Verwendung von Photolithographie und Ätzen gebildet werden.
  • Nach Bildung der Kontaktöffnungen werden Silizidregionen 95 über den Source/Drain-Regionen 80 gebildet. In einigen Ausführungsformen werden die Silizidregionen 95 gebildet, indem zuerst ein Metall abgeschieden wird, das in der Lage ist, mit Halbleitermaterialien (z. B. Silizium, Germanium) zu reagieren, um Silizid- oder Germaniumregionen, wie etwa Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere lichtbrechende Metalle, seltene Erdmetalle oder deren Legierungen, über den freigelegten Abschnitten der Source/Drain-Regionen 80 zu bilden und dann einen Wärmetemperprozess auszuführen, um die Silizidregionen 95 zu bilden. Die nicht reagierten Abschnitte des abgeschiedenen Metalls werden beispielsweise durch einen Ätzprozess entfernt. Wenn auch die Regionen 95 als Silizidregionen bezeichnet werden, können die Regionen 95 auch Germanidregionen oder Siliziumgermanidregionen sein (z. B. Regionen, die Silizid und Germanid umfassen).
  • Als nächstes werden die Kontakte 102 (z. B. 102A oder 102B) in den Kontaktöffnungen gebildet. Jeder der Kontakte 102 umfasst in der illustrierten Ausführungsform eine Barriereschicht 101, eine Seed-Schicht 103 und ein elektrisch leitfähiges Material 105 und ist elektrisch mit dem darunterliegenden leitfähigen Merkmal (z. B. Metallgate 97 oder Silizidregion 95) gekoppelt. Die Kontakte 102A, die elektrisch mit den Metallgates 97 gekoppelt sind, können als Gatekontakte bezeichnet werden, und die Kontakte 102B, die elektrisch mit den Silizidregionen 95 gekoppelt sind, können als Source/Drain Kontakte bezeichnet werden.
  • In einigen Ausführungsformen ist die Barriereschicht 101 konform entlang von Seitenwänden und Böden der Kontaktöffnungen gebildet. Die Barriereschicht 101 kann ein elektrisch leitfähiges Material wie Titannitrid umfassen, wobei jedoch auch andere Materialien, wie etwa Tantalnitrid, Titan, Tantal oder dergleichen alternativ verwendet werden können. Die Barriereschicht 101 kann unter Verwendung eines CVD-Prozesses wie PECVD gebildet werden. Andere alternative Prozesse wie Sputtering, metallorganische chemische Dampfphasenabscheidung (MOCVD) oder ALD können jedoch alternativ verwendet werden.
  • Als nächstes wird die Seed-Schicht 103 konform über der Barriereschicht 101 gebildet. Die Seed-Schicht 103 kann Kupfer, Titan, Tantal, Titannitrid, Tantalnitrid, dergleichen oder eine Kombination daraus umfassen und kann durch ALD, Sputtering, PVD oder dergleichen abgeschieden werden. In einigen Ausführungsformen ist die Seed-Schicht eine Metallschicht, die eine einzelne Schicht oder eine zusammengesetzte Schicht sein kann, die mehrere Zwischenschichten umfasst, die aus unterschiedlichen Materialien gebildet sein können. Beispielsweise kann die Seed-Schicht 103 eine Titanschicht und eine Kupferschicht über der Titanschicht umfassen.
  • Als nächstes wird das elektrisch leitfähige Material 105 über der Seed-Schicht 103 abgeschieden und füllt die verbleibenden Abschnitte der Kontaktöffnungen. Das elektrisch leitfähige Material 105 kann aus einem metallhaltigen Material wie Gold, Aluminium, Wolfram, Kobalt, dergleichen, Kombinationen daraus oder mehreren Schichten daraus hergestellt sein und kann z. B. durch Elektroplattierung, elektrolose Plattierung oder ein anderes geeignetes Verfahren gebildet werden. Nach der Bildung des elektrisch leitfähigen Materials 105 kann ein Planarisierungsprozess, wie etwa ein CMP, ausgeführt werden, um die überschüssigen Abschnitte der Barriereschicht 101, der Seed-Schicht 103 und des elektrisch leitfähigen Materials 105 zu entfernen, wobei sich diese überschüssigen Abschnitte über der oberen Fläche des zweiten ILD 92 befinden. Die daraus entstehenden verbliebenen Abschnitte der Barriereschicht 101, der Seed-Schicht 103 und des elektrisch leitfähigen Materials 105 bilden so die Kontakte 102 der entstehenden FinFET-Vorrichtung 100.
  • Variationen der offenbarten Ausführungsformen sind ebenfalls möglich und sollen vollständig in dem Umfang dieser Offenbarung enthalten sein. Beispielsweise verbindet sich in dem Beispiel aus 18 eine Seitenwand 84S der P-Austrittsarbeitsschicht 84 (z. B. durch physischen Kontakt oder Verbindung) mit einer Seitenwand 83S der P-Austrittsarbeitsschicht 83 an der oberen Fläche der Finne 64B. Durch Prozessvariationen und/oder Ungenauigkeit der Photolithographieprozesse (z. B. verwendet, um den strukturierten oberen Photoresist 88 zu bilden), können sich jedoch der Ort, an dem sich die P-Austrittsarbeitsschichten 84/83 verbinden und/oder die Formen der P-Austrittsarbeitsschichten 84/83 an dem Ort, an dem sich die P-Austrittsarbeitsschichten 84/83 verbinden, von dem Beispiel aus 18 (und 20) unterscheiden. Verschiedene alternative Ausführungsformen werden nachfolgend besprochen.
  • 25A und 25B illustrieren Querschnittsansichten einer FinFET-Vorrichtung 100A in einer Stufe der Herstellung entlang verschiedenen Querschnitten in einer Ausführungsform. Um der Einfachheit Willen werden nur Abschnitte der FinFET-Vorrichtung 100A um die Finnen 64 illustriert. Weiterhin können Details bestimmter Merkmale, wie etwa der Gateabstandhalter 76, vereinfacht sein. Die in 25A illustrierte FinFET-Vorrichtung 100A ist ähnlich wie die in 18 illustrierte FinFET-Vorrichtung 100. 25B illustriert die entsprechenden Querschnittsansichten der Gategräben der Metallgates 97A, 97B und 97C, die in 25A illustriert sind.
  • In der Ausführungsform der 25A und 25B erstreckt sich an dem Ort, an dem sich die P-Austrittsarbeitsschichten 84 und 83 verbinden, ein Abschnitt der P-Austrittsarbeitsschicht 83 über eine obere Fläche 84U der P-Austrittsarbeitsschicht 84. Als Ergebnis davon kontaktiert eine erste Seitenwand 83S1 der P-Austrittsarbeitsschicht 83 physisch eine Seitenwand der P-Austrittsarbeitsschicht 84 und eine zweite Seitenwand 83S2 der P-Austrittsarbeitsschicht 83 ist über der oberen Fläche 84U der P-Austrittsarbeitsschicht 84 angeordnet.
  • 26A und 26B illustrieren Querschnittsansichten einer FinFET-Vorrichtung 100B in einer Stufe der Herstellung entlang verschiedenen Querschnitten in einer Ausführungsform. Die Ausführungsform von 26A und 26B ist ähnlich wie die in 25A und 25B. Die P-Austrittsarbeitsschichten 83 und 84 verbinden sich jedoch nicht miteinander über der oberen Fläche der Finne 64B und es besteht eine Lücke zwischen den P-Austrittsarbeitsschichten 83 und 84. Als Ergebnis davon füllt ein Abschnitt der N-Austrittsarbeitsschicht 85 für Lücke und kontaktiert physisch die Gatedielektrikumsschicht 82 und jeweilige Seitenwände der P-Austrittsarbeitsschichten 83/84.
  • 27A und 27B illustrieren Querschnittsansichten einer FinFET-Vorrichtung 100C in einer Stufe der Herstellung entlang verschiedenen Querschnitten in einer Ausführungsform. Die Ausführungsform von 27A und 27B ist ähnlich wie die in 25A und 25B. Wie jedoch in 27A illustriert, erstreckt sich die P-Austrittsarbeitsschicht 83 entlang einer ersten Seitenwand (z. B. der rechten Seitenwand) und einer oberen Fläche der Finne 64B, und die P-Austrittsarbeitsschicht 84 erstreckt sich entlang einer zweiten Seitenwand (z. B. der linken Seitenwand) der Finne 64B, aber nicht entlang der oberen Fläche der Finne 64B.
  • 28A und 28B illustrieren Querschnittsansichten einer FinFET-Vorrichtung 100D in einer Stufe der Herstellung entlang verschiedenen Querschnitten in einem Vergleichsbeispiel. Das Vergleichsbeispiel von 28A und 28B ist ähnlich wie die Ausführungsform in 25A und 25B. Wie jedoch in 28A illustriert, erstreckt sich die P-Austrittsarbeitsschicht 83 entlang einer ersten Seitenwand (z. B. der rechten Seitenwand), einer oberen Fläche und einem oberen Abschnitt einer zweiten Seitenwand (z. B. der linken Seitenwand) der Finne 64B, und die P-Austrittsarbeitsschicht 84 erstreckt sich entlang eines unteren Abschnitts der zweiten Seitenwand der Finne 64B, aber nicht entlang der oberen Fläche der Finne 64B. Daher verbindet die P-Austrittsarbeitsschicht 84 die P-Austrittsarbeitsschicht 83 an einem Ort in der Nähe der zweiten Seitenwand der Finne 64B.
  • 29A und 29B illustrieren Querschnittsansichten einer FinFET-Vorrichtung 100E in einer Stufe der Herstellung entlang verschiedenen Querschnitten in einem Vergleichsbeispiel. Das Vergleichsbeispiel von 29A und 29B ist ähnlich wie das in 28A und 28B. Anders als das Vergleichsbeispiel von 28A und 28B verbindet sich jedoch die P-Austrittsarbeitsschicht 84 nicht mit der P-Austrittsarbeitsschicht 83 an einem Ort in der Nähe der zweiten Seitenwand der Finne 64B. Stattdessen besteht eine Lücke zwischen den P-Austrittsarbeitsschichten 83 und 84 und als Ergebnis davon füllt die N-Austrittsarbeitsschicht 85 die Spalte an dem Ort in der Nähe der zweiten Seitenwand (z. B. der linken Seitenwand in 29A) der Finne 64B.
  • 30A und 30B illustrieren Querschnittsansichten einer FinFET-Vorrichtung 100F in einer Stufe der Herstellung entlang verschiedenen Querschnitten in einer Ausführungsform. Die Ausführungsform aus 30A ist ähnlich wie die aus 18. 30B illustriert eine Querschnittsansicht einer Ausführungsform des Gategrabens der FinFET-Vorrichtung aus 30A. In 30A und 30B ist eine Schicht 89 konform über der Gatedielektrikumsschicht 82 gebildet, bevor die P-Austrittsarbeitsschichten 84/83 gebildet werden. In einigen Ausführungsformen ist die Schicht 89 eine P-Austrittsarbeitsschicht oder eine Barriereschicht und ist aus einem tantalhaltigen Material (z. B. Tantal oder Tantalnitrid) oder einem titanhaltigen Material (z. B. Titannitrid) gebildet. In einigen Ausführungsformen ist die Schicht 89 eine Ätzstoppschicht und aus einem siliziumbasierten Material wie Siliziumnitrid oder Siliziumoxid gebildet. Eine Dicke der Schicht 89 kann zwischen etwa 1 Nanometer und etwa 3 Nanometer liegen. Die Schicht 89 kann unter Verwendung eines geeigneten Bildungsverfahrens wie CVD, PVD, ALD oder dergleichen gebildet werden.
  • 31A und 31B illustrieren Querschnittsansichten einer FinFET-Vorrichtung 100G in einer Stufe der Herstellung entlang verschiedenen Querschnitten in einer Ausführungsform. Die Ausführungsform aus 31A ist ähnlich wie die aus 18. 31B illustriert eine Querschnittsansicht einer Ausführungsform des Gategrabens der FinFET-Vorrichtung aus 31A. In 31A und 31B ist eine Abdeckschicht 91 direkt über und in Kontakt mit der P-Austrittsarbeitsschicht 83 gebildet. Seitenwände der Abdeckschicht 91 sind vertikal an jeweiligen Seitenwänden der P-Austrittsarbeitsschicht 83 ausgerichtet. Eine erste Seitenwand (z. B. linke Seitenwand) der Abdeckschicht 91 und eine erste Seitenwand (z. B. linke Seitenwand) der P-Austrittsarbeitsschicht 83 kontaktieren eine jeweilige Seitenwand der P-Austrittsarbeitsschicht 84. Die Abdeckschicht 91 kann aus einem siliziumhaltigen Material wie Siliziumnitrid oder Silizium gebildet sein und kann durch ein geeignetes Verfahren wie ALD gebildet sein. Eine Dicke der Abdeckschicht 91 beträgt etwa 1 Nanometer oder weniger.
  • 32A und 32B illustrieren Querschnittsansichten einer FinFET-Vorrichtung 100H in einer Stufe der Herstellung entlang verschiedenen Querschnitten in einer Ausführungsform. Die Ausführungsform aus 32A ist ähnlich wie die aus 18. 32B illustriert eine Querschnittsansicht einer Ausführungsform des Gategrabens der FinFET-Vorrichtung aus 32A. In 32A und 32B ist eine P-Austrittsarbeitsschicht 99 konform über den P-Austrittsarbeitsschichten 83/84 gebildet, bevor die N-Austrittsarbeitsschicht 85 gebildet wird. Die P-Austrittsarbeitsschicht 99 wird in einigen Ausführungsformen mit einem geeigneten Bildungsverfahren wie CVD oder ALD aus einem titanhaltigen Material wie Titan oder Titannitrid gebildet. Eine Dicke der P-Austrittsarbeitsschicht 99 liegt zwischen etwa 1 Nanometer und etwa 3 Nanometer.
  • 33 bis 46 illustrieren verschiedene Ansichten einer FinFET-Vorrichtung 200 in verschiedenen Stufen der Herstellung nach einer Ausführungsform. Jede der 33-45 illustriert drei Querschnittsansichten, die drei Gategräben 69 (z. B. 69A, 69B und 69C) und/oder die Metallgates 97 (z. B. 97A, 97B und 97C) zeigen, die in den Gategräben gebildet sind, wobei die drei Querschnittsansichten Querschnitten der Gategräben in einer selben Finne entsprechen, wie etwa entlang Querschnitten D3-D3, D2-D2 und D-D in 7B in einer Ausführungsform. Abhängig von dem Design der FinFET-Vorrichtung 200 können jedoch die drei Querschnittsansichten in jeder der 33 bis 45 alternativ Querschnitten von Gategräben in verschiedenen Finnen (z. B. 64A, 64B und 64C) entsprechen, wie etwa entlang Querschnitten D-D, E-E und F-F in 7B. Die folgende Erklärung verwendet das Beispiel, in dem drei Querschnittsansichten Querschnitten von Gategräben in einer selben Finne (z. B. 64A) entlang Querschnitten D3-D3, D2-D2 und D-D entsprechen. Es ist zu beachten, dass um der Einfachheit Willen nur Abschnitte der FinFET-Vorrichtung 200 um die Gategräben illustriert sind und bestimmte Merkmale (z. B. der Gateabstandhalter 76) in den Figuren vereinfacht sind. 46 illustriert die Querschnittsansichten der Metallgates 97 in 45, aber entlang Querschnitt B-B.
  • Nun werden mit Verweis auf 33 Gategräben 69A, 69B und 69C in der Finne 64 zwischen dem jeweiligem Gateabstandhaltern 76 gebildet. Die Gategräben 69A, 69B und 69C können nach derselben oder ähnlichen Verarbeitung gebildet werden, wie z. B. in 2-6, 7A, 8 und 9 illustriert. Als nächstes werden nacheinander die Gatedielektrikumsschicht 82, die Schicht 89, die P-Austrittsarbeitsschicht 83 und die Abdeckschicht 91 in den Gategräben 69A, 69B und 69C, über der oberen Fläche der Gateabstandhalter 76 und über der oberen Fläche des ersten ILD 90 (nicht in 33 illustriert, siehe z. B. 9) gebildet (z. B. konform gebildet). Die Materialien und die Bildungsverfahren der verschiedenen Schichten (z. B. 82, 89, 83 und 91) sind gleich oder ähnlich wie die oben besprochenen und Details werden daher nicht wiederholt.
  • Als nächstes wird in 34 der Photoresist, der die BARC-Schicht 86 und den oberen Photoresist 88 umfasst, über der FinFET-Vorrichtung 200 aus 33 gebildet. nach der Bildung wird der obere Photoresist 88 strukturiert und die Struktur des oberen Photoresist 88 wird mit einem anisotropen Ätzprozess wie etwa einem Plasmaätzprozess an die BARC-Schicht 86 übertragen. Nach dem anisotropen Ätzprozess werden Abschnitte der Abdeckschicht 91 (z. B. Abschnitte in dem Gategraben 69A und Abschnitte entlang einer linken Seitenwand und eines linken unteren Abschnitts des Gategrabens 69B) freigelegt.
  • Als nächstes wird in 35 ein Nassätzprozess 113 ausgeführt, um selektiv die freigelegten Abschnitte der Abdeckschicht 91 und Abschnitte der P-Austrittsarbeitsschicht 83 direkt unter dem freigelegten Abschnitt der Abdeckschicht 91 zu entfernen. In einigen Ausführungsformen verwendet der Nassätzprozess 113 die Ätzchemikalie W2, deren Details oben besprochen werden und her daher nicht wiederholt werden. Durch das selektive Ätzen des Ätzprozesses entfernt der Nassätzprozess 113 Abschnitte der Abdeckschicht 91 und Abschnitte der P-Austrittsarbeitsschicht 83 entfernt, ohne die darunterliegende Schicht 89 wesentlich anzugreifen.
  • Als nächstes wird in 36 der Photoresist (z. B. 86, 88) entfernt, und die P-Austrittsarbeitsschicht 84 wird konform in den Gategräben 69A, 69B und 69C gebildet. Die P-Austrittsarbeitsschicht 84 kontaktiert die obere Fläche der Schicht 89 und die obere Fläche der Abdeckschicht 91 physisch, wie in 36 illustriert.
  • Als nächstes wird in 37 ein strukturierter Photoresist, der die BARC-Schicht 86 und den oberen Photoresist 88 umfasst, über der FinFET-Vorrichtung 200 aus 36 gebildet. Der obere Photoresist 88 kann unter Verwendung von Photolithographie und Ätztechniken strukturiert werden. Als nächstes wird die Struktur des oberen Photoresist 88 mit einem anisotropen Ätzprozess wie etwa einem Plasmaätzprozess an die BARC-Schicht 86 übertragen. Nach dem anisotropen Ätzprozess werden Abschnitte der P-Austrittsarbeitsschicht 84, die über der Abdeckschicht 91 angeordnet sind, freigelegt.
  • Als nächstes wird in 38 ein Nassätzprozess 115 ausgeführt, um selektiv die freigelegten Abschnitte der P-Austrittsarbeitsschicht 84 zu entfernen. In einigen Ausführungsformen verwendet der Nassätzprozess 115 die Ätzchemikalie W1, deren Details oben besprochen werden und her daher nicht wiederholt werden. Durch das selektive Ätzen des Ätzprozesses entfernt der Nassätzprozess 115 die freigelegten Abschnitte der P-Austrittsarbeitsschicht 84, ohne die darunterliegende Schicht 91 wesentlich anzugreifen.
  • Als nächstes wird in 39 der Photoresist (z. B. 86, 88) mit einem geeigneten Verfahren entfernt, wie etwa durch Aschen, Ätzen, CMP, dergleichen oder Kombinationen daraus. Nach Entfernung des Photoresist werden die P-Austrittsarbeitsschicht 84 und die Abdeckschicht 91 freigelegt.
  • Als nächstes werden in 40 die P-Austrittsarbeitsschicht 99 und eine N-Austrittsarbeitsschicht 94 nacheinander in den Gategräben 69 über (z. B. in physischem Kontakt mit) der P-Austrittsarbeitsschicht 84 und über der Abdeckschicht 91 (z. B. konform) gebildet. Die N-Austrittsarbeitsschicht 94 ist in einigen Ausführungsformen aus aluminiumhaltigen Materialien wie Aluminium, Aluminiumkarbid oder Aluminiumnitrid gebildet und durch ein geeignetes Verfahren wie CVD, PVD, ALD, dergleichen oder Kombinationen daraus gebildet. Es ist zu beachten, dass im Vergleich mit der N-Austrittsarbeitsschicht 85 das Verhältnis (z. B. das atomare Verhältnis) von Aluminium (Al) in der N-Austrittsarbeitsschicht 94 sich von dem der N-Austrittsarbeitsschicht 85 unterscheidet, sodass die Grenzspannungen für verschiedene Transistoren der gebildeten FinFET-Vorrichtung 200 angepasst werden können.
  • Nach Bildung der N-Austrittsarbeitsschicht 94 wird ein strukturierter Photoresist, der die BARC-Schicht 86 und den oberen Photoresist 88 umfasst, über der N-Austrittsarbeitsschicht 94 gebildet. Als nächstes wird die Struktur des oberen Photoresist 88 mit einem anisotropen Ätzprozess wie etwa einem Plasmaätzprozess an die BARC-Schicht 86 übertragen. Nach dem anisotropen Ätzprozess werden Abschnitte der N-Austrittsarbeitsschicht 94 (z. B. Abschnitte in der Gategräben 69A und Abschnitte entlang einer linken Seitenwand und eines linken unteren Abschnitts des Gategrabens 69B) freigelegt.
  • Als nächstes wird in 41 ein Nassätzprozess 117 ausgeführt, um selektiv die freigelegten Abschnitte der N-Austrittsarbeitsschicht 94 zu entfernen. In einigen Ausführungsformen verwendet der Nassätzprozess 117 eine vierte Ätzchemikalie W4, die für die N-Austrittsarbeitsschicht 94 selektiv ist. In einigen Ausführungsformen umfasst die vierte Ätzchemikalie W4 ein Ätzmittel und ein Oxidationsmittel. In einer Ausführungsform ist das Ätzmittel eine Säure, wie etwa Salzsäure (HCl), Phosphorsäure (H3PO4), Wasserstoffkarbonat oder dergleichen. Das Oxidationsmittel, das in der vierten Ätzchemikalie W4 verwendet wird, kann etwa Ozon (Og) sein. In einigen Ausführungsformen werden das Ätzmittel (z. B. eine Säure) und das Oxidationsmittel in einer wässrigen Lösung gemischt, wie etwa in DIW, um die vierte Ätzchemikalie W4 zu bilden. Eine Konzentration (z. B. Volumenkonzentration) des Ätzmittels und des Oxidationsmittels in der vierten Ätzchemikalie W4 ist höher als etwa 1 %, wie etwa zwischen etwa 1 % und etwa 10 %. Der Nassätzprozess 117 kann bei Zimmertemperatur ausgeführt werden und zwischen etwa 1 Minute und etwa 5 Minuten dauern. Durch das selektive Ätzen des Nassätzprozesses 117 werden die freigelegten Abschnitte der N-Austrittsarbeitsschicht 94 entfernt, ohne die darunterliegende P-Austrittsarbeitsschicht 99 wesentlich anzugreifen.
  • Als nächstes wird in 42 der Photoresist (z. B. 86, 88) mit einem geeigneten Verfahren entfernt, wie etwa durch Aschen, Ätzen, CMP, dergleichen oder Kombinationen daraus. Nach Entfernung des Photoresist werden die P-Austrittsarbeitsschicht 99 und die N-Austrittsarbeitsschicht 94 freigelegt.
  • Als nächstes ist in 43 die N-Austrittsarbeitsschicht 85 konform in den Gategräben 69 gebildet, z. B. über und in Kontakt mit der P-Austrittsarbeitsschicht 99 und der N-Austrittsarbeitsschicht 94. Als nächstes wird ein strukturierter Photoresist, der die BARC-Schicht 86 und den oberen Photoresist 88 umfasst, über der N-Austrittsarbeitsschicht 85 gebildet. Der obere Photoresist 88 kann unter Verwendung von Photolithographie und Ätztechniken strukturiert werden. Die Struktur des oberen Photoresist 88 wird dann mit einem anisotropen Ätzprozess wie etwa einem Plasmaätzprozess an die BARC-Schicht 86 übertragen. Nach dem anisotropen Ätzprozess werden Abschnitte der N-Austrittsarbeitsschicht 85, die über der N-Austrittsarbeitsschicht 94 angeordnet sind, freigelegt.
  • Als nächstes wird in 44 ein Nassätzprozess 119 ausgeführt, um selektiv die freigelegten Abschnitte der N-Austrittsarbeitsschicht 85 zu entfernen. In einigen Ausführungsformen verwendet der Nassätzprozess 119 eine dritte W3, die für die N-Austrittsarbeitsschicht 85 selektiv ist. In einigen Ausführungsformen umfasst die dritte Ätzchemikalie W3 ein Ätzmittel und ein Oxidationsmittel. In einer Ausführungsform ist das Ätzmittel eine Säure, wie etwa Salzsäure (HCl), Phosphorsäure (H3PO4) oder dergleichen. In einer anderen Ausführungsform ist das Ätzmittel eine Lauge, wie etwa Ammoniumhydroxid (NH4OH). Das Oxidationsmittel, das in der dritten Ätzchemikalie W3 verwendet wird, kann etwa Wasserstoffperoxid (H2O2) sein. In einigen Ausführungsformen werden das Ätzmittel (z. B. eine Lauge oder eine Säure) und das Oxidationsmittel in einer wässrigen Lösung gemischt, wie etwa in DIW, um die dritte Ätzchemikalie W3 zu bilden. Eine Konzentration (z. B. Volumenkonzentration) des Ätzmittels und des Oxidationsmittels in der dritten Ätzchemikalie W3 ist höher als etwa 1 %, wie etwa zwischen etwa 1 % und etwa 10 %. Der Nassätzprozess 119 kann bei einer Temperatur zwischen etwa 40 °C und etwa 70 °C ausgeführt werden und zwischen etwa 1 Minute und etwa 5 Minuten dauern. Durch das selektive Ätzen des Nassätzprozesses 119 werden die freigelegten Abschnitte der N-Austrittsarbeitsschicht 85 entfernt, ohne die darunterliegende N-Austrittsarbeitsschicht 94 wesentlich anzugreifen.
  • Als nächstes wird in 45 der Photoresist (z. B. 86, 88) entfernt. Die Klebeschicht 87 ist konform in den Gategräben 69 gebildet. Als nächstes wird das elektrisch leitfähige Material 93 gebildet, um die verbleibenden Abschnitte der Gategräben 69 zu füllen. Verschiedene Schichten in den Gategräben 69A, 69B und 69C bilden das Metallgate 97A, 97B bzw. 97C.
  • 46 illustriert die Querschnittsansichten der Metallgates 97A, 97B und 97C in 45, aber entlang Querschnitt B-B. Wie in 45 und 46 illustriert, weisen die Metallgates 97A, 97B und 97C verschiedene Strukturen (z. B. verschiedene Austrittsarbeitsschichten) auf. Beispielsweise weist das Metallgate 97A einen ersten Austrittsarbeitsschichtstapel auf, der die P-Austrittsarbeitsschicht 89, die P-Austrittsarbeitsschicht 84, die P-Austrittsarbeitsschicht 99 und die N-Austrittsarbeitsschicht 85 umfasst. Das Metallgate 97C weist einen zweiten Austrittsarbeitsschichtstapel auf, der die P-Austrittsarbeitsschicht 89, die P-Austrittsarbeitsschicht 83 (mit der Abdeckschicht 91 darüber), die P-Austrittsarbeitsschicht 99 und die N-Austrittsarbeitsschicht 94 umfasst. Das Metallgate 97B weist einen dritten Austrittsarbeitsschichtstapel auf, der eine Mischung aus dem ersten Austrittsarbeitsschichtstapel und dem zweiten Austrittsarbeitsschichtstapel ist. Insbesondere ist eine erste Hälfte (z. B. die linke Hälfte) des dritten Austrittsarbeitsschichtstapels gleich wie der erste Austrittsarbeitsschichtstapel und eine zweite Hälfte (z. B. die rechte Hälfte) des dritten Austrittsarbeitsschichtstapels ist gleich wie der zweite Austrittsarbeitsschichtstapel. Daher wird das Metallgate 97B auch als einen hybriden Austrittsarbeitsschichtstapel aufweisend bezeichnet. Weitere Verarbeitung ist möglicherweise notwendig nachdem die Verarbeitung, die in 45 und 46 illustriert ist, ausgeführt wird, wie etwa die Bildung eines zweiten ILD 92 und die Bildung der Kontaktstecker 102. Details werden hierin nicht besprochen.
  • Variationen der offenbarten Ausführungsformen sind möglich und sollen vollständig durch den Umfang der Offenbarung abgedeckt werden. Beispielsweise kann die Anzahl der Finnen und/oder die Anzahl der Gatestrukturen in der FinFET-Vorrichtung im Vergleich mit den illustrierten Beispielen geändert werden, ohne vom Geist der Offenbarung abzuweichen. Als ein weiteres Beispiel sind zwar die Gategräben 69 (z. B. 69A, 69B, 69C) als in einer selben Finne entlang eines selben Querschnitts angeordnet illustriert, aber jeder der Gategräben 69 kann in einer anderen Finne und entlang eines anderen Querschnitts angeordnet sein, abhängig vom Design der FinFET-Vorrichtung. Als noch ein weiteres Beispiel können die P-Austrittsarbeitsschichten in den verschiedenen FinFET-Vorrichtungen der Ausführungsform auf N-Austrittsarbeitsschichten und umgekehrt geändert werden, um eine FinFET-Vorrichtung mit verschiedenen Austrittsarbeitsschichtstapeln zu bilden.
  • 47 illustriert ein Ablaufdiagramm eines Verfahrens der Herstellung einer Halbleiterstruktur nach einigen Ausführungsformen. Es ist zu verstehen, dass das Verfahren der Ausführungsform aus 47 nur ein Beispiel vieler möglicher Verfahren von Ausführungsformen ist. Ein gewöhnlicher Fachmann würde zahlreiche Variationen, Alternativen und Modifikationen erkennen. Beispielsweise können verschiedene Schritte wie in 47 illustriert hinzugefügt, entfernt, ersetzt, umsortiert und wiederholt werden.
  • Bezüglich 47 wird in Schritt 1010 eine Dummygatestruktur über einer ersten Finne, einer zweiten Finne und einer dritten Finne zwischen der ersten Finne und der zweiten Finne gebildet. In Schritt 1020 wird eine Dielektrikumsschicht um die Dummygatestruktur herum gebildet. In Schritt 1030 wird die Dummygatestruktur entfernt, um eine Vertiefung in der Dielektrikumsschicht zu bilden, wobei die Vertiefung die erste Finne, die zweite Finne und die dritte Finne freilegt. In Schritt 1040 wird eine erste Austrittsarbeitsschicht und eine zweite Austrittsarbeitsschicht in der Vertiefung gebildet, wobei sich die erste Austrittsarbeitsschicht entlang erster Seitenwände und einer ersten oberen Fläche der ersten Finne erstreckt und sich die zweite Austrittsarbeitsschicht entlang zweiter Seitenwänden und einer zweiten oberen Fläche der zweiten Finne erstreckt, wobei sich die erste Austrittsarbeitsschicht entlang einer dritten Seitenwand der dritten Finne und entlang eines ersten Abschnitts einer dritten oberen Fläche der dritten Finne erstreckt und sich die zweite Austrittsarbeitsschicht entlang einer vierten Seitenwand der dritten Finne und entlang eines zweiten Abschnitts der dritten oberen Fläche der dritten Finne erstreckt. In Schritt 1050 wird die Vertiefung durch Bildung eines elektrisch leitfähigen Materials über der ersten Austrittsarbeitsschicht und über der zweiten Austrittsarbeitsschicht gefüllt.
  • Ausführungsformen können Vorteile erreichen. Die verschiedenen Nassätzprozesse und die Ätzchemikalien (z. B. W1, W2, W3 und W4), die hierin offenbart sind, erreichen eine präzise Kontrolle und hervorragende Ätzselektivität für die Ätzprozesse. Beispielsweise entfernt der Nassätzprozess 81 (siehe 12) selektiv die freigelegte P-Austrittsarbeitsschicht 84, ohne die darunterliegende Gatedielektrikumsschicht 82 anzugreifen, und der Nassätzprozess 111 (siehe 16) entfernt selektiv die freigelegte P-Austrittsarbeitsschicht 83 ohne die darunterliegende P-Austrittsarbeitsschicht 84 anzugreifen. So können die Austrittsarbeitsmetalle jedes Metallgates unabhängig voneinander gebildet und eingestellt werden. Die erhöhte Flexibilität bei der Auswahl der Materialien der Austrittsarbeitsschichten, zusammen mit der Auswahl verschiedener Dicken für die verschiedenen Schichten, erlaubt die Bildung von Halbleitervorrichtungen mit verschiedenen Grenzspannungen (für verschiedene Transistoren). Die offenbarten Verfahren erlauben auch die Entfernung und Abscheidung verschiedener Schichten in schmalen Gategräben, was wichtig für fortgeschrittene Verarbeitungsknoten ist, da die Größe der Gategräben in fortgeschrittenen Verarbeitungsknoten sinken. Weiterhin erlauben die offenbarten Verfahren die Bildung von drei verschiedenen Austrittsarbeitsschichten unter Verwendung von zwei Austrittsarbeitsmetallen, was z. B. durch 17 illustriert ist, wobei die Finne 68B eine Mischung aus zwei verschiedenen Austrittsarbeitsmetallen (z. B. 84, 83) aufweist, um ein hybrides Austrittsarbeitsmetall zu bilden.
  • In einer Ausführungsform umfasst ein Verfahren des Bildens einer Halbleitervorrichtung das Bilden einer Dummygatestruktur über einer ersten Finne, einer zweiten Finne und einer dritten Finne zwischen der ersten Finne und der zweite Finne; das Bilden einer Dielektrikumsschicht um die Dummygatestruktur; das Entfernen der Dummygatestruktur zum Bilden einer Vertiefung in der Dielektrikumsschicht, wobei die Vertiefung die erste Finne, die zweite Finne und die dritte Finne freilegt; das Bilden einer ersten Austrittsarbeitsschicht und einer zweiten Austrittsarbeitsschicht in der Vertiefung, wobei sich die erste Austrittsarbeitsschicht entlang erster Seitenwände und einer ersten obere Fläche der ersten Finne erstreckt und sich die zweite Austrittsarbeitsschicht entlang zweiter Seitenwände und einer zweiten oberen Fläche der zweiten Finne erstreckt, wobei sich die erste Austrittsarbeitsschicht entlang einer dritten Seitenwand der dritten Finne und entlang eines ersten Abschnitts einer dritten oberen Fläche der dritten Finne erstreckt und die zweite Austrittsarbeitsschicht sich entlang einer vierten Seitenwand der dritten Finne und entlang eines zweiten Abschnitts der dritten oberen Fläche der dritten Finne erstreckt, wobei sich die erste Austrittsarbeitsschicht nicht entlang der vierten Seitenwand der dritten Finne erstreckt und sich die zweite Austrittsarbeitsschicht nicht entlang der dritten Seitenwand der dritten Finne erstreckt; und Füllen der Vertiefung durch Bilden eines elektrisch leitfähigen Materials über der ersten Austrittsarbeitsschicht und über der zweiten Austrittsarbeitsschicht. In einer Ausführungsform sind die erste Austrittsarbeitsschicht und die zweite Austrittsarbeitsschicht N-Austrittsarbeitsschichten oder P-Austrittsarbeitsschichten, wobei die erste Austrittsarbeitsschicht und die zweite Austrittsarbeitsschicht aus verschiedenen Materialien gebildet sind. In einer Ausführungsform umfasst das Verfahren ferner vor dem Füllen der Vertiefung das Bilden einer dritten Austrittsarbeitsschicht in der Vertiefung über der ersten Austrittsarbeitsschicht und über der zweiten Austrittsarbeitsschicht. In einer Ausführungsform ist die dritte Austrittsarbeitsschicht ein Typ Austrittsarbeitsschicht, der sich von der ersten Austrittsarbeitsschicht und der zweiten Austrittsarbeitsschicht unterscheidet. In einer Ausführungsform sind die erste Austrittsarbeitsschicht, die zweite Austrittsarbeitsschicht und die dritte Austrittsarbeitsschicht ein selber Typ Austrittsarbeitsschicht. In einer Ausführungsform umfasst das Verfahren ferner vor dem Bilden der ersten Austrittsarbeitsschicht und der zweiten Austrittsarbeitsschicht, das konforme Bilden einer Schicht in der Vertiefung über der ersten Finne, der zweiten Finne und der dritten Finne, wobei sich die erste Austrittsarbeitsschicht entlang einer oberen Fläche der Schicht erstreckt und diese kontaktiert, wobei sich die zweite Austrittsarbeitsschicht entlang der oberen Fläche der Schicht erstreckt und diese kontaktiert. In einer Ausführungsform ist die Schicht eine Gatedielektrikumsschicht. In einer Ausführungsform ist die Schicht eine vierte Austrittsarbeitsschicht. In einer Ausführungsform sind die erste Austrittsarbeitsschicht, die zweite Austrittsarbeitsschicht und die vierte Austrittsarbeitsschicht selbe N- oder P-Austrittsarbeitsschichten, wobei mindestens die erste Austrittsarbeitsschicht und die zweite Austrittsarbeitsschicht aus verschiedenen Materialien gebildet sind. In einer Ausführungsform, wobei das Bilden der ersten Austrittsarbeitsschicht und der zweiten Austrittsarbeitsschicht umfasst: Bilden der ersten Austrittsarbeitsschicht in der Vertiefung über der ersten Finne, der zweiten Finne und der dritten Finne; Bilden einer ersten strukturierten Maskenschicht über der ersten Austrittsarbeitsschicht, wobei die erste strukturierte Maskenschicht erste Abschnitte der ersten Austrittsarbeitsschicht freilegt, die über der zweiten Finne und über dem zweiten Abschnitt der dritten oberen Fläche der dritten Finne angeordnet sind; selektives Entfernen der freigelegten ersten Abschnitte der ersten Austrittsarbeitsschicht unter Verwendung eines Ätzprozesses; und Entfernen der ersten strukturierten Maskenschicht nach dem ersten Ätzprozess. In einer Ausführungsform ist der erste Ätzprozess ein erster Nassätzprozess. In einer Ausführungsform umfasst das Bilden der ersten Austrittsarbeitsschicht und der zweiten Austrittsarbeitsschicht ferner: nach dem Entfernen der ersten strukturierten Maskenschicht, Bilden der zweiten Austrittsarbeitsschicht in der Vertiefung über der ersten Finne, der zweiten Finne und der dritten Finne; Bilden einer zweiten strukturierten Maskenschicht über der zweiten Austrittsarbeitsschicht, wobei die zweite strukturierte Maskenschicht zweite Abschnitte der zweiten Austrittsarbeitsschicht freilegt, die über der ersten Finne und über dem ersten Abschnitt der dritten oberen Fläche der dritten Finne angeordnet sind, selektives Entfernen der freigelegten zweiten Abschnitte der zweiten Austrittsarbeitsschicht unter Verwendung eines zweiten Ätzprozesses; und Entfernen der zweiten strukturierten Maskenschicht nach dem zweiten Ätzprozess. In einer Ausführungsform ist der zweite Ätzprozess ein zweiter Nassätzprozess.
  • In einer Ausführungsform umfasst ein Verfahren zum Bilden einer Halbleitervorrichtung das Bilden einer Finne, die über ein Substrat vorspringt; das Bilden von Dummygatestrukturen über der Finne; das Umgeben der Dummygatestrukturen mit einer Dielektrikumsschicht; und das Ersetzen der Dummygatestrukturen mit Metallgates, wobei das Ersetzen umfasst: Entfernen der Dummygatestrukturen zum Bilden eines ersten Gategrabens, eines zweiten Gategrabens und eines dritten Gategrabens in der Dielektrikumsschicht, wobei sich der dritte Gategraben zwischen dem ersten Gategraben und dem zweiten Gategraben befindet; Bilden einer ersten Austrittsarbeitsschicht entlang von Seitenwänden und eines Bodens des ersten Gategrabens und entlang einer ersten Seitenwand und einer ersten Region eines Bodens des dritten Gategrabens; Bilden einer zweiten Austrittsarbeitsschicht entlang von Seitenwänden und einem Boden des zweiten Gategrabens und entlang einer zweiten Seitenwand und einer zweiten Region des Bodens des dritten Gategrabens, wobei die erste Austrittsarbeitsschicht und die zweite Austrittsarbeitsschicht einen selben Typ Austrittsarbeitsschicht aufweisen, wobei sich die erste Austrittsarbeitsschicht nicht entlang der zweiten Seitenwand des dritten Gategrabens erstreckt und sich die zweite Austrittsarbeitsschicht nicht entlang der ersten Seitenwand des dritten Gategrabens erstreckt; Bilden einer dritten Austrittsarbeitsschicht in dem ersten Gategraben, dem zweiten Gategraben und dem dritten Gategraben, wobei sich die dritte Austrittsarbeitsschicht entlang der ersten Austrittsarbeitsschicht und der zweiten Austrittsarbeitsschicht erstreckt; und Füllen des ersten Gategrabens, des zweiten Gategrabens und des dritten Gategrabens mit einem elektrisch leitfähigen Material. In einer Ausführungsform umfasst das Ersetzen ferner vor dem Bilden der ersten Austrittsarbeitsschicht und der zweiten Austrittsarbeitsschicht das Bilden einer anderen Schicht in dem ersten Gategraben, dem zweiten Gategraben und dem dritten Gategraben, wobei sich die erste Austrittsarbeitsschicht und die zweite Austrittsarbeitsschicht entlang einer anderen Schicht erstrecken und diese kontaktieren. In einer Ausführungsform umfasst das Ersetzen ferner eine Abdeckschicht auf der ersten Austrittsarbeitsschicht, aber nicht auf der zweiten Austrittsarbeitsschicht, wobei die Abdeckschicht zwischen der ersten Austrittsarbeitsschicht und der dritten Austrittsarbeitsschicht gebildet ist. In einer Ausführungsform umfasst das Verfahren ferner: Bilden einer vierten Austrittsarbeitsschicht und einer fünften Austrittsarbeitsschicht über der dritten Austrittsarbeitsschicht, wobei die dritte Austrittsarbeitsschicht zwischen der ersten Austrittsarbeitsschicht und der vierten Austrittsarbeitsschicht sowie zwischen der zweiten Austrittsarbeitsschicht und der fünften Austrittsarbeitsschicht liegt.
  • In einer Ausführungsform umfasst eine Halbleitervorrichtung: eine erste Finne, eine zweite Finne und eine dritte Finne, die über ein Substrat vorspringen, wobei die dritte Finne zwischen der ersten Finne und der zweiten Finne liegt; eine Gatedielektrikumsschicht über der ersten Finne, der zweiten Finne und der dritten Finne; eine erste Austrittsarbeitsschicht über und in Kontakt mit der Gatedielektrikumsschicht, wobei sich die erste Austrittsarbeitsschicht entlang erster Seitenwänden und einer ersten oberen Fläche der ersten Finne erstreckt; eine zweite Austrittsarbeitsschicht über und in Kontakt mit der Gatedielektrikumsschicht, wobei sich die zweite Austrittsarbeitsschicht entlang zweiter Seitenwände und einer zweiten oberen Fläche der zweiten Finne erstreckt, wobei die erste Austrittsarbeitsschicht und die zweite Austrittsarbeitsschicht verschiedene Materialien umfassen; und eine erste Gateelektrode über der ersten Finne, eine zweite über der zweiten Finne und eine dritte Gateelektrode über der dritten Finne. Die erste Austrittsarbeitsschicht erstreckt sich entlang einer ersten Seitenwand der dritten Finne und die zweite Austrittsarbeitsschicht erstreckt sich entlang einer zweiten Seitenwand der dritten Finne, die der ersten Seitenwand der dritten Finne gegenüberliegt, wobei sich die erste Austrittsarbeitsschicht nicht entlang der zweiten Seitenwand der dritten Finne erstreckt und sich die zweite Austrittsarbeitsschicht nicht entlang der ersten Seitenwand der dritten Finne erstreckt. In einer Ausführungsform erstreckt sich die erste Austrittsarbeitsschicht entlang eines ersten Abschnitts einer oberen Fläche der dritten Finne und die zweite Austrittsarbeitsschicht erstreckt sich entlang eines zweiten Abschnitts der oberen Fläche der dritten Finne.

Claims (19)

  1. Verfahren (1000) zum Bilden einer Halbleitervorrichtung (100, 200), das Verfahren (1000) umfassend: Bilden einer Dummygatestruktur (75A-C) über einer ersten Finne (64A), einer zweiten Finne (64C) und einer dritten Finne (64B) zwischen der ersten Finne (64A) und der zweiten Finne (64C); Bilden einer Dielektrikumsschicht (90) um die Dummygatestruktur (75A-C) herum; Entfernen der Dummygatestruktur (75A-C), um eine Vertiefung (69A-C) in der Dielektrikumsschicht (90) zu bilden, wobei die Vertiefung (69A-C) die erste Finne (64A), die zweite Finne (64C) und die dritte Finne (64B) freilegt; Bilden einer ersten Austrittsarbeitsschicht (84) und einer zweiten Austrittsarbeitsschicht (83) in der Vertiefung (69A-C), wobei sich die erste Austrittsarbeitsschicht (84) entlang erster Seitenwände und einer ersten oberen Fläche der ersten Finne (64A) erstreckt und sich die zweite Austrittsarbeitsschicht (83) entlang zweiter Seitenwänden und einer zweiten oberen Fläche der zweiten Finne (64C) erstreckt, wobei sich die erste Austrittsarbeitsschicht (84) entlang einer dritten Seitenwand der dritten Finne (64B) und entlang eines ersten Abschnitts einer dritten oberen Fläche der dritten Finne (64B) erstreckt und sich die zweite Austrittsarbeitsschicht (83) entlang einer vierten Seitenwand der dritten Finne (64B) und entlang eines zweiten Abschnitts der dritten oberen Fläche der dritten Finne (64B) erstreckt, wobei sich die erste Austrittsarbeitsschicht (84) nicht entlang der vierten Seitenwand der dritten Finne (64B) erstreckt und sich die zweite Austrittsarbeitsschicht (83) nicht entlang der dritten Seitenwand der dritten Finne (64B) erstreckt; und Füllen der Vertiefung (69A-C) durch Bilden eines elektrisch leitfähigen Materials (93) über der ersten Austrittsarbeitsschicht (84) und über der zweiten Austrittsarbeitsschicht (83).
  2. Verfahren (1000) nach Anspruch 1, wobei die erste Austrittsarbeitsschicht (84) und die zweite Austrittsarbeitsschicht (83) N-Austrittsarbeitsschichten oder P-Austrittsarbeitsschichten sind, wobei die erste Austrittsarbeitsschicht (84) und die zweite Austrittsarbeitsschicht (83) aus verschiedenen Materialien gebildet sind.
  3. Verfahren (1000) nach Anspruch 1 oder 2, vor dem Füllen der Vertiefung (69A-C) ferner das Bilden einer dritten Austrittsarbeitsschicht (85, 99) in der Vertiefung über der ersten Austrittsarbeitsschicht (84) und über der zweiten Austrittsarbeitsschicht (83) umfassend.
  4. Verfahren (1000) nach Anspruch 3, wobei die dritte Austrittsarbeitsschicht (85, 99) ein Typ Austrittsarbeitsschicht ist, der sich von der ersten Austrittsarbeitsschicht (84) und der zweiten Austrittsarbeitsschicht (83) unterscheidet.
  5. Verfahren (1000) nach Anspruch 3, wobei die erste Austrittsarbeitsschicht (84), die zweite Austrittsarbeitsschicht (83) und die dritte Austrittsarbeitsschicht (85, 99) derselbe Typ Austrittsarbeitsschicht sind.
  6. Verfahren (1000) nach einem der vorhergehenden Ansprüche, vor dem Bilden der ersten Austrittsarbeitsschicht (84) und der zweiten Austrittsarbeitsschicht (83) ferner ein konformes Bilden einer Schicht (82, 89) in der Vertiefung (69A-C) über der ersten Finne (64A), der zweiten Finne (64C) und der dritten Finne (64B) umfassend, wobei sich die erste Austrittsarbeitsschicht (84) entlang einer oberen Fläche der Schicht (82, 89) erstreckt und diese kontaktiert, wobei sich die zweite Austrittsarbeitsschicht (83) entlang der oberen Fläche der Schicht (82, 89) erstreckt und diese kontaktiert.
  7. Verfahren (1000) nach Anspruch 6, wobei die Schicht eine Gatedielektrikumsschicht (82) ist.
  8. Verfahren (1000) nach Anspruch 6, wobei die Schicht eine vierte Austrittsarbeitsschicht (89) ist.
  9. Verfahren (1000) nach Anspruch 8, wobei die erste Austrittsarbeitsschicht (84), die zweite Austrittsarbeitsschicht (83) und die vierte Austrittsarbeitsschicht (89) Austrittsarbeitsschichten desselben N-Typs oder P-Typs sind, wobei mindestens die erste Austrittsarbeitsschicht (84) und die zweite Austrittsarbeitsschicht (83) aus verschiedenen Materialien gebildet sind.
  10. Verfahren (1000) nach einem der vorhergehenden Ansprüche, wobei das Bilden der ersten Austrittsarbeitsschicht (84) und der zweiten Austrittsarbeitsschicht (83) umfasst: Bilden der ersten Austrittsarbeitsschicht (84) in der Vertiefung (69A-C) über der ersten Finne (64A), der zweiten Finne (64C) und der dritten Finne (64B); Bilden einer ersten strukturierten Maskenschicht (86) über der ersten Austrittsarbeitsschicht (84), wobei die erste strukturierte Maskenschicht (86) erste Abschnitte der ersten Austrittsarbeitsschicht (84) freilegt, die über der zweiten Finne (64C) und über dem zweiten Abschnitt der dritten oberen Fläche der dritten Finne (64B) angeordnet sind; selektives Entfernen der freigelegten ersten Abschnitte der ersten Austrittsarbeitsschicht (84) unter Verwendung eines ersten Ätzprozesses; und Entfernen der ersten strukturierten Maskenschicht (86) nach dem ersten Ätzprozess.
  11. Verfahren (1000) nach Anspruch 10, wobei der erste Ätzprozess ein erster Nassätzprozess ist.
  12. Verfahren (1000) nach Anspruch 11, wobei das Bilden der ersten Austrittsarbeitsschicht (84) und der zweiten Austrittsarbeitsschicht (83) ferner umfasst: nach dem Entfernen der ersten strukturierten Maskenschicht (86), Bilden der zweiten Austrittsarbeitsschicht (83) in der Vertiefung (69A-C) über der ersten Finne (64A), der zweiten Finne (64C) und der dritten Finne (64B); Bilden einer zweiten strukturierten Maskenschicht (86) über der zweiten Austrittsarbeitsschicht (83), wobei die zweite strukturierte Maskenschicht (86) zweite Abschnitte der zweiten Austrittsarbeitsschicht (83) freilegt, die über der ersten Finne (64A) und über dem ersten Abschnitt der dritten oberen Fläche der dritten Finne (64B) angeordnet sind; selektives Entfernen der freigelegten zweiten Abschnitte der zweiten Austrittsarbeitsschicht (83) unter Verwendung eines zweiten Ätzprozesses; und Entfernen der zweiten strukturierten Maskenschicht (86) nach dem zweiten Ätzprozess.
  13. Verfahren (1000) nach Anspruch 12, wobei der zweite Ätzprozess ein zweiter Nassätzprozess ist.
  14. Verfahren (1000) zum Bilden einer Halbleitervorrichtung (100, 200), das Verfahren (1000) umfassend: Bilden einer Finne (64A-C), die über ein Substrat (50) vorspringt; Bilden von Dummygatestrukturen (75A-C) über der Finne (64A-C); Umgeben der Dummygatestrukturen (75A-C) mit einer Dielektrikumsschicht (90); und Ersetzen der Dummygatestrukturen (75A-C) mit Metallgates (97A-C), wobei das Ersetzen umfasst: Entfernen der Dummygatestrukturen (75A-C) zum Bilden eines ersten Gategrabens (69A), eines zweiten Gategrabens (69C) und eines dritten Gategrabens (69B) in der Dielektrikumsschicht (90), wobei sich der dritte Gategraben (69B) zwischen dem ersten Gategraben (69A) und dem zweiten Gategraben (69C) befindet; Bilden einer ersten Austrittsarbeitsschicht (84) entlang von Seitenwänden und einem Boden des ersten Gategrabens (69A) und entlang einer ersten Seitenwand und einer ersten Region eines Bodens des dritten Gategrabens (69B); Bilden einer zweiten Austrittsarbeitsschicht (83) entlang von Seitenwänden und eines Bodens des zweiten Gategrabens (69C) und entlang einer zweiten Seitenwand und einer zweiten Region des Bodens des dritten Gategrabens (69B), wobei die erste Austrittsarbeitsschicht (84) und die zweite Austrittsarbeitsschicht (83) ein selber Typ Austrittsarbeitsschicht sind, wobei sich die erste Austrittsarbeitsschicht (84) nicht entlang der zweiten Seitenwand des dritten Gategrabens (69B) erstreckt und sich die zweite Austrittsarbeitsschicht (83) nicht entlang der ersten Seitenwand des dritten Gategrabens (69B) erstreckt; Bilden einer dritten Austrittsarbeitsschicht (99) in dem ersten Gategraben, dem zweiten Gategraben und dem dritten Gategraben, wobei sich die dritte Austrittsarbeitsschicht (99) entlang der ersten Austrittsarbeitsschicht (84) und der zweiten Austrittsarbeitsschicht (83) erstreckt; und Füllen des ersten Gategrabens (69A), des zweiten Gategrabens (69C) und des dritten Gategrabens (69B) mit einem elektrisch leitfähigen Material (93).
  15. Verfahren (1000) nach Anspruch 14, wobei das Ersetzen ferner vor dem Bilden der ersten Austrittsarbeitsschicht (84) und der zweiten Austrittsarbeitsschicht (83) ein Bilden einer weiteren Schicht (82, 89) in dem ersten Gategraben (69A), dem zweiten Gategraben (69C) und dem dritten Gategraben (69B) umfasst, wobei sich die erste Austrittsarbeitsschicht (84) und die zweite Austrittsarbeitsschicht (83) entlang der weiteren Schicht (82, 89) erstrecken und diese kontaktieren.
  16. Verfahren (1000) nach Anspruch 14 oder 15, wobei das Ersetzen ferner ein Ausbilden einer Abdeckschicht (91) auf der ersten Austrittsarbeitsschicht (84), aber nicht auf der zweiten Austrittsarbeitsschicht (83) umfasst, wobei die Abdeckschicht (91) zwischen der ersten Austrittsarbeitsschicht (84) und der dritten Austrittsarbeitsschicht (99) gebildet wird.
  17. Verfahren (1000) nach einem der Ansprüche 14 bis 16, ferner umfassend: Bilden einer vierten Austrittsarbeitsschicht (85) und einer fünften Austrittsarbeitsschicht (94) über der dritten Austrittsarbeitsschicht (99), wobei die dritte Austrittsarbeitsschicht (99) zwischen der ersten Austrittsarbeitsschicht (84) und der vierten Austrittsarbeitsschicht (85) sowie zwischen der zweiten Austrittsarbeitsschicht (83) und der fünften Austrittsarbeitsschicht (94) liegt.
  18. Halbleitervorrichtung (100, 200), umfassend: eine erste Finne (64A), eine zweite Finne (64C) und eine dritte Finne (64B), die über einem Substrat (50) vorspringen, wobei sich die dritte Finne (64B) zwischen der ersten Finne (64A) und der zweiten Finne (64C) erstreckt; eine Gatedielektrikumsschicht (82) über der ersten Finne (64A), der zweiten Finne (64C) und der dritten Finne (64B); eine erste Austrittsarbeitsschicht (84) über und in Kontakt mit der Gatedielektrikumsschicht (82), wobei sich die erste Austrittsarbeitsschicht (84) entlang erster Seitenwände und einer ersten obere Fläche der ersten Finne (64A) erstreckt; eine zweite Austrittsarbeitsschicht (83) über und in Kontakt mit der Gatedielektrikumsschicht (82), wobei sich die zweite Austrittsarbeitsschicht (83) entlang zweiter Seitenwände und einer zweiten oberen Fläche der zweiten Finne (64C) erstreckt, wobei die erste Austrittsarbeitsschicht (84) und die zweite Austrittsarbeitsschicht (83) verschiedene Materialien umfassen; und eine erste Gateelektrode über der ersten Finne (64A), eine zweite Gateelektrode über der zweiten Finne (64C) und eine dritte Gateelektrode über der dritten Finne (64B), wobei sich die erste Austrittsarbeitsschicht (84) entlang einer ersten Seitenwand der dritten Finne (64B) erstreckt und sich die zweite Austrittsarbeitsschicht (83) entlang einer zweiten Seitenwand der dritten Finne (64B) erstreckt, die der ersten Seitenwand der dritten Finne (64B) entgegengesetzt liegt, wobei sich die erste Austrittsarbeitsschicht (84) nicht entlang der zweiten Seitenwand der dritten Finne (64B) erstreckt und sich die zweite Austrittsarbeitsschicht (83) nicht entlang der ersten Seitenwand der dritten Finne (64B) erstreckt.
  19. Halbleitervorrichtung (100, 200) nach Anspruch 18, wobei sich die erste Austrittsarbeitsschicht (84) entlang eines ersten Abschnitts einer oberen Fläche der dritten Finne (64B) erstreckt und sich die zweite Austrittsarbeitsschicht (83) entlang eines zweiten Abschnitts der oberen Fläche der dritten Finne (64B) erstreckt.
DE102019121282.0A 2019-07-31 2019-08-07 Finnenfeldeffekttransistorvorrichtung und Verfahren zum Bilden derselben Active DE102019121282B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/528,031 US11380793B2 (en) 2019-07-31 2019-07-31 Fin field-effect transistor device having hybrid work function layer stack
US16/528,031 2019-07-31

Publications (2)

Publication Number Publication Date
DE102019121282A1 DE102019121282A1 (de) 2021-02-04
DE102019121282B4 true DE102019121282B4 (de) 2023-03-02

Family

ID=74165573

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019121282.0A Active DE102019121282B4 (de) 2019-07-31 2019-08-07 Finnenfeldeffekttransistorvorrichtung und Verfahren zum Bilden derselben

Country Status (5)

Country Link
US (4) US11380793B2 (de)
KR (2) KR102301290B1 (de)
CN (1) CN112309980A (de)
DE (1) DE102019121282B4 (de)
TW (1) TWI783240B (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11495293B2 (en) 2020-02-04 2022-11-08 Micron Technology, Inc. Configurable resistivity for lines in a memory device
CN114256347A (zh) * 2020-09-21 2022-03-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20220384611A1 (en) * 2021-05-27 2022-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric layer on semiconductor device and method of forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160351568A1 (en) 2015-05-29 2016-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
US20180261514A1 (en) 2017-03-10 2018-09-13 Globalfoundries Inc. Fin-type field effect transistors (finfets) with replacement metal gates and methods
US20180286760A1 (en) 2017-04-03 2018-10-04 International Business Machines Corporation Fabricating fin-based split-gate high-drain-voltage transistor by work function tuning
US20190189767A1 (en) 2017-12-19 2019-06-20 Sumsung Electronics Co., Ltd. Semiconductor devices having multi-threshold voltage

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8420476B2 (en) * 2010-05-27 2013-04-16 International Business Machines Corporation Integrated circuit with finFETs and MIM fin capacitor
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US9159626B2 (en) 2012-03-13 2015-10-13 United Microelectronics Corp. FinFET and fabricating method thereof
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US9276114B2 (en) 2013-02-01 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with dual workfunction gate structure
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US9024392B2 (en) * 2013-07-03 2015-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-port SRAM manufacturing
US9012319B1 (en) * 2013-11-01 2015-04-21 Globalfoundries Inc. Methods of forming gate structures with multiple work functions and the resulting products
WO2015094305A1 (en) 2013-12-19 2015-06-25 Intel Corporation Self-aligned gate edge and local interconnect and method to fabricate same
CN107516649B (zh) * 2016-06-15 2020-05-05 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US10163899B2 (en) 2016-11-30 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Temperature compensation circuits
KR102664033B1 (ko) * 2017-02-06 2024-05-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10985075B2 (en) * 2018-10-11 2021-04-20 International Business Machines Corporation Gate formation scheme for n-type and p-type transistors having separately tuned threshold voltages

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160351568A1 (en) 2015-05-29 2016-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
US20180261514A1 (en) 2017-03-10 2018-09-13 Globalfoundries Inc. Fin-type field effect transistors (finfets) with replacement metal gates and methods
US20180286760A1 (en) 2017-04-03 2018-10-04 International Business Machines Corporation Fabricating fin-based split-gate high-drain-voltage transistor by work function tuning
US20190189767A1 (en) 2017-12-19 2019-06-20 Sumsung Electronics Co., Ltd. Semiconductor devices having multi-threshold voltage

Also Published As

Publication number Publication date
US12021145B2 (en) 2024-06-25
KR102400370B1 (ko) 2022-05-23
KR20210110548A (ko) 2021-09-08
US20240313114A1 (en) 2024-09-19
KR102301290B1 (ko) 2021-09-13
US12051753B2 (en) 2024-07-30
US11380793B2 (en) 2022-07-05
TW202107547A (zh) 2021-02-16
DE102019121282A1 (de) 2021-02-04
US20240021729A1 (en) 2024-01-18
CN112309980A (zh) 2021-02-02
KR20210016249A (ko) 2021-02-15
US20220328683A1 (en) 2022-10-13
US20210036145A1 (en) 2021-02-04
TWI783240B (zh) 2022-11-11

Similar Documents

Publication Publication Date Title
DE102017128255B4 (de) Halbleitervorrichtung und Verfahren
DE102019117191B4 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102017127554B3 (de) Halbleiterfabrikationsverfahren mit Vermeidung von Gatehöhenverlust in Planarisierungsprozessen
DE102017123950A1 (de) Finfet-bauelement und verfahren zur herstellung desselben
DE102019102135B4 (de) Verfahren zum herstellen einer halbleitervorrichtung
DE102017117793B4 (de) Verfahren zur Herstellung von Multi-Gate-Transistoren und resultierende Strukturen
DE102019116036B4 (de) Halbleitervorrichtung und verfahren
DE102020110754B4 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE102019123627A1 (de) Finnen-feldeffekttransistorvorrichtung und verfahren zu deren herstellung
DE102019111297B4 (de) Halbleiter-Bauelement und Verfahren
DE102019121282B4 (de) Finnenfeldeffekttransistorvorrichtung und Verfahren zum Bilden derselben
DE102021105733A1 (de) Kontaktsteckerstruktur eines halbleiterbauelements und verfahren zum bilden derselben
DE102020114314A1 (de) Halbleitervorrichtung und verfahren
DE102021100510B4 (de) Verfahren zur leerraumbeseitigung bei der spaltfüllung in gräben mit hohem aspektverhältnis und zugehörige halbleitervorrichtung
DE102017123359B4 (de) Finnen-feldeffekttransistor-bauelement und verfahren
DE102021113657A1 (de) Finnen-Feldefekttransistorvorrichtung und Verfahren
DE102020114655B4 (de) Finnen-feldeffekttransistorvorrichtung mit kontaktstopfen mit einspringendem profil und verfahren zu dessen herstellung
DE102018122654A1 (de) Finnenfeldeffekttransistorvorrichtung und verfahren zum bilden derselben
DE102020101405B4 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE102020110678B4 (de) Halbleitervorrichtung und -verfahren
DE102020116706A1 (de) Gate-struktur eines halbleiterbauelements und verfahren zum bilden desselben
DE102018124815B4 (de) FIN-Feldeffekttransistorbauteil und Verfahren
DE102017126435B4 (de) Fin-feldeffekttransistorvorrichtung und verfahren
DE102023101602A1 (de) Metallgatestruktur und verfahren zu deren herstellung
DE102021114139B4 (de) Verfahren zum bilden von mehrschichtigen photoätzmasken mit organischen undanorganischen materialien

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R130 Divisional application to

Ref document number: 102019009371

Country of ref document: DE

R020 Patent grant now final