KR20210110548A - 핀 전계효과 트랜지스터 디바이스 및 그 형성 방법 - Google Patents

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KR20210110548A
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밍-시 예
헝-친 청
신-윤 수
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Abstract

반도체 디바이스는, 기판 위로 돌출하는 제1 핀, 제2 핀, 및 상기 제1 핀과 상기 제2 핀 사이의 제3 핀과, 상기 제1 핀, 상기 제2 핀, 및 상기 제3 핀 위의 게이트 유전체층과, 상기 게이트 유전체층 위에서 상기 게이트 유전체층과 접촉하며, 상기 제1 핀의 제1 측벽과 제1 상부면을 따라 연장되는 제1 일함수층과, 상기 게이트 유전체층 위에서 상기 게이트 유전체층과 접촉하며, 상기 제2 핀의 제2 측벽과 제2 상부면을 따라 연장되는 제2 일함수층으로서, 상기 제1 일함수층과 상기 제2 일함수층은 상이한 재료를 포함하는, 상기 제2 일함수층과, 상기 제1 핀 위의 제1 게이트 전극, 상기 제2 핀 위의 제2 게이트 전극, 및 상기 제3 핀 위의 제3 게이트 전극을 포함한다.

Description

핀 전계효과 트랜지스터 디바이스 및 그 형성 방법{FIN FIELD-EFFECT TRANSISTOR DEVICE AND METHOD OF FORMING THE SAME}
반도체 산업은 다양한 전자 부품(예컨대, 트랜지스터, 다이오드, 레지스터, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급속한 성장이 계속되고 있다. 대부분 이러한 집적 밀도의 개선은 최소 피처 사이즈의 되풀이된 축소로부터 유래되어, 더 많은 부품들은 주어진 면적 내에 집적될 수 있다.
집적 회로에는 대개 핀 전계효과 트랜지스터(FinFET) 디바이스가 사용되고 있다.　FinFET 디바이스는 기판으로부터 돌출한 반도체 핀을 포함하는 3차원 구조를 갖는다. FinFET 디바이스의 전도성 채널 내의 전하 캐리어 흐름을 제어하도록 구성된 게이트 구조가 반도체 핀을 둘러싼다. 예를 들어, 트라이 게이트(tri-gate) FinFET 디바이스에서는, 게이트 구조가 반도체 핀의 3면을 둘러싸서, 반도체 핀의 3면 상에 전도성 경로를 형성한다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 일부 실시형태에 따른, 핀 전계효과 트랜지스터(FinFET) 디바이스의 투시도를 도시한다.
도 2-도 6, 도 7a, 및 도 7b는 일 실시형태에 따른 다양한 제조 단계에서의 FinFET 디바이스의 다양한 도면이다.
도 7c 및 도 7d는 일부 실시형태에 있어서, 도 7a에 도시한 FinFET 디바이스의 다양한 단면도를 도시한다.
도 8 내지 도 24는 일 실시형태에 따른 추가 제조 단계에서의 FinFET 디바이스의 다양한 단면도를 도시한다.
도 25a와 도 25b는 일 실시형태에 따른 제조 단계에서의 반도체 디바이스의 단면도를 도시한다.
도 26a와 도 26b는 일 실시형태에 따른 제조 단계에서의 반도체 디바이스의 단면도를 도시한다.
도 27a와 도 27b는 일 실시형태에 따른 제조 단계에서의 반도체 디바이스의 단면도를 도시한다.
도 28a와 도 28b는 일 실시형태에 따른 제조 단계에서의 반도체 디바이스의 단면도를 도시한다.
도 29a와 도 29b는 일 실시형태에 따른 제조 단계에서의 반도체 디바이스의 단면도를 도시한다.
도 30a와 도 30b는 일 실시형태에 따른 제조 단계에서의 반도체 디바이스의 단면도를 도시한다.
도 31a와 도 31b는 일 실시형태에 따른 제조 단계에서의 반도체 디바이스의 단면도를 도시한다.
도 32a와 도 32b는 일 실시형태에 따른 제조 단계에서의 반도체 디바이스의 단면도를 도시한다.
도 33-도 46은 일 실시형태에 따른 다양한 제조 단계에서의 FinFET 디바이스의 다양한 도면이다.
도 47는 일부 실시형태에 따른 반도체 디바이스의 제조 방법의 흐름도를 도시한다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다. 여기에서의 전체 설명에 있어서, 달리 지정하지 않는다면, 상이한 도면들에서의 동일하거나 유사한 도면부호는 동일하거나 유사한 재료를 사용한 동일하거나 유사한 형성 방법에 의해 형성된 동일하거나 유사한 컴포넌트를 가리킨다.
본 개시내용의 실시형태들은 FinFET 디바이스를 형성하는 상황, 더 구체적으로 FinFET 디바이스의 일함수층을 형성하는 상황에서 설명된다. 개시하는 실시형태들은 FinFET 디바이스를 예를 들어 설명하고 있지만, 개시하는 방법은 평면형 디바이스 등의 다른 유형의 디바이스에도 사용될 수 있다.
본 개시내용의 실시형태들은 FinFET 디바이스의 상이한 트랜지스터들에 상이한 일함수층 스택을 형성하는 방법을 포함한다. 다른 재료를 공격하지 않고서 타겟 재료(예컨대, 일함수 금속)를 제거하기 위해 선택적 습식 에칭 공정을 사용한다. 선택적 습식 에칭 공정 및 개시하는 퇴적 공정은 FinFET 디바이스에서 각각의 개별 트랜지스터의 일함수층을 형성하고 조정하는 데 있어서 큰 유연성을 허용한다. 또한, 하이브리드 일함수층 스택은 트랜지스터의 일함수층의 구조에서 유연성을 상승시킨다. 예를 들어, 개시하는 방법은 2개의 상이한 일함수 재료를 사용하여 3개의 상이한 일함수층을 형성할 수 있게 한다.
도 1은 FinFET(30)의 일례를 투시도로 도시한다. FinFET 구조(30)는 기판(50)과, 기판(50) 위로 돌출한 핀(64)을 포함한다. 격리 영역(62)이 핀(64)의 양 측면 상에 배치되고, 핀(64)은 격리 영역(62) 위로 돌출한다. 게이트 유전체(66)가 핀(64)의 측벽을 따라서 핀의 상단면 상에 있고, 게이트(68)가 게이트 유전체(66) 위에 있다. 소스/드레인 영역(80)이 핀(64) 내에 있고 게이트 유전체(66)와 게이트(68)의 양 측면 상에 있다. 도 1은 이후의 도면에서 사용되는 기준 단면도 도시하고 있다. 단면(B-B)은 FinFET(30)의 게이트(68)의 종축(longitudinal axis)을 따라 연장된다. 단면(A-A)은 단면(B-B)에 수직이며, 핀(64)의 종축을 따르고, 예컨대 소스/드레인 영역들(80) 사이의 전류 흐름 방향이다. 단면(C-C)은 단면(B-B)에 평행하고, 소스/드레인 영역(80)과 교차한다. 이후의 도면에서는 명확함을 위해 이들 기준 단면을 언급한다.
도 2-도 6, 도 7a, 및 도 7b는 일 실시형태에 따른 다양한 제조 단계에서의 FinFET 디바이스(100)의 다양한 도면(예컨대, 단면도, 평면도)이다. FinFET 디바이스(100)은 도 1의 FinFET(30)와 유사하지만, 핀이 다수개이고 게이트 구조가 다수개이다. 도 2 내지 도 5는 단면(B-B)을 따른 FinFET 디바이스(100)의 단면도를 도시한다. 도 6, 도 7a, 도 8 및 도 9는 단면(A-A)을 따른 FinFET 디바이스(100)의 단면도를 도시한다. 도 7b는 도 7a의 FinFET 디바이스(100)의 평면도이고, 도 7c 및 도 7d는 단면(C-C)을 따른, 도 7a의 FinFET 디바이스(100)의 단면도이다. 도 10 내지 도 18은 단면(B-B)(도 7b 참조)을 따른 FinFET 디바이스(100)의 단면도이다. 도 19, 도 20 및 도 21은 각각 단면(D-D, E-E, 및 F-F)(도 7b 참조)을 따른 FinFET 디바이스(100)의 단면도이다. 도 22, 도 23 및 도 24는 각각 단면(D-D, E-E, 및 F-F)을 따른 FinFET 디바이스(100)의 단면도이다.
도 2는 기판(50)의 단면도를 도시하고 있다. 기판(50)은 벌크 반도체 기판, 반도체 온 절연체(semiconductor-on-insulator, SOI) 기판 등과 같은 반도체 기판일 수 있으며, (예, P타입 또는 N타입 도펀트로)도핑되거나 도핑되지 않을 수도 있다. 기판(50)은 실리콘 웨이퍼 등의 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 재료로 된 층을 포함한다. 절연체층은 예컨대 매립 산화물(BOX, Buried Oxide)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 통상 실리콘 기판이나 유리 기판과 같은 기판 상에 제공된다. 다층형 또는 경사형 기판 등의 다른 기판도 사용될 수 있다. 일부 실시형태에 있어서, 기판(50)의 반도체 재료는 실리콘, 게르마늄, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 혼정 반도체, 또는 그 조합을 포함할 수 있다.
도 3을 참조하면, 도 2에 도시한 기판(50)이 예컨대 포토리소그래피 및 에칭 기술을 사용하여 패터닝된다. 예를 들어, 패드 산화물층(52) 및 상부 패드 질화물층(56)을 포함하는 마스크층이 기판(50) 상에 형성된다. 패드 산화물층(52)은 예컨대 열 산화 공정을 사용하여 형성된 실리콘 산화물을 포함하는 박막일 수 있다. 패드 산화물층(52)은 기판(50)과 상부 패드 질화물층(56) 사이에서 접착층으로서 기능할 수 있다. 일부 실시형태에서, 패드 질화물층(56)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물 등, 또는 이들의 조합으로 형성되고, 예를 들어 저압 화학적 기상 퇴적(LPCVD) 또는 플라즈마 강화 화학적 기상 퇴적(PECVD)을 사용하여 형성될 수 있다.
마스크층은 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 일반적으로, 포토리소그래피 기술은 포토레지스트 재료를 퇴적한 다음에, 조사(노광) 및 현상한 다음 포토레지스트 재료의 일부를 제거하는 방식을 사용한다. 잔여 포토레지스트 재료는 에칭 등의 후속 처리 단계로부터 본 예의 경우에는 마스크층과 같은 하부 재료를 보호한다. 본 예에서는, 도 3에 도시하는 바와 같이, 포토레지스트 재료를 사용해서 패드 산화물층(52)과 패드 질화물층(56)을 패터닝하여 패터닝된 마스크(58)를 형성한다.
이어서, 패터닝된 마스크(58)는 트렌치(61)를 형성하기 위해 기판(50)의 노출된 부분을 패터닝하는데 사용되고, 이로써 도 3에 도시하는 바와 같이 인접한 트렌치들(61) 사이에 반도체 핀(64)(예컨대, 64A, 64B, 및 64C)을 형성한다. 편의상, 반도체 핀(64A, 64B, 및 64C)을 총칭하여 반도체 핀(64)이라 할 수도 있고, 각각의 반도체 핀(64A, 64B, 및 64C)을 반도체 핀(64)이라 할 수도 있다. 일부 실시형태에서, 반도체 핀(64)은 예컨대 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합을 사용하여 기판(50)에 트렌치를 에칭함으로써 형성된다. 에칭은 이방성일 수 있다. 일부 실시형태에서, 트렌치(61)는 서로 평행한 스트립일 수 있으며(평면도로 볼 경우), 서로에 대해 밀집 이격되어 있을 수 있다. 일부 실시형태에서, 트렌치(61)는 연속적이고 반도체 핀(64)을 둘러쌀 수 있다. 이하 반도체 핀(64)을 핀(64)이라고도 칭할 수 있다.
핀(64)은 임의의 적절한 방법으로 패터닝될 수 있다. 예를 들어, 핀(64)은 이중 패터닝 또는 다중 패터닝 공정을 포함한 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자기 정렬 공정을 조합하여, 예컨대 단일의 직접 포토 리소그래피 공정을 사용해 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일 실시형태에서는, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기 정렬 공정을 사용하여, 패터닝된 희생층과 함께 형성된다. 그런 다음, 희생층은 제거되고, 잔여 스페이서 또는 맨드렐이 핀을 패터닝하는데 사용될 수 있다.
도 4는 격리 영역(62)을 형성하기 위해 이웃한 반도체 핀들(64) 사이에 절연 재료를 형성하는 것을 도시한다. 절연 재료는 실리콘 산화물 등의 산화물, 질화물, 동류 또는 이들의 조합일 수 있고, HDP-CVD(high density plasma chemical vapor deposition), FCVD(flowable CVD)(예컨대, 원격의 플라즈마 시스템 및 경화후(post curing)에는, 산화물 등의 다른 재료로 개질시키기 위해 CVD 기반의 재료 퇴적), 동류, 또는 이들의 조합에 의해 형성될 수 있다. 다른 절연 재료 및/또는 다른 형성 공정이 사용될 수도 있다. 예시하는 실시형태에서는, 절연 재료가 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되면 어닐 공정이 수행될 수 있다. 또한, CMP(chemical mechanical polish) 등의 평탄화 공정이 임의의 과잉 절연 재료를 제거하여, 동일 평면(도시 생략) 상에 있는, 격리 영역(62)의 상단면과 반도체 핀(64)의 상단면을 형성할 수 있다. 패터닝된 마스크(58)(도 3 참조)도 평탄화 공정에 의해 제거될 수 있다.
일부 실시형태에서, 격리 영역(62)은 격리 영역(62)과 기판(50)/반도체 핀(64) 사이의 계면에서 라이너, 예컨대 라이너 산화물(도시 생략)을 포함한다. 일부 실시형태에 있어서, 라이너 산화물은 기판(50)과 격리 영역(62) 사이의 계면에서 결정질 결함(crystalline defect)을 저감시키기 위해 형성된다. 마찬가지로, 라이너 산화물은 반도체 핀(64)과 격리 영역(62) 사이의 계면에서 결정질 결함을 저감시키는 데에도 사용될 수 있다. 다른 적절한 방법이 라이너 산화물 형성에 사용될 수도 있지만, 라이너 산화물(예컨대, 실리콘 산화물)은 기판(50)의 표면층의 열 산화를 통해 형성된 열 산화물일 수 있다.
다음으로, STI(Shallow Trench Isolation) 영역(62)을 형성하기 위해 격리 영역(62)이 리세싱된다. 격리 영역(62)은 이웃한 STI 영역들(62) 사이에서 반도체 핀(64)의 상측부가 돌출하도록 리세싱된다. STI 영역(62)의 상단면은 편평한 표면(도면에 도시), 볼록한 표면, 오목한 표면(접시 모양 등), 또는 이들의 조합을 가질 수 있다. STI 영역(62)의 상단면은 적절한 에칭에 의해 편평하게, 볼록하게 그리고/또는 오목하게 형성될 수 있다. 격리 영역(62)은 예컨대 격리 영역(62)의 재료에 대해 선택적인 것인, 조건에 맞는 에칭 공정을 사용해서 리세싱될 수 있다. 예를 들어, 묽은 불화수소(dHF)산을 사용한 습식 에칭 또는 건식 에칭을 수행하여 격리 영역(62)을 리세싱할 수도 있다.
도 2 내지 도 4는 핀(64)을 형성하는 실시형태를 도시하지마, 핀은 다양한 상이한 공정에서 형성될 수 있다. 예를 들어, 기판(50)의 상단부는 형성될 의도하는 타입(예컨대, N타입 또는 P타입)의 반도체 디바이스에 적합한 에피택셜 재료와 같은 적절한 재료로 대체될 수도 있다. 이어서, 에피택셜 재료가 상단부에 있는 기판(50)을 패터닝하여, 에피택셜 재료를 포함하는 반도체 핀(64)을 형성한다.
다른 예로서, 기판의 상단면 위에 유전체층이 형성될 수 있고, 그 유전체층을 통과해 트렌치가 에칭될 수 있으며, 그 트렌치 내에 호모에피택셜 구조가 에피택셜 성장할 수 있고, 호모에피택셜 구조가 유전체층으로부터 돌출하여 핀을 형성하도록 유전체층이 리세싱될 수 있다.
또 다른 예로서, 기판의 상단면 위에 유전체층이 형성될 수 있고, 그 유전체층을 통과해 트렌치가 에칭될 수 있으며, 그 트렌치 내에 기판과는 상이한 재료를 사용하여 헤테로에피택셜 구조가 에피택셜 성장할 수 있고, 헤테로에피택셜 구조가 유전체층으로부터 돌출하여 핀을 형성하도록 유전체층이 리세싱될 수 있다.
에피택셜 재료 또는 에피택셜 구조(예컨대, 헤테로에피택셜 구조 또는 호모에피택셜 구조)가 성장하는 실시형태에 있어서, 성장한 재료 또는 구조는 성장 중에 인시츄 도핑되어 이전 및 이후의 주입을 피할 수 있지만, 인시츄 및 주입 도핑이 함께 사용될 수도 있다. 또한, PMOS 영역의 재료와는 상이한 재료를 NMOS 영역에 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시형태에서, 핀(64)은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1 사이일 수 있음), 실리콘 탄화물, 순수 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II -VI 화합물 반도체 등을 포함할 수 있다. 예를 들어, III-V 화합물 반도체의 형성에 사용 가능한 재료는 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하나, 이들에 한정되지는 않는다.
도 5는 반도체 핀(64) 위에 더미 게이트 구조(75)를 형성하는 것을 도시한다. 일부 실시형태에서, 더미 게이트 구조(75)는 게이트 유전체(66)와 게이트(68)를 포함한다. 마스크(70)가 더미 게이트 구조(75) 위에 형성될 수 있다. 더미 게이트 구조(75)를 형성하기 위해, 유전체층이 반도페 핀(64) 상에 형성된다. 유전체층은 예컨대 실리콘 산화물, 실리콘 질화물, 이들의 다층 등일 수 있으며, 퇴적되거나 열 성장할 수 있다.
게이트층이 유전체층 위에 형성되고, 마스크층이 게이트층 위에 형성된다. 게이트층은 유전체층 위에 퇴적된 다음, CMP 등에 의해 평탄화될 수 있다. 마스크층은 게이트층 위에 퇴적될 수 있다. 게이트층은 예컨대 폴리실리콘으로 형성될 수 있지만 다른 재료도 사용될 수 있다. 마스크층은 예컨대 실리콘 질화물 등으로 형성될 수 있다.
층(예컨대, 유전체층, 게이트층, 및 마스크층)이 형성된 후에, 마스크층은 조건에 맞는 포토리소그래피 및 에칭 기술을 사용하여, 마스크(70)를 형성하도록 패터닝될 수 있다. 그런 다음 마스크(70)의 패턴은 조건에 맞는 에칭 기술에 의해 게이트층 및 유전체층에 전사되어 각각 게이트(66) 및 게이트 유전체(66)를 형성할 수 있다. 게이트(68) 및 게이트 유전체(66)는 반도체 핀(64)의 각각의 채널 영역을 덮는다. 또한 게이트(68)는 각각의 반도체 핀(64)의 길이 방향에 대해 실질적으로 수직인 길이 방향을 가질 수도 있다.
도 5의 예에서는, 게이트 유전체(66)가 핀(64) 위에(예컨대, 핀(64)의 상단면과 측벽 위에) 그리고 STI 영역(62) 위에 형성되는 것이 도시된다. 다른 실시형태에서, 게이트 유전체(66)는 예컨대 핀(64)의 재료의 열 산화를 통해 형성될 수 있고, 따라서 핀(64) 위에는 형성되지만 STI 영역(62) 위에는 형성되지 않는다. 이러한 변형 및 다른 변형도 본 개시내용의 범위에 포함되는 것이 전적으로 의도된다.
도 6, 도 7a, 도 8 및 도 9는 단면(A-A)을 따른(핀(64)의 종축을 따른) FinFET 디바이스(100)의 추가 처리의 단면도를 도시한다. 도 7b는 도 7a의 FinFET 디바이스(100)의 평면도이다. 도 7c 및 도 7d는 단면(C-C)을 따른 도 7a의 FinFET 디바이스(100)의 다양한 단면도를 도시한다. 도 6, 도 7a, 도 7b, 및 도 8에서는, 3개의 더미 게이트 구조(예컨대, 75A, 75B, 및 75C)가 핀(64) 위에 형성되는 것을 주목해야 한다. 당업자라면 3개보다 더 많거나 더 적은 더미 게이트 구조가 핀(64) 위에 형성될 수 있는 것을 이해할 것이며, 이들 변형 및 기타 변형도 본 개시내용의 범주 내에 포함되는 것이 전적으로 의도된다.
도 6에 도시하는 바와 같이, 저농도 도핑 드레인(LDD, lightly doped drain) 영역(65)이 핀(64)에 형성된다. LDD 영역(65)는 플라즈마 도핑 공정에 의해 형성될 수 있다. 플라즈마 도핑 공정은 그 플라즈마 도핑 공정으로부터 보호되어야 하는 FinFET의 영역을 덮기 위해 포토레지스트 등의 마스크를 형성 및 패터닝하는 것을 포함할 수 있다. 플라즈마 도핑 공정은 LDD 영역(65)을 형성하기 위해 핀(64)에 N타입 또는 P타입 불순물을 주입할 수 있다. 예를 들어, 붕소와 같은 P타입 불순물이 핀(64)에 주입되어 P타입 디바이스를 위한 LDD 영역(65)을 형성할 수 있다. 다른 예로, 인과 같은 N타입 불순물이 핀(64)에 주입되어 N타입 디바이스를 위한 LDD 영역(65)을 형성할 수 있다. 일부 실시형태에서, LDD 영역(64)은 FinFET 디바이스(100)의 채널 영역에 닿는다. LDD 영역(65)의 일부는 게이트(68) 아래에서 FinFET 디바이스(100)의 채널 영역으로 연장될 수 있다. 도 6은 LDD 영역(65)의 비제한적인 예를 도시한다. LDD 영역(65)의 다른 구성, 형성, 및 형성 방법도 가능하며, 본 개시내용의 범위에 포함되는 것이 전적으로 의도된다. 예를 들어, LDD 영역(65)은 게이트 스페이서(76)가 형성된 후에 형성될 수 있다. 일부 실시형태에서는, LDD 영역(64)이 생략된다.
계속 도 6을 참조하여, LDD 영역(65)이 형성된 후에, 게이트 스페이서(76)가 게이트 구조 상에 형성된다. 게이트 스페이서(76)는 제1 게이트 스페이서(72)와 제2 게이트 스페이서(74)를 포함할 수 있다. 예를 들어, 제1 게이트 스페이서(72)는 게이트 시일 스페이서일 수 있으며, 게이트(68)의 양 측벽 상에 그리고 게이트 유전체(66)의 양 측벽 상에 형성된다. 제2 게이트 스페이서(74)는 제1 게이트 스페이서(72) 상에 형성된다. 제1 게이트 스페이서(72)는 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물 등 또는 이들의 조합으로 형성될 수 있고, 예컨대 열 산화, 화학적 기상 퇴적(CVD), 또는 다른 적절한 퇴적 공정을 사용하여 형성될 수 있다. 제2 게이트 스페이서(74)는 적절한 퇴적 방법을 사용하여 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 이들의 조합 등으로 형성될 수 있다.
예시적인 실시형태에서, 게이트 스페이서(76)는 FinFET 디바이스(100) 위에 제1 게이트 스페이서층을 등각으로 형성한 다음에, 퇴적된 제1 게이트 스페이서층 위에 제2 게이트 스페이서층을 등각으로 퇴적함으로써 형성된다. 다음으로, 건식 에칭 공정과 같은 이방성 에칭 공정을 수행하여, 더미 게이트 구조(75)의 측벽을 따라 퇴적된 제2 게이트 스페이서층의 제2 부분은 유지하면서 FinFET 디바이스(100)의 상부면 상에 퇴적된 제2 게이트 스페이서층의 제1 부분을 제거한다. 제2 게이트 스페이서층의 제2 부분은 이방성 에칭 공정이 제2 게이트 스페이서(74)를 형성한 후에 잔류한다. 이방성 에칭 공정은 제2 게이트 스페이서(74)의 측벽의 외부에 퇴적된 제1 게이트 스페이서층의 일부도 제거하며, 제1 게이트 스페이서층의 잔여 부분이 제1 게이트 스페이서(72)를 형성한다.
도 6에 도시하는 바와 같은 게이트 스페이서(76)의 형상 및 형성 방법은 비제한적인 예일 뿐이며, 다른 형상 및 형성 방법도 가능하다. 이러한 변형 및 다른 변형도 본 개시내용의 범위에 포함되는 것이 전적으로 의도된다.
다음으로, 도 7a에 도시하는 바와 같이, 소스/드레인 영역(80)이 형성된다. 소스/드레인 영역(80)은, (예컨대, LDD 영역(65)에서) 핀(64)을 에칭하여 리세스를 형성하고, 금속-유기 CDV(MOCVD), 분자빔 에피택시(MBE), 액상 에피택시(liquid phase epitaxy, LPE), 기상 에피택시(vapor phase epitaxy, VPE), 선택적 에피택셜 성장(SEG) 등, 또는 이들의 조합과 같은 적절한 방법을 사용하여, 리세스에 재료를 에피택셜 성장시킴으로써 형성된다.
도 7a에 도시하는 바와 같이, 에피택셜 소스/드레인 영역(80)은 핀(64)의 각각의 표면으로부터 융기된(예컨대, 핀(64)의 리세싱되지 않은 부분 위로 융기된) 표면을 가질 수 있고, 패싯을 가질 수 있다. 인접한 핀들(64)의 소스/드레인 영역들(80)은 병합하여 연속적인 에피택셜 소스/드레인 영역(80)(도 7c 참조)을 형성할 수 있다. 일부 실시형태에서는, 인접한 핀들(64)의 소스/드레인 영역들(80)은 서로 병합하지 않고 분리된 소스/드레인 영역(80)(도 7d 참조)이다. 도 7c와 도 7d는 핀(64)의 양 측벽을 따른 스페이서(76')도 도시하는데, 스페이서(76')는 게이트 스페이서(76)와 동일하거나 유사한 구조를 가질 수 있고 게이트 스페이서(76)와 동일한 처리 단계에서 형성될 수 있다.
에피택셜 소스/드레인 영역(80)은 소스/드레인 영역(80)을 형성하기 위해 도펀트가 주입된 후에 어닐링 공정이 이어질 수 있다. 주입 공정은 그 주입 공정으로부터 보호되어야 하는 FinFET의 영역을 덮기 위해 포토레지스트 등의 마스크를 형성 및 패터닝하는 것을 포함할 수 있다. 소스/드레인 영역(80)은 약 1E19 cm-3 내지 약 1E21 cm-3 범위의 불순물(예컨대, 도펀트) 농도를 가질 수 있다. 붕소 또는 인듐과 같은 P타입 불순물이 P타입 트랜지스터의 소스/드레인 영역(80)에 주입될 수 있다. 인 또는 비소와 같은 N타입 불순물이 N타입 트랜지스터의 소스/드레인 영역(80)에 주입될 수 있다. 일부 실시형태에서, 에피택셜 소스/드레인 영역은 성장중 인시츄 도핑될 수도 있다.
도 7b는 도 7a의 FinFET 디바이스(100)의 평면도를 도시한다. 도 7b에는 3개의 핀(예컨대, 64A, 64B, 및 64C)이 도시되며, 핀(64) 위에는 3개의 더미 게이트 구조(75)(예컨대, 75A, 75B, 및 75C)가 형성된다. 편의상, 도 7b에는 FinFET 디바이스(100)의 모든 피처가 도시되지 않는다. 예를 들어, 게이트 스페이서(76)와 소스/드레인 영역(80)은 도시되지 않는다. 도 7b는 또한 단면(A-A)에 평행하고 각각 핀(64A, 64B, 및 64C)을 따라 더미 게이트 구조(75C)를 자른 단면(D-D, E-E, 및 F-F)을 도시한다. 도 7b는 단면(A-A)에 평행하고 각각 핀(64A)을 따라 더미 게이트 구조(75B 및 75A)를 자른 단면(D2-D2 및 D3-D3)도 도시한다.
다음으로, 도 8에서, 제1 층간 유전체(ILD)(90)가 기판(50) 위에 그리고 더미 게이트 구조(75)(예컨대, 75A, 75B, 75C) 위에 형성된다. 일부 실시형태에서, 제1 ILD(90)은 실리콘 산화물, PSG(포스포실리케이스 글래스), BSG(보로실리케이트 글래스), BPSG(붕소 도핑된 포토포실리케이트 글래스), USG(무도핑 실리게이트 글래스) 등의 유전체 재료로 형성될 수 있고, CVD, PECVD 또는 FCVD 등의 임의의 적절한 방법으로 퇴적될 수 있다. 마스크(70)를 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수도 있다(도 7a 참조). 평탄화 공정 후에, 도 8에 도시하는 바와 같이, 제1 ILD(90)의 상단면은 게이트(68)의 상단면과 같은 높이이다.
일 실시형태에서는 게이트 라스트 공정(gate-last process)(대체 게이트 공정이라고도 불림)을 후속 수행하여, 더미 게이트 구조(75)를 활성 게이트 구조(대체 게이트 또는 금속 게이트라고도 불림)로 대체한다. 이에, 게이트(68)와 게이트 유전체(66)는 게이트 라스트 공정에서 더미 게이트 구조로 간주된다.
도 9를 참조하면, 더미 게이트 구조(75A, 75B, 및 75C)를 제거하여 제1 ILD(90)에 리세스( 69A, 69B, 및 69C)를 각각 형성한다. 편의상, 리세스(69A, 69B, 및 69C)을 총칭하여 리세스(69)라 할 수도 있고, 각각의 리세스(69A, 69B, 및 69C)를 리세스(69)라고 할 수도 있다. 일부 실시형태에 따라, 게이트(68) 및 게이트(68) 바로 아래에 있는 게이트 유전체(66)가 에칭 단계에서 제거되어, 리세스(69)(예컨대, 69A, 69B, 및 69C)가 게이트 스페이서들(76) 사이에 형성된다. 각각의 리세스(69)는 각각의 핀(64)의 채널 영역을 노출시킨다. 더미 게이트 제거 중에, 더미 게이트(68)가 에칭될 때에, 더미 게이트 유전체(66)는 에칭 정지층으로서 사용될 수 있다. 그런 다음, 더미 게이트 유전체(66)는 더미 게이트(68)의 제거 후에, 제거될 수 있다. 대체 게이트가 후속해서 리세스(69)에 형성되기 때문에, 리세스(69)를 게이트 트렌치(69)라고도 칭한다.
다음으로, 도 10에서, 게이트 유전체층(82)이 예컨대 핀(64)의 상단면과 측벽 상에서 그리고 게이트 스페이서(76)의 측벽 상에서, 리세스(69)에 등각으로 퇴적된다. 또한 게이트 유전체층(82)은 제1 ILD(90)의 상단면 상에도 형성될 수 있다. 일부 실시형태에 따르면, 게이트 유전체층(82)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층을 포함한다. 다른 실시형태에서, 게이트 유전체층(82)은 하이-k 유전체 재료를 포함하고, 이들 실시형태에서, 게이트 유전체층(82)은 약 7.0보다 높은 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb 및 이들의 조합의 실리케이트 또는 금속 산화물을 포함할 수 있다. 게이트 유전체층(82)의 형성 방법은 MBD(분자빔 퇴적), ALD(원자층 퇴적), PECVD 등을 포함할 수 있다.
게이트 유전체층(82)이 형성된 후, 게이트 유전체층(82) 위에 P타입 일함수층극(84)이 (예컨대, 등각으로) 형성된다. 예시적인 P타입 일함수 금속은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 기타 P타입 일함수 재료, 또는 이들의 조합을 포함한다. 도시하는 실시형태에서, P타입 일함수층(84)은 티탄 질화물(TiN) 또는 티탄(Ti)와 같은 티탄 함유 재료로 형성된다. P타입 일함수층(84)의 두께는 약 10 옹스트롬과 약 30 옹스트롬 사이일 수 있다. 일함수 값이 일함수층의 재료 조성과 연관되기 때문에, 일함수층의 재료는 일함수 값을 조정하여 형성될 디바이스에서 타겟 임계 전압(Vt)을 달성하는 것이 선택된다. 일함수층은 CVD, 물리적 기상 퇴적(PVD), 및/또는 기타 적절한 공정에 의해 퇴적될 수 있다.
다음으로, 도 11에서, 하부 반사방지 코팅(BARC)층(86) 및 상부 포토레지스트(88)를 포함하는 포토레지스트가 도 10의 FinFET 디바이스(100) 위에 형성된다. 포토레지스트는 중간층(도시 생략)을 추가로 포함할 수도 있다. 형성된 후에, 포토레지스트는 도 11에 도시하는 바와 같이 핀들(64) 사이의 공간을 충전한다. 이어서 상부 포토레지스트(88)가 패터닝되어 개구부(71)를 형성하며, 개구부(71)는 핀(64B)의 부분(예컨대, 우측 부분) 위에(예컨대, 바로 위에) 그리고 핀(64C) 위에 있다. 일 실시형태에서, 상부 포토레지스트(88)는 예컨대 레티클을 통과한 패터닝된 에너지 소스(예컨대, 광)에 상부 포토 레지스트(88)를 노출시킴으로써 패터닝된다. 에너지의 영향은 패터닝된 에너지 소스가 가해진 감광성 재료의 부분에서 화학 반응을 일으켜서, 상부 포토레지스트(88)의 노출된 부분의 물리적 특성이 상부 포토레지스트(88)의 노출되지 않은 부분의 물리적 특성과 상이해지도록 포토레지스트의 노출된 부분의 물리적 특성을 변경할 것이다. 그런 다음, 상부 포토레지스트(88)는 상부 포토레지스트(88)의 노출되지 않은 부분으로부터 상부 포토 레지스트(88)의 노출된 부분을 분리하기 위해, 예를 들어 현상제로 현상될 수 있다.
다음으로, 도 12에서, 상부 포토레지스트(88)의 패턴은 기판(50)을 향해 연장되고, 예컨대 플라즈마 에칭 공정과 같은 등방성 에칭 공정을 사용하여 BARC층(86)에 전사됨에 따라, 개구부(71) 아래에 있는 P타입 일함수층(84)의 부분이 노출되게 된다. 상부 포토레지스트(88)는 또한 이방성 에칭 공정에 의해서도 제거될 수 있다.
다음으로, 습식 에칭 공정(81)이 수행되어 P타입 일함수층(84)의 노출된 부분을 선택적으로 제거한다. 습식 에칭 공정(81)은 P타입 일함수층(84)에 대해 선택적인(예컨대, 더 높은 에칭율을 갖는) 제1 에칭 화학물(W1)을 사용한다. 일부 실시형태에서, 제1 에칭 화학물(W1)은 에칭제와 산화제를 포함한다. 일 실시형태에서, 에칭제는 염화수소(HCl), 인산(H3PO4) 등과 같은 산이다. 다른 실시형태에서, 에칭제는 수산화암모늄(NH4OH)과 같은 염기이다. 제1 에칭 화학물(W1)에 사용되는 산화제는 예컨대 과산화수소(H2O2)일 수 있다. 일부 실시형태에서, 에칭제(예컨대, 염기 또는 산)와 산화제는 제1 에칭 화학물(W1)을 형성하기 위해 탈이온수(DIW)와 같은 수용액에 혼합된다. 제1 에칭 화학물(W1) 중의 에칭제 및 산화제의 농도(예컨대, 체적 농도)는 약 1 % 내지 약 10 %와 같이 약 1 %보다 높다. 습식 에칭 공정(81)은 약 40℃ 내지 약 70℃의 온도에서 그리고 약 1분 내지 약 5분의 지속시간 동안 수행될 수 있다. 습식 에칭 공정(81)의 에칭 선택성으로 인해, 하부 게이트 유전체층(82)을 실질적으로 공격하지 않으면서 P타입 일함수층(84)의 노출된 부분이 제거된다(도 13 참조).
다음으로, 도 13에서, BARC층(86)은 애싱(ashing)과 같은 적절한 제거 방법을 사용하여 제거된다. P타입 일함수층(84)의 잔류 부분이 노출되는데, 잔류 부분은 핀(64A) 위에 그리고 핀(64B)의 일부(예컨대, 좌측 부분) 위에 배치된다. 핀(64B)의 우측 부분 위에 그리고 핀(64C) 위에 있는 게이트 유전체층(82)의 부분도 노출된다.
다음으로, 도 14에서, P타입 일함수층(83)이 도 13의 FinFET 디바이스(100) 위에 등각으로 형성된다. 도 14의 예에서, P타입 일함수층(83)은 P타입 일함수층(84)(의 잔류 부분) 및 게이트 유전체층(82)의 노출 부분 위에 있으며 이들과 접촉한다. P타입 일함수층(83)은 P타입 일함수층(84)의 P타입 일함수 재료와는 상이한 P타입 일함수 재료로 형성된다. 도시하는 실시형태에서, P타입 일함수층(83)은 텅스텐, 텅스텐 질화물, 텅스텐 탄화물, 또는 텅스텐 산화물과 같은 텅스텐 함유 재료로 형성되고, CVD, PVD, ALD 등과 같은 적절한 퇴적 방법에 의해 형성될 수 있다. P타입 일함수층(83)의 두께는 약 10 옹스트롬과 약 30 옹스트롬 사이일 수 있다.
다음으로, 하부 반사방지 코팅(BARC)층(86) 및 상부 포토레지스트(88)를 포함하는 포토레지스트가 도 13의 FinFET 디바이스(100) 위에 형성된다. 포토레지스트는 중간층(도시 생략)을 추가로 포함할 수도 있다. 형성된 후에, 포토레지스트는 도 14에 도시하는 바와 같이 핀들(64) 사이의 공간을 충전한다. 이어서 상부 포토레지스트(88)가 패터닝되어 개구부(73)를 형성하며, 개구부(73)는 핀(64B)의 부분(예컨대, 좌측 부분) 위에(예컨대, 바로 위에) 그리고 핀(64A) 위에 있다.
다음으로, 도 15에서, 상부 포토레지스트(88)의 패턴은 기판(50)을 향해 연장되고, 예컨대 플라즈마 에칭 공정과 같은 등방성 에칭 공정을 사용하여 BARC층(86)에 전사됨에 따라, 개구부(73) 아래에 있는 P타입 일함수층(83)의 부분이 노출되게 된다. 상부 포토레지스트(88)는 또한 이방성 에칭 공정에 의해서도 제거될 수 있다.
다음으로, 도 16에서, 습식 에칭 공정(111)이 수행되어 P타입 일함수층(83)의 노출된 부분을 선택적으로 제거한다. 습식 에칭 공정은 P타입 일함수층(83)에 대해 선택적인 제2 에칭 화학물(W2)을 사용한다. 일부 실시형태에서, 제2 에칭 화학물(W2)은 에칭제 및 산화제를 포함한다. 일 실시형태에서, 에칭제는 염화수소(HCl), 인산(H3PO4), 탄산수소 등과 같은 산이다. 제2 에칭 화학물(W2)에 사용되는 산화제는 예컨대 오존(O3)일 수 있다. 일부 실시형태에서, 에칭제(예컨대, 산)와 산화제는 제2 에칭 화학물(W1)을 형성하기 위해 탈이온수(DIW)와 같은 수용액에 혼합된다. 제2 에칭 화학물(W2) 중의 에칭제 및 산화제의 농도(예컨대, 체적 농도)는 약 1 % 내지 약 10 %와 같이 약 1 %보다 높다. 습식 에칭 공정(111)은 실온에서 그리고 약 1분 내지 약 5분의 지속시간 동안 수행될 수 있다. 습식 에칭 공정(111)의 에칭 선택성으로 인해, 하부 게이트 유전체층(82)을 실질적으로 공격하지 않으면서 P타입 일함수층(83)의 노출된 부분이 제거된다.
다음으로, 도 17에서, BARC층(86)은 애싱(ashing)과 같은 적절한 제거 방법을 사용하여 제거된다. P타입 일함수층(84 및 83)(의 잔류 부분)은 게이트 유전체층(82)을 따라 연장되고 이것과 접촉한다. 도 17의 예에서, P타입 일함수층(84)은 핀(64A)의 측벽과 상부면을 따라, 핀(64B)의 좌측벽을 따라, 그리고 핀(68B)의 상부면의 좌측 부분을 따라 연장된다. P타입 일함수층(83)은 핀(64C)의 측벽과 상부면을 따라, 핀(64B)의 우측벽을 따라, 그리고 핀(68B)의 상부면의 우측 부분을 따라 연장된다.
다음으로, 도 18에서, N타입 일함수층(85)이 P타입 일함수층(84 및 83) 위에 등각으로 형성되어 이것과 접촉한다(예컨대, 물리적으로 접촉한다). 예시적인 N타입 임할수 금속은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 기타 적절한 N타입 일함수 재료, 또는 이들의 조합을 포함한다. 도시하는 실시형태에서, N타입 일함수층(85)은 알루미늄, 알루미늄 탄화물, 또는 알루미늄 질화물과 같은 알루미늄 재료로 형성되고, PVD, CVD, ALD 등과 같은 적절한 형성 방법으로 형성될 수 있다. N타입 일함수층(85)의 두께는 예컨대 약 10 옹스트롬과 약 30 옹스트롬 사이일 수 있다.
다음으로, 글루층(87)이 N타입 일함수층(85) 위에 등각으로 형성된다. 글루층(87)은 N타입 일함수층(85)과 후속 형성된 전기 전도성 재료(93) 사이에 접착층으로서 기능할 수 있다. 글루층(87)은 임의의 적절한 형성 방법을 사용하여 티탄, 티탄 질화물, 또는 탄탈 질화물 등의 적절한 재료로 형성될 수 있다. 일부 실시형태에서는, 글루층(87)이 생략된다.
다음으로, 전기 전도성 재료(93)가 N타입 일함수층(85) 위에 그리고 형성된다면 글루층(87) 위에 형성된다. 전기 전도성 재료(93)(충전 금속이라고도 함)는 리세스(69)(도 9의 69A, 69B, 및 69C 참조)를 충전하고 금속 게이트의 게이트 전극을 형성한다. 일 실시형태에서, 전기 전도성 재료(93)은 코발트, 금, 구리, 알루미늄, 이들의 조합 등의 다른 적절한 전기 전도성 재료가 사용될 수도 있지만, 텅스텐이다. 도금, CVD, PVD, ALD 등의 적절한 형성 방법을 사용하여 전기 전도성 재료(93)를 형성할 수 있다.
일부 실시형태에서, 전기 전도성 재료(93) 및 다양한 하부층(예컨대, 87, 85, 84, 83, 및 82)을 절단하여 핀(64A, 64B, 및 64C) 위에 개별 금속 게이트( 97A, 97B, 및 97C)를 각각 형성하기 위해 커트-메탈-게이트 공정(cut-metal-gate process)이 수행된다. 편의상, 금속 게이트(97A, 97B, 및 97C)을 총칭하여 금속 게이트(97)라고 할 수도 있고, 각각의 금속 게이트(97A, 97B, 및 97C)를 금속 게이트(97)라고 할 수도 있다. 예시적인 커트-메탈-게이트 공정에서, (예를 들어, 평면도에서) 전기 전도성 금속(93)를 가로질러 절단하여 전기 전도성 재료(93)로부터 도 18의 단면도의 STI 영역(62)까지 연장되는 이웃하는 핀들(64) 사이에 개구부(예를 들어, 관통 홀)가 형성된다. 유전체 재료(예컨대, 실리콘 질화물, 실리콘 산화물 등)가 개구부에 형성되어 전기 전도성 재료(93) 및 다양한 하부층(예컨대, 87, 85, 84, 83, 및 82)을 절단해서 분리된 금속 게이트(97A, 97B 및 97C)를 형성하는 유전체 커트 패턴(107)을 형성한다.
도 18의 예에서, 금속 게이트(97A)는 핀(64A)의 측벽 및 상부면을 따라 연장되는 P타입 일함수층(84)과, P타입 일함수층(84) 위에 N타입 일함수층(85)을 갖는다. 금속 게이트(97C)는 핀(64C)의 측벽 및 상부면을 따라 연장되는 P타입 일함수층(83)과, P타입 일함수층(83) 위에 N타입 일함수층(85)을 갖는다. 금속 게이트(97B)는 게이트 유전체층(82)을 따라 이것과 연장하는 P타입 일함수층(84/83)과, P타입 일함수층(84/83) 위에 N타입 일함수층(85)을 갖는다. 특히, 금속 게이트(97B)는 핀(64B)의 제1 측벽(예컨대, 도 18의 좌측 측벽)을 따라 그리고 핀(64B)의 상부면의 제1 부분(예컨대, 도 18의 좌측 부분)을 따라 연장되는 P타입 일함수층(84)을 갖는다. 또한, 금속 게이트(97B)는 핀(64B)의 제2 측벽(예컨대, 도 18의 우측 측벽)을 따라 그리고 핀(64B)의 상부면의 제2 부분(예컨대, 도 18의 우측 부분)을 따라 연장되는 P타입 일함수층(83)을 갖는다. 금속 게이트 내의 다양한 일함수층은 총칭하여 일함수층 스택으로 지칭된다. 금속 게이트(97B)는 P타입 일함수층(84/83)이 혼합된 것이므로 하이브리드 일함수층 스택을 갖는 것으로 지칭된다.
여기에 개시하는 실시형태는 상이한 금속 게이트(예컨대, 97A, 97B 및 97C)가 상이한 일함수층의 조합을 갖는 것을 허용한다. 개시하는 습식 에칭 공정은 고도로 선택적이라서, 이는 금속 게이트 내의 다른 층을 공격하지 않고서 특정 일함수층을 제거할 수 있다. 이에 상이한 금속 게이트에서 일함수층에 대한 유연한 선택을 허용하여, 상이한 금속 게이트마다 상이한 임계 전압 및 성능을 허용한다.
도 19는 단면(D-D)(도 7b 참조)을 따른 도 18의 금속 게이트(97A)의 단면도를 도시한다. 도 20은 단면(E-E)(도 7b 참조)을 따른 도 18의 금속 게이트(97B)의 단면도를 도시한다. 도 21은 단면(F-F)(도 7b 참조)을 따른 도 18의 금속 게이트(97C)의 단면도를 도시한다.
도 19는 게이트 트렌치(예컨대 도 9의 69A, 69B, 69C 참조) 내에 그리고 제1 ILD(90)의 상부면 위에 배치된 금속 게이트(97A)의 다양한 층(예컨대, 82, 84, 85, 87, 및 93)을 도시한다. 전기 전도성 재료(93)가 도 19의 게이트 트렌치의 잔류 부분을 충전한다. 일부 실시형태에서, 게이트 트렌치가 매우 좁은 경우, 게이트 트렌치는 글루층(87)이 형성된 후에 완전히 충전되고, 이에, 글루층(87)의 상부면 위에 전기 전도성 재료(93)가 형성된다. 다시 말해, 게이트 트렌치가 매우 좁은 일부 실시형태에서는, 도 19에서 점선(87A)(글루층(87)의 상부면을 따름) 아래에 도시되는 전기 전도성 재료(93)의 부분이 형성되지 않고, 대신에 글루층(87)이 게이트 트렌치의 중심 부분을 충전한다. 좁은 게이트 트렌치로 인한 금속 게이트의 유사한 변형이 다른 금속 게이트(예컨대, 97B, 97C)의 경우에도 가능하며, 이에 대한 상세 설명이 이하에서 반복되지 않는다.
도 20은 게이트 트렌치(예컨대 도 9의 69A, 69B, 69C 참조) 내에 그리고 제1 ILD(90)의 상부면 위에 배치된 금속 게이트(97B)의 다양한 층(예컨대, 82, 84, 85, 87, 및 93)을 도시한다. 금속 게이트(97B)는 게이트 유전체층(82)을 따라 연장되어 이것과 접촉하는 2개의 상이한 P타입 일함수층(84 및 83)을 갖는 것을 주목해야 한다.
도 21은 게이트 트렌치(예컨대 도 9의 69A, 69B, 69C 참조) 내에 그리고 제1 ILD(90)의 상부면 위에 배치된 금속 게이트(97C)의 다양한 층(예컨대, 82, 83, 85, 87, 및 93)을 도시한다. 금속 게이트(97C)의 P타입 일함수층(83)은 금속 게이트(97A)의 P타입 일함수층(84)과는 상이하다.
도 22, 도 23, 및 도 24는 도 19, 도 20 및 도 21에 도시한 FinFET 디바이스(100)의, 추가 처리 후의 단면도를 각각 도시한다. 구체적으로, CMP와 같은 평탄화 공정을 수행하여, 제1 ILD(90)의 상부면 위에 배치되는 금속 게이트(97)의 과량 부분을 제거한다. 다음으로. 제2 ILD(92)가 제1 ILD(90) 위에 형성되고, 컨택(102)(컨택 플러그라고도 함)이 형성되어 하부 전도성 피처(예컨대, 금속 게이트(97)의 소스/드레인 영역(80))에 전기 결합된다. 이에 대해서는 이하에서 상세하게 설명한다.
도 22, 도 23, 및 도 24를 참조하면, 제2 ILD(92)가 제1 ILD(90) 위에 형성된다. 일 실시형태에서, 제2 ILD(92)은 유동성 CVD 방법에 의해 형성되는 유동성 막이다. 일부 실시형태에서, 제2 ILD(92)은 PSG, BSG, BPSG, USG 등의 유전체 재료로 형성될 수 있고, CVD 및 PECVD 등의 임의의 적절한 방법으로 퇴적될 수 있다.
다음으로, 제2 ILD(92)을 통과하여 컨택 개구부가 형성되어 금속 게이트(97)(예컨대, 97A, 97B, 97C)를 노출시킨다. 또한 컨택 개구부는 제1 ILD(90)과 제2 ILD(92)를 통과하여 소스/드레인 영역(80)을 노출시키도록 형성된다. 컨택 개구부는 포토리소그래피 및 에칭을 사용하여 형성될 수 있다.
컨택 개구부가 형성된 후에, 규화물 영역(95)이 소스/드레인 영역(80) 위에 형성된다. 일부 실시형태에서는, 규화물 영역(95)은, 먼저 반도체 재료(예컨대, 실리콘, 게르마늄)과 반응하여 규화물 또는 게르마늄화물 영역을 형성할 수 있는, 니켈, 코발트, 티탄, 타탈, 백금, 텅스텐, 다른 귀금속, 다른 내화성 금속, 희토류 금속 또는 이들의 합금 등의 금속을 소스/드레인 영역(80)의 노출된 부분 위에 퇴적한 다음, 열 어닐링 공정을 수행하여 규화물 영역(95)을 형성함으로써, 형성된다. 퇴적된 금속의 미반응 부분은 이어서 예컨대 에칭 공정에 의해 제거된다. 영역(95)을 규화물 영역이라고 지칭하지만, 영역(95)은 게르마늄화물 영역 또는 실리콘 게르마늄화물 영역(예컨대, 규화물과 게르마늄화물을 포함하는 영역)일 수도 있다.
다음으로, 컨택(102)(예컨대, 102A 또는 102B)이 컨택 개구부에 형성된다. 각 컨택(102)은 도시하는 실시형태에 있어서, 배리어층(101), 시드층(103) 및 전기 전도성 재료(105)를 포함하고, 하부 전도성 피처(예컨대, 금속 게이트(97) 또는 규화물 영역(95))에 전기적으로 결합된다. 금속 게이트(97)에 전기적으로 결합되는 컨택(102A)은 게이트 컨택이라고 지칭될 수 있고, 규화물 영역(95)에 전기적으로 결합되는 컨택(102B)은 소스/드레인 컨택이라고로 지칭될 수 있다.
일부 실시형태에서, 배리어층(101)은 컨택 개구부의 측벽 및 바닥부를 따라 등각으로 형성된다. 배리어층은 티탄 질화물 등의 전기 전도성 재료를 포함할 수도 있지만, 대안으로 탄탄 질화물, 티탄, 탄탈 등의 다른 재료도 사용될 수 있다. 배리어층(101)은 PECVD와 같은 CVD 공정을 사용하여 형성될 수 있다. 그러나, 스퍼터링 또는 금속 유기 화학 기상 퇴적(MOCVD), 원자층 퇴적(ALD) 등의 다른 대안의 공정도 대안으로 사용될 수 있다.
다음으로, 시드층(103)이 배리어층(101) 위에 등각으로 형성된다. 시드층(103)은 구리, 티탄, 탄탈, 티탄 질화물, 탄탈 질화물 등 또는 이들의 조합을 포함할 수 있고, ALD, 스퍼터링, PVD 등에 의해 퇴적될 수 있다. 일부 실시형태에서는, 시드층이 금속층이며, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 예를 들어, 시드층(103)은 티탄층과, 그 티탄층 위에 구리층을 포함할 수 있다.
다음으로, 전기 전도성 재료(105)가 시드층(103) 위에 퇴적되고, 컨택 개구부의 잔류 부분을 충전한다. 전기 전도성 재료(105)는 금, 알루미늄, 텅스텐, 코발트 등, 이들의 조합, 또는 이들의 다층과 같은 금속 함유 재료로 제조될 수 있고, 예컨대 전기도금, 무전해 도금, 또는 기타 적절한 방법에 의해 형성될 수 있다. 전기 전도성 재료(105)의 형성 후에, 제2 ILD(92)의 상단면 위에 과량 부분이 있는, 배리어층(101), 시드층(103), 및 전기 전도성 재료(105)의 과량 부분을 제거하기 위해 CMP 등의 평탄화 공정이 수행될 수 있다. 이로써 형성되는, 배리어층(101), 시드층(103) 및 전기 전도성 재료(105)의 잔류 부분이 최종 FinFET 디바이스(100)의 컨택(102)을 형성한다.
개시하는 실시형태에 대한 변형도 가능하며, 이것은 본 개시내용의 범주에 포함되는 것이 전적으로 의도된다. 예를 들어, 도 18의 예에서, P타입 일함수층(84)의 측벽(84S)은 핀(64B)의 상부면에서 P타입 일함수층(83)의 측벽(83S)에 인접해 있다(예컨대, 물리적으로 접촉하거나 연결된다). 그러나, (예컨대, 패터닝된 상부 포토레지스트(88)를 형성하는데 사용되는)포토리소그래피 공정의 공정 변동 및/또는 부정확성으로 인해, P타입 일함수층(84/83)이 연결되는 위치 및/또는 P타입 일함수층(84/83)이 연결되는 위치에서의 P타입 일함수층(84/83)의 형상이 도 18(및 도 20)의 예와 상이할 수도 있다. 이하에 다양한 대안 실시형태에 대해 논의한다.
도 25a와 도 25b는 일 실시형태에 있어서 상이한 단면에 따른 제조 단계에서의 FinFET 디바이스(100A)의 단면도를 도시한다. 편의상, 핀(64) 주위의 FinFET 디바이스(100A)의 일부만이 도시되어 있다. 또한, 게이트 스페이서(76)와 같은 특정 피처의 세부사항이 간략화될 수도 있다. 도 25a에 도시하는 FinFET 디바이스(100A)는 도 18에 도시한 FinFET 디바이스(100)와 유사하다. 도 25b는 도 25a에 도시한 금속 게이트(97A, 97B 및 97C)의 게이트 트렌치의 대응하는 단면도를 도시한다.
도 25a 및 도 25b의 실시형태에서, P타입 일함수층(84 및 83)이 인접해 있는 위치에서, P타입 일함수층(83)의 일부는 P타입 일함수층(84)의 상부면(84U) 위로 연장된다. 결과적으로, P타입 일함수층(83)의 제1 측벽(83S1)은 P타입 일함수층(84)의 측벽과 물리적으로 접촉하고, P타입 일함수층(83)의 제2 측벽(83S2)은 P타입 일함수층(84)의 상부면(84U) 위에 배치된다.
도 26a와 도 26b는 일 실시형태에 있어서 상이한 단면에 따른 제조 단계에서의 FinFET 디바이스(100B)의 단면도를 도시한다. 도 26a와 도 26b의 실시형태는 도 25a와 도 25b의 실시형태와 유사하다. 그러나, P타입 일함수층(83 및 84)는 핀(64B)의 상부면 위에서 서로 연결되지 않으며, P타입 일함수층(83 및 84) 사이에 갭이 있다. 결과적으로, N타입 일함수층(85)의 일부가 갭을 충전하며, 게이트 유전체층(82) 및 P타입 일함수층(83/84)의 각 측벽과 물리적으로 접촉한다.
도 27a와 도 27b는 일 실시형태에 있어서 상이한 단면에 따른 제조 단계에서의 FinFET 디바이스(100C)의 단면도를 도시한다. 도 27a와 도 27b의 실시형태는 도 25a와 도 25b의 실시형태와 유사하다. 그러나, 도 27a에 도시하는 바와 같이, P타입 일함수층(83)은 핀(64B)의 제1 측벽(예컨대, 우측 측벽) 및 상부면을 따라 연장되고, P타입 일함수층(84)은 핀(64B)의 제2 측벽(예컨대, 좌측 측벽)을 따라 연장되지만 핀(64B)의 상부면을 따라 연장되지는 않는다.
도 28a와 도 28b는 일 실시형태에 있어서 상이한 단면에 따른 제조 단계에서의 FinFET 디바이스(100D)의 단면도를 도시한다. 도 28a와 도 28b의 실시형태는 도 25a와 도 25b의 실시형태와 유사하다. 그러나, 도 28a에 도시하는 바와 같이, P타입 일함수층(83)은 핀(64B)의 제1 측벽(예컨대, 우측 측벽), 상부면, 및 제2 측벽(예컨대, 좌측 측벽)의 상부면을 따라 연장되고, P타입 일함수층(84)은 핀(64B)의 제2 측벽의 하측부를 따라 연장되지만 핀(64B)의 상부면을 따라 연장되지는 않는다. 이에, P타입 일함수층(83)은 핀(64B)의 제2 측벽에 근접한 위치에서 P타입 일함수층(84)에 인접해 있다.
도 29a와 도 29b는 일 실시형태에 있어서 상이한 단면에 따른 제조 단계에서의 FinFET 디바이스(100E)의 단면도를 도시한다. 도 29a와 도 29b의 실시형태는 도 28a와 도 28b의 실시형태와 유사하다. 그러나, 도 28a와 도 28b의 일 실시형태와 달리, P타입 일함수층(84)은 핀(64B)의 제2 측벽에 근접한 위치에서 P타입 일함수층(84)에 인접해 있지 않다. 대신에, P타입 일함수층(83 및 84) 사이에 갭이 존재하고, 그 결과, N타입 일함수층(85)은 핀(64B)의 제2 측벽(예컨대, 도 29a의 좌측 측벽)에 근접한 위치에서 갭을 충전한다.
도 30a와 도 30b는 일 실시형태에 있어서 상이한 단면에 따른 제조 단계에서의 FinFET 디바이스(100F)의 단면도를 도시한다. 도 30a의 실시형태는 도 18의 실시형태와 같다. 도 30b는 도 30a의 FinFET 디바이스의 게이트 트렌치의 일 실시형태의 단면도를 도시한다. 도 30a와 도 30b에서, P타입 일함수층(84/83)이 형성되기 전에 층(89)이 게이트 유전체층(82) 위에 등각으로 형성된다. 일부 실시형태에서, 층(89)은 P타입 일함수층 또는 배리어층이고, 탄탈 함유 재료(예컨대, 탄탈 또는 탄탈 질화물) 또는 티탄 함유 재료(예컨대, 티탄 질화물)로 형성된다. 일부 실시형태에서, 층(89)은 에칭 정지층이고, 실리콘 질화물 또는 실리콘 산화물 등의 실리콘 함유 재료로 형성된다. 층(89)의 두께는 약 10 옹스트롬과 약 30 옹스트롬 사이일 수 있다. 층(89)은 CVD, PVD, ALD 등과 같은 적절한 형성 방법을 사용하여 형성될 수 있다.
도 31a와 도 31b는 일 실시형태에 있어서 상이한 단면에 따른 제조 단계에서의 FinFET 디바이스(100G)의 단면도를 도시한다. 도 31a의 실시형태는 도 18의 실시형태와 같다. 도 31b는 도 31a의 FinFET 디바이스의 게이트 트렌치의 일 실시형태의 단면도를 도시한다. 도 31a와 도 31b에서, 캡핑층(91)이 P타입 일함수층(84/83) 바로 위에 형성되어 이것과 접촉한다. 캡핑층(91)의 측벽은 P타입 일함수층(83)의 각 측벽과 수직으로 정렬된다. 캡핑층(91)의 제1 측벽(예컨대, 좌측 측벽) 및 P타입 일함수층(83)의 제1 측벽(예컨대, 좌측 측벽)은 P타입 일함수층(84)의 각 측벽과 접촉한다. 캡핑층(91)은 실리콘 질화물 또는 실리콘과 같은 실리콘 함유 재료로 형성될 수 있으며, ALD와 같은 적절한 방법에 의해 형성될 수 있다. 캡핑층(91)의 두께는 약 10 옹스트롬 이하이다.
도 32a와 도 32b는 일 실시형태에 있어서 상이한 단면에 따른 제조 단계에서의 FinFET 디바이스(100H)의 단면도를 도시한다. 도 32a의 실시형태는 도 18의 실시형태와 같다. 도 32b는 도 32a의 FinFET 디바이스의 게이트 트렌치의 일 실시형태의 단면도를 도시한다. 도 32a와 도 32b에서, N타입 일함수층(85)이 형성되기 전에 P타입 일함수층(99)이 P타입 일함수층(84/83) 위에 등각으로 형성된다. P타입 일함수층(99)은 일부 실시형태에서 CVD 또는 ALD와 같은 적절한 형성 방법에 의해 티탄 또는 티탄 질화물 등의 티탄 함유 재료로 형성된다. P타입 일함수층(99)의 두께는 약 10 옹스트롬과 약 30 옹스트롬 사이일 수 있다.
도 33 내지 도 46은 일 실시형태에 따른 다양한 제조 단계에서의 FinFET 디바이스(200)의 다양한 도면이다. 도 33 내지 도 45 각각은 3개의 게이트 트렌치(69)(예컨대, 69A, 69B 및 69C) 및/또는 게이트 트렌치에 형성된 금속 게이트(97)(예컨대, 97A, 97B 및 97C)를 도시하는 3개의 단면도를 도시하며, 여기서 3개의 단면도는 일 실시형태에 있어서 예컨대 도 7b의 단면(D3-D3, D2-D2 및 D-D)을 따른, 동일한 핀 내의 게이트 트렌치의 단면에 대응한다. 그러나, FinFET 디바이스(200)의 설계에 따라, 도 33 내지 도 45 각각의 3개의 단면도는 대안적으로, 예컨대 도 7b의 단면(DD, EE 및 FF)을 따른, 상이한 핀(예컨대, 64A, 64B 및 64C) 내의 게이트 트렌치의 단면에 대응할 수 있다. 이하의 논의에서는 3개의 단면도가 단면(D3-D3, D2-D2 및 D-D)을 따른 동일한 핀(예컨대, 64A) 내의 게이트 트렌치의 단면에 대응하는 예를 사용한다. 간략화를 위해, 게이트 트렌치 주변의 FinFET 디바이스(200)의 일부만이 도시되어 있고, 특정 피처(예를 들어, 게이트 스페이서(76))가 도면에서 간략화되어 있다. 도 46은 단면(B-B)을 따른 도 45의 금속 게이트(97A)의 단면도를 도시한다.
이제 도 33을 참조하면, 게이트 트렌치(69A, 69B, 69C)가 각각의 게이트 스페이서(76) 사이의 핀(64)에 형성된다. 게이트 트렌치(69A, 69B, 69C)는 예컨대 도 2-도 6, 도 7a, 도 8 및 도 9에 도시한 동일하거나 유사한 처리에 따라 형성될 수 있다. 다음으로, 게이트 유전체층(82), 층(89), P타입 일함수층(83) 및 캡핑층(91)은 게이트 스페이서(76)의 상부면 위에 그리고 제1 ILD(90)의 상부면(예컨대 도 9 참조, 도 33에는 도시 생략) 위에서, 게이트 트렌치(69A, 69B, 69C)에 연속적으로 형성된다(예컨대, 등각으로 형성된다). 다양한 층(예컨대, 82, 89, 83 및 91)의 재료 및 형성 방법은 전술한 것과 동일하거나 유사하므로, 세부 설명은 반복되지 않는다.
다음으로, 도 34에서, BARC층(86) 및 상부 포토레지스트(88)를 포함하는 포토레지스트가 도 33의 FinFET 디바이스(200) 위에 형성된다. 형성된 후, 상부 포토레지스트(88)가 패터닝되고, 상부 포토레지스트(88)의 패턴은 플라즈마 에칭 공정과 같은 이방성 에칭 공정에 의해 BARC층(86)에 전사된다. 이방성 에칭 공정 후, 캡핑층(91)의 일부(예컨대, 게이트 트렌치(69A) 내의 일부 및 게이트 트렌치(69B)의 좌측 측벽 및 좌측 바닥부를 따른 부분)가 노출된다.
다음으로, 도 35에서, 습식 에칭 공정(113)을 수행하여, 캡핑층(91)의 노출된 부분 바로 아래에서 P타입 일함수층(83)의 부분 및 캡핑층(91)의 노출된 부분을 선택적으로 제거한다. 일부 실시형태에서, 습식 에칭 공정(113)은 에칭 화학물(W2)을 사용하며, 이에 대한 세부설명은 전술하였으므로, 여기에 반복하지 않는다. 에칭 공정의 에칭 선택성으로 인해, 습식 에칭 공정(113)은 하부층(89)을 실질적으로 공격하지 않으면서 캡핑층(91)의 일부 및 P타입 일함수층(83)의 일부를 제거한다.
다음으로, 도 36에서, 포토레지스트(예컨대, 86, 88)가 제거되고, P타입 일함수층(84)이 게이트 트렌치(69A, 69B, 69C)에 등각으로 형성된다. P타입 일함수층(84)은 도 36에 도시하는 바와 같이 층(89)의 상부면 및 캡핑층(91)의 상부면과 물리적으로 접촉한다.
다음으로, 도 37에서, BARC층(86) 및 상부 포토레지스트(88)를 포함하는 포토레지스트가 도 36의 FinFET 디바이스(200) 위에 형성된다. 상부 포토레지스트(88)는 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 다음으로, 상부 포토레지스트(88)의 패턴은 플라즈마 에칭 공정과 같은 이방성 에칭 공정에 의해 BARC층(86)에 전사된다. 이방성 에칭 공정 후에, 캡핑층(91) 위에 배치된 P타입 일함수층(84)의 일부가 제거된다.
다음으로, 도 38에서, 습식 에칭 공정(115)이 수행되어 P타입 일함수층(84)의 노출된 부분을 선택적으로 제거한다. 일부 실시형태에서, 습식 에칭 공정(115)은 에칭 화학물(W1)을 사용하며, 이에 대한 세부설명은 전술하였으므로, 여기에 반복하지 않는다. 에칭 공정의 에칭 선택성으로 인해, 습식 에칭 공정(115)은 하부 캡핑층(91)을 실질적으로 공격하지 않으면서 P타입 일함수층(84)의 노출된 부분을 제거한다.
다음으로, 도 39에서, 애싱, 에칭, CMP 등, 또는 이들의 조합과 같은 적절한 방법을 사용하여 포토레지스트(예컨대, 86, 88)가 제거된다. 포토레지스트가 제거된 후에, P타입 일함수층(84)과 캡핑층(91)이 제거된다.
다음으로, 도 40에서, P타입 일함수층(99)과 N타입 일함수층(94)이 P타입 일함수층(84) 위에서(예컨대, 물리적으로 접촉하여) 그리고 캡핑층(91) 위에서 게이트 트렌치(69)에 (예컨대, 등각으로) 연속으로 형성된다. N타입 일함수층(94)은 일부 실시형태에 있어서, 알루미늄, 알루미늄 탄화물, 또는 알루미늄 질화물과 같은 알루미늄 재료로 형성되고, CVD, PVD, ALD 등, 이들의 조합과 같은 적절한 방법으로 형성될 수 있다. N타입 일함수층(85)과 비교해서, N타입 일함수층(94) 중의 알루미늄(Al)의 비율(예컨대, 원자비)이 N타입 일함수층(85)의 것과 상이하여, 형성되는 FinFET 디바이스(200)의 상이한 트랜지스터마다 임계 전압을 조정하는 것이 가능한 것을 주목해야 한다.
N타입 일함수층(94)이 형성된 후에, BARC층(86) 및 상부 포토레지스트(88)를 포함하는 패터닝된 포토레지스트가 N타입 일함수층(94) 위에 형성된다. 다음으로, 상부 포토레지스트(88)의 패턴은 플라즈마 에칭 공정과 같은 이방성 에칭 공정에 의해 BARC층(86)에 전사된다. 이방성 에칭 공정 후에, N타입 일함수층(94)의 일부(예컨대, 게이트 트렌치(69A) 내의 일부 및 게이트 트렌치(69B)의 좌측 측벽 및 좌측 바닥부를 따른 부분)가 노출된다.
다음으로, 도 41에서, 습식 에칭 공정(117)이 수행되어 N타입 일함수층(94)의 노출된 부분을 선택적으로 제거한다. 일부 실시형태에서, 습식 에칭 공정은 N타입 일함수층(94)에 대해 선택적인 제4 에칭 화학물(W4)을 사용한다. 일부 실시형태에서, 제4 에칭 화학물(W4)은 에칭제와 산화제를 포함한다. 일 실시형태에서, 에칭제는 염화수소(HCl), 인산(H3PO4), 탄산수소 등과 같은 산이다. 제4 에칭 화학물(W4)에 사용되는 산화제는 예컨대 오존(O3)일 수 있다. 일부 실시형태에서, 에칭제(예컨대, 산)와 산화제는 제4 에칭 화학물(W4)을 형성하기 위해 탈이온수(DIW)와 같은 수용액에 혼합된다. 제4 에칭 화학물(W4) 중의 에칭제 및 산화제의 농도(예컨대, 체적 농도)는 약 1 % 내지 약 10 %와 같이 약 1 %보다 높다. 습식 에칭 공정(117)은 실온에서 그리고 약 1분 내지 약 5분의 지속시간 동안 수행될 수 있다. 습식 에칭 공정(117)의 에칭 선택성으로 인해, P타입 일함수층(99)을 실질적으로 공격하지 않으면서 N타입 일함수층(94)의 노출된 부분이 제거된다.
다음으로, 도 42에서, 애싱, 에칭, CMP 등, 또는 이들의 조합과 같은 적절한 방법을 사용하여 포토레지스트(예컨대, 86, 88)가 제거된다. 포토레지스트가 제거된 후에, P타입 일함수층(99)과 N타입 일함수층(94)이 제거된다.
다음으로, 도 43에서, N타입 일함수층(85)이 게이트 트렌치(69)에, 예컨대 P타입 일함수층(99)과 N타입 일함수층(94) 위에서 이들과 접촉하여 등각으로 형성된다. 다음으로, BARC층(86) 및 상부 포토레지스트(88)를 포함하는 패터닝된 포토레지스트가 N타입 일함수층(85) 위에 형성된다. 상부 포토레지스트(88)는 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 이어서 상부 포토레지스트(88)의 패턴은 플라즈마 에칭 공정과 같은 이방성 에칭 공정에 의해 BARC층(86)에 전사된다. 이방성 에칭 공정 후에, N타입 일함수층(94) 위에 배치된 N타입 일함수층(85)의 일부가 제거된다.
다음으로, 도 44에서, 습식 에칭 공정(119)이 수행되어 N타입 일함수층(85)의 노출된 부분을 선택적으로 제거한다. 일부 실시형태에서, 습식 에칭 공정(119)은 N타입 일함수층(85)에 대해 선택적인 제3 에칭 화학물(W3)을 사용한다. 일부 실시형태에서, 제3 에칭 화학물(W3)은 에칭제와 산화제를 포함한다. 일 실시형태에서, 에칭제는 염화수소(HCl), 인산(H3PO4) 등과 같은 산이다. 다른 실시형태에서, 에칭제는 수산화암모늄(NH4OH)과 같은 염기이다. 제3 에칭 화학물(W3)에 사용되는 산화제는 예컨대 과산화수소(H2O2)일 수 있다. 일부 실시형태에서, 에칭제(예컨대, 염기 또는 산)와 산화제는 제3 에칭 화학물(W3)을 형성하기 위해 탈이온수(DIW)와 같은 수용액에 혼합된다. 제3 에칭 화학물(W3) 중의 에칭제 및 산화제의 농도(예컨대, 체적 농도)는 약 1 % 내지 약 10 %와 같이 약 1 %보다 높다. 습식 에칭 공정(119)은 약 40℃ 내지 약 70℃의 온도에서 그리고 약 1분 내지 약 5분의 지속시간 동안 수행될 수 있다. 습식 에칭 공정(119)의 에칭 선택성으로 인해, N타입 일함수층(94)을 실질적으로 공격하지 않으면서 N타입 일함수층(85)의 노출된 부분이 제거된다.
다음으로, 도 45에서, 포토레지스트(예컨대, 86, 88)가 제거된다. 글루층(87)이 게이트 트렌치(69)에 등각으로 형성된다. 다음으로, 전기 전도성 재료(93)가 형성되어 게이트 트렌치(69)의 잔류 부분을 충전한다. 게이트 트렌치(69A, 69B, 및 69C) 내의 다양한 층이 각각 금속 게이트(97A, 97B, 및 97C)를 형성한다.
도 46은 단면(B-B)을 따른 도 45의 금속 게이트(97A, 97B 및 97C)의 단면도를 도시한다. 도 45 및 도 46에 도시하는 바와 같이, 금속 게이트(97A, 97B 및 97C)는 상이한 구조(예컨대, 상이한 일함수층)를 갖는다. 예를 들어, 금속 게이트(97A)는 P타입 일함수층(89), P타입 일함수층(84), P타입 일함수층(99), 및 N타입 일함수층(85)를 포함하는 제1 일함수층 스택을 갖는다. 금속 게이트(97C)는 P타입 일함수층(89), P타입 일함수층(83)(상측에 캡핑층(91)이 있음), P타입 일함수층(99), 및 N타입 일함수층(94)을 포함하는 제2 일함수층 스택을 갖는다. 금속 게이트(97B)는 제1 일함수층 스택과 제2 일함수층 스택이 혼합된 제3 일함수층 스택을 갖는다. 특히, 제3 일함수층 스택의 제1 절반(예컨대, 좌측 절반)은 제1 일함수층 스택과 동일하고, 제3 일함수층 스택의 제2 절반(예컨대, 우측 절반)은 제2 일함수층 스택과 동일하다. 따라서, 금속 게이트(97B)는 하이브리드 일함수층 스택을 갖는 것으로도 지칭된다. 제2 ILD(92)를 형성하고 컨택 플러그(102)를 형성하는 것과 같이, 도 45 및 도 46에 도시하는 처리 후에, 추가 처리가 행해질 수도 있다. 세부내용은 여기에 설명하지 않는다.
개시하는 실시형태에 대한 변형도 가능하며, 이것은 본 개시내용의 범주에 포함되는 것이 전적으로 의도된다. 예를 들어, FinFET 디바이스 내의 핀의 수 및/또는 게이트 구조의 수는 본 개시내용의 범주에서 이탈하지 않으면서, 설명한 예와 다를 수도 있다. 다른 예로, 게이트 트렌치(69)(예컨대, 69A, 69B, 69C)가 동일한 단면을 따라 동일 핀 내에 배치되는 것으로 도시되지만, 게이트 트렌치(69) 각각은 FinFET 디바이스의 설계에 따라 상이한 핀 내에 그리고 상이한 단면을 따라 배치될 수도 있다. 또 다른 예로, 상이한 일함수층 스택으로 FinFET 디바이스를 형성하기 위해, 상이한 실시형태의 FinFET 디바이스의 P타입 일함수층을 N타입 일함수층으로 변경할 수도 또는 그 반대로 할 수도 있다.
도 47은 일부 실시형태에 따른 반도체 디바이스의 제조 방법의 흐름도를 도시한다. 도 47에 나타내는 방법의 실시형태는 다수의 가능한 방법의 실시형태 중 일례일 뿐임을 이해해야 한다. 당업자라면 다수의 변형, 대안, 및 변경이 있을 수 있음을 알 것이다. 예를 들어, 도 47에 나타내는 다양한 단계들은 추가, 제거, 대체, 재배열 및 반복될 수 있다.
도 47을 참조하면, 단계 1010에서, 제1 핀, 제2 핀, 그리고 제1 핀과 제2 핀 사이의 제3 핀 위에 더미 게이트 구조가 형성된다. 단계 1020에서, 더미 게이트 구조 주위에 유전체층이 형성된다. 단계 1030에서, 유전체층 내에 리세스를 형성하기 위해 더미 게이트 구조가 제거되며, 리세스는 제1 핀, 제2 핀, 및 제3 핀을 노출시킨다. 단계 140에서, 제1 일함수층과 제2 일함수층이 리세스에 형성되며, 제1 일함수층은 제1 핀의 제1 측벽과 제1 상부면을 따라 연장되고, 제2 일함수층은 제2 핀의 제2 측벽과 제2 상부면을 따라 연장되며, 제1 일함수층은 제3 핀의 제3 측벽을 따라 그리고 제3 핀의 제3 상부면의 제1 부분을 따라 연장되고, 제2 일함수층은 제3 핀의 제4 측벽을 따라 그리고 제3 핀의 제3 상부면의 제2 부분을 따라 연장된다. 단계 1050에서, 제1 일함수층 위에 그리고 제2 일함수층 위에 전기 전도성 재료를 형성함으로써 리세스가 충전된다.
실시형태들은 이하의 효과를 달성할 수 있다. 여기에 개시하는 다양한 습식 에칭 공정 및 에칭 화학물(예컨대, W1, W2, W3, 및 W4)은 에칭 공정에 대해 정밀한 제어 및 우수한 에칭 선택성을 달성한다. 예를 들어, 습식 에칭 공정(81)(도 12 참조)은 하부 게이트 유전체층(82)을 공격하지 않고서 노출된 P타입 일함수층(84)을 선택적으로 제거하고, 습식 에칭 공정(111)(도 16 참조)은 하부 P타입 일함수층(84)을 공격하지 않고서 노출된 P타입 일함수층(83)을 선택적으로 제거한다. 이에, 각 금속 게이트의 일함수층을 독립적으로 형성 및 조정할 수 있다. 상이한 층마다 상이한 두께를 선택하는 것과 함께 일함수층의 재료의 선택에 있어서 유연성이 상승하여, (상이한 트랜지스터에 대해) 상이한 임계 전압을 가진 반도체 디바이스가 형성될 수 있다. 개시하는 방법은 좁은 게이트 트렌치 내의 상이한 층들의 제거 및 퇴적을 가능하게 하는데, 이것은, 고급 처리 노드에서는 게이트 트렌치의 사이즈가 축소되기 때문에 고급 처리 노드에서 중요하다. 또한, 개시하는 방법은, 예컨대 핀(68B)이 하이브리드 일함수 금속을 형성하기 위해 2개의 상이한 일함수 금속(예컨대, 84, 83)이 혼합된 것을 갖는, 도 17에 도시한 2개의 일함수 금속을 사용한 3개의 상이한 일함수층의 형성을 가능하게 한다.
일 실시형태에서, 반도체 디바이스를 형성하는 방법은, 제1 핀, 제2 핀, 및 상기 제1 핀과 상기 제2 핀 사이의 제3 핀 위에 더미 게이트 구조를 형성하는 단계와, 상기 더미 게이트 구조 주위에 유전체층을 형성하는 단계와, 상기 더미 게이트 구조를 제거하여 상기 유전체층에 리세스를 형성하는 단계로서, 상기 리세스는 상기 제1 핀, 상기 제2 핀 및 상기 제3 핀을 노출시키는 것인, 상기 리세스 형성 단계와, 상기 리세스에 제1 일함수층과 제2 일함수층을 형성하는 단계로서, 상기 제1 일함수층은 상기 제1 핀의 제1 측벽과 제1 상부면을 따라 연장되고, 상기 제2 일함수층은 상기 제2 핀의 제2 측벽과 제2 상부면을 따라 연장되며, 상기 제1 일함수층은 상기 제3 핀의 제3 측벽을 따라 그리고 상기 제3 핀의 제3 상부면의 제1 부분을 따라 연장되고, 상기 제2 일함수층은 상기 제3 핀의 제4 측벽을 따라 그리고 상기 제3 핀의 제3 상부면의 제2 부분을 따라 연장되는 것인, 상기 제1 및 제2 일함수층 형성 단계와, 상기 제1 일함수층 위에 그리고 상기 제2 일함수층 위에 전기 전도성 재료를 형성하여 상기 리세스를 충전하는 단계를 포함한다. 일 실시형태에서, 상기 제1 일함수층과 상기 제2 일함수층은 N타입 일함수층 또는 P타입 일함수층이고, 상기 제1 일함수층과 상기 제2 일함수층은 상이한 재료로 형성된다. 일 실시형태에서, 상기 방법은, 상기 리세스를 충전하기 전에, 상기 제1 일함수층 위에서 그리고 상기 제2 일함수층 위에서 상기 리세스에 제3 일함수층을 형성하는 단계를 더 포함한다. 일 실시형태에서, 상기 제3 일함수층은 상기 제1 일함수층 및 상기 제2 일함수층과는 상이한 타입의 일함수층이다. 일 실시형태에서, 상기 제1 일함수층, 상기 제2 일함수층, 및 상기 제3 일함수층은 동일한 타입의 일함수층이다. 일 실시형태에서, 상기 방법은 상기 제1 일함수층과 상기 제2 일함수층을 형성하기 전에, 상기 제1 핀, 상기 제2 핀, 및 상기 제3 핀 위에서 상기 리세스에 등각으로 층을 형성하는 단계를 더 포함하고, 상기 제1 일함수층은 상기 층의 상부면을 따라 연장되며 상기 상부면과 접촉하고, 상기 제2 일함수층은 상기 층의 상기 상부면을 따라 연장되며 상기 상부면과 접촉한다. 일 실시형태에서, 상기 층은 게이트 유전체층이다. 일 실시형태에서, 상기 층은 제3 일함수층이다. 일 실시형태에서, 상기 제1 일함수층, 상기 제2 일함수층, 및 상기 제3 일함수층은 동일한 N타입 또는 P타입 일함수층이고, 적어도 상기 제1 일함수층과 상기 제2 일함수층은 상이한 재료로 형성된다. 일 실시형태에서, 상기 제1 일함수층과 상기 제2 일함수층을 형성하는 단계는, 상기 제1 핀, 상기 제2 핀, 및 상기 제3 핀 위에서 상기 리세스에 상기 제1 일함수층을 형성하는 단계와, 상기 제1 일함수층 위에 제1 패터닝된 마스크층을 형성하는 단계로서, 상기 제1 패터닝된 마스크층은 상기 제2 핀 위에 그리고 상기 제3 핀의 제3 상부면의 제2 부분 위에 배치되는 상기 제1 일함수층의 제1 부분을 노출시키는 것인, 상기 제1 패터닝된 마스크층 형성 단계와, 제1 에칭 공정을 사용하여 상기 제1 일함수층의 노출된 제1 부분을 선택적으로 제거하는 단계와, 상기 제1 에칭 공정 후에 상기 제1 패터닝된 마스크층을 제거하는 단계를 포함한다. 일부 실시형태에 있어서, 제1 에칭 공정은 이방성 건식 에칭 공정이다. 일 실시형태에서, 상기 제1 일함수층과 상기 제2 일함수층을 형성하는 단계는, 상기 제1 패터닝된 마스크층을 제거한 후에, 상기 제1 핀, 상기 제2 핀, 및 상기 제3 핀 위에서 상기 리세스에 상기 제2 일함수층을 형성하는 단계와, 상기 제2 일함수층 위에 제2 패터닝된 마스크층을 형성하는 단계로서, 상기 제2 패터닝된 마스크층은 상기 제1 핀 위에 그리고 상기 제3 핀의 제3 상부면의 제1 부분 위에 배치되는 상기 제2 일함수층의 제2 부분을 노출시키는 것인, 상기 제2 패터닝된 마스크층 형성 단계와, 제2 에칭 공정을 사용하여 상기 제2 일함수층의 노출된 제2 부분을 선택적으로 제거하는 단계와, 상기 제2 에칭 공정 후에 상기 제2 패터닝된 마스크층을 제거하는 단계를 더 포함한다. 일 실시형태에서, 상기 제2 에칭 공정은 등방성 건식 에칭 공정을 포함한다.
일 실시형태에서, 반도체 디바이스를 형성하는 방법은, 기판 위로 돌출하는 핀을 형성하는 단계와, 상기 핀 위에 더미 게이트 구조를 형성하는 단계와, 유전체층으로 상기 더미 게이트 구조를 둘러싸는 단계와, 상기 더미 게이트 구조를 금속 게이트로 대체하는 단계를 포함하고, 상기 대체하는 단계는, 상기 유전체층에 제1 게이트 트렌치, 제2 게이트 트렌치, 및 제3 게이트 트렌치를 형성하기 위해 상기 더미 게이트 구조를 제거하는 단계로서, 상기 제3 게이트 트렌치는 상기 제1 게이트 트렌치와 상기 제2 게이트 트렌치 사이에 있는, 상기 더미 게이트 구조 제거 단계와, 상기 제1 게이트 트렌치의 측벽과 바닥부를 따라, 그리고 상기 제3 게이트 트렌치의 제1 측벽과 바닥부의 제1 영역을 따라 제1 일함수층을 형성하는 단계와, 상기 제2 게이트 트렌치의 측벽과 바닥부를 따라, 그리고 상기 제3 게이트 트렌치의 제2 측벽과 바닥부의 제2 영역을 따라 제2 일함수층을 형성하는 단계로서, 상기 제1 일함수층과 상기 제2 일함수층은 동일한 타입의 일함수층인, 상기 제2 일함수층 형성 단계와, 상기 제1 게이트 트렌치, 상기 제2 게이트 트렌치, 및 상기 제3 게이트 트렌치에 제3 일함수층을 형성하는 단계로서, 상기 제3 일함수층은 상기 제1 일함수층과 상기 제2 일함수층을 따라 연장되는, 상기 제3 일함수층 형성 단계와, 전기 전도성 재료로 상기 제1 게이트 트렌치, 상기 제2 게이트 트렌치, 및 상기 제3 게이트 트렌치를 충전하는 단계를 포함한다. 일 실시형태에서, 상기 대체하는 단계는, 상기 제1 일함수층과 상기 제2 일함수층이 형성되기 전에, 상기 제1 게이트 트렌치, 상기 제2 게이트 트렌치, 및 상기 제3 게이트 트렌치에 또 다른 층을 형성하는 단계를 더 포함하고, 상기 제1 일함수층과 상기 제2 일함수층은 상기 또 다른 층을 따라 연장하며 상기 또 다른 층과 접촉한다. 일 실시형태에서, 상기 대체하는 단계는, 캡핑층을 상기 제1 일함수층 상에는 형성하고 상기 제2 일함수층 상에는 형성하지 않는 단계를 더 포함하고, 상기 캡핑층은 상기 제1 일함수층과 상기 제3 일함수층 사이에 형성된다. 일 실시형태에서, 상기 방법은 상기 제3 일함수층 위에 제4 일함수층과 제5 일함수층을 형성하는 단계를 더 포함하고, 상기 제3 일함수층은 상기 제1 일함수층과 상기 제4 일함수층 사이에 그리고 상기 제2 일함수층과 상기 제5 일함수층 사이에 있다.
일 실시형태에서, 반도체 디바이스는, 기판 위로 돌출하는 제1 핀, 제2 핀, 및 상기 제1 핀과 상기 제2 핀 사이의 제3 핀과, 상기 제1 핀, 상기 제2 핀, 및 상기 제3 핀 위의 게이트 유전체층과, 상기 게이트 유전체층 위에서 상기 게이트 유전체층과 접촉하며, 상기 제1 핀의 제1 측벽과 제1 상부면을 따라 연장되는 제1 일함수층과, 상기 게이트 유전체층 위에서 상기 게이트 유전체층과 접촉하며, 상기 제2 핀의 제2 측벽과 제2 상부면을 따라 연장되는 제2 일함수층으로서, 상기 제1 일함수층과 상기 제2 일함수층은 상이한 재료를 포함하는, 상기 제2 일함수층과, 상기 제1 핀 위의 제1 게이트 전극, 상기 제2 핀 위의 제2 게이트 전극, 및 상기 제3 핀 위의 제3 게이트 전극을 포함한다. 일 실시형태에서, 상기 제1 일함수층은 상기 제3 핀의 제1 측벽을 따라 연장되고, 상기 제2 일함수층은 상기 제3 핀의 제1 측벽의 반대편인 상기 제3 핀의 제2 측벽을 따라 연장된다. 일 실시형태에서, 상기 제1 일함수층은 상기 제3 핀의 상부면의 제1 부분을 따라 연장되고, 상기 제2 일함수층은 상기 제3 핀의 상부면의 제2 부분을 따라 연장된다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 반도체 디바이스를 형성하는 방법에 있어서,
제1 핀, 제2 핀, 및 상기 제1 핀과 상기 제2 핀 사이의 제3 핀 위에 더미 게이트 구조를 형성하는 단계와,
상기 더미 게이트 구조 주위에 유전체층을 형성하는 단계와,
상기 더미 게이트 구조를 제거하여 상기 유전체층에 리세스를 형성하는 단계로서, 상기 리세스는 상기 제1 핀, 상기 제2 핀 및 상기 제3 핀을 노출시키는 것인, 상기 리세스 형성 단계와,
상기 리세스에 제1 일함수층과 제2 일함수층을 형성하는 단계로서, 상기 제1 일함수층은 상기 제1 핀의 제1 측벽과 제1 상부면을 따라 연장되고, 상기 제2 일함수층은 상기 제2 핀의 제2 측벽과 제2 상부면을 따라 연장되며, 상기 제1 일함수층은 상기 제3 핀의 제3 측벽을 따라 그리고 상기 제3 핀의 제3 상부면의 제1 부분을 따라 연장되고, 상기 제2 일함수층은 상기 제3 핀의 제4 측벽을 따라 그리고 상기 제3 핀의 제3 상부면의 제2 부분을 따라 연장되는 것인, 상기 제1 및 제2 일함수층 형성 단계와,
상기 제1 일함수층 위에 그리고 상기 제2 일함수층 위에 전기 전도성 재료를 형성하여 상기 리세스를 충전하는 단계를 포함하는, 반도체 디바이스 형성 방법.
2. 제1항에 있어서, 상기 제1 일함수층과 상기 제2 일함수층은 N타입 일함수층 또는 P타입 일함수층이고, 상기 제1 일함수층과 상기 제2 일함수층은 상이한 재료로 형성되는, 반도체 디바이스 형성 방법.
3. 제2항에 있어서, 상기 리세스를 충전하기 전에, 상기 제1 일함수층 위에서 그리고 상기 제2 일함수층 위에서 상기 리세스에 제3 일함수층을 형성하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
4. 제3항에 있어서, 상기 제3 일함수층은 상기 제1 일함수층 및 상기 제2 일함수층과는 상이한 타입의 일함수층인, 반도체 디바이스 형성 방법.
5. 제3항에 있어서, 상기 제1 일함수층, 상기 제2 일함수층, 및 상기 제3 일함수층은 동일한 타입의 일함수층인, 반도체 디바이스 형성 방법.
6. 제1항에 있어서, 상기 제1 일함수층과 상기 제2 일함수층을 형성하기 전에, 상기 제1 핀, 상기 제2 핀, 및 상기 제3 핀 위에서 상기 리세스에 등각으로 층을 형성하는 단계를 더 포함하고, 상기 제1 일함수층은 상기 층의 상부면을 따라 연장되며 상기 상부면과 접촉하고, 상기 제2 일함수층은 상기 층의 상기 상부면을 따라 연장되며 상기 상부면과 접촉하는, 반도체 디바이스 형성 방법.
7. 제6항에 있어서, 상기 층은 게이트 유전체층인, 반도체 디바이스 형성 방법.
8. 제6항에 있어서, 상기 층은 제3 일함수층인, 반도체 디바이스 형성 방법.
9. 제8항에 있어서, 상기 제1 일함수층, 상기 제2 일함수층, 및 상기 제3 일함수층은 동일한 N타입 또는 P타입 일함수층이고, 적어도 상기 제1 일함수층과 상기 제2 일함수층은 상이한 재료로 형성되는, 반도체 디바이스 형성 방법.
10. 제1항에 있어서, 상기 제1 일함수층과 상기 제2 일함수층을 형성하는 단계는,
상기 제1 핀, 상기 제2 핀, 및 상기 제3 핀 위에서 상기 리세스에 상기 제1 일함수층을 형성하는 단계와,
상기 제1 일함수층 위에 제1 패터닝된 마스크층을 형성하는 단계로서, 상기 제1 패터닝된 마스크층은 상기 제2 핀 위에 그리고 상기 제3 핀의 제3 상부면의 제2 부분 위에 배치되는 상기 제1 일함수층의 제1 부분을 노출시키는 것인, 상기 제1 패터닝된 마스크층 형성 단계와,
제1 에칭 공정을 사용하여 상기 제1 일함수층의 노출된 제1 부분을 선택적으로 제거하는 단계와,
상기 제1 에칭 공정 후에 상기 제1 패터닝된 마스크층을 제거하는 단계를 포함하는, 반도체 디바이스 형성 방법.
11. 제10항에 있어서, 상기 제1 에칭 공정은 제1 습식 에칭 공정인, 반도체 디바이스 형성 방법.
12. 제11항에 있어서, 상기 제1 일함수층과 상기 제2 일함수층을 형성하는 단계는,
상기 제1 패터닝된 마스크층을 제거한 후에, 상기 제1 핀, 상기 제2 핀, 및 상기 제3 핀 위에서 상기 리세스에 상기 제2 일함수층을 형성하는 단계와,
상기 제2 일함수층 위에 제2 패터닝된 마스크층을 형성하는 단계로서, 상기 제2 패터닝된 마스크층은 상기 제1 핀 위에 그리고 상기 제3 핀의 제3 상부면의 제1 부분 위에 배치되는 상기 제2 일함수층의 제2 부분을 노출시키는 것인, 상기 제2 패터닝된 마스크층 형성 단계와,
제2 에칭 공정을 사용하여 상기 제2 일함수층의 노출된 제2 부분을 선택적으로 제거하는 단계와,
상기 제2 에칭 공정 후에 상기 제2 패터닝된 마스크층을 제거하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
13. 제12항에 있어서, 상기 제2 에칭 공정은 제2 습식 에칭 공정인, 반도체 디바이스 형성 방법.
14. 반도체 디바이스를 형성하는 방법에 있어서,
기판 위로 돌출하는 핀을 형성하는 단계와,
상기 핀 위에 더미 게이트 구조를 형성하는 단계와,
유전체층으로 상기 더미 게이트 구조를 둘러싸는 단계와,
상기 더미 게이트 구조를 금속 게이트로 대체하는 단계를 포함하고, 상기 대체하는 단계는,
상기 유전체층에 제1 게이트 트렌치, 제2 게이트 트렌치, 및 제3 게이트 트렌치를 형성하기 위해 상기 더미 게이트 구조를 제거하는 단계로서, 상기 제3 게이트 트렌치는 상기 제1 게이트 트렌치와 상기 제2 게이트 트렌치 사이에 있는, 상기 더미 게이트 구조 제거 단계와,
상기 제1 게이트 트렌치의 측벽과 바닥부를 따라, 그리고 상기 제3 게이트 트렌치의 제1 측벽과 바닥부의 제1 영역을 따라 제1 일함수층을 형성하는 단계와,
상기 제2 게이트 트렌치의 측벽과 바닥부를 따라, 그리고 상기 제3 게이트 트렌치의 제2 측벽과 바닥부의 제2 영역을 따라 제2 일함수층을 형성하는 단계로서, 상기 제1 일함수층과 상기 제2 일함수층은 동일한 타입의 일함수층인, 상기 제2 일함수층 형성 단계와,
상기 제1 게이트 트렌치, 상기 제2 게이트 트렌치, 및 상기 제3 게이트 트렌치에 제3 일함수층을 형성하는 단계로서, 상기 제3 일함수층은 상기 제1 일함수층과 상기 제2 일함수층을 따라 연장되는 것인, 상기 제3 일함수층 형성 단계와,
전기 전도성 재료로 상기 제1 게이트 트렌치, 상기 제2 게이트 트렌치, 및 상기 제3 게이트 트렌치를 충전하는 단계를 포함하는, 반도체 디바이스 형성 방법.
15. 제14항에 있어서, 상기 대체하는 단계는, 상기 제1 일함수층과 상기 제2 일함수층이 형성되기 전에, 상기 제1 게이트 트렌치, 상기 제2 게이트 트렌치, 및 상기 제3 게이트 트렌치에 또 다른 층을 형성하는 단계를 더 포함하고, 상기 제1 일함수층과 상기 제2 일함수층은 상기 또 다른 층을 따라 연장하며 상기 또 다른 층과 접촉하는, 반도체 디바이스 형성 방법.
16. 제14항에 있어서, 상기 대체하는 단계는, 캡핑층을 상기 제1 일함수층 상에는 형성하고 상기 제2 일함수층 상에는 형성하지 않는 단계를 더 포함하고, 상기 캡핑층은 상기 제1 일함수층과 상기 제3 일함수층 사이에 형성되는, 반도체 디바이스 형성 방법.
17. 제14항에 있어서, 상기 제3 일함수층 위에 제4 일함수층과 제5 일함수층을 형성하는 단계를 더 포함하고, 상기 제3 일함수층은 상기 제1 일함수층과 상기 제4 일함수층 사이에 그리고 상기 제2 일함수층과 상기 제5 일함수층 사이에 있는, 반도체 디바이스 형성 방법.
18. 반도체 디바이스에 있어서,
기판 위로 돌출하는 제1 핀, 제2 핀, 및 상기 제1 핀과 상기 제2 핀 사이의 제3 핀과,
상기 제1 핀, 상기 제2 핀, 및 상기 제3 핀 위의 게이트 유전체층과,
상기 게이트 유전체층 위에서 상기 게이트 유전체층과 접촉하며, 상기 제1 핀의 제1 측벽과 제1 상부면을 따라 연장되는 제1 일함수층과,
상기 게이트 유전체층 위에서 상기 게이트 유전체층과 접촉하며, 상기 제2 핀의 제2 측벽과 제2 상부면을 따라 연장되는 제2 일함수층으로서, 상기 제1 일함수층과 상기 제2 일함수층은 상이한 재료를 포함하는, 상기 제2 일함수층과,
상기 제1 핀 위의 제1 게이트 전극, 상기 제2 핀 위의 제2 게이트 전극, 및 상기 제3 핀 위의 제3 게이트 전극을 포함하는, 반도체 디바이스.
19. 제18항에 있어서, 상기 제1 일함수층은 상기 제3 핀의 제1 측벽을 따라 연장되고, 상기 제2 일함수층은 상기 제3 핀의 제1 측벽의 반대편인 상기 제3 핀의 제2 측벽을 따라 연장되는, 반도체 디바이스.
20. 제19항에 있어서, 상기 제1 일함수층은 상기 제3 핀의 상부면의 제1 부분을 따라 연장되고, 상기 제2 일함수층은 상기 제3 핀의 상부면의 제2 부분을 따라 연장되는, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판 위로 돌출하는 제1 핀, 제2 핀, 및 상기 제1 핀과 상기 제2 핀 사이의 제3 핀과,
    상기 제1 핀, 상기 제2 핀, 및 상기 제3 핀 위의 게이트 유전체층과,
    상기 게이트 유전체층 위에서 상기 게이트 유전체층과 접촉하며, 상기 제1 핀의 제1 측벽과 제1 상부면을 따라 연장되는 제1 일함수층과,
    상기 게이트 유전체층 위에서 상기 게이트 유전체층과 접촉하며, 상기 제2 핀의 제2 측벽과 제2 상부면을 따라 연장되는 제2 일함수층과,
    상기 제1 핀 위의 제1 게이트 전극, 상기 제2 핀 위의 제2 게이트 전극, 및 상기 제3 핀 위의 제3 게이트 전극
    을 포함하고,
    상기 제1 게이트 전극, 상기 제2 게이트 전극 및 상기 제3 게이트 전극은 유전체 커트 패턴에 의해 분리되는 것인, 반도체 디바이스.
  2. 제1항에 있어서, 상기 제1 일함수층은 상기 제3 핀의 제1 측벽을 따라 연장되고, 상기 제2 일함수층은 상기 제3 핀의 제1 측벽의 반대편인 상기 제3 핀의 제2 측벽을 따라 연장되는, 반도체 디바이스.
  3. 제2항에 있어서, 상기 제1 일함수층은 상기 제3 핀의 상부면의 제1 부분을 따라 연장되고, 상기 제2 일함수층은 상기 제3 핀의 상부면의 제2 부분을 따라 연장되는, 반도체 디바이스.
  4. 제1항에 있어서, 상기 제1 일함수층과 상기 제2 일함수층은 상이한 재료를 포함하는, 반도체 디바이스.
  5. 제1항에 있어서, 상기 제1 일함수층과 상기 제2 일함수층은 N타입 일함수층 또는 P타입 일함수층인, 반도체 디바이스.
  6. 제1항에 있어서, 상기 제1 일함수층과 상기 제2 일함수층 위로 연장되는 제3 일함수층을 더 포함하는, 반도체 디바이스.
  7. 제6항에 있어서,
    상기 제3 일함수층은 상기 제1 일함수층 및 상기 제2 일함수층과는 상이한 타입의 일함수층인, 반도체 디바이스.
  8. 제6항에 있어서,
    상기 제1 일함수층, 상기 제2 일함수층, 및 상기 제3 일함수층은 동일한 타입의 일함수층인, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    기판 위로 돌출하는 핀과,
    상기 핀 위의 제1 금속 게이트, 제2 금속 게이트, 및 상기 제1 금속 게이트와 상기 제2 금속 게이트 사이의 제3 금속 게이트와,
    상기 제1 금속 게이트, 상기 제2 금속 게이트 및 상기 제3 금속 게이트를 둘러싸는 유전체층과
    상기 제1 금속 게이트의 측벽들과 바닥부를 따라, 그리고 상기 제3 금속 게이트의 제1 측벽과 상기 제3 금속 게이트의 바닥부의 제1 영역을 따라 연장되는 제1 일함수층과,
    상기 제2 금속 게이트의 측벽들과 바닥부를 따라, 그리고 상기 제3 금속 게이트의 제2 측벽과 상기 제3 금속 게이트의 바닥부의 제2 영역을 따라 연장되는 제2 일함수층과,
    상기 제1 일함수층과 상기 제2 일함수층을 따라 연장되는 제3 일함수층
    을 포함하는, 반도체 디바이스.
  10. 반도체 디바이스에 있어서,
    기판 위로 돌출하는 제1 핀, 제2 핀, 및 상기 제1 핀과 상기 제2 핀 사이의 제3 핀과,
    상기 제1 핀, 상기 제2 핀, 및 상기 제3 핀 위의 유전체층과,
    상기 유전체층 위에서 상기 유전체층과 접촉하며, 상기 제1 핀의 제1 측벽과 제1 상부면을 따라 연장되는 제1 일함수층과,
    상기 유전체층 위에서 상기 유전체층과 접촉하며, 상기 제2 핀의 제2 측벽과 제2 상부면을 따라 연장되는 제2 일함수층- 상기 제1 일함수층은 상기 제3 핀의 제3 측벽을 따라 그리고 상기 제3 핀의 제3 상부면의 제1 부분을 따라 연장되고, 상기 제2 일함수층은 상기 제3 핀의 제4 측벽을 따라 그리고 상기 제3 핀의 제3 상부면의 제2 부분을 따라 연장됨 -과
    상기 제1 핀 위의 제1 게이트 구조물, 상기 제2 핀 위의 제2 게이트 구조물, 및 상기 제3 핀 위의 제3 게이트 구조물
    을 포함하고,
    상기 제1 게이트 구조물, 상기 제2 게이트 구조물 및 상기 제3 게이트 구조물은 유전체 커트 패턴에 의해 분리되는 것인, 반도체 디바이스.
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