KR102417179B1 - 다치형 문턱 전압을 갖는 반도체 소자 - Google Patents

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Abstract

본 발명의 반도체 소자는 반도체 기판 상에 한정된 복수개의 활성 영역들과, 활성 영역들 상에 각각 서로 떨어져 형성된 복수개의 게이트 구조체들과, 게이트 구조체들의 양측의 반도체 기판에 형성된 소스/드레인 영역들을 포함한다. 복수개의 게이트 구조체들은 반도체 기판 상에 고유전층들, 서로 다른 두께를 갖는 제1 일함수 금속층들, 제1 일함수 금속층들보다 일함수가 낮은 제2 일함수 금속층들, 및 게이트 금속층들이 순차적으로 적층된 구조를 포함한다. 제1 일함수 금속층들중 가장 두꺼운 제1 일함수 금속층을 포함하는 게이트 구조체는 고유전층 상에 불순물 원소를 포함하는 캡핑층을 더 포함한다.

Description

다치형 문턱 전압을 갖는 반도체 소자{semiconductor device having multithreshold voltage}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로서, 보다 상세하게는 다치형 문턱 전압(multithreshold voltage)을 갖는 반도체 소자에 관한 것이다.
반도체 소자는 다양한 기능을 수행하기 위하여 복수의 문턱 전압들, 즉 다치형 문턱 전압을 갖는 복수개의 모스 트랜지스터들이 필요할 수 있다. 다치형 문턱 전압을 구현하기 위하여. 기판 상에 제조 공정의 영향 없이 일함수(work function)가 다른 복수개의 게이트 구조체들을 신뢰성 있게 형성하는 것이 필요하다.
본 발명의 기술적 사상이 해결하려는 과제는 제조 공정의 영향 없이 신뢰성 있게 일함수가 서로 다른 게이트 구조체들을 마련함으로써 다치형 문턱 전압을 구현할 수 있는 반도체 소자를 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 반도체 소자는 반도체 기판 상에 한정된 복수개의 활성 영역들과, 상기 활성 영역들 상에 각각 서로 떨어져 형성된 복수개의 게이트 구조체들과, 상기 게이트 구조체들의 양측의 상기 반도체 기판에 형성된 소스/드레인 영역들을 포함한다. 상기 복수개의 게이트 구조체들은 상기 반도체 기판 상에 고유전층들, 서로 다른 두께를 갖는 제1 일함수 금속층들, 상기 제1 일함수 금속층들보다 일함수가 낮은 제2 일함수 금속층들, 및 게이트 금속층들이 순차적으로 적층된 구조를 포함한다. 상기 제1 일함수 금속층들중 가장 두꺼운 제1 일함수 금속층을 포함하는 게이트 구조체는 상기 고유전층 상에 불순물 원소를 포함하는 캡핑층이 더 형성되어 있다.
본 발명의 기술적 사상의 일 실시예에 반도체 소자는 제1 내지 제3 활성 영역들을 포함하는 반도체 기판; 상기 제1 활성 영역 상에 배치되고, 제1 고유전층, 제1 일함수 금속층, 상기 제1 일함수 금속층보다 일함수가 낮은 제2 일함수 금속층, 및 제1 게이트 금속층이 순차적으로 적층된 제1 게이트 구조체를 포함한다.
반도체 소자는 상기 제2 활성 영역 상에 배치되고, 상기 제1 고유전층과 동일 물질의 제2 고유전층, 상기 제1 일함수 금속층과 동일 물질로 상기 제1 일함수 금속층보다 두꺼운 제3 일함수 금속층, 상기 제2 일함수 금속층과 동일 물질의 제4 일함수 금속층, 및 제2 게이트 금속층이 순차적으로 적층된 제2 게이트 구조체를 포함한다.
반도체 소자는 상기 제3 활성 영역 상에 배치되고, 상기 제2 고유전층과 동일 물질의 제3 고유전층, 불순물 원소를 포함하는 캡핑층, 상기 제3 일함수 금속층과 동일 물질로 상기 제3 일함수 금속층보다 두꺼운 제5 일함수 금속층, 상기 제4 일함수 금속층과 동일 물질의 제6 일함수 금속층, 및 제3 게이트 금속층이 순차적으로 적층된 제3 게이트 구조체; 및 상기 제1 내지 제3 게이트 구조체들 각각 양측의 상기 반도체 기판에 형성된 소스/드레인 영역들을 포함한다.
본 발명의 기술적 사상의 일 실시예에 반도체 소자는 제1 핀형 활성 영역과, 상기 제1 핀형 활성 영역 상에 형성된 제1 트렌치와, 상기 제1 트렌치의 내벽 상에 형성된 제1 고유전층과, 상기 제1 트렌치 내에 상기 제1 고유전층 상에 형성된 제1 일함수 금속층과, 상기 제1 일함수 금속층 상에 상기 제1 일함수 금속층보다 낮은 일함수를 갖는 제2 일함수 금속층을 포함하는 제1 트랜지스터를 포함한다.
반도체 소자는 제2 핀형 활성 영역과, 상기 제2 핀형 활성 영역 상에 형성된 제2 트렌치와, 상기 제2 트렌치의 내벽 상에 형성된 제2 고유전층과, 상기 제2 트렌치 내에 상기 제2 고유전층 상에 형성되고 상기 제1 일함수 금속층보다 두껍게 형성된 제3 일함수 금속층과, 상기 제3 일함수 금속층 상에 상기 제3 일함수 금속층보다 낮은 일함수를 갖는 제4 일함수 금속층을 포함하는 제2 트랜지스터를 포함한다.
반도체 소자는 제3 핀형 활성 영역과, 상기 제3 핀형 활성 영역 상에 형성된 제3 트렌치와, 상기 제3 트렌치의 내벽 상에 형성된 제3 고유전층과, 상기 제3 트렌치 내에 상기 제3 고유전층 상에 형성되고 불순물 원소를 포함하는 캡핑층; 상기 캡핑층 상에 상기 제3 일함수 금속층보다 두껍게 형성된 제5 일함수 금속층과, 상기 제5 일함수 금속층 상에 상기 제5 일함수 금속층보다 낮은 일함수를 갖는 제6 일함수 금속층을 포함하는 제3 트랜지스터를 포함한다.
본 발명의 기술적 사상의 반도체 소자는 기판 상에 복수개의 게이트 구조체들을 포함하고 일함수가 높은 게이트 구조체의 고유전층 상에 불순물, 예컨대 실리콘을 함유한 캡핑층을 더 포함한다.
이에 따라, 본 발명의 기술적 사상의 반도체 소자는 게이트 구조체들을 형성할 때의 사진식각 공정이나 열처리 공정의 제조 공정의 영향없이 일함수가 다른 게이트 구조체를 형성함으로써 다치형 문턱 전압을 얻을 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 단면도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 단면도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 단면도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 단면도이다.
도 5 및 도 6은 각각 도 4의 제1 트랜지스터 및 제4 트랜지스터를 도시한 사시도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 단면도이다.
도 8은 본 발명의 기술적 사상에 의한 반도체 소자의 게이트 적층 배열을 설명하기 위한 단면도이다.
도 9는 본 발명의 기술적 사상에 의한 반도체 소자의 게이트 적층 배열을 설명하기 위한 단면도이다.
도 10은 본 발명의 기술적 사상에 의한 반도체 소자의 게이트 적층 배열을 설명하기 위한 단면도이다.
도 11은 본 발명의 기술적 사상에 의한 반도체 소자의 게이트 적층 배열을 설명하기 위한 단면도이다.
도 12 내지 도 21은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계의 단면도들이다.
도 22 내지 도 26은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계의 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
첨부 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다 (예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다).
예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판 상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판 상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
상세한 설명에서 제1, 제2 등이 편의상 다양한 소자, 구성 요소 및/또는 섹션들(또는 영역들)을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들(또는 영역들)은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다.
따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다. 아울러서, 상세한 설명에서 제1, 제2 등의 구성 요소는 설명의 편의를 위하여 나누어 설명하는 것이어서 청구범위의 제1 및 제2 등의 구성 요소에 바로 대응되지 않을 수 있다.
본 발명의 실시예들에서 게이트 구조체를 구성하는 금속 게이트 전극의 유효 일함수(effective work function)는 금속 게이트 전극을 이루는 물질들의 종류 및 제조 공정에 의해 결정(또는 조절)되는 파라미터로서, 트랜지스터, 즉 모스 트랜지스터의 문턱 전압(threshold voltage)에 영향을 줄 수 있다.
또한, 특정 물질(즉, 금속층)의 일함수(work function)는, 물질 내의 전자가 초기에 페르미 레벨에 위치한 경우, 그 전자를 물질의 원자(원소)로부터 진공으로 방출시키는데 필요한 에너지의 값으로서 물질의 고유 속성을 의미하며 트랜지스터의 문턱 전압에 영향을 줄 수 있다. 따라서, 이하의 설명에서 유효 일함수 및 일함수는 같은 의미로 사용될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 단면도이다.
구체적으로, 반도체 소자(SD1)는 유효 일함수가 서로 달라 이에 따라 문턱 전압이 다른 복수개의 트랜지스터들(TR1-TR4)을 포함할 수 있다. 반도체 소자(SD1)는 집적 회로 반도체 소자일 수 있다. 본 실시예에서는 반도체 소자(SD1)는 편의상 4개의 트랜지스터들(TR1-TR4)을 포함하는 것으로 설명하지만, 반도체 소자(SD1)는 더 적은 또는 더 많은 수의 트랜지스터들을 포함할 수 있다.
트랜지스터들(TR1-TR4)은 모스 트랜지스터일 수 있다. 트랜지스터들(TR1-TR4)은 평판형 트랜지스터일 수 있다. 트랜지스터들(TR1-TR4)은 설명의 편의상 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)로 분류할 수 있다.
트랜지스터들(TR1-TR4)은 반도체 기판(100)에 구현될 수 있다. 반도체 기판(100)은 단결정 실리콘 기판일 수 있다. 반도체 기판(100)은 실리콘-온- 인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 반도체 기판(100)은 제1 도전형(예컨대 P형) 또는 제1 도전형과 반대의 제2 도전형(N형)의 웰 영역을 포함할 수도 있다.
제1 트랜지스터(TR1)는 반도체 기판(100)의 제1 활성 영역(ACT1) 상에 배치된 제1 게이트 구조체(GS1) 및 제1 게이트 구조체(GS1) 양측의 반도체 기판(100)에 형성된 제1 소스/드레인 영역(103)을 포함할 수 있다.
제1 활성 영역(ACT1)은 제1 소자 분리층(101)에 의해 정의될 수 있다. 제1 게이트 구조체(GS1)는 제1 계면층(115), 제1 고유전층(130), 제1 일함수 금속층(140), 제2 일함수 금속층(150) 및 제1 게이트 금속층(160)을 포함할 수 있다. 제1 일함수 금속층(140), 제2 일함수 금속층(150) 및 제1 게이트 금속층(160)은 제1 금속 게이트 전극(GE1)을 구성한다.
제1 게이트 구조체(GS1)는 제1 금속 게이트 전극(GE1), 제1 금속 게이트 전극(GE1)과 제1 활성 영역(ACT1) 사이에 적층된 제1 계면층(115)과 제1 고유전층(130)을 포함할 수 있다. 제2 일함수 금속층(150)은 제1 일함수 금속층(140)보다 일함수가 낮은 물질일 수 있다.
제2 트랜지스터(TR2)는 반도체 기판(100)의 제2 활성 영역(ACT2) 상에 배치된 제2 게이트 구조체(GS2) 및 제2 게이트 구조체(GS2) 양측의 반도체 기판(100)에 형성된 제2 소스/드레인 영역(203)을 포함할 수 있다.
제2 활성 영역(ACT2)은 제2 소자 분리층(201)에 의해 정의될 수 있다. 제2 게이트 구조체(GS2)는 제2 계면층(215), 제2 고유전층(230), 제3 일함수 금속층(240), 제4 일함수 금속층(250) 및 제2 게이트 금속층(260)을 포함할 수 있다. 제3 일함수 금속층(240), 제4 일함수 금속층(250) 및 제2 게이트 금속층(260)은 제2 금속 게이트 전극(GE2)을 구성한다.
제2 게이트 구조체(GS2)는 제2 금속 게이트 전극(GE2), 제2 금속 게이트 전극(GE2)과 제2 활성 영역(ACT2) 사이에 적층된 제2 계면층(215)과 제2 고유전층(230)을 포함할 수 있다. 제4 일함수 금속층(250)은 제3 일함수 금속층(240)보다 일함수가 낮은 물질일 수 있다.
제3 트랜지스터(TR3)는 반도체 기판(100)의 제3 활성 영역(ACT3) 상에 배치된 제3 게이트 구조체(GS3) 및 제3 게이트 구조체(GS3) 양측의 반도체 기판(100)에 형성된 제3 소스/드레인 영역(303)을 포함할 수 있다.
제3 활성 영역(ACT3)은 제2 소자 분리층(301)에 의해 정의될 수 있다. 제3 게이트 구조체(GS3)는 제3 계면층(315), 제3 고유전층(330), 제5 일함수 금속층(340), 제6 일함수 금속층(350) 및 제3 게이트 금속층(360)을 포함할 수 있다. 제5 일함수 금속층(340), 제6 일함수 금속층(350) 및 제3 게이트 금속층(360)은 제3 금속 게이트 전극(GE3)을 구성한다.
제3 게이트 구조체(GS3)는 제3 금속 게이트 전극(GE3), 제3 금속 게이트 전극(GE3)과 제3 활성 영역(ACT3) 사이에 적층된 제3 계면층(315)과 제3 고유전층(330)을 포함할 수 있다. 제6 일함수 금속층(350)은 제5 일함수 금속층(340)보다 일함수가 낮은 물질일 수 있다.
제4 트랜지스터(TR4)는 반도체 기판(100)의 제4 활성 영역(ACT4) 상에 배치된 제4 게이트 구조체(GS4) 및 제4 게이트 구조체(GS4) 양측의 반도체 기판(100)에 형성된 제4 소스/드레인 영역(403)을 포함할 수 있다.
제4 활성 영역(ACT4)은 제4 소자 분리층(401)에 의해 정의될 수 있다. 제4 게이트 구조체(GS4)는 제4 계면층(415), 제4 고유전층(430), 캡핑층(435), 제7 일함수 금속층(440), 제8 일함수 금속층(450) 및 제4 게이트 금속층(460)을 포함할 수 있다. 캡핑층(435), 제7 일함수 금속층(440), 제8 일함수 금속층(450) 및 제4 게이트 금속층(460)은 제4 금속 게이트 전극(GE4)을 구성한다.
캡핑층(435)은 제4 고유전층(430) 상에 위치하여 제조 공정, 예컨대 식각 공정, 사진 공정, 열처리 공정에서 외부로부터 주입되는 불순물로부터 제4 고유전층(430)을 보호할수 있다. 캡핑층(435)은 제7 일함수 금속층(440)과 동일한 금속에 불순물 원소, 예컨대 실리콘 원소가 더 포함되어 구성될 수 있다.
캡핑층(435)으로 인하여 제4 고유전층(430)은 나머지 제1 내지 제3 고유전층(130, 230, 330)보다 질소 농도가 낮을 수 있다. 캡핑층(435)은 제4 금속 게이트 전극(GE4)의 일함수에 영향을 주는 것을 피하기 위하여 얇은 두께로 형성될 수 있다.
제4 게이트 구조체(GS4)는 제4 금속 게이트 전극(GE4), 제4 금속 게이트 전극(GE4)과 제4 활성 영역(ACT4) 사이에 적층된 제4 계면층(415)과 제4 고유전층(430)을 포함할 수 있다. 제8 일함수 금속층(450)은 제7 일함수 금속층(440)보다 일함수가 낮은 물질일 수 있다.
제1 내지 제4 활성 영역(ACT1-ACT4)은 반도체 기판(100)의 표면과 인접하여 형성되므로 플래너 활성 영역이라 칭할 수 있다. 제1 내지 제4 계면층(115, 215, 315, 415, interface layer)은 필요에 따라 형성하지 않을 수 있다. 제1 내지 제4 계면층(115, 215, 315, 415, interface layer)은 유전 상수가 9 이하인 저유전 물질로 형성될 수 있다. 예를 들어, 제1 내지 제4 계면층(115, 215, 315, 415)은 실리콘 산화막 또는 실리콘 산질화막일 수 있다. 제1 내지 제4 계면층(115, 215, 315, 415)은 반도체 기판(100)과 제1 내지 제4 고유전층(130, 230, 330, 430) 사이의 계면 결함을 줄일 수 있다.
일 실시예에서, 제1 내지 제4 고유전층(130, 230, 330, 430)은 실리콘 산화물보다 큰 유전 상수를 갖는 고유전 물질로 형성될 수 있다. 일 실시예에서, 제1 내지 제4 고유전층(130, 230, 330, 430)은 유전 상수가 7 이상의 물질일 수 있다. 제1 내지 제4 고유전층(130, 230, 330, 430)은 제1 내지 제4 계면층(115, 215, 315, 415)보다 두껍게 형성될 수 있다.
제1 내지 제4 고유전층(130, 230, 330, 430)은 금속 산화물, 금속 실리케이트 또는 금속 실리케이트 질화물 등을 포함할 수 있다. 금속 산화물은 하프늄(Hf), 알루미늄(Al), 란탄늄(La), 지르코늄(Zr), 티타늄, 탄탈륨 등의 금속을 함유하는 산화물을 포함한다. 예컨대, 금속 산화물은 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3), 란탄늄 산화물(La2O3), 지르코늄 산화물(ZrO2), 티타늄 산화물, 탄탈륨 산화물 또는 이들 재료들의 조합을 포함할 수 있다.
금속 실리케이트는 하프늄(Hf), 지르코늄(Zr) 등의 금속을 함유하는 실리케이트를 포함한다. 예컨대, 금속 실리케이트는 하프늄 실리케이트(Hafnium silicate, HfSiO), 지르코늄 실리케이트(Zirconium silicate, ZrSiO) 또는 이들의 조합을 포함할 수 있다. 금속 실리케이트 질화물은 하프늄(Hf), 지르코늄(Zr) 등의 금속을 함유하는 실리케이트를 포함한다. 예컨대, 금속 실리케이트 질화물은 하프늄 실리케이트질화물(HfSiON), 지르코늄 실리케이트질화물(ZrSiON) 또는 이들의 조합을 포함할 수 있다.
제1, 제3, 제5 및 제7 일함수 금속층(140, 240, 340, 440)은 제1 도전형(즉 P형)의 일함수 금속층일 수 있다. 제1, 제3, 제5 및 제7 일함수 금속층(140, 240, 340, 440)은 제2, 제4, 제6 및 제8 일함수 금속층(150, 250, 350, 450)보다 일함수가 높은 물질일 수 있다.
일 실시예에서, 제1, 제3, 제5 및 제7 일함수 금속층(140, 240, 340, 440)은 약 4.7eV 내지 약 5.2eV의 일함수를 갖는 금속 물질로 형성될 수 있다. 제1, 제3, 제5 및 제7 일함수 금속층(140, 240, 340, 440)은 티타늄, 탄탈륨, 네오비윰(Nb), 몰리브덴(Mo). 텅스텐(W) 등과 같은 금속을 포함하는 금속 질화물(metal nitride), 금속 산 질화물(metal oxynitride), 금속 산 카바이드(metal oxycarbide), 금속 산 질화물 카바이드(metal oxynitride carbide)를 포함할 수 있다.
제2, 제4, 제6 및 제8 일함수 금속층(150, 250, 350, 450)은 제2 도전형(즉 N형)의 일함수 금속층일 수 있다. 제2, 제4, 제6 및 제8 일함수 금속층(150, 250, 350, 450)은 제1, 제3, 제5 및 제7 일함수 금속층(140, 240, 340, 440)보다 일함수가 낮은 물질일 수 있다. 일 실시예에서, 제2, 제4, 제6 및 제8 일함수 금속층(150, 250, 350, 450)은 약 3.9eV 내지 약 4.4eV의 일함수를 갖는 금속 물질로 형성될 수 있다.
일 실시예에서, 제2, 제4, 제6 및 제8 일함수 금속층(150, 250, 350, 450)은 알루미늄(Al)을 포함하는 도전 물질로 형성될 수 있다. 예를 들어, 제2, 제4, 제6 및 제8 일함수 금속층(150, 250, 350, 450)은 금속 알루미나이드(metal aluminide), 금속 알루미늄 카바이드(metal aluminum carbide) 또는 금속 알루미늄 나이트라이드(metal aluminum nitride)로 형성될 수 있다. 제2, 제4, 제6 및 제8 일함수 금속층(150, 250, 350, 450)은 TiAl, TiAlC, TiAlN, TaAlC, TaAlN 등으로 형성할 수 있다.
제1 내지 제4 게이트 금속층(160, 260, 360, 460)은 비저항이 낮은 물질, 예컨대 금속층으로 형성될 수 있다. 일 실시예에서, 제1 내지 제4 게이트 금속층들(160, 260, 360, 460)은 티타늄 질화물(TiN), 텅스텐(W), 또는 티타늄 질화물(TiN)과 텅스텐(W)의 적층 구조로 형성될 수 있다. 일 실시예에서, 바람직하게는 제1 내지 제4 게이트 금속층들(160, 260, 360, 460)은 티타늄 질화물(TiN)로 형성될 수 있다.
반도체 소자(SD1)는 제2, 제4, 제6 및 제8 일함수 금속층(150, 250, 350, 450)의 두께를 동일하게 하고, 제1, 제3, 제5 및 제7 일함수 금속층(140, 240, 340, 440)의 두께를 조절할 수 있다. 예컨대, 제3 일함수 금속층(240)의 두께(W2)는 제1 일함수 금속층(140)의 두께(W1)보다 두께가 클 수 있다. 제5 일함수 금속층(340)의 두께(W3)는 제3 일함수 금속층(240)의 두께(W2)보다 클 수 있다. 제7 일함수 금속층(440)의 두께(W4)는 제5 일함수 금속층(340)의 두께(W3)보다 클 수 있다.
이에 따라, 반도체 소자(SD1)는 제1, 제3, 제5 및 제7 일함수 금속층(140, 240, 340, 440)은 두께를 다르게 함으로써 서로 다른 유효 일함수(effective work function)를 갖도록 할 수 있다. 이를 통해서, 반도체 소자(SD1)는 제1 내지 제4 트랜지스터들(TR1-TR4)은 문턱 전압이 서로 다를 수 있다.
일 실시예에서, 반도체 소자(SD1)는 제1, 제3, 제5 및 제7 일함수 금속층(140, 240, 340, 440)은 두께를 다르게 함으로써 제1 금속 게이트 전극(GE1), 제2 금속 게이트 전극(GE2), 제3 금속 게이트 전극(GE3), 및 제4 금속 게이트 전극(GE4) 순으로 유효 일함수가 커질 수 있다. 다시 말해, 유효 일함수는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)의 순서로 증가할 수 있다.
일 실시예에서, 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)가 제2 도전형, 즉 N형 트랜지스터일 경우, 문턱 전압은 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)의 순서로 증가할 수 있다.
일 실시예에서, 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)가 제1 도전형, 즉 P형 트랜지스터일 경우, 문턱 전압은 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)의 순서로 감소할 수 있다.
일 실시예에서 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 제2 도전형, 즉 N형 트랜지스터일 수 있다. 이렇게 될 경우, 제1 트랜지스터(TR1)는 제2 트랜지스터(TR2)보다 유효 일함수가 낮아 문턱 전압이 낮을 수 있다. 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)는 제2 도전형과 반대의 제1 도전형, 즉 P형 트랜지스터일 수 있다. 이렇게 될 경우, 제4 트랜지스터(TR4)는 제3 트랜지스터(TR3)보다 유효 일함수가 높아 문턱 전압이 낮을 수 있다.
한편, 앞서 설명한 바와 같이 본 발명은 제1, 제3, 제5 및 제7 일함수 금속층(140, 240, 340, 440)의 두께에 따라 제1 내지 제4 금속 게이트 전극(GE1-GE4)의 유효 일함수를 조절한다. 예들 들어, 제1, 제3, 제5 및 제7 일함수 금속층(140, 240, 340, 440)의 두께에 따른 일함수의 변화량을 10mV/Å 라고 가정할 때, 작은 50mV 만큼의 문턱전압을 변경시키려면, 제1, 제3, 제5 및 제7 일함수 금속층(140, 240, 340, 440)의 두께를 5Å만큼 변경시켜야 한다.
예컨대, 제3 트랜지스터(TR3)와 제4 트랜지스터(TR4) 사이의 문턱 전압의 차이가 50mV가 되려면, 다른 조건이 동일하다는 가정 하에, 제3 트랜지스터(TR3)와 제4 트랜지스터(TR4) 사이의 제5 일함수 금속층(340)과 제7 일함수 금속층(440)의 두께 차이가 5Å이어야 한다. 그런데, 제5 일함수 금속층(340)과 제7 일함수 금속층(440)의 두께 차이는 상당히 작아서 제조 공정, 예컨대 사진 식각 공정이나 열처리 공정시에 제3 고유전층(330)이나 제4 고유전층(430)이 손상될 수 있다.
특히, 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)가 제1 도전형, 즉 P형 트랜지스터일 경우, 제7 일함수 금속층(440)의 두께가 가장 두꺼워 유효 일함수가 높고 문턱 전압이 가장 낮을 수 있다. 반도체 소자(SD1)가 고집적화되어 얇은 제4 고유전층(430)에 높은 전기장이 인가되기 때문에 NBTI(Negative Bias Temperature Instability) 특성이 열화될 수 있다.
이에 따라, 본 발명의 반도체 소자(SD1)에서는 제1, 제3, 제5 및 제7 일함수 금속층(140, 240, 340, 440)중 가장 두꺼운 제7 일함수 금속층(440)의 하부 및 제4 고유전층(430) 상에 제조 공정에서 제4 고유전층(430)을 보호하고 NBTI 신뢰성을 향상시킬 수 있는 캡핑층(435)을 구비할 수 있다.
일 실시예에서, 캡핑층(435)은 제4 금속 게이트 전극(GE4)의 일함수에 영향을 주는 것을 피하기 위하여 얇은 두께, 예컨대 수나노미터의 두께로 형성될 수 있다. 일 실시예에서, 캡핑층(435)은 제4 금속 게이트 전극(GE4)의 일함수에 영향을 주는 것을 피하기 위하여 얇은 두께, 예컨대 1 나노미터 내지 2 나노미터의 두께로 형성될 수 있다. 캡핑층(435)은 앞서 설명한 바와 같이 제7 일함수 금속층(440)과 동일한 금속층에 불순물 원소, 예컨대 실리콘 원소가 더 포함되어 구성될 수 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 단면도이다.
구체적으로, 도 2의 반도체 소자(SD2)는 도 1의 반도체 소자(SD1)와 비교할때 제4 트랜지스터(TR4-1)를 제외하고는 동일할 수 있다. 도 2의 반도체 소자(SD2)의 설명에서 도 1의 반도체 소자(SD1)와 동일한 내용은 간단히 설명하거나 생략한다.
반도체 소자(SD2)는 유효 일함수가 서로 달라 이에 따라 문턱 전압이 다른 복수개의 트랜지스터들(TR1-TR3, TR4-1)을 포함할 수 있다. 반도체 소자(SD2)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4-1)로 분류할 수 있다. 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3)는 도 1에서 설명한 바와 동일하므로 생략한다.
제4 트랜지스터(TR4-1)는 반도체 기판(100)의 제4 활성 영역(ACT4) 상에 배치된 제5 게이트 구조체(GS5) 및 제5 게이트 구조체(GS5) 양측의 반도체 기판(100)에 형성된 제4 소스/드레인 영역(403)을 포함할 수 있다.
제5 게이트 구조체(GS5)는 제4 계면층(415), 일함수 조절 물질이 도핑된 제4 고유전층(430a), 일함수 조절층(432), 캡핑층(435), 제7 일함수 금속층(440), 제8 일함수 금속층(450) 및 제4 게이트 금속층(460)을 포함할 수 있다. 일함수 조절층(432), 캡핑층(435), 제7 일함수 금속층(440), 제8 일함수 금속층(450) 및 제4 게이트 금속층(460)은 제5 금속 게이트 전극(GE5)을 구성한다.
일함수 조절층(432)에 포함된 일함수 조절 물질은 제4 고유전층(430a)으로 확산하여 제5 게이트 구조체(GS5)의 유효 일함수를 변화시켜 제4 트랜지스터(TR4-1)의 문턱 전압을 변조시킬 수 있다.
일실시예에서, 일함수 조절 물질은 비금속 계열 물질일 수 있으며, 예를 들어, 질소(N), 불소(F), 또는 탄소(C)를 포함할 수 있다. 일 실시예에서, 일함수 조절 물질은 금속 계열 물질일 수 있다. 일함수 조절 물질은 제4 고유전층(430a)에 포함된 금속 물질과는 다른 전기 음성도를 가지는 물질로 형성할 수 있다. 일함수 조절 물질은 Al, Mg, Ca, Sr, V, Nb, Sc, Y, 또는 란탄계(lanthanoid) 물질 또는 이들의 조합을 포함할 수 있다.
반도체 소자(SD2)는 제1, 제3, 제5 및 제7 일함수 금속층(140, 240, 340, 440)중 가장 두꺼운 제7 일함수 금속층(440)의 하부 및 제4 고유전층(430a) 상부에 제조 공정에서 제4 고유전층(430)을 보호하고 NBTI 신뢰성을 향상시킬 수 있는 캡핑층(435)을 구비할 수 있다. 아울러서, 반도체 소자(SD2)는 제4 고유전층(430a)에 일함수 조절 물질을 더 포함하여 제4 트랜지스터(TR4-1)의 유효 일함수를 조절하여 제1 내지 제4 트랜지스터들(TR1-TR3, TR4-1)의 문턱 전압을 용이하게 조절할 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 단면도이다.
구체적으로, 도 3의 반도체 소자(SD3)는 도 2의 반도체 소자(SD2)와 비교할때 제3 트랜지스터(TR3-1)를 제외하고는 동일할 수 있다. 도 3의 반도체 소자(SD3)의 설명에서 도 1 및 도 2의 반도체 소자(SD1, SD2)와 동일한 내용은 간단히 설명하거나 생략한다.
반도체 소자(SD2)는 유효 일함수가 서로 달라 이에 따라 문턱 전압이 다른 복수개의 트랜지스터들(TR1-TR2, TR3-1, TR4-1)을 포함할 수 있다. 반도체 소자(SD3)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3-1) 및 제4 트랜지스터(TR4-1)로 분류할 수 있다. 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제4 트랜지스터(TR4-1)는 도 1 및 도 2에서 설명한 바와 동일하므로 생략한다.
제3 트랜지스터(TR3-1)는 반도체 기판(100)의 제3 활성 영역(ACT3) 상에 배치된 제6 게이트 구조체(GS6) 및 제6 게이트 구조체(GS6) 양측의 반도체 기판(100)에 형성된 제3 소스/드레인 영역(303)을 포함할 수 있다.
제6 게이트 구조체(GS6)는 제3 계면층(315), 일함수 조절 물질이 도핑된 제3 고유전층(330a), 제5 일함수 금속층(340), 제6 일함수 금속층(350) 및 제3 게이트 금속층(360)을 포함할 수 있다. 제5 일함수 금속층(340), 제6 일함수 금속층(350) 및 제3 게이트 금속층(360)은 제6 금속 게이트 전극(GE6)을 구성한다.
제3 고유전층(330a)에 포함된 일함수 조절 물질은 제6 게이트 구조체(GS6)의 유효 일함수를 변화시켜 제3 트랜지스터(TR3-1)의 문턱 전압을 변조시킬 수 있다. 일함수 조절 물질은 도 2에서 설명한 바와 같으므로 생략할 수 있다. 도 3에서 일함수 조절 물질이 제3 고유전층(330a)에 포함된 것으로 도시되어 있으나. 필요에 따라 제1 및 제2 고유전층(130, 230)에도 포함될 수 있다.
반도체 소자(SD3)는 제3 고유전층(330a)에 일함수 조절 물질을 더 포함하여 제3 트랜지스터(TR3-1)의 유효 일함수를 조절하여 제1 내지 제4 트랜지스터들(TR1, TR2, TR3-1, TR4-1)의 문턱 전압을 용이하게 조절할 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 단면도이고, 도 5 및 도 6은 각각 도 4의 제1 트랜지스터 및 제4 트랜지스터를 도시한 사시도이다.
구체적으로, 도 4의 반도체 소자(SD4)는 도 1의 반도체 소자(SD1)와 비교할때 제1 내지 제4 트랜지스터들(TR1-TR4)이 핀형 트랜지스터들(FTR1-FTR4)인 것을 제외하고는 동일할 수 있다. 도 4의 반도체 소자(SD4)의 설명에서 도 1의 반도체 소자(SD1)와 동일한 내용은 간단히 설명하거나 생략한다.
반도체 소자(SD4)는 유효 일함수가 서로 달라 이에 따라 문턱 전압이 다른 복수개의 트랜지스터들(TR1-TR4)을 포함할 수 있다. 트랜지스터들(TR1-TR4)은 핀형 활성 영역(FACT1-FACT4) 상에 형성된 핀형 트랜지스터들(FTR1-FTR4)일 수 있다. 핀형 트랜지스터들(FTR1-FTR4)은 3차원 채널을 이용하는 트랜지스터들일 수 있다.
핀형 트랜지스터들(FTR1-FTR4)은 설명의 편의상 제1 핀형 트랜지스터(FTR1), 제2 핀형 트랜지스터(FTR2), 제3 핀형 트랜지스터(FTR3) 및 제4 핀형 트랜지스터(FTR4)로 분류할 수 있다.
제1 핀형 트랜지스터(FTR1)는 제1 핀형 활성 영역(FACT1) 상에 배치된 제1 게이트 구조체(GS1) 및 제1 게이트 구조체(GS1) 양측의 제1 핀형 활성 영역(FACT1)의 내부 또는 제1 핀형 활성 영역(FACT1) 상에 형성된 제1 소스/드레인 영역(103)을 포함할 수 있다.
제1 게이트 구조체(GS1)는 제1 층간 절연층(110) 및 제1 스페이서(111) 내부의 제1 트렌치(112) 내에 형성될 수 있다. 제1 게이트 구조체(GS1)는 제1 트렌치(112) 내에 형성된 제1 계면층(115), 제1 고유전층(130), 제1 일함수 금속층(140), 제2 일함수 금속층(150) 및 제1 게이트 금속층(160)을 포함할 수 있다.
제1 계면층(115)은 제1 핀형 활성 영역(FACT1)의 표면 및 제1 트렌치(112)의 바닥에 형성될 수 있다. 제1 고유전층(130)은 제1 계면층(115)의 상부 및 제1 트렌치(112)의 내벽에 형성될 수 있다. 제1 일함수 금속층(140)은 제1 트렌치(112) 내에서 제1 고유전층(130) 상에 형성될 수 있다.
제2 일함수 금속층(150)은 제1 일함수 금속층(140)보다 일함수가 낮은 물질로 제1 트렌치(112) 내에서 제1 일함수 금속층(140) 상에 형성될 수 있다. 제1 게이트 금속층(160)은 제1 트렌치(112) 내부를 매립하면서 제2 일함수 금속층(150) 상에 형성될 수 있다.
제1 일함수 금속층(140), 제2 일함수 금속층(150) 및 제1 게이트 금속층(160)은 제1 금속 게이트 전극(GE1)을 구성한다. 제1 계면층(115), 제1 고유전층(130), 제1 일함수 금속층(140) 및 제2 일함수 금속층(150)을 구성하는 물질은 앞서 설명하였으므로 생략한다.
반도체 소자(SD4)는 제2 핀형 트랜지스터(FTR2) 및 제3 핀형 트랜지스터(FTR3)를 포함할 수 있다. 제2 및 제3 핀형 트랜지스터(FTR2, FTR3)는 각각 제2 및 제3 핀형 활성 영역(FAC2, FACT3) 상에 배치된 제2 및 제3 게이트 구조체(GS2, GS3), 및 제2 및 제3 게이트 구조체(GS2, GS3) 양측의 제2 및 제3 핀형 활성 영역(FACT2, FACT3)의 내부 또는 제2 및 제3 핀형 활성 영역(FACT2, FACT3) 상에 형성된 제2 및 제3 소스/드레인 영역(203, 303)을 포함할 수 있다.
제2 및 제3 게이트 구조체(GS2, GS3)는 각각 제2 및 제3 층간 절연층(210, 310)과 제2 및 제3 스페이서(211, 311) 내부의 제2 및 제3 트렌치(212, 312) 내에 형성될 수 있다. 제2 및 제3 게이트 구조체(GS2, GS3)는 각각 제2 및 제3 트렌치(212, 312) 내에 형성된 제2 및 제3 계면층(115, 215), 제2 및 제3 고유전층(230, 330), 제3 및 제5 일함수 금속층(240, 340), 제4 및 제6 일함수 금속층(250, 350) 및, 제2 및 제3 게이트 금속층(260, 360)을 포함할 수 있다.
제2 및 제3 계면층(215, 315)은 각각 제2 및 제3 핀형 활성 영역(FACT2, FACT3)의 표면 및 제2 및 제3 트렌치(212, 312)의 바닥에 형성될 수 있다. 제2 및 제3 고유전층(230, 330)은 각각 제2 및 제3 계면층(215, 315)의 상부, 및 제2 및 제3 트렌치(212, 312)의 내벽에 형성될 수 있다. 제3 및 제5 일함수 금속층(240, 340)은 각각 제2 및 제3 트렌치(212, 312) 내에서 제2 및 제3 고유전층(230, 330) 상에 형성될 수 있다. 제4 및 제6 일함수 금속층(250, 350)은 각각 제3 및 제5 일함수 금속층(240, 340)보다 일함수가 낮은 물질로 제2 및 제3 트렌치(212, 312) 내에서 제3 및 제5 일함수 금속층(240, 340) 상에 형성될 수 있다. 제2 및 제3 게이트 금속층(260, 360)은 각각 제2 및 제3 트렌치(212, 312) 내부를 매립하면서 제4 및 제6 일함수 금속층(250, 350) 상에 형성될 수 있다.
제3 일함수 금속층(240), 제4 일함수 금속층(250) 및 제2 게이트 금속층(260)은 제2 금속 게이트 전극(GE2)을 구성한다. 제5 일함수 금속층(340), 제6 일함수 금속층(350) 및 제3 게이트 금속층(360)은 제3 금속 게이트 전극(GE3)을 구성한다. 제2 및 제3 계면층(215, 315), 제2 및 제3 고유전층(230, 330), 제3 및 제5 일함수 금속층(240, 340) 및 제4 및 제6 일함수 금속층(250, 350)을 구성하는 물질은 앞서 설명하였으므로 생략한다.
반도체 소자(SD4)는 제4 핀형 트랜지스터(FTR4)를 포함할 수 있다. 제4 핀형 트랜지스터(FTR4)는 제4 핀형 활성 영역(FAC4) 상에 배치된 제4 게이트 구조체(GS4), 및 제4 게이트 구조체(GS4) 양측의 제4 핀형 활성 영역(FACT4)의 내부 또는 제4 핀형 활성 영역(FACT4) 상에 형성된 제4 소스/드레인 영역(403)을 포함할 수 있다.
제4 게이트 구조체(GS4)는 제4 층간 절연층(4)과 제4 스페이서(411) 내부의 제4 트렌치(412) 내에 형성될 수 있다. 제4 게이트 구조체(GS4)는 제4 트렌치(412) 내에 형성된 제4 계면층(415), 제4 고유전층(430), 캡핑층(435), 제7 일함수 금속층(440), 제8 일함수 금속층(450) 및, 제4 게이트 금속층(460, 360)을 포함할 수 있다.
제4 계면층(415)은 제4 핀형 활성 영역(FACT4)의 표면 및 제4 트렌치(412)의 바닥에 형성될 수 있다. 제4 고유전층(430)은 제4 계면층(415)의 상부, 및 제4 트렌치(41)의 내벽에 형성될 수 있다. 캡핑층(435)은 제4 트렌치(412)의 내부에서 제4 고유전층(430) 상에 형성될 수 있다. 제7 일함수 금속층(440)은 제4 트렌치(412) 내에서 캡핑층(435) 상에 형성될 수 있다. 제8 일함수 금속층(450)은 제7 일함수 금속층(440)보다 일함수가 낮은 물질로 제4 트렌치(412, 312) 내에서 제7 일함수 금속층(440) 상에 형성될 수 있다. 제4 게이트 금속층(460)은 제4 트렌치(412) 내부를 매립하면서 제8 일함수 금속층(450) 상에 형성될 수 있다.
캡핑층(435), 제7 일함수 금속층(440), 제8 일함수 금속층(450) 및 제4 게이트 금속층(460)은 제4 금속 게이트 전극(GE4)을 구성한다. 제4 계면층(415), 제4 고유전층(430), 캡핑층(435), 제7 일함수 금속층(440), 및 제8 일함수 금속층(450, 350)을 구성하는 물질은 앞서 설명하였으므로 생략한다.
앞서의 제1 내지 제4 핀형 트랜지스터들(FTR1-FTR4)의 제1 내지 제4 게이트 금속층들(160, 260, 360, 460)은 비저항이 낮은 물질, 예컨대 금속층으로 형성될 수 있다. 제1 내지 제4 핀형 트랜지스터들(FTR1-FTR4)의 제1 내지 제4 게이트 금속층(160, 260, 360, 460)들은 각각 폭이 좁은 제1 내지 제4 트렌치(112, 212, 312, 412) 내에 형성될 수 있다.
일 실시예에서, 제1 내지 제4 핀형 트랜지스터들(FTR1- FTR4)의 제1 내지 제4 게이트 금속층들(160, 260, 360, 460)은 티타늄 질화물(TiN), 텅스텐(W), 또는 티타늄 질화물(TiN)과 텅스텐(W)의 적층 구조로 형성될 수 있다. 일 실시예에서, 바람직하게는 제1 내지 제4 핀형 트랜지스터들(FTR1- FTR4)의 제1 내지 제4 게이트 금속층들(160, 260, 360, 460)은 티타늄 질화물(TiN)로 형성될 수 있다.
이렇게 제1 내지 제4 핀형 트랜지스터들(FTR1-FTR4)의 제1 내지 제4 게이트 금속층들(160, 260, 360, 460)을 티타늄 질화물(TiN), 텅스텐(W), 또는 티타늄 질화물(TiN)과 텅스텐(W)의 적층 구조로 형성할 경우. 제1 내지 제4 핀형 트랜지스터들(FTR1- FTR4)의 제1 내지 제4 게이트 금속층들(160, 260, 360, 460)은 각각 제2 일함수 금속층(150), 제4 일함수 금속층(250), 제6 일함수 금속층(350), 및 제8 일함수 금속층(450)과의 접착 특성이 좋을 수 있다.
본 발명의 반도체 소자(SD4)는 제1, 제3, 제5 및 제7 일함수 금속층(140, 240, 340, 440)의 두께(W1-W4)에 따라 제1 내지 제4 금속 게이트 전극(GE1-GE4)의 유효 일함수를 조절한다. 제1, 제3, 제5 및 제7 일함수 금속층(140, 240, 340, 440)의 순서로 두께(W1-W4)가 두꺼울 수 있다.
아울러서, 반도체 소자(SD4)는 제1, 제3, 제5 및 제7 일함수 금속층(140, 240, 340, 440)중 가장 두꺼운 제7 일함수 금속층(440)의 하부 및 제4 고유전층(430) 상부에 제조 공정에서 제4 고유전층(430)을 보호하고 NBTI 특성을 향상시킬 수 있는 캡핑층(435)을 구비할 수 있다.
특히, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 제2 도전형, 즉 N형 트랜지스터이고, 제3 핀형 트랜지스터(FTR3) 및 제4 핀형 트랜지스터(FTR4)가 제1 도전형, 즉 P형 트랜지스터일 수 경우, 제7 일함수 금속층(440)의 두께가 가장 두꺼워 유효 일함수가 높고 문턱 전압이 가장 낮을 수 있다. 반도체 소자(SD4)가 고집적화될 경우, 얇은 제4 고유전층(430)에 높은 전기장이 인가되기 때문에 NBTI(Negative Bias Temperature Instability) 특성이 열화될 수 있다.
이에 따라, 본 발명의 반도체 소자(SD4)에서는 제1, 제3, 제5 및 제7 일함수 금속층(140, 240, 340, 440)중 가장 두꺼운 제7 일함수 금속층(440)의 하부 및 제4 고유전층(430) 상에 제조 공정에서 제4 고유전층(430)을 보호하고 NBTI 신뢰성을 향상시킬 수 있는 캡핑층(435)이 구비될 수 있다. 일 실시예에서, 캡핑층(435)은 제4 금속 게이트 전극(GE4)의 일함수에 영향을 주는 것을 피하기 위하여 얇은 두께, 예컨대 수나노미터의 두께로 형성될 수 있다. 일 실시예에서, 캡핑층(435)은 제4 금속 게이트 전극(GE4)의 일함수에 영향을 주는 것을 피하기 위하여 얇은 두께, 예컨대 1 나노미터 내지 2 나노미터의 두께로 형성될 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 도시한 단면도이다.
구체적으로, 도 7의 반도체 소자(SD5)는 도 4 내지 도 6의 반도체 소자(SD4)와 비교할때 제4 핀형 트랜지스터(FTR4-1)를 제외하고는 동일할 수 있다. 도 7의 반도체 소자(SD5)의 설명에서 도 4 내지 도 6의 반도체 소자(SD4)와 동일한 내용은 간단히 설명하거나 생략한다.
반도체 소자(SD5)는 유효 일함수가 서로 달라 이에 따라 문턱 전압이 다른 복수개의 핀형 트랜지스터들(FTR1-FTR3, FTR4-1)을 포함할 수 있다. 반도체 소자(SD5)는 제1 핀형 트랜지스터(FTR1), 제2 핀형 트랜지스터(FTR2), 제3 핀형 트랜지스터(FTR3) 및 제4 핀형 트랜지스터(FTR4-1)로 분류할 수 있다. 제1 핀형 트랜지스터(FTR1), 제2 핀형 트랜지스터(FTR2), 제3 핀형 트랜지스터(FTR3)는 도 4 내지 도 6에서 설명한 바와 동일하므로 생략한다.
제4 핀형 트랜지스터(FTR4-1)는 제4 핀형 활성 영역(FACT4) 상에 배치된 제5 게이트 구조체(GS5) 및 제5 게이트 구조체(GS5) 양측의 제4 핀형 활성 영역(FACT4)에 형성된 제4 소스/드레인 영역(403)을 포함할 수 있다.
제5 게이트 구조체(GS5)는 제4 계면층(415), 일함수 조절 물질이 도핑된 제4 고유전층(430a), 일함수 조절층(432), 캡핑층(435), 제7 일함수 금속층(440), 제8 일함수 금속층(450) 및 제4 게이트 금속층(460)을 포함할 수 있다. 일함수 조절층(432), 캡핑층(435), 제7 일함수 금속층(440), 제8 일함수 금속층(450) 및 제4 게이트 금속층(460)은 제5 금속 게이트 전극(GE5)을 구성한다.
일함수 조절층(432)에 포함된 일함수 조절 물질은 제4 고유전층(430a)으로 확산하여 제5 게이트 구조체(GS5)의 유효 일함수를 변화시켜 제4 핀형 트랜지스터(FTR4-1)의 문턱 전압을 변조시킬 수 있다.
일실시예에서, 일함수 조절 물질은 비금속 계열 물질일 수 있으며, 예를 들어, 질소(N), 불소(F), 또는 탄소(C)를 포함할 수 있다. 일 실시예에서, 일함수 조절 물질은 금속 계열 물질일 수 있다. 일함수 조절 물질은 제4 고유전층(430a)에 포함된 금속 물질과는 다른 전기 음성도를 가지는 물질로 형성할 수 있다. 일함수 조절 물질은 Al, Mg, Ca, Sr, V, Nb, Sc, Y, 또는 란탄계(lanthanoid) 물질 또는 이들의 조합을 포함할 수 있다.
반도체 소자(SD5)는 제1, 제3, 제5 및 제7 일함수 금속층(140, 240, 340, 440)중 가장 두꺼운 제7 일함수 금속층(440)의 하부 및 제4 고유전층(430a) 상부에 제조 공정에서 제4 고유전층(430)을 보호하고 NBTI 신뢰성을 향상시킬 수 있는 캡핑층(435)을 구비할 수 있다.
아울러서, 반도체 소자(SD5)는 제4 고유전층(430a)에 일함수 조절 물질을 더 포함하여 제4 핀형 트랜지스터(FTR4-1)의 유효 일함수를 조절하여 제1 내지 제4 핀형 트랜지스터들(FTR1-FTR3, FTR4-1)의 문턱 전압을 용이하게 조절할 수 있다.
도 8은 본 발명의 기술적 사상에 의한 반도체 소자의 게이트 적층 배열을 설명하기 위한 단면도이다.
구체적으로, 도 8의 게이트 적층 배열(GSA1)은 도 1 내지 도 7에 설명한 반도체 소자(SD1-SD5)의 게이트 구조체(GS1-GS6)를 포함할 수 있다. 물론, 도 8의 게이트 적층 배열(GSA1)에 도시한 게이트 구조체(GS7-GS8)는 도 1 내지 도 7에 설명한 반도체 소자(SD1-SD5)에 적용될 수 있다. 게이트 적층 배열(GSA1)은 도 1 내지 도 7의 평판 트랜지스터(TR1-TR4)나 핀형 트랜지스터(FTR1-FTR4)에 모두다 적용할 수 있다.
보다 상세하게 설명하면, 앞서 설명한 바와 같이 반도체 기판은 제1 영역(I), 제2 영역(II), 제3 영역(III), 및 제4 영역(IV)이 정의될 수 있다. 제1 영역(I) 내지 제4 영역(IV)은 제1 내지 제8 핀형 트랜지스터(FTR1-FTR8)를 형성하는 영역일 수 있다.
제1 영역(I)은 제1 및 제8 트랜지스터(TR1, TR8)를 형성하기 위한 영역일 수 있다. 제2 영역(II)은 제2 및 제7 트랜지스터(TR2, TR7)를 형성하기 위한 영역일 수 있다. 제3 영역(III)은 제3 및 제6 트랜지스터(TR3, TR6)를 형성하기 위한 영역일 수 있다. 제6 트랜지스터(TR6)는 도 3의 제3 트랜지스터(TR3-1)에 해당할 수 있다.
제4 영역(IV)은 제4 및 제5 트랜지스터(TR4, TR5)를 형성하기 위한 영역이다. 제5 트랜지스터(TR5)는 도 2 및 도 7의 제4 트랜지스터(TR4-1)에 해당할 수 있다. 제1 영역(I) 내지 제4 영역(IV)은 제1 내지 제8 핀형 트랜지스터를 형성하는 영역일 수 있다.
제1 영역(I)은 제8 게이트 구조체(GS8) 및 제1 게이트 구조체(GS1)를 포함할 수 있다. 제2 영역(II)은 제7 게이트 구조체(GS7) 및 제2 게이트 구조체(GS2)를 포함할 수 있다. 제3 영역(III)은 제6 게이트 구조체(GS6) 및 제3 게이트 구조체(GS3)를 포함할 수 있다. 제4 영역(IV)은 제5 게이트 구조체(GS5) 및 제4 게이트 구조체(GS4)를 포함할 수 있다.
이하에서 제1 내지 제8 게이트 구조체(GS1-GS8)를 자세히 설명한다. 이하 도면에서, 게이트 적층 배열(GSA)을 명확하게 설명하기 위하여 각 물질층들을 편의상 평평하게 도시한다.
제1 영역(I) 내지 제4 영역(IV)으로 한정된 반도체 기판 상에 제1 내지 제4 계면층(115, 215, 315, 415) 및 제1 내지 제4 고유전층(130, 230, 330, 430)이 배치될 수 있다. 핀형 트랜지스터를 형성할 경우, 앞서 설명한 바와 같이 제1 내지 제4 계면층(115, 215, 315, 415) 및 제1 내지 제4 고유전층(130, 230, 330, 430)은 핀형 활성 영역 상의 트렌치들(도 4 또는 도 7의 112, 212, 312, 412) 내에 위치할 수 있다. 제5, 제6, 제7 및 제8 트랜지스터(TR5, TR6, TR7, TR8)에는 일함수 조절 물질이 포함된 제1 내지 제4 고유전층(130a, 230a, 330a, 430a)이 형성될 수 있다.
제1 영역(I)의 제1 고유전층(130, 130a) 상에 제1 일함수 금속층(140)이 형성되어 있다. 제2 영역(II)의 제2 고유전층(230, 230a) 상에 제3 일함수 금속층(240)이 형성되어 있다. 제3 영역(III)의 제3 고유전층(330, 330a) 상에 제5 일함수 금속층(340)이 형성되어 있다.
제4 영역(IV)의 일함수 조절 물질이 도핑된 제4 고유전층(430a) 상에 제4 일함수 조절층(432) 및 제4 캡핑층(435)이 형성되어 있다. 제4 영역(IV)의 제4 고유전층(430) 상에 제4 캡핑층(435)이 형성되어 있다. 제4 캡핑층(435)은 소자 제조시 제4 고유전층(430)을 보호하고 소자 동작시 신뢰성을 향상시키기 위해 구비될 수 있다.
제4 영역(IV)의 제4 캡핑층(435) 상에 제7 일함수 금속층(440)이 형성되어 있다. 앞서 설명한 바와 같이 제1 일함수 금속층(140), 제3 일함수 금속층(240), 제5 일함수 금속층(340) 및 제7 일함수 금속층(440)의 순서로 두께를 두껍게 할 수 있다.
제1 일함수 금속층(140), 제3 일함수 금속층(240), 제5 일함수 금속층(340) 및 제7 일함수 금속층(440) 상에 각각 제2 일함수 금속층(150), 제4 일함수 금속층(2500), 제6 일함수 금속층(350) 및 제8 일함수 금속층(450)이 형성되어 있다. 제2 일함수 금속층(150), 제4 일함수 금속층(250), 제6 일함수 금속층(350) 및 제8 일함수 금속층(450)은 각각 제1 일함수 금속층(140), 제3 일함수 금속층(240), 제5 일함수 금속층(340) 및 제7 일함수 금속층(440)보다 일함수가 낮은 물질로 구성한다.
제2 일함수 금속층(150), 제4 일함수 금속층(250), 제6 일함수 금속층(350) 및 제8 일함수 금속층(450) 상에 각각 제1 게이트 금속층(160), 제2 게이트 금속층(260), 제3 게이트 금속층(360) 및 제4 게이트 금속층(460)이 형성되어 있다.
게이트 구조체들(GS1-GS8)은 제1 내지 제4 고유전층(130, 230, 330, 430)에 일함수 조절 물질이 포함되어 있거나, 제1, 제3, 제5 및 제7 일함수 금속층(140, 240, 340, 440)의 두께를 다르게 함으로써 서로 다른 유효 일함수(effective work function)를 가질 수 있다. 이에 따라, 제1 내지 제8 트랜지스터들(TR1-TR8)은 서로 다른 문턱 전압을 가질 수 있다.
제1, 제3, 제5 및 제7 일함수 금속층(140, 240, 340, 440)중 가장 두꺼운 제7 일함수 금속층(440)의 하부에는 제4 캡핑층(435)이 형성되어 있다. 제4 캡핑층(435)은 제4 고유전층(430, 430a)의 보호할 수 있다.
특히, 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)가 제1 도전형, 즉 P형 트랜지스터일 경우, 제7 일함수 금속층(440)의 두께가 가장 두꺼워 유효 일함수가 높고 문턱 전압이 가장 낮아 제4 고유전층(430)에 높은 전기장이 인가될 수 있다. 기 때문에 을 수 있다. 이에 따라, 제4 고유전층(430) 상에 캡핑층(435)이 형성되어 있을 경우 제4 고유전층(430)을 보호하고 NBTI 신뢰성을 향상시킬 수 있다.
도 9는 본 발명의 기술적 사상에 의한 반도체 소자의 게이트 적층 배열을 설명하기 위한 단면도이다.
구체적으로, 도 9의 게이트 적층 배열(GSA2)은 도 8의 게이트 적층 배열(GSA1)과 비교할 때 제1 영역(I)의 제1 일함수 금속층이 형성되어 있지 않고, 제2 내지 제4 영역(II-IV)의 제3 일함수 금속층(240a), 제5 일함수 금속층(340a) 및 제7 일함수 금속층(440a)의 두께가 다른 것을 제외하고는 동일할 수 있다. 도 9의 게이트 적층 배열(GSA2)의 설명에서 도 8의 게이트 적층 배열(GSA1)과 동일한 내용은 간단히 설명하거나 생략한다.
제1 영역(I)의 제8 게이트 구조체(GS8-1) 및 제1 게이트 구조체(GS1-1)에는 도 8과는 달리 제1 일함수 금속층(140)이 형성되어 있지 않다. 이에 따라, 제1 영역(I)의 제8 게이트 구조체(GS8-1) 및 제1 게이트 구조체(GS1-1)는 제1 고유전층(130, 130a) 상에 제2 일함수 금속층(150)이 형성되어 있다.
제2 영역(II)의 제7 게이트 구조체(GS7-1) 및 제2 게이트 구조체(GS2-1)는 도 8의 제3 일함수 금속층(240)보다 두께가 낮은 제3 일함수 금속층(240a)이 형성되어 있다. 제3 영역(III)의 제6 게이트 구조체(GS6-1) 및 제3 게이트 구조체(GS3-1)는 도 8의 제5 일함수 금속층(340)보다 두께가 낮은 제5 일함수 금속층(340a)이 형성되어 있다. 제4 영역(IV)의 제5 게이트 구조체(GS5-1) 및 제4 게이트 구조체(GS4-1)는 도 8의 제7 일함수 금속층(440)보다 두께가 낮은 제7 일함수 금속층(440a)이 형성되어 있다.
도 9의 게이트 적층 배열(GSA2)에서도 제3 일함수 금속층(240a), 제5 일함수 금속층(340a), 및 제7 일함수 금속층(440a)의 순서로 두께가 두껍게 형성되어 있다. 이에 따라, 게이트 구조체들(GS1-1 내지 GS8-1)은 유효 일함수가 서로 달라 이에 따라 문턱 전압이 다른 복수개의 트랜지스터들(TR1-TR8)을 구현할 수 있다.
도 10은 본 발명의 기술적 사상에 의한 반도체 소자의 게이트 적층 배열을 설명하기 위한 단면도이다.
구체적으로, 도 10의 게이트 적층 배열(GSA3)은 도 8의 게이트 적층 배열(GSA1)과 비교할 때 제8 트랜지스터(TR8), 제7 트랜지스터(TR7), 제6 트랜지스터(TR6), 및 제5 트랜지스터(TR5)에 각각 제1 내지 제4 일함수 조절층(132, 232, 332, 432)이 형성되고, 제7 일함수 조절층(440c)의 두께가 낮은 것을 제외하고는 동일할 수 있다. 도 10의 게이트 적층 배열(GSA3)의 설명에서 도 8의 게이트 적층 배열(GSA1)과 동일한 내용은 간단히 설명하거나 생략한다.
제1 영역(I)의 제8 게이트 구조체(GS8-2), 제2 영역(II)의 제7 게이트 구조체(GS7-2), 제3 영역(III)의 제6 게이트 구조체(GS6-2), 제4 영역(IV)의 제5 게이트 구조체(GS5-2)의 제1 내지 제4 고유전층(130a, 230a, 330a, 440a) 상에는 각각 제1 내지 제4 일함수 조절층(132, 232, 332, 432)이 형성되어 있다. 아울러서, 도 8과 비교할 때 제4 영역(IV)의 제5 게이트 구조체(GS5-2) 및 제4 게이트 구조체(GS4)는 도 8의 제7 일함수 금속층(440)보다 두께가 낮은 제7 일함수 금속층(440a)이 형성되어 있다.
게이트 구조체들(GS1-GS4, GS5-2 내지 GS8-2)은 제1 일함수 금속층(140), 제3 일함수 금속층(240), 제5 일함수 금속층(340), 및 제7 일함수 금속층(440a)의 두께, 및 일함수 조절 물질의 도핑된 제1 내지 제4 고유전층(130a, 230a, 330a, 430a)으로 인해 유효 일함수가 서로 달라 이에 따라 문턱 전압이 다른 복수개의 트랜지스터들(TR1-TR8)을 구현할 수 있다.
도 11은 본 발명의 기술적 사상에 의한 반도체 소자의 게이트 적층 배열을 설명하기 위한 단면도이다.
구체적으로, 도 11의 게이트 적층 배열(GSA4)은 도 8의 게이트 적층 배열(GSA1)과 비교할 때 제8 트랜지스터(TR8), 제7 트랜지스터(TR7), 제6 트랜지스터(TR6), 및 제5 트랜지스터(TR5)에 각각 제1 내지 제4 일함수 조절층(132, 232, 332, 432)이 형성된 것을 제외하고는 동일할 수 있다. 도 11의 게이트 적층 배열(GSA4)의 설명에서 도 8의 게이트 적층 배열(GSA1)과 동일한 내용은 간단히 설명하거나 생략한다.
제1 영역(I)의 제8 게이트 구조체(GS8-2), 제2 영역(II)의 제7 게이트 구조체(GS7-2), 제3 영역(III)의 제6 게이트 구조체(GS6-2), 제4 영역(IV)의 제5 게이트 구조체(GS5-2)의 제1 내지 제4 고유전층(130a, 230a, 330a, 440a) 상에는 각각 제1 내지 제4 일함수 조절층(132, 232, 332, 432)이 형성되어 있다.
게이트 구조체들(GS1-GS4, GS5-2 내지 GS8-2)은 제1 일함수 금속층(140), 제3 일함수 금속층(240), 제5 일함수 금속층(340), 및 제7 일함수 금속층(440)의 두께, 및 일함수 조절 물질의 도핑된 제1 내지 제4 고유전층(130a, 230a, 330a, 430a)으로 인해 유효 일함수가 서로 달라 이에 따라 문턱 전압이 다른 복수개의 트랜지스터들(TR1-TR8)을 구현할 수 있다.
이하에서는 실시예로써 도 8의 게이트 적층 배열(GSA1)의 제조 방법을 도 12 내지 도 26을 이용하여 설명한다.
도 12 내지 도 21은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계의 단면도들이다.
도 12를 참조하면, 반도체 기판 내에 제1 영역(I), 제2 영역(II), 제3 영역(III), 및 제4 영역(IV)이 정의된다. 제1 영역(I) 내지 제4 영역(IV)은 제1 내지 제8 트랜지스터(TR1-TR8)를 형성하는 영역일 수 있다. 제1 영역(I) 내지 제4 영역(IV)은 제1 내지 제8 핀형 트랜지스터(FTR1-FTR8)를 형성하는 영역일 수 있다. 이하에서는, 제1 내지 제8 트랜지스터(TR1-TR8)를 이용하여 설명한다.
제1 영역(I)은 제1 및 제8 트랜지스터(TR1, TR8)를 형성하기 위한 영역일 수 있다. 제2 영역(II)은 제2 및 제7 트랜지스터(TR2, TR7)를 형성하기 위한 영역일 수 있다. 제3 영역(III)은 제3 및 제6 트랜지스터(TR3, TR6)를 형성하기 위한 영역일 수 있다. 제4 영역(IV)은 제4 및 제5 트랜지스터(TR4, TR5)를 형성하기 위한 영역이다. 제1 영역(I) 내지 제4 영역(IV)은 1 내지 제8 핀형 트랜지스터를 형성하는 영역일 수 있다.
제1 영역(I) 내지 제4 영역(IV)으로 한정된 반도체 기판 상에 제1 내지 제4 계면층(115, 215, 315, 415) 및 제1 내지 제4 고유전층(130, 230, 330, 430)을 형성한다. 핀형 트랜지스터를 형성할 경우, 제1 내지 제4 계면층(115, 215, 315, 415) 및 제1 내지 제4 고유전층(130, 230, 330, 430)은 핀형 활성 영역 상의 트렌치 내에 형성될 수 있다. 이하 도면에서, 게이트 적층 배열을 명확하게 설명하기 위하여 각 물질층들을 편의상 평평하게 도시한다.
도 13 및 도 14를 참조하면, 도 13에 도시한 바와 같이 제8, 제7, 제6 및 제5 트랜지스터(TR8, TR7, TR6, TR5) 형성 영역에 형성된 제1 내지 제4 일함수 조절층(132, 232, 332, 432)을 형성한다. 계속하여, 열처리(annealing)를 수행하여 제5, 제6, 제7 및 제8 트랜지스터(TR5, TR6, TR7, TR8) 형성 영역의 제1 내지 제4 고유전층(130, 230, 330, 430)에 일함수 조절 물질이 확산될 수 있다.
도 14에 도시한 바와 같이, 제5, 제6, 제7 및 제8 트랜지스터(TR5, TR6, TR7, TR8) 형성 영역에는 일함수 조절 물질이 포함된 제1 내지 제4 고유전층(130a, 230a, 330a, 430a)이 형성될 수 있다. 제1, 제2, 제3 및 제3 트랜지스터(TR1, TR2, TR3, TR4) 형성 영역의 고유전층(130, 230, 330, 430)에는 일함수 조절 물질이 확산되지 않는다.
도 15를 참조하면, 제1, 제2, 제3 및 제3 트랜지스터(TR1, TR2, TR3, TR4) 형성 영역의 제1 내지 제4 고유전층(130, 230, 330, 430) 및 제5, 제6, 제7 및 제8 트랜지스터(TR5, TR6, TR7, TR8) 형성 영역의 제1 내지 제4 일함수 조절층(432, 332, 232, 132) 상에 각각 제1 내지 제4 캡핑층(135, 235, 335, 435)을 형성한다.
다시 말해, 제1 영역(I)의 제1 및 제8 트랜지스터(TR1, TR8)의 제1 고유전층(130) 및 제1 일함수 조절층(132) 상에 제1 캡핑층(135)을 형성한다. 제2 영역(II)의 제2 및 제7 트랜지스터(TR2, TR7)의 제2 고유전층(230) 및 제2 일함수 조절층(232) 상에 제2 캡핑층(235)을 형성한다.
제3 영역(III)의 제3 및 제6 트랜지스터(TR3, TR6)의 제3 고유전층(330) 및 제3 일함수 조절층(332) 상에 제3 캡핑층(335)을 형성한다. 제4 영역(IV)의 제4 및 제5 트랜지스터(TR4, TR5)의 제4 고유전층(430) 및 제4 일함수 조절층(432) 상에 제4 캡핑층(435)을 형성한다.
제1 영역(I) 내지 제4 영역(IV)의 제1 내지 제4 캡핑층(135, 235, 335, 435) 상에 각각 제1 내지 제4 서브 일함수 금속층(140-1, 240-1, 340-1, 440-1)을 형성한다. 다시 말해, 제1 내지 제8 트랜지스터(TR1-TR8) 형성 영역의 제1 내지 제4 캡핑층(135, 235, 335, 435) 상에 각각 제1 내지 제4 서브 일함수 금속층(140-1, 240-1, 340-1, 440-1)을 형성한다.
도 16을 참조하면, 제3 영역(III)의 제3 서브 일함수 금속층(340-1) 및 제3 캡핑층(335)을 선택적으로 식각하여 제1 오픈부(OP1)를 형성한다. 다시 말해, 사진식각공정을 이용하여 제3 영역(III)의 제3 서브 일함수 금속층(340-1) 및 제3 캡핑층(335)을 선택적으로 제거한다. 이에 따라, 제3 영역(III)의 제3 고유전층(330, 330a)의 표면은 노출되어 제1 오픈부(OP1)를 형성할 수 있다.
도 17을 참조하면, 제1 영역(I) 및 제2 영역(II)의 제1 및 제2 서브 일함수 금속층(140-1, 240-1), 제3 영역(III)의 제3 고유전층(330, 330a) 및 제4 영역의 제4 서브 일함수 금속층(440-1) 상에 각각 제5 내지 제8 서브 일함수 금속층(140-2. 240-2, 340-2, 440-2)을 형성한다.
도 18을 참조하면, 제2 영역(II)의 제6 서브 일함수 금속층(240-2), 제2 서브 일함수 금속층(240-1) 및 제2 캡핑층(235)을 선택적으로 식각하여 제2 오픈부(OP2)를 형성한다. 다시 말해, 사진식각공정을 이용하여 제2 영역(II)의 제6 서브 일함수 금속층(240-2), 제2 서브 일함수 금속층(240-1), 및 제2 캡핑층(235)을 선택적으로 제거한다. 이에 따라, 제2 영역(II)의 제2 고유전층(230, 230a)의 표면은 노출되어 제2 오픈부(OP2)를 형성할 수 있다.
도 19를 참조하면, 제1 영역(I)의 제5 서브 일함수 금속층(140-2), 제2 영역(II)의 제2 고유전층(230, 230a), 제3 영역(III)의 제7 서브 일함수 금속층(340-2), 및 제4 영역(IV)의 제8 서브 일함수 금속층(440-2) 상에 각각 제9 내지 제12 서브 일함수 금속층(140-3. 240-3, 340-3, 440-3)을 형성한다.
도 20을 참조하면, 제1 영역(I)의 제9 서브 일함수 금속층(140-3), 제5 서브 일함수 금속층(140-2), 제1 서브 일함수 금속층(140-1), 제1 캡핑층(135) 및 제1 일함수 조절층(132)을 선택적으로 식각하여 제3 오픈부(OP3)를 형성한다.
다시 말해, 사진식각공정을 이용하여 제1 영역(I)의 제9 서브 일함수 금속층(140-3), 제5 서브 일함수 금속층(140-2), 제1 서브 일함수 금속층(140-1), 제1 캡핑층(135) 및 제1 일함수 조절층(132)을 선택적으로 제거한다. 이에 따라, 제1 영역(I)의 제2 고유전층(130, 130a)의 표면은 노출되어 제3 오픈부(OP3)를 형성할 수 있다.
도 21을 참조하면, 제1 영역(I)의 제1 고유전층(130, 130a), 제2 영역(II)의 제10 서브 일함수 금속층(240-3), 제3 영역(III)의 제11 서브 일함수 금속층(340-3), 및 제4 영역(IV)의 제12 서브 일함수 금속층(440-4) 상에 각각 제13 내지 제16 서브 일함수 금속층(140-4. 240-4, 340-4, 440-4)을 형성한다.
이에 따라, 제1 영역(I)의 제13 서브 일함수 금속층(140-4)은 도 8의 제1 일함수 금속층(140)이 될 수 있다. 제2 영역(II)의 제9 및 제10 서브 일함수 금속층(240-3, 240-4)은 도 8의 제3 일함수 금속층(240)이 될 수 있다.
제3 영역(III)의 제7 서브 일함수 금속층(340-2), 제11 서브 일함수 금속층(340-3) 및 제15 서브 일함수 금속층(340-4)은 도 8의 제5 일함수 금속층(340)이 될 수 있다. 제4 영역(IV)의 제4 서브 일함수 금속층(440-1), 제8 서브 일함수 금속층(440-2) 및 제12 서브 일함수 금속층(440-3) 및 제16 서브 일함수 금속층(440-4)은 도 8의 제7 일함수 금속층(440)이 될 수 있다.
계속하여, 제13 내지 제16 서브 일함수 금속층(140-4. 240-4, 340-4, 440-4) 상에 각각 제2 일함수 금속층(150), 제4 일함수 금속층(250), 제6 일함수 금속층(350) 및 제8 일함수 금속층(450)을 형성한다. 이어서, 제2 일함수 금속층(150), 제4 일함수 금속층(250), 제6 일함수 금속층(350) 및 제8 일함수 금속층(450) 상에 각각 제1 내지 제4 게이트 금속층(160, 260, 360, 460)을 형성함으로써 게이트 구조체들(GS1-GS8)을 형성한다.
도 22 내지 도 26은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계의 단면도들이다.
구체적으로, 도 12 내지 도 15 단계의 공정을 진행한다. 이어서, 도 22 내지 도 26의 공정을 진행한다. 도 22를 참조하면, 제1 영역(I)의 제1 서브 일함수 금속층(140-1), 제1 캡핑층(135) 및 제1 일함수 조절층(132), 제2 영역(II)의 제2 서브 일함수 금속층(240-1), 제2 캡핑층(235) 및 제2 일함수 조절층(132), 및 제3 영역(III)의 제3 서브 일함수 금속층(340-1), 제3 캡핑층(335) 및 제3 일함수 조절층(332)을 선택적으로 식각하여 제4 오픈부(OP4)를 형성한다.
다시 말해, 사진식각공정을 이용하여 제1 영역(I)의 제1 서브 일함수 금속층(140-1), 제1 캡핑층(135) 및 제1 일함수 조절층(132), 제2 영역(II)의 제2 서브 일함수 금속층(240-1), 제2 캡핑층(235) 및 제2 일함수 조절층(132), 및 제3 영역(III)의 제3 서브 일함수 금속층(340-1), 제3 캡핑층(335) 및 제3 일함수 조절층(332)을 선택적으로 제거한다. 이에 따라, 제1 영역(I)의 제1 고유전층(130, 130a), 제2 영역(II)의 제2 고유전층(230, 230a), 및 제3 영역(III)의 제2 고유전층(330, 330a)의 표면은 모두 노출되어 제4 오픈부(OP4)를 형성할 수 있다.
도 23을 참조하면, 제1 영역(I)의 제1 고유전층(130, 130a), 제2 영역(II)의 제2 고유전층(230, 230a), 제3 영역(III)의 제2 고유전층(330, 330a), 제4 영역(IV)의 제4 서브 일함수 금속층(440-1) 상에 각각 제5 내지 제8 서브 일함수 금속층(140-2. 240-2, 340-2, 440-2)을 형성한다.
도 24를 참조하면, 제2 영역(II)의 제6 서브 일함수 금속층(240-2)을 선택적으로 식각하여 제5 오픈부(OP5)를 형성한다. 다시 말해, 사진식각공정을 이용하여 제2 영역(II)의 제6 서브 일함수 금속층(240-2)을 선택적으로 제거한다. 이에 따라, 제2 영역(II)의 제2 고유전층(230, 230a)의 표면은 노출되어 제5 오픈부(OP5)를 형성할 수 있다.
도 25를 참조하면, 제1 영역(I)의 제5 서브 일함수 금속층(140-2), 제2 영역(II)의 제2 고유전층(230, 230a), 제3 영역(III)의 제7 서브 일함수 금속층(340-2), 및 제4 영역(IV)의 제8 서브 일함수 금속층(440-2) 상에 각각 제9 내지 제12 서브 일함수 금속층(140-3. 240-3, 340-3, 440-3)을 형성한다.
도 26을 참조하면, 제1 영역(I)의 제9 서브 일함수 금속층(140-3) 및 제5 서브 일함수 금속층(140-2)를 선택적으로 식각하여 제6 오픈부(OP6)를 형성한다. 다시 말해, 사진식각공정을 이용하여 제1 영역(I)의 제9 서브 일함수 금속층(140-3) 및 제5 서브 일함수 금속층(140-2)을 선택적으로 제거한다. 이에 따라, 제1 영역(I)의 제2 고유전층(130, 130a)의 표면은 노출되어 제6 오픈부(OP6)를 형성할 수 있다.
이어서, 도 21에 설명된 바와 같이 제1 영역(I)의 제1 고유전층(130, 130a), 제2 영역(II)의 제10 서브 일함수 금속층(240-3), 제3 영역(III)의 제11 서브 일함수 금속층(340-3), 및 제4 영역(IV)의 제12 서브 일함수 금속층(440-4) 상에 각각 제13 내지 제16 서브 일함수 금속층(140-4. 240-4, 340-4, 440-4)을 형성한다. 이를 통하여, 도 8과 같이 제1 내지 제4 영역(I-IV)에 각각 제1 일함수 금속층(140). 제3 일함수 금속층(240), 제5 일함수 금속층(340), 및 제7 일함수 금속층(440)을 형성한다.
계속하여, 도 21에 도시한 바와 같이 제2 일함수 금속층(150), 제4 일함수 금속층(250), 제6 일함수 금속층(350) 및 제8 일함수 금속층(450)을 형성한다. 그리고, 제2 일함수 금속층(150), 제4 일함수 금속층(250), 제6 일함수 금속층(350) 및 제8 일함수 금속층(450) 상에 각각 제1 내지 제4 게이트 금속층(160, 260, 360, 460)을 형성함으로써 게이트 구조체들(GS1-GS8)을 형성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
GS: 게이트 구조체, GE: 게이트 전극, 140: 제1 일함수 금속층, 150: 제2 일함수 금속층, 240: 제3 일함수 금속층, 250: 제4 일함수 금속층, 340: 제5 일함수 금속층, 350: 제6 일함수 금속층, 440: 제7 일함수 금속층, 450: 제8 일함수 금속층, 160: 제1 게이트 금속층, 260: 제2 게이트 금속층, 360: 제3 게이트 금속층, 460: 제4 게이트 금속층

Claims (20)

  1. 반도체 기판 상에 한정된 복수개의 활성 영역들;
    상기 활성 영역들 상에 각각 서로 떨어져 형성된 복수개의 게이트 구조체들; 및
    상기 게이트 구조체들의 양측의 상기 반도체 기판에 형성된 소스/드레인 영역들을 포함하되,
    상기 복수개의 게이트 구조체들은 상기 반도체 기판 상에 고유전층들, 서로 다른 두께를 갖는 제1 일함수 금속층들, 상기 제1 일함수 금속층들보다 일함수가 낮은 제2 일함수 금속층들, 및 게이트 금속층들이 순차적으로 적층된 구조를 포함하고,
    상기 제1 일함수 금속층들중 가장 두꺼운 제1 일함수 금속층을 포함하는 게이트 구조체는 상기 고유전층 상에 불순물 원소를 포함하는 캡핑층이 더 형성되어 있는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 활성 영역들은 플래너 활성 영역들인 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 활성 영역들은 핀형 활성 영역들인 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서, 상기 게이트 구조체들은 상기 핀형 활성 영역들 상의 트렌치들 내부에 형성되는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 반도체 기판 및 상기 게이트 구조체들을 구성하는 상기 고유전층들 사이에 계면층이 더 형성되어 있는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서, 상기 불순물 원소를 포함하는 캡핑층은 실리콘 원소를 포함하는 금속층인 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서, 상기 캡핑층의 하부에 일함수 조절층이 더 형성되어 있는 것을 특징으로 하는 반도체 소자.
  8. 제1항에 있어서, 상기 제1 일함수 금속층들중 가장 두꺼운 제1 일함수 금속층을 포함하는 게이트 구조체의 고유전층은 그 이외 나머지의 고유전층보다 질소 농도가 낮은 것을 특징으로 하는 반도체 소자.
  9. 제1항에 있어서, 상기 게이트 구조체들중 어느 하나의 고유전층은 일함수 조절 물질이 포함되어 있는 것을 특징으로 하는 반도체 소자.
  10. 제1항에 있어서, 상기 소스/드레인 영역들이 제1 도전형의 소스/드레인 영역일때 상기 복수개의 게이트 구조체들은 상기 제1 도전형의 게이트 구조체들이고,
    상기 소스/드레인 영역이 상기 제1 도전형과 반대의 제2 도전형의 소스/드레인 영역일 때 상기 제1 일함수 금속층들중 가장 두꺼운 제1 일함수 금속층을 포함하는 게이트 구조체는 상기 제1 도전형과 반대의 제2 도전형의 게이트 구조체인 것을 특징으로 하는 반도체 소자.
  11. 제1 내지 제3 활성 영역들을 포함하는 반도체 기판;
    상기 제1 활성 영역 상에 배치되고, 제1 고유전층, 제1 일함수 금속층, 상기 제1 일함수 금속층보다 일함수가 낮은 제2 일함수 금속층, 및 제1 게이트 금속층이 순차적으로 적층된 제1 게이트 구조체;
    상기 제2 활성 영역 상에 배치되고, 상기 제1 고유전층과 동일 물질의 제2 고유전층, 상기 제1 일함수 금속층과 동일 물질로 상기 제1 일함수 금속층보다 두꺼운 제3 일함수 금속층, 상기 제2 일함수 금속층과 동일 물질의 제4 일함수 금속층, 및 제2 게이트 금속층이 순차적으로 적층된 제2 게이트 구조체;
    상기 제3 활성 영역 상에 배치되고, 상기 제2 고유전층과 동일 물질의 제3 고유전층, 불순물 원소를 포함하는 캡핑층, 상기 제3 일함수 금속층과 동일 물질로 상기 제3 일함수 금속층보다 두꺼운 제5 일함수 금속층, 상기 제4 일함수 금속층과 동일 물질의 제6 일함수 금속층, 및 제3 게이트 금속층이 순차적으로 적층된 제3 게이트 구조체; 및
    상기 제1 내지 제3 게이트 구조체들 각각 양측의 상기 반도체 기판에 형성된 소스/드레인 영역들을 포함하는 것을 특징으로 하는 반도체 소자.
  12. 제11항에 있어서, 상기 제1 내지 제3 활성 영역들은 핀형 활성 영역들이고, 상기 제1 내지 제3 게이트 구조체들은 상기 핀형 활성 영역들 상의 트렌치들 내부에 형성되는 것을 특징으로 하는 반도체 소자.
  13. 제11항에 있어서, 상기 불순물 원소를 포함하는 캡핑층은 실리콘 원소를 포함하는 금속층이고, 상기 캡핑층을 구성하는 금속층은 상기 제5 일함수 금속층과 동일 금속인 것을 특징으로 하는 반도체 소자.
  14. 제11항에 있어서, 상기 캡핑층 및 상기 제3 고유전층 사이에 일함수 조절층이 더 형성되어 있는 것을 특징으로 하는 반도체 소자.
  15. 제11항에 있어서, 상기 제3 고유전층은 상기 제1 및 제2 고유전층보다 질소 농도가 낮은 것을 특징으로 하는 반도체 소자.
  16. 제11항에 있어서, 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체의 양측에 형성된 소스/드레인 영역들은 제1 도전형의 소스/드레인 영역들일 때 상기 제1 및 제2 게이트 구조체들은 상기 제1 도전형의 게이트 구조체들이고,
    상기 제3 게이트 구조체의 양측에 형성된 소스/드레인 영역들은 제1 도전형과 반대의 제2 도전형의 소스/드레인 영역일 때 상기 제3 게이트 구조체는 제2 도전형의 게이트 구조체인 것을 특징으로 하는 반도체 소자.
  17. 제1 핀형 활성 영역과, 상기 제1 핀형 활성 영역 상에 형성된 제1 트렌치와, 상기 제1 트렌치의 내벽 상에 형성된 제1 고유전층과, 상기 제1 트렌치 내에 상기 제1 고유전층 상에 형성된 제1 일함수 금속층과, 상기 제1 일함수 금속층 상에 상기 제1 일함수 금속층보다 낮은 일함수를 갖는 제2 일함수 금속층을 포함하는 제1 트랜지스터;
    제2 핀형 활성 영역과, 상기 제2 핀형 활성 영역 상에 형성된 제2 트렌치와, 상기 제2 트렌치의 내벽 상에 형성된 제2 고유전층과, 상기 제2 트렌치 내에 상기 제2 고유전층 상에 형성되고 상기 제1 일함수 금속층보다 두껍게 형성된 제3 일함수 금속층과, 상기 제3 일함수 금속층 상에 상기 제3 일함수 금속층보다 낮은 일함수를 갖는 제4 일함수 금속층을 포함하는 제2 트랜지스터; 및
    제3 핀형 활성 영역과, 상기 제3 핀형 활성 영역 상에 형성된 제3 트렌치와, 상기 제3 트렌치의 내벽 상에 형성된 제3 고유전층과, 상기 제3 트렌치 내에 상기 제3 고유전층 상에 형성되고 불순물 원소를 포함하는 캡핑층; 상기 캡핑층 상에 상기 제3 일함수 금속층보다 두껍게 형성된 제5 일함수 금속층과, 상기 제5 일함수 금속층 상에 상기 제5 일함수 금속층보다 낮은 일함수를 갖는 제6 일함수 금속층을 포함하는 제3 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자.
  18. 제17항에 있어서, 상기 불순물 원소를 포함하는 캡핑층은 실리콘 원소를 포함하는 금속층이고, 상기 캡핑층을 구성하는 금속층은 상기 제5 일함수 금속층과 동일 금속인 것을 특징으로 하는 반도체 소자.
  19. 제17항에 있어서, 상기 제1 내지 제3 고유전층들중 어느 하나에는 일함수 조절 물질이 포함되어 있는 것을 특징으로 하는 반도체 소자.
  20. 제17항에 있어서, 상기 제1 및 제2 트랜지스터는 제1 도전형의 모스 트랜지스터들이고, 상기 제3 트랜지스터는 제1 도전형과 반대의 제2 도전형의 모스 트랜지스터인 것을 특징으로 하는 반도체 소자.
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