TWI567939B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法，特別是關於一種應用於具備具有高介電常數閘極絕緣膜及金屬閘電極的MISFET之半導體裝置及其製造方法而有效的技術。
於半導體基板上形成閘極絕緣膜，於閘極絕緣膜上形成閘電極，並以離子注入等形成源極．汲極區域，藉而可形成MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效電晶體)。作為閘電極，一般使用多晶矽膜。
然而，近年閘極絕緣膜的薄膜化隨著MISFET元件的細微化而進展，變得無法無視在閘電極使用多晶矽膜之場合中的閘電極空乏化的影響。因此，前人提出使用金屬閘電極作為閘電極以抑制閘電極空乏化現象的技術。
此外，閘極絕緣膜的薄膜化隨著MISFET元件的細微化而進展，若將薄層氧化矽膜作為閘極絕緣膜使用，則在MISFET的通道部與閘電極之間，電子與正電洞會穿隧過氧化矽膜所形成之障壁，產生所謂的穿隧電流，閘極漏電流變大。因此，前人提出一種技術：作為閘極絕緣膜，藉由使用介電常數較氧化矽膜更高的材料(高介電常數材料)，即便電容相同仍增加物理 的膜厚，藉以降低漏電流。
於日本特開2010-287752號公報(專利文獻1)，揭露於High-k膜使用含鉿材料之技術。
【習知技術文獻】
【專利文獻】
【專利文獻1】日本特開2010-287752號公報
依本案發明人的檢討結果，得知如下內容。
作為閘極絕緣膜用之高介電常數膜(High-k膜)，以係含Hf之高介電常數膜的Hf系閘極絕緣膜為佳。然而，使用Hf系閘極絕緣膜的場合，為了兼顧半導體裝置之電晶體高性能化與可靠度，氮的往IL/High-k界面(IL(Inter Layer)：用於改善High-k閘極絕緣膜與Si基板間之界面特性的SiO2膜)之擴散控制變得重要，故必須在Hf系閘極絕緣膜之形成步驟與構成上多加研究。
本發明之目的在於提供一種，可使半導體裝置高性能化，並提高可靠度的技術。
本發明之前述與其他目的及新特徵，可自本說明書之記述及附圖理解。
本發明所揭示之內容中，若簡單地說明代表發明內容之概要，則如同下述。
代表實施形態之半導體裝置，具有含鉿、氧、氮及矽之Hf系閘極絕緣膜，此一Hf系閘極絕緣膜的厚度方向中之矽的濃度分布為，上部側濃度較下部側更高。
此外，代表實施形態的半導體裝置之製造方法，為了形成高介電常數閘極絕緣膜，使用HfON膜與其上之HfSiON膜的疊層膜。
本發明所揭示之內容中，若簡單地說明以代表發明獲得之效果則如同下述。
依代表實施形態，可提高半導體裝置之性能。
1‧‧‧半導體基板
1A‧‧‧nMIS形成區域
1B‧‧‧pMIS形成區域
2‧‧‧元件分離區域
3‧‧‧界面層
4‧‧‧HfO膜
4a‧‧‧HfON膜
5‧‧‧HfSiO膜
5a‧‧‧HfSiON膜
6‧‧‧含Al膜
7‧‧‧遮罩層
8‧‧‧稀土含有膜
9、9a‧‧‧金屬膜
10‧‧‧矽膜
11、11a、11b、12‧‧‧絕緣膜
13‧‧‧配線溝
21a、21b、21c‧‧‧區域
CNT‧‧‧接觸孔
EX1‧‧‧n-型半導體區域
EX2‧‧‧p-型半導體區域
GE、GE1、GE1a、GE2、GE2a‧‧‧閘電極
GI1、GI2‧‧‧含Hf絕緣膜
GI1a、GI2a‧‧‧上部
GI1b、GI2b‧‧‧下部
M1‧‧‧配線
NW‧‧‧n型井
OS、OS1、OS2‧‧‧補償間隙壁
PG‧‧‧填栓
PW‧‧‧p型井
Qn‧‧‧n通道型MISFET
Qp‧‧‧p通道型MISFET
SD‧‧‧源極．汲極區域
SD1‧‧‧n+型半導體區域
SD2‧‧‧p+型半導體區域
SW‧‧‧側壁間隙壁
TR1、TR2‧‧‧溝
W1‧‧‧閘極寬度
W2‧‧‧閘極長度
S1~S23‧‧‧步驟
圖1 本發明之一實施形態的半導體裝置之要部剖面圖。
圖2 顯示本發明之一實施形態的半導體裝置其製程之一部分的製程流程圖。
圖3 顯示本發明之一實施形態的半導體裝置其製程之一部分的製程流程圖。
圖4 本發明之一實施形態的半導體裝置其製程中之要部剖面圖。
圖5 延續圖4之半導體裝置的製程中之要部剖面圖。
圖6 延續圖5之半導體裝置的製程中之要部剖面圖。
圖7 延續圖6之半導體裝置的製程中之要部剖面圖。
圖8 延續圖7之半導體裝置的製程中之要部剖面圖。
圖9 延續圖8之半導體裝置的製程中之要部剖面圖。
圖10 延續圖9之半導體裝置的製程中之要部剖面圖。
圖11 延續圖10之半導體裝置的製程中之要部剖面圖。
圖12 延續圖11之半導體裝置的製程中之要部剖面圖。
圖13 延續圖12之半導體裝置的製程中之要部剖面圖。
圖14 延續圖13之半導體裝置的製程中之要部剖面圖。
圖15 延續圖14之半導體裝置的製程中之要部剖面圖。
圖16 延續圖15之半導體裝置的製程中之要部剖面圖。
圖17 延續圖16之半導體裝置的製程中之要部剖面圖。
圖18 延續圖17之半導體裝置的製程中之要部剖面圖。
圖19 延續圖18之半導體裝置的製程中之要部剖面圖。
圖20 延續圖19之半導體裝置的製程中之要部剖面圖。
圖21 延續圖20之半導體裝置的製程中之要部剖面圖。
圖22 延續圖21之半導體裝置的製程中之要部剖面圖。
圖23 (a)~(b)含Hf絕緣膜之說明圖。
圖24 閘極寬度之說明圖。
圖25 顯示閘極絕緣膜之EOT與閘極漏電流的相關之一例的圖表。
圖26 本發明之其他實施形態的半導體裝置其製程中之要部剖面圖。
圖27 延續圖26之半導體裝置的製程中之要部剖面圖。
圖28 延續圖27之半導體裝置的製程中之要部剖面圖。
圖29 延續圖28之半導體裝置的製程中之要部剖面圖。
圖30 延續圖29之半導體裝置的製程中之要部剖面圖。
圖31 延續圖30之半導體裝置的製程中之要部剖面圖。
圖32 本發明之其他實施形態的半導體裝置其製程中之要部剖面圖。
圖33 延續圖32之半導體裝置的製程中之要部剖面圖。
圖34 延續圖33之半導體裝置的製程中之要部剖面圖。
圖35 延續圖34之半導體裝置的製程中之要部剖面圖。
圖36 本發明之其他實施形態的半導體裝置其製程中之要部剖面圖。
圖37 延續圖36之半導體裝置的製程中之要部剖面圖。
圖38 延續圖37之半導體裝置的製程中之要部剖面圖。
圖39 延續圖38之半導體裝置的製程中之要部剖面圖。
圖40 延續圖39之半導體裝置的製程中之要部剖面圖。
圖41 延續圖40之半導體裝置的製程中之要部剖面圖。
圖42 延續圖41之半導體裝置的製程中之要部剖面圖。
圖43 延續圖42之半導體裝置的製程中之要部剖面圖。
【實施本發明之最佳形態】
以下實施形態中雖為求方便在必要時分割為複數複數段落或實施形態而加以說明，但除了特別標示的情況以外，其等並非互無關係，而為一方係另一方之一部分或全部的變形例、詳細說明、補足說明等的關係。此外，以下實施形態中，在言及要素之數目等(包含個數、數值、量、範圍等)時，去除特別標示的情況以及原理上明顯限定為特定數目的情況以外，並未限定為此特定之數目，亦可為特定數目以上或以下。進一步，以下實施形態中，其構成要素(亦包含要素步驟等)，去除特別標示的情況以及被認定為原理上明顯為必須的情況以外，自然並非必然為必要。同樣地，以下實施形態中，在言及構成要素等之形狀、位置關係等時，去除特別標示的情況以及被認定為原理上明顯並非如此的情況等以外，去除特別標示的情況以及被認定為原理上明顯並非如此的情況等以外，包含實質上近似或類似其形狀等者。此等情況，對於上述數值及範圍亦為相同。
以下，依據附圖對本發明之實施形態進行詳細地說明。另，在用於說明實施形態之全部附圖中，對具有相同功能的構件給予相同符號，並省略其重複之說明。此外，以下實施形態，去除特別必要時以外，對同一或同樣部分的說明原則上不予重複。
此外，實施形態所使用的附圖中，即便剖面圖仍有為使附圖閱讀容易而省略影線的情況。此外，即便俯視圖仍有為使附圖閱讀容易而附加影線的情況。
(實施形態1)
參考附圖對本實施形態之半導體裝置加以說明。
圖1為，本發明之一實施形態的半導體裝置，此處為具有CMISFET(Complementary Metal Insulator Semiconductor Field Effect Transistor，互補 型金屬絕緣體半導體場效電晶體)之半導體裝置的要部剖面圖。
如圖1所示，本實施形態之半導體裝置，具有形成在半導體基板1的nMIS形成區域1A之n通道型MISFET(Metal Insulator Semiconductor Field Effect Transistor：MIS型電場效果電晶體)Qn、以及形成在半導體基板1的pMIS形成區域1B之p通道型MISFETQp。
亦即，由p型單晶矽等構成之半導體基板1，具有受元件分離區域2規定而互相電性分離的nMIS形成區域1A及pMIS形成區域1B，於nMIS形成區域1A之半導體基板1形成p型井PW，於pMIS形成區域1B之半導體基板1形成n型井NW。在nMIS形成區域1A之p型井PW的表面上，隔著作為n通道型MISFETQn其閘極絕緣膜作用之含Hf絕緣膜(高介電常數閘極絕緣膜)GI1，形成n通道型MISFETQn之閘電極(金屬閘電極)GE1。此外，在pMIS形成區域1B之n型井NW的表面上，隔著作為p通道型MISFETQp其閘極絕緣膜作用之含Hf絕緣膜(高介電常數閘極絕緣膜)GI2，形成p通道型MISFETQp之閘電極(金屬閘電極)GE2。
含Hf絕緣膜GI1、GI2，雖亦可於半導體基板1(p型井PW及n型井NW)的表面(矽面)上直接形成(即省略界面層3)，但更宜在含Hf絕緣膜GI1與半導體基板1(p型井PW)之界面、及含Hf絕緣膜GI2與半導體基板1(n型井NW)之界面，設置由薄層氧化矽膜或氮氧化矽膜構成的絕緣性之界面層3。藉由設置由氧化矽或氮氧化矽構成之界面層(絕緣層、絕緣膜)3，使閘極絕緣膜與半導體基板(的矽面)之界面為SiO2/Si(或SiON/Si)構造，減少陷阱能階等之缺陷數，可提高驅動能力與可靠度。
含Hf絕緣膜GI1與含Hf絕緣膜GI2，分別為介電常數(比介電率)較氧化矽更高的絕緣材料膜，所謂的High-k膜(高介電常數膜)。另，本發明中，提及High-k膜、高介電常數膜或高介電常數閘極絕緣膜時，係意指介電常數(比介電常數)較氧化矽(SiOx，代表性為SiO2)更高的膜。此外，本發明中，亦有將含Hf之閘極絕緣膜稱作Hf系閘極絕緣膜的情況。
含Hf絕緣膜GI1與含Hf絕緣膜GI2，係由含有Hf(鉿)、O(氧)、N(氮)及Si(矽)作為主成分之絕緣材料所構成。而，作為n通道型MISFETQn的閘極絕緣膜(高介電常數閘極絕緣膜)作用之含Hf絕緣膜GI1，更宜含有稀土元素(特別宜為La(鑭))以作為用於圖求低臨界值化的元素。此外，作為p通道型MISFETQp的閘極絕緣膜(高介電常數閘極絕緣膜)作用之含Hf絕緣膜GI2，作為用於圖求低臨界值化的元素，若進一步含有Al(鋁)則更佳。
因此，若將含Hf絕緣膜GI1所含有之稀土元素標記為Ln，則含Hf絕緣膜GI1，可適宜地使用HfLnSiON膜。此外，含Hf絕緣膜GI2，可適宜地使用HfAlSiON膜。此處，HfLnSiON膜，為由鉿(Hf)、稀土元素(Ln)、矽(Si)、氧(O)及氮(N)構成之絕緣材料膜；HfAlSiON膜，為由鉿(Hf)、鋁(Al)、矽(Si)、氧(O)及氮(N)構成之絕緣材料膜。此外，為了圖求n通道型MISFETQn的低臨界值化，含Hf絕緣膜GI1所含有之稀土元素Ln，特別宜為La(鑭)。
另，本發明中，稀土族或稀土元素係指，於鑭(La)至鎦(Lu)為止之鑭系元素，加上鈧(Sc)及釔(Y)者。此外，MISFET的低臨界值化，與減小(降低)此一MISFET的臨界值(臨界值電壓)之絕對值對應；而MISFET的高臨界值化，與增大(提高)此一MISFET的臨界值(臨界值電壓)之絕對值對應。此外，標記為HfAlSiON膜(或HfAlSiON)的場合，HfAlSiON膜(或HfAlSiON)中的Hf、Al、Si、O與N之原子比不限定為1：1：1：1：1。此一部分，對HfO膜、HfSiO膜、HfON膜、HfSiON膜、HfLnSiON膜、HfLaSiON膜、TiN膜、TaN膜、WN膜等亦相同。
各閘電極GE1、GE2，由金屬膜9及矽膜10的疊層膜(疊層構造)構成：金屬膜(金屬層、金屬閘極膜)9，形成於閘極絕緣膜(nMIS形成區域1A中為含Hf絕緣膜GI1；pMIS形成區域1B中為含Hf絕緣膜GI2)上而與閘極絕緣膜(nMIS形成區域1A中為含Hf絕緣膜GI1；pMIS形成區域1B中為含Hf 絕緣膜GI2)接觸；矽膜10，位於此金屬膜9之上。閘電極GE1、GE2之中，閘電極GE1形成於nMIS形成區域1A，閘電極GE2形成於pMIS形成區域1B。
閘電極GE1，具有與係高介電常數閘極絕緣膜之含Hf絕緣膜GI1接觸的金屬膜9；閘電極GE2，具有與係高介電常數閘極絕緣膜之含Hf絕緣膜GI2接觸的金屬膜9；各閘電極GE1、GE2為所謂的金屬閘電極(金屬閘電極)。
另，本發明中，金屬膜(金屬層)，係指呈現金屬傳導性之導電膜(導電層)，不僅指單體之金屬膜(純金屬膜)或合金膜，亦包含呈現金屬傳導性之金屬化合物膜(氮化金屬膜或碳化金屬膜等)。因此，金屬膜9為呈現金屬傳導性之導電膜，電阻係數低至金屬層級。
金屬膜9，宜由氮化金屬形成(即氮化金屬膜)，但以氮化鈦(TiN)膜、氮化鉭(TaN)膜、或氮化鎢(WN)膜為佳，作為金屬膜9特別宜為氮化鈦(TiN)膜。
於nMIS形成區域1A之p型井PW，形成n-型半導體區域(延伸區域、LDD區域)EX1與較其雜質濃度更高之n+型半導體區域(源極．汲極區域)SD1，以作為n通道型MISFETQn之LDD(Lightly doped Drain，淡摻雜汲極)構造的源極．汲極區域。此外，於pMIS形成區域1B之n型井NW，形成p-型半導體區域(延伸區域、LDD區域)EX2與較其雜質濃度更高之p+型半導體區域(源極．汲極區域)SD2，以作為p通道型MISFETQp之LDD構造的源極．汲極區域。n+型半導體區域SD1，與n-型半導體區域EX1相較雜質濃度更高且接合深度更深；p+型半導體區域SD2，與p-型半導體區域EX2相較雜質濃度更高且接合深度更深。
於閘電極GE1、GE2之側壁上，形成由絶緣體(絕緣膜)構成之側壁間隙壁(側壁間隔件、側壁絕緣膜、側壁)SW。nMIS形成區域1A中，n-型半導體區域EX1於閘電極GE1對準而形成，n+型半導體區域SD1於設置在閘電極GE1之側壁上的側壁間隙壁SW對準而形成。此外，pMIS形成區域1B 中，p-型半導體區域EX2於閘電極GE2對準而形成，p+型半導體區域SD2於設置在閘電極GE2之側壁上的側壁間隙壁SW對準而形成。亦即，n-型半導體區域EX1，位於形成在閘電極GE1之側壁上的側壁間隙壁SW之下方，夾設在n通道型MISFETQn的通道區與n+型半導體區域SD1之間；p-型半導體區域EX2，位於形成在閘電極GE2之側壁上的側壁間隙壁SW之下方，夾設在p通道型MISFETQp的通道區與p+型半導體區域SD2之間。亦可於n+型半導體區域SD1、p+型半導體區域SD2及矽膜10的表面上，使用自行對準金屬矽化(Salicide：Self Aligned Silicide)技術，形成鈷矽化物層或鎳矽化物層等之金屬矽化物層(未圖示)。
此外，如同後述地形成補償間隙壁OS的場合，於側壁間隙壁SW與閘電極GE1、GE2之間夾設後述的補償間隙壁OS(參考後述之圖21)。形成後述之補償間隙壁OS1的場合，n-型半導體區域EX1，於閘電極GE1之側壁上的補償間隙壁OS1對準而形成；形成後述之補償間隙壁OS1、OS2的場合，p-型半導體區域EX2，於閘電極GE2之側壁上的補償間隙壁OS對準而形成。
進一步，雖形成後述之絕緣膜(層間絕緣膜)11、接觸孔CNT、填栓PG、絕緣膜12及配線M1(參考後述之圖21及圖22)，進一步形成上層之多層配線構造，但此處省略圖示及其說明。
其次，參考附圖對本實施形態之半導體裝置的製程加以說明。
圖2及圖3為，顯示本實施形態之半導體裝置，此處為具有CMISFET之半導體裝置其製程之一部分的製程流程圖。圖4~圖22為，本實施形態之半導體裝置，此處為具有CMISFET之半導體裝置其製程中之要部剖面圖。
首先，如圖4所示，準備由具有例如1~10Ωcm程度之比電阻的p型單晶矽等構成之半導體基板(半導體晶圓)1(圖2的步驟S1)。而後，於半導體基板1的主面形成元件分離區域2(圖2的步驟S2)。元件分離區域2由氧化矽等絶緣體構成，係以例如STI(Shallow Trench Isolation，淺溝渠隔離)法形 成。例如，於半導體基板1形成元件分離溝(元件分離用的溝)後，藉由在此一元件分離溝嵌入絕緣膜(宜為氧化矽膜)，而可形成由嵌入至元件分離溝之絕緣膜(宜為氧化矽膜)所構成的元件分離區域2。藉由元件分離區域2，規定係n通道型MISFETQn所形成之區域(活性區域)的nMIS形成區域1A、以及係p通道型MISFETQp所形成之區域(活性區域)的pMIS形成區域1B。
其次，如圖5所示，於nMIS形成區域1A中，自半導體基板1的主面起涵蓋既定深度地形成p型井(p型半導體區域)PW；於pMIS形成區域1B中，自半導體基板1的主面起涵蓋既定深度地形成n型井(n型半導體區域)NW(圖2的步驟S3)。p型井PW，可藉由以覆蓋pMIS形成區域1B之光阻膜(未圖示)作為離子注入阻止遮罩，對nMIS形成區域1A之半導體基板1將例如硼(B)等p型雜質離子注入等而形成。n型井NW，可藉由以覆蓋nMIS形成區域1A之其他光阻膜(未圖示)作為離子注入阻止遮罩，對pMIS形成區域1B之半導體基板1將例如磷(P)等n型雜質離子注入等而形成。p型井PW與n型井NW，先形成其中任一皆可。此外，於p型井PW及n型井NW的形成前或形成後，亦可因應必要對半導體基板1的上層部，施行之後形成的MISFET之臨界值調整用的離子注入(所謂的通道摻雜離子注入)。
接著，藉由以使用例如氟酸(HF)水溶液之濕蝕刻等去除半導體基板1之表面的自然氧化膜，使半導體基板1之表面潔淨化(洗淨)。藉此，露出半導體基板1(p型井PW及n型井NW)的表面(矽面)。
而後，於半導體基板1之表面(即p型井PW及n型井NW之表面)上，形成由氧化矽膜或氮氧化矽膜構成的界面層(絕緣層、絕緣膜)3，以作為絕緣層(圖2的步驟S4)。
界面層3之膜厚為薄層，宜為0.5~2nm，例如可使其為1nm程度。步驟S4中，界面層3，可使用例如熱氧化法等形成。此外，使界面層3為氮氧化矽膜之場合，例如藉由使用N2O、O2、及H2之高溫短時間氧化法，或在形成 氧化矽膜後於電漿中施行氮化處理(電漿氮化)之手法等，可將其形成。
以步驟S4形成界面層3後，藉由在此一界面層3上形成Hf系絕緣膜(與含Hf絕緣膜GI1、GI2對應)，而形成陷阱能階等缺陷數少的緻密氧化膜(自然氧化膜)，藉而可提高驅動能力與可靠度。
之後，如圖6所示，於半導體基板1的主面上，即界面層3上，形成係氧化鉿膜之HfO(氧化鉿)膜4(圖2的步驟S5)。此一HfO膜4與後述之HfSiO膜5，為高介電常數閘極絕緣膜(Hf系閘極絕緣膜)形成用的膜(絕緣膜)。
HfO膜為，以(Hf)與氧(O)構成之絕緣材料膜(即氧化鉿膜)。此外，即便標記為HfO膜，HfO膜中的Hf與O之原子比仍不限定為1：1。作為HfO膜，代表性為HfO2(二氧化鉿)膜。
HfO膜4，例如可使用ALD(Atomic Layer Deposition：原子層堆積)法或CVD(Chemical Vapor Deposition：化學氣相沉積)法而形成。步驟S5中，HfO膜4，形成於半導體基板1的主面全表面，故形成於nMIS形成區域1A及pMIS形成區域1B之雙方。HfO膜4之膜厚，可使其宜為0.6~0.85nm程度。
以上述步驟S5形成HfO膜4後，如圖7所示，於半導體基板1的主面上，即HfO膜4上，形成係矽酸鉿膜之HfSiO膜5(圖2的步驟S6)。
HfSiO膜為，以鉿(Hf)、矽(Si)、及氧(O)構成之絕緣材料膜(即矽酸鉿膜)。此外，即便標記為HfSiO膜，HfSiO膜中的Hf、Si、O之原子比亦不限定為1：1：1。
HfSiO膜5，例如可使用ALD法或CVD法形成。步驟S6中，HfSiO膜5，形成於半導體基板1的主面全表面，故形成於nMIS形成區域1A及pMIS形成區域1B的HfO膜4上。HfSiO膜5之膜厚，可使其宜為0.2~0.55nm程度。
以步驟S6形成HfSiO膜5的階段，nMIS形成區域1A，成為於半導體基板1(p型井PW)上，自下方起依序堆疊界面層3、HfO膜4及HfSiO膜5的狀態；而pMIS形成區域1B，成為於半導體基板1(n型井NW)上，自下方起依序堆疊界面層3、HfO膜4及HfSiO膜5的狀態。
以上述步驟S5形成HfO膜4，並以上述步驟S6形成HfSiO膜5後，將HfSiO膜5及HfO膜4進行氮化處理(圖2的步驟S7)。此一步驟S7之氮化處理，宜使用電漿氮化(電漿氮化處理)。
藉由以步驟S7將HfO膜4及HfSiO膜5氮化，如圖8所示，HfO膜4被氮化而成為HfON膜4a，HfSiO膜5被氮化而成為HfSiON膜5a。亦即，以步驟S5、S6形成的HfO膜4與其上之HfSiO膜5的疊層膜，藉由步驟S7之氮化處理，成為HfON膜4a與其上之HfSiON膜5a的疊層膜。
HfON膜(氮氧化鉿膜)為，以鉿(Hf)、氧(O)、及氮(N)構成之絕緣材料膜；HfSiON膜(氮氧化矽鉿膜)為，以鉿(Hf)、矽(Si)、氧(O)、及氮(N)構成之絕緣材料膜。此外，即便標記為HfON膜，HfON膜中的Hf、O、N之原子比亦不限定為1：1：1；又，即便標記為HfSiON膜，HfSiON膜中的Hf、Si、O、N之原子比亦不限定為1：1：1：1。
上述步驟S7之氮化處理後，如圖9所示，於半導體基板1的主面上，即HfSiON膜5a上，形成含Al膜(含Al層)6(圖2的步驟S8)。此一含Al膜6，主要係為了圖求p通道型MISFET的低臨界值化而形成。
含Al膜6，為含有Al(鋁)之材料膜，含有Al(鋁)作為主成分。作為含Al膜6，雖最宜為氧化鋁膜(AlO膜，代表性為Al2O3膜)，但其以外，亦可使用鋁膜(Al膜、Al單體膜)等。含Al膜6，可藉由濺鍍等之PVD(Physical Vapor Deposition，物理氣相沉積)法、或ALD法等形成。步驟S8中，含Al膜6，形成於半導體基板1的主面全表面，故形成於nMIS形成區域1A及pMIS形成區域1B的HfSiON膜5a上。含Al膜6之膜厚，可使其宜為0.5~1.0nm程度。
而後，如圖10所示，於半導體基板1的主面上，即含Al膜6上，形成遮罩層7(圖2的步驟S9)。
步驟S9中，遮罩層7，形成於半導體基板1的主面全表面，故形成於nMIS形成區域1A及pMIS形成區域1B的含Al膜6上。遮罩層7，可使用例如濺鍍法等之PVD法、或ALD法等形成，其膜厚(形成膜厚)，宜為5~20nm，例如可使其為10nm程度。
遮罩層7，宜由氮化金屬膜構成，但更宜為氮化鈦(TiN)膜或氮化鉭(TaN)膜，特別宜為氮化鈦(TiN)膜。遮罩層7，係為了抑制或防止之後形成的稀土含有膜8，與pMIS形成區域1B之含Al膜6、HfSiON膜5a、HfON膜4a反應而形成。若考慮期望此一反應防止的功能、容易加工、容易去除的點，則作為遮罩層7，宜使用上述材料。
以步驟S9形成遮罩層7之階段，nMIS形成區域1A及pMIS形成區域1B之雙方中，成為於半導體基板1(井區域)上，自下方起依序堆疊界面層3、HfON膜4a、HfSiON膜5a、含Al膜6及遮罩層7的狀態。
其次，如圖11所示，將nMIS形成區域1A之遮罩層7及含Al膜6藉由蝕刻(宜為濕蝕刻、或乾蝕刻與濕蝕刻之併用)而選擇性地去除，殘留pMIS形成區域1B之遮罩層7及含Al膜6(圖2的步驟S10)。藉此，nMIS形成區域1A中，露出HfSiON膜5a；另一方面，pMIS形成區域1B，維持在HfSiON膜5a上形成有含Al膜6及其上之遮罩層7的狀態。
具體而言，步驟S10，首先，形成於遮罩層7上覆蓋pMIS形成區域1B並露出nMIS形成區域1A的光阻圖案(未圖示)。之後，將該光阻圖案作為蝕刻遮罩使用，蝕刻(宜為濕蝕刻)而去除nMIS形成區域1A之遮罩層7，接著，蝕刻(宜為濕蝕刻)而去除nMIS形成區域1A之含Al膜6。而後，去除光阻圖案。
使用氮化鈦膜作為遮罩層7的場合，作為用於在步驟S10去除nMIS形成區域1A之遮罩層7的蝕刻液，可使用例如過氧化氫溶液等。此外，將光阻圖案(未圖示)作為蝕刻遮罩使用，蝕刻(宜為濕蝕刻)而去除nMIS形成區域1A之遮罩層7後，去除此一光阻圖案，之後，將殘存之遮罩層7作為蝕刻遮罩使用，蝕刻(宜為濕蝕刻)而去除nMIS形成區域1A之含Al膜6亦可。另外，藉由調整蝕刻液，將光阻圖案(未圖示)作為蝕刻遮罩使用，將nMIS形成區域1A之遮罩層7濕蝕刻時，亦將nMIS形成區域1A之含Al膜6一同濕蝕刻亦可。
接著，如圖12所示，於半導體基板1的主面上，形成稀土含有膜(稀土含有層)8(圖3的步驟S11)。步驟S11中，稀土含有膜8，形成於半導體基板1的主面全表面，故形成於nMIS形成區域1A及pMIS形成區域1B之雙方。此一稀土含有膜8，主要係為了圖求n通道型MISFET的低臨界值化而形成。
以上述步驟S10的蝕刻步驟去除nMIS形成區域1A之遮罩層7及含Al膜6，並殘留pMIS形成區域1B之遮罩層7及含Al膜6，故步驟S11中，稀土含有膜8，在nMIS形成區域1A形成於HfSiON膜5a上，在pMIS形成區域1B形成於遮罩層7上。因此，nMIS形成區域1A中稀土含有膜8與HfSiON膜5a接觸，但pMIS形成區域1B中，稀土含有膜8與含Al膜6(及HfSiON膜5a)，因中間夾設遮罩層7而呈互不接觸之狀態。
稀土含有膜8，為含有稀土元素之材料膜，含有稀土元素為主成分，特別宜含有La(鑭)。自穩定性的觀點來看，稀土含有膜8，宜為氧化稀土膜(稀土氧化物層)，特別宜為氧化鑭膜(作為氧化鑭代表性地為La2O3)。稀土含有膜8之膜厚，可使其宜為0.3~1.0nm程度。
以步驟S11形成稀土含有膜8的階段，nMIS形成區域1A中，成為於半導體基板1(p型井PW)上，自下方起依序堆疊界面層3、HfON膜4a、HfSiON膜5a及稀土含有膜8的狀態。另一方面，pMIS形成區域1B中，成為於半導體 基板1(n型井NW)上，自下方起依序堆疊界面層3、HfON膜4a、HfSiON膜5a、含Al膜6、遮罩層7及稀土含有膜8的狀態。
而後，對半導體基板1施以熱處理(圖3的步驟S12)。步驟S12的熱處理步驟，宜使熱處理溫度在650~850℃之範圍內，例如750℃程度，宜於惰性氣體環境中(氮氣氣體環境中亦可)施行。
藉由此一步驟S12的熱處理，nMIS形成區域1A中，HfON膜4a、HfSiON膜5a與稀土含有膜8反應；pMIS形成區域1B中，HfON膜4a、HfSiON膜5a與含Al膜6反應。
藉由此一步驟S12的熱處理，nMIS形成區域1A中，HfON膜4a、HfSiON膜5a與稀土含有膜8反應(混合、調和、相互擴散)，如圖13所示，形成係HfON膜4a、HfSiON膜5a與稀土含有膜8的反應層(混合層、調和層)之含Hf絕緣膜GI1。此外，藉由步驟S12的熱處理，pMIS形成區域1B中，HfON膜4a、HfSiON膜5a與含Al膜6反應(混合、調和、相互擴散)，如圖13所示，形成係HfON膜4a、HfSiON膜5a與含Al膜6的反應層(混合層、調和層)之含Hf絕緣膜GI2。
pMIS形成區域1B中，稀土含有膜8形成於遮罩層7上，pMIS形成區域1B之稀土含有膜8，難以與遮罩層7反應，故在步驟S12的熱處理後，殘存於遮罩層7上。此外，即便步驟S12的熱處理中pMIS形成區域1B之稀土含有膜8與遮罩層7反應，其反應部，仍在後述步驟S13的蝕刻步驟被除去。
此外，於步驟S12的熱處理時，宜抑制HfON膜4a、HfSiON膜5a與下部之界面層3反應，使作為界面層3之氧化矽膜或氮氧化矽膜殘存。亦即，nMIS形成區域1A中，於含Hf絕緣膜GI1與半導體基板1(p型井PW)之間使作為界面層3之氧化矽膜或氮氧化矽膜殘存；此外在pMIS形成區域1B中，於含Hf絕緣膜GI2與半導體基板1(n型井NW)之間使作為界面層3之氧化矽膜或氮氧化矽膜殘存為佳。藉此，可製作抑制驅動力與可靠度之劣化的良好裝 置。
含Al膜6為氧化鋁膜或鋁膜的場合，HfON膜4a、HfSiON膜5a與含Al膜6反應而形成的含Hf絕緣膜GI2，成為HfAlSiON膜。此處，HfAlSiON膜(氮氧化矽鉿鋁膜)為，以鉿(Hf)、鋁(Al)、矽(Si)、氧(O)、及氮(N)構成之絕緣材料膜。此外，即便標記為HfAlSiON膜，HfAlSiON膜中的Hf、Al、Si、O、N之原子比亦不限定為1：1：1：1：1。
此外，稀土含有膜8為氧化稀土膜或稀土膜的場合，若將稀土含有膜8所含有之稀土元素標記為Ln，則HfON膜4a、HfSiON膜5a與稀土含有膜8反應而形成之含Hf絕緣膜GI1，成為HfLnSiON膜。此外，稀土含有膜8為氧化鑭膜或鑭膜的場合，HfON膜4a、HfSiON膜5a與稀土含有膜8反應而形成之含Hf絕緣膜GI1，成為HfLaSiON膜。此處，HfLnSiON膜(氮氧化矽鉿稀土膜)為，以鉿(Hf)、稀土元素(Ln)、矽(Si)、氧(O)、及氮(N)構成之絕緣材料膜；HfLaSiON膜(氮氧化矽鉿鑭膜)為，以鉿(Hf)、鑭(La)、矽(Si)、氧(O)、及氮(N)構成之絕緣材料膜。此外，即便標記為HfLnSiON膜，HfLnSiON膜中的Hf、Ln、Si、O、N之原子比亦不限定為1：1：1：1：1；另，即便標記為HfLaSiON膜，HfLaSiON膜中的Hf、La、Si、O、N之原子比亦不限定為1：1：1：1：1。
施行步驟S12的熱處理步驟後，如圖14所示，將未在步驟S12的熱處理步驟反應之稀土含有膜8(未反應的稀土含有膜8，特別是殘存於遮罩層7上之稀土含有膜8)，藉由蝕刻(宜為濕蝕刻)去除，之後，將遮罩層7藉蝕刻(宜為濕蝕刻)去除(圖3的步驟S13)。此外，作為其他形態，步驟S13中，亦可將未在步驟S12的熱處理步驟反應之稀土含有膜8(未反應之稀土含有膜8，特別是殘存於遮罩層7上之稀土含有膜8)與遮罩層7，一同去除(宜藉由濕蝕刻去除)。此外，在步驟S12的熱處理中pMIS形成區域1B之稀土含有膜8與遮罩層7反應的場合，其反應部，於步驟S13的蝕刻步驟被去除。
藉由步驟S13的蝕刻步驟，呈nMIS形成區域1A露出含Hf絕緣膜GI1， pMIS形成區域1B露出含Hf絕緣膜G12的狀態。步驟S13的蝕刻(濕蝕刻)，可適宜地使用例如硫酸與過氧化氫之混合液等。
其次，如圖15所示，於包含nMIS形成區域1A及pMIS形成區域1B之半導體基板1的主面上，即nMIS形成區域1A之含Hf絕緣膜GI1及pMIS形成區域1B之含Hf絕緣膜GI2上，形成金屬閘極(金屬閘電極)用之金屬膜(金屬層、金屬閘極膜)9(圖3的步驟S14)。
金屬膜9，宜由氮化金屬構成(即氮化金屬膜)，以氮化鈦(TiN)膜、氮化鉭(TaN)膜、或氮化鎢(WN)膜為佳，作為金屬膜9特別宜為氮化鈦(TiN)膜。金屬膜9，可藉由例如濺鍍法等形成。可使金屬膜9之膜厚(形成膜厚)，為例如5~20nm程度。
之後，如圖16所示，於半導體基板1的主面上，即金屬膜9上，形成矽膜10(圖3的步驟S15)。雖可使矽膜10為多晶矽膜或非晶矽膜，但成膜時即便為非晶矽膜的場合，仍因成膜後的熱處理(例如後述步驟S23之活性化退火用的熱處理)而成為多晶矽膜。可使矽膜10之膜厚，為例如40~60nm程度。
雖亦可藉由增厚以步驟S14形成之金屬膜9的厚度而省略步驟S15之矽膜10的形成步驟(即以不具矽膜10的金屬膜9形成閘電極)，但以步驟S15於金屬膜9上形成矽膜10(即以金屬膜9與其上之矽膜10的疊層膜形成閘電極)仍較佳。其理由係為，當金屬膜9的厚度過厚時，有產生金屬膜9變得容易剝離的問題、或將金屬膜9圖案化時過蝕刻產生之基板受損的問題之可能性，但因藉由以金屬膜9與矽膜10的疊層膜形成閘電極，與僅以金屬膜9形成閘電極的情況相比可使金屬膜9的厚度減薄，故可改善上述問題。此外，於金屬膜9上形成矽膜10的場合，因可沿用至今為止之多晶矽閘電極(由多晶矽構成之閘電極)的加工方法與製程，故在微細加工性、製造成本及良率的點上仍較佳。
接著，藉由將矽膜10及金屬膜9的疊層膜圖案化，如圖17所示，形成由金屬膜9及金屬膜9上之矽膜10構成的閘電極GE1、GE2(圖3的步驟S16)。步驟S16的圖案化步驟(閘電極GE1、GE2形成步驟)，例如，可使用光微影法於矽膜10上形成光阻圖案(未圖示)後，將此一光阻圖案作為蝕刻遮罩使用，蝕刻(宜為乾蝕刻)矽膜10及金屬膜9的疊層膜而圖案化，藉以施行。之後，去除此一光阻圖案。
閘電極GE1，於nMIS形成區域1A中，形成在含Hf絕緣膜GI1上；閘電極GE2，於pMIS形成區域1B中，形成在含Hf絕緣膜GI2上。亦即，由金屬膜9及金屬膜9上之矽膜10構成的閘電極GE1，於nMIS形成區域1A之p型井PW的表面上，隔著含Hf絕緣膜GI1(界面層3及含Hf絕緣膜GI1)形成；而由金屬膜9及金屬膜9上之矽膜10構成的閘電極GE2，於pMIS形成區域1B之n型井NW的表面上，隔著含Hf絕緣膜GI2(界面層3及含Hf絕緣膜GI2)形成。
在以步驟S16將矽膜10及金屬膜9圖案化的乾蝕刻步驟後，更宜施行用於將未以閘電極GE1覆蓋之部分的含Hf絕緣膜GI1、與未以閘電極GE2覆蓋之部分的含Hf絕緣膜GI2去除之濕蝕刻。位於閘電極GE1下部之含Hf絕緣膜GI1、與位於閘電極GE2下部之含Hf絕緣膜GI2，在步驟S16的乾蝕刻及其後的濕蝕刻未去除而殘存，成為高介電常數閘極絕緣膜。另一方面，未以閘電極GE1覆蓋之部分的含Hf絕緣膜GI1、與未以閘電極GE2覆蓋之部分的含Hf絕緣膜GI2，在步驟S16將矽膜10及金屬膜9圖案化時的乾蝕刻，或其後的濕蝕刻被去除。
殘存於閘電極GE1下部之含Hf絕緣膜GI1，作為n通道型MISFET之閘極絕緣膜作用；殘存於閘電極GE2下部之含Hf絕緣膜GI2，作為p通道型MISFET之閘極絕緣膜作用；兩者介電常數(比介電常數)皆較氧化矽更高，作為高介電常數閘極絕緣膜作用。
上述HfO膜4、HfON膜4a、HfSiO膜5、HfSiON膜5a、含Hf絕緣膜GI1、及含Hf絕緣膜GI2，皆為介電常數(比介電常數)較氧化矽更高的絕緣材料 膜，為所謂的High-k膜(高介電常數膜)。
而後，如圖18所示，於閘電極GE1、GE2之側壁上，形成由氮化矽膜等絶緣體(絕緣膜)構成之補償間隙壁(補償側壁間隙壁、側壁絕緣膜)OS1(圖3的步驟S17)。例如，於半導體基板1上以覆蓋閘電極GE1、GE2的方式形成氮化矽膜後，藉由將此一氮化矽膜非等向性蝕刻(回蝕)，而可形成由殘存在閘電極GE1、GE2之側壁上的氮化矽膜構成之補償間隙壁OS1，可使其厚度為例如10nm程度。
其次，使用光微影技術，在以光阻膜(n型源極．汲極延伸區域導入用光阻膜，此處未圖示)覆蓋pMIS形成區域1B的狀態下，藉由在nMIS形成區域1A中之p型井PW的閘電極GE1(及補償間隙壁OS1)其兩側區域將磷(P)或砷(As)等n型雜質離子注入而形成n-型半導體區域EX1(圖3的步驟S18)。此一n-型半導體區域EX1形成用之離子注入時，pMIS形成區域1B被作為離子注入元件遮罩之上述光阻膜(未圖示)覆蓋，並於nMIS形成區域1A之半導體基板1(p型井PW)將閘電極GE1及補償間隙壁OS1作為遮罩而使n型雜質離子注入。
之後，如圖19所示，於閘電極GE1、GE2之側壁上(即形成在閘電極GE1、GE2之側壁上的補償間隙壁OS1其側壁上)，形成由氮化矽膜等絶緣體(絕緣膜)構成之補償間隙壁(補償側壁間隙壁、側壁絕緣膜)OS2(圖3的步驟S19)。例如，於半導體基板1上以覆蓋閘電極GE1、GE2及補償間隙壁OS1的方式形成氮化矽膜後，藉由將此一氮化矽膜非等向性蝕刻(回蝕)，而可形成由在閘電極GE1、GE2之側壁上的補償間隙壁OS1其側壁上殘存的氮化矽膜構成之補償間隙壁OS2。
藉由形成補償間隙壁OS2，於閘電極GE1、GE2之側壁上，形成由補償間隙壁OS1及補償間隙壁OS2的疊層體(疊層膜)構成之補償間隙壁(補償側壁間隙壁、側壁絕緣膜)OS。補償間隙壁OS，較補償間隙壁OS1更增厚補償間隙壁OS2的厚度的量。
而後，使用光微影技術，在以光阻膜(p型源極．汲極延伸區域導入用光阻膜，此處未圖示)覆蓋nMIS形成區域1A的狀態下，藉由在pMIS形成區域1B中之n型井NW的閘電極GE2(及補償間隙壁OS)其兩側區域將硼(B)等p型雜質離子注入而形成p-型半導體區域EX2(圖3的步驟S20)。此一p-型半導體區域EX2形成用之離子注入時，nMIS形成區域1A被作為離子注入元件遮罩之上述光阻膜(未圖示)覆蓋，並於pMIS形成區域1B之半導體基板1(n型井NW)將閘電極GE2及補償間隙壁OS作為遮罩而使p型雜質離子注入。
之後，如圖20所示，於閘電極GE1、GE2之側壁上(即補償間隙壁OS之側壁上)，形成由絶緣體(絕緣膜)構成之側壁間隙壁(側壁間隔件、側壁絕緣膜、側壁)SW(圖3的步驟S21)。
形成側壁間隙壁SW，係例如於半導體基板1上以覆蓋閘電極GE1、GE2及補償間隙壁OS的方式，自下方起依序形成氧化矽膜與氮化矽膜後，將此一氧化矽膜與氮化矽膜的疊層膜非等向性蝕刻(回蝕)。藉此，可形成由殘存在閘電極GE1、GE2之側壁上(即補償間隙壁OS之側壁上)的氧化矽膜及氮化矽膜構成之側壁間隙壁SW。側壁間隙壁SW，於閘電極GE1、GE2之側壁上，隔著補償間隙壁OS而形成。另，為了將附圖簡化，於圖20及其以後的圖，將構成側壁間隙壁SW之氧化矽膜及氮化矽膜一體化地顯示。此外，為了將附圖簡化，圖20及其以後的圖中，將補償間隙壁OS1及補償間隙壁OS2的疊層體(疊層膜)作為補償間隙壁OS顯示。
接著，於nMIS形成區域1A之p型井PW藉由離子注入而形成n+型半導體區域SD1，於pMIS形成區域1B之n型井NW藉由其他離子注入而形成p+型半導體區域SD2(圖3的步驟S22)。
n+型半導體區域SD1，可在nMIS形成區域1A中之p型井PW的閘電極GE1及側壁間隙壁SW其兩側區域，將磷(P)或砷(As)等n型雜質離子注 入藉以形成。n+型半導體區域SD1，與n-型半導體區域EX1相較雜質濃度更高且接合深度更深。此一n+型半導體區域SD1形成用之離子注入時，先以作為離子注入阻止遮罩之光阻膜(未圖示)覆蓋pMIS形成區域1B，再於nMIS形成區域1A之半導體基板1(p型井PW)，將閘電極GE1及其側壁上之側壁間隙壁SW作為遮罩而進行離子注入。因此，n-型半導體區域EX1，於閘電極GE1(之側壁上的補償間隙壁OS1)對準而形成；n+型半導體區域SD1，於側壁間隙壁SW對準而形成。
p+型半導體區域SD2，可在pMIS形成區域1B中之n型井NW的閘電極GE2及側壁間隙壁SW其兩側區域，將硼(B)等p型雜質離子注入藉以形成。p+型半導體區域SD2，與p-型半導體區域EX2相較雜質濃度更高且接合深度更深。此一p+型半導體區域SD2形成用之離子注入時，先以作為離子注入阻止遮罩之其他光阻膜(未圖示)覆蓋nMIS形成區域1A，再於pMIS形成區域1B之半導體基板1(n型井NW)，將閘電極GE2及其側壁上之側壁間隙壁SW作為遮罩而進行離子注入。因此，p-型半導體區域EX2，於閘電極GE2(之側壁上的補償間隙壁OS)對準而形成；p+型半導體區域SD2，於側壁間隙壁SW對準而形成。先形成n+型半導體區域SD1，或先形成p+型半導體區域SD2皆可。
構成nMIS形成區域1A之閘電極GE1的矽膜10，在n-型半導體區域EX1形成用之離子注入步驟與n+型半導體區域SD1形成用之離子注入步驟中導入n型雜質，成為n型之矽膜。此外，構成pMIS形成區域1B之閘電極GE2的矽膜10，在p-型半導體區域EX2形成用之離子注入與p+型半導體區域SD2形成用之離子注入步驟導入p型雜質，成為p型之矽膜。
另，n+型半導體區域SD1作為n通道型MISFETQn的源極．汲極區域作用，p+型半導體區域SD2作為p通道型MISFETQp的源極．汲極區域作用，因而步驟S22，可視作施行n通道型MISFETQn的源極．汲極區域形成用之離子注入、及p通道型MISFETQp的源極．汲極區域形成用之離子注入的步驟。
於步驟S22施行n+型半導體區域SD1形成用之離子注入、及p+型半導體區域SD2形成用之離子注入後，施行用於將導入之雜質活性化的熱處理(退火處理、活性化退火)(圖3的步驟S23)。
在步驟S18、S20、S22之離子注入被導入n-型半導體區域EX1、p-型半導體區域EX2、n+型半導體區域SD1、p+型半導體區域SD2及矽膜10等的雜質，可藉由步驟S23的熱處理被活性化。步驟S23的熱處理，可例如以900℃~1100℃之熱處理溫度，在惰性氣體環境中，更宜為氮氣氣體環境中進行。
如此地，獲得如圖20所示之構造，於nMIS形成區域1A，形成n通道型MISFETQn作為電場效果電晶體；此外，於pMIS形成區域1B，形成p通道型MISFETQp作為電場效果電晶體。
閘電極GE1作為n通道型MISFETQn之閘電極(金屬閘電極)作用，閘電極GE1下方的含Hf絕緣膜GI1(及其下之界面層3)，作為n通道型MISFETQn之閘極絕緣膜作用。而作為n通道型MISFETQn的源極或汲極作用之n型半導體區域(雜質擴散層)，以n+型半導體區域SD1及n-型半導體區域EX1形成。此外，閘電極GE2作為p通道型MISFETQp之閘電極(金屬閘電極)作用，閘電極GE2下方的含Hf絕緣膜GI2(及其下之界面層3)，作為p通道型MISFETQp之閘極絕緣膜作用。而作為p通道型MISFETQp的源極或汲極作用之p型半導體區域(雜質擴散層)，以p+型半導體區域SD2及p-型半導體區域EX2形成。閘電極GE1、GE2，具有與閘極絕緣膜接觸之金屬膜(此處為金屬膜9)，故為所謂的金屬閘電極(金屬閘電極)。
此外，藉由自行對準金屬矽化(Salicide：Self Aligned Silicide)處理，亦可於構成源極．汲極之n+型半導體區域SD1及p+型半導體區域SD2的上部，與構成閘電極GE1、GE2之矽膜10的上部，形成由鈷矽化物或鎳矽化物等構成之金屬矽化物層(未圖示)。
其次，如圖21所示，於半導體基板1的主面上，以覆蓋閘電極GE1、GE2、 補償間隙壁OS及側壁間隙壁SW的方式，形成絕緣膜(層間絕緣膜)11。絕緣膜11，例如由氧化矽膜之單體膜、或薄層氮化矽膜與其上之厚層氧化矽膜的疊層膜等構成。形成絕緣膜11後，使用例如CMP(Chemical Mechanical Polishing，化學機械研磨)法將絕緣膜11之表面(頂面)平坦化。
之後，將形成在絕緣膜11上的光阻圖案(未圖示)作為蝕刻遮罩使用，藉由將絕緣膜11乾蝕刻，於絕緣膜11形成接觸孔(貫通孔、孔)CNT。接觸孔CNT，於n+型半導體區域SD1及p+型半導體區域SD2，或閘電極GE1、GE2之上部等形成。
而後，於接觸孔CNT內，形成由鎢(W)等構成之導電性的填栓(連接用導體部)PG。形成填栓PG，係例如在包含接觸孔CNT內部(底部及側壁上)的絕緣膜11上，形成阻障導體膜(例如鈦膜、氮化鈦膜、或其等之疊層膜)。之後，於此一阻障導體膜上將由鎢膜等構成之主導體膜埋入接觸孔CNT而形成，藉由以CMP法或回蝕法等去除絕緣膜11上之不需要的主導體膜及阻障導體膜，可形成填栓PG。另，為了將附圖簡化，圖21中，將構成填栓PG之阻障導體膜及主導體膜(鎢膜)一體化顯示。
接著，如圖22所示，在嵌入有填栓PG的絕緣膜11上，形成配線形成用之絕緣膜(層間絕緣膜)12。可使絕緣膜12，為單體膜(單體絕緣膜)或疊層膜(疊層絕緣膜)。
其後，以單金屬鑲嵌法形成第1層配線。首先，藉由以光阻圖案(未圖示)為遮罩之乾蝕刻在絕緣膜12之既定區域形成配線溝13後，於半導體基板1的主面上(即包含配線溝13底部及側壁上的絕緣膜12上)形成阻障導體膜(金屬阻障層膜)。阻障導體膜，可使用例如氮化鈦膜、鉭膜或氮化鉭膜等。接著，藉由CVD法或濺鍍法等於阻障導體膜上形成銅的種晶層，更使用電解電鍍法等於種晶層上形成銅鍍膜(主導體膜)，藉由此一銅鍍膜嵌入配線溝13的內部。之後，以CMP法去除配線溝13內以外之區域的銅鍍膜、種晶層及阻障導體膜，於配線溝13內形成以銅為主導電材料的第1層配線 M1。另，為了將附圖簡化，圖22中，將構成配線M1之銅鍍膜、種晶層及阻障導體膜一體化顯示。配線M1，與填栓PG相連接，介由填栓PG，與n+型半導體區域SD1、p+型半導體區域SD2、閘電極GE1、或閘電極GE2等電性連接。
而後，以雙金屬鑲嵌法形成第2層以後的配線，但此處省略圖示及其說明。此外，配線M1及較其更上層的配線，未限定為金屬鑲嵌配線，亦可將配線用之導電體膜圖案化而形成，例如可使其為鎢配線或鋁配線等。
其次，對本實施形態之特徵，更詳細地進行說明。
本實施形態中，作為n通道型MISFETQn之閘極絕緣膜，使用介電常數較氧化矽更高的含Hf絕緣膜GI1；作為p通道型MISFETQp之為閘極絕緣膜，使用介電常數較氧化矽更高的含Hf絕緣膜GI2。亦即，將係介電常數(比介電常數)較氧化矽更高的材料膜，所謂的High-k膜(高介電常數膜)之含Hf絕緣膜GI1、GI2，於n通道型MISFETQn及p通道型MISFETQp之閘極絕緣膜使用。因此，與在n通道型MISFETQn及p通道型MISFETQp之閘極絕緣膜使用氧化矽膜的場合相比，可增加含Hf絕緣膜GI1與含Hf絕緣膜GI2之物理的膜厚，故可降低閘極漏電流。
此外，本實施形態中，n通道型MISFETQn及p通道型MISFETQp之閘電極GE1、GE2，具有位於閘極絕緣膜(此處為界面層3及含Hf絕緣膜GI1、GI2)上的金屬膜9，為所謂的金屬閘電極(金屬閘電極)。因此，可抑制閘電極之空乏化現象，使寄生電容消失，故亦可使MISFET元件小型化(閘極絕緣膜的薄膜化)。
此外，本實施形態，因在p通道型MISFETQp中，於係p通道型MISFETQp之Hf系的高介電常數閘極絕緣膜之含Hf絕緣膜GI2導入鋁(Al)，故可使p通道型MISFETQp低臨界值化。另一方面，在n通道型MISFETQn中，於係n通道型MISFETQn之Hf系的高介電常數閘極絕緣膜之含Hf絕緣膜GI1導入 稀土元素(更宜為La)，故可使n通道型MISFETQn低臨界值化。亦即，可使n通道型MISFETQnp通道型MISFETQp之雙方低臨界值化(可減小n通道型MISFETQn與p通道型MISFETQp的臨界值電壓之絕對值)。
如此地，本實施形態中，使用係含有Hf之高介電常數閘極絕緣膜的Hf系閘極絕緣膜(此處為含Hf絕緣膜GI1、GI2)，而本實施形態的主要特徵之一為，形成Hf系閘極絕緣膜(含Hf絕緣膜GI1、GI2)時，使用HfON膜4a與其上之HfSiON膜5a的疊層膜(疊層構造)。
與本實施形態相異，亦考慮使用HfO膜的單層膜，取代HfON膜4a與其上之HfSiON膜5a的疊層膜，將此一情況稱作第1比較例。然而，此一第1比較例的場合，難以兼顧電晶體高性能化與可保障10年以上之可靠度，HfO膜在熱處理(例如上述步驟S12的熱處理或上述步驟S23的熱處理)時容易結晶化，一旦結晶化，則容易招致閘極漏電流的增大。
而與本實施形態相異，考慮使用HfON膜的單層膜，取代HfON膜4a與其上之HfSiON膜5a的疊層膜，將此一情況稱作第2比較例。於熱處理時，HfON膜較HfO膜更難以結晶化，故與第1比較例相較，第2比較例在閘極漏電流的抑制上較為有利。
然而，氧(O)自元件分離區域2(構成其之氧化矽膜)起擴散至閘極絕緣膜，因而閘極絕緣膜的厚度增加，因而閘極絕緣膜之EOT(Equivalent Oxide Thickness：等價氧化膜厚)增加，產生電晶體之驅動力降低的現象(以下，將此一現象稱作「起因於氧擴散之閘極絕緣膜厚的增加現象」)。此一現象，不僅使用HfO膜的單層膜之第1比較例，在使用HfON膜的單層膜之第2比較例中亦發生。
而與本實施形態相異，考慮使用HfSiO膜的單層膜或HfSiON膜的單層膜，取代HfON膜4a與其上之HfSiON膜5a的疊層膜，將此一情況稱作第3比較例。含有Si之HfSiO膜或HfSiON膜，與不含Si之HfO膜或HfON膜相比為更 難結晶化的膜(非晶質膜)，故氧難以穿透，不易產生上述起因於氧擴散之閘極絕緣膜厚的增加現象。另，第3比較例中，抑制上述起因於氧擴散之閘極絕緣膜厚的增加現象之效果，使用HfSiO膜之情況較使用HfSiON膜之情況效果更大。
然而，含有Si之HfSiO膜或HfSiON膜，與不含Si之HfO膜或HfON膜相比介電常數更低。因此，在使Hf系閘極絕緣膜之EOT相同的場合，與使用HfO膜的單層膜之第1比較例或使用HfON膜的單層膜之第2比較例相較之下，使用HfSiO膜的單層膜或HfSiON膜的單層膜之第3比較例，因Hf系閘極絕緣膜之物理的膜厚變薄，故有閘極漏電流增加的疑慮。
相對於此，本實施形態中，形成Hf系閘極絕緣膜時，使用HfON膜4a與其上之HfSiON膜5a的疊層膜。此一HfON膜4a與其上之HfSiON膜5a在熱處理時反應而形成含Hf絕緣膜GI1、GI2，含Hf絕緣膜GI1、GI2，含有Hf(鉿)、O(氧)、N(氮)及Si(矽)作為主成分。然而，吾人認為，反映在下層側形成HfON膜4a，在上層側形成HfSiON膜5a的情況，製造出之半導體裝置中的含Hf絕緣膜GI1、GI2中之Si(矽)的濃度分布，於厚度方向觀察並不均一(一定)，上部側(接近閘電極GE1、GE2側)Si濃度(原子比)變高，下部側(接近半導體基板1側)Si濃度(原子比)變低。亦即，認為本實施形態之半導體裝置中，Hf系閘極絕緣膜(含Hf絕緣膜GI1、GI2)的厚度方向中之矽(Si)的濃度分布，上部側(接近閘電極GE1、GE2側)較下部側(接近半導體基板1側)更為高濃度。
圖23為，含Hf絕緣膜GI1、GI2之說明圖。於圖23的(a)，顯示半導體基板1(p型井PW)、界面層3、含Hf絕緣膜GI1及閘電極GE1的疊層構造之部分放大剖面圖；於圖23的(b)，顯示半導體基板1(n型井NW)、界面層3、含Hf絕緣膜GI2及閘電極GE2的疊層構造之部分放大剖面圖，但為了容易觀看附圖，而省略影線。圖23的(a)中，吾人認為若比較含Hf絕緣膜GI1之上部(上層部分)GI1a與下部(下層部分)GI1b，則相較於下部GI1b，上部GI1a的Si濃度(原子比)變高。此外，圖23的(b)中，若比較含Hf絕緣 膜GI2之上部(上層部分)GI2a與下部(下層部分)GI2b，則吾人認為相較於下部GI2b，上部GI2a的Si濃度(原子比)變高。此係因，形成Hf系閘極絕緣膜(含Hf絕緣膜GI1、GI2)時，使用HfON膜4a與其上之HfSiON膜5a，因而容易使含Hf絕緣膜GI1、GI2之上部GI1a、GI2a，殘留以HfSiON膜5a為主的組成，Si濃度變高；另一方面，容易使含Hf絕緣膜GI1、GI2之下部GI1b、GI2b，殘留以HfON膜4a為主的組成，Si濃度變低之故。此處，雖上部GI1a、GI2a之各自的厚度，與HfSiON膜5a的厚度幾乎相當，下部GI1b、GI2b之各自的厚度，與HfON膜4a的厚度幾乎相當，但並未在含Hf絕緣膜GI1、GI2中的上部GI1a、GI2a與下部GI1b、GI2b之間(圖23的虛線處)，形成明確的界面。
本實施形態中，形成Hf系閘極絕緣膜時藉由使用HfSiON膜5a，而使Hf系閘極絕緣膜(此處為含Hf絕緣膜GI1、GI2)中含有N(氮)與Si(矽)。因含有N(氮)與Si(矽)，使Hf系閘極絕緣膜(此處為含Hf絕緣膜GI1、GI2)難以結晶化(為非晶質膜)，故氧(O)難以穿透。因此，不易產生起因於上述氧擴散之閘極絕緣膜厚的增加現象，可防止在通道長度短且通道寬度窄之通道區(幅W1≦1μm)的電晶體驅動力之降低。
此外，本實施形態中，形成Hf系閘極絕緣膜時，並非使用含有Si之HfSiON膜的單層膜，而使用未含Si之HfON膜4a、與含Si之HfSiON膜5a的疊層膜。因此，與使用含Si之HfSiON膜(或HfSiO膜)的單層膜之第3比較例相較，可增高Hf系閘極絕緣膜的介電常數，在使EOT相同的場合，可增厚Hf系閘極絕緣膜(此處為含Hf絕緣膜GI1、GI2)的物理膜厚。因此，可抑制閘極漏電流。
此外，閘電極GE1、GE2之金屬膜9，為氮化金屬膜而含有氮(N)。若閘電極GE1、GE2的金屬膜9中之氮(N)往半導體基板1側擴散，一旦擴散至半導體基板1(p型井PW、n型井NW)與界面層3之界面附近為止，則有產生NBTI(Negative Bias Temperature Instability，負偏壓溫度不穩定性)之劣化(產生NBTI造成之臨界值電壓的變化)的疑慮。相對於此，本實施形態 中，藉由在形成Hf系閘極絕緣膜時使用HfSiON膜5a，而於Hf系閘極絕緣膜(此處為含Hf絕緣膜GI1、GI2)中含有N(氮)與Si(矽)。因含有N(氮)與Si(矽)，使Hf系閘極絕緣膜(此處為含Hf絕緣膜GI1、GI2)難以結晶化(為非晶質膜)，故不僅氧(O)難以穿透，氮(N)亦難以穿透。因此，可抑制或防止上述閘電極GE1、GE2的金屬膜9中之氮(N)擴散至半導體基板1側(半導體基板1與界面層3之界面附近)而產生之NBTI的劣化(NBTI產生之臨界值電壓的變化)情況的發生。
另一方面，與本實施形態相異，亦考慮使用HfSiON膜與其上之HfON膜的疊層膜，取代HfON膜4a與其上之HfSiON膜5a的疊層膜，將此一情況稱作第4比較例。亦即，相對於本實施形態中，HfON膜4a為下側而HfSiON膜5a為上側，在第4比較例中，HfON膜為上側而HfSiON膜為下側。本實施形態與第4比較例，在HfON膜與HfSiON膜的堆疊順序相異。
然而，在防止閘電極GE1、GE2的金屬膜9中之氮(N)往半導體基板1側(半導體基板1與界面層3之界面附近)擴散的觀點中，本實施形態(HfON膜為下側而HfSiON膜為上側的情況)較第4比較例(HfON膜為上側而HfSiON膜為下側的情況)更為有效。關於其理由將於下說明。
亦即，本實施形態，在形成Hf系閘極絕緣膜時，使用HfON膜4a與其上之HfSiON膜5a的疊層膜，下側為未含Si之HfON膜4a而上側為含Si之HfSiON膜5a。因此，本實施形態，所形成之Hf系閘極絕緣膜(此處為含Hf絕緣膜GI1、GI2)中，可使上部側(接近閘電極GE1、GE2側)Si濃度增高。另一方面，第4比較例，在形成Hf系閘極絕緣膜時，雖使用HfSiON膜與其上之HfON膜的疊層膜，但下側為含Si之HfSiON膜而上側為不含Si之HfON膜。因此，第4比較例的情況，所形成之Hf系閘極絕緣膜中，下部側(接近半導體基板側)較上部側(接近閘電極側)Si濃度變高，難以使閘電極與Hf系閘極絕緣膜之界面附近的Hf系閘極絕緣膜中之Si濃度增高。
為了防止閘電極GE1、GE2的金屬膜9中之氮(N)往半導體基板1側(半 導體基板1與界面層3之界面附近)擴散，將閘電極GE1、GE2與Hf系閘極絕緣膜(本實施形態為含Hf絕緣膜GI1、GI2)之界面附近的Hf系閘極絕緣膜中之Si濃度提高的方法有效。此係因，為了防止閘電極GE1、GE2的金屬膜9中之氮(N)往半導體基板1側擴散，而在與閘電極GE1、GE2接觸的部分(界面部分)中氮(N)之擴散阻障功能高的方法有效，為了提高擴散阻障功能，而必須提高Si濃度之故。
第4比較例的情況，由於將HfSiON膜形成在HfON膜下方，故閘電極與Hf系閘極絕緣膜之界面附近的Hf系閘極絕緣膜中之Si濃度難以增高，與閘電極接觸的部分(界面部分)中難以使氮(N)之擴散阻障功能增高，故在可防止閘電極之金屬膜中的氮(N)往半導體基板側擴散之效果上有限。
相對於此，本實施形態，由於將HfSiON膜5a形成在HfON膜4a上方，故閘電極GE1、GE2與Hf系閘極絕緣膜(含Hf絕緣膜GI1、GI2)之界面附近的Hf系閘極絕緣膜(含Hf絕緣膜GI1、GI2)中之Si濃度容易增高，與閘電極GE1、GE2接觸的部分(界面部分)中易於使氮(N)之擴散阻障功能增高。是故，可更確實地防止閘電極GE1、GE2的金屬膜9中之氮(N)往半導體基板1側(半導體基板1與界面層3之界面附近)擴散的情況。因此，可更確實地抑制或防止NBTI的劣化(NBTI產生之臨界值電壓的變化)產生。
亦即，為了確實地防止閘電極GE1、GE2的金屬膜9中之氮(N)往半導體基板1側(半導體基板1與界面層3之界面附近)擴散，使氮(N)的擴散阻障層(HfSiON膜)，盡可能地配置於閘電極GE1、GE2(金屬膜9)附近之方法有效。因此，相較於第4比較例，本實施形態之氮(N)的擴散阻障層(HfSiON膜)配置於閘電極GE1、GE2(金屬膜9)附近，故可更確實地防止閘電極GE1、GE2的金屬膜9中之氮(N)往半導體基板1側(半導體基板1與界面層3之界面附近)擴散的情況。
如此地，本實施形態，若於Hf系閘極絕緣膜(含Hf絕緣膜GI1、GI2)整體增高Si濃度，則Hf系閘極絕緣膜的介電常數降低，故為了防止閘電極 GE1、GE2的金屬膜9中之氮(N)往半導體基板1側擴散，於最有效的區域(即Hf系閘極絕緣膜之上部側)增高Si濃度，於其他區域(即Hf系閘極絕緣膜之下部側)減低Si濃度。此一方法，藉由在形成Hf系之高介電常數閘極絕緣膜(含Hf絕緣膜GI1、GI2)時，使用HfON膜4a與其上之HfSiON膜5a的疊層膜(疊層構造)而加以實現。藉此，可兼顧Hf系閘極絕緣膜的高介電常數化、及防止起因於來自金屬閘電極的氮之擴散的NBTI之劣化(NBTI產生之臨界值電壓的變化)。
此外，本實施形態，在形成Hf系之高介電常數閘極絕緣膜(含Hf絕緣膜GI1、GI2)時，使用HfON膜4a與其上之HfSiON膜5a的疊層膜(疊層構造)。為了獲得此一疊層膜，藉由以步驟S5形成HfO膜4，並以步驟S6在HfO膜4上形成HfSiO膜5後，以步驟S7施行氮化處理，以使HfO膜4及HfSiO膜5氮化而成為HfON膜4a及HfSiON膜5a。作為用於獲得HfON膜4a與其上之HfSiON膜5a的疊層膜之其他手法，亦可在以步驟S5將HfO膜4成膜後，施行氮化處理步驟將此一HfO膜4氮化而作為HfON膜後，於此一HfON膜上以步驟S6將HfSiO膜5成膜，而後施行氮化處理將此一HfSiO膜5氮化以作為HfSiON膜。
然而，在步驟S5的HfO膜4之成膜步驟與步驟S6的HfSiO膜5之成膜步驟之間追加氮化處理步驟(HfO膜4的氮化處理步驟)的場合，HfO膜4，因經此一追加之氮化處理與步驟S7之氮化處理的2次氮化處理被氮化，固有HfO膜4被過度地氮化的疑慮。因此，較宜於步驟S5的HfO膜4之成膜步驟後，不施行HfO膜4的氮化處理地，施行步驟S6的HfSiO膜5之成膜步驟。亦即，較宜於步驟S5與步驟S6之間不施行HfO膜4的氮化處理，而於步驟S7施行HfO膜4及HfSiO膜5的氮化處理。藉此，在施行步驟S7的氮化處理前之階段，HfSiO膜5與HfO膜4未被氮化，而以步驟S7的氮化處理將HfSiO膜5與HfO膜4氮化，故可防止HfO膜4被過度地氮化。
此外，步驟S5的HfO膜4之成膜步驟與步驟S6的HfSiO膜5之成膜步驟，宜以不將半導體基板1暴露於大氣中的方式，連續地施行。藉此，可於HfO膜4上連續地形成HfSiO膜5，防止HfO膜4與HfSiO膜5之間形成不需要的界 面層。若HfO膜4與HfSiO膜5之間形成不需要的界面層，則因此一界面層而有閘極絕緣膜之EOT變動(差異)的疑慮。藉由使步驟S5的HfO膜4之成膜步驟與步驟S6的HfSiO膜5之成膜步驟，以不將半導體基板1暴露於大氣中的方式，連續地施行，而可防止HfO膜4與HfSiO膜5之間形成不需要的界面層，可抑制或防止閘極絕緣膜之EOT的差異。
此外，將以上述步驟S5形成之HfO膜4的厚度(膜厚、形成膜厚)，與以上述步驟S6形成之HfSiO膜5的厚度(膜厚、形成膜厚)相比，則更宜使HfO膜4的厚度較HfSiO膜5的厚度更厚(大)。因此，施行步驟S7的氮化處理之階段，將HfON膜4a的厚度與HfSiON膜5a的厚度相比，則更宜使HfON膜4a的厚度較HfSiON膜5a的厚度更厚(大)。此係因，HfSiON膜5a(HfSiO膜5)，為可確保能夠發揮氧(O)與氮(N)之擴散防止功能程度的厚度即可，若使HfSiON膜5a(HfSiO膜5)過厚則致使Hf系閘極絕緣膜的介電常數降低，故使主體為HfON膜4a(HfO膜4)，抑制Hf系閘極絕緣膜的介電常數之降低。
自確保可發揮氧(O)與氮(N)之擴散防止功能程度的厚度等觀點，宜使HfSiON膜5a的厚度，為0.2nm以上，若加上抑制Hf系閘極絕緣膜的介電常數之降低等觀點，則HfSiON膜5a的厚度為0.2~0.55nm更佳。此外，考慮此一HfSiON膜5a之適宜厚度，與Hf系閘極絕緣膜整體之適宜厚度，則可使HfON膜4a的厚度，宜為0.6~0.85nm程度。
此外，將HfON膜4a中的Hf濃度(原子比)與HfSiON膜5a中的Hf濃度(原子比)相比，則HfSiON膜5a中的Hf濃度較HfON膜4a中的Hf濃度，更低了含Si分的量。
此外，HfSiON膜5a(HfSiO膜5)中所含的Hf與Si之原子比，宜為Hf與Si合計者之40~60%(原子%)為Hf(剩餘的60~40%為Si)。亦即，HfSiON膜5a(HfSiO膜5)中的Hf與Si之原子比(即Hf：Si)，宜於4：6~6：4之間。亦即，HfSiON膜5a(HfSiO膜5)中，Hf濃度(原子比)宜為Si濃度(原子比)的2/3倍~1.5倍。另，HfSiON膜5a(HfSiO膜5)中，Hf濃度(原子比) 為Si濃度(原子比)的2/3倍~1.5倍，與Si濃度(原子比)為Hf濃度(原子比)的2/3倍~1.5倍同義。藉由將Hf與Si的比率設定於此一範圍內，可形成膜質良好的HfSiON膜5a(HfSiO膜5)。
圖24為，閘極寬度的說明圖。圖24顯示閘電極GE(對應於本實施形態之閘電極GE1或閘電極GE2)與源極．汲極區域SD(對應於綜合本實施形態之n-型半導體區域EX1與n+型半導體區域SD1者，或綜合p-型半導體區域EX2與p+型半導體區域SD2者)之平面配置。圖24所示之閘電極GE為閘電極GE1的情況，上述圖1的nMIS形成區域1A之剖面圖，概略相當於圖24之A1-A1線的位置之剖面圖；此外，圖24所示之閘電極GE為閘電極GE2的情況，上述圖1的pMIS形成區域1B之剖面圖，概略相當於圖24之A1-A1線的位置之剖面圖。閘極寬度，於圖24中以符號W1表示，閘極長度，於圖24中以符號W2表示。圖24中，以元件分離區域2包圍源極．汲極區域SD的周圍。此外，閘極寬度W1，亦可視為通道寬。
由於上述起因於氧擴散之閘極絕緣膜厚的增加現象而使MISFET的特性受到影響，在閘極寬度W1為1μm以下的情況(W1≦1μm)特別顯著。此係因，閘極寬度W1大的情況，雖因氧(O)自元件分離區域2(構成其之氧化矽膜)起往閘極絕緣膜擴散，接近元件分離區域2之區域中閘極絕緣膜的厚度增加，但相當遠離元件分離區域2之區域中閘極絕緣膜的厚度無甚改變，而閘極絕緣膜的厚度增加之區域，自閘極絕緣膜整體觀察則頗有限，其影響較小之故。亦即，閘極寬度W1大的情況，若氧(O)自元件分離區域2(構成其之氧化矽膜)起往閘極絕緣膜擴散，則接近元件分離區域2(鄰接)之區域21a、21b中，閘極絕緣膜的厚度雖有相當量的增加，但位於閘極寬度W1方向之幾近中央的區域(遠離元件分離區域2之區域)21c中，閘極絕緣膜的厚度無甚改變。然則，若閘極寬度W1變小，則在因氧(O)自元件分離區域2(構成其之氧化矽膜)起往閘極絕緣膜擴散而閘極絕緣膜的厚度增加時，閘極絕緣膜的厚度增加之區域其佔閘極絕緣膜整體的比例增加，故對MISFET之特性造成的影響變大。亦即，閘極寬度W1小的情況，若氧(O)自元件分離區域2(構成其之氧化矽膜)起往閘極絕緣膜擴散， 則區域21a、21b自然不在話下，於區域21c中閘極絕緣膜的厚度亦增加相當量。
本案發明人加以檢討後，發現閘極寬度W1較1μm更大(W1>1μm)的場合，即便產生起因於氧擴散之閘極絕緣膜厚的增加現象，對MISFET之特性的影響仍小；但閘極寬度W1為1μm以下(W1≦1μm)的場合，若產生起因於氧擴散之閘極絕緣膜厚的增加現象，則對MISFET之特性的影響變得相當大。相對於此，本實施形態，藉由將閘極絕緣膜進行如同上述之工夫(使用HfSiON膜)，區域21a、21b自然不在話下，在區域21c，亦可抑制或防止起因於來自元件分離區域2(構成其之氧化矽膜)之氧(O)的擴散之閘極絕緣膜厚的增加現象。因此，本實施形態，無關於閘極寬度W1之尺寸，使閘極寬度W1為1μm以下(W1≦1μm)的場合，仍可抑制或防止起因於上述氧擴散之閘極絕緣膜厚的增加現象。因此，若於本實施形態，應用具有閘極寬度W1為1μm以下(W1≦1μm)之MISFET的半導體裝置，則其效果大。
圖25為，顯示閘極絕緣膜之EOT(Equivalent Oxide Thickness：等價氧化膜厚)與閘極漏電流的相關之一例的圖表(說明圖)。圖25的圖表之橫軸，對應於閘極絕緣膜之EOT；圖25的圖表之縱軸，對應於閘極漏電流。此外，於圖25的圖表，顯示作為閘極絕緣膜用之Hf系絕緣膜，使用HfON膜的單層膜之第2比較例的情況、使用HfSiON膜的單層膜之第3比較例的情況、以及使用HfON膜4a與其上之HfSiON膜5a的疊層膜之本實施形態的情況。
如同自圖25的圖表亦可得知，將使用HfSiON膜的單層膜作為閘極絕緣膜用之Hf系絕緣膜的第3比較例之場合，與使用HfON膜的單層膜作為閘極絕緣膜用之Hf系絕緣膜的第2比較例之場合、或使用HfON膜4a與其上之HfSiON膜5a的疊層膜作為閘極絕緣膜用之Hf系絕緣膜的本實施形態之場合加以比較，相同EOT時閘極漏電流變大。吾人認為此係為，第3比較例的場合，與第2比較例的場合或本實施形態的場合相比，閘極絕緣膜的介電常數變低，故相同EOT時閘極絕緣膜的物理膜厚變薄，因而閘極漏電流增加。
相對於此，本實施形態中，並非使用HfSiON膜的單層膜作為閘極絕緣膜用之Hf系絕緣膜，而係使用HfON膜4a與其上之HfSiON膜5a的疊層膜，故可確保閘極絕緣膜的高介電常數。因此，相同EOT時可使閘極絕緣膜的物理膜厚增厚，故可抑制閘極漏電流。
此外，使用HfON膜的單層膜作為閘極絕緣膜用之Hf系絕緣膜的第2比較例之場合，由於可確保閘極絕緣膜的高介電常數，相同EOT時可使閘極絕緣膜的物理膜厚增厚，因而如同自圖25的圖表所得知，可抑制閘極漏電流。然而，此一第2比較例的場合，具有發生上述起因於氧擴散之閘極絕緣膜厚的增加現象而電晶體之驅動力降低的疑慮。此外，此一第2比較例的場合，構成金屬閘電極之氮化金屬膜中的氮(N)往半導體基板1側(半導體基板1與界面層3之界面附近)擴散，有產生NBTI之劣化(NBTI產生之臨界值電壓的變化)的疑慮。
相對於此，本實施形態，如同上述地，可抑制或防止起因於來自元件分離區域2之氧(O)的擴散之閘極絕緣膜厚的增加現象。此外，可抑制或防止起因於來自構成金屬閘電極的氮化金屬膜之氮(N)的擴散之NBTI的劣化(NBTI產生之臨界值電壓的變化)。藉此，可提高電晶體之特性(性能)。
此外，在HfON膜4a與HfSiON膜5a之反應(混合、調和、相互擴散)小的場合，製造出之半導體裝置中，Hf系閘極絕緣膜(含Hf絕緣膜GI1、GI2)，亦可能有具有HfON膜4a與HfON膜4a上之HfSiON膜5a的疊層膜的情況(直接維持HfON膜4a與其上之HfSiON膜5a的疊層構造的情況)。此一情況，在以下實施形態2~4中亦相同。
(實施形態2)
上述本實施形態1中，對於在pMIS形成區域1B選擇性地設置遮罩層7，防止pMIS形成區域1B中稀土含有膜8與HfON膜4a及HfSiON膜5a反應之情況的製程(參考圖9~圖14說明的製程)進行說明。
本實施形態，作為上述實施形態1之變形例，參考圖26~圖31，對於在nMIS形成區域1A選擇性地設置遮罩層7，防止nMIS形成區域1A中含Al膜6與HfON膜4a及HfSiON膜5a反應之情況的製程加以說明。另，以與參考上述圖9~圖14之說明的上述實施形態1之製程的相異點為主進行說明。圖26~圖31為，本實施形態2之半導體裝置的製程中之要部剖面圖。
與上述實施形態1同樣地施行至上述圖2的製造流程之步驟S7的氮化處理(HfON膜4a及HfSiON膜5a形成步驟)為止後，本實施形態，以上述步驟S8將稀土含有膜8形成於HfSiON膜5a上以取代含Al膜6(參考圖26)，並以上述步驟S9於此一稀土含有膜8上形成遮罩層7(參考圖27)。
之後，以上述步驟S10，去除pMIS形成區域1B之遮罩層7及稀土含有膜8並殘留nMIS形成區域1A之遮罩層7及稀土含有膜8(參考圖28)。
接著，以上述步驟S11形成含Al膜6以取代稀土含有膜8，亦即，於nMIS形成區域1A之遮罩層7及pMIS形成區域1B之HfSiON膜5a上形成含Al膜6(參考圖29)。此一階段，nMIS形成區域1A，成為於p型井PW上自下方起依序堆疊界面層3、HfON膜4a、HfSiON膜5a、稀土含有膜8、遮罩層7及含Al膜6的狀態；而pMIS形成區域1B，成為於n型井NW上自下方起依序堆疊界面層3、HfON膜4a、HfSiON膜5a及含Al膜6的狀態。
而後，以上述步驟S12的熱處理使nMIS形成區域1A之HfON膜4a及HfSiON膜5a與稀土含有膜8反應(混合、調和、相互擴散)，形成係其等之反應層的含Hf絕緣膜GI1；使pMIS形成區域1B的HfON膜4a及HfSiON膜5a與含Al膜6反應(混合、調和、相互擴散)，形成係其等之反應層的含Hf絕緣膜GI2(參考圖30)。此時，遮罩層7，夾設於nMIS形成區域1A之含Al膜6與HfSiON膜5a之間，作為防止nMIS形成區域1A之含Al膜6與HfSiON膜5a或HfON膜4a反應而作用。之後，以上述步驟S13，去除遮罩層7上之含Al膜6，進一步去除遮罩層7(參考圖31)。以至此為止的步驟，獲得與上述圖14為相同構造的圖31之構造。
之後的步驟，因與上述實施形態1相同，故此處省略其圖示及說明。亦即，與上述實施形態1同樣地施行上述步驟S14的金屬膜9形成步驟及其以後的步驟。如此地製造出之半導體裝置的構成，與上述圖1相同。
本實施形態中，亦可獲得與上述實施形態1幾近相同的效果。
(實施形態3)
上述實施形態1、2中，於成為n通道型MISFET之閘極絕緣膜的含Hf絕緣膜GI1導入稀土元素，於成為p通道型MISFET之閘極絕緣膜的含Hf絕緣膜GI2導入鋁(Al)，以圖求n通道型MISFET及p通道型MISFET的低臨界值化。
本實施形態中，作為上述實施形態1之其他變形例，參考圖32~圖35，對於未將稀土元素或鋁(Al)，導入成為n通道型MISFET之閘極絕緣膜的含Hf絕緣膜GI1、與成為p通道型MISFET之閘極絕緣膜的含Hf絕緣膜GI2的場合之製程加以說明。另，以與上述實施形態1之製程的相異點為主進行說明。圖32~圖35為，本實施形態3之半導體裝置的製程中之要部剖面圖。
與上述實施形態1同樣地施行至上述圖2之製造流程的步驟S7的氮化處理(HfON膜4a及HfSiON膜5a形成步驟)為止而獲得上述圖8之構造後，本實施形態，以不施行上述步驟S8(含Al膜6形成步驟)~步驟S13(稀土含有膜8及遮罩層7去除步驟)的方式，施行上述步驟S14的金屬膜9形成步驟及步驟S15的矽膜10形成步驟。因此，如圖32所示，於HfSiON膜5a上形成金屬膜9，並於金屬膜9上形成矽膜10。此一階段，nMIS形成區域1A及pMIS形成區域1B之兩區域，皆成為於半導體基板1(p型井PW或n型井NW)上自下方起依序堆疊界面層3、HfON膜4a、HfSiON膜5a、金屬膜9及矽膜10的狀態。
之後藉由施行上述步驟S16之矽膜10及金屬膜9的疊層膜之圖案化步驟，如圖33所示，形成由金屬膜9及金屬膜9上之矽膜10構成的閘電極GE1、 GE2。未被閘電極GE1、GE2覆蓋之部分的HfON膜4a及HfSiON膜5a，藉由於步驟S16將矽膜10及金屬膜9圖案化時的乾蝕刻、或之後的濕蝕刻去除。另一方面，位於閘電極GE1、GE2之下部的HfON膜4a及HfSiON膜5a，未以步驟S16的乾蝕刻及之後的濕蝕刻去除而使其殘存。亦即，上述實施形態1中，在以步驟S16形成閘電極GE1、GE2的階段，於閘電極GE1下方殘存含Hf絕緣膜GI1，於閘電極GE2下方殘存含Hf絕緣膜GI2；但本實施形態3中，在以步驟S16形成閘電極GE1、GE2階段，於閘電極GE1、GE2下方殘存HfON膜4a與其上之HfSiON膜5a的疊層膜。
接著，與上述實施形態1同樣地，施行上述步驟S17、S18、S19、S20而形成補償間隙壁OS1、n-型半導體區域EX1、補償間隙壁OS2及p-型半導體區域EX2，施行上述步驟S21而形成側壁間隙壁SW，施行上述步驟S22而形成n+型半導體區域SD1及p+型半導體區域SD2，以獲得圖34的構造。圖34顯示，由補償間隙壁OS1及補償間隙壁OS2的疊層體(疊層膜)構成之補償間隙壁OS。施行步驟S22的階段中，本實施形態3，於閘電極GE1、GE2與半導體基板1(p型井PW、n型井NW)之間，呈形成有界面層3、界面層3上之HfON膜4a、與HfON膜4a上之HfSiON膜5a的疊層膜的狀態。
而後，施行上述步驟S23的熱處理(活性化退火)。藉由此一步驟S23的熱處理，本實施形態中，亦與上述實施形態1同樣地，可將藉由步驟S18、S20、S22之離子注入被導入至n-型半導體區域EX1、p-型半導體區域EX2、n+型半導體區域SD1、p+型半導體區域SD2及矽膜10等的雜質活性化。進一步，本實施形態，藉由此一步驟S23的熱處理，使HfON膜4a與HfSiON膜5a反應(混合、調和、相互擴散)，如圖35所示，形成係HfON膜4a與HfSiON膜5a之反應層(混合層、調和層)的含Hf絕緣膜GI1、GI2。亦即，藉由此一步驟S23的熱處理，nMIS形成區域1A中，HfON膜4a與HfSiON膜5a反應而形成含Hf絕緣膜GI1；pMIS形成區域1B中，HfON膜4a與HfSiON膜5a反應而形成含Hf絕緣膜GI2。因此，含Hf絕緣膜GI1，形成於閘電極GE1下方；含Hf絕緣膜GI2，形成於閘電極GE2下方。
藉此，獲得相當於上述圖20之圖35的構造。然則，本實施形態所形成之含Hf絕緣膜GI1、GI2，在以下的點與上述實施形態1之含Hf絕緣膜GI1、GI2不同。亦即，上述實施形態1，含Hf絕緣膜GI1含有稀土元素，但本實施形態中，含Hf絕緣膜GI1不含稀土元素；此外，上述實施形態1，含Hf絕緣膜GI2含有鋁(Al)，但本實施形態中，含Hf絕緣膜GI2不含鋁(Al)。除了含Hf絕緣膜GI1、GI2不含稀土元素與鋁(Al)的點以外，圖35之構造與上述圖20之構造基本上相同。
之後的步驟，因與上述實施形態1相同，故此處省略其圖示及說明。亦即，與上述實施形態1同樣地施行參考上述圖21及圖22而說明之步驟。
本實施形態，位將稀土元素導入作為n通道型MISFET之閘極絕緣膜作用的含Hf絕緣膜GI1；此外，未將鋁(Al)導入作為p通道型MISFET之閘極絕緣膜作用的含Hf絕緣膜GI2。因此，與上述實施形態1相較，本實施形態的場合，n通道型MISFET及p通道型MISFET的臨界值電壓(之絕對值)變大。
然而，雖未將稀土元素或鋁(Al)導入Hf系閘極絕緣膜，但本實施形態中，亦與上述實施形態1同樣地，在形成Hf系閘極絕緣膜(含Hf絕緣膜GI1、GI2)時，使用HfON膜4a與其上之HfSiON膜5a的疊層膜(疊層構造)。因此，與上述實施形態1同樣地，本實施形態裡，所形成之Hf系閘極絕緣膜(此處為含Hf絕緣膜GI1、GI2)中，亦可使上部側(接近閘電極GE1、GE2側)Si濃度較下部側(接近半導體基板1側)更增高。亦即，因將HfSiON膜5a形成於HfON膜4a上方，閘電極GE1、GE2與Hf系閘極絕緣膜(含Hf絕緣膜GI1、GI2)之界面附近的Hf系閘極絕緣膜(含Hf絕緣膜GI1、GI2)中之Si濃度容易增高，與閘電極GE1、GE2接觸的部分(界面部分)中氮(N)之擴散阻障功能容易增高。是故，可更確實地防止閘電極GE1、GE2的金屬膜9中之氮(N)往半導體基板1側(半導體基板1與界面層3之界面附近)擴散。因此，更確實地抑制或防止NBTI的劣化(NBTI產生之臨界值電壓的變化)發生。
如此地，本實施形態中，若Hf系閘極絕緣膜(含Hf絕緣膜GI1、GI2)整體增高Si濃度，則Hf系閘極絕緣膜的介電常數降低，故在用於防止閘電極GE1、GE2的金屬膜9中之氮(N)往導體基板1側擴散最有效的區域(即Hf系閘極絕緣膜之上部側)增高Si濃度，在其他區域(即Hf系閘極絕緣膜之下部側)減低Si濃度。此係於形成Hf系之高介電常數閘極絕緣膜(含Hf絕緣膜GI1、GI2)時，藉由使用HfON膜4a與其上之HfSiON膜5a的疊層膜(疊層構造)而加以實現。藉此，可兼顧Hf系閘極絕緣膜的高介電常數化、及防止起因於來自金屬閘電極的氮之擴散的NBTI之劣化(NBTI產生之臨界值電壓的變化)。
此外，本實施形態中，亦藉由在形成Hf系閘極絕緣膜時使用HfSiON膜5a，使Hf系閘極絕緣膜(含Hf絕緣膜GI1、GI2)中含有N(氮)與Si(矽)。因此，Hf系閘極絕緣膜(含Hf絕緣膜GI1、GI2)難以結晶化(為非晶質膜)，故氧(O)難以穿透。藉此，難以產生上述起因於氧擴散之閘極絕緣膜厚的增加現象，可防止電晶體之驅動力降低。
此外，本實施形態，形成Hf系閘極絕緣膜時，亦未使用含有Si之HfSiON膜的單層膜，而使用未含Si之HfON膜4a、與含Si之HfSiON膜5a的疊層膜。因此，與使用含Si之HfSiON膜(或HfSiO膜)的單層膜之第3比較例相較，可增高Hf系閘極絕緣膜的介電常數，在使EOT相同的場合，可增厚Hf系閘極絕緣膜(含Hf絕緣膜GI1、GI2)的物理膜厚。連帶地，可抑制閘極漏電流。
(實施形態4)
上述實施形態1~3為，先形成閘電極後，再形成源極．汲極區域之製程(所謂的閘極優先製程)。
本實施形態，作為上述實施形態1~3之變形例，參考圖36~圖43，對應用先形成源極．汲極區域後再形成閘電極之製程(所謂的閘極後製製程) 的場合其製程加以說明。另，本實施所述之「閘極後製製程」係指，使真實閘極堆疊之主要要素的形成較源極．汲極之活性化熱處理更後實行的方式。閘極後製方式中，將使界面閘極絕緣膜(界面真實閘極絕緣膜)及High-k閘極絕緣膜(真實閘極絕緣膜)的形成較源極．汲極之活性化熱處理更先實行，並使較其上層的真實閘極堆疊之主要要素的形成較源極．汲極之活性化熱處理更後實行的方式，稱作「High-k優先-金屬閘極後製製程」。圖36~圖43為，本實施形態4之半導體裝置的製程中之要部剖面圖。
首先，與上述實施形態1、2、3之任一同樣地施行至上述圖3的步驟S23(用於雜質之活性化的熱處理步驟)為止以獲得上述圖20之構造。然則，本實施形態中，閘電極GE1、GE2，為虛擬的閘電極(擬似閘電極)，於之後去除。因此，本實施形態，在此一階段(圖20之階段)，未完成n通道型MISFETQn及p通道型MISFETQp。
其次，如圖36所示，於半導體基板1的主面上，以覆蓋閘電極GE1、GE2、補償間隙壁OS及側壁間隙壁SW的方式，形成絕緣膜(層間絕緣膜)11a。絕緣膜11a，由例如氧化矽膜之單體膜，或薄層氮化矽膜與其上之厚層氧化矽膜的疊層膜等構成，可藉由例如CVD法形成。與上述絕緣膜11之場合同樣地，絕緣膜11a，以覆蓋閘電極GE1、GE2及側壁間隙壁SW，並埋入相鄰之閘電極間的方式形成。因此，宜使絕緣膜11a的厚度(堆積厚度)，較閘電極GE1、GE2的各自厚度(與半導體基板1的主面垂直之方向的尺寸)更大。
之後，如圖37所示，藉由CMP法等研磨絕緣膜11a之表面(頂面)，露出閘電極GE1、GE2之頂面。此一研磨步驟為，使絕緣膜11a之頂面平坦化，並露出閘電極GE1、GE2之頂面的處理。此一研磨步驟結束的階段，絕緣膜11a之頂面、與自絕緣膜11a露出的閘電極GE1、GE2之頂面，幾乎於同一平面(同一平坦面)上。
而後，如圖38所示，蝕刻而去除自絕緣膜11a露出之閘電極GE1、GE2。 進行此一蝕刻時，首先，以與矽膜10相較，難以蝕刻絕緣膜11a、補償間隙壁OS(側壁間隙壁SW)及金屬膜9之蝕刻條件施行矽膜10的蝕刻，藉以將構成閘電極GE1、GE2之矽膜10去除而露出金屬膜9。之後，以與金屬膜9相較，難以蝕刻絕緣膜11a、補償間隙壁OS(側壁間隙壁SW)及含Hf絕緣膜GI1、GI2之蝕刻條件施行金屬膜9的蝕刻，藉以將構成閘電極GE1、GE2之金屬膜9去除而露出含Hf絕緣膜GI1、GI2。藉此，可蝕刻而去除閘電極GE1、GE2，並抑制或防止蝕刻絕緣膜11a、補償間隙壁OS(側壁間隙壁SW)及含Hf絕緣膜GI1、GI2的情況。閘電極GE1、GE2的蝕刻，可使用乾蝕刻、濕蝕刻、或其等之組合。
藉由以蝕刻去除閘電極GE1、GE2，露出含Hf絕緣膜GI1、GI2之頂面、與氮化矽系補償間隙壁OS之內壁(側壁)。亦即，藉由去除閘電極GE1，形成溝(凹部、開口部、凹陷部)TR1，於此一溝TR1的底部，露出含Hf絕緣膜GI1(之頂面)。此外，藉由去除閘電極GE2，形成溝(凹部、開口部、凹陷部)TR2，於此一溝TR2的底部，露出含Hf絕緣膜GI2(之頂面)。溝TR1，由至去除閘電極GE1前為止閘電極GE1所存在的區域(空間)所構成，溝TR1的底面以含Hf絕緣膜GI1之頂面構成，溝TR1的側壁(側面)以補償間隙壁OS之內壁(側壁)構成。溝TR2，由至去除閘電極GE2前為止閘電極GE2所存在的區域(空間)所構成，溝TR2的底面以含Hf絕緣膜GI2之頂面構成，溝TR2的側壁(側面)以補償間隙壁OS之內壁(側壁)。此處，補償間隙壁OS之內壁(側壁)，與補償間隙壁OS中，至去除閘電極GE1、GE2為止與閘電極GE1或閘電極GE2接觸側之側壁相對應。
本實施形態，在去除閘電極GE1、GE2而露出含Hf絕緣膜GI1、GI2的階段結束蝕刻，故含Hf絕緣膜GI1、GI2未被去除而殘存。
與上述實施形態1~3相異，本實施形態中，閘電極GE1、GE2為虛擬的閘電極，因在圖38的步驟去除，故不使閘電極GE1、GE2為金屬膜9與矽膜10的疊層構造亦可。例如，亦可省略上述步驟S14之金屬膜9的形成步驟，藉矽膜10之單層膜形成閘電極GE1、GE2。此一情況，閘電極GE1、GE2的 去除步驟變得容易施行。
接著，如圖39所示，於半導體基板1的主面上，即包含溝TR1、TR2內之絕緣膜11a上，形成閘電極用之金屬膜9a。此時，金屬膜9a，於絕緣膜11a上，埋入溝TR1、TR2內而形成。金屬膜9a，可與上述金屬膜9為相同材料膜，關於其適合材料如同於上述實施形態1中對金屬膜9進行之說明。金屬膜9a，例如可藉由濺鍍法等形成。
之後，如圖40所示，於溝TR1、TR2內殘留金屬膜9a，以CMP法等去除溝TR1、TR2之外部的金屬膜9a，形成閘電極GE1a、GE2a。亦即，研磨金屬膜9a至露出絕緣膜11a之頂面為止，藉此，去除溝TR1、TR2之外部的金屬膜9a，於溝TR1、TR2內殘留金屬膜9a而成為閘電極GE1a、GE2a。閘電極GE1a，由殘存於溝TR1內之金屬膜9a構成；閘電極GE2a，由殘存於溝TR2內之金屬膜9a構成。嵌入溝TR1之閘電極GE1a的下方，存在含Hf絕緣膜GI1；嵌入溝TR2之閘電極GE2a的下方，存在含Hf絕緣膜GI2。
閘電極GE1a，作為n通道型MISFETQn之閘電極(金屬閘電極)作用；閘電極GE1a下方之含Hf絕緣膜GI1(及其下之界面層3)，作為n通道型MISFETQn之閘極絕緣膜作用。而作為n通道型MISFETQn的源極或汲極作用之n型半導體區域(雜質擴散層)，以n+型半導體區域SD1及n-型半導體區域EX1形成。此外，閘電極GE2a，作為p通道型MISFETQp之閘電極(金屬閘電極)作用；閘電極GE2a下方之含Hf絕緣膜GI2(及其下之界面層3)，作為p通道型MISFETQp之閘極絕緣膜作用。而作為p通道型MISFETQp的源極或汲極作用之p型半導體區域(雜質擴散層)，以p+型半導體區域SD2及p-型半導體區域EX2形成。閘電極GE1a、GE2a，因具有與閘極絕緣膜接觸之金屬膜(此處為金屬膜9a)，故為所謂的金屬閘電極(金屬閘電極)。
如此地，於nMIS形成區域1A形成n通道型MISFETQn，於pMIS形成區域1B形成p通道型MISFETQp。
作為其他形態，亦可使用金屬膜與其上之矽膜的疊層膜取代金屬膜9a。此一情況，閘電極GE1a以如下部分形成：自溝TR1的底部(即含Hf絕緣膜GI1上)起延伸至側壁(即補償間隙壁OS之內壁)之金屬膜、及隔著此一金屬膜自含Hf絕緣膜GI1及補償間隙壁OS分離之矽膜。此外，閘電極GE2a以如下部分形成：自溝TR2的底部(即含Hf絕緣膜GI2上)起延伸至側壁(即補償間隙壁OS之內壁)之金屬膜、及隔著此一金屬膜自含Hf絕緣膜GI2及補償間隙壁OS分離之矽膜。
此外，進一步作為其他形態，亦可於金屬膜9a之形成後，將pMIS形成區域1B之金屬膜9a去除後，以使其他金屬膜於半導體基板1的主面上埋入溝TR2內的方式形成，之後藉CMP法去除溝TR1、TR2之外部的金屬膜9a及前述其他金屬膜以形成閘電極GE1a、GE2a。此一情況，閘電極GE1a由嵌入溝TR1內的金屬膜9a構成，閘電極GE2a由嵌入溝TR2內的前述其他金屬膜構成，故能夠以相異之金屬形成閘電極GE1a與閘電極GE2a。此外，進一步作為其他形態，亦可於金屬膜9a之形成後，將nMIS形成區域1A之金屬膜9a去除後，以使其他金屬膜於半導體基板1的主面上埋入溝TR1的方式形成，之後藉CMP法去除溝TR1、TR2之外部的金屬膜9a及前述其他金屬膜以形成閘電極GE1a、GE2a。此一情況，閘電極GE1a由嵌入溝TR1內的前述其他金屬膜構成，閘電極GE2a由嵌入溝TR2內的金屬膜9a構成，故能夠以相異之金屬形成閘電極GE1a與閘電極GE2a。
其次，如圖41所示，於半導體基板1的主面全表面上，即嵌入閘電極GE1a、GE2a之絕緣膜11a上，形成絕緣膜(層間絕緣膜)11b。絕緣膜11b，例如由氧化矽膜構成，可使用CVD法等形成。絕緣膜11b，於絕緣膜11a上，以覆蓋閘電極GE1a、GE2a之頂面的方式形成。絕緣膜11b形成後，將絕緣膜11b的表面(上面)以CMP法進行研磨等，亦可提高絕緣膜11b之頂面的平坦性。
接著，將形成在絕緣膜11b上的光阻圖案(未圖示)作為蝕刻遮罩使用，藉由將絕緣膜11b及絕緣膜11a乾蝕刻，如圖42所示，於絕緣膜11a、11b形成 接觸孔(貫通孔、孔)CNT。接觸孔CNT，以貫通由絕緣膜11a及絕緣膜11b構成之疊層膜(疊層絕緣膜)的方式形成。接觸孔CNT，例如，於n+型半導體區域SD1之上部、p+型半導體區域SD2之上部、閘電極GE1a之上部、或閘電極GE2a之上部等形成。
而後，與上述實施形態1同樣地，於接觸孔CNT內形成(嵌入)填栓PG。
之後的步驟，與上述實施形態1相同，使其與上述實施形態1同樣地，如圖43所示，形成上述絕緣膜12，形成上述配線溝13，並形成上述配線M1。
本實施形態中，H系閘極絕緣膜(含Hf絕緣膜GI1、GI2)的形成步驟及構造，與上述實施形態1~3之任一皆相同。因此，關於來自H系閘極絕緣膜(含Hf絕緣膜GI1、GI2)的形成步驟或構造之上述實施形態1~3的效果，亦可於本實施形態中獲得。
此外，本實施形態中，形成Hf系閘極絕緣膜(含Hf絕緣膜GI1、GI2)、虛擬閘電極(閘電極GE1、GE2)及源極．汲極區域後，去除虛擬閘電極(閘電極GE1、GE2)，之後形成閘電極(閘電極GE1a、GE2a)(所謂的閘極後製製程)。
另一方面，上述實施形態1~3中，形成Hf系閘極絕緣膜(含Hf絕緣膜GI1、GI2)、閘電極(閘電極GE1、GE2)及源極．汲極區域，此一閘電極(閘電極GE1、GE2)不重新形成(所謂的閘極優先製程)。藉此，獲得可抑制或防止起因於來自元件分離區域2(構成其之氧化矽膜)之氧(O)的擴散之閘極絕緣膜厚的增加現象等優點。
以上，雖依據實施形態將本案發明人之發明具體地加以說明，但本發明並不限定為前述實施形態，自然可在不逸脫其要旨之範圍進行各種變更。
【產業上利用性】
本發明應用於半導體裝置及其製造技術為有效。
1‧‧‧半導體基板
1A‧‧‧nMIS形成區域
1B‧‧‧pMIS形成區域
2‧‧‧元件分離區域
3‧‧‧界面層
4a‧‧‧HfON膜
5a‧‧‧HfSiON膜
6‧‧‧含Al膜
7‧‧‧遮罩層
8‧‧‧稀土含有膜
NW‧‧‧n型井
PW‧‧‧p型井

Claims (20)

  1. 一種半導體裝置，具備MISFET(金屬絕緣半導體場效電晶體)，其特徵為包含：半導體基板；該MISFET之閘極絕緣膜，形成於該半導體基板上；以及該MISFET之金屬閘電極，具有形成在該閘極絕緣膜上之氮化金屬膜；且該閘極絕緣膜之上部側與下部側皆含有鉿、氧、氮，且該至少該上部側更含有矽，該閘極絕緣膜的厚度方向中之矽的濃度分布為，該上部側的濃度高於該下部側的濃度，該閘極絕緣膜之中不含有明確的界面。
  2. 如申請專利範圍第1項之半導體裝置，其中，該氮化金屬膜為氮化鈦膜。
  3. 如申請專利範圍第2項之半導體裝置，其中，更具有由氧化矽或氮氧化矽構成之界面層，其形成在該閘極絕緣膜與該半導體基板之界面。
  4. 如申請專利範圍第3項之半導體裝置，其中，該MISFET之閘極寬度為1μm以下。
  5. 如申請專利範圍第1項之半導體裝置，其中，該閘極絕緣膜具有HfON膜與該HfON膜上之HfSiON膜的疊層膜。
  6. 一種半導體裝置之製造方法，用以製造具有MISFET之半導體裝置，其特徵為包含如下步驟：(a)準備半導體基板之步驟；(b)於該半導體基板上，形成閘極絕緣膜用之HfON膜與該HfON膜上之HfSiON膜的疊層膜之步驟；以及(c)在該(b)步驟後，於該疊層膜上形成最下層具有氮化金屬膜的金屬閘電極之步驟；且該閘極絕緣膜的厚度方向中之矽的濃度分布為，上部側的濃度高於下部側的濃度，該閘極絕緣膜之中不含有明確的界面。
  7. 如申請專利範圍第6項之半導體裝置之製造方法，其中，於該(a)步驟後，且於該(b)步驟前，具有如下步驟：(a1)於該半導體基板上，形成由氧化矽或氮氧化矽構成之絕緣層的步驟；而在該(b)步驟，於該絕緣層上形成該HfON膜與該HfON膜上之該HfSiON膜的疊層膜。
  8. 如申請專利範圍第7項之半導體裝置之製造方法，其中，該(b)步驟包含如下步驟：(b1)於該絕緣層上形成HfO膜之步驟；(b2)於該HfO膜上形成HfSiO膜之步驟；以及(b3)將該HfO膜及該HfSiO膜的疊層膜氮化處理，形成該HfON膜與該HfSiON膜的疊層膜之步驟。
  9. 如申請專利範圍第8項之半導體裝置之製造方法，其中，該(b3)步驟之該氮化處理，係使用電漿氮化。
  10. 如申請專利範圍第9項之半導體裝置之製造方法，其中，該(b1)步驟與該(b2)步驟，以不使該半導體基板暴露於大氣中的方式連續地施行。
  11. 如申請專利範圍第10項之半導體裝置之製造方法，其中，以該(b1)步驟形成之該HfO膜的厚度，較以該(b2)步驟形成之該HfSiO膜的厚度更大。
  12. 如申請專利範圍第11項之半導體裝置之製造方法，其中，以該(b3)步驟形成之該HfSiON膜的厚度為0.2nm以上。
  13. 如申請專利範圍第12項之半導體裝置之製造方法，其中，以該(b3)步驟形成之該HfSiON膜的厚度為0.2~0.55nm。
  14. 如申請專利範圍第13項之半導體裝置之製造方法，其中，以該(b3)步驟形成之該HfON膜的厚度為0.6~0.85nm。
  15. 如申請專利範圍第14項之半導體裝置之製造方法，其中，以該(b3)步驟形成之該HfSiON膜中，Hf濃度為Si濃度的2/3倍~1.5倍。
  16. 如申請專利範圍第15項之半導體裝置之製造方法，其中， 該氮化金屬膜為氮化鈦膜。
  17. 一種半導體裝置之製造方法，用以製造於半導體基板的第1區域具有n通道型之第1MISFET，而於該半導體基板的第2區域具有p通道型之第2MISFET的半導體裝置，其特徵為包含如下步驟：(a)準備該半導體基板之步驟；(b)於該半導體基板上之該第1區域及該第2區域，形成由氧化矽或氮氧化矽構成之絕緣層之步驟；(c)於該第1區域及該第2區域之該絕緣層上形成HfO膜之步驟；(d)於該第1區域及該第2區域之該HfO膜上形成HfSiO膜之步驟；(e)於該(d)步驟後，將該HfO膜及該HfSiO膜氮化處理，形成HfON膜與HfSiON膜的疊層膜之步驟；(f)在該(e)步驟後，於該第1區域及該第2區域之該疊層膜上，形成含有Al的含Al膜之步驟；(g)在該(f)步驟後，於該第1區域及該第2區域之該含Al膜上形成遮罩層之步驟；(h)在該(g)步驟後，去除該第1區域之該遮罩層及該含Al膜，殘留該第2區域之該遮罩層及該含Al膜之步驟；(i)在該(h)步驟後，將含有稀土元素的稀土含有膜，形成於該第1區域之該HfSiON膜上及該第2區域之該遮罩層上之步驟；(j)在該(i)步驟後，施行熱處理，使該第1區域之該HfON膜、該HfSiON膜與該稀土含有膜反應，並使該第2區域之該HfON膜、該HfSiON膜與該含Al膜反應之步驟；(k)在該(j)步驟後，去除未在該(j)步驟反應的該稀土含有膜、及該遮罩層之步驟；以及(l)在該(k)步驟後，於該第1區域形成該第1MISFET用之第1金屬閘電極，且於該第2區域形成該第2MISFET用之第2金屬閘電極之步驟；且以該(e)步驟形成之該HfON膜的厚度，較以該(e)步驟形成之該HfSiON膜的厚度更大，該(e)步驟形成之該HfSiON膜的厚度為0.2nm以上，該第1MISFET之第1閘極絕緣膜與該第2MISFET之第2閘極絕緣膜， 形成於該半導體基板上，該第1閘極絕緣膜與該第2閘極絕緣膜的厚度方向中之矽的濃度分布為，上部側的濃度高於下部側的濃度，該第1閘極絕緣膜之中與該第2閘極絕緣膜之中不含有明確的界面。
  18. 如申請專利範圍第17項之半導體裝置之製造方法，其中，該(l)步驟包含如下步驟：(l1)在該(k)步驟後，於該半導體基板上的該第1區域及該第2區域形成氮化金屬膜之步驟；(l2)於該氮化金屬膜上形成矽膜之步驟；以及(l3)在該(l2)步驟後，將該矽膜及該氮化金屬膜圖案化，於該第1區域形成該第1金屬閘電極，且於該第2區域形成該第2金屬閘電極之步驟。
  19. 一種半導體裝置之製造方法，用以製造於半導體基板的第1區域具有n通道型之第1MISFET，且於該半導體基板的第2區域具有p通道型之第2MISFET的半導體裝置，其特徵為包含如下步驟：(a)準備該半導體基板之步驟；(b)於該半導體基板上的該第1區域及該第2區域，形成由氧化矽或氮氧化矽構成之絕緣層之步驟；(c)於該第1區域及該第2區域的該絕緣層上形成HfO膜之步驟；(d)於該第1區域及該第2區域之該HfO膜上形成HfSiO膜之步驟；(e)在該(d)步驟後，將該HfO膜及該HfSiO膜氮化處理，形成HfON膜及HfSiON膜的疊層膜之步驟；(f)在該(e)步驟後，於該第1區域及該第2區域之該疊層膜上，形成含有稀土元素的稀土含有膜之步驟；(g)在該(f)步驟後，於該第1區域及該第2區域之該稀土含有膜上形成遮罩層之步驟；(h)在該(g)步驟後，去除該第2區域之該遮罩層及該稀土含有膜，殘留該第1區域之該遮罩層及該稀土含有膜之步驟；(i)在該(h)步驟後，將含有Al的含Al膜，形成於該第2區域之該HfSiON膜上及該第1區域之該遮罩層上之步驟； (j)在該(i)步驟後，施行熱處理，使該第1區域之該HfON膜、該HfSiON膜與該稀土含有膜反應，使該第2區域之該HfON膜、該HfSiON膜與該含Al膜之步驟；(k)在該(j)步驟後，去除未在該(j)步驟反應的該含Al膜、及該遮罩層之步驟；以及(l)在該(k)步驟後，於該第1區域形成該第1MISFET用之第1金屬閘電極，於該第2區域形成該第2MISFET用之第2金屬閘電極之步驟；且以該(e)步驟形成之該HfON膜的厚度，較以該(e)步驟形成之該HfSiON膜的厚度更大，該(e)步驟形成之該HfSiON膜的厚度為0.2nm以上；且該第1MISFET之第1閘極絕緣膜與該第2MISFET之第2閘極絕緣膜，形成於該半導體基板上，該第1閘極絕緣膜與該第2閘極絕緣膜的厚度方向中之矽的濃度分布為，上部側的濃度高於下部側的濃度，該第1閘極絕緣膜之中與該第2閘極絕緣膜之中不含有明確的界面。
  20. 如申請專利範圍第19項之半導體裝置之製造方法，其中，該(l)步驟包含如下步驟：(l1)在該(k)步驟後，於該半導體基板上的該第1區域及該第2區域形成氮化金屬膜之步驟；(l2)於該氮化金屬膜上形成矽膜之步驟；以及(l3)在該(l2)步驟後，將該矽膜及該氮化金屬膜圖案化，於該第1區域形成該第1金屬閘電極，且於該第2區域形成該第2金屬閘電極之步驟。
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