JP7292171B2 - 半導体装置およびその製造方法 - Google Patents
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Description
次のとおりである。
本実施の形態の半導体装置SMD1およびその製造方法について、説明する。図1は、本実施の形態の半導体装置SMD1の断面図である。また、図2は、SRAM(Static Random Access Memory)回路を構成するメモリセルMCを示す回路図である。また、図3は、ゲート絶縁膜を構成する絶縁膜に添加するアルミニウム(Al)の添加量とn型の電界効果トランジスタの閾値電圧との関係を示すグラフである。また、図4は、ゲート絶縁膜を構成する絶縁膜に添加するハフニウム(Hf)の添加量とp型の電界効果トランジスタの閾値電圧との関係を示すグラフである。
図1に示すように、本実施の形態の半導体装置SMD1は、SOI領域1SRと、バルク領域2BRとを備えた、所謂ハイブリッド構造である。また、SOI領域1SRは、図1に示すように、nチャネル型(以下、n型と呼ぶ)の電界効果トランジスタQ1nが形成された領域1An、およびこのn型の電界効果トランジスタQ1nにバックゲート電圧を供給するための領域1TAnを備えた領域1SRnと、pチャネル型(以下、p型と呼ぶ)の電界効果トランジスタQ1pが形成された領域1Ap、およびこのp型の電界効果トランジスタQ1pにバックゲート電圧を供給するための領域1TApを備えた領域1SRpとを、有している。一方、バルク領域2BRは、図1に示すように、n型の電界効果トランジスタQ2nが形成された領域2BRnと、p型の電界効果トランジスタQ2pが形成された領域2BRpとを有している。なお、図1に示すように、n型の電界効果トランジスタQ1nが形成された領域1Anと、このn型の電界効果トランジスタQ1nにバックゲート電圧を供給するための領域1TAnとの間には、例えば酸化シリコンから成る素子分離部STIが形成されている。すなわち、この2つの領域1An、1TAnは、素子分離部STIによって互いに分離されている。また、上記素子分離部STIは、図1に示すように、p型の電界効果トランジスタQ1pが形成された領域1Apと、このp型の電界効果トランジスタQ1pにバックゲート電圧を供給するための領域1TApとの間にも形成されている。すなわち、各領域1An、1TAn、1Ap、1TAp、2BRn(2An)、2BPp(2Ap)は、素子分離部STIによって区画形成されている。
ここで、SRAM回路のメモリセルMCについて、図2を用いて説明する。図2に示すように、SRAM回路を構成するメモリセルMCは、一対のビット線BL、/(バー)BLと、ワード線WLとの交差部に配置される。また、このメモリセルMCは、図2に示すように、一対のロードトランジスタ(負荷用MISFET)Lo1、Lo2と、一対のアクセストランジスタ(転送用MISFET)Acc1、Acc2と、一対のドライバトランジスタ(駆動用MISFET)Dr1、Dr2とを有する。ここで、ロードトランジスタLo1、Lo2は、p型の電界効果トランジスタであるのに対し、アクセストランジスタAcc1、Acc2およびドライバトランジスタDr1、Dr2のそれぞれは、n型の電界効果トランジスタである。そして、本実施の形態では、領域1SRnに形成されたn型の電界効果トランジスタQ1nが、例えば図2に示すメモリセルMCのドライバトランジスタDr1、Dr2であり、領域1SRpに形成されたp型の電界効果トランジスタQ1nが、例えば図2に示すメモリセルMCのロードトランジスタLo1、Lo2(またはアクセストランジスタAcc1、Acc2)である。
図1に示すように、SOI領域1SRに形成されたn型の電界効果トランジスタQ1nは、領域1Anに位置する半導体基材BMと、この領域1Anに位置する半導体基材BM上に形成された絶縁層BXと、この領域1Anに位置する絶縁層BX上に形成された半導体層SLと、この領域1Anに位置する半導体層SL上にゲート絶縁膜GI1を介して形成されたゲート電極GE1とを有している。ここで、半導体基材BMは、例えば1Ωcm~15Ωcmの比抵抗を有するp型の単結晶シリコンから成る。また、絶縁層BXは、例えば、酸化シリコンから成る。また、半導体層SLは、例えば、単結晶シリコンから成る。また、ゲート電極GE1は、例えば、多結晶シリコン(具体的には、不純物が導入あるいはイオン注入されたドープドポリシリコン)から成る。また、領域1Anに位置する半導体層SLの厚さは、10nm~20nmである。さらに、領域1Anに位置する絶縁層BXの厚さは、10nm~20nmである。一方、ゲート絶縁膜GI1の詳細については、後述する。
次に、SOI領域1SRのうちの領域1SRpに形成されたp型の電界効果トランジスタQ1pについて、説明する。
次に、バルク領域2BRのうちの領域2BRnに形成されたn型の電界効果トランジスタQ2nについて、説明する。
次に、バルク領域2BRのうちの領域2BRpに形成されたp型の電界効果トランジスタQ2pについて、説明する。
次に、各電界効果トランジスタQ1n、Q1p、Q2n、Q2pを構成する各ゲート絶縁膜GI1、GI2、GI3、GI4の詳細について、説明する。
次に、本発明者の検討により明らかとなった、n型の電界効果トランジスタの閾値電圧と、このn型の電界効果トランジスタを構成するゲート絶縁膜に添加するアルミニウム(Hf)およびハフニウム(Hf)のそれぞれの添加量との関係と、p型の電界効果トランジスタの閾値電圧と、このp型の電界効果トランジスタを構成するゲート絶縁膜に添加するハフニウム(Hf)およびアルミニウム(Hf)のそれぞれの添加量との関係を、図3および図4を用いて説明する。なお、図3は、ゲート絶縁膜にアルミニウム(Al)およびハフニウム(Hf)のそれぞれを添加した場合の、アルミニウム(Al)およびハフニウム(Hf)の総原子数に対するアルミニウム(Al)の原子数の割合と、n型の電界効果トランジスタの閾値電圧との関係を示すグラフである。また、図4は、ゲート絶縁膜にアルミニウム(Al)およびハフニウム(Hf)のそれぞれを添加した場合の、アルミニウム(Al)およびハフニウム(Hf)の総原子数に対するハフニウム(Hf)の原子数の割合と、p型の電界効果トランジスタの閾値電圧との関係を示すグラフである。
上記のように、本実施の形態では、SOI領域1SRである領域1Anに形成されたn型の電界効果トランジスタQ1nを構成するゲート絶縁膜GI1として、酸化シリコンから成る絶縁膜IF1に、アルミニウム(Al)は添加されずに、ハフニウム(Hf)が添加(堆積)された絶縁膜(所謂、高誘電率絶縁膜)を用いている。そして、図1に示すように、上記した高誘電率絶縁膜であるゲート絶縁膜GI1を介して、SOI領域1SRである領域1Anに位置する半導体層SL上に、n型の電界効果トランジスタQ1nを構成するゲート電極GE1を形成している。そのため、図3に示すように、領域1Anに形成されたn型の電界効果トランジスタQ1nの閾値電圧を低くすることができる。この結果、この領域1Anに形成されたn型の電界効果トランジスタQ1nの駆動電圧を小さくできる(すなわち、消費電力を低減できる)。言い換えると、この領域1Anに形成されたn型の電界効果トランジスタQ1nの動作速度を、向上させることができる。
次に、本実施の形態の半導体装置SMD1の製造方法について、図5乃至図15を用いて説明する。なお、図5は、本実施の形態の半導体装置SMD1の製造工程を示すプロセスフロー図である。また、図6乃至図15は、本実施の形態の半導体装置の製造工程中の要部断面図である。
まず、基板SBを準備する。具体的には、本実施の形態では、図6に示すように、少なくとも4つの領域1SRn、1SRp、2BRn、2BRpを有する基板SBを準備する。なお、SOI領域1SRである領域1SRnは、図6に示すように、後に図1に示すn型の電界効果トランジスタQ1nが形成される領域1Anと、領域1Anに形成されるn型の電界効果トランジスタQ1nにバックゲート電圧Vbg2(図2を参照)を供給するための領域1TAnを有している。また、SOI領域1SRである領域1SRpは、図6に示すように、後に図1に示すp型の電界効果トランジスタQ1pが形成される領域1Apと、領域1Apに形成されるp型の電界効果トランジスタQ1pにバックゲート電圧Vbg1(図2を参照)を供給するための領域1TApを有している。また、バルク領域2BRである領域2BRnは、後に図1に示すn型の電界効果トランジスタQ2nが形成される領域2Anである。さらに、バルク領域2BRである領域2BRpは、後に図1に示すp型の電界効果トランジスタQ2pが形成される領域2Apである。
次に、領域1TAnと、領域1TApと、領域2Anと、領域2Apとに位置する半導体層SLを除去する。これにより、領域1TAnと、領域1TApと、領域2Anと、領域2Apとに位置する絶縁層BXが、露出する。
次に、図8に示すように、領域1Anおよび領域1Apのそれぞれに位置する半導体層SL上に、酸化シリコンから成る絶縁膜IF1を形成する。一方、図8に示すように、領域2Anおよび領域2Apのそれぞれに位置する半導体基材BM上に、酸化シリコンから成る絶縁膜IF2を形成する。なお、本実施の形態では、図8に示すように、バルク領域2BRである領域2Anおよび領域2Apのそれぞれに形成される絶縁膜IF2の厚さは、SOI領域1SRである領域1Anおよび領域1Apのそれぞれに形成される絶縁膜IF1の厚さよりも、大きい。
次に、SOI領域1SRで、かつ、図1に示すp型の電界効果トランジスタQ1pが形成される領域1Apに形成された絶縁膜IF1と、バルク領域2BRで、かつ、図1に示すn型の電界効果トランジスタQ2nが形成される領域2Anに形成された絶縁膜IF2に、アルミニウム(Al)を添加する。
次に、SOI領域1SRで、かつ、図1に示すn型の電界効果トランジスタQ1nが形成される領域1Anに形成された絶縁膜IF1と、バルク領域2BRで、かつ、図1に示すp型の電界効果トランジスタQ2pが形成される領域2Apに形成された絶縁膜IF2に、ハフニウム(Hf)を添加する。
次に、各領域1An、1Ap、2An、2Apに、各ゲート電極GE1、GE2、GE3、GE4を形成する。具体的には、まず、各領域1An、1Ap、2An、2Apを覆うように、例えばCVD法によって、半導体材料を基板SB上に堆積する。なお、基板SB上に堆積する半導体材料は、例えば、ポリシリコン膜である。
上記のように、本実施の形態では、SOI領域1SRである領域1Anにn型の電界効果トランジスタQ1nを形成する際、この領域1Anに形成された酸化シリコンから成る絶縁膜IF1(n型の電界効果トランジスタQ1nのゲート絶縁膜GI1を構成する膜)には、ハフニウム(Hf)は添加するが、アルミニウム(Al)は添加しない。そのため、この領域1Anに形成されるn型の電界効果トランジスタQ1nの閾値電圧を低くしつつ、この電界効果トランジスタQ1nにおいてゲート・リーク電流が発生するのを抑制することができる。同様に、本実施の形態では、SOI領域1SRである領域1Apにp型の電界効果トランジスタQ1pを形成する際、この領域1Apに形成された酸化シリコンから成る絶縁膜IF1(p型の電界効果トランジスタQ1pのゲート絶縁膜GI2を構成する膜)には、アルミニウム(Al)は添加するが、ハフニウム(Hf)は添加しない。そのため、この領域1Apに形成されるp型の電界効果トランジスタQ1pの閾値電圧を低くしつつ、この電界効果トランジスタQ1pにおいてゲート・リーク電流が発生するのを抑制することができる。
次に、上記実施の形態の変形例について説明する。
まず、上記実施の形態では、酸化シリコンから成る絶縁膜IF2に、ハフニウム(Hf)は添加されずに、アルミニウム(Al)が添加(堆積)された絶縁膜を、バルク領域2BRである領域2Anに形成されたn型の電界効果トランジスタQ2nを構成するゲート絶縁膜GI3として用い、また、酸化シリコンから成る絶縁膜IF2に、アルミニウム(Al)は添加されずに、ハフニウム(Hf)が添加(堆積)された絶縁膜を、バルク領域2BRである領域2Apに形成されたp型の電界効果トランジスタQ2pを構成するゲート絶縁膜GI4として用いた半導体装置SMD1について説明した。しかしながら、図16に示すように、酸化シリコンから成る絶縁膜IF2に、ハフニウム(Hf)およびアルミニウム(Al)の両方が添加(堆積)された絶縁膜を、バルク領域2BRに形成された各電界効果トランジスタQ2nm1、Q2pm1を構成するゲート絶縁膜GI5として用いてもよい。また、上記したように、バルク領域2BRに形成されたn型の電界効果トランジスタQ2nおよびp型の電界効果トランジスタQ2pのそれぞれは、その駆動電圧が、SOI領域1SRに形成されたn型の電界効果トランジスタQ1nおよびp型の電界効果トランジスタQ1pのそれぞれから成るSRAM回路の駆動電圧よりも高い周辺回路を構成する電界効果トランジスタである。すなわち、バルク領域2BRに形成される各電界効果トランジスタの駆動電圧は、SOI領域1SRに形成される各電界効果トランジスタの駆動電圧よりも高い。そのため、上記したNBTIも考慮した半導体装置SMD2を製造したい場合には、図16に示すように、ハフニウム(Hf)およびアルミニウム(Al)からなる金属膜HK3が絶縁膜IF2上に形成(堆積)されたゲート絶縁膜GI5を構成するハフニウムの原子数の割合を、金属膜HK3を構成する金属の総原子数に対して、75%以上、かつ、100%未満としたゲート絶縁膜GI5を用いることが好ましい。さらに、上記したNBTIは、特にp型の電界効果トランジスタにおいて発生する。そのため、バルク領域2BRであり、かつ、n型の電界効果トランジスタが形成される領域2Anには、上記したゲート絶縁膜GI3、または、上記のゲート絶縁膜GI5を用い、また、バルク領域2BRであり、かつ、p型の電界効果トランジスタが形成される領域2Apには、上記のゲート絶縁膜GI6を用いてもよい。
また、上記実施の形態および上記変形例1では、ある金属(上記実施の形態では、「アルミニウム」)が添加された絶縁膜(上記実施の形態では、領域1Apに位置する「絶縁膜IF1」)をマスクで覆った状態で、このマスクで覆われていない他の領域に位置する絶縁膜(上記実施の形態では、領域1Anに位置する「絶縁膜IF1」)に別の金属(上記実施の形態では、「ハフニウム」)を添加した後、このマスクを除去することで露出した絶縁膜をゲート絶縁膜として用いることについて説明した。しかしながら、ゲート絶縁膜は、図17~図28に示す製造方法により形成してもよい。
さらに、図16に示すように、領域2Apに位置する絶縁膜IF2にアルミニウム(Al)およびハフニウム(Hf)を添加することで形成されたゲート絶縁膜GI5(すなわち、絶縁膜IF2と、この絶縁膜IF2上に形成された金属膜HK3とから成る膜)を介して、この領域2Apに位置する半導体基材BM上にゲート電極GE4を形成する。
また、上記実施の形態では、n型の電界効果トランジスタQ1nが形成された領域1An、およびこのn型の電界効果トランジスタQ1nにバックゲート電圧を供給するための領域1TAnを有する領域1SRn、p型の電界効果トランジスタQ1pが形成された領域1Ap、およびこのp型の電界効果トランジスタQ1pにバックゲート電圧を供給するための領域1TApを有する領域1SRpを含むSOI領域1SRを備えた半導体装置SMD1について説明した。しかしながら、上記した2種類の電界効果トランジスタQ1n、Q1pに加え、この2種類の電界効果トランジスタQ1n、Q1pよりも耐圧が高い別の電界効果トランジスタQ3n、Q3pがSOI領域1SRに形成された半導体装置SMD3であってもよい。
また、上記実施の形態、上記変形例1、上記変形例2および上記変形例3では、n型の電界効果トランジスタQ1nが形成される領域1Anに形成された絶縁膜IF1にはアルミニウム(Al)を添加せず、また、p型の電界効果トランジスタQ1pが形成される領域1Apに形成された絶縁膜IF1にはハフニウム(Hf)を添加しないことについて説明した。しかしながら、n型の電界効果トランジスタQ1nが形成される領域1Anに形成された絶縁膜IF1に、ハフニウム(Hf)だけでなく、アルミニウム(Al)も添加しても良い。この場合、SOI領域1SRである領域1Anに形成されるn型の電界効果トランジスタQ1nの閾値電圧を低くするには、図3に示すように、アルミニウム(Al)およびハフニウム(Hf)の総原子数に対するアルミニウム(Al)の原子数の割合をできるだけ小さくすることが好ましい。また、p型の電界効果トランジスタQ1pが形成される領域1Apに形成された絶縁膜IF1に、アルミニウム(Al)だけでなく、ハフニウム(Hf)も添加してもよい。この場合、SOI領域1SRである領域1Apに形成されるp型の電界効果トランジスタQ1pの閾値電圧を低くするには、図4に示すように、アルミニウム(Al)およびハフニウム(Hf)の総原子数に対するハフニウム(Hf)の原子数の割合をできるだけ小さくすることが好ましい。しかしながら、上記したように、例えばスパッタリング法により各金属を堆積させる場合は、堆積される金属の添加量にバラつきが生じ易い。そのため、電界効果トランジスタの閾値電圧を低くすることに加え、基板のSOI領域に形成されたn型の電界効果トランジスタおよびp型の電界効果トランジスタを備えた半導体装置の製造歩留まりを向上させたい場合には、上記実施の形態のように、n型の電界効果トランジスタQ1nが形成される領域1Anに形成された絶縁膜IF1にはアルミニウム(Al)を添加せず、また、p型の電界効果トランジスタQ1pが形成される領域1Apに形成された絶縁膜IF1にはハフニウム(Hf)を添加しないことが好ましい。
また、上記実施の形態、上記変形例1および上記変形例2では、p型の電界効果トランジスタQ1pが形成される領域1Apに形成された絶縁膜IF1にアルミニウム(Al)を添加する工程を行った後、n型の電界効果トランジスタQ1n(図1を参照)が形成される領域1Anに形成された絶縁膜IF1にハフニウム(Hf)を添加する工程を行うことについて説明した。しかしながら、n型の電界効果トランジスタQ1nが形成される領域1Anに形成された絶縁膜IF1にハフニウム(Hf)を添加する工程を行った後、p型の電界効果トランジスタQ1p(図1を参照)が形成される領域1Apに形成された絶縁膜IF1にアルミニウム(Al)を添加する工程を行ってもよい。
さらに、上記実施の形態では、各ゲート電極GE1、GE2、GE3、GE4が、例えば多結晶シリコン(具体的には、不純物が導入あるいはイオン注入されたドープドポリシリコン)から成ることについて説明した。しかしながら、各ゲート電極GE1、GE2、GE3、GE4は、例えばアルミニウム(Al)のような金属から成るゲート電極であってもよい。また、SOI領域1SRに形成された各電界効果トランジスタQ1n、Q1pの各ゲート電極GE1、GE2、または、バルク領域2BRに形成された各電界効果トランジスタQ2n、Q2pの各ゲート電極GE1、GE2の何れかが、上記金属から成るゲート電極であってもよい。この結果、この金属の仕事関数により、電界効果トランジスタの閾値電圧をさらに調整することができる。
1SR SOI領域
2BR バルク領域
Acc1、Acc2 アクセストランジスタ
BGE1、BGE2 バックゲート
BL、/BL ビット線
BM 半導体基材
BMS1 上面(表面)
BMS2 下面(裏面)
BX 絶縁層
BXS1 上面
BXS2 下面
CH コンタクトホール
Dr1、Dr2 ドライバトランジスタ
EP エピタキシャル成長層
EX1、EX2、EX3、EX4 エクステンション領域
GE1、GE2、GE3、GE4、GE5、GE6 ゲート電極
GI1、GI2、GI3、GI4、GI5、GI6、GI7 ゲート絶縁膜
GIS 下面
GP1 p型のグランドプレーン領域
GP2 n型のグランドプレーン領域
HK1、HK2 金属膜
HK100 ハフニウム
HK200 アルミニウム
IF1、IF2、IF3、IF4、IF5 絶縁膜
IL1、IL2 層間絶縁膜
Lo1、Lo2 ロードトランジスタ
M1 配線層
MC メモリセル
MSK1、MSK2 マスク
N1、N2 ノード
NW n型のウェル領域
PS1 半導体材料
PW p型のウェル領域
Q1n、Q2n、Q2nm1 n型の電界効果トランジスタ
Q1p、Q2p、Q2pm1 p型の電界効果トランジスタ
SB 基板(SOI基板)
SD1、SD2、SD3、SD4 拡散層
SL 半導体層
SMD1、SMD2、SMD3 半導体装置
STI 素子分離部
SW サイドウォールスペーサ
Vbg1、Vbg2 バックゲート電圧
WL ワード線
WL1 配線
Claims (18)
- 第1領域、第2領域、第3領域および第4領域を有する半導体基材と、
前記第1領域および前記第2領域のそれぞれに位置する前記半導体基材上に形成された絶縁層と、
前記第1領域および前記第2領域のそれぞれに位置する前記絶縁層上に形成された半導体層と、
第1ゲート絶縁膜を介して前記第1領域に位置する前記半導体層上に形成されたn型の第1電界効果トランジスタの第1ゲート電極と、
第2ゲート絶縁膜を介して前記第2領域に位置する前記半導体層上に形成されたp型の第2電界効果トランジスタの第2ゲート電極と、
第3ゲート絶縁膜を介して前記第3領域に位置する前記半導体基材上に形成されたn型の第3電界効果トランジスタの第3ゲート電極と、
第4ゲート絶縁膜を介して前記第4領域に位置する前記半導体基材上に形成されたp型の第4電界効果トランジスタの第4ゲート電極と、
を含み、
前記第1ゲート絶縁膜は、酸化シリコンから成る絶縁膜に、アルミニウムは添加されずに、ハフニウムが添加された、絶縁膜であり、
前記第2ゲート絶縁膜は、酸化シリコンから成る絶縁膜に、ハフニウムは添加されずに、アルミニウムが添加された、絶縁膜であり、
前記第3ゲート絶縁膜は、酸化シリコンから成る絶縁膜に、アルミニウムが添加された、絶縁膜であり、
前記第4ゲート絶縁膜は、酸化シリコンから成る絶縁膜に、ハフニウムが添加された、絶縁膜である、半導体装置。 - 請求項1に記載の半導体装置において、
前記第3ゲート絶縁膜および前記第4ゲート絶縁膜のそれぞれの厚さは、前記第1ゲート絶縁膜および前記第2ゲート絶縁膜のそれぞれの厚さよりも大きい、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1領域および前記第2領域のそれぞれに位置する前記半導体層の厚さは、10nm~20nmであり、
前記第1領域および前記第2領域のそれぞれに位置する前記絶縁層の厚さは、10nm~20nmであり、
前記第1領域に位置する前記半導体基材には、前記第1領域に位置する前記絶縁層に接するように、p型の第1ウェル領域が形成されており、
前記第2領域に位置する前記半導体基材には、前記第2領域に位置する前記絶縁層に接するように、n型の第2ウェル領域が形成されており、
前記第1ウェル領域には、前記第1領域に位置する前記絶縁層に接するように、p型の第1グランドプレーン領域が形成されており、
前記第2ウェル領域には、前記第2領域に位置する前記絶縁層に接するように、n型の第2グランドプレーン領域が形成されており、
前記第1グランドプレーン領域を構成する不純物の濃度は、前記第1ウェル領域を構成する不純物の濃度よりも高く、
前記第2グランドプレーン領域を構成する不純物の濃度は、前記第2ウェル領域を構成する不純物の濃度よりも高い、半導体装置。 - 請求項3に記載の半導体装置において、
前記第1ゲート電極の側壁上には、第1オフセットスペーサが形成されており、
前記第2ゲート電極の側壁上には、第2オフセットスペーサが形成されており、
前記第1領域に位置する前記半導体層のうちの前記第1ゲート電極および前記第1オフセットスペーサから露出する表面上と、前記第2領域に位置する前記半導体層のうちの前記第2ゲート電極および前記第2オフセットスペーサから露出する表面上とには、エピタキシャル成長層が形成されており、
前記第1乃至第4ゲート電極と、前記第1乃至第2オフセットスペーサと、前記エピタキシャル成長層とは、層間絶縁膜で覆われており、
前記層間絶縁膜には、コンタクトホールが形成されており、
前記コンタクトホールは、導電性部材で塞がれている、半導体装置。 - 請求項1に記載の半導体装置において、
前記第3ゲート絶縁膜および前記第4ゲート絶縁膜のそれぞれは、酸化シリコンから成る絶縁膜に、アルミニウムおよびハフニウムのそれぞれが添加された、絶縁膜である、半導体装置。 - 請求項5に記載の半導体装置において、
前記第4ゲート絶縁膜を構成するアルミニウムおよびハフニウムの総原子数に対するハフニウムの原子数の割合は、75%以上であり、かつ、100%未満である、半導体装置。 - 請求項6に記載の半導体装置において、
前記第3ゲート絶縁膜を構成するアルミニウムおよびハフニウムの総原子数に対するハフニウムの原子数の割合は、75%以上であり、かつ、100%未満である、半導体装置。 - 請求項5に記載の半導体装置において、
前記半導体基材は、さらに、第5領域および第6領域を有し、
前記第5領域に位置する前記半導体層上には、第5ゲート絶縁膜を介して、n型の第5電界効果トランジスタの第5ゲート電極が形成されており、
前記第6領域に位置する前記半導体層上には、第6ゲート絶縁膜を介して、p型の第6電界効果トランジスタの第6ゲート電極が形成されており、
前記第5ゲート絶縁膜および前記第6ゲート絶縁膜のそれぞれの厚さは、前記第1ゲート絶縁膜および前記第2ゲート絶縁膜のそれぞれの厚さよりも大きく、
前記第5ゲート絶縁膜および前記第6ゲート絶縁膜のそれぞれは、酸化シリコンから成る絶縁膜に、アルミニウムおよびハフニウムのそれぞれが添加された、絶縁膜である、半導体装置。 - 請求項1に記載の半導体装置において、
前記半導体基材は、さらに、第5領域および第6領域を有し、
前記第5領域に位置する前記半導体層上には、第5ゲート絶縁膜を介して、n型の第5電界効果トランジスタの第5ゲート電極が形成されており、
前記第6領域に位置する前記半導体層上には、第6ゲート絶縁膜を介して、p型の第6電界効果トランジスタの第6ゲート電極が形成されており、
前記第5ゲート絶縁膜および前記第6ゲート絶縁膜のそれぞれの厚さは、前記第1ゲート絶縁膜および前記第2ゲート絶縁膜のそれぞれの厚さよりも大きく、
前記第5ゲート絶縁膜および前記第6ゲート絶縁膜のそれぞれは、酸化シリコンから成る絶縁膜に、アルミニウムおよびハフニウムのそれぞれが添加された、絶縁膜である、半導体装置。 - 以下の工程を含む半導体装置の製造方法:
(a)n型の第1電界効果トランジスタが形成される第1領域、p型の第2電界効果トランジスタが形成される第2領域、n型の第3電界効果トランジスタが形成される第3領域およびp型の第4電界効果トランジスタが形成される第4領域を有し、半導体基材、前記半導体基材上に形成された絶縁層および前記絶縁層上に形成された半導体層を備えたSOI基板を準備する工程;
(b)前記(a)工程の後、前記第3領域および前記第4領域のそれぞれに位置する前記半導体層と、前記第3領域および前記第4領域のそれぞれに位置する前記絶縁層とを除去し、前記第3領域および前記第4領域のそれぞれに位置する前記半導体基材を露出させる工程;
(c)前記(b)工程の後、前記第1領域および前記第2領域のそれぞれに位置する前記半導体層上に酸化シリコンから成る第1絶縁膜を形成し、前記第3領域および前記第4領域のそれぞれに位置する前記半導体基材上に酸化シリコンから成る第2絶縁膜を形成する工程;
(d)前記(c)工程の後、前記第2領域に位置する前記第1絶縁膜と前記第3領域に位置する前記第2絶縁膜とが露出するように、かつ、前記第1領域に位置する前記第1絶縁膜が覆われるように、前記第1領域に位置する前記半導体層上に第1マスクを形成する工程;
(e)前記(d)工程の後、前記第1領域に位置する前記半導体層を前記第1マスクで覆った状態で、前記第2領域に位置する前記第1絶縁膜および前記第3領域に位置する前記第2絶縁膜に、アルミニウムを添加する工程;
(f)前記(e)工程の後、前記第1マスクを除去する工程;
(g)前記(f)工程の後、前記第1領域に位置する前記第1絶縁膜と前記第4領域に位置する前記第2絶縁膜とが露出するように、かつ、前記第2領域に位置する前記第1絶縁膜が覆われるように、前記第2領域に位置する前記半導体層上に第2マスクを形成する工程;
(h)前記(g)工程の後、前記第2領域に位置する前記半導体層を前記第2マスクで覆った状態で、前記第1領域に位置する前記第1絶縁膜および前記第4領域に位置する前記第2絶縁膜に、ハフニウムを添加する工程;
(i)前記(h)工程の後、前記第2マスクを除去する工程;
(j)前記(i)工程の後、前記第1領域に位置する前記第1絶縁膜にアルミニウムを添加せずにハフニウムを添加することで形成された第1ゲート絶縁膜を介して前記第1領域に位置する前記半導体層上にn型の前記第1電界効果トランジスタの第1ゲート電極を形成し、前記第2領域に位置する前記第1絶縁膜にハフニウムを添加せずにアルミニウムを添加することで形成された第2ゲート絶縁膜を介して前記第2領域に位置する前記半導体層上にp型の前記第2電界効果トランジスタの第2ゲート電極を形成し、前記第3領域に位置する前記第2絶縁膜にアルミニウムを添加することで形成された第3ゲート絶縁膜を介して前記第3領域に位置する前記半導体基材上にn型の前記第3電界効果トランジスタの第3ゲート電極を形成し、前記第4領域に位置する前記第2絶縁膜にハフニウムを添加することで形成された第4ゲート絶縁膜を介して前記第4領域に位置する前記半導体基材上にp型の前記第4電界効果トランジスタの第4ゲート電極を形成する工程。 - 請求項10に記載の半導体装置の製造方法において、
前記第3ゲート絶縁膜および前記第4ゲート絶縁膜のそれぞれの厚さは、前記第1ゲート絶縁膜および前記第2ゲート絶縁膜のそれぞれの厚さよりも大きい、半導体装置の製造方法。 - 請求項10に記載の半導体装置の製造方法において、
前記(b)工程の後、かつ、前記(c)工程の前に、前記第1領域に位置する前記絶縁層に接するように前記第1領域に位置する前記半導体基材にp型の第1ウェル領域を形成し、前記第2領域に位置する前記絶縁層に接するように前記第2領域に位置する前記半導体基材にn型の第2ウェル領域を形成する工程と、
前記第1ウェル領域および前記第2ウェル領域を前記第1領域および前記第2領域にそれぞれ形成した後、かつ、前記(c)工程の前に、前記第1領域に位置する前記絶縁層に接するように前記第1ウェル領域にp型の第1グランドプレーン領域を形成し、前記第2領域に位置する前記絶縁層に接するように前記第2ウェル領域にn型の第2グランドプレーン領域を形成する工程と、を更に有し、
前記(a)工程で準備する前記SOI基板を構成し、かつ、前記第1領域および前記第2領域のそれぞれに位置する前記半導体層の厚さは、10nm~20nmであり、
前記(a)工程で準備する前記SOI基板を構成し、かつ、前記第1領域および前記第2領域のそれぞれに位置する前記絶縁層の厚さは、10nm~20nmであり、
前記第1グランドプレーン領域を構成する不純物の濃度は、前記第1ウェル領域を構成する不純物の濃度よりも高く、
前記第2グランドプレーン領域を構成する不純物の濃度は、前記第2ウェル領域を構成する不純物の濃度よりも高い、半導体装置の製造方法。 - 請求項12に記載の半導体装置の製造方法において、
前記(j)工程の後、前記第1ゲート電極の側壁上に第1オフセットスペーサを形成し、前記第2ゲート電極の側壁上に第2オフセットスペーサを形成する工程と、
前記第1オフセットスペーサおよび前記第2オフセットスペーサのそれぞれを形成した後、前記第1領域に位置する前記半導体層のうちの前記第1ゲート電極および前記第1オフセットスペーサから露出する第1表面と、前記第2領域に位置する前記半導体層のうちの前記第2ゲート電極および前記第2オフセットスペーサから露出する第2表面とに対してエピタキシャル成長処理を施すことで、前記第1表面上および前記第2表面上のそれぞれにエピタキシャル成長層を形成する工程と、
前記エピタキシャル成長層を形成した後、前記エピタキシャル成長層を層間絶縁膜で覆う工程と、
前記エピタキシャル成長層を前記層間絶縁膜で覆った後、前記層間絶縁膜にコンタクトホールを形成する工程と、
前記層間絶縁膜に前記コンタクトホールを形成した後、前記コンタクトホールを導電性部材で塞ぎ、前記エピタキシャル成長層に接続するコンタクトプラグを形成する工程と、を更に有する、半導体装置の製造方法。 - 請求項10に記載の半導体装置の製造方法において、
前記(j)工程では、前記第3領域に位置する前記第2絶縁膜にアルミニウムおよびハフニウムのそれぞれを添加することで形成された前記第3ゲート絶縁膜を介して、前記第3領域に位置する前記半導体基材上に、前記第3ゲート電極を形成し、また、前記第4領域に位置する前記第2絶縁膜にアルミニウムおよびハフニウムのそれぞれを添加することで形成された前記第4ゲート絶縁膜を介して、前記第4領域に位置する前記半導体基材上に、前記第4ゲート電極を形成する、半導体装置の製造方法。 - 請求項14に記載の半導体装置の製造方法において、
前記第4ゲート絶縁膜を構成するアルミニウムおよびハフニウムの総原子数に対するハフニウムの原子数の割合は、75%以上であり、かつ、100%未満である、半導体装置の製造方法。 - 請求項15に記載の半導体装置の製造方法において、
前記第3ゲート絶縁膜を構成するアルミニウムおよびハフニウムの総原子数に対するハフニウムの原子数の割合は、75%以上であり、かつ、100%未満である、半導体装置の製造方法。 - 以下の工程を含む半導体装置の製造方法:
(a)n型の第1電界効果トランジスタが形成される第1領域、p型の第2電界効果トランジスタが形成される第2領域、n型の第3電界効果トランジスタが形成される第3領域およびp型の第4電界効果トランジスタが形成される第4領域を有し、半導体基材、前記半導体基材上に形成された絶縁層および前記絶縁層上に形成された半導体層を備えたSOI基板を準備する工程;
(b)前記(a)工程の後、前記第3領域および前記第4領域のそれぞれに位置する前記半導体層と、前記第3領域および前記第4領域のそれぞれに位置する前記絶縁層とを除去し、前記第3領域および前記第4領域のそれぞれに位置する前記半導体基材を露出させる工程;
(c)前記(b)工程の後、前記第1領域および前記第2領域のそれぞれに位置する前記半導体層上に酸化シリコンから成る第1絶縁膜を形成し、前記第3領域および前記第4領域のそれぞれに位置する前記半導体基材上に酸化シリコンから成る第2絶縁膜を形成する工程;
(d)前記(c)工程の後、前記第1領域および前記第2領域のそれぞれに位置する前記第1絶縁膜と、前記第3領域および前記第4領域のそれぞれに位置する前記第2絶縁膜とに、アルミニウムおよびハフニウムを添加する工程;
(e)前記(d)工程の後、前記第1領域および前記第2領域のそれぞれに位置する前記第1絶縁膜と、前記第3領域および前記第4領域のそれぞれに位置する前記第2絶縁膜とを覆うように、前記第1領域および前記第2領域のそれぞれに位置する前記半導体層上と、前記第3領域および前記第4領域のそれぞれに位置する前記半導体基材上とに、第1半導体材料を形成する工程;
(f)前記(e)工程の後、前記第1領域、前記第3領域および前記第4領域のそれぞれに位置する前記第1半導体材料が残存するように、前記第2領域に位置する前記第1半導体材料と、前記第2領域に位置し、かつ、アルミニウムおよびハフニウムが添加された前記第1絶縁膜とを除去することで、前記第2領域に位置する前記半導体層を露出させる工程;
(g)前記(f)工程の後、前記第1領域に位置する前記半導体層と、前記第3領域および前記第4領域のそれぞれに位置する前記半導体基材とを前記第1半導体材料で覆った状態で、前記第2領域に位置する前記半導体層上に、酸化シリコンから成る第3絶縁膜を形成する工程;
(h)前記(g)工程の後、前記第1領域に位置する前記半導体層と、前記第3領域および前記第4領域のそれぞれに位置する前記半導体基材とを前記第1半導体材料で覆った状態で、前記第2領域に位置する前記第3絶縁膜に、アルミニウムを添加する工程;
(i)前記(h)工程の後、前記第1領域に位置する前記半導体層と、前記第3領域および前記第4領域のそれぞれに位置する前記半導体基材とを前記第1半導体材料で覆った状態で、前記第2領域に位置し、かつ、アルミニウムが添加された前記第3絶縁膜上に、第2半導体材料を形成する工程;
(j)前記(i)工程の後、前記第2領域に位置する前記第2半導体材料と、前記第3領域および前記第4領域のそれぞれに位置する前記第1半導体材料とが残存するように、前記第1領域に位置する前記第1半導体材料と、前記第1領域に位置し、かつ、アルミニウムおよびハフニウムが添加された前記第1絶縁膜とを除去することで、前記第1領域に位置する前記半導体層を露出させる工程;
(k)前記(j)工程の後、前記第2領域に位置する前記半導体層を前記第2半導体材料で覆った状態で、かつ、前記第3領域および前記第4領域のそれぞれに位置する前記半導体基材を前記第1半導体材料で覆った状態で、前記第1領域に位置する前記半導体層上に、酸化シリコンから成る第4絶縁膜を形成する工程;
(l)前記(k)工程の後、前記第2領域に位置する前記半導体層を前記第2半導体材料で覆った状態で、かつ、前記第3領域および前記第4領域のそれぞれに位置する前記半導体基材を前記第1半導体材料で覆った状態で、前記第1領域に位置する前記第4絶縁膜に、ハフニウムを添加する工程;
(m)前記(l)工程の後、前記第2領域に位置する前記半導体層を前記第2半導体材
料で覆った状態で、かつ、前記第3領域および前記第4領域のそれぞれに位置する前記半導体基材を前記第1半導体材料で覆った状態で、前記第1領域に位置し、かつ、ハフニウムが添加された前記第4絶縁膜上に、第3半導体材料を形成する工程;
(n)前記(m)工程の後、前記第1半導体材料、前記第2半導体材料および前記第3半導体材料のそれぞれをパターニングすることで、前記第1領域に位置し、かつ、ハフニウムが添加された前記第4絶縁膜を介して前記第1領域に位置する前記半導体層上にn型の前記第1電界効果トランジスタの第1ゲート電極を形成し、前記第2領域に位置し、かつ、アルミニウムが添加された前記第3絶縁膜を介して前記第2領域に位置する前記半導体層上にp型の前記第2電界効果トランジスタの第2ゲート電極を形成し、前記第3領域に位置し、かつ、アルミニウムおよびハフニウムが添加された前記第2絶縁膜を介して前記第3領域に位置する前記半導体基材上にn型の前記第3電界効果トランジスタの第3ゲート電極を形成し、前記第4領域に位置し、かつ、アルミニウムおよびハフニウムが添加された前記第2絶縁膜を介して前記第4領域に位置する前記半導体基材上にp型の前記第4電界効果トランジスタの第4ゲート電極を形成する工程。 - 請求項17に記載の半導体装置の製造方法において、
前記(n)工程において、前記第1領域に位置する前記第4絶縁膜および前記第2領域に位置する前記第3絶縁膜のそれぞれの厚さは、前記第3領域および前記第4領域のそれぞれに位置する前記第2絶縁膜の厚さよりも小さい、半導体装置の製造方法。
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