JP2012129292A - 半導体集積回路装置 - Google Patents

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Abstract

【課題】Ｉ/Ｏ用バルク部とコアロジック用ＳＯＩ部が混載されたバルク＆ＳＯＩハイブリッド型ＣＭＩＳデバイスでは、閾値電圧制御の最適化のため多数のゲートスタックを用いる必要があり、プロセス及び構造が複雑になるという問題がある。
【解決手段】本願発明は、Ｈｉｇｈ−ｋゲート絶縁膜およびメタルゲート電極を有するＳＯＩ型半導体ＣＭＩＳＦＥＴ集積回路装置において、いずれかのバックゲート半導体領域に不純物を導入することにより、対応する部分のＭＩＳＦＥＴの閾値電圧を調整するものである。
【選択図】図２

Description

本発明は、半導体集積回路装置（または半導体装置）における閾値電圧調整技術に適用して有効な技術に関する。
日本特開２００９−１３５１４０号公報（特許文献１）または、これに対応する米国特許公開２００９−１３４４６８号公報（特許文献２）には、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）領域およびバルク領域を有するハイブリッド構造のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）またはＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）半導体集積回路において、ゲート電極材料をミッドギャップ（Ｍｉｄｇａｐ）に対応する仕事関数を有する一種とし、ＳＯＩ部のＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のバックゲート領域に閾値電圧を調整するための不純物領域を設ける技術が開示されている。
特開２００９−１３５１４０号公報 米国特許公開２００９−１３４４６８号公報
Ｉ/Ｏ用バルク部とコアロジック用ＳＯＩ部が混載されたバルク＆ＳＯＩハイブリッド型ＣＭＩＳデバイスでは、閾値電圧制御の最適化のため多種類のゲートスタックを用いる必要があり、プロセス及び構造が複雑になるという問題がある。
また、ＳＯＩ部のみを有するシングルタイプのＣＭＩＳデバイスにおいても、ＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴのゲートスタック構造が複雑になるという問題がある。
本願発明は、これらの課題を解決するためになされたものである。
本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の一つの発明は、Ｈｉｇｈ−ｋゲート絶縁膜およびメタルゲート電極を有するＳＯＩ型半導体ＣＭＩＳＦＥＴ集積回路装置において、いずれかのバックゲート半導体領域に不純物を導入することにより、対応する部分のＭＩＳＦＥＴの閾値電圧を調整するものである。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、Ｈｉｇｈ−ｋゲート絶縁膜およびメタルゲート電極を有するＳＯＩ型半導体ＣＭＩＳＦＥＴ集積回路装置において、いずれかのバックゲート半導体領域に不純物を導入することにより、対応する部分のＭＩＳＦＥＴの閾値電圧を調整することができるので、ゲートスタック構造の簡略化が可能となる。
本願の各実施の形態の半導体集積回路装置に共通するデバイスチップ等のレイアウトの一例を示すウエハとそのチップ領域の上面図である。 本願の各実施の形態の半導体集積回路装置に共通するＳＯＩ領域のＣＭＩＳチップ構造１（基板＆バックゲートウエル共通電位構造）におけるＳＯＩ領域の断面構造の一例を示す模式断面構造図である。 本願の各実施の形態の半導体集積回路装置に共通するＣＭＩＳチップ構造１（基板＆バックゲートウエル共通電位構造）におけるバルク領域の断面構造の一例を示す模式断面構造図である。 本願の各実施の形態の半導体集積回路装置に共通するＳＯＩ領域のＣＭＩＳチップ構造２（Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域がＮ型ウエルのときの基板＆両チャネル側バックゲートウエル独立電位構造）におけるＳＯＩ領域の断面構造の一例を示す模式断面構造図である。 本願の各実施の形態の半導体集積回路装置に共通するＣＭＩＳチップ構造２（基板＆Ｎチャネル側バックゲートウエル独立電位構造）におけるバルク領域の断面構造の一例を示す模式断面構造図である。 本願の実施の形態１の半導体集積回路装置におけるゲートスタック構造１（ＳＯＩ共通ゲート）を示すゲートスタック及び基板の模式断面図である。 本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（ＳＯＩ領域バックゲートウエル導入工程）である。 本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（バルク領域Ｎウエル導入工程）である。 本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（バルク領域Ｐウエル導入工程）である。 本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（バルク領域ＳＯＩ層およびＢＯＸ酸化膜除去工程）である。 本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（ゲートライナー酸化工程）である。 本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（ランタン膜形成工程）である。 本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（アルミニウム膜形成工程）である。 本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（上層窒化チタン膜等除去工程）である。 本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（下層窒化チタン膜等除去工程）である。 本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（残存ランタン膜およびアルミニウム膜除去工程）である。 本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（電極窒化チタン膜成膜工程）である。 本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（電極ポリシリコン膜成膜工程）である。 本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（ゲート電極加工工程）である。 本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（オフセットスペーサ形成工程）である。 本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（サイドウォールスペーサ形成工程）である。 本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（エレベイテッドＳＤ形成工程）である。 本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（高濃度ＳＤ導入工程）である。 本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（プリメタル絶縁膜等形成工程）である。 本願の実施の形態２の半導体集積回路装置におけるゲートスタック構造２（Ｐチャネルノンドープゲート）を示すゲートスタック及び基板の模式断面図である。 本願の実施の形態３の半導体集積回路装置におけるゲートスタック構造３（バルクＮｏｎ−Ｈｉｇｈ−ｋゲート）を示すゲートスタック及び基板の模式断面図である。 本願の実施の形態４の半導体集積回路装置におけるゲートスタック構造４（異種ドープゲート）を示すゲートスタック及び基板の模式断面図である。 本願の実施の形態５の半導体集積回路装置におけるゲートスタック構造５（ＳＯＩノンドープゲート）を示すゲートスタック及び基板の模式断面図である。 図４の変形例であってＳＯＩ領域のＰチャネルＭＩＳＦＥＴ領域のバックゲートウエルをＰ型とする場合のＳＯＩ領域の断面構造の一例を示す模式断面構造図（Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域がＰ型ウエルのときの基板＆両チャネル側バックゲートウエル独立電位構造）である。 ゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）に適合した製造プロセスの主要部等を説明するためのウエハ部分断面図（ダミーゲート材料堆積工程）である。 ゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）に適合した製造プロセスの主要部等を説明するためのウエハ部分断面図（ダミーゲートパターニングおよびエクステンション領域導入工程）である。 ゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）に適合した製造プロセスの主要部等を説明するためのウエハ部分断面図（サイドウォール、エレベイテッドソースドレイン形成、およびソースドレイン不純物導入工程）である。 ゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）に適合した製造プロセスの主要部等を説明するためのウエハ部分断面図（プリメタル絶縁膜堆積工程）である。 ゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）に適合した製造プロセスの主要部等を説明するためのウエハ部分断面図（ＣＭＰ工程）である。 ゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）に適合した製造プロセスの主要部等を説明するためのウエハ部分断面図（ダミーポリシリコン除去工程）である。 ゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）に適合した製造プロセスの主要部等を説明するためのウエハ部分断面図（ランタン膜堆積工程）である。 ゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）に適合した製造プロセスの主要部等を説明するためのウエハ部分断面図（メタルゲート膜埋め込み工程）である。 ゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）に適合した製造プロセスの主要部等を説明するためのウエハ部分断面図（メタルゲート膜エッチバック工程）である。 ゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）に適合した製造プロセスの主要部等を説明するためのウエハ部分断面図（ランタン膜エッチバック工程）である。 ゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）に適合した製造プロセスの主要部等を説明するためのウエハ部分断面図（配線形成工程）である。 ゲートスタック構造の変形例２（全共通無添加ゲート絶縁膜）に適合した製造プロセスの主要部等を説明するためのウエハ部分断面図（配線形成工程）である。 本願の実施の形態の半導体集積回路装置に対する製造プロセスの変形例であるゲートラスト方式に適合したゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）を示すゲートスタック及び基板の模式断面図である。 本願の実施の形態の半導体集積回路装置に対する製造プロセスの変形例であるゲートラスト方式に適合したゲートスタック構造の変形例２（全共通無添加ゲート絶縁膜）を示すゲートスタック及び基板の模式断面図である。
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
１．以下を含む半導体集積回路装置：
（ａ）第１の主面及び第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面に設けられたＳＯＩ領域；
（ｃ）前記ＳＯＩ領域内に設けられた第１のＮチャネルＭＩＳＦＥＴ領域および第１のＰチャネルＭＩＳＦＥＴ領域；
（ｄ）前記半導体チップの前記第１の主面側であって、前記第１のＮチャネルＭＩＳＦＥＴ領域内に設けられ、Ｈｉｇｈ−ｋ絶縁膜を有する第１のゲート絶縁膜、および、メタル層を有する第１のゲート電極膜；
（ｅ）前記半導体チップの前記第１の主面側であって、前記第１のＰチャネルＭＩＳＦＥＴ領域内に設けられ、Ｈｉｇｈ−ｋ絶縁膜を有する第２のゲート絶縁膜、および、メタル層を有する第２のゲート電極膜；
（ｆ）前記半導体チップの内部であって、前記第１のＮチャネルＭＩＳＦＥＴ領域に設けられたＮ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域；
（ｇ）前記半導体チップの内部であって、前記第１のＰチャネルＭＩＳＦＥＴ領域に設けられたＰ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域、
ここで、前記Ｎ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域または前記Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域は、基準電位および電源電位以外の電位にされている。
２．前記１項の半導体集積回路装置において、前記Ｎ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域または前記Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域は、基準電位と電源電位の間の電位にされている。
３．前記１または２項の半導体集積回路装置において、更に以下を含む：
（ｈ）前記半導体チップの前記第１の主面に設けられたバルク領域；
（ｉ）前記バルク領域内に設けられた第２のＮチャネルＭＩＳＦＥＴ領域および第２のＰチャネルＭＩＳＦＥＴ領域；
（ｊ）前記半導体チップの前記第１の主面側であって、前記第２のＮチャネルＭＩＳＦＥＴ領域内に設けられた第３のゲート絶縁膜、および、メタル層を有する第３のゲート電極膜；
（ｋ）前記半導体チップの前記第１の主面側であって、前記第２のＰチャネルＭＩＳＦＥＴ領域内に設けられた第４のゲート絶縁膜、および、メタル層を有する第４のゲート電極膜。
４．前記３項の半導体集積回路装置において、前記第１のゲート絶縁膜、前記第２のゲート絶縁膜、および前記第３のゲート絶縁膜はランタンがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第４のゲート絶縁膜はアルミニウムがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第１のゲート電極膜、前記第２のゲート電極膜、前記第３のゲート電極膜および前記第４のゲート電極膜は、同一積層構造を有する。
５．前記３項の半導体集積回路装置において、前記第１のゲート絶縁膜、および前記第３のゲート絶縁膜はランタンがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第２のゲート絶縁膜、および前記第４のゲート絶縁膜はノンドープのＨｉｇｈ−ｋ絶縁膜を有し、前記第１のゲート電極膜、前記第２のゲート電極膜、前記第３のゲート電極膜および前記第４のゲート電極膜は、同一積層構造を有する。
６．前記３項の半導体集積回路装置において、前記第１のゲート絶縁膜、および前記第２のゲート絶縁膜はランタンがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第３のゲート絶縁膜、および前記第４のゲート絶縁膜はＨｉｇｈ−ｋ絶縁膜を有さず、前記第１のゲート電極膜、前記第２のゲート電極膜、前記第３のゲート電極膜および前記第４のゲート電極膜は、同一積層構造を有する。
７．前記３項の半導体集積回路装置において、前記第１のゲート絶縁膜、および前記第３のゲート絶縁膜はランタンがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第２のゲート絶縁膜、および前記第４のゲート絶縁膜はアルミニウムがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第１のゲート電極膜、前記第２のゲート電極膜、前記第３のゲート電極膜および前記第４のゲート電極膜は、同一積層構造を有する。
８．前記７項の半導体集積回路装置において、前記第１のゲート絶縁膜および前記第２のゲート絶縁膜はノンドープのＨｉｇｈ−ｋ絶縁膜を有し、前記第３のゲート絶縁膜はランタンがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第４のゲート絶縁膜はアルミニウムがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第１のゲート電極膜、前記第２のゲート電極膜、前記第３のゲート電極膜および前記第４のゲート電極膜は、同一積層構造を有する。
９．以下を含む半導体集積回路装置：
（ａ）第１の主面及び第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面に設けられたＳＯＩ領域；
（ｃ）前記ＳＯＩ領域内に設けられた第１のＮチャネルＭＩＳＦＥＴを有する第１のＮチャネルＭＩＳＦＥＴ領域、および第１のＰチャネルＭＩＳＦＥＴを有する第１のＰチャネルＭＩＳＦＥＴ領域；
（ｄ）前記半導体チップの前記第１の主面側であって、前記第１のＮチャネルＭＩＳＦＥＴ領域内に設けられ、Ｈｉｇｈ−ｋ絶縁膜を有する第１のゲート絶縁膜、および、メタル層を有する第１のゲート電極膜；
（ｅ）前記半導体チップの前記第１の主面側であって、前記第１のＰチャネルＭＩＳＦＥＴ領域内に設けられ、Ｈｉｇｈ−ｋ絶縁膜を有する第２のゲート絶縁膜、および、メタル層を有する第２のゲート電極膜；
（ｆ）前記半導体チップの内部であって、前記第１のＮチャネルＭＩＳＦＥＴ領域に設けられたＮ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域；
（ｇ）前記半導体チップの内部であって、前記第１のＰチャネルＭＩＳＦＥＴ領域に設けられたＰ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域、
ここで、前記Ｎ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域または前記Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域は、前記第１のＮチャネルＭＩＳＦＥＴまたは前記第１のＰチャネルＭＩＳＦＥＴに対する閾値電圧調整領域である。
１０．前記９項の半導体集積回路装置において、更に以下を含む：
（ｈ）前記半導体チップの前記第１の主面に設けられたバルク領域；
（ｉ）前記バルク領域内に設けられた第２のＮチャネルＭＩＳＦＥＴ領域および第２のＰチャネルＭＩＳＦＥＴ領域；
（ｊ）前記半導体チップの前記第１の主面側であって、前記第２のＮチャネルＭＩＳＦＥＴ領域内に設けられた第３のゲート絶縁膜、および、メタル層を有する第３のゲート電極膜；
（ｋ）前記半導体チップの前記第１の主面側であって、前記第２のＰチャネルＭＩＳＦＥＴ領域内に設けられた第４のゲート絶縁膜、および、メタル層を有する第４のゲート電極膜。
１１．前記１０項の半導体集積回路装置において、前記第１のゲート絶縁膜、前記第２のゲート絶縁膜、および前記第３のゲート絶縁膜はランタンがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第４のゲート絶縁膜はアルミニウムがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第１のゲート電極膜、前記第２のゲート電極膜、前記第３のゲート電極膜および前記第４のゲート電極膜は、同一積層構造を有する。
１２．前記１０項の半導体集積回路装置において、前記第１のゲート絶縁膜、および前記第３のゲート絶縁膜はランタンがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第２のゲート絶縁膜、および前記第４のゲート絶縁膜はノンドープのＨｉｇｈ−ｋ絶縁膜を有し、前記第１のゲート電極膜、前記第２のゲート電極膜、前記第３のゲート電極膜および前記第４のゲート電極膜は、同一積層構造を有する。
１３．前記１０項の半導体集積回路装置において、前記第１のゲート絶縁膜、および前記第２のゲート絶縁膜はランタンがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第３のゲート絶縁膜、および前記第４のゲート絶縁膜はＨｉｇｈ−ｋ絶縁膜を有さず、前記第１のゲート電極膜、前記第２のゲート電極膜、前記第３のゲート電極膜および前記第４のゲート電極膜は、同一積層構造を有する。
１４．前記１０項の半導体集積回路装置において、前記第１のゲート絶縁膜、および前記第３のゲート絶縁膜はランタンがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第２のゲート絶縁膜、および前記第４のゲート絶縁膜はアルミニウムがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第１のゲート電極膜、前記第２のゲート電極膜、前記第３のゲート電極膜および前記第４のゲート電極膜は、同一積層構造を有する。
１５．前記１０項の半導体集積回路装置において、前記第１のゲート絶縁膜および前記第２のゲート絶縁膜はノンドープのＨｉｇｈ−ｋ絶縁膜を有し、前記第３のゲート絶縁膜はランタンがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第４のゲート絶縁膜はアルミニウムがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第１のゲート電極膜、前記第２のゲート電極膜、前記第３のゲート電極膜および前記第４のゲート電極膜は、同一積層構造を有する。
１６．前記９から１５項のいずれか一つの半導体集積回路装置において、前記閾値電圧の調整は、前記Ｎ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域または前記Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域の不純物濃度または不純物の導電型を変更することによって実行される。
１７．前記９から１６項のいずれか一つの半導体集積回路装置において、前記Ｎ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域または前記Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域は、基準電位および電源電位以外の電位にされている。
１８．前記９から１７項のいずれか一つの半導体集積回路装置において、前記Ｎ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域または前記Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域は、基準電位と電源電位の間の電位にされている。
１９．前記１から１８項のいずれか一つの半導体集積回路装置において、前記半導体集積回路装置は、ゲートファースト方式によるものである。
２０．前記１から１８項のいずれか一つの半導体集積回路装置において、前記半導体集積回路装置は、ゲートラスト方式によるものである。
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程に大別できる。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
同様に、「ニッケルシリサイド」というときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
６．本願において、電位に関して「ＡとＢの間の電位Ｖ」というときは、Ｖは両端の電位を含まないものとする。これに対して、「ＡからＢの電位Ｖ」というときは、Ｖは両端の電位を含むものとする。なお、以下の例では、主に電位Ｖが固定電位である例を具体的に説明するが、必要に応じて変動電位でも良い。変動電位の場合は、一時的に「ＡとＢの間の電位Ｖ」であれば良い。
７．本願において、ＣＭＩＳ型集積回路の製造方式の分類において、「ゲートラスト方式」とは、ソースドレインの高温熱処理後にポリシリコンダミーゲート電極を除去する方式を言い、それ以外の方式を「ゲートファースト方式」という。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
１．本願の各実施の形態の半導体集積回路装置に共通するデバイスチップ等のレイアウトの一例の説明（主に図１）
なお、以下では本願の対象デバイスの一例として、ＳＯＣチップを例に取り具体的に説明するが、メモリ専用チップであっても良いことはいうまでもない。なお、以下の例では、主に、４５ｎｍテクノロジノードの世代の製品を例にとり、具体的に説明するが、その他の世代にも適用できることは言うまでもない。
また、以下では主に、バルク領域７とＳＯＩ領域８の両方を有するチップについて具体的に説明するが、ＳＯＩ領域８のみを有するチップでもよいことはいうまでもない。
図１は本願の各実施の形態の半導体集積回路装置に共通するデバイスチップ等のレイアウトの一例を示すウエハとそのチップ領域の上面図である。これに基づいて、本願の各実施の形態の半導体集積回路装置に共通するデバイスチップ等のレイアウトの一例を説明する。
図１に示すように、ウエハ工程途中のウエハ１（ここでは、３００φシリコン単結晶ウエハを例に取り説明するが、直径は４５０φでも２００φでも良い）のデバイス主面１ａ（第１の主面）には、多数のチップ領域２が形成されている。また、ウエハ１には、その配向を判別するためのノッチ３が設けられている。
次に、各チップ２（チップ領域）のレイアウトの詳細を説明する。チップ領域２の周辺部には、多数のボンディングパッド４が設けられており、内部領域にはバルク領域７（バルク周辺回路領域）およびＳＯＩ領域８が設けられている。ＳＯＩ領域８は、ＳＯＩメモリ領域５およびＳＯＩロジック領域６を含む。ここで、ＳＯＩメモリ領域５としては、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が想定されるが、これに限らず、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）でもフラッシュメモリでもよい。
２．本願の各実施の形態の半導体集積回路装置に共通するＣＭＩＳチップ構造１（基板＆バックゲートウエル共通電位構造）の説明（主に図２および３）
このセクションでは、セクション１で説明した半導体チップのバルク領域７およびＳＯＩ領域８における電源構造等の電位構造（いわゆる拡散構造を含む）の一例を説明する。なお、以下では図面の大きさの制限から、バルク領域７およびＳＯＩ領域８（図１）を別々の図に描くが、これらは同一の半導体チップ上に形成されていることは言うまでもない。なお、このような複合構造のチップをハイブリッド型ＳＯＩチップまたはハイブリッド型ＳＯＩデバイスというが、本願は主にハイブリッド型ＳＯＩチップについて説明するが、ＳＯＩ領域８のみを有するデバイスであってもよいことはいうまでもない。
また、以下の図２から図５および図２９においては、ＣＭＩＳ回路の例として、インバータを例にとり具体的に説明するが、それに限定されるものではないことは言うまでもない。
図２は本願の各実施の形態の半導体集積回路装置に共通するＳＯＩ領域のＣＭＩＳチップ構造１（基板＆バックゲートウエル共通電位構造）におけるＳＯＩ領域の断面構造の一例を示す模式断面構造図である。図３は本願の各実施の形態の半導体集積回路装置に共通するＣＭＩＳチップ構造１（基板＆バックゲートウエル共通電位構造）におけるバルク領域の断面構造の一例を示す模式断面構造図である。これらに基づいて、本願の各実施の形態の半導体集積回路装置に共通するＣＭＩＳチップ構造１（基板＆バックゲートウエル共通電位構造）を説明する。
まず、ＳＯＩ領域８を説明する。図２に示すように、各実施の形態のデバイスチップ２は、たとえば、Ｐ型単結晶シリコン基板１ｓ上に形成されており、チップ２の裏面１ｂ側が、基板部１ｓとなっている。ＳＯＩ領域８のデバイス主面１ａ（第１の主面）は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等の素子分離領域１８によって、ＮチャネルＭＩＳＦＥＴ領域８ｎ（すなわち第１のＮチャネルＭＩＳＦＥＴ領域）、ＰチャネルＭＩＳＦＥＴ領域８ｐ（すなわち第１のＰチャネルＭＩＳＦＥＴ領域）等が区画されており、ＮチャネルＭＩＳＦＥＴ領域８ｎのデバイス主面１ａ表面領域には、ＳＯＩ−Ｎ型ＭＩＳＦＥＴ（Ｑｓｎ）アクティブ領域Ａｓｎが、ＰチャネルＭＩＳＦＥＴ領域８ｐのデバイス主面１ａ表面領域には、ＳＯＩ−Ｐ型ＭＩＳＦＥＴ（Ｑｓｐ）のアクティブ領域Ａｓｐが、それぞれ設けられている。アクティブ領域Ａｓｎ内のＰ型ＳＯＩ層９ｐには、Ｎ型ＳＯＩ部ソースドレイン領域２９ｓｎ（高濃度領域及びエクステンション領域を含む）が設けられており、アクティブ領域ＡｓｐのＮ型ＳＯＩ層９ｎには、Ｐ型ＳＯＩ部ソースドレイン領域２９ｓｐ（高濃度領域及びエクステンション領域を含む）が設けられている。アクティブ領域Ａｓｎのデバイス主面１ａ上には、ゲート絶縁膜３５ｓｎ（すなわち第１のゲート絶縁膜）を介して、ゲート電極３６ｓｎ（すなわち第１のゲート電極膜）が設けられており、アクティブ領域Ａｓｐのデバイス主面１ａ上には、ゲート絶縁膜３５ｓｐ（すなわち第２のゲート絶縁膜）を介して、ゲート電極３６ｓｐ（すなわち第２のゲート電極膜）が設けられている。アクティブ領域Ａｓｎ（Ｐ型ＳＯＩ層９ｐ）の下方には、ＢＯＸ酸化膜１０（ＢＯＸ絶縁膜）すなわちバックゲート絶縁膜を介して、Ｎ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域１１ｓｐ（バックゲート又はバックゲートウエルすなわち閾値電圧調整領域）が設けられており、アクティブ領域Ａｓｐ（Ｎ型ＳＯＩ層９ｎ）の下方には、ＢＯＸ酸化膜１０（ＢＯＸ絶縁膜）すなわちバックゲート絶縁膜を介して、Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域１１ｓｎ（バックゲート又はバックゲートウエルすなわち閾値電圧調整領域）が設けられている。Ｎ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域１１ｓｐは、Ｐ型ディープウエル領域３３ｐおよびＰ型コンタクト領域３４ｐを介して、基準電位Ｖｓｓに接続されており、Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域１１ｓｎは、Ｎ型またはＰ型ディープウエル領域３３ｎおよびＮ型コンタクト領域３４ｎを介して、ＳＯＩ領域８の電源電位Ｖｄｄ（たとえば、３ボルト系電源）に接続されている。ＳＯＩ−Ｎ型ＭＩＳＦＥＴ（Ｑｓｎ）およびＳＯＩ−Ｐ型ＭＩＳＦＥＴ（Ｑｓｐ）の各ドレインは、出力部または出力端子Ｖｏｕｔに接続されており、ＳＯＩ−Ｎ型ＭＩＳＦＥＴ（Ｑｓｎ）およびＳＯＩ−Ｐ型ＭＩＳＦＥＴ（Ｑｓｐ）の各ゲート電極３６ｓｎ、３６ｓｐは、入力部又は入力端子Ｖｉｎに接続されている。一方、ＳＯＩ−Ｎ型ＭＩＳＦＥＴ（Ｑｓｎ）のソースは、基準電位Ｖｓｓに接続されており、ＳＯＩ−Ｐ型ＭＩＳＦＥＴ（Ｑｓｐ）のソースは、ＳＯＩ領域８の電源電位Ｖｄｄに接続されている。
次に、バルク領域７を説明する。図３に示すように、バルク領域７のデバイス面１ａは、ＳＯＩ領域８と同様に、素子分離領域１８によって、ＮチャネルＭＩＳＦＥＴ領域７ｎ（すなわち第２のＮチャネルＭＩＳＦＥＴ領域）、ＰチャネルＭＩＳＦＥＴ領域７ｐ（すなわち第２のＰチャネルＭＩＳＦＥＴ領域）等が区画されており、ＮチャネルＭＩＳＦＥＴ領域７ｎのデバイス主面１ａ内には、Ｐ型ウエル１１ｂｐが設けられており、ＰチャネルＭＩＳＦＥＴ領域７ｐのデバイス主面１ａ内には、Ｎ型ウエル１１ｂｎが設けられている。Ｐ型ウエル１１ｂｐのデバイス面１ａの表面領域（すなわち、アクティブ領域Ａｂｎ）には、バルクＮ型ＭＩＳＦＥＴ（Ｑｂｎ）のＮ型ソースドレイン領域２９ｂｎ（高濃度領域及びエクステンション領域を含む）が設けられており、Ｎ型ウエル１１ｂｎのデバイス面１ａの表面領域（すなわち、アクティブ領域Ａｂｐ）には、バルクＰ型ＭＩＳＦＥＴ（Ｑｂｐ）のＰ型ソースドレイン領域２９ｂｐ（高濃度領域及びエクステンション領域を含む）が設けられている。これらのうち、バルクＮ型ＭＩＳＦＥＴ（Ｑｂｎ）のソースは、Ｐ型コンタクト領域３４ｐとともに、基準電位Ｖｓｓに接続されており、ドレインは、出力部または出力端子Ｖｏｕｔに接続されている。また、バルクＰ型ＭＩＳＦＥＴ（Ｑｂｐ）のソースは、Ｎ型コンタクト領域３４ｎとともに、バルク領域７の電源電位Ｖｃｃ（たとえば、１ボルト系電源）に接続されており、ドレインは、出力部または出力端子Ｖｏｕｔに接続されている。アクティブ領域Ａｂｎの表面上には、ゲート絶縁膜３７ｂｎ（すなわち第３のゲート絶縁膜）を介して、ゲート電極３８ｂｎ（すなわち第３のゲート電極膜）が設けられており、アクティブ領域Ａｂｐの表面上には、ゲート絶縁膜３７ｂｐ（すなわち第４のゲート絶縁膜）を介して、ゲート電極３８ｂｐ（すなわち第４のゲート電極膜）が設けられている。これらのゲート電極３８ｂｎ、３８ｂｐは、入力部又は入力端子Ｖｉｎに接続されている。
このような電源供給構造においては、通常、バルク領域７およびＳＯＩ領域８の両方において、Ｎチャンネル側のウエル電位等（バルク周辺回路領域のＰ型ウエル１１ｂｐ又は基板１ｓ、Ｎ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域１１ｓｐ）は、基準電位Ｖｓｓとなっている。一方、Pチャンネル側のウエル電位（バルク周辺回路領域のＰ型ウエル１１ｂｐ、Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域１１ｓｎ）は、バルク領域７では、電源電位Ｖｃｃに、ＳＯＩ領域８では、電源電位Ｖｄｄになっている。従って、この場合の各ＭＩＳＦＥＴの閾値電圧の制御は、各ゲートスタック（バルク領域７とＳＯＩ領域８）、チャネル領域への不純物導入（バルク領域７とＳＯＩ領域８）、バックゲート（Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域１１ｓｎ、Ｎ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域１１ｓｐ）への不純物導入量と導電型（ＳＯＩ領域８）等により行われる。
３．本願の各実施の形態の半導体集積回路装置に共通するＣＭＩＳチップ構造２（基板＆Ｎチャネル側バックゲートウエル独立電位構造）の説明（主に図４、図５および図２９）
このセクションで説明する例は、セクション２の変形例であり、図４は図２の変形例であり、図５は図３の変形例である（図４と図３の組み合わせも可能である）。図２９は図４の更なる変形例（バルク部分は、図５でも図３でも良い）である。なお、以下の例では、基本的構成は、図２及び図３に示したものと同一であるから、異なる部分のみを説明する。
図４は本願の各実施の形態の半導体集積回路装置に共通するＳＯＩ領域のＣＭＩＳチップ構造２（Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域がＮ型ウエルのときの基板＆両チャネル側バックゲートウエル独立電位構造）におけるＳＯＩ領域の断面構造の一例を示す模式断面構造図である。図５は本願の各実施の形態の半導体集積回路装置に共通するＣＭＩＳチップ構造２（基板＆Ｎチャネル側バックゲートウエル独立電位構造）におけるバルク領域の断面構造の一例を示す模式断面構造図である。図２９は図４の変形例であってＳＯＩ領域のＰチャネルＭＩＳＦＥＴ領域のバックゲートウエルをＰ型とする場合のＳＯＩ領域の断面構造の一例を示す模式断面構造図（Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域がＰ型ウエルのときの基板＆両チャネル側バックゲートウエル独立電位構造）である。これらに基づいて、本願の各実施の形態の半導体集積回路装置に共通するＣＭＩＳチップ構造２（基板＆Ｎチャネル側バックゲートウエル独立電位構造）等を説明する。
（１）図４及び図５に示す例（ＰチャネルバックウエルＮ型独立電位）：
図４は図２と比較すると、ＳＯＩ領域８のＮチャネルＭＩＳＦＥＴ領域８ｎのＮ型バックウエル１１ｓｐ（バックゲート）が電源電位Ｖｄｄに吊られた３重Ｎ型ウエル領域３９で囲まれており（また、Ｎ型ディープウエル領域３３ｎと３重Ｎ型ウエル領域３９が分離している）、バックゲート１１ｓｐには、基準電位Ｖｓｓから電源電位Ｖｄｄまでの電位をＮチャネルバックゲートバイアスＶｎｂとして印加することができる。一方、それとは独立に、バックゲート１１ｓｎには、基準電位Ｖｓｓから電源電位Ｖｄｄまでの電位をＰチャネルバックゲートバイアスＶｐｂとして印加することができる。
このような電源供給構造においては、図２及び図３の場合と異なり、ＳＯＩ領域８においては、Ｎチャンネル側のウエル電位等（Ｎ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域１１ｓｐ）を、基準電位Ｖｓｓと電源電位Ｖｄｄの間のＮチャネルバックゲートバイアスＶｎｂとすることができ、また、Ｐチャンネル側のウエル電位等（Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域１１ｓｎ）をＮチャネルバックゲートバイアスＶｎｂと独立な基準電位Ｖｓｓと電源電位Ｖｄｄの間のＰチャネルバックゲートバイアスＶｐｂとすることができる。すなわち、バックゲートに順方向バイアスを印加して、閾値電圧の絶対値を下げることが可能となる。従って、この場合の各ＭＩＳＦＥＴの閾値電圧の制御は、各ゲートスタック（バルク領域７とＳＯＩ領域８）、チャネル領域への不純物導入（バルク領域７とＳＯＩ領域８）、バックゲート（Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域１１ｓｎ、Ｎ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域１１ｓｐ）への不純物導入量と導電型（ＳＯＩ領域８）、バックゲートへの順方向バイアスの印加（ＳＯＩ領域８）等により行われる。
（２）図２９に示す例（ＰチャネルバックウエルＰ型独立電位）：
図２９は、図４と類似しているが、Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域１１ｓｎおよびＰチャネルデバイス領域８ｐのディープウエル領域３３ｎが、ともにＰ型ウエルであり、且つ、それらが３重Ｎ型ウエル領域３９で囲まれるとともに、相互に分離されている。この構造においても、（１）と同様に、バックゲート１１ｓｐには、基準電位Ｖｓｓから電源電位Ｖｄｄまでの電位をＮチャネルバックゲートバイアスＶｎｂとして印加することができる。一方、それとは独立に、バックゲート１１ｓｎには、基準電位Ｖｓｓから電源電位Ｖｄｄまでの電位をＰチャネルバックゲートバイアスＶｐｂとして印加することができる。
このような電源供給構造においては、図４及び図５の場合と同様に、ＳＯＩ領域８においては、Ｎチャンネル側のウエル電位等（Ｎ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域１１ｓｐ）を、基準電位Ｖｓｓと電源電位Ｖｄｄの間のＮチャネルバックゲートバイアスＶｎｂとすることができ、また、Ｐチャンネル側のウエル電位等（Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域１１ｓｎ）をＮチャネルバックゲートバイアスＶｎｂと独立な基準電位Ｖｓｓと電源電位Ｖｄｄの間のＰチャネルバックゲートバイアスＶｐｂとすることができる。すなわち、バックゲートに順方向バイアスを印加して、閾値電圧の絶対値を下げることが可能となる。従って、この場合の各ＭＩＳＦＥＴの閾値電圧の制御は、各ゲートスタック（バルク領域７とＳＯＩ領域８）、チャネル領域への不純物導入（バルク領域７とＳＯＩ領域８）、バックゲート（Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域１１ｓｎ、Ｎ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域１１ｓｐ）への不純物導入量と導電型（ＳＯＩ領域８）、バックゲートへの順方向バイアスの印加（ＳＯＩ領域８）等により行われる。
４．本願の実施の形態１の半導体集積回路装置におけるゲートスタック構造１（ＳＯＩ共通ゲート）の説明（主に図６）
図６から図２８までにおいては、半導体基板内の構造を図２から図５及び図２９と比較して、簡素化して示す。これは、半導体基板内の構造については、図２から図５及び図２９に示したような多数のバリエーションがありうるからである。
図６は本願の実施の形態１の半導体集積回路装置におけるゲートスタック構造１（ＳＯＩ共通ゲート）を示すゲートスタック及び基板の模式断面図である。これに基づいて、本願の実施の形態１の半導体集積回路装置におけるゲートスタック構造１（ＳＯＩ共通ゲート）を説明する。
図６に示すように、ＳＯＩ領域８のＮチャネルＭＩＳＦＥＴゲートスタック１７ｓｎとＰチャネルＭＩＳＦＥＴゲートスタック１７ｓｐが同じで、下からＳＯＩ領域ライナーゲート絶縁膜１２ｓｓ、ランタンドープ酸化ハフニウム系Ｈｉｇｈ−ｋゲート絶縁膜１４ｈｌ（Ｈｉｇｈ−ｋゲート絶縁膜１４）、ゲート窒化チタン膜１５、ゲートポリシリコン膜１６等から構成されており、バルクＮチャネルＭＩＳＦＥＴゲートスタック１７ｂｎは、バルク領域ライナーゲート絶縁膜１２ｂｓの厚さ等が異なるのみで、その他は、これらと同一である（積層構造としては同一、すなわち同一積層構造）。一方、バルクＰチャネルＭＩＳＦＥＴゲートスタック１７ｂｐは、バルクＮチャネルＭＩＳＦＥＴゲートスタック１７ｂｎとほぼ同じであるが、Ｈｉｇｈ−ｋゲート絶縁膜１４がアルミニウムドープ酸化ハフニウム系Ｈｉｇｈ−ｋゲート絶縁膜１４ｈａに変わっている。
ここで、ＳＯＩ領域８のＰチャネルＭＩＳＦＥＴの閾値電圧の絶対値は、ランタンのドープの影響で上昇するが、バックゲート（Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域１１ｓｎ）への不純物の導入量の調整（Ｐ型不純物のドーズ量の増加、または、Ｎ型不純物のドーズ量の減少により閾値電圧の絶対値は降下する）、順方向バイアスの印加、チャネル領域への不純物の導入量の調整、または、これらの組み合わせ等により適正な値に下げることができる。
なお、目標とする各ゲートスタック（ゲート電極）の有効仕事関数（Ｅｆｆｅｃｔｉｖｅ Ｗｏｒｋ Ｆｕｎｃｔｉｏｎ）の範囲を例示するとすれば以下のごとくである。すなわち、バルクＮチャネルＭＩＳＦＥＴゲートスタック１７ｂｎ：４．２から４．６ｅＶ程度、バルクＰチャネルＭＩＳＦＥＴゲートスタック１７ｂｐ：４．７から５．０ｅＶ程度、ＳＯＩ領域のＮチャネルＭＩＳＦＥＴゲートスタック１７ｓｎ：４．２から４．６ｅＶ程度、ＳＯＩ領域のＰチャネルＭＩＳＦＥＴゲートスタック１７ｓｐ：４．７から５．０ｅＶ程度である。
このゲートスタック構造の組み合わせにおいては、以下のメリットを有する。
（１）ＳＯＩ領域８におけるゲートスタック構造が共通しているので、複雑な加工の繰り返しを回避できるほか、同様の理由で、ゲートスタック構造の下層部に対するダメージを低減することができる（このメリットは、ＳＯＩ領域のみのチップにおいても有効である）。
（２）バルク領域７およびＳＯＩ領域８において、酸化シリコン系ライナーゲート絶縁膜１２ｂｓ、１２ｓｓの厚さを除き、全領域において、２種類のゲートスタック構造でＭＩＳＦＥＴが構成できるので、プロセスを大幅に関すかすることが可能である。
なお、ここで示したような閾値電圧調整膜の配置（バルク領域７のＰチャネルＭＩＳＦＥＴゲートスタック１７ｓｐ以外の全てのゲートスタックをランタンドープとする）とする代わりに、ＳＯＩ領域のＮチャネルＭＩＳＦＥＴゲートスタック１７ｓｎおよびＳＯＩ領域のＰチャネルＭＩＳＦＥＴゲートスタック１７ｓｐのＨｉｇｈ−ｋゲート絶縁膜にアルミニウム系閾値電圧調整膜（アルミニウム含有仕事関数変調膜）を適用しても良い。その場合は、ＰチャネルＭＩＳＦＥＴ（Ｑｓｐ）の閾値電圧の制御が容易となる。
５．本願の実施の形態１の半導体集積回路装置における製造プロセスの主要部の説明（主に図７から図２４）
以下の例では、図示上の煩雑さを避けるため、図２、図４及び図２９で説明したディープウエルや３重ウエル等の表示及びそれに関する説明を省略する。ここで説明するＳＯＩデバイスは、いわゆるＦＤ−ＳＯＩ（Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ ＳＯＩ）デバイスである。
図７は本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（ＳＯＩ領域バックゲートウエル導入工程）である。図８は本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（バルク領域Ｎウエル導入工程）である。図９は本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（バルク領域Ｐウエル導入工程）である。図１０は本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（バルク領域ＳＯＩ層およびＢＯＸ酸化膜除去工程）である。図１１は本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（ゲートライナー酸化工程）である。図１２は本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（ランタン膜形成工程）である。図１３は本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（アルミニウム膜形成工程）である。図１４は本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（上層窒化チタン膜等除去工程）である。図１５は本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（下層窒化チタン膜等除去工程）である。図１６は本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（残存ランタン膜およびアルミニウム膜除去工程）である。図１７は本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（電極窒化チタン膜成膜工程）である。図１８は本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（電極ポリシリコン膜成膜工程）である。図１９は本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（ゲート電極加工工程）である。図２０は本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（オフセットスペーサ形成工程）である。図２１は本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（サイドウォールスペーサ形成工程）である。図２２は本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（エレベイテッドＳＤ形成工程）である。図２３は本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（高濃度ＳＤ導入工程）である。図２４は本願の実施の形態１の半導体集積回路装置の製造プロセスの主要部等を説明するためのウエハ部分断面図（プリメタル絶縁膜等形成工程）である。これらに基づいて、本願の実施の形態１の半導体集積回路装置における製造プロセスの主要部を説明する。
まず、（図７参照）ＳＯＩ層９およびＢＯＸ酸化膜１０のそれぞれの厚さが、１０ｎｍ程度（好適な範囲としては、数ｎｍ程度から２０ｎｍ程度）のＰ型ＳＯＩウエハ１、すなわち、Ｐ型単結晶シリコンウエハ（Ｐ型基板部１ｓ）のデバイス面１ａ側（裏面１ｂの反対側の主面）のほぼ全面にＳＯＩ層９およびＢＯＸ酸化膜１０を形成したものを準備する。ウエハ１の直径は、ここでは、たとえば３００φを想定するが、必要に応じて、４５０φでも２００φ、あるいは、それ以外でも良い。Ｐ型基板部１ｓおよびＳＯＩ層９の抵抗率は、たとえば、１から１０Ωｃｍ程度を好適なものとして例示することができる。また、ウエハ１の面方位は、たとえば、（１００）とすることができるが、それ以外の方位でも良い。
次に、図７に示すように、ウエハ１のデバイス面１ａ側にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等の素子分離領域１８を形成する。これにより、バルク周辺回路領域７（バルク領域）のＮチャネルＭＩＳＦＥＴ領域７ｎおよびＰチャネルＭＩＳＦＥＴ領域７ｐ、並びに、ＳＯＩ領域８のＮチャネルＭＩＳＦＥＴ領域８ｎおよびＰチャネルＭＩＳＦＥＴ領域８ｐが区画される。
続いて、ウエハ１のデバイス面１ａ側から、イオン注入により、順次、ＳＯＩ領域８のＮ型ウエル（またはＰ型ウエル）１１ｓｎ（バックゲートＮ型ウエル）およびＰ型ウエル１１ｓｐ（バックゲートＰ型ウエル）を導入する。イオン注入の条件は、各種の周辺条件によって変動するが、一例を挙げれば、たとえばＰ型ウエルの場合は、イオン種：ボロン、注入エネルギ：１０ｋｅＶから１００ｋｅＶ程度の範囲、ドーズ量：１ｘ１０１３/ｃｍ２から４ｘ１０１３/ｃｍ２程度の範囲で、Ｎ型ウエルの場合は、イオン種：リン、注入エネルギ：１０ｋｅＶから１００ｋｅＶ程度の範囲、ドーズ量：１ｘ１０１３/ｃｍ２から４ｘ１０１３/ｃｍ２程度の範囲である。
次に、図８に示すように、ウエハ１のデバイス面１ａ側から、イオン注入により、バルク周辺回路領域７のＮ型ウエル１１ｂｎを導入する。イオン注入の条件は、たとえば、イオン種：リン、注入エネルギ：１０ｋｅＶから１００ｋｅＶ程度の範囲、ドーズ量：１ｘ１０１３/ｃｍ２から４ｘ１０１３/ｃｍ２程度の範囲を好適なものとして例示することができる。
次に、図９に示すように、ウエハ１のデバイス面１ａ側から、イオン注入により、バルク周辺回路領域７のＰ型ウエル１１ｂｐを導入する。イオン注入の条件は、たとえば、イオン種：ボロン、注入エネルギ：１０ｋｅＶから１００ｋｅＶ程度の範囲、ドーズ量：１ｘ１０１３/ｃｍ２から４ｘ１０１３/ｃｍ２程度の範囲を好適なものとして例示することができる。なお、閾値電圧を調整するための各チャネル領域へのイオン注入の必要があるときは、たとえば、このステップで実行するのが好適である。なお、その他のステップでも可能である。
次に、図１０に示すように、たとえば、ドライエッチング（たとえば、ハロゲン系エッチングガスを使用）により、バルク領域７のＳＯＩ層９を除去する。
続いて、たとえば、ウエットエッチング（たとえば、弗酸系エッチング液を使用）により、バルク領域７のＢＯＸ酸化膜１０を除去する。
次に、図１１に示すように、たとえば、熱酸化（たとえば、摂氏９００度から１０００度程度）により、バルク領域７のデバイス面１ａ上にバルク領域ライナーゲート絶縁膜１２ｂｓ（たとえば、酸化シリコン膜で厚さは、たとえば１０から２０ｎｍ程度）を、ＳＯＩ領域８のデバイス面１ａ上にＳＯＩ領域ライナーゲート絶縁膜１２ｓｓ（たとえば、酸化シリコン膜で厚さは、たとえば１から３ｎｍ程度）を形成する。
次に、図１２に示すように、ウエハ１のデバイス面１ａ上のほぼ全面に、Ｈｉｇｈ−ｋゲート絶縁膜として、たとえば、酸化ハフニウム膜等の酸化ハフニウム系絶縁膜１４（厚さは、たとえば１から２ｎｍ程度）を成膜する。酸化ハフニウム系絶縁膜１４としては、たとえば、ハフニウムシリコンオキシナイトライド膜（ＨｆＳｉＯＮ膜）等を好適なものとして例示することができる。Ｈｉｇｈ−ｋゲート絶縁膜の成膜には、たとえば、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を使用することができる。酸化ハフニウム系絶縁膜１４としては、他にＨｆＯＮ膜、ＨｆＯ膜等がある。この段階では、ＨｆＳｉＯＮ膜、ＨｆＯＮ膜、ＨｆＯ膜等は、ノンドープ酸化ハフニウム系Ｈｉｇｈ−ｋゲート絶縁膜である。
続いて、酸化ハフニウム系絶縁膜１４上のほぼ全面に、閾値電圧調整用キャップ膜として、たとえば、厚さ１ｎｍ程度のランタン膜１９（ランタン含有仕事関数変調膜）を成膜する（ランタン膜１９の代わりに、たとえば酸化ランタン膜でもよい）。続いて、ランタン膜１９上のほぼ全面に、メタルキャップ膜として、たとえば、窒化チタン膜２１（厚さは、たとえば１０から５０ｎｍ程度）を成膜する。更に、窒化チタン膜２１上のほぼ全面に、酸化防止膜として、たとえば、窒化シリコン膜２２（厚さは、たとえば１００から３００ｎｍ程度）を成膜する。
次に、図１３に示すように、バルク周辺回路領域７のＰチャネルＭＩＳＦＥＴ領域７ｐのウエハ１のデバイス面１ａ上の窒化シリコン膜２２、窒化チタン膜２１およびランタン膜１９を除去する。これらの窒化シリコン膜２２、窒化チタン膜２１およびランタン膜１９の除去は、ウエットエッチングによって行われるが、これらの処理の薬液としては、たとえば熱燐酸（窒化シリコン膜）、ＡＰＭ（Ａｍｍｏｎｉａ Ｈｙｄｒｏｘｉｄｅ/Ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ）系エッチング液（窒化シリコン膜以外）、ＳＰＭ（Ｓｕｌｆｕｒｉｃ Ａｃｉｄ Ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ）系エッチング液（窒化シリコン膜以外）またはＨＰＭ（Ｈｙｄｒｏｃｈｌｏｒｉｃ Ａｃｉｄ Ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ）系エッチング液（窒化シリコン膜以外）を好適なものとして例示することができる。
続いて、ウエハ１のデバイス面１ａ上のほぼ全面に、閾値電圧調整用キャップ膜として、たとえば、厚さ１ｎｍ程度のアルミニウム膜２０（アルミニウム含有仕事関数変調膜）を成膜する（図示の都合上、ＰチャネルＭＩＳＦＥＴ領域７ｐ以外のアルミニウム膜２０は表示しない）。なお、アルミニウム膜２０の代わりに、たとえば酸化アルミニウム膜でもよい。続いて、アルミニウム膜２０上のほぼ全面に、メタルキャップ膜として、たとえば、窒化チタン膜２３（厚さは、たとえば１０から５０ｎｍ程度）を成膜する。更に、窒化チタン膜２３上のほぼ全面に、酸化防止膜として、たとえば、窒化シリコン膜２４（厚さは、たとえば１００から３００ｎｍ程度）を成膜する。
次に、図１４に示すように、ＳＯＩ領域８の全面およびバルク領域７のＮチャネルＭＩＳＦＥＴ領域７ｎにおいて、窒化チタン膜２３および窒化シリコン膜２４を除去する。これらの窒化チタン膜２３および窒化シリコン膜２４の除去は、ウエットエッチングによって行われるが、これらの処理の薬液としては、たとえば熱燐酸（窒化シリコン膜）、ＡＰＭ（Ａｍｍｏｎｉａ Ｈｙｄｒｏｘｉｄｅ/Ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ）系エッチング液（窒化シリコン膜以外）、ＳＰＭ（Ｓｕｌｆｕｒｉｃ Ａｃｉｄ Ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ）系エッチング液（窒化シリコン膜以外）またはＨＰＭ（Ｈｙｄｒｏｃｈｌｏｒｉｃ Ａｃｉｄ Ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ）系エッチング液（窒化シリコン膜以外）を好適なものとして例示することができる。
この状態で、不活性雰囲気（たとえば、窒素ガス中）中で、熱処理（たとえば、摂氏７８０度から８５０度）を施すことにより、Ｈｉｇｈ−ｋ絶縁膜と仕事関数変調膜との間の相互拡散を進行させる。
次に、図１５に示すように、ウエハ１のデバイス面１ａ上の窒化チタン膜２１、２３および窒化シリコン膜２２、２４を除去する。これらの窒化チタン膜２１、２３および窒化シリコン膜２２、２４の除去は、ウエットエッチングによって行われるが、これらの処理の薬液としては、たとえば熱燐酸（窒化シリコン膜）、ＡＰＭ（Ａｍｍｏｎｉａ Ｈｙｄｒｏｘｉｄｅ/Ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ）系エッチング液（窒化シリコン膜以外）、ＳＰＭ（Ｓｕｌｆｕｒｉｃ Ａｃｉｄ Ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ）系エッチング液（窒化シリコン膜以外）またはＨＰＭ（Ｈｙｄｒｏｃｈｌｏｒｉｃ Ａｃｉｄ Ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ）系エッチング液（窒化シリコン膜以外）を好適なものとして例示することができる。
次に、図１６（図１５参照）に示すように、残存するランタン膜１９およびアルミニウム膜２０を除去する。ここで、酸化ハフニウム系絶縁膜１４は、すでに、ランタンドープ酸化ハフニウム系Ｈｉｇｈ−ｋゲート絶縁膜１４ｈｌおよびアルミニウムドープ酸化ハフニウム系Ｈｉｇｈ−ｋゲート絶縁膜１４ｈａになっている。
次に、図１７に示すように、ウエハ１のデバイス面１ａ上のほぼ全面に、メタルゲート電極膜として、窒化チタン膜１５（たとえば、膜厚は５から２０ｎｍ程度）を成膜する。
次に、図１８に示すように、窒化チタン膜１５上のほぼ全面に、ポリシリコンゲート電極膜（厚さは、たとえば１００から２００ｎｍ程度）として、ポリシリコン膜１６（アモルファスシリコン膜でもよい）を成膜する。ここで、必要に応じて、たとえば、イオン注入により、ポリシリコン膜１６へのドーピングを実行する（たとえば、Ｎチャネル側は、高濃度Ｎ型に、Ｐチャネル側は、高濃度Ｐ型にドープする）。
次に、図１９に示すように、たとえば、通常のリソグラフィおよび異方性ドライエッチング等により、ゲートスタック構造のパターニングを実行する。この異方性ドライエッチングのガス系としては、ＳＦ６/ＣＦ４（ポリシリコン）、ＨＢｒ/Ｃｌ２（窒化チタン）、ＢＣｌ３/Ｃｌ２（Ｈｉｇｈ−ｋ絶縁膜）系等を好適なものとして例示することができる。
次に、図２０に示すように、ウエハ１のデバイス面１ａ上のほぼ全面に、ＣＶＤ等により、たとえば、窒化シリコン膜（たとえば、厚さ３から６ｎｍ程度）を成膜し、その後、異方性ドライエッチング等により、エッチバックを実行することで、オフセットスペーサ２５を形成する。
続いて、順次、イオン注入により、Ｎ型ＳＯＩ部ソースドレインエクステンション領域２７ｓｎ、Ｐ型ＳＯＩ部ソースドレインエクステンション領域２７ｓｐ、Ｎ型バルク部ソースドレインエクステンション領域２７ｂｎ、Ｐ型バルク部ソースドレインエクステンション領域２７ｂｐ等を導入する。Ｎ型ＳＯＩ部ソースドレインエクステンション領域２７ｓｎおよびＮ型バルク部ソースドレインエクステンション領域２７ｂｎのイオン注入の条件は、たとえば、イオン種：砒素、注入エネルギ：２ｋｅＶ程度、ドーズ量：２ｘ１０１４/ｃｍ２から８ｘ１０１４/ｃｍ２程度の範囲を好適なものとして例示することができる。Ｐ型ＳＯＩ部ソースドレインエクステンション領域２７ｓｐおよびＰ型バルク部ソースドレインエクステンション領域２７ｂｐのイオン注入の条件は、たとえば、イオン種：ボロン、注入エネルギ：０．５ｋｅＶ程度、ドーズ量：２ｘ１０１４/ｃｍ２から８ｘ１０１４/ｃｍ２程度の範囲を好適なものとして例示することができる。
次に、図２１に示すように、たとえば、ＣＶＤ等により、酸化シリコンサイドウォールスペーサ膜（たとえば、厚さ５から１０ｎｍ程度）および窒化シリコンサイドウォールスペーサ膜（たとえば、厚さ１０から３０ｎｍ程度）を順次、成膜して、異方性ドライエッチング（たとえば、フルオロカーボン系エッチングガスを使用）によるエッチバックを実行することにより、酸化シリコンサイドウォールスペーサ２６ａおよび窒化シリコンサイドウォールスペーサ２６ｂを形成する。
次に、図２２に示すように、各ソースドレイン領域の表面上に、選択的なエピタキシシリコン層２８（エレベイテッドＳＤ層）を形成する（厚さは、たとえば２０から６０ｎｍ程度）。
次に、図２３に示すように、イオン注入により、各高濃度領域ソースドレイン領域を導入することにより、Ｎ型ＳＯＩ部ソースドレイン領域２９ｓｎ、Ｐ型ＳＯＩ部ソースドレイン領域２９ｓｐ、Ｎ型バルク部ソースドレイン領域２９ｂｎ、Ｐ型バルク部ソースドレイン領域２９ｂｐ等を形成する。Ｎ型ＳＯＩ部ソースドレイン領域２９ｓｎおよびＮ型バルク部ソースドレイン領域２９ｂｎの高濃度領域ソースドレイン領域のイオン注入の条件は、たとえば、イオン種：砒素、注入エネルギ：２０ｋｅＶ程度、ドーズ量：４ｘ１０１５/ｃｍ２程度の範囲を好適なものとして例示することができる。Ｐ型ＳＯＩ部ソースドレイン領域２９ｓｐおよびＰ型バルク部ソースドレイン領域２９ｂｐの高濃度領域ソースドレイン領域のイオン注入の条件は、たとえば、イオン種：ボロン、注入エネルギ：２ｋｅＶ程度、ドーズ量：４ｘ１０１５/ｃｍ２程度の範囲を好適なものとして例示することができる。
更に、各エレベイテッドＳＤ層およびゲートポリシリコン膜１６の表面に、必要に応じて、たとえば、ニッケル系シリサイド膜等を形成する。
次に、図２４に示すように、ウエハ１のデバイス面１ａ上のほぼ全面に、順次、プラズマＣＶＤ等により、比較的薄い窒化シリコン膜、比較的厚い酸化シリコン系絶縁膜等からなるプリメタル（Ｐｒｅｍｅｔａｌ）絶縁膜３０を形成する。続いて、たとえば、異方性ドライエッチングにより、コンタクトホールを形成し、そこに、タングステンプラグ３１等を埋め込む。更に、プリメタル絶縁膜３０上に、第１層配線３２を形成する。配線は、埋め込み配線でも、非埋め込み配線でもよい。配線は必要に応じて、たとえば、３層から十数層程度形成する。
配線工程が完了すると、ウエハ１は、ダイシング等により、チップ２に分割される。
６．本願の実施の形態２の半導体集積回路装置におけるゲートスタック構造２（Ｐチャネルノンドープゲート）の説明（主に図２５）
このセクションで説明するゲートスタック構造は、図６の変形例である。製法については、セクション５で説明したものと、ほとんど同じであるので、説明は繰り返さない（以下のその他の例も同じ）。
図２５は本願の実施の形態２の半導体集積回路装置におけるゲートスタック構造２（Ｐチャネルノンドープゲート）を示すゲートスタック及び基板の模式断面図である。これに基づいて、本願の実施の形態２の半導体集積回路装置におけるゲートスタック構造２（Ｐチャネルノンドープゲート）を説明する。
図２５に示すように、図６と比較して、バルクＰチャネルＭＩＳＦＥＴゲートスタック１７ｂｐおよびＳＯＩ領域のＰチャネルＭＩＳＦＥＴゲートスタック１７ｓｐ、すなわちＰチャネルＭＩＳＦＥＴゲートスタックのＨｉｇｈ−ｋゲート絶縁膜が、ノンドープ酸化ハフニウム系Ｈｉｇｈ−ｋゲート絶縁膜１４ｈｎと成っている点が相違している。
ここで、ＳＯＩ領域８のＰチャネルＭＩＳＦＥＴの閾値電圧の絶対値は、ノンドープのため熱処理により上昇するが、バックゲート（Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域１１ｓｎ）への不純物の導入量の調整（Ｐ型不純物のドーズ量の増加、または、Ｎ型不純物のドーズ量の減少により閾値電圧の絶対値は降下する）、順方向バイアスの印加、チャネル領域への不純物の導入量の調整、または、これらの組み合わせ等により適正な値に下げることができる。
なお、目標とする各ゲートスタック（ゲート電極）の有効仕事関数（Ｅｆｆｅｃｔｉｖｅ Ｗｏｒｋ Ｆｕｎｃｔｉｏｎ）の範囲を例示するとすれば以下のごとくである。すなわち、バルクＮチャネルＭＩＳＦＥＴゲートスタック１７ｂｎ：４．２から４．６ｅＶ程度、バルクＰチャネルＭＩＳＦＥＴゲートスタック１７ｂｐ：４．５から４．８ｅＶ程度、ＳＯＩ領域のＮチャネルＭＩＳＦＥＴゲートスタック１７ｓｎ：４．２から４．６ｅＶ程度、ＳＯＩ領域のＰチャネルＭＩＳＦＥＴゲートスタック１７ｓｐ：４．５から４．８ｅＶ程度である。
このゲートスタック構造の組み合わせにおいては、以下のメリットを有する。
（１）バルク領域７およびＳＯＩ領域８（このメリットは、ＳＯＩ領域のみのチップにおいても有効である）において、ゲートスタック構造への閾値調整膜が一種類となるので、複雑な加工の繰り返しを回避できるほか、同様の理由で、ゲートスタック構造の下層部に対するダメージを低減することができる。
なお、ここで示したような閾値電圧調整膜の配置（ＮチャネルＭＩＳＦＥＴゲートスタックの全てをランタンドープとし、その他をノンドープとする）とする代わりに、ＮチャネルＭＩＳＦＥＴゲートスタックの全てのＨｉｇｈ−ｋゲート絶縁膜をノンドープとし、ＰチャネルＭＩＳＦＥＴゲートスタックの全てのＨｉｇｈ−ｋゲート絶縁膜をアルミニウムドープとしてもよい。その場合は、両ＰチャネルＭＩＳＦＥＴの閾値電圧の制御が容易となる。
７．本願の実施の形態３の半導体集積回路装置におけるゲートスタック構造３（バルクＮｏｎ−Ｈｉｇｈ−ｋゲート）の説明（主に図２６）
このセクションで説明するゲートスタック構造は、図６の変形例である。
図２６は本願の実施の形態３の半導体集積回路装置におけるゲートスタック構造３（バルクＮｏｎ−Ｈｉｇｈ−ｋゲート）を示すゲートスタック及び基板の模式断面図である。これに基づいて、本願の実施の形態３の半導体集積回路装置におけるゲートスタック構造３（バルクＮｏｎ−Ｈｉｇｈ−ｋゲート）を説明する。
図２６に示すように、図６と比較して、バルクＮチャネルＭＩＳＦＥＴゲートスタック１７ｂｎおよびバルクＰチャネルＭＩＳＦＥＴゲートスタック１７ｂｐ、すなわちバルクＭＩＳＦＥＴゲートスタックのＨｉｇｈ−ｋゲート絶縁膜がない点が相違している。
ここで、ＳＯＩ領域８のＰチャネルＭＩＳＦＥＴの閾値電圧の絶対値は、ランタンのドープの影響で上昇するが、バックゲート（Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域１１ｓｎ）への不純物の導入量の調整（Ｐ型不純物のドーズ量の増加、または、Ｎ型不純物のドーズ量の減少により閾値電圧の絶対値は降下する）、順方向バイアスの印加、チャネル領域への不純物の導入量の調整、または、これらの組み合わせ等により適正な値に下げることができる。
また、バルク領域７の各チャネルＭＩＳＦＥＴの閾値電圧の絶対値は、Ｈｉｇｈ−ｋゲート絶縁膜がないので、熱処理により以上に上昇することがないので、チャネル領域への不純物の導入量の調整等の通常の方法で制御可能である。
なお、目標とする各ゲートスタック（ゲート電極）の有効仕事関数（Ｅｆｆｅｃｔｉｖｅ Ｗｏｒｋ Ｆｕｎｃｔｉｏｎ）の範囲を例示するとすれば以下のごとくである。すなわち、バルクＮチャネルＭＩＳＦＥＴゲートスタック１７ｂｎ：４．３５から４．８５ｅＶ程度、バルクＰチャネルＭＩＳＦＥＴゲートスタック１７ｂｐ：４．３５から４．８５ｅＶ程度、ＳＯＩ領域のＮチャネルＭＩＳＦＥＴゲートスタック１７ｓｎ：４．２から４．６ｅＶ程度、ＳＯＩ領域のＰチャネルＭＩＳＦＥＴゲートスタック１７ｓｐ：４．５から４．８ｅＶ程度である。
このゲートスタック構造の組み合わせにおいては、以下のメリットを有する。
（１）バルク領域７およびＳＯＩ領域８（このメリットは、ＳＯＩ領域のみのチップにおいても有効である）において、ゲートスタック構造への閾値調整膜が一種類となるので、複雑な加工の繰り返しを回避できるほか、同様の理由で、ゲートスタック構造の下層部に対するダメージを低減することができる（信頼性向上）。
（２）バルク領域７において、Ｈｉｇｈ−ｋゲート絶縁膜がないので、バルク領域７のＭＩＳＦＥＴのチャネル移動度を向上させることができる。
なお、ここで示したような閾値電圧調整膜の配置（ＳＯＩ領域のＭＩＳＦＥＴゲートスタックの全てをランタンドープとし、その他をノンＨｉｇｋ−ｋゲート絶縁膜とする）とする代わりに、ＳＯＩ領域のＭＩＳＦＥＴゲートスタックの全てのＨｉｇｈ−ｋゲート絶縁膜をアルミニウムドープとし、バルク領域のＭＩＳＦＥＴゲートスタックの全てのノンＨｉｇｈ−ｋゲート絶縁膜としてもよい。その場合は、ＳＯＩ領域のＰチャネルＭＩＳＦＥＴの閾値電圧の制御が容易となる。
８．本願の実施の形態４の半導体集積回路装置におけるゲートスタック構造４（異種ドープゲート）の説明（主に図２７）
このセクションで説明するゲートスタック構造は、図２５（または図６）の変形例である。
図２７は本願の実施の形態４の半導体集積回路装置におけるゲートスタック構造４（異種ドープゲート）を示すゲートスタック及び基板の模式断面図である。これに基づいて、本願の実施の形態４の半導体集積回路装置におけるゲートスタック構造４（異種ドープゲート）を説明する。
図２７に示すように、図２５と比較して、バルクＰチャネルＭＩＳＦＥＴゲートスタック１７ｂｐおよびＳＯＩ領域のＰチャネルＭＩＳＦＥＴゲートスタック１７ｓｐ、すなわちＰチャネルＭＩＳＦＥＴゲートスタックのＨｉｇｈ−ｋゲート絶縁膜に、アルミニウム等がドープされている点が異なっている。
なお、目標とする各ゲートスタック（ゲート電極）の有効仕事関数（Ｅｆｆｅｃｔｉｖｅ Ｗｏｒｋ Ｆｕｎｃｔｉｏｎ）の範囲を例示するとすれば以下のごとくである。すなわち、バルクＮチャネルＭＩＳＦＥＴゲートスタック１７ｂｎ：４．２から４．６ｅＶ程度、バルクＰチャネルＭＩＳＦＥＴゲートスタック１７ｂｐ：４．５から４．８ｅＶ程度、ＳＯＩ領域のＮチャネルＭＩＳＦＥＴゲートスタック１７ｓｎ：４．２から４．６ｅＶ程度、ＳＯＩ領域のＰチャネルＭＩＳＦＥＴゲートスタック１７ｓｐ：４．５から４．８ｅＶ程度である。
このゲートスタック構造の組み合わせにおいては、以下のメリットを有する。
（１）バルク領域７およびＳＯＩ領域８において、ＮチャネルＭＩＳＦＥＴとＰチャネルＭＩＳＦＥＴで閾値調整用ドープ不純物を変えているので、閾値電圧の制御が容易である。
（２）更に、バックウエルへのドープ量と導電型の選択で閾値電圧の制御ができるので、閾値電圧の制御が更に容易となる（このメリットは、ＳＯＩ領域のみのチップにおいても有効である）。
９．本願の実施の形態５の半導体集積回路装置におけるゲートスタック構造５（ＳＯＩノンドープゲート）の説明（主に図２８）
このセクションで説明するゲートスタック構造は、図６の変形例である。
図２８は本願の実施の形態５の半導体集積回路装置におけるゲートスタック構造５（ＳＯＩノンドープゲート）を示すゲートスタック及び基板の模式断面図である。これに基づいて、本願の実施の形態５の半導体集積回路装置におけるゲートスタック構造５（ＳＯＩノンドープゲート）を説明する。
図２８に示すように、図６と比較して、ＳＯＩ領域のＮチャネルＭＩＳＦＥＴゲートスタック１７ｓｎおよびＳＯＩ領域のＰチャネルＭＩＳＦＥＴゲートスタック１７ｓｐ、すなわちＳＯＩ型ＭＩＳＦＥＴゲートスタックのＨｉｇｈ−ｋゲート絶縁膜が、ノンドープ酸化ハフニウム系Ｈｉｇｈ−ｋゲート絶縁膜１４ｈｎと成っている点が相違している。
ここで、ＳＯＩ領域８の各ＭＩＳＦＥＴの閾値電圧の絶対値は、ノンドープのため熱処理により上昇するが、バックゲート（Ｎ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域、Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域１１ｓｎ）への不純物の導入量の調整（Ｐ型不純物のドーズ量の増加、または、Ｎ型不純物のドーズ量の減少により閾値電圧の絶対値は降下する）、順方向バイアスの印加、チャネル領域への不純物の導入量の調整、または、これらの組み合わせ等により適正な値に下げることができる。
なお、目標とする各ゲートスタック（ゲート電極）の有効仕事関数（Ｅｆｆｅｃｔｉｖｅ Ｗｏｒｋ Ｆｕｎｃｔｉｏｎ）の範囲を例示するとすれば以下のごとくである。すなわち、バルクＮチャネルＭＩＳＦＥＴゲートスタック１７ｂｎ：４．２から４．６ｅＶ程度、バルクＰチャネルＭＩＳＦＥＴゲートスタック１７ｂｐ：４．６から４．９ｅＶ程度、ＳＯＩ領域のＮチャネルＭＩＳＦＥＴゲートスタック１７ｓｎ：４．３５から４．８５ｅＶ程度、ＳＯＩ領域のＰチャネルＭＩＳＦＥＴゲートスタック１７ｓｐ：４．３５から４．８５ｅＶ程度である。
このゲートスタック構造の組み合わせにおいては、以下のメリットを有する。
（１）ＳＯＩ領域８（このメリットは、ＳＯＩ領域のみのチップにおいても有効である）において、ゲートスタック構造への閾値調整膜がないので、複雑な加工の繰り返しを回避できるほか、同様の理由で、ゲートスタック構造の下層部に対するダメージを低減することができる（信頼性向上）。
（２）更に、バックウエルへのドープ量と導電型の選択で閾値電圧の制御ができるので、閾値電圧の制御が比較的容易となる（このメリットは、ＳＯＩ領域のみのチップにおいても有効である）。
１０．本願の実施の形態の半導体集積回路装置に対する製造プロセスの変形例（ゲートラスト方式）の主要部およびデバイス構造等の説明（主に図３０から図４３）
セクション５において説明した製造プロセスは、ゲートファースト（Ｇａｔｅ Ｆｉｒｓｔ）方式によるものであるが、同様のデバイス（セクション１から９等に説明したもの）は、ゲートラスト（Ｇａｔｅ Ｌａｓｔ）方式によっても製造することができる。本セクションでは、本願発明に適合したゲートラスト方式によるプロセスの例およびゲートラスト方式に適合したデバイスの例を説明する。
（１）本願の実施の形態の半導体集積回路装置に対する製造プロセスの変形例であるゲートラスト方式に適合したゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）の説明（主に図４２）
図４２は本願の実施の形態の半導体集積回路装置に対する製造プロセスの変形例であるゲートラスト方式に適合したゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）を示すゲートスタック及び基板の模式断面図である。これに基づいて、本願の実施の形態の半導体集積回路装置に対する製造プロセスの変形例であるゲートラスト方式に適合したゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）を説明する。
図４２に示すように、基本的に図６に示すものとほぼ同じであるが、バルクＰチャネルＭＩＳＦＥＴゲートスタック１７ｂｐもランタン添加となっている点が異なる。
ここで、ＳＯＩ領域８およびバルク領域７のＰチャネルＭＩＳＦＥＴの閾値電圧の絶対値は、ランタンのドープの影響で上昇するが、バックゲート（Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域１１ｓｎ）への不純物の導入量の調整（Ｐ型不純物のドーズ量の増加、または、Ｎ型不純物のドーズ量の減少により閾値電圧の絶対値は降下する）、順方向バイアスの印加、チャネル領域への不純物の導入量の調整、または、これらの組み合わせ等により適正な値に下げることができる。
なお、目標とする各ゲートスタック（ゲート電極）の有効仕事関数（Ｅｆｆｅｃｔｉｖｅ Ｗｏｒｋ Ｆｕｎｃｔｉｏｎ）の範囲を例示するとすれば以下のごとくである。すなわち、バルクＮチャネルＭＩＳＦＥＴゲートスタック１７ｂｎ：４．２から４．６ｅＶ程度、バルクＰチャネルＭＩＳＦＥＴゲートスタック１７ｂｐ：４．７から５．０ｅＶ程度、ＳＯＩ領域のＮチャネルＭＩＳＦＥＴゲートスタック１７ｓｎ：４．２から４．６ｅＶ程度、ＳＯＩ領域のＰチャネルＭＩＳＦＥＴゲートスタック１７ｓｐ：４．７から５．０ｅＶ程度である。
このゲートスタック構造の組み合わせにおいては、以下のメリットを有する。
（１）ＳＯＩ領域８及びバルク領域７におけるゲートスタック構造が共通しているので、複雑な加工の繰り返しを回避できるほか、同様の理由で、ゲートスタック構造の下層部に対するダメージを低減することができる（このメリットは、ＳＯＩ領域のみのチップにおいても有効である）。
（２）バルク領域７およびＳＯＩ領域８において、酸化シリコン系ライナーゲート絶縁膜１２ｂｓ、１２ｓｓの厚さを除き、全領域において、１種類のゲートスタック構造でＭＩＳＦＥＴが構成できるので、プロセスを大幅に関すかすることが可能である。
（３）ゲートファースト方式に比べて、高温熱処理負担が小さいのでゲート絶縁膜の信頼性が向上する。
なお、ここで示したような閾値電圧調整膜の配置（全てのゲートスタックをランタンドープとする）とする代わりに、全てのゲートスタックにアルミニウム系閾値電圧調整膜（アルミニウム含有仕事関数変調膜）を適用しても良い。その場合は、ＰチャネルＭＩＳＦＥＴ（Ｑｓｐ）およびバルクＰ型ＭＩＳＦＥＴ（Ｑｂｐ）の閾値電圧の制御が容易となる。
（２）ゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）に適合した製造プロセスの要部の説明（主に図３０から図４０）
このサブセクションでは、ダミーゲートポリシリコンを除去した後に閾値電圧調整膜を形成するプロセスを例（ダミーゲート除去後Vth調整方式）に取り具体的に説明するが、ダミーゲート形成時にゲート絶縁膜を完成させておく、いわゆるＨｉｇｈ−ｋファースト−メタルゲートラスト（Ｈｉｇｈ−ｋ Ｆｉｒｓｔ Ｍｅｔａｌ Ｇａｔｅ Ｌａｓｔ）方式や、ダミーゲートポリシリコンを除去した後にＨｉｇｈ−ｋゲート絶縁膜を形成する古典的な置き換えゲート（Ｒｅｐｌａｃｅｍｅｎｔ Ｇａｔｅ）方式等にも適用できることは言うまでもない。
図３０はゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）に適合した製造プロセスの主要部等を説明するためのウエハ部分断面図（ダミーゲート材料堆積工程）である。図３１はゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）に適合した製造プロセスの主要部等を説明するためのウエハ部分断面図（ダミーゲートパターニングおよびエクステンション領域導入工程）である。図３２はゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）に適合した製造プロセスの主要部等を説明するためのウエハ部分断面図（サイドウォール、エレベイテッドソースドレイン形成、およびソースドレイン不純物導入工程）である。図３３はゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）に適合した製造プロセスの主要部等を説明するためのウエハ部分断面図（プリメタル絶縁膜堆積工程）である。図３４はゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）に適合した製造プロセスの主要部等を説明するためのウエハ部分断面図（ＣＭＰ工程）である。図３５はゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）に適合した製造プロセスの主要部等を説明するためのウエハ部分断面図（ダミーポリシリコン除去工程）である。図３６はゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）に適合した製造プロセスの主要部等を説明するためのウエハ部分断面図（ランタン膜堆積工程）である。図３７はゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）に適合した製造プロセスの主要部等を説明するためのウエハ部分断面図（メタルゲート膜埋め込み工程）である。図３８はゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）に適合した製造プロセスの主要部等を説明するためのウエハ部分断面図（メタルゲート膜エッチバック工程）である。図３９はゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）に適合した製造プロセスの主要部等を説明するためのウエハ部分断面図（ランタン膜エッチバック工程）である。図４０はゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）に適合した製造プロセスの主要部等を説明するためのウエハ部分断面図（配線形成工程）である。これらに基づいて、ゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）に適合した製造プロセスの要部等を説明する。なお、図７から図１１までのプロセスは、セクション５に説明したところと同一であるので、ここでは、それ以降のプロセスについて説明する。
図１１の状態で、図３０に示すように、ウエハ１のデバイス面１ａ上のほぼ全面に、Ｈｉｇｈ−ｋゲート絶縁膜として、たとえば、酸化ハフニウム膜等の酸化ハフニウム系絶縁膜１４（厚さは、たとえば１から２ｎｍ程度）を成膜する。酸化ハフニウム系絶縁膜１４としては、たとえば、ハフニウムシリコンオキシナイトライド膜（ＨｆＳｉＯＮ膜）等を好適なものとして例示することができる。Ｈｉｇｈ−ｋゲート絶縁膜の成膜には、たとえば、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を使用することができる。酸化ハフニウム系絶縁膜１４としては、他にＨｆＯＮ膜、ＨｆＯ膜等がある。この段階では、ＨｆＳｉＯＮ膜、ＨｆＯＮ膜、ＨｆＯ膜等は、ノンドープ酸化ハフニウム系Ｈｉｇｈ−ｋゲート絶縁膜１４ｈｎである。
続いて、ノンドープ酸化ハフニウム系Ｈｉｇｈ−ｋゲート絶縁膜１４ｈｎ上のほぼ全面に、ダミーゲートポリシリコン膜１６ｄを、たとえば１５０から２００ｎｍ程度の厚さで、たとえばＣＶＤにより成膜する。更に、ダミーゲートポリシリコン膜１６ｄ上のほぼ全面に、ゲート加工用窒化シリコン膜４１を、たとえば１０から５０ｎｍ程度の厚さで、たとえばＣＶＤにより成膜する。
次に、図３１に示すように、たとえば、通常のリソグラフィおよび異方性ドライエッチング等により、ダミーゲートスタック構造のパターニングを実行する。この異方性ドライエッチングのガス系としては、ＳＦ６/ＣＦ４（ポリシリコン）、ＨＢｒ/Ｃｌ２（窒化チタン）、ＢＣｌ３/Ｃｌ２（Ｈｉｇｈ−ｋ絶縁膜）系等を好適なものとして例示することができる。続いて、順次、イオン注入により、Ｎ型ＳＯＩ部ソースドレインエクステンション領域２７ｓｎ、Ｐ型ＳＯＩ部ソースドレインエクステンション領域２７ｓｐ、Ｎ型バルク部ソースドレインエクステンション領域２７ｂｎ、Ｐ型バルク部ソースドレインエクステンション領域２７ｂｐ等を導入する。Ｎ型ＳＯＩ部ソースドレインエクステンション領域２７ｓｎおよびＮ型バルク部ソースドレインエクステンション領域２７ｂｎのイオン注入の条件は、たとえば、イオン種：砒素、注入エネルギ：２ｋｅＶ程度、ドーズ量：２ｘ１０１４/ｃｍ２から８ｘ１０１４/ｃｍ２程度の範囲を好適なものとして例示することができる。Ｐ型ＳＯＩ部ソースドレインエクステンション領域２７ｓｐおよびＰ型バルク部ソースドレインエクステンション領域２７ｂｐのイオン注入の条件は、たとえば、イオン種：ボロン、注入エネルギ：０．５ｋｅＶ程度、ドーズ量：２ｘ１０１４/ｃｍ２から８ｘ１０１４/ｃｍ２程度の範囲を好適なものとして例示することができる。
次に、図３２に示すように、たとえば、摂氏９００度程度で熱酸化することにより、ダミーゲートポリシリコン膜１６ｄの側面に酸化シリコン系スペーサ膜２５（たとえば、厚さ３０ｎｍ程度）を形成する。続いて、たとえば、ＣＶＤ等により、酸化シリコンサイドウォールスペーサ膜（たとえば、厚さ５から１０ｎｍ程度）および窒化シリコンサイドウォールスペーサ膜（たとえば、厚さ１０から３０ｎｍ程度）を順次、成膜して、異方性ドライエッチング（たとえば、フルオロカーボン系エッチングガスを使用）によるエッチバックを実行することにより、酸化シリコンサイドウォールスペーサ２６ａおよび窒化シリコンサイドウォールスペーサ２６ｂを形成する。更に、各ソースドレイン領域の表面上に、選択的なエピタキシシリコン層２８（エレベイテッドＳＤ層）を形成する（厚さは、たとえば２０から６０ｎｍ程度）。その後、イオン注入により、各高濃度領域ソースドレイン領域を導入することにより、Ｎ型ＳＯＩ部ソースドレイン領域２９ｓｎ、Ｐ型ＳＯＩ部ソースドレイン領域２９ｓｐ、Ｎ型バルク部ソースドレイン領域２９ｂｎ、Ｐ型バルク部ソースドレイン領域２９ｂｐ等を形成する。Ｎ型ＳＯＩ部ソースドレイン領域２９ｓｎおよびＮ型バルク部ソースドレイン領域２９ｂｎの高濃度領域ソースドレイン領域のイオン注入の条件は、たとえば、イオン種：砒素、注入エネルギ：２０ｋｅＶ程度、ドーズ量：４ｘ１０１５/ｃｍ２程度の範囲を好適なものとして例示することができる。Ｐ型ＳＯＩ部ソースドレイン領域２９ｓｐおよびＰ型バルク部ソースドレイン領域２９ｂｐの高濃度領域ソースドレイン領域のイオン注入の条件は、たとえば、イオン種：ボロン、注入エネルギ：２ｋｅＶ程度、ドーズ量：４ｘ１０１５/ｃｍ２程度の範囲を好適なものとして例示することができる。
更に、各エレベイテッドＳＤ層２８の表面に、必要に応じて、たとえば、ニッケル系シリサイド膜等を形成する（図示が煩雑になるので、シリサイド層は省略している）。
次に、図３３に示すように、ウエハ１のデバイス面１ａ上のほぼ全面に、順次、プラズマＣＶＤ等により、ＣＥＳＬ（Ｃｏｎｔａｃｔ Ｅｔｃｈ Ｓｔｏｐ Ｌａｙｅｒ）膜である比較的薄い窒化シリコン膜３０ａ（厚さは、たとえば１０から６０ｎｍ程度）、比較的厚い酸化シリコン系絶縁膜３０ｂ等からなるプリメタル（Ｐｒｅｍｅｔａｌ）絶縁膜３０を形成する。
次に、図３４に示すように、たとえば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、ゲート加工用窒化シリコン膜４１を除去するまで、表面平坦化を実行する。
次に、図３５に示すように、たとえば、ＡＰＭ（Ａｍｍｏｎｉａ/Ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ）等の薬液を用いたウエットエッチングまたは、等方性ドライエッチング等（エッチング雰囲気は、たとえば、ＳＦ６系雰囲気）により、ダミーゲートポリシリコン膜１６ｄを除去する。
次に、図３６に示すように、ウエハ１のデバイス面１ａのほぼ全体に、たとえば、スパッタリング成膜等により、たとえば１ｎｍ程度の厚さの閾値電圧調整膜１９（たとえば、ランタン膜）を成膜する。
次に、図３７に示すように、ウエハ１のデバイス面１ａのほぼ全体に、たとえば、ＣＶＤにより、ダミーゲートを除去した溝を埋め込むように、ゲート窒化チタン膜１５を成膜する。
次に、図３８に示すように、たとえばＡＰＭ（Ａｍｍｏｎｉａ/Ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ）等の薬液を用いたウエットエッチングまたは、ＳＦ６等を含むエッチングガスを用いた等方性ドライエッチング等により、ゲート窒化チタン膜１５の余剰部分（溝の外部の部分）をエッチバックする。
次に、図３９に示すように、たとえば塩酸系の薬液（その他の硝酸系、燐酸系、硫酸系、ＨＢｒ系、酢酸系、蟻酸系、プロピオン酸系などの希釈された酸等でも良い）を用いたウエットエッチング等により、ランタン膜１９の余剰部分（溝の外部の部分）をエッチバックする。
次に、図４０に示すように、たとえば、異方性ドライエッチングにより、コンタクトホールを形成し、そこに、タングステンプラグ３１等を埋め込む。更に、プリメタル絶縁膜３０上に、第１層配線３２を形成する。配線は、埋め込み配線でも、非埋め込み配線でもよい。配線は必要に応じて、たとえば、３層から十数層程度形成する。
配線工程が完了すると、ウエハ１は、ダイシング等により、チップ２に分割される。
（３）本願の実施の形態の半導体集積回路装置に対する製造プロセスの変形例であるゲートラスト方式に適合したゲートスタック構造の変形例２（全共通無添加ゲート絶縁膜）の説明（主に図４３）
図４３は本願の実施の形態の半導体集積回路装置に対する製造プロセスの変形例であるゲートラスト方式に適合したゲートスタック構造の変形例２（全共通無添加ゲート絶縁膜）を示すゲートスタック及び基板の模式断面図である。これに基づいて、本願の実施の形態の半導体集積回路装置に対する製造プロセスの変形例であるゲートラスト方式に適合したゲートスタック構造の変形例２（全共通無添加ゲート絶縁膜）を説明する。
図４３に示すように、基本的に図２８に示すものとほぼ同じであるが、バルクＮチャネルＭＩＳＦＥＴゲートスタック１７ｂｎおよびバルクＰチャネルＭＩＳＦＥＴゲートスタック１７ｂｐもノンドープとなっている点が異なる。
ここで、各ＭＩＳＦＥＴの閾値電圧の絶対値は、ノンドープのため熱処理により上昇するが、バックゲート（Ｎ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域、Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域）への不純物の導入量の調整（Ｐ型不純物のドーズ量の増加又は減少、または、Ｎ型不純物のドーズ量の増加又は減少により閾値電圧の絶対値を調整する）、順方向バイアスの印加、チャネル領域への不純物の導入量の調整、または、これらの組み合わせ等により適正な値に下げることができる。
なお、目標とする各ゲートスタック（ゲート電極）の有効仕事関数（Ｅｆｆｅｃｔｉｖｅ Ｗｏｒｋ Ｆｕｎｃｔｉｏｎ）の範囲を例示するとすれば以下のごとくである。すなわち、バルクＮチャネルＭＩＳＦＥＴゲートスタック１７ｂｎ：４．２から４．６ｅＶ程度、バルクＰチャネルＭＩＳＦＥＴゲートスタック１７ｂｐ：４．６から４．９ｅＶ程度、ＳＯＩ領域のＮチャネルＭＩＳＦＥＴゲートスタック１７ｓｎ：４．３５から４．８５ｅＶ程度、ＳＯＩ領域のＰチャネルＭＩＳＦＥＴゲートスタック１７ｓｐ：４．３５から４．８５ｅＶ程度である。
このゲートスタック構造の組み合わせにおいては、以下のメリットを有する。
（１）ＳＯＩ領域８（このメリットは、ＳＯＩ領域のみのチップにおいても有効である）において、ゲートスタック構造への閾値調整膜がないので、複雑な加工の繰り返しを回避できるほか、同様の理由で、ゲートスタック構造の下層部に対するダメージを低減することができる（信頼性向上）。
（２）更に、バックウエルへのドープ量と導電型の選択で閾値電圧の制御ができるので、閾値電圧の制御が比較的容易となる（このメリットは、ＳＯＩ領域のみのチップにおいても有効である）。
（３）ゲートファースト方式と比べて熱処理負担が軽減されるので、ゲート絶縁膜の信頼性が向上するほか、閾値電圧調整も比較的容易である。
（４）ゲートスタック構造の変形例２（全共通ランタン添加ゲート絶縁膜）に適合した製造プロセスの要部の説明（主に図４１）
この例は、Ｈｉｇｈ−ｋファースト−メタルゲートラスト方式（基本的にゲートラスト方式である）に属する。
図４１はゲートスタック構造の変形例２（全共通無添加ゲート絶縁膜）に適合した製造プロセスの主要部等を説明するためのウエハ部分断面図（配線形成工程）である。これに基づいて、ゲートスタック構造の変形例１（全共通ランタン添加ゲート絶縁膜）に適合した製造プロセスの要部を説明する。
この例では、サブセクション（２）のプロセスにおいて、図３６及び図３９のプロセスをスキップすればよい（すなわち、ランタン含有仕事関数変調膜１９を形成しない）。
１１．各実施の形態に対する補足的説明及び考察（図１から図６、および図２５から図２９を参照）
Ｈｉｇｈ−ｋゲート絶縁膜を有するＭＩＳＦＥＴは、Ｈｉｇｈ−ｋゲート絶縁膜それ自体の特性及びその工程の複雑さから、Ｈｉｇｈ−ｋゲート絶縁膜を使用しないものに比べて、チャネル移動度やデバイス信頼性が低くなる傾向がある。しかし、Ｈｉｇｈ−ｋゲート絶縁膜と、窒化チタン等のミッドギャップ（Ｍｉｄ−Ｇａｐ）メタルゲート電極との組み合わせが、比較的単純なプロセスでＣＭＩＳ構成が可能であると考えられている。
また、Ｈｉｇｈ−ｋゲート絶縁膜を有するＭＩＳＦＥＴの閾値電圧の絶対値は、高温熱処理により上昇するので、閾値電圧の制御が困難である。この閾値電圧をＦＬＰ（Ｆｅｒｍｉ−Ｌｅｖｅｌ Ｐｉｎｎｉｎｇ）という。また、この効果は、特にＰチャネルＭＩＳＦＥＴの閾値電圧の絶対値制御を困難にしている。しかし、ＳＯＩ領域（ＳＯＩデバイス）においては（より正確にはＦＤ−ＳＯＩデバイス）、バックゲートに順方向バイアス（順方向バイアスを増大させると閾値電圧の絶対値が下がる）をかけることができ、それにより閾値電圧の絶対値を下げることができる。また、バックゲートに導入する不純物の導電型又はドーズ量を変えることにより、閾値電圧の絶対値を下げることができる。すなわち、ＮチャネルＭＩＳＦＥＴの場合は、Ｐウエルの濃度を下げるか、Ｎウエルの濃度を上げると、閾値電圧が降下する。一方、ＰチャネルＭＩＳＦＥＴの場合は、Ｎウエルの濃度を下げるか、Ｐウエルの濃度を上げると、閾値電圧の絶対値が降下する。
従って、ＳＯＩ領域８を有する半導体チップでは、閾値電圧の制御自由度が大きいため、閾値電圧の制御性を確保しつつ、プロセスを簡素化することが可能である。
バックゲートバイアスを適用したいときは、少なくともＳＯＩ領域８は、図４又は図２９のような電源供給構造を適用するのが好適である。一方、バックゲートバイアスを適用しないときは、少なくともＳＯＩ領域８は、図２のような電源供給構造を適用するのが集積度を確保する点から好適である。
１２．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、本願においては、Ｈｉｇｈ−ｋゲート絶縁膜として、ＨｆＳｉＯＮ膜等の酸化ハフニウム系Ｈｉｇｈ−ｋゲート絶縁膜（ＨｆＯＮ、ＨｆＯ）を使用した例を具体的に説明したが、本発明はそれに限定されるものではなく、その他のＨｉｇｈ−ｋゲート絶縁膜でもよいことは言うまでもない。また、メタルゲート電極として、ＴｉＮを用いた例を具体的に説明したが、本発明はそれに限定されるものではなく、ＴａＮ，ＴａＣその他の材料を用いてもよいことは言うまでもない。
また、本願においては、閾値調整膜であるアルミニウム膜等のアルミニウム含有膜を熱処理後に除去する例を具体的に説明したが、本発明はそれに限定されるものではなく、アルミニウム膜等をそのまま残すものでもよいことはいうまでもない。
更に、本願においては、Ｎチャネル用閾値調整膜として、ランタン含有膜の例を具体的に説明したが、本発明はそれに限定されるものではなく、その他の部材を用いたものでもよいことは言うまでもない。この点は、Ｐチャネル用閾値調整膜についても全く同じである。
１ 半導体ウエハ
１ａ 半導体ウエハまたはチップのデバイス面（第１の主面）
１ｂ 半導体ウエハまたはチップの裏面（第２の主面）
１ｓ Ｐ型単結晶シリコン基板（ウエハまたはチップのＰ型基板部）
２ 半導体チップまたはチップ領域
３ ノッチ
４ ボンディングパッド
５ ＳＯＩメモリ領域
６ ＳＯＩロジック領域
７ バルク周辺回路領域（バルク領域）
７ｎ バルク周辺回路領域のＮチャネルＭＩＳＦＥＴ領域
７ｐ バルク周辺回路領域のＰチャネルＭＩＳＦＥＴ領域
８ ＳＯＩ領域
８ｎ ＳＯＩ領域のＮチャネルＭＩＳＦＥＴ領域
８ｐ ＳＯＩ領域のＰチャネルＭＩＳＦＥＴ領域
９ ＳＯＩ層
９ｎ Ｎ型ＳＯＩ層
９ｐ Ｐ型ＳＯＩ層
１０ ＢＯＸ酸化膜（ＢＯＸ絶縁膜）
１１ｂｎ バルク周辺回路領域のＮ型ウエル
１１ｂｐ バルク周辺回路領域のＰ型ウエル
１１ｓｎ ＳＯＩ領域のＮ型ウエルまたはＰ型ウエル（Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域）
１１ｓｐ ＳＯＩ領域のＰ型ウエル（Ｎ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域）
１２ｂｓ バルク領域ライナーゲート絶縁膜
１２ｓｓ ＳＯＩ領域ライナーゲート絶縁膜
１４ Ｈｉｇｈ−ｋゲート絶縁膜
１４ｈａ アルミニウムドープ酸化ハフニウム系Ｈｉｇｈ−ｋゲート絶縁膜
１４ｈｌ ランタンドープ酸化ハフニウム系Ｈｉｇｈ−ｋゲート絶縁膜
１４ｈｎ ノンドープ酸化ハフニウム系Ｈｉｇｈ−ｋゲート絶縁膜
１５ ゲート窒化チタン膜
１６ ゲートポリシリコン膜
１６ｄ ダミーゲートポリシリコン膜
１７ｂｎ バルクＮチャネルＭＩＳＦＥＴゲートスタック
１７ｂｐ バルクＰチャネルＭＩＳＦＥＴゲートスタック
１７ｓｎ ＳＯＩ領域のＮチャネルＭＩＳＦＥＴゲートスタック
１７ｓｐ ＳＯＩ領域のＰチャネルＭＩＳＦＥＴゲートスタック
１８ 素子分離領域
１９ ランタン膜（ランタン含有仕事関数変調膜）
２０ アルミニウム膜（アルミニウム含有仕事関数変調膜）
２１ 窒化チタンメタルキャップ膜
２２ 窒化シリコンハードマスク膜
２３ 窒化チタンメタルキャップ膜
２４ 窒化シリコンハードマスク膜
２５ オフセットスペーサ（窒化シリコン膜または酸化シリコン膜）
２６ａ 酸化シリコンサイドウォールスペーサ
２６ｂ 窒化シリコンサイドウォールスペーサ
２７ｂｎ Ｎ型バルク部ソースドレインエクステンション領域
２７ｂｐ Ｐ型バルク部ソースドレインエクステンション領域
２７ｓｎ Ｎ型ＳＯＩ部ソースドレインエクステンション領域
２７ｓｐ Ｐ型ＳＯＩ部ソースドレインエクステンション領域
２８ エピタキシ層（エレベイテッドＳＤ層）
２９ｂｎ Ｎ型バルク部ソースドレイン領域（高濃度領域及びエクステンション領域を含む）
２９ｂｐ Ｐ型バルク部ソースドレイン領域（高濃度領域及びエクステンション領域を含む）
２９ｓｎ Ｎ型ＳＯＩ部ソースドレイン領域（高濃度領域及びエクステンション領域を含む）
２９ｓｐ Ｐ型ＳＯＩ部ソースドレイン領域（高濃度領域及びエクステンション領域を含む）
３０ プリメタル絶縁膜
３０ａ プリメタル絶縁膜の下層窒化シリコン系絶縁膜
３０ｂ プリメタル絶縁膜の上層酸化シリコン系絶縁膜
３１ タングステンプラグ
３２ 第１層配線
３３ｎ Ｐチャネルデバイス領域のＮ型またはＰ型ディープウエル領域
３３ｐ Ｐ型ディープウエル領域
３４ｎ Ｎ型コンタクト領域
３４ｐ Ｐ型コンタクト領域
３５ｓｎ ＳＯＩ部のＮ型ＭＩＳＦＥＴのゲート絶縁膜
３５ｓｐ ＳＯＩ部のＰ型ＭＩＳＦＥＴのゲート絶縁膜
３６ｓｎ ＳＯＩ部のＮ型ＭＩＳＦＥＴのゲート電極
３６ｓｐ ＳＯＩ部のＰ型ＭＩＳＦＥＴのゲート電極
３７ｂｎ バルク部のＮ型ＭＩＳＦＥＴのゲート絶縁膜
３７ｂｐ バルク部のＰ型ＭＩＳＦＥＴのゲート絶縁膜
３８ｂｎ バルク部のＮ型ＭＩＳＦＥＴのゲート電極
３８ｂｐ バルク部のＰ型ＭＩＳＦＥＴのゲート電極
３９ ３重Ｎ型ウエル領域
４１ ゲート加工用窒化シリコン膜
Ａｂｎ バルクＮ型ＭＩＳＦＥＴのアクティブ領域
Ａｂｐ バルクＰ型ＭＩＳＦＥＴのアクティブ領域
Ａｓｎ ＳＯＩ−Ｎ型ＭＩＳＦＥＴのアクティブ領域
Ａｓｐ ＳＯＩ−Ｐ型ＭＩＳＦＥＴのアクティブ領域
Ｑｂｎ バルクＮ型ＭＩＳＦＥＴ
Ｑｂｐ バルクＰ型ＭＩＳＦＥＴ
Ｑｓｎ ＳＯＩ−Ｎ型ＭＩＳＦＥＴ
Ｑｓｐ ＳＯＩ−Ｐ型ＭＩＳＦＥＴ
Ｖｃｃ バルク領域の電源電位
Ｖｄｄ ＳＯＩ領域の電源電位
Ｖｉｎ 入力部又は入力端子
Ｖｎｂ Ｎチャネルバックゲートバイアス
Ｖｏｕｔ 出力部または出力端子
Ｖｐｂ Ｐチャネルバックゲートバイアス
Ｖｓｓ 基準電位

Claims (20)

  1. 以下を含む半導体集積回路装置：
    （ａ）第１の主面及び第２の主面を有する半導体チップ；
    （ｂ）前記半導体チップの前記第１の主面に設けられたＳＯＩ領域；
    （ｃ）前記ＳＯＩ領域内に設けられた第１のＮチャネルＭＩＳＦＥＴ領域および第１のＰチャネルＭＩＳＦＥＴ領域；
    （ｄ）前記半導体チップの前記第１の主面側であって、前記第１のＮチャネルＭＩＳＦＥＴ領域内に設けられ、Ｈｉｇｈ−ｋ絶縁膜を有する第１のゲート絶縁膜、および、メタル層を有する第１のゲート電極膜；
    （ｅ）前記半導体チップの前記第１の主面側であって、前記第１のＰチャネルＭＩＳＦＥＴ領域内に設けられ、Ｈｉｇｈ−ｋ絶縁膜を有する第２のゲート絶縁膜、および、メタル層を有する第２のゲート電極膜；
    （ｆ）前記半導体チップの内部であって、前記第１のＮチャネルＭＩＳＦＥＴ領域に設けられたＮ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域；
    （ｇ）前記半導体チップの内部であって、前記第１のＰチャネルＭＩＳＦＥＴ領域に設けられたＰ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域、
    ここで、前記Ｎ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域または前記Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域は、基準電位および電源電位以外の電位にされている。
  2. 前記１項の半導体集積回路装置において、前記Ｎ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域または前記Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域は、基準電位と電源電位の間の電位にされている。
  3. 前記２項の半導体集積回路装置において、更に以下を含む：
    （ｈ）前記半導体チップの前記第１の主面に設けられたバルク領域；
    （ｉ）前記バルク領域内に設けられた第２のＮチャネルＭＩＳＦＥＴ領域および第２のＰチャネルＭＩＳＦＥＴ領域；
    （ｊ）前記半導体チップの前記第１の主面側であって、前記第２のＮチャネルＭＩＳＦＥＴ領域内に設けられた第３のゲート絶縁膜、および、メタル層を有する第３のゲート電極膜；
    （ｋ）前記半導体チップの前記第１の主面側であって、前記第２のＰチャネルＭＩＳＦＥＴ領域内に設けられた第４のゲート絶縁膜、および、メタル層を有する第４のゲート電極膜。
  4. 前記３項の半導体集積回路装置において、前記第１のゲート絶縁膜、前記第２のゲート絶縁膜、および前記第３のゲート絶縁膜はランタンがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第４のゲート絶縁膜はアルミニウムがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第１のゲート電極膜、前記第２のゲート電極膜、前記第３のゲート電極膜および前記第４のゲート電極膜は、同一積層構造を有する。
  5. 前記３項の半導体集積回路装置において、前記第１のゲート絶縁膜、および前記第３のゲート絶縁膜はランタンがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第２のゲート絶縁膜、および前記第４のゲート絶縁膜はノンドープのＨｉｇｈ−ｋ絶縁膜を有し、前記第１のゲート電極膜、前記第２のゲート電極膜、前記第３のゲート電極膜および前記第４のゲート電極膜は、同一積層構造を有する。
  6. 前記３項の半導体集積回路装置において、前記第１のゲート絶縁膜、および前記第２のゲート絶縁膜はランタンがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第３のゲート絶縁膜、および前記第４のゲート絶縁膜はＨｉｇｈ−ｋ絶縁膜を有さず、前記第１のゲート電極膜、前記第２のゲート電極膜、前記第３のゲート電極膜および前記第４のゲート電極膜は、同一積層構造を有する。
  7. 前記３項の半導体集積回路装置において、前記第１のゲート絶縁膜、および前記第３のゲート絶縁膜はランタンがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第２のゲート絶縁膜、および前記第４のゲート絶縁膜はアルミニウムがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第１のゲート電極膜、前記第２のゲート電極膜、前記第３のゲート電極膜および前記第４のゲート電極膜は、同一積層構造を有する。
  8. 前記７項の半導体集積回路装置において、前記第１のゲート絶縁膜および前記第２のゲート絶縁膜はノンドープのＨｉｇｈ−ｋ絶縁膜を有し、前記第３のゲート絶縁膜はランタンがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第４のゲート絶縁膜はアルミニウムがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第１のゲート電極膜、前記第２のゲート電極膜、前記第３のゲート電極膜および前記第４のゲート電極膜は、同一積層構造を有する。
  9. 以下を含む半導体集積回路装置：
    （ａ）第１の主面及び第２の主面を有する半導体チップ；
    （ｂ）前記半導体チップの前記第１の主面に設けられたＳＯＩ領域；
    （ｃ）前記ＳＯＩ領域内に設けられた第１のＮチャネルＭＩＳＦＥＴを有する第１のＮチャネルＭＩＳＦＥＴ領域、および第１のＰチャネルＭＩＳＦＥＴを有する第１のＰチャネルＭＩＳＦＥＴ領域；
    （ｄ）前記半導体チップの前記第１の主面側であって、前記第１のＮチャネルＭＩＳＦＥＴ領域内に設けられ、Ｈｉｇｈ−ｋ絶縁膜を有する第１のゲート絶縁膜、および、メタル層を有する第１のゲート電極膜；
    （ｅ）前記半導体チップの前記第１の主面側であって、前記第１のＰチャネルＭＩＳＦＥＴ領域内に設けられ、Ｈｉｇｈ−ｋ絶縁膜を有する第２のゲート絶縁膜、および、メタル層を有する第２のゲート電極膜；
    （ｆ）前記半導体チップの内部であって、前記第１のＮチャネルＭＩＳＦＥＴ領域に設けられたＮ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域；
    （ｇ）前記半導体チップの内部であって、前記第１のＰチャネルＭＩＳＦＥＴ領域に設けられたＰ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域、
    ここで、前記Ｎ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域または前記Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域は、前記第１のＮチャネルＭＩＳＦＥＴまたは前記第１のＰチャネルＭＩＳＦＥＴに対する閾値電圧調整領域である。
  10. 前記９項の半導体集積回路装置において、更に以下を含む：
    （ｈ）前記半導体チップの前記第１の主面に設けられたバルク領域；
    （ｉ）前記バルク領域内に設けられた第２のＮチャネルＭＩＳＦＥＴ領域および第２のＰチャネルＭＩＳＦＥＴ領域；
    （ｊ）前記半導体チップの前記第１の主面側であって、前記第２のＮチャネルＭＩＳＦＥＴ領域内に設けられた第３のゲート絶縁膜、および、メタル層を有する第３のゲート電極膜；
    （ｋ）前記半導体チップの前記第１の主面側であって、前記第２のＰチャネルＭＩＳＦＥＴ領域内に設けられた第４のゲート絶縁膜、および、メタル層を有する第４のゲート電極膜。
  11. 前記１０項の半導体集積回路装置において、前記第１のゲート絶縁膜、前記第２のゲート絶縁膜、および前記第３のゲート絶縁膜はランタンがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第４のゲート絶縁膜はアルミニウムがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第１のゲート電極膜、前記第２のゲート電極膜、前記第３のゲート電極膜および前記第４のゲート電極膜は、同一積層構造を有する。
  12. 前記１０項の半導体集積回路装置において、前記第１のゲート絶縁膜、および前記第３のゲート絶縁膜はランタンがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第２のゲート絶縁膜、および前記第４のゲート絶縁膜はノンドープのＨｉｇｈ−ｋ絶縁膜を有し、前記第１のゲート電極膜、前記第２のゲート電極膜、前記第３のゲート電極膜および前記第４のゲート電極膜は、同一積層構造を有する。
  13. 前記１０項の半導体集積回路装置において、前記第１のゲート絶縁膜、および前記第２のゲート絶縁膜はランタンがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第３のゲート絶縁膜、および前記第４のゲート絶縁膜はＨｉｇｈ−ｋ絶縁膜を有さず、前記第１のゲート電極膜、前記第２のゲート電極膜、前記第３のゲート電極膜および前記第４のゲート電極膜は、同一積層構造を有する。
  14. 前記１０項の半導体集積回路装置において、前記第１のゲート絶縁膜、および前記第３のゲート絶縁膜はランタンがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第２のゲート絶縁膜、および前記第４のゲート絶縁膜はアルミニウムがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第１のゲート電極膜、前記第２のゲート電極膜、前記第３のゲート電極膜および前記第４のゲート電極膜は、同一積層構造を有する。
  15. 前記１０項の半導体集積回路装置において、前記第１のゲート絶縁膜および前記第２のゲート絶縁膜はノンドープのＨｉｇｈ−ｋ絶縁膜を有し、前記第３のゲート絶縁膜はランタンがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第４のゲート絶縁膜はアルミニウムがドープされたＨｉｇｈ−ｋ絶縁膜を有し、前記第１のゲート電極膜、前記第２のゲート電極膜、前記第３のゲート電極膜および前記第４のゲート電極膜は、同一積層構造を有する。
  16. 前記９項の半導体集積回路装置において、前記閾値電圧の調整は、前記Ｎ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域または前記Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域の不純物濃度または不純物の導電型を変更することによって実行される。
  17. 前記９項の半導体集積回路装置において、前記Ｎ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域または前記Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域は、基準電位および電源電位以外の電位にされている。
  18. 前記１７項の半導体集積回路装置において、前記Ｎ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域または前記Ｐ型ＭＩＳＦＥＴバックゲート不純物ドープ半導体領域は、基準電位と電源電位の間の電位にされている。
  19. 前記１項の半導体集積回路装置において、前記半導体集積回路装置は、ゲートファースト方式によるものである。
  20. 前記１項の半導体集積回路装置において、前記半導体集積回路装置は、ゲートラスト方式によるものである。
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