JP2021064639A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】半導体装置の低消費電力化を実現する。【解決手段】ゲート絶縁膜ＧＩ１は、酸化シリコンから成る絶縁膜ＩＦ１に、アルミニウム（Ａｌ）は添加されずに、ハフニウム（Ｈｆ）が添加された、絶縁膜である。また、ゲート絶縁膜ＧＩ２は、酸化シリコンから成る絶縁膜ＩＦ１に、ハフニウムは添加されずに、アルミニウムが添加された、絶縁膜である。また、ゲート絶縁膜ＧＩ３は、酸化シリコンから成る絶縁膜ＩＦ２に、アルミニウムが添加された、絶縁膜である。さらに、ゲート絶縁膜ＧＩ４は、酸化シリコンから成る絶縁膜ＩＦ２に、ハフニウムが添加された、絶縁膜である。【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、例えば、ＳＯＩ基板を用いた半導体装置およびその製造方法に好適に利用できるものである。
半導体基板（半導体基材）、この半導体基板上に形成されたＢＯＸ膜（絶縁層）、およびこのＢＯＸ膜上に形成されたシリコン層（ＳＯＩ層、半導体層）を有するＳＯＩ基板を用いた半導体装置として、例えば、特開２０１３−２１９１８１号公報（特許文献１）のように、ＳＯＩ基板のＳＯＩ領域（ＢＯＸ膜およびシリコン層を有する領域）に形成されたｎチャネル型（またはｐチャネル型）の電界効果トランジスタと、ＳＯＩ基板のバルクシリコン領域（ＢＯＸ膜およびシリコン層を有さない領域）に形成されたｎチャネル型（またはｐチャネル型）の電界効果トランジスタとを備えた、所謂ハイブリッド構造の半導体装置がある。
また、ＳＯＩ基板を用いた半導体装置として、特開２０１６−１８９３６号公報（特許文献２）のように、ｎチャネル型の電界効果トランジスタおよびｐチャネル型の電界効果トランジスタのそれぞれのゲート絶縁膜に、ゲート絶縁膜の表面の単位面積当たりの濃度が１×１０１３ｃｍ２以上であるハフニウム（Ｈｆ）を設けた半導体装置がある。かかる半導体装置の場合、ｎチャネル型の電界効果トランジスタおよびｐチャネル型の電界効果トランジスタのそれぞれのゲート電極の仕事関数を小さくすることができる。すなわち、ｎチャネル型の電界効果トランジスタの閾値電圧を小さくすることができ、また、ｐチャネル型の電界効果トランジスタの閾値電圧を大きくすることができる。
さらに、電界効果トランジスタの閾値電圧が変動するＢＴＩ（Bias Temperature Instability）のうち、ｐチャネル型の電界効果トランジスタにおけるＮＢＴＩ（Negative Bias Temperature Instability）の対策として、特開２０１９−６２１７０号公報（特許文献３）の実施の形態１ように、ｎチャネル型の電界効果トランジスタおよびｐチャネル型の電界効果トランジスタのそれぞれのゲート絶縁膜中における、アルミニウム（Ａｌ）およびハフニウム（Ｈｆ）の総原子数に対するハフニウムの原子数の割合を、７５％以上、かつ、１００％未満とした、ＳＯＩ基板を用いた半導体装置がある。また、ＳＯＩ基板を用いた半導体装置として、特開２０１９−６２１７０号公報（特許文献３）の実施の形態２ように、アルミニウム（Ａｌ）は含むがハフニウムは含まないゲート絶縁膜を有するｎチャネル型の電界効果トランジスタと、ハフニウム（Ｈｆ）は含むがアルミニウム（Ａｌ）は含まないゲート絶縁膜を有するｐチャネル型の電界効果トランジスタとを備えた半導体装置がある。かかる半導体装置の場合、ｐチャネル型の電界効果トランジスタの、アルミニウム（Ａｌ）による閾値電圧の低下を抑制することができる。
特開２０１３−２１９１８１号公報 特開２０１６−１８９３６号公報 特開２０１９−６２１７０号公報
上記特許文献２あるいは上記特許文献３のように、電界効果トランジスタの閾値電圧を調整するには、アルミニウム（Ａｌ）またはハフニウム（Ｈｆ）といった金属を、電界効果トランジスタを構成するゲート絶縁膜に添加することが好ましい。また、アルミニウム（Ａｌ）またはハフニウム（Ｈｆ）といった金属をゲート絶縁膜に添加した、所謂高誘電率絶縁膜を採用することで、ゲート・リーク電流の発生を抑制することができる。すなわち、高誘電率絶縁膜を採用することで、ゲート絶縁膜の物理的な厚さを薄くすることなく、ゲート絶縁膜の容量を増加させることもできる。
一方、近年では、半導体装置の更なる低消費電力化や動作速度の向上（高速化）などが要求されている。電界効果トランジスタに印加する電圧値（駆動電圧）を小さくしたとしても、この電界効果トランジスタを高速で動作させる、すなわち、電界効果トランジスタのチャネル領域に流れるオン電流を増加させるには、電界効果トランジスタの閾値電圧を低くすることが考えられる。
そこで、本発明者は、電界効果トランジスタの閾値電圧を低くするために、上記した高誘電率絶縁膜を構成する金属の種類または金属の量（割合、濃度）を調整することを検討した。その結果、添加する金属の種類または金属の量によっては、所望の特性を備えた半導体装置の製造が困難となることが分かった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
一実施の形態における半導体装置は、第１ゲート絶縁膜を介して第１領域に位置する半導体層上に形成されたｎ型の第１電界効果トランジスタの第１ゲート電極と、第２ゲート絶縁膜を介して第２領域に位置する半導体層上に形成されたｐ型の第２電界効果トランジスタの第２ゲート電極と、第３ゲート絶縁膜を介して第３領域に位置する半導体基材上に形成されたｎ型の第３電界効果トランジスタの第３ゲート電極と、第４ゲート絶縁膜を介して第４領域に位置する半導体基材上に形成されたｐ型の第４電界効果トランジスタの第４ゲート電極と、を含んでいる。ここで、第１ゲート絶縁膜は、酸化シリコンから成る絶縁膜に、アルミニウムは添加されずに、ハフニウムが添加された、絶縁膜である。また、第２ゲート絶縁膜は、酸化シリコンから成る絶縁膜に、ハフニウムは添加されずに、アルミニウムが添加された、絶縁膜である。また、第３ゲート絶縁膜は、酸化シリコンから成る絶縁膜に、アルミニウムが添加された、絶縁膜である。さらに、第４ゲート絶縁膜は、酸化シリコンから成る絶縁膜に、ハフニウムが添加された、絶縁膜である。
また、一実施の形態における半導体装置の製造方法は、第１領域および第２領域のそれぞれに位置する半導体層上に酸化シリコンから成る第１絶縁膜を形成し、第３領域および第４領域のそれぞれに位置する半導体基材上に酸化シリコンから成る第２絶縁膜を形成する工程を、含んでいる。また、一実施の形態における半導体装置の製造方法は、第１領域に位置する半導体層を第１マスクで覆った状態で、第２領域に位置する第１絶縁膜および第３領域に位置する第２絶縁膜に、アルミニウムを添加する工程を、含んでいる。また、一実施の形態における半導体装置の製造方法は、第２領域に位置する半導体層を第２マスクで覆った状態で、第１領域に位置する第１絶縁膜および第４領域に位置する第２絶縁膜に、ハフニウムを添加する工程を、含んでいる。さらに、一実施の形態における半導体装置の製造方法は、第１領域に位置する第１絶縁膜にアルミニウムを添加せずにハフニウムを添加することで形成された第１ゲート絶縁膜を介して第１領域に位置する半導体層上に第１ゲート電極を形成し、第２領域に位置する第１絶縁膜にハフニウムを添加せずにアルミニウムを添加することで形成された第２ゲート絶縁膜を介して第２領域に位置する半導体層上に第２ゲート電極を形成し、第３領域に位置する第２絶縁膜にアルミニウムを添加することで形成された第３ゲート絶縁膜を介して第３領域に位置する半導体基材上に第３ゲート電極を形成し、第４領域に位置する第２絶縁膜にハフニウムを添加することで形成された第４ゲート絶縁膜を介して第４領域に位置する半導体基材上に第４ゲート電極を形成する工程を、含んでいる。
さらに、他の一実施の形態における半導体装置の製造方法は、第１領域および第２領域のそれぞれに位置する半導体層上に酸化シリコンから成る第１絶縁膜を形成し、第３領域および第４領域のそれぞれに位置する半導体基材上に酸化シリコンから成る第２絶縁膜を形成する工程を、含んでいる。また、一実施の形態における半導体装置の製造方法は、第１領域および第２領域のそれぞれに位置する第１絶縁膜と、第３領域および第４領域のそれぞれに位置する第２絶縁膜とに、アルミニウムおよびハフニウムを添加する工程を、含んでいる。また、一実施の形態における半導体装置の製造方法は、第１領域および第２領域のそれぞれに位置する第１絶縁膜と、第３領域および第４領域のそれぞれに位置する第２絶縁膜とを覆うように、第１領域および第２領域のそれぞれに位置する半導体層上と、第３領域および第４領域のそれぞれに位置する半導体基材上とに、第１半導体材料を形成する工程を、含んでいる。また、一実施の形態における半導体装置の製造方法は、第３領域および第４領域のそれぞれに位置する第１半導体材料が残存するように、第２領域に位置する第１半導体材料と、第２領域に位置し、かつ、アルミニウムおよびハフニウムが添加された第１絶縁膜とを除去する工程を、含んでいる。また、一実施の形態における半導体装置の製造方法は、第２領域に位置する半導体層上に、酸化シリコンから成る第３絶縁膜を形成する工程を、含んでいる。また、一実施の形態における半導体装置の製造方法は、第２領域に位置する第３絶縁膜に、アルミニウムを添加する工程を、含んでいる。また、一実施の形態における半導体装置の製造方法は、第２領域に位置し、かつ、アルミニウムが添加された第３絶縁膜上に、第２半導体材料を形成する工程を、含んでいる。また、一実施の形態における半導体装置の製造方法は、第２領域に位置する第２半導体材料と、第３領域および第４領域のそれぞれに位置する第１半導体材料とが残存するように、第１領域に位置する第１半導体材料と、第１領域に位置し、かつ、アルミニウムおよびハフニウムが添加された第１絶縁膜とを除去する工程を、含んでいる。また、一実施の形態における半導体装置の製造方法は、第１領域に位置する半導体層上に、酸化シリコンから成る第４絶縁膜を形成する工程を、含んでいる。また、一実施の形態における半導体装置の製造方法は、第１領域に位置する第４絶縁膜に、ハフニウムを添加する工程を、含んでいる。また、一実施の形態における半導体装置の製造方法は、第１領域に位置し、かつ、ハフニウムが添加された第４絶縁膜上に、第３半導体材料を形成する工程を、含んでいる。さらに、一実施の形態における半導体装置の製造方法は、第１半導体材料、前記第２半導体材料および前記第３半導体材料のそれぞれをパターニングすることで、第１領域に位置し、かつ、ハフニウムが添加された第３絶縁膜を介して第１領域に位置する半導体層上に第１ゲート電極を形成し、第２領域に位置し、かつ、アルミニウムが添加された第４絶縁膜を介して第２領域に位置する半導体層上に第２ゲート電極を形成し、第３領域に位置し、かつ、アルミニウムおよびハフニウムが添加された第２絶縁膜を介して第３領域に位置する半導体基材上に第３ゲート電極を形成し、第４領域に位置し、かつ、アルミニウムおよびハフニウムが添加された第２絶縁膜を介して第４領域に位置する半導体基材上に第４ゲート電極を形成する工程を、含んでいる。
一実施の形態における半導体装置によれば、半導体装置の低消費電力化を実現することができる。
また、一実施の形態における半導体装置の製造方法によれば、半導体装置の製造歩留まりを向上させることができる。
また、他の一実施の形態における半導体装置の製造方法によれば、半導体装置の信頼性を向上させることができる。
図１は、一実施の形態の半導体装置の断面図である。 図２は、ＳＲＡＭ回路を構成するメモリセルを示す回路図である。 図３は、アルミニウムの添加量とｎ型の電界効果トランジスタの閾値電圧との関係を示すグラフである。 図４は、ハフニウムの添加量とｐ型の電界効果トランジスタの閾値電圧との関係を示すグラフである。 図５は、一実施の形態の半導体装置の製造工程を示すプロセスフロー図である。 図６は、一実施の形態の半導体装置の製造工程中の要部断面図である。 図７は、図６に続く半導体装置の製造工程中の要部断面図である。 図８は、図７に続く半導体装置の製造工程中の要部断面図である。 図９は、図８に続く半導体装置の製造工程中の要部断面図である。 図１０は、図９に続く半導体装置の製造工程中の要部断面図である。 図１１は、図１０に続く半導体装置の製造工程中の要部断面図である。 図１２は、図１１に続く半導体装置の製造工程中の要部断面図である。 図１３は、図１２に続く半導体装置の製造工程中の要部断面図である。 図１４は、図１３に続く半導体装置の製造工程中の要部断面図である。 図１５は、図１４に続く半導体装置の製造工程中の要部断面図である。 図１６は、変形例１の半導体装置の断面図である。 図１７は、変形例２の半導体装置の製造工程を示すプロセスフロー図である。 図１８は、変形例２の半導体装置の製造工程中の要部断面図である。 図１９は、図１８に続く半導体装置の製造工程中の要部断面図である。 図２０は、図１９に続く半導体装置の製造工程中の要部断面図である。 図２１は、図２０に続く半導体装置の製造工程中の要部断面図である。 図２２は、図２１に続く半導体装置の製造工程中の要部断面図である。 図２３は、図２２に続く半導体装置の製造工程中の要部断面図である。 図２４は、図２３に続く半導体装置の製造工程中の要部断面図である。 図２５は、図２４に続く半導体装置の製造工程中の要部断面図である。 図２６は、図２５に続く半導体装置の製造工程中の要部断面図である。 図２７は、図２６に続く半導体装置の製造工程中の要部断面図である。 図２８は、図２７に続く半導体装置の製造工程中の要部断面図である。 図２９は、変形例２の更なる変形例の半導体装置の断面図である。 図３０は、変形例３の半導体装置の断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号およびハッチングを付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態）
本実施の形態の半導体装置ＳＭＤ１およびその製造方法について、説明する。図１は、本実施の形態の半導体装置ＳＭＤ１の断面図である。また、図２は、ＳＲＡＭ（Static Random Access Memory）回路を構成するメモリセルＭＣを示す回路図である。また、図３は、ゲート絶縁膜を構成する絶縁膜に添加するアルミニウム（Ａｌ）の添加量とｎ型の電界効果トランジスタの閾値電圧との関係を示すグラフである。また、図４は、ゲート絶縁膜を構成する絶縁膜に添加するハフニウム（Ｈｆ）の添加量とｐ型の電界効果トランジスタの閾値電圧との関係を示すグラフである。
＜本実施の形態の半導体装置ＳＭＤ１について＞
図１に示すように、本実施の形態の半導体装置ＳＭＤ１は、ＳＯＩ領域１ＳＲと、バルク領域２ＢＲとを備えた、所謂ハイブリッド構造である。また、ＳＯＩ領域１ＳＲは、図１に示すように、ｎチャネル型（以下、ｎ型と呼ぶ）の電界効果トランジスタＱ１ｎが形成された領域１Ａｎ、およびこのｎ型の電界効果トランジスタＱ１ｎにバックゲート電圧を供給するための領域１ＴＡｎを備えた領域１ＳＲｎと、ｐチャネル型（以下、ｐ型と呼ぶ）の電界効果トランジスタＱ１ｐが形成された領域１Ａｐ、およびこのｐ型の電界効果トランジスタＱ１ｐにバックゲート電圧を供給するための領域１ＴＡｐを備えた領域１ＳＲｐとを、有している。一方、バルク領域２ＢＲは、図１に示すように、ｎ型の電界効果トランジスタＱ２ｎが形成された領域２ＢＲｎと、ｐ型の電界効果トランジスタＱ２ｐが形成された領域２ＢＲｐとを有している。なお、図１に示すように、ｎ型の電界効果トランジスタＱ１ｎが形成された領域１Ａｎと、このｎ型の電界効果トランジスタＱ１ｎにバックゲート電圧を供給するための領域１ＴＡｎとの間には、例えば酸化シリコンから成る素子分離部ＳＴＩが形成されている。すなわち、この２つの領域１Ａｎ、１ＴＡｎは、素子分離部ＳＴＩによって互いに分離されている。また、上記素子分離部ＳＴＩは、図１に示すように、ｐ型の電界効果トランジスタＱ１ｐが形成された領域１Ａｐと、このｐ型の電界効果トランジスタＱ１ｐにバックゲート電圧を供給するための領域１ＴＡｐとの間にも形成されている。すなわち、各領域１Ａｎ、１ＴＡｎ、１Ａｐ、１ＴＡｐ、２ＢＲｎ（２Ａｎ）、２ＢＰｐ（２Ａｐ）は、素子分離部ＳＴＩによって区画形成されている。
また、半導体装置ＳＭＤ１のＳＯＩ領域１ＳＲに形成された各電界効果トランジスタＱ１ｎ、Ｑ１ｐは、例えば、その駆動電圧が０．５ｖ〜１．８ｖであるＳＲＡＭ回路のメモリセルＭＣ（図２を参照）を構成する電界効果トランジスタである。一方、バルク領域２ＢＲに形成された各電界効果トランジスタＱ２ｎ、Ｑ２ｐは、例えば、その駆動電圧が２．５ｖ〜３．３ｖである入出力回路のような周辺回路（図示しない）を構成する電界効果トランジスタである。なお、本実施の形態では、各電界効果トランジスタＱ１ｎ、Ｑ１ｐがＳＲＡＭ回路を構成するメモリセルＭＣの各トランジスタに適用される場合について説明するが、各電界効果トランジスタＱ１ｎ、Ｑ１ｐは、例えばＤＲＡＭ（Dynamic Random Access Memory）回路のワード線に接続されるワード線ドライバ回路のような、他の回路を構成するトランジスタに適用されてもよい。
＜ＳＲＡＭ回路について＞
ここで、ＳＲＡＭ回路のメモリセルＭＣについて、図２を用いて説明する。図２に示すように、ＳＲＡＭ回路を構成するメモリセルＭＣは、一対のビット線ＢＬ、／（バー）ＢＬと、ワード線ＷＬとの交差部に配置される。また、このメモリセルＭＣは、図２に示すように、一対のロードトランジスタ（負荷用ＭＩＳＦＥＴ）Ｌｏ１、Ｌｏ２と、一対のアクセストランジスタ（転送用ＭＩＳＦＥＴ）Ａｃｃ１、Ａｃｃ２と、一対のドライバトランジスタ（駆動用ＭＩＳＦＥＴ）Ｄｒ１、Ｄｒ２とを有する。ここで、ロードトランジスタＬｏ１、Ｌｏ２は、ｐ型の電界効果トランジスタであるのに対し、アクセストランジスタＡｃｃ１、Ａｃｃ２およびドライバトランジスタＤｒ１、Ｄｒ２のそれぞれは、ｎ型の電界効果トランジスタである。そして、本実施の形態では、領域１ＳＲｎに形成されたｎ型の電界効果トランジスタＱ１ｎが、例えば図２に示すメモリセルＭＣのドライバトランジスタＤｒ１、Ｄｒ２であり、領域１ＳＲｐに形成されたｐ型の電界効果トランジスタＱ１ｎが、例えば図２に示すメモリセルＭＣのロードトランジスタＬｏ１、Ｌｏ２（またはアクセストランジスタＡｃｃ１、Ａｃｃ２）である。
また、メモリセルＭＣを構成する６つのトランジスタのうち、ロードトランジスタＬｏ１およびドライバトランジスタＤｒ１は、図２に示すように、１つのＣＭＯＳインバータを構成している。また、メモリセルＭＣを構成する６つのトランジスタのうち、ロードトランジスタＬｏ２およびドライバトランジスタＤｒ２は、図２に示すように、他の１つのＣＭＯＳインバータを構成している。そして、これら一対のＣＭＯＳインバータの相互の入出力端子であるノードＮ１、Ｎ２は、交差結合されている。すなわち、図２に示すように、電源電圧ＶｄｄとノードＮ１との間に接続されたロードトランジスタＬｏ１と、ノードＮ１と基準電圧Ｖｓｓとの間に接続されたドライバトランジスタＤｒ１のそれぞれのゲート電極は、ノードＮ２と電気的に接続されている。また、図２に示すように、電源電圧ＶｄｄとノードＮ２との間に接続されたロードトランジスタＬｏ２、および、ノードＮ２と接地電圧Ｖｓｓとの間に接続されたドライバトランジスタＤｒ２のそれぞれのゲート電極は、ノードＮ１に接続されている。換言すれば、上記のように交差結合された一対のＣＭＯＳインバータは、１ビットの情報を記憶する情報蓄積部として、フリップフロップ回路を構成している。さらに、図２に示すように、ビット線ＢＬとノードＮ１との間にアクセストランジスタＡｃｃ１が接続され、ビット線／ＢＬとノードＮ２との間にアクセストランジスタＡｃｃ２が接続されている。そして、各アクセストランジスタＡｃｃ１、Ａｃｃ２のゲート電極は、図２に示すように、ワード線ＷＬに接続されている。
次に、各領域１Ａｎ、１ＴＡｎ、１Ａｐ、１ＴＡｐ、２ＢＲｎ（２Ａｎ）、２ＢＰｐ（２Ａｐ）に形成された電界効果トランジスタの詳細について、説明する。まず、ＳＯＩ領域１ＳＲのうちの領域１ＳＲｎに形成されたｎ型の電界効果トランジスタＱ１ｎについて、説明する。また、後述する電界効果トランジスタの構成において、前述した電界効果トランジスタの構成と同じ部分については、その説明を省略する。
＜本実施の形態の電界効果トランジスタＱ１ｎについて＞
図１に示すように、ＳＯＩ領域１ＳＲに形成されたｎ型の電界効果トランジスタＱ１ｎは、領域１Ａｎに位置する半導体基材ＢＭと、この領域１Ａｎに位置する半導体基材ＢＭ上に形成された絶縁層ＢＸと、この領域１Ａｎに位置する絶縁層ＢＸ上に形成された半導体層ＳＬと、この領域１Ａｎに位置する半導体層ＳＬ上にゲート絶縁膜ＧＩ１を介して形成されたゲート電極ＧＥ１とを有している。ここで、半導体基材ＢＭは、例えば１Ωｃｍ〜１５Ωｃｍの比抵抗を有するｐ型の単結晶シリコンから成る。また、絶縁層ＢＸは、例えば、酸化シリコンから成る。また、半導体層ＳＬは、例えば、単結晶シリコンから成る。また、ゲート電極ＧＥ１は、例えば、多結晶シリコン（具体的には、不純物が導入あるいはイオン注入されたドープドポリシリコン）から成る。また、領域１Ａｎに位置する半導体層ＳＬの厚さは、１０ｎｍ〜２０ｎｍである。さらに、領域１Ａｎに位置する絶縁層ＢＸの厚さは、１０ｎｍ〜２０ｎｍである。一方、ゲート絶縁膜ＧＩ１の詳細については、後述する。
また、図１に示すように、領域１ＳＲｎに位置する半導体基材ＢＭには、この領域１ＳＲｎに位置する絶縁層ＢＸの下面ＢＸＳ２に接するように、ｐ型のウェル領域ＰＷが形成されている。そして、このｐ型のウェル領域ＰＷには、領域１ＳＲｎに位置する絶縁層ＢＸの下面ＢＸＳ２に接するように、ｐ型のグランドプレーン領域ＧＰ１が形成されている。なお、ｐ型のグランドプレーン領域ＧＰ１は、この領域１Ａｎに形成されたｎ型の電界効果トランジスタＱ１ｎのバックゲートＢＧＥ１（図１を参照）として機能する。また、グランドプレーン領域ＧＰ１を構成する不純物の濃度は、ウェル領域ＰＷを構成する不純物の濃度よりも高い。
また、図１に示すように、領域１Ａｎに形成されたｎ型の電界効果トランジスタＱ１ｎを構成するゲート電極ＧＥ１の側壁上には、サイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷは、図１に示すように、ゲート電極ＧＥ１の側壁上に形成されたオフセットスペーサＩＦ３と、このオフセットスペーサＩＦ３を介してゲート電極ＧＥ１の側壁上に形成された絶縁膜ＩＦ４とから成る。ここで、オフセットスペーサＩＦ３は、例えば、酸化シリコンから成る絶縁膜である。また、絶縁膜ＩＦ４は、例えば、窒化シリコンから成る絶縁膜である。また、図１に示すように、領域１Ａｎに位置する半導体層ＳＬのうちのゲート電極ＧＥ１およびオフセットスペーサＩＦ３から露出する表面上には、エピタキシャル成長層ＥＰが形成されている。このエピタキシャル成長層ＥＰは、ゲート電極ＧＥ１およびオフセットスペーサＩＦ３から露出した半導体層ＳＬの表面に対してエピタキシャル成長処理を施すことで形成されたものである。そして、このエピタキシャル成長層ＥＰの一部は、図１に示すように、サイドウォールスペーサＳＷを構成する絶縁膜ＩＦ４で覆われている。
また、図１に示すように、領域１Ａｎに形成された半導体層ＳＬのうちのオフセットスペーサＩＦ３と重なる領域には、エクステンション領域ＥＸ１が形成されている。具体的には、エクステンション領域ＥＸ１は、図１に示すように、ゲート電極ＧＥ１に対して自己整合的に形成されている。なお、このエクステンション領域ＥＸ１は、ある濃度を有する導電型の不純物から成る。領域１Ａｎに形成された電界効果トランジスタＱ１ｎはｎ型の電界効果トランジスタであるため、このエクステンション領域ＥＸ１を構成する不純物は、ｎ型である。また、このエクステンション領域ＥＸ１は、上記した不純物の注入エネルギーを例えば５ｋｅＶ〜２５ｋｅＶとし、また、上記した不純物のドーズ量を例えば１×１０１４ｃｍ−２程度とした注入条件により形成された領域である。
また、図１に示すように、領域１Ａｎに形成された半導体層ＳＬのうちのエピタキシャル成長層ＥＰと重なる領域（すなわち、オフセットスペーサＩＦ３と重ならない領域）と、このエピタキシャル成長層ＥＰには、拡散層ＳＤ１が形成されている。なお、拡散層ＳＤ１を構成する不純物の極性は、エクステンション領域ＥＸ１を構成する不純物の極性と、同じである。すなわち、拡散層ＳＤ１を構成する不純物は、ｎ型である。また、この拡散層ＳＤ１は、上記したエクステンション領域ＥＸ１を構成する不純物の濃度よりも濃度を有する導電型の不純物から成る。具体的には、拡散領域ＳＤ１は、上記した不純物の注入エネルギーを例えば５ｋｅＶ〜２５ｋｅＶとし、また、上記した不純物のドーズ量を例えば１×１０１５ｃｍ−２程度とした注入条件により形成された領域である。そして、領域１Ａｎに形成されたｎ型の電界効果トランジスタＱ１ｎを構成するソースまたはドレインとなる半導体領域ＳＤＲ１は、上記したエクステンション領域ＥＸ１と、この拡散層ＳＤ１とから成る。
また、上記したｐ型のウェル領域ＰＷは、図１に示すように、領域１Ａｎに形成されたｎ型の電界効果トランジスタＱ１ｎにバックゲート電圧Ｖｂｇ２（図２を参照）を供給するための領域１ＴＡｎにも形成されている。すなわち、ｐ型のウェル領域ＰＷは、この２つの領域１Ａｎ、１ＴＡｎを含む領域１ＳＲｎに形成されている。また、上記したｐ型のグランドプレーン領域ＧＰ１は、図１に示すように、この領域１ＴＡｎに位置するｐ型のウェル領域ＰＷ内にも形成されている。なお、図１に示すように、領域１ＴＡｎには、半導体層ＳＬおよび絶縁層ＢＸは、形成されていない。一方、図１に示すように、上記したエピタキシャル成長層ＥＰは、領域１ＴＡｎに位置し、かつ、素子分離部ＳＴＩから露出した半導体基材ＢＭの表面上にも形成されている。そして、この領域１ＴＡｎに形成されたエピタキシャル成長層ＥＰには、拡散層ＳＤ２が形成されている。この拡散層ＳＤ２を構成する不純物の極性は、上記した拡散層ＳＤ１を構成する不純物の極性とは異なる。すなわち、拡散層ＳＤ２を構成する不純物は、ｐ型である。また、拡散領域ＳＤ２は、上記した不純物の注入エネルギーを例えば２ｋｅＶ〜２５ｋｅＶとし、また、上記した不純物のドーズ量を例えば１×１０１５ｃｍ−２程度とした注入条件により形成された領域である。
＜本実施の形態の電界効果トランジスタＱ１ｐについて＞
次に、ＳＯＩ領域１ＳＲのうちの領域１ＳＲｐに形成されたｐ型の電界効果トランジスタＱ１ｐについて、説明する。
図１に示すように、ＳＯＩ領域１ＳＲに形成されたｐ型の電界効果トランジスタＱ１ｐは、領域１Ａｎに形成されたｎ型の電界効果トランジスタＱ１ｎと同様に、領域１Ａｐに位置する半導体基材ＢＭと、この領域１Ａｐに位置する半導体基材ＢＭ上に形成された絶縁層ＢＸと、この領域１Ａｐに位置する絶縁層ＢＸ上に形成された半導体層ＳＬと、この領域１Ａｐに位置する半導体層ＳＬ上にゲート絶縁膜ＧＩ２を介して形成されたゲート電極ＧＥ２とを有している。なお、領域１Ａｐに形成されたｐ型の電界効果トランジスタＱ１ｐをそれぞれ構成する半導体基材ＢＭ、絶縁層ＢＸ、半導体層ＳＬ、およびゲート電極ＧＥ２は、領域１Ａｎに形成されたｎ型の電界効果トランジスタＱ１ｎをそれぞれ構成する半導体基材ＢＭ、絶縁層ＢＸ、半導体層ＳＬ、およびゲート電極ＧＥ１と、それぞれ同じ材料から成る。また、領域１Ａｐに形成されたｐ型の電界効果トランジスタＱ１ｐをそれぞれ構成する絶縁層ＢＸおよび半導体層ＳＬは、領域１Ａｎに形成されたｎ型の電界効果トランジスタＱ１ｎをそれぞれ構成する絶縁層ＢＸおよび半導体層ＳＬと、それぞれ同じ厚さから成る。一方、ゲート絶縁膜ＧＩ２の詳細については、後述する。
また、図１に示すように、領域１ＳＲｐに位置する半導体基材ＢＭには、この領域１ＳＲｐに位置する絶縁層ＢＸの下面ＢＸＳ２に接するように、ｎ型のウェル領域ＮＷが形成されている。そして、このｎ型のウェル領域ＮＷには、領域１ＳＲｐに位置する絶縁層ＢＸの下面ＢＸＳ２に接するように、ｎ型のグランドプレーン領域ＧＰ２が形成されている。なお、ｎ型のグランドプレーン領域ＧＰ２は、この領域１Ａｐに形成されたｐ型の電界効果トランジスタＱ１ｐのバックゲートＢＧＥ２（図１を参照）として機能する。また、グランドプレーン領域ＧＰ２を構成する不純物の濃度は、ウェル領域ＮＷを構成する不純物の濃度よりも高い。
また、図１に示すように、領域１Ａｐに形成されたｐ型の電界効果トランジスタＱ１ｐを構成するゲート電極ＧＥ２の側壁上には、領域１Ａｎに形成されたｎ型の電界効果トランジスタＱ１ｎと同様に、サイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷは、図１に示すように、ゲート電極ＧＥ２の側壁上に形成されたオフセットスペーサＩＦ３と、このオフセットスペーサＩＦ３を介してゲート電極ＧＥ２の側壁上に形成された絶縁膜ＩＦ４とから成る。なお、領域１Ａｐに形成されたｐ型の電界効果トランジスタＱ１ｐをそれぞれ構成するオフセットスペーサＩＦ３および絶縁膜ＩＦ４は、領域１Ａｎに形成されたｎ型の電界効果トランジスタＱ１ｎをそれぞれ構成するオフセットスペーサＩＦ３および絶縁膜ＩＦ４と、それぞれ同じ材料から成る。また、図１に示すように、領域１Ａｐに位置する半導体層ＳＬのうちのゲート電極ＧＥ２およびオフセットスペーサＩＦ３から露出する表面上には、エピタキシャル成長層ＥＰが形成されている。このエピタキシャル成長層ＥＰは、ゲート電極ＧＥ２およびオフセットスペーサＩＦ３から露出した半導体層ＳＬの表面に対してエピタキシャル成長処理を施すことで形成されたものである。そして、このエピタキシャル成長層ＥＰの一部は、図１に示すように、サイドウォールスペーサＳＷを構成する絶縁膜ＩＦ４で覆われている。
また、図１に示すように、領域１Ａｐに形成された半導体層ＳＬのうちのオフセットスペーサＩＦ３と重なる領域には、エクステンション領域ＥＸ２が形成されている。具体的には、エクステンション領域ＥＸ２は、図１に示すように、ゲート電極ＧＥ２に対して自己整合的に形成されている。なお、このエクステンション領域ＥＸ２は、ある濃度を有する導電型の不純物から成る。領域１Ａｐに形成された電界効果トランジスタＱ１ｐはｐ型の電界効果トランジスタであるため、このエクステンション領域ＥＸ２を構成する不純物は、ｐ型である。また、このエクステンション領域ＥＸ２は、上記した不純物の注入エネルギーを例えば５ｋｅＶ〜２５ｋｅＶとし、また、上記した不純物のドーズ量を例えば１×１０１４ｃｍ−２程度とした注入条件により形成された領域である。
また、図１に示すように、領域１Ａｐに形成された半導体層ＳＬのうちのエピタキシャル成長層ＥＰと重なる領域（すなわち、オフセットスペーサＩＦ３と重ならない領域）と、このエピタキシャル成長層ＥＰには、拡散層ＳＤ２が形成されている。なお、拡散層ＳＤ２を構成する不純物の極性は、エクステンション領域ＥＸ２を構成する不純物の極性と、同じである。すなわち、拡散層ＳＤ２を構成する不純物は、ｐ型である。また、この拡散層ＳＤ２は、上記したエクステンション領域ＥＸ２を構成する不純物の濃度よりも高い濃度を有する導電型の不純物から成る。具体的には、拡散領域ＳＤ２は、上記した不純物の注入エネルギーを例えば２ｋｅＶ〜２５ｋｅＶとし、また、上記した不純物のドーズ量を例えば１×１０１５ｃｍ−２程度とした注入条件により形成された領域である。そして、領域１Ａｐに形成されたｐ型の電界効果トランジスタＱ１ｐを構成するソースまたはドレインとなる半導体領域ＳＤＲ２は、上記したエクステンション領域ＥＸ２と、この拡散層ＳＤ２とから成る。
また、上記したｎ型のウェル領域ＮＷは、図１に示すように、領域１Ａｐに形成されたｎ型の電界効果トランジスタＱ１ｐにバックゲート電圧Ｖｂｇ１（図２を参照）を供給するための領域１ＴＡｐにも形成されている。すなわち、ｎ型のウェル領域ＮＷは、この２つの領域１Ａｐ、１ＴＡｐを含む領域１ＳＲｐに形成されている。また、上記したｎ型のグランドプレーン領域ＧＰ２は、図１に示すように、この領域１ＴＡｐに位置するｎ型のウェル領域ＮＷ内にも形成されている。なお、図１に示すように、領域１ＴＡｐには、半導体層ＳＬおよび絶縁層ＢＸは、形成されていない。一方、図１に示すように、上記したエピタキシャル成長層ＥＰは、領域１ＴＡｐに位置し、かつ、素子分離部ＳＴＩから露出した半導体基材ＢＭの表面上にも形成されている。そして、この領域１ＴＡｐに形成されたエピタキシャル成長層ＥＰには、拡散層ＳＤ１が形成されている。この拡散層ＳＤ１を構成する不純物の極性は、上記した拡散層ＳＤ２を構成する不純物の極性とは異なる。すなわち、拡散層ＳＤ１を構成する不純物は、ｎ型である。また、拡散領域ＳＤ１は、上記した不純物の注入エネルギーを例えば５ｋｅＶ〜２５ｋｅＶとし、また、上記した不純物のドーズ量を例えば１×１０１５ｃｍ−２程度とした注入条件により形成された領域である。
＜本実施の形態の電界効果トランジスタＱ２ｎについて＞
次に、バルク領域２ＢＲのうちの領域２ＢＲｎに形成されたｎ型の電界効果トランジスタＱ２ｎについて、説明する。
図１に示すように、バルク領域２ＢＲに形成されたｎ型の電界効果トランジスタＱ２ｎは、領域２Ａｎに位置する半導体基材ＢＭと、この領域２Ａｎに位置する半導体基材ＢＭ上にゲート絶縁膜ＧＩ３を介して形成されたゲート電極ＧＥ３とを有している。なお、領域２Ａｎに形成されたｎ型の電界効果トランジスタＱ２ｎをそれぞれ構成する半導体基材ＢＭおよびゲート電極ＧＥ３は、領域１Ａｎに形成されたｎ型の電界効果トランジスタＱ１ｎをそれぞれ構成する半導体基材ＢＭおよびゲート電極ＧＥ１と、それぞれ同じ材料から成る。一方、ゲート絶縁膜ＧＩ３の詳細については、後述する。
また、図１に示すように、領域２ＢＲｎ（すなわち、領域２Ａｎ）に位置する半導体基材ＢＭには、この領域２ＢＲｎに位置するゲート絶縁膜ＧＩ３の下面ＧＩＳに接するように、ｐ型のウェル領域ＰＷが形成されている。
また、図１に示すように、領域２Ａｎに形成されたｎ型の電界効果トランジスタＱ２ｎを構成するゲート電極ＧＥ３の側壁上には、領域１Ａｎに形成されたｎ型の電界効果トランジスタＱ１ｎと同様に、サイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷは、図１に示すように、ゲート電極ＧＥ３の側壁上に形成されたオフセットスペーサＩＦ３と、このオフセットスペーサＩＦ３を介してゲート電極ＧＥ３の側壁上に形成された絶縁膜ＩＦ４とから成る。なお、領域２Ａｎに形成されたｎ型の電界効果トランジスタＱ２ｎをそれぞれ構成するオフセットスペーサＩＦ３および絶縁膜ＩＦ４は、領域１Ａｎに形成されたｎ型の電界効果トランジスタＱ１ｎをそれぞれ構成するオフセットスペーサＩＦ３および絶縁膜ＩＦ４と、それぞれ同じ材料から成る。また、本実施の形態では、図１に示すように、領域２Ａｎに位置する半導体基材ＢＭのうちのゲート電極ＧＥ３およびサイドウォールスペーサＳＷから露出する表面上には、エピタキシャル成長層が形成されていない場合について説明するが、ＳＯＩ領域１ＳＲに形成された各電界効果トランジスタＱ１ｎ、Ｑ１ｐと同様に、ゲート電極ＧＥ３およびサイドウォールスペーサＳＷから露出した半導体基材ＢＭの表面にも、エピタキシャル成長層を形成してもよい。
また、図１に示すように、領域２Ａｎに形成された半導体基材ＢＭ（すなわち、領域２Ａｎに形成されたウェル領域ＰＷ）のうちのサイドウォールスペーサＳＷと重なる領域には、エクステンション領域ＥＸ３が形成されている。具体的には、エクステンション領域ＥＸ３は、図１に示すように、ゲート電極ＧＥ３に対して自己整合的に形成されている。なお、このエクステンション領域ＥＸ３は、ある濃度を有する導電型の不純物から成る。領域２Ａｎに形成された電界効果トランジスタＱ２ｎはｎ型の電界効果トランジスタであるため、このエクステンション領域ＥＸ３を構成する不純物は、ｎ型である。また、このエクステンション領域ＥＸ３は、上記した不純物の注入エネルギーを例えば５ｋｅＶ〜５０ｋｅＶとし、また、上記した不純物のドーズ量を例えば１×１０１４ｃｍ−２程度とした注入条件により形成された領域である。
また、図１に示すように、領域２Ａｎに形成された半導体基材ＢＭのうちのサイドウォールスペーサＳＷと重ならない領域には、拡散層ＳＤ３が形成されている。具体的には、拡散層ＳＤ３は、図１に示すように、ゲート電極ＧＥ３の側壁上に形成されたサイドウォールスペーサＳＷに対して自己整合的に形成されている。なお、拡散層ＳＤ３を構成する不純物の極性は、エクステンション領域ＥＸ３を構成する不純物の極性と、同じである。すなわち、拡散層ＳＤ３を構成する不純物は、ｎ型である。また、この拡散層ＳＤ３は、上記したエクステンション領域ＥＸ３を構成する不純物の濃度よりも高い濃度を有する導電型の不純物から成る。具体的には、拡散領域ＳＤ３は、上記した不純物の注入エネルギーを例えば５ｋｅＶ〜２５ｋｅＶとし、また、上記した不純物のドーズ量を例えば１×１０１５ｃｍ−２程度とした注入条件により形成された領域である。そして、領域２Ａｎに形成されたｎ型の電界効果トランジスタＱ２ｎを構成するソースまたはドレインとなる半導体領域ＳＤＲ３は、上記したエクステンション領域ＥＸ３と、この拡散層ＳＤ３とから成る。
＜本実施の形態の電界効果トランジスタＱ２ｐについて＞
次に、バルク領域２ＢＲのうちの領域２ＢＲｐに形成されたｐ型の電界効果トランジスタＱ２ｐについて、説明する。
図１に示すように、バルク領域２ＢＲに形成されたｐ型の電界効果トランジスタＱ２ｐは、領域２Ａｐに位置する半導体基材ＢＭと、この領域２Ａｐに位置する半導体基材ＢＭ上にゲート絶縁膜ＧＩ４を介して形成されたゲート電極ＧＥ４とを有している。なお、領域２Ａｐに形成されたｐ型の電界効果トランジスタＱ２ｐをそれぞれ構成する半導体基材ＢＭおよびゲート電極ＧＥ４は、領域２Ａｎに形成されたｎ型の電界効果トランジスタＱ２ｎをそれぞれ構成する半導体基材ＢＭおよびゲート電極ＧＥ３と、それぞれ同じ材料から成る。一方、ゲート絶縁膜ＧＩ４の詳細については、後述する。
また、図１に示すように、領域２ＢＲｐ（すなわち、領域２Ａｐ）に位置する半導体基材ＢＭには、この領域２ＢＲｐに位置するゲート絶縁膜ＧＩ３の下面ＧＩＳに接するように、ｎ型のウェル領域ＮＷが形成されている。
また、図１に示すように、領域２Ａｐに形成されたｐ型の電界効果トランジスタＱ２ｐを構成するゲート電極ＧＥ４の側壁上には、領域２Ａｎに形成されたｎ型の電界効果トランジスタＱ２ｎと同様に、サイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷは、図１に示すように、ゲート電極ＧＥ４の側壁上に形成されたオフセットスペーサＩＦ３と、このオフセットスペーサＩＦ３を介してゲート電極ＧＥ４の側壁上に形成された絶縁膜ＩＦ４とから成る。なお、領域２Ａｐに形成されたｐ型の電界効果トランジスタＱ２ｐをそれぞれ構成するオフセットスペーサＩＦ３および絶縁膜ＩＦ４は、領域２Ａｎに形成されたｎ型の電界効果トランジスタＱ２ｎをそれぞれ構成するオフセットスペーサＩＦ３および絶縁膜ＩＦ４と、それぞれ同じ材料から成る。また、本実施の形態では、図１に示すように、領域２Ａｐに位置する半導体基材ＢＭのうちのゲート電極ＧＥ４およびサイドウォールスペーサＳＷから露出する表面上には、エピタキシャル成長層が形成されていない場合について説明するが、ＳＯＩ領域１ＳＲに形成された各電界効果トランジスタＱ１ｎ、Ｑ１ｐと同様に、ゲート電極ＧＥ４およびサイドウォールスペーサＳＷから露出した半導体基材ＢＭの表面にも、エピタキシャル成長層を形成してもよい。
また、図１に示すように、領域２Ａｐに形成された半導体基材ＢＭ（すなわち、領域２Ａｐに形成されたウェル領域ＮＷ）のうちのサイドウォールスペーサＳＷと重なる領域には、エクステンション領域ＥＸ４が形成されている。具体的には、エクステンション領域ＥＸ４は、図１に示すように、ゲート電極ＧＥ４に対して自己整合的に形成されている。なお、このエクステンション領域ＥＸ４は、ある濃度を有する導電型の不純物から成る。領域２Ａｐに形成された電界効果トランジスタＱ２ｐはｐ型の電界効果トランジスタであるため、このエクステンション領域ＥＸ４を構成する不純物は、ｐ型である。また、このエクステンション領域ＥＸ４は、上記した不純物の注入エネルギーを例えば５ｋｅＶ〜３０ｋｅＶとし、また、上記した不純物のドーズ量を例えば１×１０１４ｃｍ−２程度とした注入条件により形成された領域である。
また、図１に示すように、領域２Ａｐに形成された半導体基材ＢＭのうちのサイドウォールスペーサＳＷと重ならない領域には、拡散層ＳＤ４が形成されている。具体的には、拡散層ＳＤ４は、図１に示すように、ゲート電極ＧＥ４の側壁上に形成されたサイドウォールスペーサＳＷに対して自己整合的に形成されている。なお、拡散層ＳＤ４を構成する不純物の極性は、エクステンション領域ＥＸ４を構成する不純物の極性と、同じである。すなわち、拡散層ＳＤ４を構成する不純物は、ｐ型である。また、この拡散層ＳＤ４は、上記したエクステンション領域ＥＸ４を構成する不純物の濃度よりも高い濃度を有する導電型の不純物から成る。具体的には、拡散領域ＳＤ４は、上記した不純物の注入エネルギーを例えば２ｋｅＶ〜２５ｋｅＶとし、また、上記した不純物のドーズ量を例えば１×１０１５ｃｍ−２程度とした注入条件により形成された領域である。そして、領域２Ａｐに形成されたｐ型の電界効果トランジスタＱ２ｐを構成するソースまたはドレインとなる半導体領域ＳＤＲ４は、上記したエクステンション領域ＥＸ４と、この拡散層ＳＤ４とから成る。
そして、図１に示すように、各領域１Ａｎ、１Ａｐ、２Ａｎ、２Ａｐに形成された各電界効果トランジスタＱ１ｎ、Ｑ１ｐ、Ｑ２ｎ、Ｑ２ｐを構成するゲート電極ＧＥ１、ＧＥ２、ＧＥ３、ＧＥ４と、各ゲート電極ＧＥ１、ＧＥ２、ＧＥ３、ＧＥ４の側壁上に形成されたサイドウォールスペーサＳＷと、各領域１Ａｎ、１Ａｐ、１ＴＡｎ、１ＴＡｐに形成されたエピタキシャル成長層ＥＰ（すなわち、拡散層ＳＤ１、ＳＤ２）と、バルク領域２ＢＲに位置し、かつ、このバルク領域２ＢＲに形成された各ゲート電極ＧＥ３、ＧＥ４とから露出する半導体基材ＢＭの表面は、層間絶縁膜ＩＬ１で覆われている。なお、この層間絶縁膜ＩＬ１は、例えば、酸化シリコンから成る。また、層間絶縁膜ＩＬ１は、ＣＶＤ法により形成される。
また、この層間絶縁膜ＩＬ１には、図１に示すように、層間絶縁膜ＩＬ１の表面から各エピタキシャル成長層ＥＰおよび各拡散層ＳＤ３、ＳＤ４に達するコントタクトホールＣＨが形成されている。そして、各コンタクトホールＣＨの内部には、図１に示すように、コンタクトプラグＰＧが形成されている。なお、このコンタクトプラグＰＧは、例えば、タングステン（Ｗ）のような導電性部材から成る。また、各エピタキシャル成長層ＥＰのうち、各コンタクトプラグＰＧが接触する部分にシリサイド層を形成しておき、このシリサイド層を介してコンタクトプラグＰＧをエピタキシャル成長層ＥＰと電気的に接続してもよい。さらに、図示しないが、上記したコンタクトホールＣＨおよびコンタクトプラグＰＧのそれぞれは、各ゲート電極ＧＥ１、ＧＥ２、ＧＥ３、ＧＥ４上にも形成されている。
そして、層間絶縁膜ＩＬ１の表面上には、図１に示すように、配線層Ｍ１に形成された複数の配線ＷＬ１を覆う層間絶縁膜ＩＬ２が、形成されている。複数の配線ＷＬ１は、複数のコンタクトプラグＰＧを介して、複数のエピタキシャル成長層ＥＰと、それぞれ電気的に接続されている。なお、図示しないが、上記の配線層Ｍ１と層間絶縁膜ＩＬ２は、層間絶縁膜ＩＬ１上において交互に積層されている。すなわち、配線層Ｍ１と層間絶縁膜ＩＬ２は、コンタクト層間絶縁層である層間絶縁膜ＩＬ１上に形成された、多層配線層を構成する部材である。
＜本実施の形態の各ゲート絶縁膜ＧＩ１、ＧＩ２、ＧＩ３、ＧＩ４について＞
次に、各電界効果トランジスタＱ１ｎ、Ｑ１ｐ、Ｑ２ｎ、Ｑ２ｐを構成する各ゲート絶縁膜ＧＩ１、ＧＩ２、ＧＩ３、ＧＩ４の詳細について、説明する。
まず、ＳＯＩ領域１ＳＲである領域１Ａｎに形成されたｎ型の電界効果トランジスタＱ１ｎを構成するゲート絶縁膜ＧＩ１は、酸化シリコンから成る絶縁膜ＩＦ１に、ハフニウム（Ｈｆ）が添加された絶縁膜である。なお、このゲート絶縁膜ＧＩ１を構成する絶縁膜ＩＦ１には、アルミニウム（Ａｌ）は添加されていない。また、ＳＯＩ領域１ＳＲである領域１Ａｐに形成されたｐ型の電界効果トランジスタＱ１ｐを構成するゲート絶縁膜ＧＩ２は、酸化シリコンから成る絶縁膜ＩＦ１に、アルミニウム（Ａｌ）が添加された絶縁膜である。なお、このゲート絶縁膜ＧＩ２を構成する絶縁膜ＩＦ１には、ハフニウム（Ｈｆ）は添加されていない。また、バルク領域２ＢＲである領域２Ａｎに形成されたｎ型の電界効果トランジスタＱ２ｎを構成するゲート絶縁膜ＧＩ３は、酸化シリコンから成る絶縁膜ＩＦ２に、アルミニウム（Ａｌ）が添加された絶縁膜である。なお、本実施の形態では、このゲート絶縁膜ＧＩ３を構成する絶縁膜ＩＦ２には、ハフニウム（Ｈｆ）は添加されていない。さらに、バルク領域２ＢＲである領域２Ａｐに形成されたｐ型の電界効果トランジスタＱ２ｐを構成するゲート絶縁膜ＧＩ４は、酸化シリコンから成る絶縁膜ＩＦ２に、ハフニウム（Ｈｆ）が添加された絶縁膜である。なお、本実施の形態では、このゲート絶縁膜ＧＩ４を構成する絶縁膜ＩＦ２には、アルミニウム（Ａｌ）は添加されていない。
また、図１に示すように、バルク領域２ＢＲに形成された各ゲート絶縁膜ＧＩ３、ＧＩ４の厚さは、ＳＯＩ領域１ＳＲに形成された各ゲート絶縁膜ＧＩ１、ＧＩ２の厚さよりも大きい。本実施の形態では、ＳＯＩ領域１ＳＲに形成された各ゲート絶縁膜ＧＩ１、ＧＩ２の厚さは、例えば１．５ｎｍ〜３．０ｎｍである。一方、バルク領域２ＢＲに形成された各ゲート絶縁膜ＧＩ３、ＧＩ４の厚さは、例えば６．０ｎｍ〜１０．０ｎｍである。
なお、各ゲート絶縁膜ＧＩ１、ＧＩ２、ＧＩ３、ＧＩ４の具体的な製造方法については後述するが、各ゲート絶縁膜ＧＩ１、ＧＩ２、ＧＩ３、ＧＩ４は、ハフニウム（Ｈｆ）あるいはアルミニウム（Ａｌ）を、対応する絶縁膜ＩＦ１、ＩＦ２の表面（上面）のほぼ全面に堆積することで形成される。そのため、図１では便宜上、各ゲート絶縁膜ＧＩ１、ＧＩ２、ＧＩ３、ＧＩ４は、対応する絶縁膜ＩＦ１、ＩＦ２上にハフニウム（Ｈｆ）から成る金属膜ＨＫ１あるいはアルミニウム（Ａｌ）からなる金属膜ＨＫ２が形成（堆積）された積層構造として図示している。
＜本発明者が検討した結果について＞
次に、本発明者の検討により明らかとなった、ｎ型の電界効果トランジスタの閾値電圧と、このｎ型の電界効果トランジスタを構成するゲート絶縁膜に添加するアルミニウム（Ｈｆ）およびハフニウム（Ｈｆ）のそれぞれの添加量との関係と、ｐ型の電界効果トランジスタの閾値電圧と、このｐ型の電界効果トランジスタを構成するゲート絶縁膜に添加するハフニウム（Ｈｆ）およびアルミニウム（Ｈｆ）のそれぞれの添加量との関係を、図３および図４を用いて説明する。なお、図３は、ゲート絶縁膜にアルミニウム（Ａｌ）およびハフニウム（Ｈｆ）のそれぞれを添加した場合の、アルミニウム（Ａｌ）およびハフニウム（Ｈｆ）の総原子数に対するアルミニウム（Ａｌ）の原子数の割合と、ｎ型の電界効果トランジスタの閾値電圧との関係を示すグラフである。また、図４は、ゲート絶縁膜にアルミニウム（Ａｌ）およびハフニウム（Ｈｆ）のそれぞれを添加した場合の、アルミニウム（Ａｌ）およびハフニウム（Ｈｆ）の総原子数に対するハフニウム（Ｈｆ）の原子数の割合と、ｐ型の電界効果トランジスタの閾値電圧との関係を示すグラフである。
まず、図３に示すように、ｎ型の電界効果トランジスタでは、ゲート絶縁膜に、アルミニウム（Ａｌ）とハフニウム（Ｈｆ）の両方を添加した場合、アルミニウム（Ａｌ）およびハフニウム（Ｈｆ）の総原子数に対するハフニウム（Ｈｆ）の原子数の割合（すなわち、ハフニウムの濃度）がアルミニウム（Ａｌ）の原子数の割合（すなわち、アルミニウムの濃度）よりも大きい程、このｎ型の電界効果トランジスタの閾値電圧は、低くなる。すなわち、ｎ型の電界効果トランジスタでは、図３に示すように、ゲート絶縁膜に添加するアルミニウム（Ａｌ）の添加量が少ない程、このｎ型の電界効果トランジスタの閾値電圧は、低くなる。
一方、図４に示すように、ｎ型の電界効果トランジスタでは、ゲート絶縁膜に、アルミニウム（Ａｌ）とハフニウム（Ｈｆ）の両方を添加した場合、アルミニウム（Ａｌ）およびハフニウム（Ｈｆ）の総原子数に対するアルミニウム（Ａｌ）の原子数の割合（すなわち、アルミニウムの濃度）がハフニウム（Ｈｆ）の原子数の割合（すなわち、ハフニウムの濃度）よりも大きい程、このｎ型の電界効果トランジスタの閾値電圧は、低くなる。すなわち、ｐ型の電界効果トランジスタでは、図４に示すように、ゲート絶縁膜に添加するハフニウム（Ｈｆ）の添加量が少ない程、このｎ型の電界効果トランジスタの閾値電圧は、低くなる。
＜本実施の形態の半導体装置ＳＭＤ１による効果について＞
上記のように、本実施の形態では、ＳＯＩ領域１ＳＲである領域１Ａｎに形成されたｎ型の電界効果トランジスタＱ１ｎを構成するゲート絶縁膜ＧＩ１として、酸化シリコンから成る絶縁膜ＩＦ１に、アルミニウム（Ａｌ）は添加されずに、ハフニウム（Ｈｆ）が添加（堆積）された絶縁膜（所謂、高誘電率絶縁膜）を用いている。そして、図１に示すように、上記した高誘電率絶縁膜であるゲート絶縁膜ＧＩ１を介して、ＳＯＩ領域１ＳＲである領域１Ａｎに位置する半導体層ＳＬ上に、ｎ型の電界効果トランジスタＱ１ｎを構成するゲート電極ＧＥ１を形成している。そのため、図３に示すように、領域１Ａｎに形成されたｎ型の電界効果トランジスタＱ１ｎの閾値電圧を低くすることができる。この結果、この領域１Ａｎに形成されたｎ型の電界効果トランジスタＱ１ｎの駆動電圧を小さくできる（すなわち、消費電力を低減できる）。言い換えると、この領域１Ａｎに形成されたｎ型の電界効果トランジスタＱ１ｎの動作速度を、向上させることができる。
また、本実施の形態では、ＳＯＩ領域１ＳＲである領域１Ａｐに形成されたｐ型の電界効果トランジスタＱ１ｐを構成するゲート絶縁膜ＧＩ２として、酸化シリコンから成る絶縁膜ＩＦ１に、ハフニウム（Ｈｆ）は添加されずに、アルミニウム（Ａｌ）が添加（堆積）された絶縁膜（所謂、高誘電率絶縁膜）を用いている。そして、図１に示すように、上記した高誘電率絶縁膜であるゲート絶縁膜ＧＩ２を介して、ＳＯＩ領域１ＳＲである領域１Ａｐに位置する半導体層ＳＬ上に、ｐ型の電界効果トランジスタＱ１ｐを構成するゲート電極ＧＥ２を形成している。そのため、図４に示すように、領域１Ａｐに形成されたｐ型の電界効果トランジスタＱ１ｐの閾値電圧を低くすることができる。この結果、この領域１Ａｐに形成されたｐ型の電界効果トランジスタＱ１ｐの駆動電圧を小さくできる（すなわち、消費電力を低減できる）。言い換えると、この領域１Ａｐに形成されたｐ型の電界効果トランジスタＱ１ｐの動作速度を、向上させることができる。なお、上記したＮＢＴＩは、電圧または温度といったストレスをｐチャネル型の電界効果トランジスタに加えると、その時間経過に伴って、この電界効果トランジスタの閾値電圧が変動する現象である。そして、このＮＢＴＩは、ｐ型の電界効果トランジスタに印加する電圧値が高いほど、顕著となる。一方、上記したように、近年では半導体装置の更なる低消費電力化が要求されている。そのため、特に低消費電力対策が求められる半導体装置においては、本実施の形態のように、ＳＯＩ領域１ＳＲである領域１Ａｐに形成されたｐ型の電界効果トランジスタＱ１ｐを構成するゲート絶縁膜ＧＩ２として、酸化シリコンから成る絶縁膜ＩＦ１に、ハフニウム（Ｈｆ）は添加されずに、アルミニウム（Ａｌ）が添加（堆積）された絶縁膜を用いることが好ましい。
さらに、上記のように、本実施の形態では、ＳＯＩ領域１ＳＲである領域１Ａｎに形成されたｎ型の電界効果トランジスタＱ１ｎを構成するゲート絶縁膜ＧＩ１として、酸化シリコンから成る絶縁膜ＩＦ１に、アルミニウム（Ａｌ）は添加されずに、ハフニウム（Ｈｆ）が添加（堆積）された絶縁膜を用いる一方、ＳＯＩ領域１ＳＲである領域１Ａｐに形成されたｐ型の電界効果トランジスタＱ１ｐを構成するゲート絶縁膜ＧＩ２として、酸化シリコンから成る絶縁膜ＩＦ１に、ハフニウム（Ｈｆ）は添加されずに、アルミニウム（Ａｌ）が添加（堆積）された絶縁膜を用いている。そのため、ｎ型の電界効果トランジスタＱ１ｎとｐ型の電界効果トランジスタＱ１ｐから成るＳＲＡＭ回路の駆動電圧を小さくできる（すなわち、消費電力を低減できる）。言い換えると、上記ＳＲＡＭ回路の動作速度を、向上させることができる。
なお、本実施の形態では、バルク領域２ＢＲである領域２Ａｎに形成されたｎ型の電界効果トランジスタＱ２ｎを構成するゲート絶縁膜ＧＩ３として、酸化シリコンから成る絶縁膜ＩＦ２に、少なくともアルミニウム（Ａｌ）が添加（堆積）された絶縁膜を用いている。また、本実施の形態では、バルク領域２ＢＲである領域２Ａｐに形成されたｐ型の電界効果トランジスタＱ２ｐを構成するゲート絶縁膜ＧＩ４として、酸化シリコンから成る絶縁膜ＩＦ２に、少なくともハフニウム（Ｈｆ）が添加（堆積）された絶縁膜を用いている。そのため、領域２Ａｎに形成されたｎ型の電界効果トランジスタＱ２ｎの閾値電圧は、領域１Ａｎに形成されたｎ型の電界効果トランジスタＱ１ｎの閾値電圧よりも高い。同様に、領域２Ａｐに形成されたｐ型の電界効果トランジスタＱ２ｎの閾値電圧は、領域１Ａｐに形成されたｐ型の電界効果トランジスタＱ１ｐの閾値電圧よりも高い。すなわち、本実施の形態では、バルク領域２ＢＲに形成された各電界効果トランジスタＱ２ｎ、Ｑ２ｐの閾値電圧を、ＳＯＩ領域１ＳＲに形成された各電界効果トランジスタＱ１ｎ、Ｑ１ｐの閾値電圧よりも高くしている。
ここで、上記のように、バルク領域２ＢＲに形成されたｎ型の電界効果トランジスタＱ２ｎおよびｐ型の電界効果トランジスタＱ２ｐのそれぞれは、その駆動電圧が、ＳＯＩ領域１ＳＲに形成されたｎ型の電界効果トランジスタＱ１ｎおよびｐ型の電界効果トランジスタＱ１ｐのそれぞれから成るＳＲＡＭ回路の駆動電圧よりも高い周辺回路を構成する電界効果トランジスタである。また、ＳＯＩ領域１ＳＲに形成された各電界効果トランジスタＱ１ｎ、Ｑ１ｐのように、バックゲートＢＧＥ１、ＢＧＥ２として機能するグランドプレーン領域ＧＰ１、ＧＰ２を有していない。そのため、このバルク領域２ＢＲに形成されたｎ型の電界効果トランジスタＱ２ｎおよびｐ型の電界効果トランジスタＱ２ｐのそれぞれの閾値電圧を低くすると、このバルク領域２ＢＲに形成された各電界効果トランジスタＱ２ｎ、Ｑ２ｐを構成するソースとドレインとの間でリーク電流（サブスレショルド・リーク電流）が発生する恐れがある。また、本実施の形態では、ＳＯＩ領域１ＳＲに形成された各電界効果トランジスタＱ１ｎ、Ｑ１ｐを構成する絶縁層ＢＸの厚さが、１０ｎｍ〜２０ｎｍと薄い。そのため、もし周辺回路の駆動電圧と同じような駆動電圧をこの各電界効果トランジスタＱ１ｎ、Ｑ１ｐに採用すると、このＳＯＩ領域１ＳＲに形成された絶縁層ＢＸが破壊される恐れがある（所謂、Time Dependent Dielectric Breakdown：ＴＤＤＢ）。
しかしながら、本実施の形態では、図１に示すように、ＳＯＩ領域１ＳＲに形成された各電界効果トランジスタＱ１ｎ、Ｑ１ｐは、絶縁層ＢＸの下面側に、この各電界効果トランジスタＱ１ｎ、Ｑ１ｐのバックゲートＢＧＥ１、ＢＧＥ２として機能するグランドプレーン領域ＧＰ１、ＧＰ２を有している。そのため、たとえ各電界効果トランジスタＱ１ｎ、Ｑ１ｐの閾値電圧を低くしたとしても、この各電界効果トランジスタＱ１ｎ、Ｑ１ｐのソースとドレインとの間でリーク電流（サブスレショルド・リーク電流）が発生するのを抑制することができる。また、ＳＯＩ領域１ＳＲに形成されたｎ型の電界効果トランジスタＱ１ｎおよびｐ型の電界効果トランジスタＱ１ｐのそれぞれから成るＳＲＡＭ回路の駆動電圧を低くすることができるため、この各電界効果トランジスタＱ１ｎ、Ｑ１ｐにおいて上記したＴＤＤＢが発生するのを抑制することもできる。さらに、本実施の形態では、上記のように、バルク領域２ＢＲに形成された各電界効果トランジスタＱ２ｎ、Ｑ２ｐの閾値電圧が、ＳＯＩ領域１ＳＲに形成された各電界効果トランジスタＱ１ｎ、Ｑ１ｐの閾値電圧よりも高い。そのため、このバルク領域２ＢＲに形成された各電界効果トランジスタＱ２ｎ、Ｑ２ｐを構成するソースとドレインとの間でリーク電流（サブスレショルド・リーク電流）が発生するのを抑制することができる。
また、本実施の形態では、ＳＯＩ領域１ＳＲに形成された各ゲート絶縁膜ＧＩ１、ＧＩ２の厚さは、例えば１．５ｎｍ〜３．０ｎｍである一方、バルク領域２ＢＲに形成された各ゲート絶縁膜ＧＩ３、ＧＩ４の厚さは、例えば６．０ｎｍ〜１０．０ｎｍである。すなわち、本実施の形態では、図１に示すように、バルク領域２ＢＲに形成された各電界効果トランジスタＱ２ｎ、Ｑ２ｐを構成するゲート絶縁膜ＧＩ３、ＧＩ４の厚さが、ＳＯＩ領域１ＳＲに形成された各電界効果トランジスタＱ１ｎ、Ｑ１ｐを構成するゲート絶縁膜ＧＩ１、ＧＩ２の厚さよりも大きい。そのため、バルク領域２ＢＲに形成された各電界効果トランジスタＱ２ｎ、Ｑ２ｐの耐圧を確保することができる。すなわち、たとえＳＯＩ領域１ＳＲに形成されたｎ型の電界効果トランジスタＱ１ｎおよびｐ型の電界効果トランジスタＱ１ｐのそれぞれから成るＳＲＡＭ回路の駆動電圧よりも高い駆動電圧を、バルク領域２ＢＲに形成されたｎ型の電界効果トランジスタＱ２ｎおよびｐ型の電界効果トランジスタＱ２ｐのそれぞれから成る周辺回路に採用したとしても、このバルク領域２ＢＲに形成された各電界効果トランジスタＱ２ｎ、Ｑ２ｐのゲート絶縁膜ＧＩ３、ＧＩ４が破壊されるのを抑制することができる。
＜本実施の形態の半導体装置ＳＭＤ１の製造方法について＞
次に、本実施の形態の半導体装置ＳＭＤ１の製造方法について、図５乃至図１５を用いて説明する。なお、図５は、本実施の形態の半導体装置ＳＭＤ１の製造工程を示すプロセスフロー図である。また、図６乃至図１５は、本実施の形態の半導体装置の製造工程中の要部断面図である。
１．基板準備（図５のステップＳ１）
まず、基板ＳＢを準備する。具体的には、本実施の形態では、図６に示すように、少なくとも４つの領域１ＳＲｎ、１ＳＲｐ、２ＢＲｎ、２ＢＲｐを有する基板ＳＢを準備する。なお、ＳＯＩ領域１ＳＲである領域１ＳＲｎは、図６に示すように、後に図１に示すｎ型の電界効果トランジスタＱ１ｎが形成される領域１Ａｎと、領域１Ａｎに形成されるｎ型の電界効果トランジスタＱ１ｎにバックゲート電圧Ｖｂｇ２（図２を参照）を供給するための領域１ＴＡｎを有している。また、ＳＯＩ領域１ＳＲである領域１ＳＲｐは、図６に示すように、後に図１に示すｐ型の電界効果トランジスタＱ１ｐが形成される領域１Ａｐと、領域１Ａｐに形成されるｐ型の電界効果トランジスタＱ１ｐにバックゲート電圧Ｖｂｇ１（図２を参照）を供給するための領域１ＴＡｐを有している。また、バルク領域２ＢＲである領域２ＢＲｎは、後に図１に示すｎ型の電界効果トランジスタＱ２ｎが形成される領域２Ａｎである。さらに、バルク領域２ＢＲである領域２ＢＲｐは、後に図１に示すｐ型の電界効果トランジスタＱ２ｐが形成される領域２Ａｐである。
また、図６に示すように、基板ＳＢは、半導体基材ＢＭと、この半導体基材ＢＭ上に形成された絶縁層ＢＸと、この絶縁層ＢＸ上に形成された半導体層ＳＬとを備えている、所謂ＳＯＩ（Silicon On Insulator）基板である。なお、半導体基材ＢＭは、図６に示すように、上面（表面）ＢＭＳ１およびこの上面ＢＭＳ１とは反対側の下面（裏面）ＢＭＳ２を有しており、絶縁層ＢＸは、この半導体基材ＢＭの上面ＢＭＳ１上に形成されている。また、絶縁層ＢＸは、図６に示すように、上面ＢＸＳ１およびこの上面ＢＸＳ１とは反対側の下面ＢＸＳ２を有しており、半導体層ＳＬは、この絶縁層ＢＸの上面ＢＸＳ１上に形成されている。
また、図６に示すように、基板ＳＢには、半導体層ＳＬおよび絶縁層ＢＸのそれぞれを貫通し、半導体基材ＢＭに達する素子分離部ＳＴＩが形成されており、上記の各領域１Ａｎ、１ＴＡｎ、１Ａｐ、１ＴＡｐ、２Ａｎ、２Ａｐは、この素子分離部ＳＴＩによって互いに分離されている。なお、本実施の形態では、この素子分離部ＳＴＩが基板ＳＢに形成された状態から説明する。
２．バルク領域形成（図５のステップＳ２）
次に、領域１ＴＡｎと、領域１ＴＡｐと、領域２Ａｎと、領域２Ａｐとに位置する半導体層ＳＬを除去する。これにより、領域１ＴＡｎと、領域１ＴＡｐと、領域２Ａｎと、領域２Ａｐとに位置する絶縁層ＢＸが、露出する。
その後、ｎ型の電界効果トランジスタが形成される領域１ＳＲｎおよび領域２ＢＲｎのそれぞれに位置する半導体基材ＢＭに、ｐ型のウェル領域ＰＷを形成する。一方、ｐ型の電界効果トランジスタが形成される領域１ＳＲｐおよび領域２ＢＲｐのそれぞれに位置する半導体基材ＢＭには、ｎ型のウェル領域ＮＷを形成する。なお、ｐ型のウェル領域ＰＷは、例えばボロン（Ｂ）のようなｐ型の不純物を半導体基材ＢＭにイオン注入することで、形成される。一方、ｎ型のウェル領域ＮＷは、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を半導体基材ＢＭにイオン注入することで、形成される。
その後、領域１Ａｎおよび領域１ＴＡｎのそれぞれに形成されたｐ型のウェル領域ＰＷ内に、ｐ型のグランドプレーン領域ＧＰ１を形成する。このとき、領域１Ａｎに形成されるｐ型のグランドプレーン領域ＧＰ１は、図７に示すように、この領域１Ａｎに位置する絶縁層ＢＸの下面ＢＸＳ２に接するように、ｐ型のウェル領域ＰＷ内に形成する。一方、領域１Ａｐおよび領域１ＴＡｐのそれぞれに形成されたｎ型のウェル領域ＮＷ内には、ｎ型のグランドプレーン領域ＧＰ２を形成する。このとき、領域１Ａｐに形成されるｎ型のグランドプレーン領域ＧＰ２は、図７に示すように、この領域１Ａｐに位置する絶縁層ＢＸの下面ＢＸＳ２に接するように、ｎ型のウェル領域ＮＷ内に形成する。なお、ｐ型のグランドプレーン領域ＧＰ１は、例えばボロン（Ｂ）のようなｐ型の不純物をｐ型のウェル領域ＰＷ内にイオン注入することで、形成される。一方、ｎ型のグランドプレーン領域ＧＰ２は、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物をｎ型のウェル領域ＮＷ内にイオン注入することで、形成される。また、ｐ型のグランドプレーン領域ＧＰ１を構成する不純物の濃度は、ｐ型のウェル領域ＰＷを構成する不純物の濃度よりも高い。さらに、ｎ型のグランドプレーン領域ＧＰ２を構成する不純物の濃度は、ｎ型のウェル領域ＮＷを構成する不純物の濃度よりも高い。
その後、領域１ＴＡｎと、領域１ＴＡｐと、領域２Ａｎと、領域２Ａｐとに位置する絶縁層ＢＸを除去する。これにより、領域１ＴＡｎと、領域１ＴＡｐと、領域２Ａｎと、領域２Ａｐとに位置する半導体基材ＢＭが、露出する。具体的には、図７に示すように、領域１ＴＡｎに形成されたｐ型のグランドプレーン領域ＧＰ１と、領域１ＴＡｐに形成されたｎ型のグランドプレーン領域ＧＰ２と、領域２Ａｎに形成されたｐ型のウェル領域ＰＷと、領域２Ａｐに形成されたｎ型のウェル領域ＮＷとが、露出する。
３．絶縁膜形成（図５のステップＳ３）
次に、図８に示すように、領域１Ａｎおよび領域１Ａｐのそれぞれに位置する半導体層ＳＬ上に、酸化シリコンから成る絶縁膜ＩＦ１を形成する。一方、図８に示すように、領域２Ａｎおよび領域２Ａｐのそれぞれに位置する半導体基材ＢＭ上に、酸化シリコンから成る絶縁膜ＩＦ２を形成する。なお、本実施の形態では、図８に示すように、バルク領域２ＢＲである領域２Ａｎおよび領域２Ａｐのそれぞれに形成される絶縁膜ＩＦ２の厚さは、ＳＯＩ領域１ＳＲである領域１Ａｎおよび領域１Ａｐのそれぞれに形成される絶縁膜ＩＦ１の厚さよりも、大きい。
４．アルミニウム添加（図５のステップＳ４）
次に、ＳＯＩ領域１ＳＲで、かつ、図１に示すｐ型の電界効果トランジスタＱ１ｐが形成される領域１Ａｐに形成された絶縁膜ＩＦ１と、バルク領域２ＢＲで、かつ、図１に示すｎ型の電界効果トランジスタＱ２ｎが形成される領域２Ａｎに形成された絶縁膜ＩＦ２に、アルミニウム（Ａｌ）を添加する。
具体的には、まず、図９に示すように、領域１Ａｐに位置する絶縁膜ＩＦ１と領域２Ａｎとに位置する絶縁膜ＩＦ２が露出するように、かつ、領域１Ａｎに位置する絶縁膜ＩＦ１と領域２Ａｐに位置する絶縁膜ＩＦ２とが覆われるように、領域１Ａｎに位置する半導体層ＳＬ上、領域１ＴＡｎに位置する半導体基材ＢＭ上、領域１ＴＡｐに位置する半導体基材ＢＭ上および領域２Ａｐに位置する半導体基材ＢＭ上に、マスクＭＳＫ１を形成する。なお、このマスクＭＳＫ１は、例えばアモルファスシリコンから成る。
次に、領域１Ａｎに位置する半導体層ＳＬ、領域１ＴＡｎに位置する半導体基材ＢＭ、領域１ＴＡｐに位置する半導体基材ＢＭおよび領域２Ａｐに位置する半導体基材ＢＭをマスクＭＳＫ１で覆った状態で、図１０に示すように半導体基材ＢＭの上面ＢＭＳ１側から、領域１Ａｎに位置するマスクＭＳＫ１上、領域１Ａｐに位置する絶縁膜ＩＦ１上、領域２Ａｎに位置する絶縁膜ＩＦ２上および領域２Ａｐに位置するマスクＭＳＫ１上に、アルミニウム（Ａｌ）ＨＫ２００を堆積させる。すなわち、アルミニウム（Ａｌ）ＨＫ２００を、各絶縁膜ＩＦ１、ＩＦ２に添加する。なお、本実施の形態では、例えばスパッタリング法により、アルミニウム（Ａｌ）ＨＫ２００を各絶縁膜ＩＦ１、ＩＦ２に添加する。これにより、図１０に示すように、各領域１Ａｎ、１ＴＡｎ、１ＴＡｐ、２Ａｐに形成されたマスクＭＳＫ１上、領域１Ａｐに位置する絶縁膜ＩＦ１上および領域２Ａｎに位置する絶縁膜ＩＦ２上に、アルミニウム（Ａｌ）からなる金属膜ＨＫ２を形成する。
その後、領域１Ａｎに位置する半導体層ＳＬ上、領域１ＴＡｎに位置する半導体基材ＢＭ上、領域１ＴＡｐに位置する半導体基材ＢＭ上および領域２Ａｐに位置する半導体基材ＢＭ上に形成されたマスクＭＳＫ１を除去する。なお、図示しないが、マスクＭＳＫ１を除去する際には、領域１Ａｐに位置する絶縁膜ＩＦ１上および領域２Ａｎに位置する絶縁膜ＩＦ２上に、例えばフォトレジストを形成し、このフォトレジストをマスクとして、マスクＭＳＫ１を除去する。その後、フォトレジストを除去する。これにより、図１１に示すように、領域１Ａｐに位置する絶縁膜ＩＦ１上と領域２Ａｎに位置する絶縁膜ＩＦ２上とに、アルミニウム（Ａｌ）からなる金属膜ＨＫ２が形成された状態で、領域１Ａｎに形成された絶縁膜ＩＦ１と領域２Ａｐに形成された絶縁膜ＩＦ２とが露出する。
５．ハフニウム添加（図５のステップＳ５）
次に、ＳＯＩ領域１ＳＲで、かつ、図１に示すｎ型の電界効果トランジスタＱ１ｎが形成される領域１Ａｎに形成された絶縁膜ＩＦ１と、バルク領域２ＢＲで、かつ、図１に示すｐ型の電界効果トランジスタＱ２ｐが形成される領域２Ａｐに形成された絶縁膜ＩＦ２に、ハフニウム（Ｈｆ）を添加する。
具体的には、まず、図１２に示すように、領域１Ａｎに位置する絶縁膜ＩＦ１と領域２Ａｐに位置する絶縁膜ＩＦ２とが露出するように、かつ、領域１Ａｐに位置する絶縁膜ＩＦ１と領域２Ａｎに位置する絶縁膜ＩＦ２とが覆われるように、領域１ＴＡｎに位置する半導体基材ＢＭ上、領域１Ａｐに位置する半導体層ＳＬ上、領域１ＴＡｐに位置する半導体基材ＢＭ上および領域２Ａｎに位置する半導体基材ＢＭ上に、マスクＭＳＫ２を形成する。なお、このマスクＭＳＫ２は、上記したマスクＭＳＫ１と同様に、例えばアモルファスシリコンから成る。
次に、領域１ＴＡｎに位置する半導体基材ＢＭ、領域１Ａｐに位置する半導体層ＳＬ、領域１ＴＡｐに位置する半導体基材ＢＭおよび領域２Ａｎに位置する半導体基材ＢＭをマスクＭＳＫ２で覆った状態で、図１３に示すように半導体基材ＢＭの上面ＢＭＳ１側から、領域１Ａｎに位置する絶縁膜ＩＦ１上、領域１Ａｐに位置するマスクＭＳＫ２上、領域２Ａｎに位置するマスクＭＳＫ２上および領域２Ａｐに位置する絶縁膜ＩＦ２上に、ハフニウム（Ｈｆ）ＨＫ１００を堆積させる。すなわち、ハフニウム（Ｈｆ）ＨＫ１００を、各絶縁膜ＩＦ１、ＩＦ２に添加する。なお、本実施の形態では、例えばスパッタリング法により、ハフニウム（Ｈｆ）ＨＫ１００を各絶縁膜ＩＦ１、ＩＦ２に添加する。これにより、図１３に示すように、各領域１ＴＡｎ、１Ａｐ、１ＴＡｐ、２Ａｎに形成されたマスクＭＳＫ２上、領域１Ａｎに位置する絶縁膜ＩＦ１上および領域２Ａｐに位置する絶縁膜ＩＦ２上に、ハフニウム（Ｈｆ）からなる金属膜ＨＫ１を形成する。
その後、領域１ＴＡｎに位置する半導体基材ＢＭ上、領域１Ａｐに位置する半導体層ＳＬ上、領域１ＴＡｐに位置する半導体基材ＢＭ上および領域２Ａｎに位置する半導体基材ＢＭ上に形成されたマスクＭＳＫ２を除去する。なお、図示しないが、マスクＭＳＫ２を除去する際には、領域１Ａｎに位置する絶縁膜ＩＦ１上および領域２Ａｐに位置する絶縁膜ＩＦ２上に、例えばフォトレジストを形成し、このフォトレジストをマスクとして、マスクＭＳＫ２を除去する。その後、フォトレジストを除去する。これにより、図１４に示すように、領域１Ａｎに位置する絶縁膜ＩＦ１上と領域２Ａｐに位置する絶縁膜ＩＦ２上にハフニウム（Ｈｆ）からなる金属膜ＨＫ１が形成された状態で、領域１Ａｐに形成され、かつ、アルミニウム（Ａｌ）が添加された絶縁膜ＩＦ１と、領域２Ａｎに形成され、かつ、アルミニウム（Ａｌ）が添加された絶縁膜ＩＦ２が露出する。
６．ゲート電極形成（図５のステップＳ６）
次に、各領域１Ａｎ、１Ａｐ、２Ａｎ、２Ａｐに、各ゲート電極ＧＥ１、ＧＥ２、ＧＥ３、ＧＥ４を形成する。具体的には、まず、各領域１Ａｎ、１Ａｐ、２Ａｎ、２Ａｐを覆うように、例えばＣＶＤ法によって、半導体材料を基板ＳＢ上に堆積する。なお、基板ＳＢ上に堆積する半導体材料は、例えば、ポリシリコン膜である。
次に、堆積した半導体材料に不純物を導入する。具体的には、半導体材料のうち、ｎ型の電界効果トランジスタが形成される領域１Ａｎ、２Ａｎに位置する部分には、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物をイオン注入する。一方、半導体材料のうち、ｐ型の電界効果トランジスタが形成される領域１Ａｐ、２Ａｐに位置する部分には、例えばボロン（Ｂ）のようなｐ型の不純物をイオン注入する。
次に、不純物が導入された半導体材料を所望の形状にパターニングする。そして、パターニングすることで形成された各ゲート電極ＧＥ１、ＧＥ２、ＧＥ３、ＧＥ４をマスクとして、各絶縁膜ＩＦ１、ＩＦ２のうち、この各ゲート電極ＧＥ１、ＧＥ２、ＧＥ３、ＧＥ４から露出する部分を除去する。なお、半導体材料のパターニングまたは各絶縁膜ＩＦ１、ＩＦ２の除去は、例えばフォトリソグラフィ法およびドライエッチング法を用いて、行う。これにより、図１５に示すように、領域１Ａｎに位置する絶縁膜ＩＦ１にアルミニウム（Ａｌ）を添加せずにハフニウム（Ｈｆ）を添加することで形成されたゲート絶縁膜ＧＩ１（すなわち、絶縁膜ＩＦ１と、この絶縁膜ＩＦ１上に形成された金属膜ＨＫ１から成る膜）を介して、この領域１Ａｎに位置する半導体層ＳＬ上にゲート電極ＧＥ１を形成する。また、図１５に示すように、領域１Ａｐに位置する絶縁膜ＩＦ１にハフニウム（Ｈｆ）を添加せずにアルミニウム（Ａｌ）を添加することで形成されたゲート絶縁膜ＧＩ２（すなわち、絶縁膜ＩＦ１と、この絶縁膜ＩＦ１上に形成された金属膜ＨＫ２から成る膜）を介して、この領域１Ａｐに位置する半導体層ＳＬ上にゲート電極ＧＥ２を形成する。また、図１５に示すように、領域２Ａｎに位置する絶縁膜ＩＦ２にアルミニウム（Ａｌ）を添加することで形成されたゲート絶縁膜ＧＩ３（すなわち、絶縁膜ＩＦ２と、この絶縁膜ＩＦ２上に形成された金属膜ＨＫ２から成る膜）を介して、この領域２Ａｎに位置する半導体基材ＢＭ上にゲート電極ＧＥ３を形成する。さらに、図１５に示すように、領域２Ａｐに位置する絶縁膜ＩＦ２にハフニウム（Ｈｆ）を添加することで形成されたゲート絶縁膜ＧＩ４（すなわち、絶縁膜ＩＦ２と、この絶縁膜ＩＦ２上に形成された金属膜ＨＫ１から成る膜）を介して、この領域２Ａｐに位置する半導体基材ＢＭ上にゲート電極ＧＥ４を形成する。
その後は、各ゲート電極ＧＥ１、ＧＥ２、ＧＥ３、ＧＥ４の側壁上に、上記したサイドウォールスペーサＳＷを形成する。また、ＳＯＩ領域１ＳＲでは、領域１Ａｎに位置する半導体層ＳＬのうちのゲート電極ＧＥ１およびオフセットスペーサＩＦ３（サイドウォールスペーサＳＷを構成する）から露出する表面（露出面）と、領域１Ａｐに位置する半導体層ＳＬのうちのゲート電極ＧＥ２およびオフセットスペーサＩＦ３（サイドウォールスペーサＳＷを構成する絶縁膜）から露出する表面（露出面）と、領域１ＴＡｎに位置する半導体基材ＢＭの表面（露出面）と、領域１ＴＡｐに位置する半導体基材ＢＭの表面（露出面）に対して、エピタキシャル成長処理を施す。これにより、エピタキシャル成長層ＥＰ（図１を参照）を各領域１Ａｎ、１ＴＡｎ、１Ａｐ、１ＴＡｐに形成する。そして、図１に示すように、エピタキシャル成長層ＥＰを覆うように基板ＳＢ上に層間絶縁膜ＩＬ１を形成した後、この層間絶縁膜ＩＬ１にコンタクトホールＣＨを形成する。さらに、このコンタクトホールＣＨを導電性部材で塞ぐ。これにより、各電界効果トランジスタＱ１ｎ、Ｑ２ｎ、Ｑ２ｎ、Ｑ２ｐのソースまたはドレインとなる各半導体領域ＳＤＲ１、ＳＤＲ２、ＳＤＲ３、ＳＤＲ４と、各領域１ＴＡｎ、１ＴＡｐに形成された各拡散層ＳＤ１、ＳＤ２に接続するコンタクトプラグＰＧを、形成する。なお、このコンタクトプラグＰＧは、例えばタングステン（Ｗ）のような導電性部材から成る。また、コンタクトプラグＰＧを形成した後は、図１に示すように、上記した多層配線層を層間絶縁膜ＩＬ１の表面上に形成する。
＜本実施の形態の半導体装置の製造方法による効果について＞
上記のように、本実施の形態では、ＳＯＩ領域１ＳＲである領域１Ａｎにｎ型の電界効果トランジスタＱ１ｎを形成する際、この領域１Ａｎに形成された酸化シリコンから成る絶縁膜ＩＦ１（ｎ型の電界効果トランジスタＱ１ｎのゲート絶縁膜ＧＩ１を構成する膜）には、ハフニウム（Ｈｆ）は添加するが、アルミニウム（Ａｌ）は添加しない。そのため、この領域１Ａｎに形成されるｎ型の電界効果トランジスタＱ１ｎの閾値電圧を低くしつつ、この電界効果トランジスタＱ１ｎにおいてゲート・リーク電流が発生するのを抑制することができる。同様に、本実施の形態では、ＳＯＩ領域１ＳＲである領域１Ａｐにｐ型の電界効果トランジスタＱ１ｐを形成する際、この領域１Ａｐに形成された酸化シリコンから成る絶縁膜ＩＦ１（ｐ型の電界効果トランジスタＱ１ｐのゲート絶縁膜ＧＩ２を構成する膜）には、アルミニウム（Ａｌ）は添加するが、ハフニウム（Ｈｆ）は添加しない。そのため、この領域１Ａｐに形成されるｐ型の電界効果トランジスタＱ１ｐの閾値電圧を低くしつつ、この電界効果トランジスタＱ１ｐにおいてゲート・リーク電流が発生するのを抑制することができる。
また、本実施の形態では、領域１Ａｎに形成された絶縁膜ＩＦ１にハフニウム（Ｈｆ）を添加する際、図１３に示すように、領域１Ａｐに形成された絶縁膜ＩＦ１をマスクＭＳＫ２で覆っている。一方、領域１Ａｐに形成された絶縁膜ＩＦ１にアルミニウム（Ａｌ）を添加する際、図１０に示すように、領域１Ａｎに形成された絶縁膜ＩＦ１をマスクＭＳＫ１で覆っている。ここで、本発明者は、各領域１Ａｎ、１Ａｐにハフニウム（Ｈｆ）とアルミニウム（Ａｌ）の両方を添加するが、領域１Ａｎでは、ゲート絶縁膜中における、アルミニウム（Ａｌ）およびハフニウム（Ｈｆ）の総原子数に対するアルミニウム（Ａｌ）の原子数の割合を小さくし、また、領域１Ａｐでは、ゲート絶縁膜中における、アルミニウム（Ａｌ）およびハフニウム（Ｈｆ）の総原子数に対するハフニウム（Ｈｆ）の原子数の割合を小さくすることも検討した。この場合、原子数の割合を小さくしたい金属のスパッタリング時間を短くすればよい。しかしながら、スパッタリング時間を短くするほど、堆積される金属の添加量にバラつきが生じ易くなることが分かった。すなわち、金属の添加量（濃度）を所望の値とすることが難しくなることが分かった。この結果、所望の特性を備えた半導体装置（製品）の製造が困難となる。これに対し、本実施の形態では、各マスクＭＳＫ１、ＭＳＫ２を用いることで、各領域１Ａｎ、１Ａｐにおいて不要である金属が添加されないようにしている。そのため、半導体装置の製造歩留まりを向上させることができる。
さらに、本実施の形態では、領域１Ａｎに形成された絶縁膜ＩＦ１にハフニウム（Ｈｆ）を添加する際、図１３に示すように、領域１Ａｐに形成された絶縁膜ＩＦ１はマスクＭＳＫ２で覆っているが、領域２Ａｐに形成された絶縁膜ＩＦ２はマスクＭＳＫ２で覆っていない。すなわち、図１３に示すように、領域１Ａｎに形成された絶縁膜ＩＦ１にハフニウム（Ｈｆ）を添加する際、領域２Ａｐに形成された絶縁膜ＩＦ２にもハフニウム（Ｈｆ）を添加している。同様に、領域１Ａｐに形成された絶縁膜ＩＦ１にアルミニウム（Ａｌ）を添加する際、図１０に示すように、領域１Ａｎに形成された絶縁膜ＩＦ１はマスクＭＳＫ１で覆っているが、領域２Ａｎに形成された絶縁膜ＩＦ２はマスクＭＳＫ１で覆っていない。すなわち、図１０に示すように、領域１Ａｐに形成された絶縁膜ＩＦ１にアルミニウム（Ａｌ）を添加する際、領域２Ａｎに形成された絶縁膜ＩＦ２にもアルミニウム（Ａｌ）を添加している。そのため、半導体装置の製造工程数を減らすことができる。また、領域２Ａｐに形成された絶縁膜ＩＦ２に添加する金属（ここでは、ハフニウム）の量（割合、濃度）を、領域１Ａｎに形成された絶縁膜ＩＦ１に添加する金属（ここでは、ハフニウム）の量（割合、濃度）と、ほぼ同じ量にすることができる。同様に、領域２Ａｎに形成された絶縁膜ＩＦ２に添加する金属（ここでは、アルミニウム）の量（割合、濃度）を、領域１Ａｐに形成された絶縁膜ＩＦ１に添加する金属（ここでは、アルミニウム）の量（割合、濃度）と、ほぼ同じ量にすることができる。
＜本実施の形態の変形例について＞
次に、上記実施の形態の変形例について説明する。
（変形例１）
まず、上記実施の形態では、酸化シリコンから成る絶縁膜ＩＦ２に、ハフニウム（Ｈｆ）は添加されずに、アルミニウム（Ａｌ）が添加（堆積）された絶縁膜を、バルク領域２ＢＲである領域２Ａｎに形成されたｎ型の電界効果トランジスタＱ２ｎを構成するゲート絶縁膜ＧＩ３として用い、また、酸化シリコンから成る絶縁膜ＩＦ２に、アルミニウム（Ａｌ）は添加されずに、ハフニウム（Ｈｆ）が添加（堆積）された絶縁膜を、バルク領域２ＢＲである領域２Ａｐに形成されたｐ型の電界効果トランジスタＱ２ｐを構成するゲート絶縁膜ＧＩ４として用いた半導体装置ＳＭＤ１について説明した。しかしながら、図１６に示すように、酸化シリコンから成る絶縁膜ＩＦ２に、ハフニウム（Ｈｆ）およびアルミニウム（Ａｌ）の両方が添加（堆積）された絶縁膜を、バルク領域２ＢＲに形成された各電界効果トランジスタＱ２ｎｍ１、Ｑ２ｐｍ１を構成するゲート絶縁膜ＧＩ５として用いてもよい。また、上記したように、バルク領域２ＢＲに形成されたｎ型の電界効果トランジスタＱ２ｎおよびｐ型の電界効果トランジスタＱ２ｐのそれぞれは、その駆動電圧が、ＳＯＩ領域１ＳＲに形成されたｎ型の電界効果トランジスタＱ１ｎおよびｐ型の電界効果トランジスタＱ１ｐのそれぞれから成るＳＲＡＭ回路の駆動電圧よりも高い周辺回路を構成する電界効果トランジスタである。すなわち、バルク領域２ＢＲに形成される各電界効果トランジスタの駆動電圧は、ＳＯＩ領域１ＳＲに形成される各電界効果トランジスタの駆動電圧よりも高い。そのため、上記したＮＢＴＩも考慮した半導体装置ＳＭＤ２を製造したい場合には、図１６に示すように、ハフニウム（Ｈｆ）およびアルミニウム（Ａｌ）からなる金属膜ＨＫ３が絶縁膜ＩＦ２上に形成（堆積）されたゲート絶縁膜ＧＩ５を構成するハフニウムの原子数の割合を、金属膜ＨＫ３を構成する金属の総原子数に対して、７５％以上、かつ、１００％未満としたゲート絶縁膜ＧＩ５を用いることが好ましい。さらに、上記したＮＢＴＩは、特にｐ型の電界効果トランジスタにおいて発生する。そのため、バルク領域２ＢＲであり、かつ、ｎ型の電界効果トランジスタが形成される領域２Ａｎには、上記したゲート絶縁膜ＧＩ３、または、上記のゲート絶縁膜ＧＩ５を用い、また、バルク領域２ＢＲであり、かつ、ｐ型の電界効果トランジスタが形成される領域２Ａｐには、上記のゲート絶縁膜ＧＩ６を用いてもよい。
（変形例２）
また、上記実施の形態および上記変形例１では、ある金属（上記実施の形態では、「アルミニウム」）が添加された絶縁膜（上記実施の形態では、領域１Ａｐに位置する「絶縁膜ＩＦ１」）をマスクで覆った状態で、このマスクで覆われていない他の領域に位置する絶縁膜（上記実施の形態では、領域１Ａｎに位置する「絶縁膜ＩＦ１」）に別の金属（上記実施の形態では、「ハフニウム」）を添加した後、このマスクを除去することで露出した絶縁膜をゲート絶縁膜として用いることについて説明した。しかしながら、ゲート絶縁膜は、図１７〜図２８に示す製造方法により形成してもよい。
具体的には、まず、図１７に示すステップＳ１１からステップＳ１３を行う。ここで、図１７に示すステップＳ１１からステップＳ１３は、上記実施の形態の図５に示すステップＳ１からＳ３と同じであるため、このステップＳ１１からステップＳ１３までの説明については、省略する。また、図１７に示すプロセスフロー図は、上記変形例１の半導体装置ＳＭＤ２に基づくプロセスフロー図である。
次に、図１７に示すステップＳ１４として、ＳＯＩ領域１ＳＲである各領域１Ａｎ、１Ａｐに位置する絶縁膜ＩＦ１上と、バルク領域２ＢＲである各領域２Ａｎ、２Ａｐに位置する絶縁膜ＩＦ２上に、アルミニウムおよびハフニウムの両方を添加する。これにより、図１８に示すように、アルミニウムおよびハフニウムからなる金属膜ＨＫ３を、各絶縁膜ＩＦ１、ＩＦ２上に形成（堆積）する。
次に、図１７に示すステップＳ１５として、図１９に示すように、ＳＯＩ領域１ＳＲである各領域１Ａｎ、１Ａｐに位置する絶縁膜ＩＦ１と、バルク領域２ＢＲである各領域２Ａｎ、２Ａｐに位置する絶縁膜ＩＦ２とを覆うように、ＳＯＩ領域１ＳＲである各領域１Ａｎ、１Ａｐに位置する半導体層ＳＬ上と、バルク領域２ＢＲである各領域２Ａｎ、２Ａｐに位置する半導体基材ＢＭ上とに、半導体材料ＰＳ１を形成する。なお、この半導体材料ＰＳ１は、例えば多結晶シリコン（具体的には、不純物が導入あるいはイオン注入されたドープドポリシリコン）から成る。
次に、図１７に示すステップＳ１６として、図２０に示すように、領域１Ａｎと、領域２Ａｎと、領域２Ａｐとに位置する半導体材料ＰＳ１が残存するように、ｐ型の電界効果トランジスタＱ１ｐが形成される領域１Ａｐに位置する半導体材料ＰＳ１と、この領域１Ａｐに位置し、かつ、アルミニウムおよびハフニウムが添加された絶縁膜ＩＦ１とを除去する。これにより、この領域１Ａｐに位置する半導体層ＳＬを露出させる。
次に、図１７に示すステップＳ１７として、図２１に示すように、領域１Ａｎに位置する半導体層ＳＬと、バルク領域２ＢＲである各領域２Ａｎ、２Ａｐに位置する半導体基材ＢＭとを半導体材料ＰＳ１で覆った状態で、ｐ型の電界効果トランジスタＱ１ｐが形成される領域１Ａｐに位置する半導体層ＳＬ上に、改めて酸化シリコンから成る絶縁膜ＩＦ１を形成する。
次に、図１７に示すステップＳ１８として、領域１Ａｎに位置する半導体層ＳＬと、バルク領域２ＢＲである各領域２Ａｎ、２Ａｐに位置する半導体基材ＢＭとを半導体材料ＰＳ１で覆った状態で、ｐ型の電界効果トランジスタＱ１ｐが形成される領域１Ａｐに位置する絶縁膜ＩＦ１上に、アルミニウムを添加する。これにより、図２２に示すように、アルミニウムからなる金属膜ＨＫ２を、領域１Ａｐに位置する絶縁膜ＩＦ１上に形成（堆積）する。なお、図２２に示すように、金属膜ＨＫ２は、各領域１Ａｎ、領域２Ａｎ、２Ａｐに位置する半導体材料ＰＳ１上にも形成（堆積）される。
次に、図１７に示すステップＳ１９として、図２３に示すように、領域１Ａｎに位置する半導体層ＳＬと、バルク領域２ＢＲである各領域２Ａｎ、２Ａｐに位置する半導体基材ＢＭとを半導体材料ＰＳ１で覆った状態で、領域１Ａｐに位置し、かつ、アルミニウムが添加された絶縁膜ＩＦ１上に、改めて半導体材料ＰＳ１を形成する。なお、図２２に示すように、この半導体材料ＰＳ１は、各領域１Ａｎ、領域２Ａｎ、２Ａｐに位置する半導体材料ＰＳ１上にも形成（堆積）される。
次に、図１７に示すステップＳ２０として、図２４に示すように、領域１Ａｐと、領域２Ａｎと、領域２Ａｐとに位置する半導体材料ＰＳ１が残存するように、ｎ型の電界効果トランジスタＱ１ｎが形成される領域１Ａｎに位置する半導体材料ＰＳ１と、この領域１Ａｎに位置し、かつ、アルミニウムおよびハフニウムが添加された絶縁膜ＩＦ１とを除去する。これにより、この領域１Ａｎに位置する半導体層ＳＬを露出させる。
次に、図１７に示すステップＳ２１として、図２５に示すように、領域１Ａｐに位置する半導体層ＳＬと、バルク領域２ＢＲである各領域２Ａｎ、２Ａｐに位置する半導体基材ＢＭとを半導体材料ＰＳ１で覆った状態で、ｎ型の電界効果トランジスタＱ１ｎが形成される領域１Ａｎに位置する半導体層ＳＬ上に、改めて酸化シリコンから成る絶縁膜ＩＦ１を形成する。
次に、図１７に示すステップＳ２２として、領域１Ａｐに位置する半導体層ＳＬと、バルク領域２ＢＲである各領域２Ａｎ、２Ａｐに位置する半導体基材ＢＭとを半導体材料ＰＳ１で覆った状態で、ｎ型の電界効果トランジスタＱ１ｎが形成される領域１Ａｎに位置する絶縁膜ＩＦ１上に、ハフニウムを添加する。これにより、図２６に示すように、ハフニウムからなる金属膜ＨＫ１を、領域１Ａｎに位置する絶縁膜ＩＦ１上に形成（堆積）する。なお、図２６に示すように、金属膜ＨＫ１は、各領域１Ａｐ、領域２Ａｎ、２Ａｐに位置する半導体材料ＰＳ１上にも形成（堆積）される。
次に、図１７に示すステップＳ２３として、図２７に示すように、領域１Ａｐに位置する半導体層ＳＬと、バルク領域２ＢＲである各領域２Ａｎ、２Ａｐに位置する半導体基材ＢＭとを半導体材料ＰＳ１で覆った状態で、領域１Ａｎに位置し、かつ、ハフニウムが添加された絶縁膜ＩＦ１上に、改めて半導体材料ＰＳ１を形成する。なお、図２７に示すように、この半導体材料ＰＳ１は、各領域１Ａｐ、領域２Ａｎ、２Ａｐに位置する半導体材料ＰＳ１上にも形成（堆積）される。
次に、図１７に示すステップＳ２４として、各領域１Ａｎ、１Ａｐ、２Ａｎ、２Ａｐに、各ゲート電極ＧＥ１、ＧＥ２、ＧＥ３、ＧＥ４を形成する。なお、各ゲート電極ＧＥ１、ＧＥ２、ＧＥ３、ＧＥ４を形成するための前処理として、図２８に示すように、不要な半導体材料ＰＳ１は、例えばＣＭＰやエッチング処理によって除去しておく。その後、残存した半導体材料ＰＳ１を所望の形状にパターニングする。そして、パターニングすることで形成された各ゲート電極ＧＥ１、ＧＥ２、ＧＥ３、ＧＥ４をマスクとして、各絶縁膜ＩＦ１、ＩＦ２のうち、この各ゲート電極ＧＥ１、ＧＥ２、ＧＥ３、ＧＥ４から露出する部分を除去する。これにより、図１６に示すように、領域１Ａｎに位置する絶縁膜ＩＦ１にアルミニウム（Ａｌ）を添加せずにハフニウム（Ｈｆ）を添加することで形成されたゲート絶縁膜ＧＩ１（すなわち、絶縁膜ＩＦ１と、この絶縁膜ＩＦ１上に形成された金属膜ＨＫ１から成る膜）を介して、この領域１Ａｎに位置する半導体層ＳＬ上にゲート電極ＧＥ１を形成する。また、図１６に示すように、領域１Ａｐに位置する絶縁膜ＩＦ１にハフニウム（Ｈｆ）を添加せずにアルミニウム（Ａｌ）を添加することで形成されたゲート絶縁膜ＧＩ２（すなわち、絶縁膜ＩＦ１と、この絶縁膜ＩＦ１上に形成された金属膜ＨＫ２から成る膜）を介して、この領域１Ａｐに位置する半導体層ＳＬ上にゲート電極ＧＥ２を形成する。また、図１６に示すように、領域２Ａｎに位置する絶縁膜ＩＦ２にアルミニウム（Ａｌ）およびハフニウム（Ｈｆ）を添加することで形成されたゲート絶縁膜ＧＩ５（すなわち、絶縁膜ＩＦ２と、この絶縁膜ＩＦ２上に形成された金属膜ＨＫ３から成る膜）を介して、この領域２Ａｎに位置する半導体基材ＢＭ上にゲート電極ＧＥ３を形成する。
さらに、図１６に示すように、領域２Ａｐに位置する絶縁膜ＩＦ２にアルミニウム（Ａｌ）およびハフニウム（Ｈｆ）を添加することで形成されたゲート絶縁膜ＧＩ５（すなわち、絶縁膜ＩＦ２と、この絶縁膜ＩＦ２上に形成された金属膜ＨＫ３とから成る膜）を介して、この領域２Ａｐに位置する半導体基材ＢＭ上にゲート電極ＧＥ４を形成する。
本変形例２の製造方法によれば、バルク領域２ＢＲである各領域２Ａｎ、２Ａｐにゲート絶縁膜ＧＩ５を形成した後（すなわち、図１７に示すステップＳ１４以降）は、この各領域２Ａｎ、２Ａｐに各ゲート電極ＧＥ３、ＧＥ４を形成するまでの間、ゲート絶縁膜ＧＩ５は半導体材料ＰＳ１で保護されているため、上記実施の形態で説明したような、マスクＭＳＫ１、マスクＭＳＫ２およびフォトレジストを除去するための加工の影響を受けない。また、ＳＯＩ領域１ＳＲである領域１Ａｐにゲート絶縁膜ＧＩ２を形成した後（すなわち、図１７に示すステップＳ１８以降）は、この領域１Ａｐにゲート電極ＧＥ２を形成するまでの間、ゲート絶縁膜ＧＩ２は半導体材料ＰＳ１で保護されているため、上記実施の形態で説明したような、マスクＭＳＫ１、マスクＭＳＫ２およびフォトレジストを除去するための加工の影響を受けない。さらに、ＳＯＩ領域１ＳＲである領域１Ａｎにゲート絶縁膜ＧＩ１を形成した後（すなわち、図１７に示すステップＳ２２以降）は、この領域１Ａｎにゲート電極ＧＥ１を形成するまでの間、ゲート絶縁膜ＧＩ１は半導体材料ＰＳ１で保護されているため、上記実施の形態で説明したような、マスクＭＳＫ１、マスクＭＳＫ２およびフォトレジストを除去するための加工の影響を受けない。これにより、半導体装置ＳＭＤ２の信頼性を向上させることができる。
なお、本変形例２の場合、図１７に示すステップＳ２１を行うと、ｐ型の電界効果トランジスタＱ１ｐが形成される領域１Ａｐに残存している半導体材料ＰＳ１の側壁上にも、酸化シリコンから成る絶縁膜ＩＦ１が形成される。そのため、電界効果トランジスタＱ１ｎのゲート電極ＧＥ１と電界効果トランジスタＱ１ｐのゲート電極ＧＥ２とを形成する際、図２９に示すように、半導体材料ＰＳ１の側壁上に形成された絶縁膜ＩＦ１を介して、２つのゲート電極ＧＥ１、ＧＥ２を互いに接続してもよい。これにより、各ゲート電極ＧＥ１、ＧＥ２にゲート電圧を供給するためのコンタクトプラグＰＧを、一方のゲート電極（例えば、ゲート電極ＧＥ１）にのみ接続し、この一方のゲート電極を介してゲート電圧を他方のゲート電極（例えば、ゲート電極ＧＥ２）に供給することもできる。なお、図２９は、各ゲート電極ＧＥ１、ＧＥ２のゲート幅方向に沿った断面図である。また、図１および図１６は、各ゲート電極ＧＥ１、ＧＥ２のゲート長方向に沿った断面図である。
（変形例３）
また、上記実施の形態では、ｎ型の電界効果トランジスタＱ１ｎが形成された領域１Ａｎ、およびこのｎ型の電界効果トランジスタＱ１ｎにバックゲート電圧を供給するための領域１ＴＡｎを有する領域１ＳＲｎ、ｐ型の電界効果トランジスタＱ１ｐが形成された領域１Ａｐ、およびこのｐ型の電界効果トランジスタＱ１ｐにバックゲート電圧を供給するための領域１ＴＡｐを有する領域１ＳＲｐを含むＳＯＩ領域１ＳＲを備えた半導体装置ＳＭＤ１について説明した。しかしながら、上記した２種類の電界効果トランジスタＱ１ｎ、Ｑ１ｐに加え、この２種類の電界効果トランジスタＱ１ｎ、Ｑ１ｐよりも耐圧が高い別の電界効果トランジスタＱ３ｎ、Ｑ３ｐがＳＯＩ領域１ＳＲに形成された半導体装置ＳＭＤ３であってもよい。
具体的には、図３０に示すように、半導体装置ＳＭＤ３のＳＯＩ領域１ＳＲは、上記した２つの領域１ＳＲｎ、１ＳＲｐに加え、別のｎ型の電界効果トランジスタＱ３ｎが形成された領域３Ａｎ、およびこのｎ型の電界効果トランジスタＱ３ｎにバックゲート電圧を供給するための領域２ＴＡｎを有する領域２ＳＲｎと、ｐ型の電界効果トランジスタＱ３ｐが形成された領域３Ａｐ、およびこのｐ型の電界効果トランジスタＱ３ｐにバックゲート電圧を供給するための領域２ＴＡｐを有する領域２ＳＲｐとを含んでいる。
また、図３０に示すように、領域３Ａｎに形成されたｎ型の電界効果トランジスタＱ３ｎは、その上にゲート電極ＧＥ５が形成されるゲート絶縁膜ＧＩ７以外は、基本的には、領域１Ａｎに形成されたｎ型の電界効果トランジスタＱ１ｎと同じ構成から成る。同様に、領域３Ａｐに形成されたｐ型の電界効果トランジスタＱ３ｐは、その上にゲート電極ＧＥ６が形成されるゲート絶縁膜ＧＩ７以外は、基本的には、領域１Ａｐに形成されたｐ型の電界効果トランジスタＱ１ｐと同じ構成から成る。
また、領域３Ａｎに形成されたｎ型の電界効果トランジスタＱ３ｎと、領域３Ａｐに形成されたｐ型の電界効果トランジスタＱ３ｐの駆動電圧は、例えば１．５ｖ〜２．４ｖである。すなわち、領域３Ａｎに形成されたｎ型の電界効果トランジスタＱ３ｎ、および、領域３Ａｐに形成されたｐ型の電界効果トランジスタＱ３ｐの各々の駆動電圧は、領域１Ａｎに形成されたｎ型の電界効果トランジスタＱ１ｎおよび、領域１Ａｐに形成されたｐ型の電界効果トランジスタＱ１ｐの各々の駆動電圧よりも高い。そして、領域３Ａｎに形成されたｎ型の電界効果トランジスタＱ３ｎ、および、領域３Ａｐに形成されたｐ型の電界効果トランジスタＱ３ｐを構成するゲート絶縁膜ＧＩ７の各々の厚さは、領域１Ａｎに形成されたｎ型の電界効果トランジスタＱ１ｎ、および、領域１Ａｐに形成されたｐ型の電界効果トランジスタＱ１ｐを構成する各々のゲート絶縁膜ＧＩ２の厚さよりも、大きい。
また、領域３Ａｎに形成されたｎ型の電界効果トランジスタＱ３ｎ、および、領域３Ａｐに形成されたｐ型の電界効果トランジスタＱ３ｐの各々の駆動電圧は、領域２Ａｎに形成されたｎ型の電界効果トランジスタＱ２ｎ、および、領域２Ａｐに形成されたｐ型の電界効果トランジスタＱ２ｐの各々の駆動電圧よりも低い。そして、領域３Ａｎに形成されたｎ型の電界効果トランジスタＱ３ｎ、および、領域３Ａｐに形成されたｐ型の電界効果トランジスタＱ３ｐを構成する各々のゲート絶縁膜ＧＩ７の厚さは、領域２Ａｎに形成されたｎ型の電界効果トランジスタＱ２ｎ、および、領域２Ａｐに形成されたｐ型の電界効果トランジスタＱ２ｐを構成する各々のゲート絶縁膜ＧＩ４の厚さよりも、小さい。
また、上記のように、各領域２ＳＲｎ、２ＳＲｐに形成された各電界効果トランジスタＱ３ｎ、Ｑ３ｐの駆動電圧は、各領域１ＳＲｎ、１ＳＲｐに形成された各電界効果トランジスタＱ１ｎ、Ｑ１ｐの駆動電圧よりも高い。そのため、各電界効果トランジスタＱ３ｎ、Ｑ３ｐの閾値電圧を低くし過ぎると、各電界効果トランジスタＱ３ｎ、Ｑ３ｐを構成するソースとドレインとの間でリーク電流（サブスレショルド・リーク電流）が発生する恐れがある。そこで、本変形例３の半導体装置ＳＭＤ３では、まず、ｎ型の電界効果トランジスタＱ１ｎのゲート絶縁膜ＧＩ１を構成する絶縁膜ＩＦ１には、アルミニウム（Ａｌ）を添加せずに、ハフニウム（Ｈｆ）を添加している。また、ｐ型の電界効果トランジスタＱ１ｐのゲート絶縁膜ＧＩ２を構成する絶縁膜ＩＦ１には、ハフニウム（Ｈｆ）を添加せずに、アルミニウム（Ａｌ）を添加している。さらに、各電界効果トランジスタＱ３ｎ、Ｑ３ｐのゲート絶縁膜ＧＩ７を構成する絶縁膜ＩＦ５には、アルミニウム（Ａｌ）およびハフニウム（Ｈｆ）の両方を添加している。すなわち、本変形例３では、図３０に示すように、ハフニウム（Ｈｆ）およびアルミニウム（Ａｌ）からなる金属膜ＨＫ３を、絶縁膜ＩＦ５上に形成（堆積）している。
また、上記のように、ＳＯＩ領域１ＳＲである各領域２ＳＲｎ、２ＳＲｐに形成された各電界効果トランジスタＱ３ｎ、Ｑ３ｐの駆動電圧は、バルク領域２ＢＲである各領域２ＢＲｎ、２ＢＲｐに形成された各電界効果トランジスタＱ２ｎ、Ｑ２ｐの駆動電圧よりも低い。そのため、ＳＯＩ領域１ＳＲである各領域２ＳＲｎ、２ＳＲｐに形成された各電界効果トランジスタＱ３ｎ、Ｑ３ｐの閾値電圧を高くし過ぎると、この各電界効果トランジスタＱ３ｎ、Ｑ３ｐのチャネル領域に流れるオン電流を増加させることが困難となる。言い換えると、この各電界効果トランジスタＱ３ｎ、Ｑ３ｐを高速で動作させることが困難となる。そこで、本変形例３の半導体装置ＳＭＤ３では、まず、ｎ型の電界効果トランジスタＱ１ｎのゲート絶縁膜ＧＩ１を構成する絶縁膜ＩＦ１には、アルミニウム（Ａｌ）を添加せずに、ハフニウム（Ｈｆ）を添加している。また、ｐ型の電界効果トランジスタＱ１ｐのゲート絶縁膜ＧＩ２を構成する絶縁膜ＩＦ１には、ハフニウム（Ｈｆ）を添加せずに、アルミニウム（Ａｌ）を添加している。また、ｎ型の電界効果トランジスタＱ２ｎのゲート絶縁膜ＧＩ３を構成する絶縁膜ＩＦ２には、ハフニウム（Ｈｆ）を添加せずに、アルミニウム（Ａｌ）を添加している。また、ｐ型の電界効果トランジスタＱ２ｐのゲート絶縁膜ＧＩ４を構成する絶縁膜ＩＦ２には、アルミニウム（Ａｌ）を添加せずに、ハフニウム（Ｈｆ）を添加している。さらに、各電界効果トランジスタＱ３ｎ、Ｑ３ｐのゲート絶縁膜ＧＩ７を構成する絶縁膜ＩＦ５には、アルミニウム（Ａｌ）およびハフニウム（Ｈｆ）の両方を添加している。すなわち、本変形例３では、図３０に示すように、ハフニウム（Ｈｆ）およびアルミニウム（Ａｌ）からなる金属膜ＨＫ３を、絶縁膜ＩＦ５上に形成（堆積）している。
（変形例４）
また、上記実施の形態、上記変形例１、上記変形例２および上記変形例３では、ｎ型の電界効果トランジスタＱ１ｎが形成される領域１Ａｎに形成された絶縁膜ＩＦ１にはアルミニウム（Ａｌ）を添加せず、また、ｐ型の電界効果トランジスタＱ１ｐが形成される領域１Ａｐに形成された絶縁膜ＩＦ１にはハフニウム（Ｈｆ）を添加しないことについて説明した。しかしながら、ｎ型の電界効果トランジスタＱ１ｎが形成される領域１Ａｎに形成された絶縁膜ＩＦ１に、ハフニウム（Ｈｆ）だけでなく、アルミニウム（Ａｌ）も添加しても良い。この場合、ＳＯＩ領域１ＳＲである領域１Ａｎに形成されるｎ型の電界効果トランジスタＱ１ｎの閾値電圧を低くするには、図３に示すように、アルミニウム（Ａｌ）およびハフニウム（Ｈｆ）の総原子数に対するアルミニウム（Ａｌ）の原子数の割合をできるだけ小さくすることが好ましい。また、ｐ型の電界効果トランジスタＱ１ｐが形成される領域１Ａｐに形成された絶縁膜ＩＦ１に、アルミニウム（Ａｌ）だけでなく、ハフニウム（Ｈｆ）も添加してもよい。この場合、ＳＯＩ領域１ＳＲである領域１Ａｐに形成されるｐ型の電界効果トランジスタＱ１ｐの閾値電圧を低くするには、図４に示すように、アルミニウム（Ａｌ）およびハフニウム（Ｈｆ）の総原子数に対するハフニウム（Ｈｆ）の原子数の割合をできるだけ小さくすることが好ましい。しかしながら、上記したように、例えばスパッタリング法により各金属を堆積させる場合は、堆積される金属の添加量にバラつきが生じ易い。そのため、電界効果トランジスタの閾値電圧を低くすることに加え、基板のＳＯＩ領域に形成されたｎ型の電界効果トランジスタおよびｐ型の電界効果トランジスタを備えた半導体装置の製造歩留まりを向上させたい場合には、上記実施の形態のように、ｎ型の電界効果トランジスタＱ１ｎが形成される領域１Ａｎに形成された絶縁膜ＩＦ１にはアルミニウム（Ａｌ）を添加せず、また、ｐ型の電界効果トランジスタＱ１ｐが形成される領域１Ａｐに形成された絶縁膜ＩＦ１にはハフニウム（Ｈｆ）を添加しないことが好ましい。
（変形例５）
また、上記実施の形態、上記変形例１および上記変形例２では、ｐ型の電界効果トランジスタＱ１ｐが形成される領域１Ａｐに形成された絶縁膜ＩＦ１にアルミニウム（Ａｌ）を添加する工程を行った後、ｎ型の電界効果トランジスタＱ１ｎ（図１を参照）が形成される領域１Ａｎに形成された絶縁膜ＩＦ１にハフニウム（Ｈｆ）を添加する工程を行うことについて説明した。しかしながら、ｎ型の電界効果トランジスタＱ１ｎが形成される領域１Ａｎに形成された絶縁膜ＩＦ１にハフニウム（Ｈｆ）を添加する工程を行った後、ｐ型の電界効果トランジスタＱ１ｐ（図１を参照）が形成される領域１Ａｐに形成された絶縁膜ＩＦ１にアルミニウム（Ａｌ）を添加する工程を行ってもよい。
（変形例６）
さらに、上記実施の形態では、各ゲート電極ＧＥ１、ＧＥ２、ＧＥ３、ＧＥ４が、例えば多結晶シリコン（具体的には、不純物が導入あるいはイオン注入されたドープドポリシリコン）から成ることについて説明した。しかしながら、各ゲート電極ＧＥ１、ＧＥ２、ＧＥ３、ＧＥ４は、例えばアルミニウム（Ａｌ）のような金属から成るゲート電極であってもよい。また、ＳＯＩ領域１ＳＲに形成された各電界効果トランジスタＱ１ｎ、Ｑ１ｐの各ゲート電極ＧＥ１、ＧＥ２、または、バルク領域２ＢＲに形成された各電界効果トランジスタＱ２ｎ、Ｑ２ｐの各ゲート電極ＧＥ１、ＧＥ２の何れかが、上記金属から成るゲート電極であってもよい。この結果、この金属の仕事関数により、電界効果トランジスタの閾値電圧をさらに調整することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、上記のとおり種々の変形例について説明したが、各変形例について説明した要旨に矛盾しない範囲内において、上記で説明した各変形例の一部分または全部を互いに組み合わせて適用することができる。
１Ａｎ、１Ａｐ、１ＳＲｎ、１ＳＲｐ、１ＴＡｎ、１ＴＡｐ、２Ａｎ、２Ａｐ、２ＢＲｎ、２ＢＲｐ 領域
１ＳＲ ＳＯＩ領域
２ＢＲ バルク領域
Ａｃｃ１、Ａｃｃ２ アクセストランジスタ
ＢＧＥ１、ＢＧＥ２ バックゲート
ＢＬ、／ＢＬ ビット線
ＢＭ 半導体基材
ＢＭＳ１ 上面（表面）
ＢＭＳ２ 下面（裏面）
ＢＸ 絶縁層
ＢＸＳ１ 上面
ＢＸＳ２ 下面
ＣＨ コンタクトホール
Ｄｒ１、Ｄｒ２ ドライバトランジスタ
ＥＰ エピタキシャル成長層
ＥＸ１、ＥＸ２、ＥＸ３、ＥＸ４ エクステンション領域
ＧＥ１、ＧＥ２、ＧＥ３、ＧＥ４、ＧＥ５、ＧＥ６ ゲート電極
ＧＩ１、ＧＩ２、ＧＩ３、ＧＩ４、ＧＩ５、ＧＩ６、ＧＩ７ ゲート絶縁膜
ＧＩＳ 下面
ＧＰ１ ｐ型のグランドプレーン領域
ＧＰ２ ｎ型のグランドプレーン領域
ＨＫ１、ＨＫ２ 金属膜
ＨＫ１００ ハフニウム
ＨＫ２００ アルミニウム
ＩＦ１、ＩＦ２、ＩＦ３、ＩＦ４、ＩＦ５ 絶縁膜
ＩＬ１、ＩＬ２ 層間絶縁膜
Ｌｏ１、Ｌｏ２ ロードトランジスタ
Ｍ１ 配線層
ＭＣ メモリセル
ＭＳＫ１、ＭＳＫ２ マスク
Ｎ１、Ｎ２ ノード
ＮＷ ｎ型のウェル領域
ＰＳ１ 半導体材料
ＰＷ ｐ型のウェル領域
Ｑ１ｎ、Ｑ２ｎ、Ｑ２ｎｍ１ ｎ型の電界効果トランジスタ
Ｑ１ｐ、Ｑ２ｐ、Ｑ２ｐｍ１ ｐ型の電界効果トランジスタ
ＳＢ 基板（ＳＯＩ基板）
ＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４ 拡散層
ＳＬ 半導体層
ＳＭＤ１、ＳＭＤ２、ＳＭＤ３ 半導体装置
ＳＴＩ 素子分離部
ＳＷ サイドウォールスペーサ
Ｖｂｇ１、Ｖｂｇ２ バックゲート電圧
ＷＬ ワード線
ＷＬ１ 配線

Claims (18)

  1. 第１領域、第２領域、第３領域および第４領域を有する半導体基材と、
    前記第１領域および前記第２領域のそれぞれに位置する前記半導体基材上に形成された絶縁層と、
    前記第１領域および前記第２領域のそれぞれに位置する前記絶縁層上に形成された半導体層と、
    第１ゲート絶縁膜を介して前記第１領域に位置する前記半導体層上に形成されたｎ型の第１電界効果トランジスタの第１ゲート電極と、
    第２ゲート絶縁膜を介して前記第２領域に位置する前記半導体層上に形成されたｐ型の第２電界効果トランジスタの第２ゲート電極と、
    第３ゲート絶縁膜を介して前記第３領域に位置する前記半導体基材上に形成されたｎ型の第３電界効果トランジスタの第３ゲート電極と、
    第４ゲート絶縁膜を介して前記第４領域に位置する前記半導体基材上に形成されたｐ型の第４電界効果トランジスタの第４ゲート電極と、
    を含み、
    前記第１ゲート絶縁膜は、酸化シリコンから成る絶縁膜に、アルミニウムは添加されずに、ハフニウムが添加された、絶縁膜であり、
    前記第２ゲート絶縁膜は、酸化シリコンから成る絶縁膜に、ハフニウムは添加されずに、アルミニウムが添加された、絶縁膜であり、
    前記第３ゲート絶縁膜は、酸化シリコンから成る絶縁膜に、アルミニウムが添加された、絶縁膜であり、
    前記第４ゲート絶縁膜は、酸化シリコンから成る絶縁膜に、ハフニウムが添加された、絶縁膜である、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第３ゲート絶縁膜および前記第４ゲート絶縁膜のそれぞれの厚さは、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜のそれぞれの厚さよりも大きい、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第１領域および前記第２領域のそれぞれに位置する前記半導体層の厚さは、１０ｎｍ〜２０ｎｍであり、
    前記第１領域および前記第２領域のそれぞれに位置する前記絶縁層の厚さは、１０ｎｍ〜２０ｎｍであり、
    前記第１領域に位置する前記半導体基材には、前記第１領域に位置する前記絶縁層に接するように、ｎ型の第１ウェル領域が形成されており、
    前記第２領域に位置する前記半導体基材には、前記第２領域に位置する前記絶縁層に接するように、ｐ型の第２ウェル領域が形成されており、
    前記第１ウェル領域には、前記第１領域に位置する前記絶縁層に接するように、ｎ型の第１グランドプレーン領域が形成されており、
    前記第２ウェル領域には、前記第２領域に位置する前記絶縁層に接するように、ｐ型の第２グランドプレーン領域が形成されており、
    前記第１グランドプレーン領域を構成する不純物の濃度は、前記第１ウェル領域を構成する不純物の濃度よりも高く、
    前記第２グランドプレーン領域を構成する不純物の濃度は、前記第２ウェル領域を構成する不純物の濃度よりも高い、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第１ゲート電極の側壁上には、第１オフセットスペーサが形成されており、
    前記第２ゲート電極の側壁上には、第２オフセットスペーサが形成されており、
    前記第１領域に位置する前記半導体層のうちの前記第１ゲート電極および前記第１オフセットスペーサから露出する表面上と、前記第２領域に位置する前記半導体層のうちの前記第２ゲート電極および前記第２オフセットスペーサから露出する表面上とには、エピタキシャル成長層が形成されており、
    前記第１乃至第４ゲート電極と、前記第１乃至第２オフセットスペーサと、前記エピタキシャル成長層とは、層間絶縁膜で覆われており、
    前記層間絶縁膜には、コンタクトホールが形成されており、
    前記コンタクトホールは、導電性部材で塞がれている、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第３ゲート絶縁膜および前記第４ゲート絶縁膜のそれぞれは、酸化シリコンから成る絶縁膜に、アルミニウムおよびハフニウムのそれぞれが添加された、絶縁膜である、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第４ゲート絶縁膜を構成するアルミニウムおよびハフニウムの総原子数に対するハフニウムの原子数の割合は、７５％以上であり、かつ、１００％未満である、半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第３ゲート絶縁膜を構成するアルミニウムおよびハフニウムの総原子数に対するハフニウムの原子数の割合は、７５％以上であり、かつ、１００％未満である、半導体装置。
  8. 請求項５に記載の半導体装置において、
    前記半導体基材は、さらに、第５領域および第６領域を有し、
    前記第５領域に位置する前記半導体層上には、第５ゲート絶縁膜を介して、ｎ型の第５電界効果トランジスタの第５ゲート電極が形成されており、
    前記第６領域に位置する前記半導体層上には、第６ゲート絶縁膜を介して、ｐ型の第６電界効果トランジスタの第６ゲート電極が形成されており、
    前記第５ゲート絶縁膜および前記第６ゲート絶縁膜のそれぞれの厚さは、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜のそれぞれの厚さよりも大きく、
    前記第５ゲート絶縁膜および前記第６ゲート絶縁膜のそれぞれは、酸化シリコンから成る絶縁膜に、アルミニウムおよびハフニウムのそれぞれが添加された、絶縁膜である、半導体装置。
  9. 請求項１に記載の半導体装置において、
    前記半導体基材は、さらに、第５領域および第６領域を有し、
    前記第５領域に位置する前記半導体層上には、第５ゲート絶縁膜を介して、ｎ型の第５電界効果トランジスタの第５ゲート電極が形成されており、
    前記第６領域に位置する前記半導体層上には、第６ゲート絶縁膜を介して、ｐ型の第６電界効果トランジスタの第６ゲート電極が形成されており、
    前記第５ゲート絶縁膜および前記第６ゲート絶縁膜のそれぞれの厚さは、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜のそれぞれの厚さよりも大きく、
    前記第５ゲート絶縁膜および前記第６ゲート絶縁膜のそれぞれは、酸化シリコンから成る絶縁膜に、アルミニウムおよびハフニウムのそれぞれが添加された、絶縁膜である、半導体装置。
  10. 以下の工程を含む半導体装置の製造方法：
    （ａ）ｎ型の第１電界効果トランジスタが形成される第１領域、ｐ型の第１電界効果トランジスタが形成される第２領域、ｎ型の第３電界効果トランジスタが形成される第３領域およびｐ型の第４電界効果トランジスタが形成される第４領域を有し、半導体基材、前記半導体基材の上面上に形成された絶縁層および前記絶縁層の上面上に形成された半導体層を備えたＳＯＩ基板を準備する工程；
    （ｂ）前記（ａ）工程の後、前記第３領域および前記第４領域のそれぞれに位置する前記半導体層と、前記第３領域および前記第４領域のそれぞれに位置する前記絶縁層とを除去し、前記第３領域および前記第４領域のそれぞれに位置する前記半導体基材を露出させる工程；
    （ｃ）前記（ｂ）工程の後、前記第１領域および前記第２領域のそれぞれに位置する前記半導体層上に酸化シリコンから成る第１絶縁膜を形成し、前記第３領域および前記第４領域のそれぞれに位置する前記半導体基材上に酸化シリコンから成る第２絶縁膜を形成する工程；
    （ｄ）前記（ｃ）工程の後、前記第２領域に位置する前記第１絶縁膜と前記第３領域に位置する前記第２絶縁膜とが露出するように、かつ、前記第１領域に位置する前記第１絶縁膜が覆われるように、前記第１領域に位置する前記半導体層上に第１マスクを形成する工程；
    （ｅ）前記（ｄ）工程の後、前記第１領域に位置する前記半導体層を前記第１マスクで覆った状態で、前記第２領域に位置する前記第１絶縁膜および前記第３領域に位置する前記第２絶縁膜に、アルミニウムを添加する工程；
    （ｆ）前記（ｅ）工程の後、前記第１マスクを除去する工程；
    （ｇ）前記（ｆ）工程の後、前記第１領域に位置する前記第１絶縁膜と前記第４領域に位置する前記第２絶縁膜とが露出するように、かつ、前記第２領域に位置する前記第１絶縁膜が覆われるように、前記第２領域に位置する前記半導体層上に第２マスクを形成する工程；
    （ｈ）前記（ｇ）工程の後、前記第２領域に位置する前記半導体層を前記第２マスクで覆った状態で、前記第１領域に位置する前記第１絶縁膜および前記第４領域に位置する前記第２絶縁膜に、ハフニウムを添加する工程；
    （ｉ）前記（ｈ）工程の後、前記第２マスクを除去する工程；
    （ｊ）前記（ｉ）工程の後、前記第１領域に位置する前記第１絶縁膜にアルミニウムを添加せずにハフニウムを添加することで形成された第１ゲート絶縁膜を介して前記第１領域に位置する前記半導体層上に第１ゲート電極を形成し、前記第２領域に位置する前記第１絶縁膜にハフニウムを添加せずにアルミニウムを添加することで形成された第２ゲート絶縁膜を介して前記第２領域に位置する前記半導体層上に第２ゲート電極を形成し、前記第３領域に位置する前記第２絶縁膜にアルミニウムを添加することで形成された第３ゲート絶縁膜を介して前記第３領域に位置する前記半導体基材上に第３ゲート電極を形成し、前記第４領域に位置する前記第２絶縁膜にハフニウムを添加することで形成された第４ゲート絶縁膜を介して前記第４領域に位置する前記半導体基材上に第４ゲート電極を形成する工程。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記第３ゲート絶縁膜および前記第４ゲート絶縁膜のそれぞれの厚さは、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜のそれぞれの厚さよりも大きい、半導体装置の製造方法。
  12. 請求項１０に記載の半導体装置の製造方法において、
    前記（ｂ）工程の後、かつ、前記（ｃ）工程の前に、前記第１領域に位置する前記絶縁層に接するように前記第１領域に位置する前記半導体基材にｎ型の第１ウェル領域を形成し、前記第２領域に位置する前記絶縁層に接するように前記第２領域に位置する前記半導体基材にｐ型の第２ウェル領域を形成する工程と、
    前記第１ウェル領域および前記第２ウェル領域を前記第１領域および前記第２領域にそれぞれ形成した後、かつ、前記（ｃ）工程の前に、前記第１領域に位置する前記絶縁層に接するように前記第１ウェル領域にｎ型の第１グランドプレーン領域を形成し、前記第２領域に位置する前記絶縁層に接するように前記第２ウェル領域にｐ型の第２グランドプレーン領域を形成する工程と、を更に有し、
    前記（ａ）工程で準備する前記ＳＯＩ基板を構成し、かつ、前記第１領域および前記第２領域のそれぞれに位置する前記半導体層の厚さは、１０ｎｍ〜２０ｎｍであり、
    前記（ａ）工程で準備する前記ＳＯＩ基板を構成し、かつ、前記第１領域および前記第２領域のそれぞれに位置する前記絶縁層の厚さは、１０ｎｍ〜２０ｎｍであり、
    前記第１グランドプレーン領域を構成する不純物の濃度は、前記第１ウェル領域を構成する不純物の濃度よりも高く、
    前記第２グランドプレーン領域を構成する不純物の濃度は、前記第２ウェル領域を構成する不純物の濃度よりも高い、半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法において、
    前記（ｊ）工程の後、前記第１ゲート電極の側壁上に第１オフセットスペーサを形成し、前記第２ゲート電極の側壁上に第２オフセットスペーサを形成する工程と、
    前記第１オフセットスペーサおよび前記第２オフセットスペーサのそれぞれを形成した後、前記第１領域に位置する前記半導体層のうちの前記第１ゲート電極および前記第１オフセットスペーサから露出する第１表面と、前記第２領域に位置する前記半導体層のうちの前記第２ゲート電極および前記第２オフセットスペーサから露出する第２表面とに対してエピタキシャル成長処理を施すことで、前記第１表面上および前記第２表面上のそれぞれにエピタキシャル成長層を形成する工程と、
    前記エピタキシャル成長層を形成した後、前記エピタキシャル成長層を層間絶縁膜で覆う工程と、
    前記エピタキシャル成長層を前記層間絶縁膜で覆った後、前記層間絶縁膜にコンタクトホールを形成する工程と、
    前記層間絶縁膜に前記コンタクトホールを形成した後、前記コンタクトホールを導電性部材で塞ぎ、前記エピタキシャル成長層に接続するコンタクトプラグを形成する工程と、を更に有する、半導体装置の製造方法。
  14. 請求項１０に記載の半導体装置の製造方法において、
    前記（ｊ）工程では、前記第３領域に位置する前記第２絶縁膜にアルミニウムおよびハフニウムのそれぞれを添加することで形成された前記第３ゲート絶縁膜を介して、前記第３領域に位置する前記半導体基材上に、前記第３ゲート電極を形成し、また、前記第４領域に位置する前記第２絶縁膜にアルミニウムおよびハフニウムのそれぞれを添加することで形成された前記第４ゲート絶縁膜を介して、前記第４領域に位置する前記半導体基材上に、前記第４ゲート電極を形成する、半導体装置の製造方法。
  15. 請求項１４に記載の半導体装置の製造方法において、
    前記第４ゲート絶縁膜を構成するアルミニウムおよびハフニウムの総原子数に対するハフニウムの原子数の割合は、７５％以上であり、かつ、１００％未満である、半導体装置の製造方法。
  16. 請求項１５に記載の半導体装置の製造方法において、
    前記第３ゲート絶縁膜を構成するアルミニウムおよびハフニウムの総原子数に対するハフニウムの原子数の割合は、７５％以上であり、かつ、１００％未満である、半導体装置の製造方法。
  17. 以下の工程を含む半導体装置の製造方法：
    （ａ）ｎ型の第１電界効果トランジスタが形成される第１領域、ｐ型の第１電界効果トランジスタが形成される第２領域、ｎ型の第３電界効果トランジスタが形成される第３領域およびｐ型の第４電界効果トランジスタが形成される第４領域を有し、半導体基材、前記半導体基材の上面上に形成された絶縁層および前記絶縁層の上面上に形成された半導体層を備えたＳＯＩ基板を準備する工程；
    （ｂ）前記（ａ）工程の後、前記第３領域および前記第４領域のそれぞれに位置する前記半導体層と、前記第３領域および前記第４領域のそれぞれに位置する前記絶縁層とを除去し、前記第３領域および前記第４領域のそれぞれに位置する前記半導体基材を露出させる工程；
    （ｃ）前記（ｂ）工程の後、前記第１領域および前記第２領域のそれぞれに位置する前記半導体層上に酸化シリコンから成る第１絶縁膜を形成し、前記第３領域および前記第４領域のそれぞれに位置する前記半導体基材上に酸化シリコンから成る第２絶縁膜を形成する工程；
    （ｄ）前記（ｃ）工程の後、前記第１領域および前記第２領域のそれぞれに位置する前記第１絶縁膜と、前記第３領域および前記第４領域のそれぞれに位置する前記第２絶縁膜とに、アルミニウムおよびハフニウムを添加する工程；
    （ｅ）前記（ｄ）工程の後、前記第１領域および前記第２領域のそれぞれに位置する前記第１絶縁膜と、前記第３領域および前記第４領域のそれぞれに位置する前記第２絶縁膜とを覆うように、前記第１領域および前記第２領域のそれぞれに位置する前記半導体層上と、前記第３領域および前記第４領域のそれぞれに位置する前記半導体基材上とに、第１半導体材料を形成する工程；
    （ｆ）前記（ｅ）工程の後、前記第１領域、前記第３領域および前記第４領域のそれぞれに位置する前記第１半導体材料が残存するように、前記第２領域に位置する前記第１半導体材料と、前記第２領域に位置し、かつ、アルミニウムおよびハフニウムが添加された前記第１絶縁膜とを除去することで、前記第２領域に位置する前記半導体層を露出させる工程；
    （ｇ）前記（ｆ）工程の後、前記第１領域に位置する前記半導体層と、前記第３領域および前記第４領域のそれぞれに位置する前記半導体基材とを前記第１半導体材料で覆った状態で、前記第２領域に位置する前記半導体層上に、酸化シリコンから成る第３絶縁膜を形成する工程；
    （ｈ）前記（ｇ）工程の後、前記第１領域に位置する前記半導体層と、前記第３領域および前記第４領域のそれぞれに位置する前記半導体基材とを前記第１半導体材料で覆った状態で、前記第２領域に位置する前記第３絶縁膜に、アルミニウムを添加する工程；
    （ｉ）前記（ｈ）工程の後、前記第１領域に位置する前記半導体層と、前記第３領域および前記第４領域のそれぞれに位置する前記半導体基材とを前記第１半導体材料で覆った状態で、前記第２領域に位置し、かつ、アルミニウムが添加された前記第３絶縁膜上に、第２半導体材料を形成する工程；
    （ｊ）前記（ｉ）工程の後、前記第２領域に位置する前記第２半導体材料と、前記第３領域および前記第４領域のそれぞれに位置する前記第１半導体材料とが残存するように、前記第１領域に位置する前記第１半導体材料と、前記第１領域に位置し、かつ、アルミニウムおよびハフニウムが添加された前記第１絶縁膜とを除去することで、前記第１領域に位置する前記半導体層を露出させる工程；
    （ｋ）前記（ｊ）工程の後、前記第２領域に位置する前記半導体層を前記第２半導体材料で覆った状態で、かつ、前記第３領域および前記第４領域のそれぞれに位置する前記半導体基材を前記第１半導体材料で覆った状態で、前記第１領域に位置する前記半導体層上に、酸化シリコンから成る第４絶縁膜を形成する工程；
    （ｌ）前記（ｋ）工程の後、前記第２領域に位置する前記半導体層を前記第２半導体材料で覆った状態で、かつ、前記第３領域および前記第４領域のそれぞれに位置する前記半導体基材を前記第１半導体材料で覆った状態で、前記第１領域に位置する前記第４絶縁膜に、ハフニウムを添加する工程；
    （ｍ）前記（ｌ）工程の後、前記第２領域に位置する前記半導体層を前記第２半導体材料で覆った状態で、かつ、前記第３領域および前記第４領域のそれぞれに位置する前記半導体基材を前記第１半導体材料で覆った状態で、前記第１領域に位置し、かつ、ハフニウムが添加された前記第４絶縁膜上に、第３半導体材料を形成する工程；
    （ｎ）前記（ｍ）工程の後、前記第１半導体材料、前記第２半導体材料および前記第３半導体材料のそれぞれをパターニングすることで、前記第１領域に位置し、かつ、ハフニウムが添加された前記第３絶縁膜を介して前記第１領域に位置する前記半導体層上に第１ゲート電極を形成し、前記第２領域に位置し、かつ、アルミニウムが添加された前記第４絶縁膜を介して前記第２領域に位置する前記半導体層上に第２ゲート電極を形成し、前記第３領域に位置し、かつ、アルミニウムおよびハフニウムが添加された前記第２絶縁膜を介して前記第３領域に位置する前記半導体基材上に第３ゲート電極を形成し、前記第４領域に位置し、かつ、アルミニウムおよびハフニウムが添加された前記第２絶縁膜を介して前記第４領域に位置する前記半導体基材上に第４ゲート電極を形成する工程。
  18. 請求項１７に記載の半導体装置の製造方法において、
    前記（ｎ）工程において、前記第１領域に位置する前記第３絶縁膜および前記第２領域に位置する前記第４絶縁膜のそれぞれの厚さは、前記第３領域および前記第４領域のそれぞれに位置する前記第２絶縁膜の厚さよりも大きい、半導体装置の製造方法。
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