JP2004006868A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】半導体集積回路装置のレイアウト効率を向上させる。
【解決手段】ＣＭＯＳ回路を構成する一方のトランジスタＴｐの配置されたｎ型ウエル２と電源電圧線Ｖｄｄとをスイッチ用トランジスタＴｐｓを介して電気的に接続し、かつ、ＣＭＯＳ回路を構成する他方のトランジスタＴｎの配置されたｐ型ウエル３と電源電圧線Ｖｓｓとをスイッチ用トランジスタＴｎｓを介して電気的に接続する構成とした。そして、半導体集積回路装置の試験時には、スイッチ用トランジスタＴｐｓ，Ｔｎｓをオフし、ｎ型ウエル２およびｐ型ウエル３に対して外部から試験に適した電位を供給してリーク電流に起因する熱暴走を抑制する一方、半導体集積回路装置の通常動作時には、スイッチ用トランジスタＴｐｓ，Ｔｎｓをオンしてｎ型ウエル２およびｐ型ウエル３をそれぞれ電源電圧Ｖｄｄ，Ｖｓｓに設定してラッチアップを防止する。
【選択図】 図１
【解決手段】ＣＭＯＳ回路を構成する一方のトランジスタＴｐの配置されたｎ型ウエル２と電源電圧線Ｖｄｄとをスイッチ用トランジスタＴｐｓを介して電気的に接続し、かつ、ＣＭＯＳ回路を構成する他方のトランジスタＴｎの配置されたｐ型ウエル３と電源電圧線Ｖｓｓとをスイッチ用トランジスタＴｎｓを介して電気的に接続する構成とした。そして、半導体集積回路装置の試験時には、スイッチ用トランジスタＴｐｓ，Ｔｎｓをオフし、ｎ型ウエル２およびｐ型ウエル３に対して外部から試験に適した電位を供給してリーク電流に起因する熱暴走を抑制する一方、半導体集積回路装置の通常動作時には、スイッチ用トランジスタＴｐｓ，Ｔｎｓをオンしてｎ型ウエル２およびｐ型ウエル３をそれぞれ電源電圧Ｖｄｄ，Ｖｓｓに設定してラッチアップを防止する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置技術に関し、特に、ＣＭＩＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路を有する半導体集積回路装置技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路装置においては、高集積化、高速化および低消費電力化などを行うために種々の検討がなされている。特に、ＭＯＳ・ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を有する半導体集積回路装置においては、素子集積度や動作速度を向上させるために素子や配線の微細化が必要であり、素子寸法のスケーリングが急速に進められている。
【０００３】
ところで、本発明者は、半導体集積回路装置におけるスケーリングについて検討した。以下は、本発明者によって検討された技術であり、その概要は次のとおりである。
【０００４】
すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などの半導体集積回路装置のスケーリングには、電圧一定のスケーリングと電界一定のスケーリングとの２種類がある。
【０００５】
ＣＭＯＳ・ＦＥＴを構成要素とするＣＭＯＳ型の半導体集積回路装置においては、ゲート酸化膜の信頼性を確保する観点などから主に電界一定のスケーリングが実施されている。この場合、素子特性の安定性を確保する観点などから素子寸法の縮小に比例して電源電圧も低下させる必要がある。
【０００６】
なお、ＣＭＯＳ型の半導体集積回路装置の製造技術に関する文献としては、例えば１９９０年１２月１５日、啓学出版株式会社発行のＷ・マリ著「図説超ＬＳＩ工学」ｐ１６７〜ｐ１９１に記載されているものがある（非特許文献１参照）。
【０００７】
ところで、前述したＣＭＯＳ型の半導体集積回路装置において真にスケーリング則を成立させるためには、しきい値電圧も素子寸法に比例して低くする必要がある。これは、回路動作に寄与する電圧成分が（電源電圧−しきい値電圧）の式で表せるからである。
【０００８】
しかし、しきい値電圧の低下はリーク電流の増大を招くので、半導体集積回路装置のテストに広く実施されているリーク電流試験（Ｉｄｄｑ テスト）が不可能になると共に、エージング試験に際して、そのリーク電流の増大等による温度上昇が極めて大きくなり熱暴走を引き起こすなどの問題が発生している。
【０００９】
エージング試験に際しての熱暴走のメカニズムを図２９に示す。図２９において横軸は半導体集積回路装置の設定接合温度（接合温度Ｔｊ１）を表し、縦軸は接合温度Ｔｊ１により生じる半導体集積回路装置の総リーク電流に起因した温度上昇分を周囲温度に加えた温度（接合温度Ｔｊ２）である。通常は、接合温度Ｔｊ２と接合温度Ｔｊ１とが等しい温度に安定する。しかし、リーク電流成分が大きくなると、リーク電流に伴う温度上昇が極めて大きくなり熱暴走にいたる。
【００１０】
このような問題を解決するために、ＭＯＳ・ＦＥＴのウエルにバックバイアスをかけることにより、しきい値電圧をコントロールする手法を考えることができる。
【００１１】
しかし、この手法は、実使用状態時（通常動作時）にノイズなどの原因により、ウエルとソース／ドレインとの間に順方向電圧が印加され、ウエル電位が変動する恐れがあり、ラッチアップを引き起こすなどの問題が発生する可能性がある。
【００１２】
また、このようなバックバイアスを用いてリーク電流を低減させる技術は、例えば特開平６−３３４０１０号公報に記載があり、この文献には、論理回路群を構成する低しきい値電圧の電界効果トランジスタの基板ノードを電源線に接続し、また論理回路群に接続された疑似電源線を高しきい値電圧の電界効果トランジスタを介して電源線に接続する構成が開示されている。この技術の場合、半導体集積回路装置の通常動作時には、高しきい値電圧の電界効果トランジスタをオンすることにより、基板ノードを電源線に接続した電界効果トランジスタは低いしきい値電圧で通常の動作を行うことができ、一方、試験期間中には、高しきい値電圧の電界効果トランジスタをオフし、かつ、疑似電源線に試験用電圧を印加することにより、低しきい値電圧の電界効果トランジスタは一時的に高しきい値電圧を有するようにすることができる（特許文献１参照）。
【００１３】
さらに、ＭＯＳ・ＦＥＴのしきい値電圧をコントロールする技術として、例えば特開平８−１７１８３号公報には、ＭＯＳ・ＦＥＴの基板電位を可変にするスイッチ手段を設ける技術がある。この技術の場合は、スイッチング手段がＭＯＳ・ＦＥＴのバックゲートバイアス電位を第１の電位または第２の電位に切り換え、ＭＯＳ・ＦＥＴのしきい値電圧の絶対値を切り換えることにより、スイッチング特性およびサブスレッショルド電流特性を切り換えることができる（特許文献２参照）。
【００１４】
【非特許文献１】
１９９０年１２月１５日、啓学出版株式会社発行のＷ・マリ著「図説
超ＬＳＩ工学」ｐ１６７〜ｐ１９１
【００１５】
【特許文献１】
特開平６−３３４０１０号公報
【００１６】
【特許文献２】
特開平８−１７１８３号公報
【００１７】
【発明が解決しようとする課題】
しかし、上記特許文献１のような技術においては、高しきい値電圧の電界効果トランジスタを論理回路群と電源との間に直列に介在させるので、回路のインピーダンスが増大する結果、半導体集積回路装置の全体的な動作速度が低下してしまう問題がある。
【００１８】
また、上記特許文献２のような技術においては、ｐチャネル形のＭＯＳ・ＦＥＴのソース−ｎウエル間をｎチャネル形のＭＯＳ・ＦＥＴスイッチを介してショートするため、（１）通常動作時に電源電圧より高い電圧を発生させる必要が生じる、（２）前記（１）の高電圧をＭＯＳ・ＦＥＴに印加するため、当該ＭＯＳ・ＦＥＴのゲート酸化膜を厚くしなければならず素子特性が劣化するなどの問題がある。
【００１９】
本発明の目的は、ラッチアップが防止できるなどの高性能なＣＭＯＳ型の半導体集積回路装置およびその製造技術を提供することにある。
【００２０】
また、本発明の他の目的は、ＣＭＯＳ型の半導体集積回路装置において、通常動作時においては、ラッチアップを防止でき、試験時においてはリーク電流を抑制することのできる技術を提供することにある。
【００２１】
また、本発明の他の目的は、ＣＭＯＳ型の半導体集積回路装置において、通常動作時における動作速度の低下を招くことなく、通常動作時および試験時における信頼性を向上させることのできる技術を提供することにある。
【００２２】
さらに、本発明の他の目的は、ＣＭＯＳ型の半導体集積回路装置において、素子特性の劣化を招くことなく、通常時および試験時における信頼性を向上させることのできる技術を提供することにある。
【００２３】
また、本発明の他の目的は、半導体集積回路装置のレイアウト効率を向上させることのできる技術を提供することにある。
【００２４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２６】
すなわち、本発明の半導体集積回路装置は、ＣＭＯＳＦＥＴに接続されている第１の電源電圧線と第１の電源電圧線よりも小さい電圧が印加されている第２の電源電圧線とは独立に第３の電源電圧線および第４の電源電圧線を有し、第３の電源電圧線により第１導電型ウエルに必要に応じて給電できると共に第４の電源電圧線により第２導電型ウエルに必要に応じて給電できるものである。
【００２７】
また、本発明の半導体集積回路装置は、第１の電源電圧線と第３の電源電圧線との間にＭＯＳＦＥＴからなる第１のスイッチ用トランジスタが接続されており、第２の電源電圧線と第４の電源電圧線との間にＭＯＳＦＥＴからなる第２のスイッチ用トランジスタが接続されており、第１のスイッチ用トランジスタを必要に応じて動作させることにより第１の電源電圧線と第３の電源電圧線とを短絡させることができると共に第２のスイッチ用トランジスタを必要に応じて動作させることにより第２の電源電圧線と第４の電源電圧線とを短絡させることができるものである。
【００２８】
これにより、たとえば半導体集積回路装置の通常動作時においては、第１のスイッチ用トランジスタおよび第２のスイッチ用トランジスタをオンし、第１導電型ウエルおよび第２導電型ウエルにそれぞれ第１の電源電圧および第２の電源電圧を供給することにより、第１導電型ＭＯＳ・ＦＥＴおよび第２導電型ＭＯＳ・ＦＥＴの基板電位の変動を抑えることができるので、その変動に起因するラッチアップを防止することが可能となる。
【００２９】
また、たとえば半導体集積回路装置の試験時においては、第１のスイッチ用トランジスタおよび第２のスイッチ用トランジスタをオフし、第３の電源電圧線および第４の電源電圧線から試験に適した電圧をそれぞれ第１導電型ウエルおよび第２導電型ウエルに供給することにより、リーク電流を低減することができるので、そのリーク電流に起因する熱暴走を抑制することが可能となる。
【００３０】
また、本発明の半導体集積回路装置の製造方法は、半導体基板の表面に第１導電型ウエルおよび第２導電型ウエルを形成する工程と、
前記第１導電型ウエルにＣＭＯＳＦＥＴを構成する第２導電型ＭＯＳＦＥＴとそれとは別のＭＯＳＦＥＴからなる第１のスイッチ用トランジスタを形成する工程と、
前記第２導電型ウエルにＣＭＯＳＦＥＴを構成する第１導電型ＭＯＳＦＥＴとそれとは別のＭＯＳＦＥＴからなる第２のスイッチ用トランジスタを形成する工程と、
前記ＣＭＯＳＦＥＴを構成する前記第２導電型ＭＯＳＦＥＴのソースに接続するように第１の電源電圧線を形成する工程と、
前記ＣＭＯＳＦＥＴを構成する前記第１導電型ＭＯＳＦＥＴのソースに接続するように第２の電源電圧線を形成する工程と、
前記第１のスイッチ用トランジスタのドレインおよび前記第１導電型ウエルに接続するようにウエル給電用線を形成する工程と、
前記第２のスイッチ用トランジスタのドレインおよび前記第２導電型ウエルに接続するようにウエル給電用線を形成する工程と、
前記第１のスイッチ用トランジスタのゲート電極に接続するようにコントロール信号線を形成する工程と、
前記第２のスイッチ用トランジスタのゲート電極に接続するようにコントロール信号線を形成する工程とを有し、
前記第１のスイッチ用トランジスタのソースは、前記第２導電型ＭＯＳＦＥＴにおけるソースと隣接して配置されていると共に同一の半導体領域とし、前記第２のスイッチ用トランジスタのソースは、前記第１導電型ＭＯＳＦＥＴにおけるソースと隣接して配置されていると共に同一の半導体領域として形成するものである。
【００３１】
これにより、第１のスイッチ用トランジスタおよび第２のスイッチ用トランジスタの占有面積を縮小することができるので、レイアウトの効率を向上させることが可能となる。
【００３２】
また、本発明の半導体集積回路装置の製造方法は、半導体基板の表面に第１導電型ウエルおよび第２導電型ウエルを形成する工程と、
前記第１導電型ウエルにＣＭＯＳＦＥＴを構成する第２導電型ＭＯＳＦＥＴとそれとは別のＭＯＳＦＥＴからなる第１のスイッチ用トランジスタを形成する工程と、
前記第２導電型ウエルにＣＭＯＳＦＥＴを構成する第１導電型ＭＯＳＦＥＴとそれとは別のＭＯＳＦＥＴからなる第２のスイッチ用トランジスタを形成する工程と、
前記ＣＭＯＳＦＥＴを構成する前記第２導電型ＭＯＳＦＥＴのソースに接続するように第１の電源電圧線を形成する工程と、
前記ＣＭＯＳＦＥＴを構成する前記第１導電型ＭＯＳＦＥＴのソースに接続するように第２の電源電圧線を形成する工程と、
前記第１のスイッチ用トランジスタのドレインおよび前記第１導電型ウエルに接続するようにウエル給電用線を形成する工程と、
前記第２のスイッチ用トランジスタのドレインおよび前記第２導電型ウエルに接続するようにウエル給電用線を形成する工程と、
前記第１のスイッチ用トランジスタのゲート電極に接続するようにコントロール信号線を形成する工程と、
前記第２のスイッチ用トランジスタのゲート電極に接続するようにコントロール信号線を形成する工程とを有し、
前記第１のスイッチ用トランジスタのドレインおよび前記第１導電型ウエルに接続するように前記ウエル給電用線を形成する工程と、前記第２のスイッチ用トランジスタのドレインおよび前記第２導電型ウエルに接続するように前記ウエル給電用線を形成する工程とは同一工程により行い、
前記第１のスイッチ用トランジスタのゲート電極に接続するように前記コントロール信号線を形成する工程と、前記第２のスイッチ用トランジスタのゲート電極に接続するように前記コントロール信号線を形成する工程とは同一工程により行うものである。
【００３３】
これにより、第１のスイッチ用トランジスタ、そのウエル給電用線およびそのコントロール信号線と、第２のスイッチ用トランジスタ、そのウエル給電用線およびそのコントロール信号線とを同一工程時に形成することにより、製造工程の大幅な増加を招くことなく、第１のスイッチ用トランジスタ、第２のスイッチ用トランジスタ、ウエル給電用線およびコントロール信号線を有する半導体集積回路装置を製造することが可能となる。
【００３４】
また、本発明の半導体集積回路装置は、前記第１のスイッチ用トランジスタおよび第２のスイッチ用トランジスタを、複数の論理ゲートに対して１組の割合で設けたものである。これにより、個々の論理ゲート毎に第１のスイッチ用トランジスタおよび第２のスイッチ用トランジスタを設ける場合よりも、全体的なスイッチ用トランジスタの占有面積を縮小することができるので、スイッチ用トランジスタを付加したことに起因するチップサイズの増大や素子集積度の低減を抑えることが可能となる。
【００３５】
また、本発明の半導体集積回路装置は、前記第３の電源電圧線および第４の電源電圧線を導体配線で構成し、前記複数の論理ゲートの各々を配置するための各セル領域毎に、前記第３の電源電圧線用の導体配線と前記第２導電型ウエルとを接続する接続部を設け、かつ、前記第４の電源電圧用の導体配線と前記第１導電型ウエルとを接続する接続部を設けたものである。
【００３６】
これにより、ウエル給電用電圧を各論理ゲートの近傍から供給することができるので、各論理ゲートに対して安定した電位の供給が可能となる。
【００３７】
また、本発明の半導体集積回路装置は、前記第１のスイッチ用トランジスタおよび第２のスイッチ用トランジスタの入力の前段に、１本のコントロール信号線におけるコントロール信号を電位の異なる２つのコントロール信号に分けて、その各々のコントロール信号をそれぞれ前記第１のスイッチ用トランジスタおよび第２のスイッチ用トランジスタの入力に伝送するためのスイッチ制御部を設けたものである。これにより、スイッチ用トランジスタのオン・オフを制御するためのコントロール信号線を１本にすることが可能となる。
【００３８】
また、本発明の半導体集積回路装置は、前記第１のスイッチ用トランジスタおよび第２のスイッチ用トランジスタを電源電圧線が配置される空き領域に設けたものである。
【００３９】
これにより、スイッチ用トランジスタを、本来空き領域となっている電源電圧線の配置領域に設けたことにより、半導体チップの主面を有効に使用することができ、その配線配置領域以外の領域にスイッチ用トランジスタを設ける場合に比べて面積の増大を抑えることが可能となる。
【００４０】
【発明の実施の形態】
本発明をより詳述するために、添付の図面に従ってこれを説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００４１】
図１〜図５を用いて、本実施の形態のＣＭＯＳ型の半導体集積回路装置を具体的に説明する。
【００４２】
なお、図１〜図３は、本実施の形態のＣＭＯＳ型の半導体集積回路装置における論理ゲートがインバータである場合において、そのインバータ回路の領域を示すものである。
【００４３】
また、本明細書において、Ｖｄｄなどの符号は、一般的な表示である電圧を示す場合とその電圧が印加されている配線を示す場合の両方に使用している。また、図示において、丸印は各配線の端部に設けられているピンなどの電極を示しており、正方形に×のハッチングを施したものは、異なる配線層を接続しているコンタクト領域であり、スルーホールに埋め込まれているスールホール用導電層の領域を示している。
【００４４】
また、図１に示す本実施の形態のＣＭＯＳ型の半導体集積回路装置を示す概略断面図は、図示上および説明の明確さのために、図２に示す本実施の形態のＣＭＯＳ型の半導体集積回路装置を示す概略レイアウト図における種々の断面領域を連結した態様のものとしている。
【００４５】
本実施の形態のＣＭＯＳ型の半導体集積回路装置は、ｐ型半導体基板１にｎ型ウエル２とｐ型ウエル３とが形成されている。
【００４６】
また、ｐ型半導体基板１の表面には、ｎ型ウエル２とｐ型ウエル３との境界領域などにフィールド絶縁膜４が形成されている。
【００４７】
ｎ型ウエル２には、インバータ回路の構成要素であるｐチャネルＭＯＳ・ＦＥＴのトランジスタＴｐと本実施の形態の特徴であるスイッチ用トランジスタＴｐｓであるｐチャネルＭＯＳ・ＦＥＴとが設けられており、スイッチ用トランジスタＴｐｓのソース５とインバータ回路用のトランジスタＴｐのソース５とは隣接して配置されており同一のｐ型半導体領域となっている。
【００４８】
また、ｐ型ウエル３には、インバータ回路の構成要素であるｎチャネルＭＯＳ・ＦＥＴのトランジスタＴｎと本実施の形態の特徴であるスイッチ用トランジスタＴｎｓであるｎチャネルＭＯＳ・ＦＥＴとが設けられており、スイッチ用トランジスタＴｎｓのソース１０とインバータ回路用のトランジスタＴｎのソース１０とは隣接して配置されており同一のｎ型半導体領域となっている。
【００４９】
また、ｎ型ウエル２にＣＭＯＳ・ＦＥＴを構成するｐチャネルＭＯＳ・ＦＥＴのトランジスタＴｐの高濃度のｐ型半導体領域であるソース５およびドレイン６とスイッチ用トランジスタＴｐｓの高濃度のｐ型半導体領域であるソース５およびドレイン７とには、それよりも低濃度のｐ型半導体領域９が形成されており、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ Ｓｔｒｕｃｔｕｒｅ）構造のＭＯＳ・ＦＥＴとなっている。
【００５０】
また、ｐ型ウエル３にＣＭＯＳ・ＦＥＴを構成するｎチャネルＭＯＳ・ＦＥＴのトランジスタＴｎの高濃度のｎ型半導体領域であるソース１０およびドレイン１１とスイッチ用トランジスタＴｎｓの高濃度のｎ型半導体領域であるソース１０およびドレイン１２とには、それよりも低濃度のｎ型半導体領域１４が形成されており、ＬＤＤ構造のＭＯＳ・ＦＥＴとなっている。
【００５１】
また、前述した種々のＭＯＳ・ＦＥＴにおけるゲート電極Ｇの下部にはゲート絶縁膜が形成されていると共にゲート電極Ｇの側壁には側壁用絶縁膜が形成されている。
【００５２】
また、トランジスタＴｐのソース５には、例えば５Ｖ程度の電源電圧Ｖｄｄが印加されている第１の電源電圧線Ｖｄｄが接続されており、そのゲート電極Ｇには、入力線ＩＮが接続されており、そのドレイン６には、出力線ＯＵＴが接続されている。
【００５３】
トランジスタＴｎのソース１０には、例えば０Ｖ（グランド電圧）の電源電圧Ｖｓｓが印加されている（第１の電源電圧線よりも小さい電位状態の）第２の電源電圧線（ソース線）Ｖｓｓが接続されており、そのゲート電極Ｇには、入力線ＩＮが接続されており、そのドレイン１１には、出力線ＯＵＴが接続されている。
【００５４】
また、スイッチ用トランジスタＴｐｓをコントロールするためにそのゲート電極Ｇにコントロール信号Ｃｗｌが印加されているコントロール信号線Ｃｗｌが接続されている。
【００５５】
また、ｎ型ウエル２には、ｎ型半導体領域１３を介してウエル給電用電圧Ｖｗｌが印加されているウエル給電用線Ｖｗｌが接続されており、そのウエル給電用線Ｖｗｌはスイッチ用トランジスタＴｐｓのドレイン７に接続されている。
【００５６】
一方、スイッチ用トランジスタＴｎｓをコントロールするためにそのゲート電極Ｇにはコントロール信号Ｃｓｕが印加されているコントロール信号線Ｃｓｕが接続されている。
【００５７】
また、ｐ型ウエル３には、ｐ型半導体領域８を介してウエル給電用電圧Ｖｓｕが印加されているウエル給電用線Ｖｓｕが接続されており、そのウエル給電用線Ｖｓｕはスイッチ用トランジスタＴｎｓのドレイン１２に接続されている。この場合、ｐ型ウエル３とｐ型半導体基板１とは、同一の導電型であることにより、ウエル給電用線Ｖｓｕはｐ型半導体基板１の基板給電用線の態様となっている。
【００５８】
前述した本実施の形態のＣＭＯＳ型の半導体集積回路装置は、ｎ型ウエル２にスイッチ用トランジスタＴｐｓを新規に設けていると共にｐ型ウエル３にスイッチ用トランジスタＴｎｓを新規に設けている。
【００５９】
また、スイッチ用トランジスタＴｐｓをコントロールするためにそのゲート電極Ｇにコントロール信号線Ｃｗｌが新規に接続されていると共に、そのドレイン７にウエル給電用線Ｖｗｌが新規に接続されている。
【００６０】
また、スイッチ用トランジスタＴｎｓをコントロールするためにそのゲート電極Ｇにコントロール信号線Ｃｓｕが新規に接続されていると共に、そのドレイン１２にウエル給電用線Ｖｓｕが新規に接続されている。
【００６１】
したがって、ｎ型ウエル２におけるｐチャネルＭＯＳ・ＦＥＴのしきい値電圧△Ｖｔｈｐおよびｐ型ウエル３におけるｎチャネルＭＯＳ・ＦＥＴのしきい値電圧△Ｖｔｈｎを制御し所望の値にするために、ウエル給電用線Ｖｗｌとウエル給電用線Ｖｓｕを調整することにより行うことができる。
【００６２】
すなわち、ｎ型ウエル２におけるｐチャネルＭＯＳ・ＦＥＴのしきい値電圧の変化分△Ｖｔｈｐ は、△Ｖｔｈｐ＝ＫＢＰ｛（Ｖｗｌ−Ｖｄｄ＋２ ΦＦ ）１／２−（２ΦＦ）１／２｝の式からウエル給電用線Ｖｗｌを調整することにより制御することができる。
【００６３】
また、ｐ型ウエル３におけるｎチャネルＭＯＳ・ＦＥＴのしきい値電圧△Ｖｔｈｎは、△Ｖｔｈｎ＝ＫＢＮ｛（Ｖｓｓ−Ｖｓｕ＋２ΦＦ）１／２ −（２ ΦＦ）１／２｝の式からウエル給電用線Ｖｓｕを調整することにより制御することができる。
【００６４】
なお、上式において、ＫＢＰはｐチャネルＭＯＳ・ＦＥＴの基板効果定数であり、ＫＢＮはｎチャネルＭＯＳ・ＦＥＴの基板効果定数であり、ΦＦは半導体のビルトインポテンシャルを示している。
【００６５】
ここで、本実施の形態における半導体集積回路装置のエージング試験などの試験時および通常動作時にウエル給電用線Ｖｗｌ，Ｖｓｕおよびコントロール信号線Ｃｗｌ，Ｃｓｕに印加する電圧を図４に示す。なお、図４においてＶＢＢは正の所定の基準電圧を示している。
【００６６】
まず、エージング試験時においては、コントロール信号線Ｃｗｌ，ＣｓｕにそれぞれＶｗｌ（Ｖｄｄ＋△ＶＢＢ），Ｖｓｕ（Ｖｓｓ−△ＶＢＢ）を印加することにより、スイッチ用トランジスタＴｐｓ，Ｔｎｓをオフする。そして、外部からウエル給電用線Ｖｗｌ，ＶｓｕにそれぞれＶｄｄ＋△ＶＢＢ，Ｖｓｓ−△ＶＢＢを印加する。これにより、エージング試験時におけるリーク電流の問題を回避することができ、そのリーク電流に起因する熱暴走の問題も回避することが可能となっている。
【００６７】
一方、通常動作時においては、コントロール信号線Ｃｗｌ，Ｃｓｕにそれぞれ電源電圧Ｖｄｄ，Ｖｓｓを印加することにより、スイッチ用トランジスタＴｐｓ，Ｔｎｓをオンする。これにより、電源電圧線Ｖｄｄ，Ｖｓｓとウエル給電用線Ｖｗｌ，Ｖｓｕとを電気的に接続してトランジスタＴｐ，Ｔｎの基板電位をそれぞれ電源電圧Ｖｄｄ，Ｖｓｓに設定する。これにより、トランジスタＴｐ，Ｔｎの基板電位の変動を抑えることができるので、その基板電位の変動に起因するラッチアップを防止することができ、半導体集積回路装置の動作信頼性を確保することが可能となっている。
【００６８】
このように、本実施の形態のＣＭＯＳ型の半導体集積回路装置において、ＬＳＩの試験に広く実施されているリーク電流試験およびエージング試験時には、ｎ型ウエル２に形成されているスイッチ用トランジスタＴｐｓおよびｐ型ウエル３に形成されているスイッチ用トランジスタＴｎｓをオフ状態、すなわち非接続状態にするために、スイッチ用トランジスタＴｐｓをコントロールするためのコントロール信号線Ｃｗｌと第１の電源電圧Ｖｄｄとを等しくすると共にスイッチ用トランジスタＴｎｓをコントロールするためのコントロール信号線Ｃｓｕと第２の電源電圧Ｖｓｓとを等しくする。
【００６９】
したがって、本実施の形態のＣＭＯＳ型の半導体集積回路装置によれば、リーク電流試験およびエージング試験時には、ｎ型ウエル２に形成されているスイッチ用トランジスタＴｐｓおよびｐ型ウエル３に形成されているスイッチ用トランジスタＴｎｓをオフ状態、すなわち非接続状態になっていることにより、ラッチアップなどを防止した状態で、しかもリーク電流を抑制した正常な状態で試験を行うことができる。
【００７０】
また、本実施の形態のＣＭＯＳ型の半導体集積回路装置によれば、リーク電流試験またはエージング試験などの試験時でなく通常の動作時においては、ｎ型ウエル２に形成されているスイッチ用トランジスタＴｐｓおよびｐ型ウエル３に形成されているスイッチ用トランジスタＴｎｓをオン状態、すなわち接続状態にすることにより、ラッチアップなどを防止した状態で正常の動作を行うことができる。
【００７１】
さらに、本実施の形態のＣＭＯＳ型の半導体集積回路装置によれば、ｎ型ウエル２およびｐ型ウエル３に必要に応じてバックバイアスを与えることができることにより、ＭＯＳ・ＦＥＴのしきい値電圧をコントロールすることができると共にラッチアップの発生を防止することができるので、高性能でしかも高信頼度の半導体集積回路装置とすることができる。
【００７２】
また、本実施の形態のＣＭＯＳ型の半導体集積回路装置によれば、ｎ型ウエル２とｐ型ウエル３に回路動作上必要な電源系統である電源電圧Ｖｄｄが印加されている第１の電源電圧線Ｖｄｄと電源電圧Ｖｓｓが印加されている第２の電源電圧線Ｖｓｓとは独立の電源系統であるコントロール信号線Ｖｗｌ、ウエル給電用線Ｖｗｌ、コントロール信号線Ｃｓｕおよびウエル給電用線Ｖｓｕを備えていることにより、ＭＯＳ・ＦＥＴのしきい値電圧をコントロールすることができると共に、回路動作上必要な電源系統とそれとは独立の電源系統をスイッチ用トランジスタＴｐｓおよびスイッチ用トランジスタＴｎｓを介して必要に応じて短絡状態にすることができる。
【００７３】
このように、本実施の形態のＣＭＯＳ型の半導体集積回路装置によれば、リーク電流試験時、エージング試験時および通常の動作時において、ラッチアップなどが防止できるので、高性能でしかも高信頼度の半導体集積回路装置とすることができる。
【００７４】
なお、上記したエージング試験の状態を図５に模式的に示す。ＣＭＯＳ型の半導体集積回路装置ＳＩは、エージング用の配線基板ＬＢ上に１または複数個実装された状態でエージング炉Ａ内に装填されている。
【００７５】
電源供給ユニットＰＷＵは、電源電圧Ｖｄｄ，Ｖｓｓ、ウエル給電用電圧Ｖｗｌ，Ｖｓｕおよびウエル給電用のコントロール信号Ｃｗｌ，Ｃｓｕを半導体集積回路装置ＳＩに対して供給するための構成部である。
【００７６】
パターン発生器ＰＧは、パルス信号を生成するとともに、そのパルス信号を必要に応じて半導体集積回路装置ＳＩに供給することにより、半導体集積回路装置ＳＩの内部回路を活性化させた状態で試験を行うための構成部である。
【００７７】
エージング試験に際しては、半導体集積回路装置ＳＩが収容されたエージング炉Ａ内の温度を所定の温度に設定した後、その状態を一定の時間保持することによって、半導体集積回路装置ＳＩの初期不良のスクリーニングを行うようになっている。
【００７８】
次に、本実施の形態のＣＭＯＳ型の半導体集積回路装置の製造技術を図６〜図９によって説明する。図６〜図９は本実施の形態のＣＭＯＳ型の半導体集積回路装置の製造工程を示す概略断面図である。
【００７９】
まず、図６に示すように、ｐ型半導体基板１を用意し、先行技術を用いて、そのｐ型半導体基板１の表面にイオン注入法によりｎ型ウエル２およびｐ型ウエル３を形成した後、その表面の選択的な領域に例えば酸化シリコン膜からなるフィールド絶縁膜４を形成する。
【００８０】
次に、図７に示すように、ｎ型ウエル２にＣＭＯＳ・ＦＥＴを構成するｐチャネルＭＯＳ・ＦＥＴのトランジスタＴｐと本実施の形態の特徴であるスイッチ用トランジスタＴｐｓであるｐチャネルＭＯＳ・ＦＥＴとを同一工程により形成する。
【００８１】
また、ｐ型ウエル３にＣＭＯＳ・ＦＥＴを構成するｎチャネルＭＯＳ・ＦＥＴのトランジスタＴｎと本実施の形態の特徴であるスイッチ用トランジスタＴｎｓであるｎチャネルＭＯＳ・ＦＥＴとを同一工程により形成する。
【００８２】
この場合、前述した種々のＭＯＳ・ＦＥＴにおけるゲート電極Ｇの下部にはゲート絶縁膜が形成されていると共にゲート電極Ｇの側壁には側壁用絶縁膜が形成されている。
【００８３】
また、ｎ型ウエル２にＣＭＯＳ・ＦＥＴを構成するｐチャネルＭＯＳ・ＦＥＴのトランジスタＴｐの高濃度のｐ型半導体領域であるソース５およびドレイン６をイオン注入法により形成する工程と同一工程によりスイッチ用トランジスタＴｐｓのソース５とドレイン７それにｎ型ウエル３にｐ型半導体領域８を同時に形成している。
【００８４】
また、トランジスタＴｐのソース５とスイッチ用トランジスタＴｐｓのソース５とは隣接して配置されており同一の高濃度のｐ型半導体領域として形成している。
【００８５】
また、前述した高濃度のｐ型半導体領域にはそれよりも低濃度のｐ型半導体領域９が形成されており、ＬＤＤ（Ｌｉｇｔｈｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ Ｓｔｒｕｃｔｕｒｅ）構造のＭＯＳ・ＦＥＴとして形成している。
【００８６】
一方、ｐ型ウエル３にＣＭＯＳ・ＦＥＴを構成するｎチャネルＭＯＳ・ＦＥＴのトランジスタＴｎの高濃度のｎ型半導体領域であるソース１０およびドレイン１１をイオン注入法により形成する工程と同一工程によりスイッチ用トランジスタＴｎｓのソース１１とドレイン１２それにｐ型ウエル２にｎ型半導体領域１３を同時に形成している。
【００８７】
また、トランジスタＴｎのソース１０とスイッチ用トランジスタＴｎｓのソース１０とは隣接して配置されており同一の高濃度のｎ型半導体領域として形成している。
【００８８】
また、前述した高濃度のｎ型半導体領域にはそれよりも低濃度のｎ型半導体領域１４が形成されており、ＬＤＤ構造のＭＯＳ・ＦＥＴとして形成している。
【００８９】
次いで、図８に示すように、ｐ型半導体基板１の上に例えば酸化シリコン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積して絶縁膜１５を形成する。
【００９０】
続いて、フォトリソグラフィ技術と選択エッチング技術を用いて、絶縁膜１５の選択的な領域にスルーホールを形成する。
【００９１】
その後、ｐ型半導体基板１の上に例えばアルミニウム膜をスパッタリング法により堆積して配線層１６を形成する。
【００９２】
次いで、フォトリソグラフィ技術と選択エッチング技術を用いて、配線層１６の選択的な領域を取り除くことにより、パターン化された配線層１６を形成する。
【００９３】
続いて、図９に示すように、ｐ型半導体基板１の上に例えば酸化シリコン膜をＣＶＤ法により堆積して絶縁膜１７を形成する。
【００９４】
その後、フォトリソグラフィ技術と選択エッチング技術を用いて、絶縁膜１７の選択的な領域にスルーホールを形成する。
【００９５】
次いで、ｐ型半導体基板１の上に例えばアルミニウム膜をスパッタリング法により堆積して配線層１８を形成する。
【００９６】
続いて、フォトリソグラフィ技術と選択エッチング技術を用いて、配線層１８の選択的な領域を取り除くことにより、パターン化された配線層１８を形成する。
【００９７】
この場合、配線層１６および配線層１８により、ＣＭＯＳ・ＦＥＴにおける第１の電源電圧線Ｖｄｄ、第２の電源電圧線Ｖｓｓ、入力線ＩＮ、出力線ＯＵＴが同一工程により形成している。
【００９８】
また、配線層１６および配線層１８により、スイッチ用トランジスタＴｐｓをコントロールするためのコントロール信号線Ｃｗｌ、スイッチ用トランジスタＴｐｓのドレインとｎ型ウエル２とに接続されているウエル給電用線Ｖｗｌ、スイッチ用トランジスタＴｎｓをコントロールするためのコントロール信号線Ｃｓｕ、スイッチ用トランジスタＴｎｓのドレインとｐ型ウエル３とに接続されているウエル給電用線Ｖｓｕが同一工程により形成している。
【００９９】
その後、ｐ型半導体基板１の上に多層配線技術を用いて、多層配線層を形成した後、表面保護膜を形成すること（図示を省略）により、ＣＭＯＳ型の半導体集積回路装置の製造工程を終了する。
【０１００】
なお、前述した製造工程は、ｐ型半導体基板１を使用した態様のものであるが、それとは逆の導電型のｎ型半導体基板を使用して前述した製造工程とは逆の導電型のウエルなどの半導体領域を形成する態様とすることができる。
【０１０１】
前述した本実施の形態のＣＭＯＳ型の半導体集積回路装置の製造技術において、ｎ型ウエル２にＣＭＯＳ・ＦＥＴを構成するｐチャネルＭＯＳ・ＦＥＴのトランジスタＴｐと本実施の形態の特徴であるスイッチ用トランジスタＴｐｓであるｐチャネルＭＯＳ・ＦＥＴとを同一工程により形成している。
【０１０２】
また、ｐ型ウエル３にＣＭＯＳ・ＦＥＴを構成するｎチャネルＭＯＳ・ＦＥＴのトランジスタＴｎと本実施の形態の特徴であるスイッチ用トランジスタＴｎｓであるｎチャネルＭＯＳ・ＦＥＴとを同一工程により形成している。
【０１０３】
また、配線層１６および配線層１８により、ＣＭＯＳ・ＦＥＴにおける第１の電源電圧線Ｖｄｄ、第２の電源電圧線Ｖｓｓ、入力線ＩＮ、出力線ＯＵＴが同一工程により形成している。
【０１０４】
また、配線層１６および配線層１８により、スイッチ用トランジスタＴｐｓをコントロールするためのコントロール信号線Ｃｗｌ、スイッチ用トランジスタＴｐｓのドレインとｎ型ウエル２とに接続されているウエル給電用線Ｖｗｌ、スイッチ用トランジスタＴｎｓをコントロールするためのコントロール信号線Ｃｓｕ、スイッチ用トランジスタＴｎｓのドレインとｐ型ウエル３とに接続されているウエル給電用線Ｖｓｕが同一工程により形成している。
【０１０５】
したがって、本実施の形態のＣＭＯＳ型の半導体集積回路装置の製造技術によれば、スイッチ用トランジスタＴｐｓおよびスイッチ用トランジスタＴｎｓそれらに接続するコントロール信号線ＣＷｌ、ウエル給電用線Ｖｗｌ、コントロール信号線Ｃｓｕとウエル給電用線ＶｓｕをＣＭＯＳ・ＦＥＴとそれに接続する第１の電源電圧線Ｖｄｄ、第２の電源電圧線Ｖｓｓ、入力線ＩＮと出力線ＯＵＴを形成する工程と同一工程により形成することができることにより、製造工程を追加することなく容易にそれらを同時に形成することができる。
【０１０６】
また、前述した本実施の形態のＣＭＯＳ型の半導体集積回路装置の製造技術において、トランジスタＴｐ のソース５とスイッチ用トランジスタＴｐｓのソース５とは隣接して配置されており同一の高濃度のｐ型半導体領域として形成している。
【０１０７】
また、トランジスタＴｎ のソース１０とスイッチ用トランジスタＴｎｓのソース１０とは隣接して配置されており同一の高濃度のｎ型半導体領域として形成している。
【０１０８】
したがって、前述した本実施の形態のＣＭＯＳ型の半導体集積回路装置の製造技術によれば、スイッチ用トランジスタＴｐｓとスイッチ用トランジスタＴｎｓを最小面積の領域に形成できることにより、レイアウトの効率を向上させることができる。
【０１０９】
次に、本発明の他の実施の形態を図１０〜図１７によって説明する。この図１０〜図１７は、本発明の他の実施の形態であるＣＭＯＳ型の半導体集積回路装置の論理ゲートの変形例を示す概略レイアウト図および各レイアウト図に対応した回路図である。この図１０〜図１７においては１つの論理ゲートが示されているとともに、その１つ毎に上記したスイッチ用トランジスタＴｐｓ，Ｔｎｓが設けられていることを示している。
【０１１０】
図１０は２入力ＮＡＮＤゲート回路ＮＡ１を有するＣＭＯＳ型の半導体集積回路装置を示す概略レイアウト図であり、図１１はその回路図である。
【０１１１】
この２入力ＮＡＮＤゲート回路ＮＡ１は、互いに並列に接続された２つのトランジスタＴｐ１，Ｔｐ２と、互いに直列に接続された２つのトランジスタＴｎ１，Ｔｎ２とが、電源電圧線Ｖｄｄ，Ｖｓｓの間に電気的に接続されて構成されている。このトランジスタＴｐ１，Ｔｐ２は、ｐチャネルＭＯＳ・ＦＥＴからなり、ｎ型ウエル２内に形成されている。また、トランジスタＴｎ１，Ｔｎ２は、ｎチャネルＭＯＳ・ＦＥＴからなり、ｐ型ウエル３内に形成されている。
【０１１２】
トランジスタＴｐ１，Ｔｎ１のゲート電極は電気的に接続され、さらに入力線ＩＮ１に電気的に接続されている。トランジスタＴｐ２，Ｔｎ２のゲート電極は電気的に接続され、さらに入力線ＩＮ２に電気的に接続されている。トランジスタＴｐ１，Ｔｐ２のソースと、トランジスタＴｎ２のドレインとは電気的に接続され、さらに出力線ＯＵＴと電気的に接続ている。
【０１１３】
図１２は３入力ＮＡＮＤゲート回路ＮＡ２を有するＣＭＯＳ型の半導体集積回路装置を示す概略レイアウト図であり、図１３はその回路図である。
【０１１４】
３入力ＮＡＮＤゲート回路ＮＡ２は、互いに並列に接続された３つのトランジスタＴｐ１，Ｔｐ２，Ｔｐ３と、互いに直列に接続された３つのトランジスタＴｎ１，Ｔｎ２，Ｔｎ３とが、電源電圧線Ｖｄｄ，Ｖｓｓの間に電気的に接続されて構成されている。このトランジスタＴｐ１，Ｔｐ２，Ｔｐ３は、ｐチャネルＭＯＳ・ＦＥＴからなり、ｎ型ウエル２内に形成されている。また、トランジスタＴｎ１，Ｔｎ２，Ｔｎ３は、ｎチャネルＭＯＳ・ＦＥＴからなり、ｐ型ウエル３内に形成されている。
【０１１５】
トランジスタＴｐ１，Ｔｎ１のゲート電極は電気的に接続され、さらに入力線ＩＮ１に電気的に接続されている。トランジスタＴｐ２，Ｔｎ２のゲート電極は電気的に接続され、さらに入力線ＩＮ２に電気的に接続されている。トランジスタＴｐ３，Ｔｎ３のゲート電極は電気的に接続され、さらに入力線ＩＮ３に電気的に接続されている。トランジスタＴｐ１〜Ｔｐ３のソースと、トランジスタＴｎ３のドレインとは電気的に接続され、さらに出力線ＯＵＴと電気的に接続ている。
【０１１６】
図１４は２入力ＮＯＲゲート回路ＮＯ１を有するＣＭＯＳ型の半導体集積回路装置を示す概略レイアウト図であり、図１５はその回路図である。
【０１１７】
この２入力ＮＯＲゲート回路ＮＯ１は、ｎ型ウエル２およびｐ型ウエル３内に、それぞれ２つのトランジスタＴｐ１，Ｔｐ２と、２つのトランジスタＴｎ１，Ｔｎ２とを有している。
【０１１８】
２入力ＮＯＲゲート回路ＮＯ１は、互いに直列に接続された２つのトランジスタＴｐ１，Ｔｐ２と、互いに並列に接続された２つのトランジスタＴｎ１，Ｔｎ２とが、電源電圧線Ｖｄｄ，Ｖｓｓの間に電気的に接続されて構成されている。このトランジスタＴｐ１，Ｔｐ２は、ｐチャネルＭＯＳ・ＦＥＴからなり、ｎ型ウエル２内に形成されている。また、トランジスタＴｎ１，Ｔｎ２は、ｎチャネルＭＯＳ・ＦＥＴからなり、ｐ型ウエル３内に形成されている。
【０１１９】
このトランジスタＴｐ１，Ｔｎ１のゲート電極は電気的に接続され、さらに入力線ＩＮ１に電気的に接続されている。トランジスタＴｐ２，Ｔｎ２のゲート電極は電気的に接続され、さらに入力線ＩＮ２に電気的に接続されている。トランジスタＴｐ２のソースと、トランジスタＴｎ１，Ｔｎ２のドレインとは電気的に接続され、さらに出力線ＯＵＴと電気的に接続されている。
【０１２０】
図１６は３入力ＮＯＲゲート回路ＮＯ２を有するＣＭＯＳ型の半導体集積回路装置を示す概略レイアウト図であり、図１７はその回路図である。
【０１２１】
この３入力ＮＯＲゲート回路ＮＯ２は、互いに直列に接続された３つのトランジスタＴｐ１，Ｔｐ２，Ｔｐ３と、互いに並列に接続された３つのトランジスタＴｎ１，Ｔｎ２，Ｔｎ３とが、電源電圧線Ｖｄｄ，Ｖｓｓの間に電気的に接続されて構成されている。
【０１２２】
このトランジスタＴｐ１，Ｔｐ２，Ｔｐ３は、ｐチャネルＭＯＳ・ＦＥＴからなり、ｎ型ウエル２内に形成されている。また、トランジスタＴｎ１，Ｔｎ２，Ｔｎ３は、ｎチャネルＭＯＳ・ＦＥＴからなり、ｐ型ウエル３内に形成されている。
【０１２３】
このトランジスタＴｐ１，Ｔｎ１のゲート電極は電気的に接続され、さらに入力線ＩＮ１に電気的に接続されている。トランジスタＴｐ２，Ｔｎ２のゲート電極は電気的に接続され、さらに入力線ＩＮ２に電気的に接続されている。トランジスタＴｐ３，Ｔｎ３のゲート電極は電気的に接続され、さらに入力線ＩＮ３に電気的に接続されている。トランジスタＴｐ３のソースと、トランジスタＴｎ１，Ｔｎ２，Ｔｎ３のドレインとは電気的に接続され、さらに出力線ＯＵＴと電気的に接続されている。
【０１２４】
この図１０〜図１７に示すように、前述した実施の形態１のＣＭＯＳ型の半導体集積回路装置と同様にｎ型ウエル２とｐ型ウエル３とにそれぞれＭＯＳ・ＦＥＴからなるスイッチ用トランジスタＴｐｓ，Ｔｎｓを配置し、スイッチ用トランジスタＴｐｓ，Ｔｎｓをコントロールするためのコントロール信号線Ｃｗｌ，Ｃｓｕ、ｎ型ウエル２に接続されているウエル給電用線Ｖｗｌおよびｐ型ウエル３に接続されているウエル給電用線Ｖｓｕを設けることにより、特に半導体集積回路装置の通常動作に際してラッチアップを防止することができ、高性能でしかも高信頼度の半導体集積回路装置とすることができる。また、半導体集積回路装置の試験に際してリーク電流を抑制することができ、そのリーク電流に起因する熱暴走を抑制することができるので、半導体集積回路装置の歩留りおよび信頼性を向上させることが可能となっている。
【０１２５】
次に、本発明の他の実施の形態を図１８によって説明する。図１８は、本実施の形態であるＣＭＯＳ型の半導体集積回路装置における半導体チップＳＣ内の電源電圧線およびコントロール信号線の配置を模式的に示した図である。
【０１２６】
図１８に示すように、本実施の形態のＣＭＯＳ型の半導体集積回路装置の配線レイアウトは、各配線を行列状に配置する態様を適用できる。各配線の端部には、ピン１９が形成されており、複数のピン１９を通して回路動作上必要な電源電圧Ｖｄｄと電源電圧Ｖｓｓが入力される構造となっている。
【０１２７】
ウエル給電用線Ｖｗｌおよびウエル給電用線Ｖｓｕは半導体チップＳＣにおける特定の１個のピン１９を通して半導体チップＳＣ内の内部回路に入力される構造となっている。
【０１２８】
また、コントロール信号線Ｃｗｌおよびコントロール信号線Ｃｓｕも、半導体チップＳＣにおける特定の１個のピン１９を通して半導体チップＳＣ内の内部回路に入力される構造となっている。
【０１２９】
本実施の形態のＣＭＯＳ型の半導体集積回路装置によれば、通常動作の際には、コントロール信号線Ｃｗｌとウエル給電用線Ｖｗｌの電位を電源電圧Ｖｄｄまたは電源電圧Ｖｓｓと等しくするために、試験時などにおいてそれらが入力されるピン１９の間にあらかじめ高抵抗体などを接続することができる。また、コントロール信号線Ｃｓｕとウエル給電用線Ｖｓｕとの電位を電源電圧Ｖｄｄまたは電源電圧Ｖｓｓと等しくするために、試験時などにおいてそれらが入力されるピン１９の間にあらかじめ高抵抗体などを接続することができる。このようにすることによって、通常動作においては、試験時などにおいて使用する高抵抗体などを取り除くことにより、通常の状態、すなわち、各ピン１９の間に何も接続していない状態をもって動作させることができる。すなわち、半導体集積回路装置の試験時においては、上記した高抵抗体を取り除き、ピン１９を通じて外部から所定の信号あるいは電源電圧をコントロール信号線Ｃｗｌ，Ｃｓｕおよびウエル給電用線Ｖｗｌ，Ｖｓｕに供給するようにする。一方、半導体集積回路装置の通常動作時においては、コントロール信号線Ｃｗｌ，Ｃｓｕとウエル給電用線Ｖｗｌ，Ｖｓｕとを、それぞれ高抵抗体などを介して電源電圧線Ｖｄｄ，Ｖｓｓと電気的に接続しておき、コントロール信号線Ｃｗｌ，Ｃｓｕおよびウエル給電用線Ｖｗｌ，Ｖｓｕを所定の電位に固定する。これにより、半導体集積回路装置の通常動作時においては、コントロール信号線Ｃｗｌ，Ｃｓｕおよびウエル給電用線Ｖｗｌ，Ｖｓｕに外部から所定の信号や電圧を供給しなくても、半導体集積回路装置における所望の回路動作を行わせることが可能となっている。
【０１３０】
次に、本発明の他の実施の形態を図１９によって説明する。図１９は半導体チップＳＣの要部平面図を示している。
【０１３１】
半導体チップＳＣには、ｎ型ウエル２およびｐ型ウエル３が、図１９の横方向に沿って、すなわち、セル領域ＣＬの配列方向に沿って延在した状態で形成されている。
【０１３２】
図１９においてはｎ型ウエル２およびｐ型ウエル３の各々が複数個に分割されているように示されているが、これは１個のセル領域ＣＬの区切りを示すもので、ｎ型ウエル２およびｐ型ウエル３のそれぞれは複数個に分割されているわけではなく一体的に、すなわち、所定の不純物分布が連続する半導体領域として電気的にも接続された状態で形成されている。
【０１３３】
このセル領域ＣＬは、基本単位の論理ゲートを形成するのに必要な一まとまりの素子が配置される領域であり、その範囲は、ｎ型ウエル２およびｐ型ウエル３の両方を含むように設定されている。
【０１３４】
また、半導体チップＳＣの主面上には、上述のセル領域ＣＬの一群を取り囲むように、電源電圧線Ｖｄｄ，Ｖｓｓ、ウエル給電用線Ｖｗｌ，Ｖｓｕおよびコントロール信号線Ｃｗｌ，Ｃｓｕが配置されている。なお、半導体チップＳＣの主面上には、電源電圧線Ｖｄｄ，Ｖｓｓ、ウエル給電用線Ｖｗｌ，Ｖｓｕおよびコントロール信号線Ｃｗｌ，Ｃｓｕが格子状に配置されている。図１９にはその格子の基本単位分が示されている。
【０１３５】
電源電圧線Ｖｄｄ１、ウエル給電用線Ｖｗｌ１およびコントロール信号線Ｃｗｌ１は、セル領域ＣＬの長手方向の端部（図１９の上方）近傍側において、各セル領域ＣＬを横切るように、セル領域ＣＬの配列方向に沿って延在した状態で配置されている。なお、電源電圧線Ｖｄｄ１、ウエル給電用線Ｖｗｌ１およびコントロール信号線Ｃｗｌ１は、セル領域ＣＬの中心から外周に向かう方向に沿って順に配置されている。
【０１３６】
電源電圧線Ｖｓｓ１、ウエル給電用線Ｖｓｕ１およびコントロール信号線Ｃｓｕ１は、セル領域ＣＬの長手方向の端部（図１９の下方）近傍側において、各セル領域ＣＬを横切るように、セル領域ＣＬの配列方向に沿って延在した状態で配置されている。なお、電源電圧線Ｖｓｓ１、ウエル給電用線Ｖｓｕ１およびコントロール信号線Ｃｓｕ１は、セル領域ＣＬの中心から外周に向かう方向に沿って順に配置されている。
【０１３７】
これら電源電圧線Ｖｄｄ１，Ｖｓｓ１、ウエル給電用線Ｖｗｌ１，Ｖｓｕ１およびコントロール信号線Ｃｗｌ１，Ｃｓｕ１は、たとえばアルミニウムまたはアルミニウム合金からなり、第１配線層に形成されている。
【０１３８】
一方、電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｗｌ２は、セル領域ＣＬの配列方向に対して直交するように延在した状態で配置されている。なお、電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｗｌ２は、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｓｕ２が電源電圧線Ｖｄｄ２，Ｖｓｓ２によって挟まれた状態で配置されている。
【０１３９】
これら電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｓｕ２は、たとえばアルミニウムまたはアルミニウム合金からなり、第２配線層に形成されている。
【０１４０】
第２配線層に配置された電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｓｕ２は、それぞれ第１配線層に配置された電源電圧線Ｖｄｄ１，Ｖｓｓ１、ウエル給電用線Ｖｗｌ１，Ｖｓｕ１およびコントロール信号線Ｃｗｌ１，Ｃｓｕ１との交差点において接続孔ＴＨを通じて電気的に接続されている。
【０１４１】
ところで、本実施の形態においては、以下のような構成になっている。第１に、前記実施の形態と同様にスイッチ用トランジスタＴｐｓ，Ｔｎｓ（図３等参照）が、１つのセル領域ＣＬ毎、すなわち、１つの論理ゲート毎に１個ずつ配置されている。したがって、前記実施の形態と同じ効果を得ることが可能となっている。
【０１４２】
第２に、上記した第１配線層の電源電圧線Ｖｄｄ１，Ｖｓｓ１、ウエル給電用線Ｖｗｌ，Ｖｓｕ１およびコントロール信号線Ｃｗｌ，Ｃｓｕ１の直下に配置されている。すなわち、電源電圧線Ｖｄｄ１，Ｖｓｓ１、ウエル給電用線Ｖｗｌ１，Ｖｓｕ１およびコントロール信号線Ｃｗｌ１，Ｃｓｕ１の直下は、通常、半導体集積回路装置を構成する素子が配置されない空き領域になっているが、その空き領域にスイッチ用トランジスタＴｐｓ，Ｔｎｓを設けることにより半導体チップＳＣの主面を有効に使用することが可能となる。その結果、その空き領域以外の領域にスイッチ用トランジスタＴｐｓ，Ｔｎｓを設ける場合に比べてセル領域ＣＬの面積を縮小することができるので、素子集積度の向上や半導体チップＳＣの全体的な面積の縮小を推進することが可能となる。
【０１４３】
次に、本発明の他の実施の形態を図２０〜図２５によって説明する。図２０は本実施の形態におけるＣＭＯＳ型の半導体集積回路装置の要部における回路図を示している。
【０１４４】
本実施の形態においては、前記したスイッチ用トランジスタＴｐｓ，Ｔｎｓを、複数の論理ゲートに対して１個設ける構造になっている。図２０には論理ゲートとして、たとえばインバータ回路ＩＮＶ、２入力ＮＡＮＤゲート回路ＮＡおよび２入力ＮＯＲゲート回路ＮＯが示されている。ただし、論理ゲートの種類は、これらに限定されるものではなく種々変更可能である。また、１個のスイッチ用トランジスタが配置される論理ゲート群は、異なる種類の論理ゲートで構成するものに限定されるものではなく、同一種類の論理ゲートで構成するものにも適用できる。
【０１４５】
インバータ回路ＩＮＶは、トランジスタＴｐ１，Ｔｎ１が電源電圧線Ｖｄｄ，Ｖｓｓの間に直列に接続されて構成されている。トランジスタＴｐ１，Ｔｎ１のゲート電極は電気的に接続され、さらに入力線ＩＮに電気的に接続されている。
【０１４６】
２入力ＮＡＮＤゲート回路ＮＡは、互いに並列に接続された２つのトランジスタＴｐ１，Ｔｐ２と、互いに直列に接続された２つのトランジスタＴｎ１，Ｔｎ２とが、電源電圧線Ｖｄｄ，Ｖｓｓの間に電気的に接続されて構成されている。トランジスタＴｐ１，Ｔｎ１のゲート電極は電気的に接続され、さらに入力線ＩＮ１に電気的に接続されている。トランジスタＴｐ２，Ｔｎ２のゲート電極は電気的に接続され、さらに入力線ＩＮ２に電気的に接続されている。トランジスタＴｐ１，Ｔｐ２のソースと、トランジスタＴｎ１のドレインとは電気的に接続されている。
【０１４７】
２入力ＮＯＲゲート回路ＮＯは、互いに直列に接続された２つのトランジスタＴｐ１，Ｔｐ２と、互いに並列に接続された２つのトランジスタＴｎ１，Ｔｎ２とが、電源電圧線Ｖｄｄ，Ｖｓｓの間に電気的に接続されて構成されている。トランジスタＴｐ１，Ｔｎ１のゲート電極は電気的に接続され、さらに入力線ＩＮ１に電気的に接続されている。トランジスタＴｐ２，Ｔｎ２のゲート電極は電気的に接続され、さらに入力線ＩＮ２に電気的に接続されている。トランジスタＴｐ２のソースと、トランジスタＴｎ１，Ｔｎ２のドレインとは電気的に接続されている。
【０１４８】
これらインバータ回路ＩＮＶ、２入力ＮＡＮＤ回路ＮＡ、２入力ＮＯＲ回路ＮＯのトランジスタＴｐ１，Ｔｐ２，Ｔｎ１，Ｔｎ２およびスイッチ用トランジスタＴｐｓ，Ｔｎｓの基板電位は、ウエル給電用線Ｖｗｌ，Ｖｓｕから供給されるようになっている。
【０１４９】
ウエル給電用線Ｖｗｌと電源電圧線Ｖｄｄとの間には、スイッチ用トランジスタＴｐｓが電気的に接続されている。また、ウエル給電用線Ｖｓｕと電源電圧線Ｖｓｓとの間には、スイッチ用トランジスタＴｎｓが電気的に接続されている。
【０１５０】
すなわち、半導体集積回路装置の試験に際しては、スイッチ用トランジスタＴｐｓ，Ｔｎｓをオフにして、ウエル給電用線Ｖｗｌ，Ｖｓｕに所定の電位を供給することにより、リーク電流を抑えることができ、そのリーク電流に起因する熱暴走を抑制することができる。これにより、半導体集積回路装置の歩留りおよび信頼性を向上させることが可能となっている。
【０１５１】
また、半導体集積回路装置の通常動作に際しては、スイッチ用トランジスタＴｐｓ，Ｔｎｓをオンにして、ウエル給電用線Ｖｗｌ，Ｖｓｕにそれぞれ電源電圧Ｖｄｄ，Ｖｓｓを供給することにより、ラッチアップを防止することができるので、半導体集積回路装置の動作信頼性を確保することが可能となっている。
【０１５２】
次に、図２０に示した回路のレイアウト例を図２１および図２２に示す。
【０１５３】
図２１は、ウエル給電用線Ｖｗｌ，Ｖｓｕを、ｎ型ウエル２およびｐ型ウエル３で構成した場合を示している。すなわち、ウエル給電用電圧Ｖｗｌ，Ｖｓｕを、それぞれｎ型ウエル２およびｐ型ウエル３を通じて複数の論理ゲートのウエルに供給する構造を示している。
【０１５４】
また、図２２は、ウエル給電用線Ｖｗｌ，Ｖｓｕを配線Ｌで構成した場合を示している。すなわち、ウエル給電用電圧Ｖｗｌ，Ｖｓｕを配線Ｌを通じて複数の論理ゲートのウエルに供給する構造を示している。
【０１５５】
この配線Ｌは、各論理ゲートのセル領域ＣＬ内におけるｎ型ウエル２およびｐ型ウエル３に接続孔ＴＨを通じて電気的に接続されている。すなわち、ウエル給電用電圧Ｖｗｌ，Ｖｓｕを、各論理ゲートの近傍から供給することが可能となっている。したがって、図２２の構造においては、各論理ゲートに対して図２１の構造よりも安定した状態でウエル給電用電圧Ｖｗｌ，Ｖｓｕを供給することが可能となっている。
【０１５６】
次に、図２２の構造を採用した場合における半導体チップの要部平面図を図２３に示す。また、そのＸＸＩＶ−ＸＸＩＶ線およびＸＸＶ−ＸＸＶ線の断面図を図２４および図２５に示す。
【０１５７】
半導体チップＳＣには、ｎ型ウエル２およびｐ型ウエル３が、図２３の横方向に沿って、すなわち、セル領域ＣＬの配列方向に沿って延在した状態で形成されている。
【０１５８】
図２３においてはｎ型ウエル２およびｐ型ウエル３が複数個に分割されているように示されているが、これは１個のセル領域ＣＬの区切りを示すもので、ｎ型ウエル２およびｐ型ウエル３のそれぞれは複数個に分割されているわけではなく一体的に、すなわち、所定の不純物分布が連続する１つの半導体領域として電気的にも接続された状態で形成されている。
【０１５９】
このセル領域ＣＬは、基本単位の論理ゲートを形成するのに必要な一まとまりの素子が配置される領域であり、その範囲は、ｎ型ウエル２およびｐ型ウエル３の両方を含むように設定されている。
【０１６０】
また、半導体チップＳＣの主面上には、上述のセル領域ＣＬの一群を取り囲むように、電源電圧線Ｖｄｄ，Ｖｓｓおよびウエル給電用線Ｖｗｌ，Ｖｓｕが配置されている。ただし、コントロール信号線Ｃｗｌ，Ｃｓｕは、図２３の縦方向、すなわち、セル領域ＣＬの配列方向に対して直交する方向に延在するもののみが配置されている。これは、本実施の形態においては、後述するように、スイッチ用トランジスタＴｐｓ，Ｔｎｓ（図２０等参照）が、セル領域ＣＬの配列方向に対して直交する方向に延在する電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｓｕ２の直下に形成されているので、コントロール信号線Ｃｗｌ２，Ｃｓｕ２を図２３の横方向、すなわち、セル領域ＣＬの配列方向に延在させて配置する必要がないからである。このため、本実施の形態においては、図２３の縦方向の寸法、すなわち、セル領域ＣＬの長手方向における寸法を縮小することが可能となっている。
【０１６１】
なお、半導体チップＳＣの主面上には、電源電圧線Ｖｄｄ，Ｖｓｓおよびウエル給電用線Ｖｗｌ，Ｖｓｕが格子状に配置されている。図２３にはその格子の基本単位分が示されている。
【０１６２】
電源電圧線Ｖｄｄ１およびウエル給電用線Ｖｗｌ１は、セル領域ＣＬの長手方向の端部（図２３の上方）近傍側において、各セル領域ＣＬを横切るように、セル領域ＣＬの配列方向に沿って延在した状態で配置されている。なお、電源電圧線Ｖｄｄ１およびウエル給電用線Ｖｗｌ１は、セル領域ＣＬの中心から外周に向かう方向に沿って順に配置されている。
【０１６３】
電源電圧線Ｖｓｓ１およびウエル給電用線Ｖｓｕ１は、セル領域ＣＬの長手方向の端部（図２３の下方）近傍側において、各セル領域ＣＬを横切るように、セル領域ＣＬの配列方向に沿って延在した状態で配置されている。なお、電源電圧線Ｖｓｓ１およびウエル給電用線Ｖｓｕ１は、セル領域ＣＬの中心から外周に向かう方向に沿って順に配置されている。
【０１６４】
これら電源電圧線Ｖｄｄ１，Ｖｓｓ１およびウエル給電用線Ｖｗｌ１，Ｖｓｕ１は、たとえばアルミニウムまたはアルミニウム合金からなり、第１配線層に形成されている。
【０１６５】
電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｗｌ２は、セル領域ＣＬの配列方向に対して直交するように延在した状態で配置されている。なお、電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｗｌ２は、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｗｌ２が電源電圧線Ｖｄｄ２，Ｖｓｓ２によって挟まれた状態で配置されている。
【０１６６】
これら電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｓｕ２は、たとえばアルミニウムまたはアルミニウム合金からなり、第２配線層に形成されている。
【０１６７】
第２配線層に配置された電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｓｕ２は、それぞれ第１配線層に配置された電源電圧線Ｖｄｄ１，Ｖｓｓ１、ウエル給電用線Ｖｗｌ１，Ｖｓｕ１およびコントロール信号線Ｃｗｌ，Ｃｓｕ１との交差点の接続孔ＴＨを通じて電気的に接続されている。
【０１６８】
このように、本実施の形態においては、上記したスイッチ用トランジスタＴｐｓ，Ｔｎｓが、複数のセル領域ＣＬ、すなわち、複数の論理ゲート毎に１組の割合で配置されているとともに、上記した電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗ２，Ｖｓｕ２およびコントロール信号線Ｃｗ２，Ｃｓｕ２の直下に配置されている。すなわち、電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｓｕ２の直下は、通常、半導体集積回路装置を構成する素子が配置されない空き領域になっているが、その空き領域にスイッチ用トランジスタＴｐｓ，Ｔｎｓを設けることにより半導体チップＳＣの主面を有効に使用することが可能となる。その結果、その空き領域以外の領域にスイッチ用トランジスタＴｐｓ，Ｔｎｓを設ける場合に比べて面積の増大を抑えることが可能となっている。また、上記したようにセル領域ＣＬの長手方向の寸法を縮小することができる。このため、素子集積度の向上や半導体チップＳＣの全体的な面積の縮小をさらに推進することが可能となる。
【０１６９】
図２４にはｐチャネルＭＯＳ・ＦＥＴからなるスイッチ用トランジスタＴｐの断面図が示されている。スイッチ用トランジスタＴｐは、ｎ型ウエル２においてフィールド絶縁膜４に囲まれた活性領域に形成されており、半導体領域２０ｐｌ、ゲート絶縁膜２０ｐｉおよびゲート電極Ｇを有している。
【０１７０】
半導体領域２０ｐｌは、低濃度領域２０ｐｌ１と高濃度領域２０ｐｌ２とを有している。低濃度領域２０ｐｌ１および高濃度領域２０ｐｌ２は、たとえばｐ型不純物のホウ素が含有されてなり、高濃度領域２０ｐｌ２の方が低濃度領域２０ｐｌ１よりも不純物濃度が高く設定されている。
【０１７１】
ゲート絶縁膜２０ｐｉは、たとえば二酸化シリコン（ＳｉＯ２）からなり、ゲート電極Ｇは、たとえば低抵抗ポリシリコンの単層膜または低抵抗ポリシリコン上にタングステンシリサイド等のようなシリサイドを堆積した積層膜からなる。
【０１７２】
図２４にはゲート電極Ｇが複数分割されて示されているが、実際にはこれらのゲート電極Ｇは互いに電気的に接続されている。ゲート電極Ｇの側面には、たとえばＳｉＯ２などからなる側壁絶縁膜２１が形成されている。
【０１７３】
このスイッチ用トランジスタＴｐは、層間絶縁膜２２ａによって被覆されている。この層間絶縁膜２２ａは、たとえばＳｉＯ２などからなり、その上には、第１層配線層の電源電圧線Ｖｄｄ１が形成されている。この電源電圧線Ｖｄｄ１は、層間絶縁膜２２ｂによって被覆されている。この層間絶縁膜２２ｂは、たとえばＳｉＯ２などからなり、その上には、電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｓｕ２が形成されている。なお、この上層には層間絶縁膜を介して第３層配線が形成され、さらに、その第３層配線は表面保護膜によって被覆されている。
【０１７４】
図２５にはｎチャネルＭＯＳ・ＦＥＴからなるスイッチ用トランジスタＴｎの断面図が示されている。スイッチ用トランジスタＴｎは、ｐ型ウエル３においてフィールド絶縁膜４に囲まれた活性領域に形成されており、半導体領域２０ｎｌ、ゲート絶縁膜２０ｎｉおよびゲート電極Ｇを有している。
【０１７５】
半導体領域２０ｎｌは、低濃度領域２０ｎｌ１と高濃度領域２０ｎｌ２とを有している。低濃度領域２０ｎｌ１および高濃度領域２０ｎｌ２は、たとえばｎ型不純物のリンまたはヒ素（Ａｓ）が含有されてなり、高濃度領域２０ｎｌ２の方が低濃度領域２０ｎｌ１よりも不純物濃度が高く設定されている。
【０１７６】
ゲート絶縁膜２０ｎｉは、たとえばＳｉＯ２からなり、ゲート電極Ｇは、たとえば低抵抗ポリシリコンの単層膜または低抵抗ポリシリコン上にタングステンシリサイド等のようなシリサイドを堆積した積層膜からなる。
【０１７７】
図２５にはゲート電極Ｇが複数分割されて示されているが、実際にはこれらのゲート電極Ｇは互いに電気的に接続されている。ゲート電極Ｇの側面には、たとえばＳｉＯ２などからなる側壁絶縁膜２１が形成されている。
【０１７８】
このスイッチ用トランジスタＴｎは、層間絶縁膜２２ａによって被覆されている。この層間絶縁膜２２ａは、たとえばＳｉＯ２などからなり、その上には、第１層配線層の電源電圧線Ｖｓｓ１が形成されている。この電源電圧線Ｖｓｓ１は、層間絶縁膜２２ｂによって被覆されている。この層間絶縁膜２２ｂは、たとえばＳｉＯ２などからなり、その上には、電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｓｕ２が形成されている。なお、この上層には層間絶縁膜を介して第３層配線が形成され、さらに、その第３層配線は表面保護膜によって被覆されている。
【０１７９】
このように、本実施の形態によれば、図１等で説明した前記実施の形態で得られる効果の他に以下の効果を得ることが可能となっている。
（１）．複数の論理ゲートに対して１組のスイッチ用トランジスタＴｐｓ，Ｔｎｓを配置することにより、半導体チップＳＣ内における全体的なスイッチ用トランジスタＴｐｓ，Ｔｎｓの占有面積を縮小することが可能となる。
（２）．スイッチ用トランジスタＴｐｓ，Ｔｎｓを電源電圧線Ｖｄｄ２，Ｖｓｓ２等の配線配置領域の直下に設けたことにより、半導体チップＳＣの主面を有効に使用することができ、その配線配置領域以外の領域にスイッチ用トランジスタＴｐｓ，Ｔｎｓを設ける場合に比べて面積の増大を抑えることが可能となる。
（３）．スイッチ用トランジスタＴｐｓ，Ｔｎｓを電源電圧線Ｖｄｄ２，Ｖｓｓ２等の配線配置領域の直下に設けたことにより、セル領域ＣＬの配列方向に延びるコントロール信号線Ｃｗｌ，Ｃｓｕを設ける必要がなくなるので、その分、セル領域ＣＬの長手方向の面積を縮小することが可能となる。
（４）．上記（１）〜（３）により、スイッチ用トランジスタＴｐｓ，Ｔｎｓを付加したことに起因するチップサイズの増大を抑えることが可能となる。
（５）．上記（１）〜（３）により、スイッチ用トランジスタＴｐｓ，Ｔｎｓを付加したことに起因する集積回路素子の集積度の低減を抑えることが可能となる。
【０１８０】
次に、本発明の他の実施の形態を図２６によって説明する。図２６は本発明の実施の形態である半導体集積回路装置の要部回路図を示している。
【０１８１】
本実施の形態は、図２０などで説明した前記実施の形態とほぼ同じ構造となっている。異なるのは、スイッチ用トランジスタＴｐｓ，Ｔｎｓの前段に、スイッチ用トランジスタＴｐｓ，Ｔｎｓの動作を制御するスイッチ制御部ＳＴＣを設けていることである。
【０１８２】
本実施の形態においては、このスイッチ制御部ＳＴＣを設けたことにより、スイッチ用トランジスタＴｐｓ，Ｔｎｓのオン・オフを制御するコントロール信号用の配線を１本にすることが可能となっている。これは、コントロール信号線Ｃｗｌ，Ｃｓｕが、一方が高電位（Ｈｉｇｈ）の際、他方が低電位（Ｌｏｗ）となるのを考慮した構造であり、以下のような構成となっている。
【０１８３】
スイッチ制御部ＳＴＣは、トランジスタＴｐｃ１，Ｔｐｃ２，Ｔｎｃ１，Ｔｎｃ２と、インバータ回路ＩＮＶｃとを有している。トランジスタＴｐｃ１，Ｔｐｃ２は、ｐチャネルＭＯＳ・ＦＥＴからなり、トランジスタＴｎｃ１，Ｔｃ２は、ｎチャネルＭＯＳ・ＦＥＴからなる。
【０１８４】
コントロール信号線Ｃは、インバータ回路ＩＮＶｃを介してトランジスタＴｐｃ１，Ｔｎｃ１のゲート電極に電気的に接続されているとともに、インバータ回路ＩＮＶｃを介さないでトランジスタＴｐｃ２，Ｔｎｃ２のゲート電極に電気的に接続されている。すなわち、本実施の形態においては、コントロール信号線Ｃを２つの配線経路に分けるとともに、その一方の配線経路はインバータ回路ＩＮＶｃを介して後段の回路と電気的に接続し、その他方の配線経路はインバータ回路ＩＮＶｃを介さずに後段の回路と電気的に接続する構成となっている。これにより、１つのコントロール信号から電位の異なる２つのコントロール信号を生成し、その電位の異なる２つの信号を、それぞれコントロール信号Ｃｗｌ，Ｃｓｕとしてスイッチ用トランジスタＴｐｓ，Ｔｎｓに伝送する構成になっている。
【０１８５】
トランジスタＴｐｃ１，Ｔｎｃ１の一方の半導体領域は、スイッチ用トランジスタＴｐｓのゲート電極に電気的に接続されている。また、トランジスタＴｐｃ１の他方の半導体領域は、ウエル給電用線Ｖｗｌと電気的に接続され、トランジスタＴｎｃ１の他方の半導体領域は、ウエル給電用線Ｖｓｕと電気的に接続されている。
【０１８６】
一方、トランジスタＴｐｃ２，Ｔｎｃ２の一方の半導体領域は、スイッチ用トランジスタＴｎｓのゲート電極に電気的に接続されている。また、トランジスタＴｐｃ２の他方の半導体領域はウエル給電用線Ｖｗｌと電気的に接続され、トランジスタＴｎｃ２の他方の半導体領域はウエル給電用線Ｖｓｕと電気的に接続されている。
【０１８７】
このように、本実施の形態によれば、図２０などを用いて説明した前記実施の形態で得られた効果の他に以下の効果を得ることが可能となる。すなわち、スイッチ用トランジスタＴｐｓ，Ｔｎｓのオン・オフを制御するためのコントロール信号線を１本にすることが可能となる。
【０１８８】
次に、本発明の他の実施の形態を図２７および図２８によって説明する。本実施の形態においては、本発明を、たとえばデスクトップ型やラップトップ型のパーソナルコンピュータなどのような計算機に内蔵されるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などに適用した場合について説明する。
【０１８９】
図２７はＳＲＡＭを有する半導体チップＳＣの平面図である。半導体チップＳＣの中央および一方の長辺近傍（図２７の下方側の長辺）には、周辺回路領域Ｐ１，Ｐ２が配置されている。
【０１９０】
その中央の周辺回路領域Ｐ１には、たとえばデコーダ回路などのような周辺回路が形成されている。また、その長辺近傍の周辺回路領域Ｐ２には、たとえばセンスアンプ回路や書き込み回路などのような周辺回路が形成されている。
【０１９１】
この周辺回路領域Ｐ１，Ｐ２においても前記実施の形態と同様に前記スイッチ用トランジスタＴｐｓ，Ｔｎｓ（図３、図２０等参照）が配置されている。その配置の仕方は、１つの論理ゲート毎に１個のスイッチ用トランジスタを配置しても良いし、複数の論理ゲート毎に１個のスイッチ用トランジスタを配置しても良い。したがって、半導体集積回路装置の周辺回路においても前記実施の形態で得られた効果が得られるようになっている。
【０１９２】
また、半導体チップＳＣにおいて、中央の周辺回路領域Ｐ１の両側にはメモリセルアレイＭ１，Ｍ２が配置されている。このメモリセルアレイＭ１，Ｍ２には、後述する複数のメモリセルが図２７の縦横方向に規則的に配置されている。
【０１９３】
本実施の形態においては、メモリセルアレイＭ１，Ｍ２内にも前記スイッチ用トランジスタが配置されている。このスイッチ用トランジスタは、メモリセルアレイＭ１，Ｍ２内において規則的に並んで配置されている複数個の黒塗りの四角形によって示されている。
【０１９４】
ただし、このスイッチ用トランジスタは、各メモリセルアレイＭ１，Ｍ２内に複数個設けることに限定されるものではなく、各メモリセルアレイＭ１，Ｍ２に１個ずつ設けるようにしても良い。
【０１９５】
また、スイッチ用トランジスタの配置の仕方は図２７の縦横方向に配置する仕方に限定されるものではなく、たとえば図２７の縦方向または横方向のみに並べて配置するようにしても良い。
【０１９６】
図２８は、このＳＲＡＭのメモリセルＭＣを示している。メモリセルＭＣは、たとえばＣＭＯＳ構造の２段のインバータを交差させて接続して得られるフリップフロップ回路を基本として構成されており、ワード線ＷＬとビット線ＢＬとの交差点近傍に配置されている。
【０１９７】
各インバータは、トランジスタＴｐｍ，Ｔｎｍからなり、一方のインバータの入力および出力は、それぞれ他方のインバータの出力および入力に電気的に接続され構成されている。なお、トランジスタＴｐｍは、ｐチャネルＭＯＳ・ＦＥＴからなり、トランジスタＴｎｍは、ｎチャネルＭＯＳ・ＦＥＴからなる。
【０１９８】
このメモリセルＭＣは、トランジスタＴｎｍｓを介してビット線ＢＬと電気的に接続されている。このトランジスタＴｎｍｓは、たとえばｎチャネルＭＯＳ・ＦＥＴからなり、そのゲート電極はワード線ＷＬと電気的に接続されている。なお、このようなメモリセルＭＣがメモリセルアレイに複数個規則的に配置されている。
【０１９９】
ところで、本実施の形態においては、メモリセルＭＣにおけるトランジスタＴｐｍ，Ｔｎｍの基板電位およびトランジスタＴｎｍｓの基板電位をメモリセルＭＣの外部からコントロールすることが可能な構造となっている。すなわち、以下のような構成になっている。
【０２００】
メモリセルアレイＭ１，Ｍ２（図２７参照）には、ワード線ＷＬに平行に延在するウエル給電用線Ｖｗｌ，ＶｓｕがメモリセルＭＣを挟み込むように形成されている。このウエル給電用線Ｖｗｌ，Ｖｓｕは、メモリセルＭＣのトランジスタＴｐｍ，ＴｎｍおよびトランジスタＴｎｍｓのウエルと電気的に接続されているとともに、それぞれスイッチ用トランジスタＴｐｓ，Ｔｎｓを介して電源電圧線Ｖｄｄ，Ｖｓｓと電気的に接続されている。
【０２０１】
本実施の形態においては、このスイッチ用トランジスタＴｐｓ，Ｔｎｓが複数のメモリセルＭＣに対して１個の割合で配置されている。これにより、スイッチ用トランジスタＴｐｓ，ＴｎｓをメモリセルアレイＭ１，Ｍ２に設けたことによるチップサイズの大幅な増大を防ぐことが可能となっている。なお、ウエル給電用線Ｖｗｌ，Ｖｓｕと各トランジスタＴｐｍ，Ｔｎｍ，トランジスタＴｎｍｓのウエルとの接続の仕方は、図２１または図２２で示したように、ウエルを通じて行っても良いし、配線を通じて行っても良い。
【０２０２】
このような本実施の形態においては、半導体集積回路装置の試験において、メモリセルアレイＭ１，Ｍ２におけるスイッチ用トランジスタＴｐｓ，Ｔｎｓをオフし、ウエル給電用線Ｖｗｌ，Ｖｓｕから各トランジスタＴｐｍ，Ｔｎｍ，トランジスタＴｎｍｓの基板電位に所定の電圧を印加する。これにより、エージング試験時におけるリーク電流の問題を回避することができ、そのリーク電流に起因する熱暴走の問題も回避することが可能となる。
【０２０３】
一方、半導体集積回路装置の通常動作時においては、コントロール信号線Ｃｗｌ，Ｃｓｕにそれぞれ電源電圧Ｖｄｄ，Ｖｓｓを印加することにより、スイッチ用トランジスタＴｐｓ，Ｔｎｓをオンする。これにより、電源電圧線Ｖｄｄ，Ｖｓｓとウエル給電用線Ｖｗｌ，Ｖｓｕとを電気的に接続してトランジスタＴｐ，Ｔｎの基板電位をそれぞれ電源電圧Ｖｄｄ，Ｖｓｓに設定する。これにより、トランジスタＴｐｍ，Ｔｎｍ，Ｔｎｍｓの基板電位の変動を抑えることができるので、その基板電位の変動に起因するラッチアップを防止することができ、半導体集積回路装置の動作信頼性を確保することが可能となる。
【０２０４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２０５】
たとえば、半導体基板は、絶縁層上に素子形成用の薄い半導体層を設ける、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体基板などを使用することができ、ＣＭＯＳ・ＦＥＴを形成する領域の外部にＭＯＳ・ＦＥＴまたはバイポーラトランジスタなどの種々の半導体素子を組み合わせた態様の回路を有する半導体集積回路装置およびその製造技術とすることができる。
【０２０６】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である論理ゲート回路または半導体メモリ回路単体の半導体集積回路装置技術に適用した場合について説明したが、それに限定されるものではなく、たとえばワンチップマイコン等のような同一半導体基板上に論理ゲート回路および半導体メモリ回路を有する半導体集積回路装置技術等に適用できる。本発明は、少なくともＣＭＩＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する半導体集積回路装置条件のものに適用できる。本発明の半導体集積回路装置は、移動体電子機器やビデオカメラなどのようは小形電子機器またはデスクトップ型やラップトップ型のパーソナルコンピュータなどのような計算機に内蔵される半導体集積回路装置に用いて好適なものである。
【０２０７】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０２０８】
すなわち、第１スイッチ用トランジスタおよび第２スイッチ用トランジスタの占有面積を縮小することができるので、レイアウトの効率を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＣＭＯＳ型の半導体集積回路装置を示す概略断面図である。
【図２】本発明の一実施の形態であるＣＭＯＳ型の半導体集積回路装置を示す概略レイアウト図である。
【図３】本発明の一実施の形態であるＣＭＯＳ型の半導体集積回路装置を示す概略回路図である。
【図４】図１の半導体集積回路装置の通常動作時および試験時におけるウエル給電用線およびコントロール信号線に印加される電位を示すグラフ図である。
【図５】エージング試験を説明するためのエージング試験装置の説明図である。
【図６】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図７】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図８】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図９】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図１０】本発明の他の実施の形態である半導体集積回路装置を示す概略レイアウト図である。
【図１１】図１０の論理ゲートの回路図である。
【図１２】本発明の他の実施の形態である半導体集積回路装置を示す概略レイアウト図である。
【図１３】図１２の論理ゲートの回路図である。
【図１４】本発明の他の実施の形態である半導体集積回路装置を示す概略レイアウト図である。
【図１５】図１４の論理ゲートの回路図である。
【図１６】本発明の他の実施の形態である半導体集積回路装置を示す概略レイアウト図である。
【図１７】図１６の論理ゲートの回路図である。
【図１８】本発明の他の実施の形態である半導体集積回路装置の半導体チップを模式的に示した説明図である。
【図１９】本発明の他の実施の形態である半導体集積回路装置における半導体チップの要部平面図である。
【図２０】本発明の他の実施の形態である半導体集積回路装置の要部回路図である。
【図２１】図２０の半導体集積回路装置のレイアウトの一例を示したレイアウト図である。
【図２２】図２０の半導体集積回路装置のレイアウトの一例を示したレイアウト図である。
【図２３】図２０の半導体集積回路装置における半導体チップの要部平面図である。
【図２４】図２３のＸＸＩＶ−ＸＸＩＶ線の断面図である。
【図２５】図２３のＸＸＶ−ＸＸＶ線の断面図である。
【図２６】本発明の他の実施の形態である半導体集積回路装置の要部回路図である。
【図２７】本発明の他の実施の形態である半導体集積回路装置における半導体チップの平面図である。
【図２８】図２７の半導体集積回路装置のメモリセルにおける回路図である。
【図２９】エージング試験に際しての熱暴走のメカニズムを説明するためのグラフ図である。
【符号の説明】
１ ｐ型半導体基板
２ ｎ型ウエル
３ ｐ型ウエル
４ フィールド絶縁膜
５ ソース
６ ドレイン
７ ドレイン
８ ｐ型半導体領域
９ ｐ型半導体領域
１０ ソース
１１ ドレイン
１２ ドレイン
１３ ｎ型半導体領域
１４ ｎ型半導体領域
１５ 絶縁膜
１６ 配線層
１７ 絶縁膜
１８ 配線層
１９ ピン
２０ｐｌ 半導体領域
２０ｐｌ１ 低濃度領域
２０ｐｌ２ 高濃度領域
２０ｐｉ ゲート絶縁膜
２０ｎｌ 半導体領域
２０ｎｌ１ 低濃度領域
２０ｎｌ２ 高濃度領域
２０ｎｉ ゲート絶縁膜
２１ 側壁絶縁膜
２２ａ，２２ｂ 層間絶縁膜
Ｔｐ トランジスタ
Ｔｐ１，Ｔｐ２，Ｔｐ３ トランジスタ
Ｔｐｓ スイッチ用トランジスタ
Ｔｎ トランジスタ
Ｔｎ１，Ｔｎ２，Ｔｎ３ トランジスタ
Ｔｎｓ スイッチ用トランジスタ
Ｇ ゲート電極
ＩＮ，ＩＮ１，ＩＮ２，ＩＮ３ 入力線
ＯＵＴ 出力線
ＳＩ 半導体集積回路装置
ＬＢ 配線基板
Ａ エージング炉
ＰＷＵ 電源供給ユニット
ＰＧ パターン発生器
ＮＡ，ＮＡ１ ２入力ＮＡＮＤゲート回路
ＮＡ２ ３入力ＮＡＮＤゲート回路
ＮＯ，ＮＯ１ ２入力ＮＯＲゲート回路
ＮＯ２ ３入力ＮＯＲゲート回路
ＳＣ 半導体チップ
ＣＬ セル領域
ＩＮＶ インバータ回路
ＴＨ 接続孔
ＳＴＣ スイッチ制御部
Ｔｐｃ１，Ｔｐｃ２，Ｔｎｃ１，Ｔｎｃ２ トランジスタ
ＩＮＶｃ インバータ回路
Ｐ１，Ｐ２ 周辺回路領域
Ｍ１，Ｍ２ メモリセルアレイ
ＭＣ メモリセル
ＷＬ ワード線
ＢＬ ビット線
Ｔｐｍ，Ｔｎｍ トランジスタ
Ｔｎｍｓ トランジスタ
Ｖｄｄ，Ｖｄｄ１，Ｖｄｄ２ 電源電圧（電源電圧線）
Ｖｓｓ，Ｖｓｓ１，Ｖｓｓ２ 電源電圧（電源電圧線）
Ｃｗｌ，Ｃｗｌ１，Ｃｗｌ２ コントロール信号（コントロール信号線）
Ｖｗｌ，Ｖｗｌ１，Ｖｗｌ２ ウエル給電用電圧（ウエル給電用線）
Ｃｓｕ，Ｃｓｕ１，Ｃｓｕ２ コントロール信号（コントロール信号線）
Ｖｓｕ，Ｖｓｕ１，Ｖｓｕ２ ウエル給電用電圧（ウエル給電用線）
Ｌ 配線
【発明の属する技術分野】
本発明は、半導体集積回路装置技術に関し、特に、ＣＭＩＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路を有する半導体集積回路装置技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路装置においては、高集積化、高速化および低消費電力化などを行うために種々の検討がなされている。特に、ＭＯＳ・ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を有する半導体集積回路装置においては、素子集積度や動作速度を向上させるために素子や配線の微細化が必要であり、素子寸法のスケーリングが急速に進められている。
【０００３】
ところで、本発明者は、半導体集積回路装置におけるスケーリングについて検討した。以下は、本発明者によって検討された技術であり、その概要は次のとおりである。
【０００４】
すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などの半導体集積回路装置のスケーリングには、電圧一定のスケーリングと電界一定のスケーリングとの２種類がある。
【０００５】
ＣＭＯＳ・ＦＥＴを構成要素とするＣＭＯＳ型の半導体集積回路装置においては、ゲート酸化膜の信頼性を確保する観点などから主に電界一定のスケーリングが実施されている。この場合、素子特性の安定性を確保する観点などから素子寸法の縮小に比例して電源電圧も低下させる必要がある。
【０００６】
なお、ＣＭＯＳ型の半導体集積回路装置の製造技術に関する文献としては、例えば１９９０年１２月１５日、啓学出版株式会社発行のＷ・マリ著「図説超ＬＳＩ工学」ｐ１６７〜ｐ１９１に記載されているものがある（非特許文献１参照）。
【０００７】
ところで、前述したＣＭＯＳ型の半導体集積回路装置において真にスケーリング則を成立させるためには、しきい値電圧も素子寸法に比例して低くする必要がある。これは、回路動作に寄与する電圧成分が（電源電圧−しきい値電圧）の式で表せるからである。
【０００８】
しかし、しきい値電圧の低下はリーク電流の増大を招くので、半導体集積回路装置のテストに広く実施されているリーク電流試験（Ｉｄｄｑ テスト）が不可能になると共に、エージング試験に際して、そのリーク電流の増大等による温度上昇が極めて大きくなり熱暴走を引き起こすなどの問題が発生している。
【０００９】
エージング試験に際しての熱暴走のメカニズムを図２９に示す。図２９において横軸は半導体集積回路装置の設定接合温度（接合温度Ｔｊ１）を表し、縦軸は接合温度Ｔｊ１により生じる半導体集積回路装置の総リーク電流に起因した温度上昇分を周囲温度に加えた温度（接合温度Ｔｊ２）である。通常は、接合温度Ｔｊ２と接合温度Ｔｊ１とが等しい温度に安定する。しかし、リーク電流成分が大きくなると、リーク電流に伴う温度上昇が極めて大きくなり熱暴走にいたる。
【００１０】
このような問題を解決するために、ＭＯＳ・ＦＥＴのウエルにバックバイアスをかけることにより、しきい値電圧をコントロールする手法を考えることができる。
【００１１】
しかし、この手法は、実使用状態時（通常動作時）にノイズなどの原因により、ウエルとソース／ドレインとの間に順方向電圧が印加され、ウエル電位が変動する恐れがあり、ラッチアップを引き起こすなどの問題が発生する可能性がある。
【００１２】
また、このようなバックバイアスを用いてリーク電流を低減させる技術は、例えば特開平６−３３４０１０号公報に記載があり、この文献には、論理回路群を構成する低しきい値電圧の電界効果トランジスタの基板ノードを電源線に接続し、また論理回路群に接続された疑似電源線を高しきい値電圧の電界効果トランジスタを介して電源線に接続する構成が開示されている。この技術の場合、半導体集積回路装置の通常動作時には、高しきい値電圧の電界効果トランジスタをオンすることにより、基板ノードを電源線に接続した電界効果トランジスタは低いしきい値電圧で通常の動作を行うことができ、一方、試験期間中には、高しきい値電圧の電界効果トランジスタをオフし、かつ、疑似電源線に試験用電圧を印加することにより、低しきい値電圧の電界効果トランジスタは一時的に高しきい値電圧を有するようにすることができる（特許文献１参照）。
【００１３】
さらに、ＭＯＳ・ＦＥＴのしきい値電圧をコントロールする技術として、例えば特開平８−１７１８３号公報には、ＭＯＳ・ＦＥＴの基板電位を可変にするスイッチ手段を設ける技術がある。この技術の場合は、スイッチング手段がＭＯＳ・ＦＥＴのバックゲートバイアス電位を第１の電位または第２の電位に切り換え、ＭＯＳ・ＦＥＴのしきい値電圧の絶対値を切り換えることにより、スイッチング特性およびサブスレッショルド電流特性を切り換えることができる（特許文献２参照）。
【００１４】
【非特許文献１】
１９９０年１２月１５日、啓学出版株式会社発行のＷ・マリ著「図説
超ＬＳＩ工学」ｐ１６７〜ｐ１９１
【００１５】
【特許文献１】
特開平６−３３４０１０号公報
【００１６】
【特許文献２】
特開平８−１７１８３号公報
【００１７】
【発明が解決しようとする課題】
しかし、上記特許文献１のような技術においては、高しきい値電圧の電界効果トランジスタを論理回路群と電源との間に直列に介在させるので、回路のインピーダンスが増大する結果、半導体集積回路装置の全体的な動作速度が低下してしまう問題がある。
【００１８】
また、上記特許文献２のような技術においては、ｐチャネル形のＭＯＳ・ＦＥＴのソース−ｎウエル間をｎチャネル形のＭＯＳ・ＦＥＴスイッチを介してショートするため、（１）通常動作時に電源電圧より高い電圧を発生させる必要が生じる、（２）前記（１）の高電圧をＭＯＳ・ＦＥＴに印加するため、当該ＭＯＳ・ＦＥＴのゲート酸化膜を厚くしなければならず素子特性が劣化するなどの問題がある。
【００１９】
本発明の目的は、ラッチアップが防止できるなどの高性能なＣＭＯＳ型の半導体集積回路装置およびその製造技術を提供することにある。
【００２０】
また、本発明の他の目的は、ＣＭＯＳ型の半導体集積回路装置において、通常動作時においては、ラッチアップを防止でき、試験時においてはリーク電流を抑制することのできる技術を提供することにある。
【００２１】
また、本発明の他の目的は、ＣＭＯＳ型の半導体集積回路装置において、通常動作時における動作速度の低下を招くことなく、通常動作時および試験時における信頼性を向上させることのできる技術を提供することにある。
【００２２】
さらに、本発明の他の目的は、ＣＭＯＳ型の半導体集積回路装置において、素子特性の劣化を招くことなく、通常時および試験時における信頼性を向上させることのできる技術を提供することにある。
【００２３】
また、本発明の他の目的は、半導体集積回路装置のレイアウト効率を向上させることのできる技術を提供することにある。
【００２４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２６】
すなわち、本発明の半導体集積回路装置は、ＣＭＯＳＦＥＴに接続されている第１の電源電圧線と第１の電源電圧線よりも小さい電圧が印加されている第２の電源電圧線とは独立に第３の電源電圧線および第４の電源電圧線を有し、第３の電源電圧線により第１導電型ウエルに必要に応じて給電できると共に第４の電源電圧線により第２導電型ウエルに必要に応じて給電できるものである。
【００２７】
また、本発明の半導体集積回路装置は、第１の電源電圧線と第３の電源電圧線との間にＭＯＳＦＥＴからなる第１のスイッチ用トランジスタが接続されており、第２の電源電圧線と第４の電源電圧線との間にＭＯＳＦＥＴからなる第２のスイッチ用トランジスタが接続されており、第１のスイッチ用トランジスタを必要に応じて動作させることにより第１の電源電圧線と第３の電源電圧線とを短絡させることができると共に第２のスイッチ用トランジスタを必要に応じて動作させることにより第２の電源電圧線と第４の電源電圧線とを短絡させることができるものである。
【００２８】
これにより、たとえば半導体集積回路装置の通常動作時においては、第１のスイッチ用トランジスタおよび第２のスイッチ用トランジスタをオンし、第１導電型ウエルおよび第２導電型ウエルにそれぞれ第１の電源電圧および第２の電源電圧を供給することにより、第１導電型ＭＯＳ・ＦＥＴおよび第２導電型ＭＯＳ・ＦＥＴの基板電位の変動を抑えることができるので、その変動に起因するラッチアップを防止することが可能となる。
【００２９】
また、たとえば半導体集積回路装置の試験時においては、第１のスイッチ用トランジスタおよび第２のスイッチ用トランジスタをオフし、第３の電源電圧線および第４の電源電圧線から試験に適した電圧をそれぞれ第１導電型ウエルおよび第２導電型ウエルに供給することにより、リーク電流を低減することができるので、そのリーク電流に起因する熱暴走を抑制することが可能となる。
【００３０】
また、本発明の半導体集積回路装置の製造方法は、半導体基板の表面に第１導電型ウエルおよび第２導電型ウエルを形成する工程と、
前記第１導電型ウエルにＣＭＯＳＦＥＴを構成する第２導電型ＭＯＳＦＥＴとそれとは別のＭＯＳＦＥＴからなる第１のスイッチ用トランジスタを形成する工程と、
前記第２導電型ウエルにＣＭＯＳＦＥＴを構成する第１導電型ＭＯＳＦＥＴとそれとは別のＭＯＳＦＥＴからなる第２のスイッチ用トランジスタを形成する工程と、
前記ＣＭＯＳＦＥＴを構成する前記第２導電型ＭＯＳＦＥＴのソースに接続するように第１の電源電圧線を形成する工程と、
前記ＣＭＯＳＦＥＴを構成する前記第１導電型ＭＯＳＦＥＴのソースに接続するように第２の電源電圧線を形成する工程と、
前記第１のスイッチ用トランジスタのドレインおよび前記第１導電型ウエルに接続するようにウエル給電用線を形成する工程と、
前記第２のスイッチ用トランジスタのドレインおよび前記第２導電型ウエルに接続するようにウエル給電用線を形成する工程と、
前記第１のスイッチ用トランジスタのゲート電極に接続するようにコントロール信号線を形成する工程と、
前記第２のスイッチ用トランジスタのゲート電極に接続するようにコントロール信号線を形成する工程とを有し、
前記第１のスイッチ用トランジスタのソースは、前記第２導電型ＭＯＳＦＥＴにおけるソースと隣接して配置されていると共に同一の半導体領域とし、前記第２のスイッチ用トランジスタのソースは、前記第１導電型ＭＯＳＦＥＴにおけるソースと隣接して配置されていると共に同一の半導体領域として形成するものである。
【００３１】
これにより、第１のスイッチ用トランジスタおよび第２のスイッチ用トランジスタの占有面積を縮小することができるので、レイアウトの効率を向上させることが可能となる。
【００３２】
また、本発明の半導体集積回路装置の製造方法は、半導体基板の表面に第１導電型ウエルおよび第２導電型ウエルを形成する工程と、
前記第１導電型ウエルにＣＭＯＳＦＥＴを構成する第２導電型ＭＯＳＦＥＴとそれとは別のＭＯＳＦＥＴからなる第１のスイッチ用トランジスタを形成する工程と、
前記第２導電型ウエルにＣＭＯＳＦＥＴを構成する第１導電型ＭＯＳＦＥＴとそれとは別のＭＯＳＦＥＴからなる第２のスイッチ用トランジスタを形成する工程と、
前記ＣＭＯＳＦＥＴを構成する前記第２導電型ＭＯＳＦＥＴのソースに接続するように第１の電源電圧線を形成する工程と、
前記ＣＭＯＳＦＥＴを構成する前記第１導電型ＭＯＳＦＥＴのソースに接続するように第２の電源電圧線を形成する工程と、
前記第１のスイッチ用トランジスタのドレインおよび前記第１導電型ウエルに接続するようにウエル給電用線を形成する工程と、
前記第２のスイッチ用トランジスタのドレインおよび前記第２導電型ウエルに接続するようにウエル給電用線を形成する工程と、
前記第１のスイッチ用トランジスタのゲート電極に接続するようにコントロール信号線を形成する工程と、
前記第２のスイッチ用トランジスタのゲート電極に接続するようにコントロール信号線を形成する工程とを有し、
前記第１のスイッチ用トランジスタのドレインおよび前記第１導電型ウエルに接続するように前記ウエル給電用線を形成する工程と、前記第２のスイッチ用トランジスタのドレインおよび前記第２導電型ウエルに接続するように前記ウエル給電用線を形成する工程とは同一工程により行い、
前記第１のスイッチ用トランジスタのゲート電極に接続するように前記コントロール信号線を形成する工程と、前記第２のスイッチ用トランジスタのゲート電極に接続するように前記コントロール信号線を形成する工程とは同一工程により行うものである。
【００３３】
これにより、第１のスイッチ用トランジスタ、そのウエル給電用線およびそのコントロール信号線と、第２のスイッチ用トランジスタ、そのウエル給電用線およびそのコントロール信号線とを同一工程時に形成することにより、製造工程の大幅な増加を招くことなく、第１のスイッチ用トランジスタ、第２のスイッチ用トランジスタ、ウエル給電用線およびコントロール信号線を有する半導体集積回路装置を製造することが可能となる。
【００３４】
また、本発明の半導体集積回路装置は、前記第１のスイッチ用トランジスタおよび第２のスイッチ用トランジスタを、複数の論理ゲートに対して１組の割合で設けたものである。これにより、個々の論理ゲート毎に第１のスイッチ用トランジスタおよび第２のスイッチ用トランジスタを設ける場合よりも、全体的なスイッチ用トランジスタの占有面積を縮小することができるので、スイッチ用トランジスタを付加したことに起因するチップサイズの増大や素子集積度の低減を抑えることが可能となる。
【００３５】
また、本発明の半導体集積回路装置は、前記第３の電源電圧線および第４の電源電圧線を導体配線で構成し、前記複数の論理ゲートの各々を配置するための各セル領域毎に、前記第３の電源電圧線用の導体配線と前記第２導電型ウエルとを接続する接続部を設け、かつ、前記第４の電源電圧用の導体配線と前記第１導電型ウエルとを接続する接続部を設けたものである。
【００３６】
これにより、ウエル給電用電圧を各論理ゲートの近傍から供給することができるので、各論理ゲートに対して安定した電位の供給が可能となる。
【００３７】
また、本発明の半導体集積回路装置は、前記第１のスイッチ用トランジスタおよび第２のスイッチ用トランジスタの入力の前段に、１本のコントロール信号線におけるコントロール信号を電位の異なる２つのコントロール信号に分けて、その各々のコントロール信号をそれぞれ前記第１のスイッチ用トランジスタおよび第２のスイッチ用トランジスタの入力に伝送するためのスイッチ制御部を設けたものである。これにより、スイッチ用トランジスタのオン・オフを制御するためのコントロール信号線を１本にすることが可能となる。
【００３８】
また、本発明の半導体集積回路装置は、前記第１のスイッチ用トランジスタおよび第２のスイッチ用トランジスタを電源電圧線が配置される空き領域に設けたものである。
【００３９】
これにより、スイッチ用トランジスタを、本来空き領域となっている電源電圧線の配置領域に設けたことにより、半導体チップの主面を有効に使用することができ、その配線配置領域以外の領域にスイッチ用トランジスタを設ける場合に比べて面積の増大を抑えることが可能となる。
【００４０】
【発明の実施の形態】
本発明をより詳述するために、添付の図面に従ってこれを説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００４１】
図１〜図５を用いて、本実施の形態のＣＭＯＳ型の半導体集積回路装置を具体的に説明する。
【００４２】
なお、図１〜図３は、本実施の形態のＣＭＯＳ型の半導体集積回路装置における論理ゲートがインバータである場合において、そのインバータ回路の領域を示すものである。
【００４３】
また、本明細書において、Ｖｄｄなどの符号は、一般的な表示である電圧を示す場合とその電圧が印加されている配線を示す場合の両方に使用している。また、図示において、丸印は各配線の端部に設けられているピンなどの電極を示しており、正方形に×のハッチングを施したものは、異なる配線層を接続しているコンタクト領域であり、スルーホールに埋め込まれているスールホール用導電層の領域を示している。
【００４４】
また、図１に示す本実施の形態のＣＭＯＳ型の半導体集積回路装置を示す概略断面図は、図示上および説明の明確さのために、図２に示す本実施の形態のＣＭＯＳ型の半導体集積回路装置を示す概略レイアウト図における種々の断面領域を連結した態様のものとしている。
【００４５】
本実施の形態のＣＭＯＳ型の半導体集積回路装置は、ｐ型半導体基板１にｎ型ウエル２とｐ型ウエル３とが形成されている。
【００４６】
また、ｐ型半導体基板１の表面には、ｎ型ウエル２とｐ型ウエル３との境界領域などにフィールド絶縁膜４が形成されている。
【００４７】
ｎ型ウエル２には、インバータ回路の構成要素であるｐチャネルＭＯＳ・ＦＥＴのトランジスタＴｐと本実施の形態の特徴であるスイッチ用トランジスタＴｐｓであるｐチャネルＭＯＳ・ＦＥＴとが設けられており、スイッチ用トランジスタＴｐｓのソース５とインバータ回路用のトランジスタＴｐのソース５とは隣接して配置されており同一のｐ型半導体領域となっている。
【００４８】
また、ｐ型ウエル３には、インバータ回路の構成要素であるｎチャネルＭＯＳ・ＦＥＴのトランジスタＴｎと本実施の形態の特徴であるスイッチ用トランジスタＴｎｓであるｎチャネルＭＯＳ・ＦＥＴとが設けられており、スイッチ用トランジスタＴｎｓのソース１０とインバータ回路用のトランジスタＴｎのソース１０とは隣接して配置されており同一のｎ型半導体領域となっている。
【００４９】
また、ｎ型ウエル２にＣＭＯＳ・ＦＥＴを構成するｐチャネルＭＯＳ・ＦＥＴのトランジスタＴｐの高濃度のｐ型半導体領域であるソース５およびドレイン６とスイッチ用トランジスタＴｐｓの高濃度のｐ型半導体領域であるソース５およびドレイン７とには、それよりも低濃度のｐ型半導体領域９が形成されており、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ Ｓｔｒｕｃｔｕｒｅ）構造のＭＯＳ・ＦＥＴとなっている。
【００５０】
また、ｐ型ウエル３にＣＭＯＳ・ＦＥＴを構成するｎチャネルＭＯＳ・ＦＥＴのトランジスタＴｎの高濃度のｎ型半導体領域であるソース１０およびドレイン１１とスイッチ用トランジスタＴｎｓの高濃度のｎ型半導体領域であるソース１０およびドレイン１２とには、それよりも低濃度のｎ型半導体領域１４が形成されており、ＬＤＤ構造のＭＯＳ・ＦＥＴとなっている。
【００５１】
また、前述した種々のＭＯＳ・ＦＥＴにおけるゲート電極Ｇの下部にはゲート絶縁膜が形成されていると共にゲート電極Ｇの側壁には側壁用絶縁膜が形成されている。
【００５２】
また、トランジスタＴｐのソース５には、例えば５Ｖ程度の電源電圧Ｖｄｄが印加されている第１の電源電圧線Ｖｄｄが接続されており、そのゲート電極Ｇには、入力線ＩＮが接続されており、そのドレイン６には、出力線ＯＵＴが接続されている。
【００５３】
トランジスタＴｎのソース１０には、例えば０Ｖ（グランド電圧）の電源電圧Ｖｓｓが印加されている（第１の電源電圧線よりも小さい電位状態の）第２の電源電圧線（ソース線）Ｖｓｓが接続されており、そのゲート電極Ｇには、入力線ＩＮが接続されており、そのドレイン１１には、出力線ＯＵＴが接続されている。
【００５４】
また、スイッチ用トランジスタＴｐｓをコントロールするためにそのゲート電極Ｇにコントロール信号Ｃｗｌが印加されているコントロール信号線Ｃｗｌが接続されている。
【００５５】
また、ｎ型ウエル２には、ｎ型半導体領域１３を介してウエル給電用電圧Ｖｗｌが印加されているウエル給電用線Ｖｗｌが接続されており、そのウエル給電用線Ｖｗｌはスイッチ用トランジスタＴｐｓのドレイン７に接続されている。
【００５６】
一方、スイッチ用トランジスタＴｎｓをコントロールするためにそのゲート電極Ｇにはコントロール信号Ｃｓｕが印加されているコントロール信号線Ｃｓｕが接続されている。
【００５７】
また、ｐ型ウエル３には、ｐ型半導体領域８を介してウエル給電用電圧Ｖｓｕが印加されているウエル給電用線Ｖｓｕが接続されており、そのウエル給電用線Ｖｓｕはスイッチ用トランジスタＴｎｓのドレイン１２に接続されている。この場合、ｐ型ウエル３とｐ型半導体基板１とは、同一の導電型であることにより、ウエル給電用線Ｖｓｕはｐ型半導体基板１の基板給電用線の態様となっている。
【００５８】
前述した本実施の形態のＣＭＯＳ型の半導体集積回路装置は、ｎ型ウエル２にスイッチ用トランジスタＴｐｓを新規に設けていると共にｐ型ウエル３にスイッチ用トランジスタＴｎｓを新規に設けている。
【００５９】
また、スイッチ用トランジスタＴｐｓをコントロールするためにそのゲート電極Ｇにコントロール信号線Ｃｗｌが新規に接続されていると共に、そのドレイン７にウエル給電用線Ｖｗｌが新規に接続されている。
【００６０】
また、スイッチ用トランジスタＴｎｓをコントロールするためにそのゲート電極Ｇにコントロール信号線Ｃｓｕが新規に接続されていると共に、そのドレイン１２にウエル給電用線Ｖｓｕが新規に接続されている。
【００６１】
したがって、ｎ型ウエル２におけるｐチャネルＭＯＳ・ＦＥＴのしきい値電圧△Ｖｔｈｐおよびｐ型ウエル３におけるｎチャネルＭＯＳ・ＦＥＴのしきい値電圧△Ｖｔｈｎを制御し所望の値にするために、ウエル給電用線Ｖｗｌとウエル給電用線Ｖｓｕを調整することにより行うことができる。
【００６２】
すなわち、ｎ型ウエル２におけるｐチャネルＭＯＳ・ＦＥＴのしきい値電圧の変化分△Ｖｔｈｐ は、△Ｖｔｈｐ＝ＫＢＰ｛（Ｖｗｌ−Ｖｄｄ＋２ ΦＦ ）１／２−（２ΦＦ）１／２｝の式からウエル給電用線Ｖｗｌを調整することにより制御することができる。
【００６３】
また、ｐ型ウエル３におけるｎチャネルＭＯＳ・ＦＥＴのしきい値電圧△Ｖｔｈｎは、△Ｖｔｈｎ＝ＫＢＮ｛（Ｖｓｓ−Ｖｓｕ＋２ΦＦ）１／２ −（２ ΦＦ）１／２｝の式からウエル給電用線Ｖｓｕを調整することにより制御することができる。
【００６４】
なお、上式において、ＫＢＰはｐチャネルＭＯＳ・ＦＥＴの基板効果定数であり、ＫＢＮはｎチャネルＭＯＳ・ＦＥＴの基板効果定数であり、ΦＦは半導体のビルトインポテンシャルを示している。
【００６５】
ここで、本実施の形態における半導体集積回路装置のエージング試験などの試験時および通常動作時にウエル給電用線Ｖｗｌ，Ｖｓｕおよびコントロール信号線Ｃｗｌ，Ｃｓｕに印加する電圧を図４に示す。なお、図４においてＶＢＢは正の所定の基準電圧を示している。
【００６６】
まず、エージング試験時においては、コントロール信号線Ｃｗｌ，ＣｓｕにそれぞれＶｗｌ（Ｖｄｄ＋△ＶＢＢ），Ｖｓｕ（Ｖｓｓ−△ＶＢＢ）を印加することにより、スイッチ用トランジスタＴｐｓ，Ｔｎｓをオフする。そして、外部からウエル給電用線Ｖｗｌ，ＶｓｕにそれぞれＶｄｄ＋△ＶＢＢ，Ｖｓｓ−△ＶＢＢを印加する。これにより、エージング試験時におけるリーク電流の問題を回避することができ、そのリーク電流に起因する熱暴走の問題も回避することが可能となっている。
【００６７】
一方、通常動作時においては、コントロール信号線Ｃｗｌ，Ｃｓｕにそれぞれ電源電圧Ｖｄｄ，Ｖｓｓを印加することにより、スイッチ用トランジスタＴｐｓ，Ｔｎｓをオンする。これにより、電源電圧線Ｖｄｄ，Ｖｓｓとウエル給電用線Ｖｗｌ，Ｖｓｕとを電気的に接続してトランジスタＴｐ，Ｔｎの基板電位をそれぞれ電源電圧Ｖｄｄ，Ｖｓｓに設定する。これにより、トランジスタＴｐ，Ｔｎの基板電位の変動を抑えることができるので、その基板電位の変動に起因するラッチアップを防止することができ、半導体集積回路装置の動作信頼性を確保することが可能となっている。
【００６８】
このように、本実施の形態のＣＭＯＳ型の半導体集積回路装置において、ＬＳＩの試験に広く実施されているリーク電流試験およびエージング試験時には、ｎ型ウエル２に形成されているスイッチ用トランジスタＴｐｓおよびｐ型ウエル３に形成されているスイッチ用トランジスタＴｎｓをオフ状態、すなわち非接続状態にするために、スイッチ用トランジスタＴｐｓをコントロールするためのコントロール信号線Ｃｗｌと第１の電源電圧Ｖｄｄとを等しくすると共にスイッチ用トランジスタＴｎｓをコントロールするためのコントロール信号線Ｃｓｕと第２の電源電圧Ｖｓｓとを等しくする。
【００６９】
したがって、本実施の形態のＣＭＯＳ型の半導体集積回路装置によれば、リーク電流試験およびエージング試験時には、ｎ型ウエル２に形成されているスイッチ用トランジスタＴｐｓおよびｐ型ウエル３に形成されているスイッチ用トランジスタＴｎｓをオフ状態、すなわち非接続状態になっていることにより、ラッチアップなどを防止した状態で、しかもリーク電流を抑制した正常な状態で試験を行うことができる。
【００７０】
また、本実施の形態のＣＭＯＳ型の半導体集積回路装置によれば、リーク電流試験またはエージング試験などの試験時でなく通常の動作時においては、ｎ型ウエル２に形成されているスイッチ用トランジスタＴｐｓおよびｐ型ウエル３に形成されているスイッチ用トランジスタＴｎｓをオン状態、すなわち接続状態にすることにより、ラッチアップなどを防止した状態で正常の動作を行うことができる。
【００７１】
さらに、本実施の形態のＣＭＯＳ型の半導体集積回路装置によれば、ｎ型ウエル２およびｐ型ウエル３に必要に応じてバックバイアスを与えることができることにより、ＭＯＳ・ＦＥＴのしきい値電圧をコントロールすることができると共にラッチアップの発生を防止することができるので、高性能でしかも高信頼度の半導体集積回路装置とすることができる。
【００７２】
また、本実施の形態のＣＭＯＳ型の半導体集積回路装置によれば、ｎ型ウエル２とｐ型ウエル３に回路動作上必要な電源系統である電源電圧Ｖｄｄが印加されている第１の電源電圧線Ｖｄｄと電源電圧Ｖｓｓが印加されている第２の電源電圧線Ｖｓｓとは独立の電源系統であるコントロール信号線Ｖｗｌ、ウエル給電用線Ｖｗｌ、コントロール信号線Ｃｓｕおよびウエル給電用線Ｖｓｕを備えていることにより、ＭＯＳ・ＦＥＴのしきい値電圧をコントロールすることができると共に、回路動作上必要な電源系統とそれとは独立の電源系統をスイッチ用トランジスタＴｐｓおよびスイッチ用トランジスタＴｎｓを介して必要に応じて短絡状態にすることができる。
【００７３】
このように、本実施の形態のＣＭＯＳ型の半導体集積回路装置によれば、リーク電流試験時、エージング試験時および通常の動作時において、ラッチアップなどが防止できるので、高性能でしかも高信頼度の半導体集積回路装置とすることができる。
【００７４】
なお、上記したエージング試験の状態を図５に模式的に示す。ＣＭＯＳ型の半導体集積回路装置ＳＩは、エージング用の配線基板ＬＢ上に１または複数個実装された状態でエージング炉Ａ内に装填されている。
【００７５】
電源供給ユニットＰＷＵは、電源電圧Ｖｄｄ，Ｖｓｓ、ウエル給電用電圧Ｖｗｌ，Ｖｓｕおよびウエル給電用のコントロール信号Ｃｗｌ，Ｃｓｕを半導体集積回路装置ＳＩに対して供給するための構成部である。
【００７６】
パターン発生器ＰＧは、パルス信号を生成するとともに、そのパルス信号を必要に応じて半導体集積回路装置ＳＩに供給することにより、半導体集積回路装置ＳＩの内部回路を活性化させた状態で試験を行うための構成部である。
【００７７】
エージング試験に際しては、半導体集積回路装置ＳＩが収容されたエージング炉Ａ内の温度を所定の温度に設定した後、その状態を一定の時間保持することによって、半導体集積回路装置ＳＩの初期不良のスクリーニングを行うようになっている。
【００７８】
次に、本実施の形態のＣＭＯＳ型の半導体集積回路装置の製造技術を図６〜図９によって説明する。図６〜図９は本実施の形態のＣＭＯＳ型の半導体集積回路装置の製造工程を示す概略断面図である。
【００７９】
まず、図６に示すように、ｐ型半導体基板１を用意し、先行技術を用いて、そのｐ型半導体基板１の表面にイオン注入法によりｎ型ウエル２およびｐ型ウエル３を形成した後、その表面の選択的な領域に例えば酸化シリコン膜からなるフィールド絶縁膜４を形成する。
【００８０】
次に、図７に示すように、ｎ型ウエル２にＣＭＯＳ・ＦＥＴを構成するｐチャネルＭＯＳ・ＦＥＴのトランジスタＴｐと本実施の形態の特徴であるスイッチ用トランジスタＴｐｓであるｐチャネルＭＯＳ・ＦＥＴとを同一工程により形成する。
【００８１】
また、ｐ型ウエル３にＣＭＯＳ・ＦＥＴを構成するｎチャネルＭＯＳ・ＦＥＴのトランジスタＴｎと本実施の形態の特徴であるスイッチ用トランジスタＴｎｓであるｎチャネルＭＯＳ・ＦＥＴとを同一工程により形成する。
【００８２】
この場合、前述した種々のＭＯＳ・ＦＥＴにおけるゲート電極Ｇの下部にはゲート絶縁膜が形成されていると共にゲート電極Ｇの側壁には側壁用絶縁膜が形成されている。
【００８３】
また、ｎ型ウエル２にＣＭＯＳ・ＦＥＴを構成するｐチャネルＭＯＳ・ＦＥＴのトランジスタＴｐの高濃度のｐ型半導体領域であるソース５およびドレイン６をイオン注入法により形成する工程と同一工程によりスイッチ用トランジスタＴｐｓのソース５とドレイン７それにｎ型ウエル３にｐ型半導体領域８を同時に形成している。
【００８４】
また、トランジスタＴｐのソース５とスイッチ用トランジスタＴｐｓのソース５とは隣接して配置されており同一の高濃度のｐ型半導体領域として形成している。
【００８５】
また、前述した高濃度のｐ型半導体領域にはそれよりも低濃度のｐ型半導体領域９が形成されており、ＬＤＤ（Ｌｉｇｔｈｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ Ｓｔｒｕｃｔｕｒｅ）構造のＭＯＳ・ＦＥＴとして形成している。
【００８６】
一方、ｐ型ウエル３にＣＭＯＳ・ＦＥＴを構成するｎチャネルＭＯＳ・ＦＥＴのトランジスタＴｎの高濃度のｎ型半導体領域であるソース１０およびドレイン１１をイオン注入法により形成する工程と同一工程によりスイッチ用トランジスタＴｎｓのソース１１とドレイン１２それにｐ型ウエル２にｎ型半導体領域１３を同時に形成している。
【００８７】
また、トランジスタＴｎのソース１０とスイッチ用トランジスタＴｎｓのソース１０とは隣接して配置されており同一の高濃度のｎ型半導体領域として形成している。
【００８８】
また、前述した高濃度のｎ型半導体領域にはそれよりも低濃度のｎ型半導体領域１４が形成されており、ＬＤＤ構造のＭＯＳ・ＦＥＴとして形成している。
【００８９】
次いで、図８に示すように、ｐ型半導体基板１の上に例えば酸化シリコン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積して絶縁膜１５を形成する。
【００９０】
続いて、フォトリソグラフィ技術と選択エッチング技術を用いて、絶縁膜１５の選択的な領域にスルーホールを形成する。
【００９１】
その後、ｐ型半導体基板１の上に例えばアルミニウム膜をスパッタリング法により堆積して配線層１６を形成する。
【００９２】
次いで、フォトリソグラフィ技術と選択エッチング技術を用いて、配線層１６の選択的な領域を取り除くことにより、パターン化された配線層１６を形成する。
【００９３】
続いて、図９に示すように、ｐ型半導体基板１の上に例えば酸化シリコン膜をＣＶＤ法により堆積して絶縁膜１７を形成する。
【００９４】
その後、フォトリソグラフィ技術と選択エッチング技術を用いて、絶縁膜１７の選択的な領域にスルーホールを形成する。
【００９５】
次いで、ｐ型半導体基板１の上に例えばアルミニウム膜をスパッタリング法により堆積して配線層１８を形成する。
【００９６】
続いて、フォトリソグラフィ技術と選択エッチング技術を用いて、配線層１８の選択的な領域を取り除くことにより、パターン化された配線層１８を形成する。
【００９７】
この場合、配線層１６および配線層１８により、ＣＭＯＳ・ＦＥＴにおける第１の電源電圧線Ｖｄｄ、第２の電源電圧線Ｖｓｓ、入力線ＩＮ、出力線ＯＵＴが同一工程により形成している。
【００９８】
また、配線層１６および配線層１８により、スイッチ用トランジスタＴｐｓをコントロールするためのコントロール信号線Ｃｗｌ、スイッチ用トランジスタＴｐｓのドレインとｎ型ウエル２とに接続されているウエル給電用線Ｖｗｌ、スイッチ用トランジスタＴｎｓをコントロールするためのコントロール信号線Ｃｓｕ、スイッチ用トランジスタＴｎｓのドレインとｐ型ウエル３とに接続されているウエル給電用線Ｖｓｕが同一工程により形成している。
【００９９】
その後、ｐ型半導体基板１の上に多層配線技術を用いて、多層配線層を形成した後、表面保護膜を形成すること（図示を省略）により、ＣＭＯＳ型の半導体集積回路装置の製造工程を終了する。
【０１００】
なお、前述した製造工程は、ｐ型半導体基板１を使用した態様のものであるが、それとは逆の導電型のｎ型半導体基板を使用して前述した製造工程とは逆の導電型のウエルなどの半導体領域を形成する態様とすることができる。
【０１０１】
前述した本実施の形態のＣＭＯＳ型の半導体集積回路装置の製造技術において、ｎ型ウエル２にＣＭＯＳ・ＦＥＴを構成するｐチャネルＭＯＳ・ＦＥＴのトランジスタＴｐと本実施の形態の特徴であるスイッチ用トランジスタＴｐｓであるｐチャネルＭＯＳ・ＦＥＴとを同一工程により形成している。
【０１０２】
また、ｐ型ウエル３にＣＭＯＳ・ＦＥＴを構成するｎチャネルＭＯＳ・ＦＥＴのトランジスタＴｎと本実施の形態の特徴であるスイッチ用トランジスタＴｎｓであるｎチャネルＭＯＳ・ＦＥＴとを同一工程により形成している。
【０１０３】
また、配線層１６および配線層１８により、ＣＭＯＳ・ＦＥＴにおける第１の電源電圧線Ｖｄｄ、第２の電源電圧線Ｖｓｓ、入力線ＩＮ、出力線ＯＵＴが同一工程により形成している。
【０１０４】
また、配線層１６および配線層１８により、スイッチ用トランジスタＴｐｓをコントロールするためのコントロール信号線Ｃｗｌ、スイッチ用トランジスタＴｐｓのドレインとｎ型ウエル２とに接続されているウエル給電用線Ｖｗｌ、スイッチ用トランジスタＴｎｓをコントロールするためのコントロール信号線Ｃｓｕ、スイッチ用トランジスタＴｎｓのドレインとｐ型ウエル３とに接続されているウエル給電用線Ｖｓｕが同一工程により形成している。
【０１０５】
したがって、本実施の形態のＣＭＯＳ型の半導体集積回路装置の製造技術によれば、スイッチ用トランジスタＴｐｓおよびスイッチ用トランジスタＴｎｓそれらに接続するコントロール信号線ＣＷｌ、ウエル給電用線Ｖｗｌ、コントロール信号線Ｃｓｕとウエル給電用線ＶｓｕをＣＭＯＳ・ＦＥＴとそれに接続する第１の電源電圧線Ｖｄｄ、第２の電源電圧線Ｖｓｓ、入力線ＩＮと出力線ＯＵＴを形成する工程と同一工程により形成することができることにより、製造工程を追加することなく容易にそれらを同時に形成することができる。
【０１０６】
また、前述した本実施の形態のＣＭＯＳ型の半導体集積回路装置の製造技術において、トランジスタＴｐ のソース５とスイッチ用トランジスタＴｐｓのソース５とは隣接して配置されており同一の高濃度のｐ型半導体領域として形成している。
【０１０７】
また、トランジスタＴｎ のソース１０とスイッチ用トランジスタＴｎｓのソース１０とは隣接して配置されており同一の高濃度のｎ型半導体領域として形成している。
【０１０８】
したがって、前述した本実施の形態のＣＭＯＳ型の半導体集積回路装置の製造技術によれば、スイッチ用トランジスタＴｐｓとスイッチ用トランジスタＴｎｓを最小面積の領域に形成できることにより、レイアウトの効率を向上させることができる。
【０１０９】
次に、本発明の他の実施の形態を図１０〜図１７によって説明する。この図１０〜図１７は、本発明の他の実施の形態であるＣＭＯＳ型の半導体集積回路装置の論理ゲートの変形例を示す概略レイアウト図および各レイアウト図に対応した回路図である。この図１０〜図１７においては１つの論理ゲートが示されているとともに、その１つ毎に上記したスイッチ用トランジスタＴｐｓ，Ｔｎｓが設けられていることを示している。
【０１１０】
図１０は２入力ＮＡＮＤゲート回路ＮＡ１を有するＣＭＯＳ型の半導体集積回路装置を示す概略レイアウト図であり、図１１はその回路図である。
【０１１１】
この２入力ＮＡＮＤゲート回路ＮＡ１は、互いに並列に接続された２つのトランジスタＴｐ１，Ｔｐ２と、互いに直列に接続された２つのトランジスタＴｎ１，Ｔｎ２とが、電源電圧線Ｖｄｄ，Ｖｓｓの間に電気的に接続されて構成されている。このトランジスタＴｐ１，Ｔｐ２は、ｐチャネルＭＯＳ・ＦＥＴからなり、ｎ型ウエル２内に形成されている。また、トランジスタＴｎ１，Ｔｎ２は、ｎチャネルＭＯＳ・ＦＥＴからなり、ｐ型ウエル３内に形成されている。
【０１１２】
トランジスタＴｐ１，Ｔｎ１のゲート電極は電気的に接続され、さらに入力線ＩＮ１に電気的に接続されている。トランジスタＴｐ２，Ｔｎ２のゲート電極は電気的に接続され、さらに入力線ＩＮ２に電気的に接続されている。トランジスタＴｐ１，Ｔｐ２のソースと、トランジスタＴｎ２のドレインとは電気的に接続され、さらに出力線ＯＵＴと電気的に接続ている。
【０１１３】
図１２は３入力ＮＡＮＤゲート回路ＮＡ２を有するＣＭＯＳ型の半導体集積回路装置を示す概略レイアウト図であり、図１３はその回路図である。
【０１１４】
３入力ＮＡＮＤゲート回路ＮＡ２は、互いに並列に接続された３つのトランジスタＴｐ１，Ｔｐ２，Ｔｐ３と、互いに直列に接続された３つのトランジスタＴｎ１，Ｔｎ２，Ｔｎ３とが、電源電圧線Ｖｄｄ，Ｖｓｓの間に電気的に接続されて構成されている。このトランジスタＴｐ１，Ｔｐ２，Ｔｐ３は、ｐチャネルＭＯＳ・ＦＥＴからなり、ｎ型ウエル２内に形成されている。また、トランジスタＴｎ１，Ｔｎ２，Ｔｎ３は、ｎチャネルＭＯＳ・ＦＥＴからなり、ｐ型ウエル３内に形成されている。
【０１１５】
トランジスタＴｐ１，Ｔｎ１のゲート電極は電気的に接続され、さらに入力線ＩＮ１に電気的に接続されている。トランジスタＴｐ２，Ｔｎ２のゲート電極は電気的に接続され、さらに入力線ＩＮ２に電気的に接続されている。トランジスタＴｐ３，Ｔｎ３のゲート電極は電気的に接続され、さらに入力線ＩＮ３に電気的に接続されている。トランジスタＴｐ１〜Ｔｐ３のソースと、トランジスタＴｎ３のドレインとは電気的に接続され、さらに出力線ＯＵＴと電気的に接続ている。
【０１１６】
図１４は２入力ＮＯＲゲート回路ＮＯ１を有するＣＭＯＳ型の半導体集積回路装置を示す概略レイアウト図であり、図１５はその回路図である。
【０１１７】
この２入力ＮＯＲゲート回路ＮＯ１は、ｎ型ウエル２およびｐ型ウエル３内に、それぞれ２つのトランジスタＴｐ１，Ｔｐ２と、２つのトランジスタＴｎ１，Ｔｎ２とを有している。
【０１１８】
２入力ＮＯＲゲート回路ＮＯ１は、互いに直列に接続された２つのトランジスタＴｐ１，Ｔｐ２と、互いに並列に接続された２つのトランジスタＴｎ１，Ｔｎ２とが、電源電圧線Ｖｄｄ，Ｖｓｓの間に電気的に接続されて構成されている。このトランジスタＴｐ１，Ｔｐ２は、ｐチャネルＭＯＳ・ＦＥＴからなり、ｎ型ウエル２内に形成されている。また、トランジスタＴｎ１，Ｔｎ２は、ｎチャネルＭＯＳ・ＦＥＴからなり、ｐ型ウエル３内に形成されている。
【０１１９】
このトランジスタＴｐ１，Ｔｎ１のゲート電極は電気的に接続され、さらに入力線ＩＮ１に電気的に接続されている。トランジスタＴｐ２，Ｔｎ２のゲート電極は電気的に接続され、さらに入力線ＩＮ２に電気的に接続されている。トランジスタＴｐ２のソースと、トランジスタＴｎ１，Ｔｎ２のドレインとは電気的に接続され、さらに出力線ＯＵＴと電気的に接続されている。
【０１２０】
図１６は３入力ＮＯＲゲート回路ＮＯ２を有するＣＭＯＳ型の半導体集積回路装置を示す概略レイアウト図であり、図１７はその回路図である。
【０１２１】
この３入力ＮＯＲゲート回路ＮＯ２は、互いに直列に接続された３つのトランジスタＴｐ１，Ｔｐ２，Ｔｐ３と、互いに並列に接続された３つのトランジスタＴｎ１，Ｔｎ２，Ｔｎ３とが、電源電圧線Ｖｄｄ，Ｖｓｓの間に電気的に接続されて構成されている。
【０１２２】
このトランジスタＴｐ１，Ｔｐ２，Ｔｐ３は、ｐチャネルＭＯＳ・ＦＥＴからなり、ｎ型ウエル２内に形成されている。また、トランジスタＴｎ１，Ｔｎ２，Ｔｎ３は、ｎチャネルＭＯＳ・ＦＥＴからなり、ｐ型ウエル３内に形成されている。
【０１２３】
このトランジスタＴｐ１，Ｔｎ１のゲート電極は電気的に接続され、さらに入力線ＩＮ１に電気的に接続されている。トランジスタＴｐ２，Ｔｎ２のゲート電極は電気的に接続され、さらに入力線ＩＮ２に電気的に接続されている。トランジスタＴｐ３，Ｔｎ３のゲート電極は電気的に接続され、さらに入力線ＩＮ３に電気的に接続されている。トランジスタＴｐ３のソースと、トランジスタＴｎ１，Ｔｎ２，Ｔｎ３のドレインとは電気的に接続され、さらに出力線ＯＵＴと電気的に接続されている。
【０１２４】
この図１０〜図１７に示すように、前述した実施の形態１のＣＭＯＳ型の半導体集積回路装置と同様にｎ型ウエル２とｐ型ウエル３とにそれぞれＭＯＳ・ＦＥＴからなるスイッチ用トランジスタＴｐｓ，Ｔｎｓを配置し、スイッチ用トランジスタＴｐｓ，Ｔｎｓをコントロールするためのコントロール信号線Ｃｗｌ，Ｃｓｕ、ｎ型ウエル２に接続されているウエル給電用線Ｖｗｌおよびｐ型ウエル３に接続されているウエル給電用線Ｖｓｕを設けることにより、特に半導体集積回路装置の通常動作に際してラッチアップを防止することができ、高性能でしかも高信頼度の半導体集積回路装置とすることができる。また、半導体集積回路装置の試験に際してリーク電流を抑制することができ、そのリーク電流に起因する熱暴走を抑制することができるので、半導体集積回路装置の歩留りおよび信頼性を向上させることが可能となっている。
【０１２５】
次に、本発明の他の実施の形態を図１８によって説明する。図１８は、本実施の形態であるＣＭＯＳ型の半導体集積回路装置における半導体チップＳＣ内の電源電圧線およびコントロール信号線の配置を模式的に示した図である。
【０１２６】
図１８に示すように、本実施の形態のＣＭＯＳ型の半導体集積回路装置の配線レイアウトは、各配線を行列状に配置する態様を適用できる。各配線の端部には、ピン１９が形成されており、複数のピン１９を通して回路動作上必要な電源電圧Ｖｄｄと電源電圧Ｖｓｓが入力される構造となっている。
【０１２７】
ウエル給電用線Ｖｗｌおよびウエル給電用線Ｖｓｕは半導体チップＳＣにおける特定の１個のピン１９を通して半導体チップＳＣ内の内部回路に入力される構造となっている。
【０１２８】
また、コントロール信号線Ｃｗｌおよびコントロール信号線Ｃｓｕも、半導体チップＳＣにおける特定の１個のピン１９を通して半導体チップＳＣ内の内部回路に入力される構造となっている。
【０１２９】
本実施の形態のＣＭＯＳ型の半導体集積回路装置によれば、通常動作の際には、コントロール信号線Ｃｗｌとウエル給電用線Ｖｗｌの電位を電源電圧Ｖｄｄまたは電源電圧Ｖｓｓと等しくするために、試験時などにおいてそれらが入力されるピン１９の間にあらかじめ高抵抗体などを接続することができる。また、コントロール信号線Ｃｓｕとウエル給電用線Ｖｓｕとの電位を電源電圧Ｖｄｄまたは電源電圧Ｖｓｓと等しくするために、試験時などにおいてそれらが入力されるピン１９の間にあらかじめ高抵抗体などを接続することができる。このようにすることによって、通常動作においては、試験時などにおいて使用する高抵抗体などを取り除くことにより、通常の状態、すなわち、各ピン１９の間に何も接続していない状態をもって動作させることができる。すなわち、半導体集積回路装置の試験時においては、上記した高抵抗体を取り除き、ピン１９を通じて外部から所定の信号あるいは電源電圧をコントロール信号線Ｃｗｌ，Ｃｓｕおよびウエル給電用線Ｖｗｌ，Ｖｓｕに供給するようにする。一方、半導体集積回路装置の通常動作時においては、コントロール信号線Ｃｗｌ，Ｃｓｕとウエル給電用線Ｖｗｌ，Ｖｓｕとを、それぞれ高抵抗体などを介して電源電圧線Ｖｄｄ，Ｖｓｓと電気的に接続しておき、コントロール信号線Ｃｗｌ，Ｃｓｕおよびウエル給電用線Ｖｗｌ，Ｖｓｕを所定の電位に固定する。これにより、半導体集積回路装置の通常動作時においては、コントロール信号線Ｃｗｌ，Ｃｓｕおよびウエル給電用線Ｖｗｌ，Ｖｓｕに外部から所定の信号や電圧を供給しなくても、半導体集積回路装置における所望の回路動作を行わせることが可能となっている。
【０１３０】
次に、本発明の他の実施の形態を図１９によって説明する。図１９は半導体チップＳＣの要部平面図を示している。
【０１３１】
半導体チップＳＣには、ｎ型ウエル２およびｐ型ウエル３が、図１９の横方向に沿って、すなわち、セル領域ＣＬの配列方向に沿って延在した状態で形成されている。
【０１３２】
図１９においてはｎ型ウエル２およびｐ型ウエル３の各々が複数個に分割されているように示されているが、これは１個のセル領域ＣＬの区切りを示すもので、ｎ型ウエル２およびｐ型ウエル３のそれぞれは複数個に分割されているわけではなく一体的に、すなわち、所定の不純物分布が連続する半導体領域として電気的にも接続された状態で形成されている。
【０１３３】
このセル領域ＣＬは、基本単位の論理ゲートを形成するのに必要な一まとまりの素子が配置される領域であり、その範囲は、ｎ型ウエル２およびｐ型ウエル３の両方を含むように設定されている。
【０１３４】
また、半導体チップＳＣの主面上には、上述のセル領域ＣＬの一群を取り囲むように、電源電圧線Ｖｄｄ，Ｖｓｓ、ウエル給電用線Ｖｗｌ，Ｖｓｕおよびコントロール信号線Ｃｗｌ，Ｃｓｕが配置されている。なお、半導体チップＳＣの主面上には、電源電圧線Ｖｄｄ，Ｖｓｓ、ウエル給電用線Ｖｗｌ，Ｖｓｕおよびコントロール信号線Ｃｗｌ，Ｃｓｕが格子状に配置されている。図１９にはその格子の基本単位分が示されている。
【０１３５】
電源電圧線Ｖｄｄ１、ウエル給電用線Ｖｗｌ１およびコントロール信号線Ｃｗｌ１は、セル領域ＣＬの長手方向の端部（図１９の上方）近傍側において、各セル領域ＣＬを横切るように、セル領域ＣＬの配列方向に沿って延在した状態で配置されている。なお、電源電圧線Ｖｄｄ１、ウエル給電用線Ｖｗｌ１およびコントロール信号線Ｃｗｌ１は、セル領域ＣＬの中心から外周に向かう方向に沿って順に配置されている。
【０１３６】
電源電圧線Ｖｓｓ１、ウエル給電用線Ｖｓｕ１およびコントロール信号線Ｃｓｕ１は、セル領域ＣＬの長手方向の端部（図１９の下方）近傍側において、各セル領域ＣＬを横切るように、セル領域ＣＬの配列方向に沿って延在した状態で配置されている。なお、電源電圧線Ｖｓｓ１、ウエル給電用線Ｖｓｕ１およびコントロール信号線Ｃｓｕ１は、セル領域ＣＬの中心から外周に向かう方向に沿って順に配置されている。
【０１３７】
これら電源電圧線Ｖｄｄ１，Ｖｓｓ１、ウエル給電用線Ｖｗｌ１，Ｖｓｕ１およびコントロール信号線Ｃｗｌ１，Ｃｓｕ１は、たとえばアルミニウムまたはアルミニウム合金からなり、第１配線層に形成されている。
【０１３８】
一方、電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｗｌ２は、セル領域ＣＬの配列方向に対して直交するように延在した状態で配置されている。なお、電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｗｌ２は、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｓｕ２が電源電圧線Ｖｄｄ２，Ｖｓｓ２によって挟まれた状態で配置されている。
【０１３９】
これら電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｓｕ２は、たとえばアルミニウムまたはアルミニウム合金からなり、第２配線層に形成されている。
【０１４０】
第２配線層に配置された電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｓｕ２は、それぞれ第１配線層に配置された電源電圧線Ｖｄｄ１，Ｖｓｓ１、ウエル給電用線Ｖｗｌ１，Ｖｓｕ１およびコントロール信号線Ｃｗｌ１，Ｃｓｕ１との交差点において接続孔ＴＨを通じて電気的に接続されている。
【０１４１】
ところで、本実施の形態においては、以下のような構成になっている。第１に、前記実施の形態と同様にスイッチ用トランジスタＴｐｓ，Ｔｎｓ（図３等参照）が、１つのセル領域ＣＬ毎、すなわち、１つの論理ゲート毎に１個ずつ配置されている。したがって、前記実施の形態と同じ効果を得ることが可能となっている。
【０１４２】
第２に、上記した第１配線層の電源電圧線Ｖｄｄ１，Ｖｓｓ１、ウエル給電用線Ｖｗｌ，Ｖｓｕ１およびコントロール信号線Ｃｗｌ，Ｃｓｕ１の直下に配置されている。すなわち、電源電圧線Ｖｄｄ１，Ｖｓｓ１、ウエル給電用線Ｖｗｌ１，Ｖｓｕ１およびコントロール信号線Ｃｗｌ１，Ｃｓｕ１の直下は、通常、半導体集積回路装置を構成する素子が配置されない空き領域になっているが、その空き領域にスイッチ用トランジスタＴｐｓ，Ｔｎｓを設けることにより半導体チップＳＣの主面を有効に使用することが可能となる。その結果、その空き領域以外の領域にスイッチ用トランジスタＴｐｓ，Ｔｎｓを設ける場合に比べてセル領域ＣＬの面積を縮小することができるので、素子集積度の向上や半導体チップＳＣの全体的な面積の縮小を推進することが可能となる。
【０１４３】
次に、本発明の他の実施の形態を図２０〜図２５によって説明する。図２０は本実施の形態におけるＣＭＯＳ型の半導体集積回路装置の要部における回路図を示している。
【０１４４】
本実施の形態においては、前記したスイッチ用トランジスタＴｐｓ，Ｔｎｓを、複数の論理ゲートに対して１個設ける構造になっている。図２０には論理ゲートとして、たとえばインバータ回路ＩＮＶ、２入力ＮＡＮＤゲート回路ＮＡおよび２入力ＮＯＲゲート回路ＮＯが示されている。ただし、論理ゲートの種類は、これらに限定されるものではなく種々変更可能である。また、１個のスイッチ用トランジスタが配置される論理ゲート群は、異なる種類の論理ゲートで構成するものに限定されるものではなく、同一種類の論理ゲートで構成するものにも適用できる。
【０１４５】
インバータ回路ＩＮＶは、トランジスタＴｐ１，Ｔｎ１が電源電圧線Ｖｄｄ，Ｖｓｓの間に直列に接続されて構成されている。トランジスタＴｐ１，Ｔｎ１のゲート電極は電気的に接続され、さらに入力線ＩＮに電気的に接続されている。
【０１４６】
２入力ＮＡＮＤゲート回路ＮＡは、互いに並列に接続された２つのトランジスタＴｐ１，Ｔｐ２と、互いに直列に接続された２つのトランジスタＴｎ１，Ｔｎ２とが、電源電圧線Ｖｄｄ，Ｖｓｓの間に電気的に接続されて構成されている。トランジスタＴｐ１，Ｔｎ１のゲート電極は電気的に接続され、さらに入力線ＩＮ１に電気的に接続されている。トランジスタＴｐ２，Ｔｎ２のゲート電極は電気的に接続され、さらに入力線ＩＮ２に電気的に接続されている。トランジスタＴｐ１，Ｔｐ２のソースと、トランジスタＴｎ１のドレインとは電気的に接続されている。
【０１４７】
２入力ＮＯＲゲート回路ＮＯは、互いに直列に接続された２つのトランジスタＴｐ１，Ｔｐ２と、互いに並列に接続された２つのトランジスタＴｎ１，Ｔｎ２とが、電源電圧線Ｖｄｄ，Ｖｓｓの間に電気的に接続されて構成されている。トランジスタＴｐ１，Ｔｎ１のゲート電極は電気的に接続され、さらに入力線ＩＮ１に電気的に接続されている。トランジスタＴｐ２，Ｔｎ２のゲート電極は電気的に接続され、さらに入力線ＩＮ２に電気的に接続されている。トランジスタＴｐ２のソースと、トランジスタＴｎ１，Ｔｎ２のドレインとは電気的に接続されている。
【０１４８】
これらインバータ回路ＩＮＶ、２入力ＮＡＮＤ回路ＮＡ、２入力ＮＯＲ回路ＮＯのトランジスタＴｐ１，Ｔｐ２，Ｔｎ１，Ｔｎ２およびスイッチ用トランジスタＴｐｓ，Ｔｎｓの基板電位は、ウエル給電用線Ｖｗｌ，Ｖｓｕから供給されるようになっている。
【０１４９】
ウエル給電用線Ｖｗｌと電源電圧線Ｖｄｄとの間には、スイッチ用トランジスタＴｐｓが電気的に接続されている。また、ウエル給電用線Ｖｓｕと電源電圧線Ｖｓｓとの間には、スイッチ用トランジスタＴｎｓが電気的に接続されている。
【０１５０】
すなわち、半導体集積回路装置の試験に際しては、スイッチ用トランジスタＴｐｓ，Ｔｎｓをオフにして、ウエル給電用線Ｖｗｌ，Ｖｓｕに所定の電位を供給することにより、リーク電流を抑えることができ、そのリーク電流に起因する熱暴走を抑制することができる。これにより、半導体集積回路装置の歩留りおよび信頼性を向上させることが可能となっている。
【０１５１】
また、半導体集積回路装置の通常動作に際しては、スイッチ用トランジスタＴｐｓ，Ｔｎｓをオンにして、ウエル給電用線Ｖｗｌ，Ｖｓｕにそれぞれ電源電圧Ｖｄｄ，Ｖｓｓを供給することにより、ラッチアップを防止することができるので、半導体集積回路装置の動作信頼性を確保することが可能となっている。
【０１５２】
次に、図２０に示した回路のレイアウト例を図２１および図２２に示す。
【０１５３】
図２１は、ウエル給電用線Ｖｗｌ，Ｖｓｕを、ｎ型ウエル２およびｐ型ウエル３で構成した場合を示している。すなわち、ウエル給電用電圧Ｖｗｌ，Ｖｓｕを、それぞれｎ型ウエル２およびｐ型ウエル３を通じて複数の論理ゲートのウエルに供給する構造を示している。
【０１５４】
また、図２２は、ウエル給電用線Ｖｗｌ，Ｖｓｕを配線Ｌで構成した場合を示している。すなわち、ウエル給電用電圧Ｖｗｌ，Ｖｓｕを配線Ｌを通じて複数の論理ゲートのウエルに供給する構造を示している。
【０１５５】
この配線Ｌは、各論理ゲートのセル領域ＣＬ内におけるｎ型ウエル２およびｐ型ウエル３に接続孔ＴＨを通じて電気的に接続されている。すなわち、ウエル給電用電圧Ｖｗｌ，Ｖｓｕを、各論理ゲートの近傍から供給することが可能となっている。したがって、図２２の構造においては、各論理ゲートに対して図２１の構造よりも安定した状態でウエル給電用電圧Ｖｗｌ，Ｖｓｕを供給することが可能となっている。
【０１５６】
次に、図２２の構造を採用した場合における半導体チップの要部平面図を図２３に示す。また、そのＸＸＩＶ−ＸＸＩＶ線およびＸＸＶ−ＸＸＶ線の断面図を図２４および図２５に示す。
【０１５７】
半導体チップＳＣには、ｎ型ウエル２およびｐ型ウエル３が、図２３の横方向に沿って、すなわち、セル領域ＣＬの配列方向に沿って延在した状態で形成されている。
【０１５８】
図２３においてはｎ型ウエル２およびｐ型ウエル３が複数個に分割されているように示されているが、これは１個のセル領域ＣＬの区切りを示すもので、ｎ型ウエル２およびｐ型ウエル３のそれぞれは複数個に分割されているわけではなく一体的に、すなわち、所定の不純物分布が連続する１つの半導体領域として電気的にも接続された状態で形成されている。
【０１５９】
このセル領域ＣＬは、基本単位の論理ゲートを形成するのに必要な一まとまりの素子が配置される領域であり、その範囲は、ｎ型ウエル２およびｐ型ウエル３の両方を含むように設定されている。
【０１６０】
また、半導体チップＳＣの主面上には、上述のセル領域ＣＬの一群を取り囲むように、電源電圧線Ｖｄｄ，Ｖｓｓおよびウエル給電用線Ｖｗｌ，Ｖｓｕが配置されている。ただし、コントロール信号線Ｃｗｌ，Ｃｓｕは、図２３の縦方向、すなわち、セル領域ＣＬの配列方向に対して直交する方向に延在するもののみが配置されている。これは、本実施の形態においては、後述するように、スイッチ用トランジスタＴｐｓ，Ｔｎｓ（図２０等参照）が、セル領域ＣＬの配列方向に対して直交する方向に延在する電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｓｕ２の直下に形成されているので、コントロール信号線Ｃｗｌ２，Ｃｓｕ２を図２３の横方向、すなわち、セル領域ＣＬの配列方向に延在させて配置する必要がないからである。このため、本実施の形態においては、図２３の縦方向の寸法、すなわち、セル領域ＣＬの長手方向における寸法を縮小することが可能となっている。
【０１６１】
なお、半導体チップＳＣの主面上には、電源電圧線Ｖｄｄ，Ｖｓｓおよびウエル給電用線Ｖｗｌ，Ｖｓｕが格子状に配置されている。図２３にはその格子の基本単位分が示されている。
【０１６２】
電源電圧線Ｖｄｄ１およびウエル給電用線Ｖｗｌ１は、セル領域ＣＬの長手方向の端部（図２３の上方）近傍側において、各セル領域ＣＬを横切るように、セル領域ＣＬの配列方向に沿って延在した状態で配置されている。なお、電源電圧線Ｖｄｄ１およびウエル給電用線Ｖｗｌ１は、セル領域ＣＬの中心から外周に向かう方向に沿って順に配置されている。
【０１６３】
電源電圧線Ｖｓｓ１およびウエル給電用線Ｖｓｕ１は、セル領域ＣＬの長手方向の端部（図２３の下方）近傍側において、各セル領域ＣＬを横切るように、セル領域ＣＬの配列方向に沿って延在した状態で配置されている。なお、電源電圧線Ｖｓｓ１およびウエル給電用線Ｖｓｕ１は、セル領域ＣＬの中心から外周に向かう方向に沿って順に配置されている。
【０１６４】
これら電源電圧線Ｖｄｄ１，Ｖｓｓ１およびウエル給電用線Ｖｗｌ１，Ｖｓｕ１は、たとえばアルミニウムまたはアルミニウム合金からなり、第１配線層に形成されている。
【０１６５】
電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｗｌ２は、セル領域ＣＬの配列方向に対して直交するように延在した状態で配置されている。なお、電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｗｌ２は、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｗｌ２が電源電圧線Ｖｄｄ２，Ｖｓｓ２によって挟まれた状態で配置されている。
【０１６６】
これら電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｓｕ２は、たとえばアルミニウムまたはアルミニウム合金からなり、第２配線層に形成されている。
【０１６７】
第２配線層に配置された電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｓｕ２は、それぞれ第１配線層に配置された電源電圧線Ｖｄｄ１，Ｖｓｓ１、ウエル給電用線Ｖｗｌ１，Ｖｓｕ１およびコントロール信号線Ｃｗｌ，Ｃｓｕ１との交差点の接続孔ＴＨを通じて電気的に接続されている。
【０１６８】
このように、本実施の形態においては、上記したスイッチ用トランジスタＴｐｓ，Ｔｎｓが、複数のセル領域ＣＬ、すなわち、複数の論理ゲート毎に１組の割合で配置されているとともに、上記した電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗ２，Ｖｓｕ２およびコントロール信号線Ｃｗ２，Ｃｓｕ２の直下に配置されている。すなわち、電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｓｕ２の直下は、通常、半導体集積回路装置を構成する素子が配置されない空き領域になっているが、その空き領域にスイッチ用トランジスタＴｐｓ，Ｔｎｓを設けることにより半導体チップＳＣの主面を有効に使用することが可能となる。その結果、その空き領域以外の領域にスイッチ用トランジスタＴｐｓ，Ｔｎｓを設ける場合に比べて面積の増大を抑えることが可能となっている。また、上記したようにセル領域ＣＬの長手方向の寸法を縮小することができる。このため、素子集積度の向上や半導体チップＳＣの全体的な面積の縮小をさらに推進することが可能となる。
【０１６９】
図２４にはｐチャネルＭＯＳ・ＦＥＴからなるスイッチ用トランジスタＴｐの断面図が示されている。スイッチ用トランジスタＴｐは、ｎ型ウエル２においてフィールド絶縁膜４に囲まれた活性領域に形成されており、半導体領域２０ｐｌ、ゲート絶縁膜２０ｐｉおよびゲート電極Ｇを有している。
【０１７０】
半導体領域２０ｐｌは、低濃度領域２０ｐｌ１と高濃度領域２０ｐｌ２とを有している。低濃度領域２０ｐｌ１および高濃度領域２０ｐｌ２は、たとえばｐ型不純物のホウ素が含有されてなり、高濃度領域２０ｐｌ２の方が低濃度領域２０ｐｌ１よりも不純物濃度が高く設定されている。
【０１７１】
ゲート絶縁膜２０ｐｉは、たとえば二酸化シリコン（ＳｉＯ２）からなり、ゲート電極Ｇは、たとえば低抵抗ポリシリコンの単層膜または低抵抗ポリシリコン上にタングステンシリサイド等のようなシリサイドを堆積した積層膜からなる。
【０１７２】
図２４にはゲート電極Ｇが複数分割されて示されているが、実際にはこれらのゲート電極Ｇは互いに電気的に接続されている。ゲート電極Ｇの側面には、たとえばＳｉＯ２などからなる側壁絶縁膜２１が形成されている。
【０１７３】
このスイッチ用トランジスタＴｐは、層間絶縁膜２２ａによって被覆されている。この層間絶縁膜２２ａは、たとえばＳｉＯ２などからなり、その上には、第１層配線層の電源電圧線Ｖｄｄ１が形成されている。この電源電圧線Ｖｄｄ１は、層間絶縁膜２２ｂによって被覆されている。この層間絶縁膜２２ｂは、たとえばＳｉＯ２などからなり、その上には、電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｓｕ２が形成されている。なお、この上層には層間絶縁膜を介して第３層配線が形成され、さらに、その第３層配線は表面保護膜によって被覆されている。
【０１７４】
図２５にはｎチャネルＭＯＳ・ＦＥＴからなるスイッチ用トランジスタＴｎの断面図が示されている。スイッチ用トランジスタＴｎは、ｐ型ウエル３においてフィールド絶縁膜４に囲まれた活性領域に形成されており、半導体領域２０ｎｌ、ゲート絶縁膜２０ｎｉおよびゲート電極Ｇを有している。
【０１７５】
半導体領域２０ｎｌは、低濃度領域２０ｎｌ１と高濃度領域２０ｎｌ２とを有している。低濃度領域２０ｎｌ１および高濃度領域２０ｎｌ２は、たとえばｎ型不純物のリンまたはヒ素（Ａｓ）が含有されてなり、高濃度領域２０ｎｌ２の方が低濃度領域２０ｎｌ１よりも不純物濃度が高く設定されている。
【０１７６】
ゲート絶縁膜２０ｎｉは、たとえばＳｉＯ２からなり、ゲート電極Ｇは、たとえば低抵抗ポリシリコンの単層膜または低抵抗ポリシリコン上にタングステンシリサイド等のようなシリサイドを堆積した積層膜からなる。
【０１７７】
図２５にはゲート電極Ｇが複数分割されて示されているが、実際にはこれらのゲート電極Ｇは互いに電気的に接続されている。ゲート電極Ｇの側面には、たとえばＳｉＯ２などからなる側壁絶縁膜２１が形成されている。
【０１７８】
このスイッチ用トランジスタＴｎは、層間絶縁膜２２ａによって被覆されている。この層間絶縁膜２２ａは、たとえばＳｉＯ２などからなり、その上には、第１層配線層の電源電圧線Ｖｓｓ１が形成されている。この電源電圧線Ｖｓｓ１は、層間絶縁膜２２ｂによって被覆されている。この層間絶縁膜２２ｂは、たとえばＳｉＯ２などからなり、その上には、電源電圧線Ｖｄｄ２，Ｖｓｓ２、ウエル給電用線Ｖｗｌ２，Ｖｓｕ２およびコントロール信号線Ｃｗｌ２，Ｃｓｕ２が形成されている。なお、この上層には層間絶縁膜を介して第３層配線が形成され、さらに、その第３層配線は表面保護膜によって被覆されている。
【０１７９】
このように、本実施の形態によれば、図１等で説明した前記実施の形態で得られる効果の他に以下の効果を得ることが可能となっている。
（１）．複数の論理ゲートに対して１組のスイッチ用トランジスタＴｐｓ，Ｔｎｓを配置することにより、半導体チップＳＣ内における全体的なスイッチ用トランジスタＴｐｓ，Ｔｎｓの占有面積を縮小することが可能となる。
（２）．スイッチ用トランジスタＴｐｓ，Ｔｎｓを電源電圧線Ｖｄｄ２，Ｖｓｓ２等の配線配置領域の直下に設けたことにより、半導体チップＳＣの主面を有効に使用することができ、その配線配置領域以外の領域にスイッチ用トランジスタＴｐｓ，Ｔｎｓを設ける場合に比べて面積の増大を抑えることが可能となる。
（３）．スイッチ用トランジスタＴｐｓ，Ｔｎｓを電源電圧線Ｖｄｄ２，Ｖｓｓ２等の配線配置領域の直下に設けたことにより、セル領域ＣＬの配列方向に延びるコントロール信号線Ｃｗｌ，Ｃｓｕを設ける必要がなくなるので、その分、セル領域ＣＬの長手方向の面積を縮小することが可能となる。
（４）．上記（１）〜（３）により、スイッチ用トランジスタＴｐｓ，Ｔｎｓを付加したことに起因するチップサイズの増大を抑えることが可能となる。
（５）．上記（１）〜（３）により、スイッチ用トランジスタＴｐｓ，Ｔｎｓを付加したことに起因する集積回路素子の集積度の低減を抑えることが可能となる。
【０１８０】
次に、本発明の他の実施の形態を図２６によって説明する。図２６は本発明の実施の形態である半導体集積回路装置の要部回路図を示している。
【０１８１】
本実施の形態は、図２０などで説明した前記実施の形態とほぼ同じ構造となっている。異なるのは、スイッチ用トランジスタＴｐｓ，Ｔｎｓの前段に、スイッチ用トランジスタＴｐｓ，Ｔｎｓの動作を制御するスイッチ制御部ＳＴＣを設けていることである。
【０１８２】
本実施の形態においては、このスイッチ制御部ＳＴＣを設けたことにより、スイッチ用トランジスタＴｐｓ，Ｔｎｓのオン・オフを制御するコントロール信号用の配線を１本にすることが可能となっている。これは、コントロール信号線Ｃｗｌ，Ｃｓｕが、一方が高電位（Ｈｉｇｈ）の際、他方が低電位（Ｌｏｗ）となるのを考慮した構造であり、以下のような構成となっている。
【０１８３】
スイッチ制御部ＳＴＣは、トランジスタＴｐｃ１，Ｔｐｃ２，Ｔｎｃ１，Ｔｎｃ２と、インバータ回路ＩＮＶｃとを有している。トランジスタＴｐｃ１，Ｔｐｃ２は、ｐチャネルＭＯＳ・ＦＥＴからなり、トランジスタＴｎｃ１，Ｔｃ２は、ｎチャネルＭＯＳ・ＦＥＴからなる。
【０１８４】
コントロール信号線Ｃは、インバータ回路ＩＮＶｃを介してトランジスタＴｐｃ１，Ｔｎｃ１のゲート電極に電気的に接続されているとともに、インバータ回路ＩＮＶｃを介さないでトランジスタＴｐｃ２，Ｔｎｃ２のゲート電極に電気的に接続されている。すなわち、本実施の形態においては、コントロール信号線Ｃを２つの配線経路に分けるとともに、その一方の配線経路はインバータ回路ＩＮＶｃを介して後段の回路と電気的に接続し、その他方の配線経路はインバータ回路ＩＮＶｃを介さずに後段の回路と電気的に接続する構成となっている。これにより、１つのコントロール信号から電位の異なる２つのコントロール信号を生成し、その電位の異なる２つの信号を、それぞれコントロール信号Ｃｗｌ，Ｃｓｕとしてスイッチ用トランジスタＴｐｓ，Ｔｎｓに伝送する構成になっている。
【０１８５】
トランジスタＴｐｃ１，Ｔｎｃ１の一方の半導体領域は、スイッチ用トランジスタＴｐｓのゲート電極に電気的に接続されている。また、トランジスタＴｐｃ１の他方の半導体領域は、ウエル給電用線Ｖｗｌと電気的に接続され、トランジスタＴｎｃ１の他方の半導体領域は、ウエル給電用線Ｖｓｕと電気的に接続されている。
【０１８６】
一方、トランジスタＴｐｃ２，Ｔｎｃ２の一方の半導体領域は、スイッチ用トランジスタＴｎｓのゲート電極に電気的に接続されている。また、トランジスタＴｐｃ２の他方の半導体領域はウエル給電用線Ｖｗｌと電気的に接続され、トランジスタＴｎｃ２の他方の半導体領域はウエル給電用線Ｖｓｕと電気的に接続されている。
【０１８７】
このように、本実施の形態によれば、図２０などを用いて説明した前記実施の形態で得られた効果の他に以下の効果を得ることが可能となる。すなわち、スイッチ用トランジスタＴｐｓ，Ｔｎｓのオン・オフを制御するためのコントロール信号線を１本にすることが可能となる。
【０１８８】
次に、本発明の他の実施の形態を図２７および図２８によって説明する。本実施の形態においては、本発明を、たとえばデスクトップ型やラップトップ型のパーソナルコンピュータなどのような計算機に内蔵されるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などに適用した場合について説明する。
【０１８９】
図２７はＳＲＡＭを有する半導体チップＳＣの平面図である。半導体チップＳＣの中央および一方の長辺近傍（図２７の下方側の長辺）には、周辺回路領域Ｐ１，Ｐ２が配置されている。
【０１９０】
その中央の周辺回路領域Ｐ１には、たとえばデコーダ回路などのような周辺回路が形成されている。また、その長辺近傍の周辺回路領域Ｐ２には、たとえばセンスアンプ回路や書き込み回路などのような周辺回路が形成されている。
【０１９１】
この周辺回路領域Ｐ１，Ｐ２においても前記実施の形態と同様に前記スイッチ用トランジスタＴｐｓ，Ｔｎｓ（図３、図２０等参照）が配置されている。その配置の仕方は、１つの論理ゲート毎に１個のスイッチ用トランジスタを配置しても良いし、複数の論理ゲート毎に１個のスイッチ用トランジスタを配置しても良い。したがって、半導体集積回路装置の周辺回路においても前記実施の形態で得られた効果が得られるようになっている。
【０１９２】
また、半導体チップＳＣにおいて、中央の周辺回路領域Ｐ１の両側にはメモリセルアレイＭ１，Ｍ２が配置されている。このメモリセルアレイＭ１，Ｍ２には、後述する複数のメモリセルが図２７の縦横方向に規則的に配置されている。
【０１９３】
本実施の形態においては、メモリセルアレイＭ１，Ｍ２内にも前記スイッチ用トランジスタが配置されている。このスイッチ用トランジスタは、メモリセルアレイＭ１，Ｍ２内において規則的に並んで配置されている複数個の黒塗りの四角形によって示されている。
【０１９４】
ただし、このスイッチ用トランジスタは、各メモリセルアレイＭ１，Ｍ２内に複数個設けることに限定されるものではなく、各メモリセルアレイＭ１，Ｍ２に１個ずつ設けるようにしても良い。
【０１９５】
また、スイッチ用トランジスタの配置の仕方は図２７の縦横方向に配置する仕方に限定されるものではなく、たとえば図２７の縦方向または横方向のみに並べて配置するようにしても良い。
【０１９６】
図２８は、このＳＲＡＭのメモリセルＭＣを示している。メモリセルＭＣは、たとえばＣＭＯＳ構造の２段のインバータを交差させて接続して得られるフリップフロップ回路を基本として構成されており、ワード線ＷＬとビット線ＢＬとの交差点近傍に配置されている。
【０１９７】
各インバータは、トランジスタＴｐｍ，Ｔｎｍからなり、一方のインバータの入力および出力は、それぞれ他方のインバータの出力および入力に電気的に接続され構成されている。なお、トランジスタＴｐｍは、ｐチャネルＭＯＳ・ＦＥＴからなり、トランジスタＴｎｍは、ｎチャネルＭＯＳ・ＦＥＴからなる。
【０１９８】
このメモリセルＭＣは、トランジスタＴｎｍｓを介してビット線ＢＬと電気的に接続されている。このトランジスタＴｎｍｓは、たとえばｎチャネルＭＯＳ・ＦＥＴからなり、そのゲート電極はワード線ＷＬと電気的に接続されている。なお、このようなメモリセルＭＣがメモリセルアレイに複数個規則的に配置されている。
【０１９９】
ところで、本実施の形態においては、メモリセルＭＣにおけるトランジスタＴｐｍ，Ｔｎｍの基板電位およびトランジスタＴｎｍｓの基板電位をメモリセルＭＣの外部からコントロールすることが可能な構造となっている。すなわち、以下のような構成になっている。
【０２００】
メモリセルアレイＭ１，Ｍ２（図２７参照）には、ワード線ＷＬに平行に延在するウエル給電用線Ｖｗｌ，ＶｓｕがメモリセルＭＣを挟み込むように形成されている。このウエル給電用線Ｖｗｌ，Ｖｓｕは、メモリセルＭＣのトランジスタＴｐｍ，ＴｎｍおよびトランジスタＴｎｍｓのウエルと電気的に接続されているとともに、それぞれスイッチ用トランジスタＴｐｓ，Ｔｎｓを介して電源電圧線Ｖｄｄ，Ｖｓｓと電気的に接続されている。
【０２０１】
本実施の形態においては、このスイッチ用トランジスタＴｐｓ，Ｔｎｓが複数のメモリセルＭＣに対して１個の割合で配置されている。これにより、スイッチ用トランジスタＴｐｓ，ＴｎｓをメモリセルアレイＭ１，Ｍ２に設けたことによるチップサイズの大幅な増大を防ぐことが可能となっている。なお、ウエル給電用線Ｖｗｌ，Ｖｓｕと各トランジスタＴｐｍ，Ｔｎｍ，トランジスタＴｎｍｓのウエルとの接続の仕方は、図２１または図２２で示したように、ウエルを通じて行っても良いし、配線を通じて行っても良い。
【０２０２】
このような本実施の形態においては、半導体集積回路装置の試験において、メモリセルアレイＭ１，Ｍ２におけるスイッチ用トランジスタＴｐｓ，Ｔｎｓをオフし、ウエル給電用線Ｖｗｌ，Ｖｓｕから各トランジスタＴｐｍ，Ｔｎｍ，トランジスタＴｎｍｓの基板電位に所定の電圧を印加する。これにより、エージング試験時におけるリーク電流の問題を回避することができ、そのリーク電流に起因する熱暴走の問題も回避することが可能となる。
【０２０３】
一方、半導体集積回路装置の通常動作時においては、コントロール信号線Ｃｗｌ，Ｃｓｕにそれぞれ電源電圧Ｖｄｄ，Ｖｓｓを印加することにより、スイッチ用トランジスタＴｐｓ，Ｔｎｓをオンする。これにより、電源電圧線Ｖｄｄ，Ｖｓｓとウエル給電用線Ｖｗｌ，Ｖｓｕとを電気的に接続してトランジスタＴｐ，Ｔｎの基板電位をそれぞれ電源電圧Ｖｄｄ，Ｖｓｓに設定する。これにより、トランジスタＴｐｍ，Ｔｎｍ，Ｔｎｍｓの基板電位の変動を抑えることができるので、その基板電位の変動に起因するラッチアップを防止することができ、半導体集積回路装置の動作信頼性を確保することが可能となる。
【０２０４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２０５】
たとえば、半導体基板は、絶縁層上に素子形成用の薄い半導体層を設ける、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体基板などを使用することができ、ＣＭＯＳ・ＦＥＴを形成する領域の外部にＭＯＳ・ＦＥＴまたはバイポーラトランジスタなどの種々の半導体素子を組み合わせた態様の回路を有する半導体集積回路装置およびその製造技術とすることができる。
【０２０６】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である論理ゲート回路または半導体メモリ回路単体の半導体集積回路装置技術に適用した場合について説明したが、それに限定されるものではなく、たとえばワンチップマイコン等のような同一半導体基板上に論理ゲート回路および半導体メモリ回路を有する半導体集積回路装置技術等に適用できる。本発明は、少なくともＣＭＩＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する半導体集積回路装置条件のものに適用できる。本発明の半導体集積回路装置は、移動体電子機器やビデオカメラなどのようは小形電子機器またはデスクトップ型やラップトップ型のパーソナルコンピュータなどのような計算機に内蔵される半導体集積回路装置に用いて好適なものである。
【０２０７】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０２０８】
すなわち、第１スイッチ用トランジスタおよび第２スイッチ用トランジスタの占有面積を縮小することができるので、レイアウトの効率を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＣＭＯＳ型の半導体集積回路装置を示す概略断面図である。
【図２】本発明の一実施の形態であるＣＭＯＳ型の半導体集積回路装置を示す概略レイアウト図である。
【図３】本発明の一実施の形態であるＣＭＯＳ型の半導体集積回路装置を示す概略回路図である。
【図４】図１の半導体集積回路装置の通常動作時および試験時におけるウエル給電用線およびコントロール信号線に印加される電位を示すグラフ図である。
【図５】エージング試験を説明するためのエージング試験装置の説明図である。
【図６】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図７】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図８】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図９】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図１０】本発明の他の実施の形態である半導体集積回路装置を示す概略レイアウト図である。
【図１１】図１０の論理ゲートの回路図である。
【図１２】本発明の他の実施の形態である半導体集積回路装置を示す概略レイアウト図である。
【図１３】図１２の論理ゲートの回路図である。
【図１４】本発明の他の実施の形態である半導体集積回路装置を示す概略レイアウト図である。
【図１５】図１４の論理ゲートの回路図である。
【図１６】本発明の他の実施の形態である半導体集積回路装置を示す概略レイアウト図である。
【図１７】図１６の論理ゲートの回路図である。
【図１８】本発明の他の実施の形態である半導体集積回路装置の半導体チップを模式的に示した説明図である。
【図１９】本発明の他の実施の形態である半導体集積回路装置における半導体チップの要部平面図である。
【図２０】本発明の他の実施の形態である半導体集積回路装置の要部回路図である。
【図２１】図２０の半導体集積回路装置のレイアウトの一例を示したレイアウト図である。
【図２２】図２０の半導体集積回路装置のレイアウトの一例を示したレイアウト図である。
【図２３】図２０の半導体集積回路装置における半導体チップの要部平面図である。
【図２４】図２３のＸＸＩＶ−ＸＸＩＶ線の断面図である。
【図２５】図２３のＸＸＶ−ＸＸＶ線の断面図である。
【図２６】本発明の他の実施の形態である半導体集積回路装置の要部回路図である。
【図２７】本発明の他の実施の形態である半導体集積回路装置における半導体チップの平面図である。
【図２８】図２７の半導体集積回路装置のメモリセルにおける回路図である。
【図２９】エージング試験に際しての熱暴走のメカニズムを説明するためのグラフ図である。
【符号の説明】
１ ｐ型半導体基板
２ ｎ型ウエル
３ ｐ型ウエル
４ フィールド絶縁膜
５ ソース
６ ドレイン
７ ドレイン
８ ｐ型半導体領域
９ ｐ型半導体領域
１０ ソース
１１ ドレイン
１２ ドレイン
１３ ｎ型半導体領域
１４ ｎ型半導体領域
１５ 絶縁膜
１６ 配線層
１７ 絶縁膜
１８ 配線層
１９ ピン
２０ｐｌ 半導体領域
２０ｐｌ１ 低濃度領域
２０ｐｌ２ 高濃度領域
２０ｐｉ ゲート絶縁膜
２０ｎｌ 半導体領域
２０ｎｌ１ 低濃度領域
２０ｎｌ２ 高濃度領域
２０ｎｉ ゲート絶縁膜
２１ 側壁絶縁膜
２２ａ，２２ｂ 層間絶縁膜
Ｔｐ トランジスタ
Ｔｐ１，Ｔｐ２，Ｔｐ３ トランジスタ
Ｔｐｓ スイッチ用トランジスタ
Ｔｎ トランジスタ
Ｔｎ１，Ｔｎ２，Ｔｎ３ トランジスタ
Ｔｎｓ スイッチ用トランジスタ
Ｇ ゲート電極
ＩＮ，ＩＮ１，ＩＮ２，ＩＮ３ 入力線
ＯＵＴ 出力線
ＳＩ 半導体集積回路装置
ＬＢ 配線基板
Ａ エージング炉
ＰＷＵ 電源供給ユニット
ＰＧ パターン発生器
ＮＡ，ＮＡ１ ２入力ＮＡＮＤゲート回路
ＮＡ２ ３入力ＮＡＮＤゲート回路
ＮＯ，ＮＯ１ ２入力ＮＯＲゲート回路
ＮＯ２ ３入力ＮＯＲゲート回路
ＳＣ 半導体チップ
ＣＬ セル領域
ＩＮＶ インバータ回路
ＴＨ 接続孔
ＳＴＣ スイッチ制御部
Ｔｐｃ１，Ｔｐｃ２，Ｔｎｃ１，Ｔｎｃ２ トランジスタ
ＩＮＶｃ インバータ回路
Ｐ１，Ｐ２ 周辺回路領域
Ｍ１，Ｍ２ メモリセルアレイ
ＭＣ メモリセル
ＷＬ ワード線
ＢＬ ビット線
Ｔｐｍ，Ｔｎｍ トランジスタ
Ｔｎｍｓ トランジスタ
Ｖｄｄ，Ｖｄｄ１，Ｖｄｄ２ 電源電圧（電源電圧線）
Ｖｓｓ，Ｖｓｓ１，Ｖｓｓ２ 電源電圧（電源電圧線）
Ｃｗｌ，Ｃｗｌ１，Ｃｗｌ２ コントロール信号（コントロール信号線）
Ｖｗｌ，Ｖｗｌ１，Ｖｗｌ２ ウエル給電用電圧（ウエル給電用線）
Ｃｓｕ，Ｃｓｕ１，Ｃｓｕ２ コントロール信号（コントロール信号線）
Ｖｓｕ，Ｖｓｕ１，Ｖｓｕ２ ウエル給電用電圧（ウエル給電用線）
Ｌ 配線
Claims (6)
- 半導体基板の第１導電型領域に形成された第２導電型ＭＩＳＦＥＴと上記半導体基板の第２導電型領域に形成された第１導電型ＭＩＳＦＥＴとを含むＣＭＩＳＦＥＴ回路と、
上記ＣＭＩＳＦＥＴ回路に電気的に結合され、第１電源電位を供給する第１配線と、
上記ＣＭＩＳＦＥＴ回路に電気的に結合され、第２電源電位を供給する第２配線と、
上記第１導電型領域に選択的に電位を供給する第３配線と、
上記第２導電型領域に選択的に電位を供給する第４配線と、
上記第１および第３配線との間に電気的に結合された第１スイッチ用トランジスタと、
上記第２および第４配線との間に電気的に結合された第２スイッチ用トランジスタとを有し、
上記第１および第３配線は、選択的に活性化される上記第１スイッチ用トランジスタを介して電気的に接続され、
上記第２および第４配線は、選択的に活性化される上記第２スイッチ用トランジスタを介して電気的に接続され、
上記第１および第２スイッチ用トランジスタが、複数の論理回路に対応して設けられ、
上記複数の論理回路は、それぞれＣＭＩＳＦＥＴ回路が形成された複数のセル領域から構成されており、
上記第３配線を上記第１導電型領域に接続するための接続部は、上記セル領域に対応して複数設けられ、
上記第４配線を上記第２導電型領域に接続するための接続部は、上記セル領域に対応して複数設けられる半導体集積回路装置。 - 請求項１において、
上記第１配線は上記第２導電型ＭＩＳＦＥＴのソースに電気的に結合され、上記第２配線は上記第１導電型ＭＩＳＦＥＴのソースに電気的に結合され、上記第１および第２導電型ＭＩＳＦＥＴのそれぞれのドレインは出力端子に互いに電気的に結合され、上記第１および第２導電型ＭＩＳＦＥＴのそれぞれのゲートは入力端子に互いに電気的に結合され、
上記第１スイッチ用トランジスタは、第２導電型ＭＩＳＦＥＴとされ、かつ、上記第１導電型領域に形成され、上記第２導電型ＭＩＳＦＥＴのソース−ドレイン経路は上記第１および第３配線の間に結合され、
上記第２スイッチ用トランジスタは、第１導電型ＭＩＳＦＥＴとされ、かつ、上記第２導電型領域に形成され、上記第１導電型ＭＩＳＦＥＴのソース−ドレイン経路は上記第２および第４配線の間に結合される半導体集積回路装置。 - 請求項２において、
上記複数のセル領域の各々に形成される論理回路は、単一入力または多入力論理動作を行う論理回路である半導体集積回路装置。 - 半導体基板の第１導電型領域に形成された第２導電型ＭＩＳＦＥＴと上記半導体基板の第２導電型領域に形成された第１導電型ＭＩＳＦＥＴとを含むＣＭＩＳＦＥＴ回路と、
上記ＣＭＩＳＦＥＴ回路に電気的に結合され、第１電源電位を供給する第１配線と、
上記ＣＭＩＳＦＥＴ回路に電気的に結合され、第２電源電位を供給する第２配線と、
上記第１導電型領域に選択的に電位を供給する第３配線と、
上記第２導電型領域に選択的に電位を供給する第４配線と、
上記第１および第３配線との間に電気的に結合された第１スイッチ用トランジスタと、
上記第２および第４配線との間に電気的に結合された第２スイッチ用トランジスタとを有し、
上記第１および第３配線は、選択的に活性化される上記第１スイッチ用トランジスタを介して電気的に接続され、
上記第２および第４配線は、選択的に活性化される上記第２スイッチ用トランジスタを介して電気的に接続され、
上記第１および第２スイッチ用トランジスタは、上記第１、第２、第３および第４配線に覆われた上記半導体基板の主表面の一部の位置に設けられる半導体集積回路装置。 - 請求項４において、
上記第１、第２、第３および第４配線は、上記半導体基板の上記主表面上に格子状に形成される半導体集積回路装置。 - 複数のＭＩＳＦＥＴ回路に対して基板制御回路を設けた半導体集積回路装置。
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