JP2000208643A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2000208643A JP2000208643A JP11002918A JP291899A JP2000208643A JP 2000208643 A JP2000208643 A JP 2000208643A JP 11002918 A JP11002918 A JP 11002918A JP 291899 A JP291899 A JP 291899A JP 2000208643 A JP2000208643 A JP 2000208643A
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Abstract
(57)【要約】
【課題】Ｐ型ウエル領域とＮ型ウエル領域を有するメモ
リセルアレイの周辺部における形状の崩れに対する対策
及びメモリセルアレイとその周辺部とを十分に電気的に
分離するとこが可能なダミーセルレイアウトに関する。 【解決手段】ダミーセル内にダミーウエル領域とダミー
フィールド領域を設ける。また、ダミーフィールド領域
の導電型を下層のウエル領域のものと同一とすること
で、ダミーフィールド領域からその下層のウエル領域へ
電位を供給させる。 【効果】メモリセル周辺部におけるプロセス上の加工不
良をダミーセル領域で吸収させる。また、メモリセルア
レイの面積を増加させることなく、メモリセルアレイと
その周辺部を電気的に十分分離させることができる。
リセルアレイの周辺部における形状の崩れに対する対策
及びメモリセルアレイとその周辺部とを十分に電気的に
分離するとこが可能なダミーセルレイアウトに関する。 【解決手段】ダミーセル内にダミーウエル領域とダミー
フィールド領域を設ける。また、ダミーフィールド領域
の導電型を下層のウエル領域のものと同一とすること
で、ダミーフィールド領域からその下層のウエル領域へ
電位を供給させる。 【効果】メモリセル周辺部におけるプロセス上の加工不
良をダミーセル領域で吸収させる。また、メモリセルア
レイの面積を増加させることなく、メモリセルアレイと
その周辺部を電気的に十分分離させることができる。
Description
【０００１】
【発明の属する技術分野】本発明はＰチャネルトランジ
スタとＮチャネルトランジスタからなるスタティック・
ランダム・アクセス・メモリで構成されるメモリセルア
レイの外周部に配置されるダミーセルを有する半導体記
憶装置に関する。
スタとＮチャネルトランジスタからなるスタティック・
ランダム・アクセス・メモリで構成されるメモリセルア
レイの外周部に配置されるダミーセルを有する半導体記
憶装置に関する。
【０００２】
【従来の技術】スタティック・ランダム・アクセス・メ
モリ（以下、ＳＲＡＭ）は、そのメモリセル構成をＮチ
ャネルトランジスタ（以下ＮｃｈＴｒ）と高抵抗素子か
らなり、この結果、ウエル領域をメモリセル内で分割す
る必要が無いため、高集積化を可能としてきた。また複
数の前記メモリセルで構成されるメモリセルアレイはそ
の外周部においてゲート配線をパターニングする際の露
光状態が悪く、ゲート長のコントロールが難しいため、
この外周部にダミーセルを配置することが行われる。図
５は特開平４−１４７６７２に記載される一般的なメモ
リセルとダミーセルのレイアウト図である。メモリセル
３０及びダミーセル３１は第一導電型であるＰ型のウエ
ル領域１１上に配置される。前記メモリセル３０は第二
導電型であるＮ型のフィールド領域１４ａ，１４ｂ，１
４ｃと、ゲート配線１７ａ，１７ｂと前記ゲート配線と
同じ配線材料を用いたワード線１８で構成される。な
お、高抵抗素子及びアルミ配線は省略した。また第一の
電源電位である接地電圧ＧＮＤと前記フィールド領域と
を接続するコンタクトを１９とし、他のコンタクトは省
略した。ダミーセル領域には、前記メモリセル領域で形
成されるゲート配線及びワード線に対して、ダミーゲー
ト配線２７及びダミーワード線２８が線対称に配置され
る。この結果、ゲート配線をパターニングする際の露光
状態の不具合によりゲート配線の変形が生じても、ダミ
ー領域内にダミーゲート配線及びダミーワード線を配置
しているため、周辺部に隣接するメモリセルのゲート配
線の変形を最小限にとどめることができる。
モリ（以下、ＳＲＡＭ）は、そのメモリセル構成をＮチ
ャネルトランジスタ（以下ＮｃｈＴｒ）と高抵抗素子か
らなり、この結果、ウエル領域をメモリセル内で分割す
る必要が無いため、高集積化を可能としてきた。また複
数の前記メモリセルで構成されるメモリセルアレイはそ
の外周部においてゲート配線をパターニングする際の露
光状態が悪く、ゲート長のコントロールが難しいため、
この外周部にダミーセルを配置することが行われる。図
５は特開平４−１４７６７２に記載される一般的なメモ
リセルとダミーセルのレイアウト図である。メモリセル
３０及びダミーセル３１は第一導電型であるＰ型のウエ
ル領域１１上に配置される。前記メモリセル３０は第二
導電型であるＮ型のフィールド領域１４ａ，１４ｂ，１
４ｃと、ゲート配線１７ａ，１７ｂと前記ゲート配線と
同じ配線材料を用いたワード線１８で構成される。な
お、高抵抗素子及びアルミ配線は省略した。また第一の
電源電位である接地電圧ＧＮＤと前記フィールド領域と
を接続するコンタクトを１９とし、他のコンタクトは省
略した。ダミーセル領域には、前記メモリセル領域で形
成されるゲート配線及びワード線に対して、ダミーゲー
ト配線２７及びダミーワード線２８が線対称に配置され
る。この結果、ゲート配線をパターニングする際の露光
状態の不具合によりゲート配線の変形が生じても、ダミ
ー領域内にダミーゲート配線及びダミーワード線を配置
しているため、周辺部に隣接するメモリセルのゲート配
線の変形を最小限にとどめることができる。
【０００３】しかし、近年のＳＲＡＭはより低い電源電
位下で動作させることが望まれており、 ＮｃｈＴｒと
高抵抗素子からなるメモリセルでは市場のニーズに対応
できなくなってきた。この結果、メモリセルを構成する
素子として前記ＮｃｈＴｒとＰチャネルトランジスタ
（以下ＰｃｈＴｒ）からなる６トランジスタのＳＲＡＭ
メモリセルを用いることで、低電圧においても安定動作
するメモリセルが用いられるようになった。
位下で動作させることが望まれており、 ＮｃｈＴｒと
高抵抗素子からなるメモリセルでは市場のニーズに対応
できなくなってきた。この結果、メモリセルを構成する
素子として前記ＮｃｈＴｒとＰチャネルトランジスタ
（以下ＰｃｈＴｒ）からなる６トランジスタのＳＲＡＭ
メモリセルを用いることで、低電圧においても安定動作
するメモリセルが用いられるようになった。
【０００４】
【発明が解決しようとする課題】６トランジスタを用い
たＳＲＡＭメモリセルは素子数が増加するため、チップ
面積が増加してしまう。これは単に素子数が増加するた
めの面積増加だけではなく、メモリセル領域内にＰｃｈ
ＴｒとＮｃｈＴｒが構成されるため、Ｐ型ウエル領域と
Ｎ型ウエル領域の間にスペースを設けることも面積増加
の大きな要因となる。一般的に面積を低下させる方法と
して、プロセス的改良や精度の高い露光技術の導入によ
りデザインルールの縮小が行われる。しかし、歩留まり
や製品の特性安定を考慮した場合、メモリセル領域以外
の領域においては、よりマージナルなデザインルールを
用いることが行われる。この結果、従来以上にメモリセ
ル領域と周辺部において、疎密関係が大きくなり、従来
から用いられるダミーセルのレイアウトでは対応できな
くなってきた。
たＳＲＡＭメモリセルは素子数が増加するため、チップ
面積が増加してしまう。これは単に素子数が増加するた
めの面積増加だけではなく、メモリセル領域内にＰｃｈ
ＴｒとＮｃｈＴｒが構成されるため、Ｐ型ウエル領域と
Ｎ型ウエル領域の間にスペースを設けることも面積増加
の大きな要因となる。一般的に面積を低下させる方法と
して、プロセス的改良や精度の高い露光技術の導入によ
りデザインルールの縮小が行われる。しかし、歩留まり
や製品の特性安定を考慮した場合、メモリセル領域以外
の領域においては、よりマージナルなデザインルールを
用いることが行われる。この結果、従来以上にメモリセ
ル領域と周辺部において、疎密関係が大きくなり、従来
から用いられるダミーセルのレイアウトでは対応できな
くなってきた。
【０００５】本発明の目的は、６トランジスタで構成さ
れるメモリセルを用いたメモリセルアレイにおける面積
増加に対して有効な半導体記憶装置を提供することにあ
る。
れるメモリセルを用いたメモリセルアレイにおける面積
増加に対して有効な半導体記憶装置を提供することにあ
る。
【０００６】
【課題を解決するための手段】上記目的は、ｍ列のビッ
ト線とｎ行のワード線との各交差部に配置される複数の
メモリセルと、前記複数のメモリセルから構成されるメ
モリセルアレイと、前記メモリセルアレイ領域の周囲の
少なくとも一辺にダミーセルが配置される半導体記憶装
置において、前記メモリセルアレイは半導体基板上に設
けられ、第一導電型のウエル領域上に配置される第一の
フィールド領域と、第二導電型のウエル領域上に配置さ
れる第二のフィールド領域と、前記フィールド領域上に
配置されるゲート配線からなり、前記第一のフィールド
領域は第一の電源電位と接続され、前記第二のフィール
ド領域は第二の電源電位と接続され、前記ダミーセルは
第一導電型のウエル領域上に配置される第一のフィール
ド領域と、第二導電型のウエル領域と、前記フィールド
領域上に配置されるゲート配線からなることにより達成
される。
ト線とｎ行のワード線との各交差部に配置される複数の
メモリセルと、前記複数のメモリセルから構成されるメ
モリセルアレイと、前記メモリセルアレイ領域の周囲の
少なくとも一辺にダミーセルが配置される半導体記憶装
置において、前記メモリセルアレイは半導体基板上に設
けられ、第一導電型のウエル領域上に配置される第一の
フィールド領域と、第二導電型のウエル領域上に配置さ
れる第二のフィールド領域と、前記フィールド領域上に
配置されるゲート配線からなり、前記第一のフィールド
領域は第一の電源電位と接続され、前記第二のフィール
ド領域は第二の電源電位と接続され、前記ダミーセルは
第一導電型のウエル領域上に配置される第一のフィール
ド領域と、第二導電型のウエル領域と、前記フィールド
領域上に配置されるゲート配線からなることにより達成
される。
【０００７】また上記目的は、前記ダミーセルを構成す
る第二導電型のウエル領域上に第三のフィールド領域を
配置することにより達成される。
る第二導電型のウエル領域上に第三のフィールド領域を
配置することにより達成される。
【０００８】また上記目的は、ｍ列のビット線とｎ行の
ワード線との各交差部に配置される複数のメモリセル
と、前記複数のメモリセルから構成されるメモリセルア
レイと、前記メモリセルアレイ領域の周囲の少なくとも
一辺にダミーセルが配置される半導体記憶装置におい
て、前記メモリセルアレイは半導体基板上に設けられ、
第一導電型のウエル領域上に配置される第二導電型の第
一のフィールド領域と、第二導電型のウエル領域上に配
置される第一導電型の第二のフィールド領域と、前記フ
ィールド領域上に配置されるゲート配線からなり、前記
ダミーセルは第一導電型のウエル領域上に配置される第
二導電型の第一のフィールド領域と、第二導電型のウエ
ル領域上に配置される第二導電型の第三のフィールド領
域と、前記フィールド領域上に配置されるゲート配線か
らなることにより達成される。
ワード線との各交差部に配置される複数のメモリセル
と、前記複数のメモリセルから構成されるメモリセルア
レイと、前記メモリセルアレイ領域の周囲の少なくとも
一辺にダミーセルが配置される半導体記憶装置におい
て、前記メモリセルアレイは半導体基板上に設けられ、
第一導電型のウエル領域上に配置される第二導電型の第
一のフィールド領域と、第二導電型のウエル領域上に配
置される第一導電型の第二のフィールド領域と、前記フ
ィールド領域上に配置されるゲート配線からなり、前記
ダミーセルは第一導電型のウエル領域上に配置される第
二導電型の第一のフィールド領域と、第二導電型のウエ
ル領域上に配置される第二導電型の第三のフィールド領
域と、前記フィールド領域上に配置されるゲート配線か
らなることにより達成される。
【０００９】また上記目的は、前記メモリセルを構成す
る第一導電型のウエル領域上に配置される第二導電型の
第一のフィールド領域に第一の電源電位が供給され、前
記第二導電型のウエル領域上に配置される第一導電型の
第二のフィールド領域に第二の電源電位が供給され、前
記ダミーセルを構成する第二導電型のウエル領域上に配
置される第二導電型の第三のフィールド領域には第二の
電源電位が供給されることにより達成される。
る第一導電型のウエル領域上に配置される第二導電型の
第一のフィールド領域に第一の電源電位が供給され、前
記第二導電型のウエル領域上に配置される第一導電型の
第二のフィールド領域に第二の電源電位が供給され、前
記ダミーセルを構成する第二導電型のウエル領域上に配
置される第二導電型の第三のフィールド領域には第二の
電源電位が供給されることにより達成される。
【００１０】また上記目的は、前記ダミーセルを構成す
る前記第二導電型のウエル領域上に配置される第二導電
型の第三のフィールド領域に第二の電源電位を供給する
第一のコンタクト領域は、隣接する第一のフィールド領
域側に配置されることにより達成される。
る前記第二導電型のウエル領域上に配置される第二導電
型の第三のフィールド領域に第二の電源電位を供給する
第一のコンタクト領域は、隣接する第一のフィールド領
域側に配置されることにより達成される。
【００１１】
【発明の実施の形態】以下、本発明の好適な実施の形態
の一例について図面を参照して具体的に説明する。本例
の半導体記憶装置は図１に示すように、ＳＲＡＭのメモ
リセル１がビット線対２とワード線３の各交差部に配置
されており、前記ビット線対２が３２本設けられ、前記
ワード線３が５１２本配置され、メモリセルアレイ４が
構成される。前記メモリセルアレイ４はデコーダ５で構
成されるデコーダ群６をはさみ左右に配置される。また
前記メモリセルアレイ４の他方には半導体記憶装置のチ
ップ外周部７が隣接する。また、前記メモリセルアレイ
４の他の二辺のうちの一辺側には周辺回路８が配置さ
れ、残る一辺側にはチップ外周部７が隣接する。ここで
前記メモリセルアレイ４のチップ外周辺７よりの部分１
０にはダミーセル連続的にが配置される。
の一例について図面を参照して具体的に説明する。本例
の半導体記憶装置は図１に示すように、ＳＲＡＭのメモ
リセル１がビット線対２とワード線３の各交差部に配置
されており、前記ビット線対２が３２本設けられ、前記
ワード線３が５１２本配置され、メモリセルアレイ４が
構成される。前記メモリセルアレイ４はデコーダ５で構
成されるデコーダ群６をはさみ左右に配置される。また
前記メモリセルアレイ４の他方には半導体記憶装置のチ
ップ外周部７が隣接する。また、前記メモリセルアレイ
４の他の二辺のうちの一辺側には周辺回路８が配置さ
れ、残る一辺側にはチップ外周部７が隣接する。ここで
前記メモリセルアレイ４のチップ外周辺７よりの部分１
０にはダミーセル連続的にが配置される。
【００１２】図２は前記ダミーセル領域１０近傍のメモ
リセルとダミーセルのレイアウトを示した図である。メ
モリセル３０は第一導電型であるＰ型のウエル領域１１
上に構成される第二導電型である第一のＮ型フィールド
領域１４ａからなる第一のＮｃｈＴｒ領域と、第二導電
型であるＮ型のウエル領域１２上に構成される第一導電
型である第二のＰ型フィールド領域１３ａからなる第一
のＰｃｈＴｒ領域と、ゲート配線１７ａ，１７ｂと、ワ
ード線１８からなり、フリップフロップで構成されるＳ
ＲＡＭメモリセルの他方の対となる他のＮ型フィールド
領域と、他のＰ側フィールド領域から構成される。また
各フィールド領域に電源電位を供給するために、第一の
電源電位である接地電圧ＧＮＤと前記Ｎ型のフィールド
領域とを接続するコンタクト１９ｂと、第二の電源電位
である電源電圧ＶＤＤと前記Ｐ型のフィールド領域とを
接続するコンタクト１９ａが配置される。なお、他のコ
ンタクト及びアルミ配線は省略した。
リセルとダミーセルのレイアウトを示した図である。メ
モリセル３０は第一導電型であるＰ型のウエル領域１１
上に構成される第二導電型である第一のＮ型フィールド
領域１４ａからなる第一のＮｃｈＴｒ領域と、第二導電
型であるＮ型のウエル領域１２上に構成される第一導電
型である第二のＰ型フィールド領域１３ａからなる第一
のＰｃｈＴｒ領域と、ゲート配線１７ａ，１７ｂと、ワ
ード線１８からなり、フリップフロップで構成されるＳ
ＲＡＭメモリセルの他方の対となる他のＮ型フィールド
領域と、他のＰ側フィールド領域から構成される。また
各フィールド領域に電源電位を供給するために、第一の
電源電位である接地電圧ＧＮＤと前記Ｎ型のフィールド
領域とを接続するコンタクト１９ｂと、第二の電源電位
である電源電圧ＶＤＤと前記Ｐ型のフィールド領域とを
接続するコンタクト１９ａが配置される。なお、他のコ
ンタクト及びアルミ配線は省略した。
【００１３】ダミーセル３１はＰ型のウエル領域１１上
に構成される第一のＮ型フィールド領域１４aからなる
第一のダミートランジスタ領域と、Ｎ型のウエル領域２
２上に構成される第二のＰ型フィールド領域２３ａから
なる第二のダミートランジスタ領域と、ダミーゲート配
線２７ａ，２７ｂと、前記ダミーワード線２８からな
り、フリップフロップで構成される前記メモリセル３０
のＮｃｈＴｒ領域と同様に対となる他のフィールド領域
を有する構成となる。また前記メモリセルではＮ型フィ
ールド領域に接地電圧ＧＮＤを供給するためのコンタク
トを設けたが、ダミーセルにおけるＮ型フィールド領域
にはコンタクトは配置されない。ダミーセルに隣接する
メモリセルは、前記ダミーセル方向にワード線を配置す
る構成を取り、ダミーセルは前記メモリセルのワード線
に対して線対称に配置される。この場合、メモリセルを
構成するＰ型ウエル領域とＮ型フィールド領域はダミー
セルと共有して配置されるが、前記ダミーワード線を接
地電圧ＧＮＤと接続することによりメモリセルとダミー
セルのＮ型フィールド領域を電気的に分離している。な
お、他のコンタクト及びアルミ配線は省略した。
に構成される第一のＮ型フィールド領域１４aからなる
第一のダミートランジスタ領域と、Ｎ型のウエル領域２
２上に構成される第二のＰ型フィールド領域２３ａから
なる第二のダミートランジスタ領域と、ダミーゲート配
線２７ａ，２７ｂと、前記ダミーワード線２８からな
り、フリップフロップで構成される前記メモリセル３０
のＮｃｈＴｒ領域と同様に対となる他のフィールド領域
を有する構成となる。また前記メモリセルではＮ型フィ
ールド領域に接地電圧ＧＮＤを供給するためのコンタク
トを設けたが、ダミーセルにおけるＮ型フィールド領域
にはコンタクトは配置されない。ダミーセルに隣接する
メモリセルは、前記ダミーセル方向にワード線を配置す
る構成を取り、ダミーセルは前記メモリセルのワード線
に対して線対称に配置される。この場合、メモリセルを
構成するＰ型ウエル領域とＮ型フィールド領域はダミー
セルと共有して配置されるが、前記ダミーワード線を接
地電圧ＧＮＤと接続することによりメモリセルとダミー
セルのＮ型フィールド領域を電気的に分離している。な
お、他のコンタクト及びアルミ配線は省略した。
【００１４】本半導体記憶装置におけるそれぞれのウエ
ル領域の形成は一般的に用いられるフォトレジストを用
いたイオン注入の打ち分けにより行われる。図３（ａ）
はＮ型ウエル領域形成時のフォトレジスト及びＮ型ウエ
ル領域を示す半導体記憶装置の断面図である。半導体記
憶装置の基板３６上にＮ型ウエル領域を作成するために
フォトレジスト３２が設けられ、この状態でＮ型ウエル
領域を形成するひ素系イオンの打ち込みを行う。この結
果、Ｎ型ウエル領域２２、１２が形成される。メモリセ
ル領域３７におけるＮ型ウエル領域の幅は同幅でり、連
続的に配置される。チップ外周部方向との境界部に設け
られたダミーセル３１は前記連続するメモリセルに対し
て疎密が薄くなる領域であり、この領域では露光の合わ
せ込みが難しく、フォトレジストの形状が崩れてしま
う。この結果、イオンの打ち込み領域を狭めてしまうた
め、ダミーセル領域のＮ型ウエル領域２２の幅が狭くな
ってしまう。しかし、本発明で示されるように、この形
状の崩れたＮ型ウエル領域２２はダミーセル内に設けら
れたものであるため、隣接するメモリセルのＮ型ウエル
領域１２の形状に及ぼされる影響を低減することができ
る。この結果、ダミーセルに隣接するメモリセルのＰｃ
ｈＴｒのトランジスタ能力の変動を低減させることがで
きるほか、隣接するＰ型ウエル領域との間に生じるリー
ク電流を低減させることが可能となる。
ル領域の形成は一般的に用いられるフォトレジストを用
いたイオン注入の打ち分けにより行われる。図３（ａ）
はＮ型ウエル領域形成時のフォトレジスト及びＮ型ウエ
ル領域を示す半導体記憶装置の断面図である。半導体記
憶装置の基板３６上にＮ型ウエル領域を作成するために
フォトレジスト３２が設けられ、この状態でＮ型ウエル
領域を形成するひ素系イオンの打ち込みを行う。この結
果、Ｎ型ウエル領域２２、１２が形成される。メモリセ
ル領域３７におけるＮ型ウエル領域の幅は同幅でり、連
続的に配置される。チップ外周部方向との境界部に設け
られたダミーセル３１は前記連続するメモリセルに対し
て疎密が薄くなる領域であり、この領域では露光の合わ
せ込みが難しく、フォトレジストの形状が崩れてしま
う。この結果、イオンの打ち込み領域を狭めてしまうた
め、ダミーセル領域のＮ型ウエル領域２２の幅が狭くな
ってしまう。しかし、本発明で示されるように、この形
状の崩れたＮ型ウエル領域２２はダミーセル内に設けら
れたものであるため、隣接するメモリセルのＮ型ウエル
領域１２の形状に及ぼされる影響を低減することができ
る。この結果、ダミーセルに隣接するメモリセルのＰｃ
ｈＴｒのトランジスタ能力の変動を低減させることがで
きるほか、隣接するＰ型ウエル領域との間に生じるリー
ク電流を低減させることが可能となる。
【００１５】また第二の実施例について図３（ｂ）を用
いて述べる。図３（ｂ）は前記図２で示したＮ型ウエル
領域上に設けられたＰ型のフィールド領域の形成時のフ
ォトレジスト及びＰ型のフィールド領域を示す半導体記
憶装置の断面図である。前記図３（ａ）において形成さ
れたＮ型ウエル領域上にＰ型のフィールド領域を作成す
るためにフォトレジスト３３が設けられ、この状態でＰ
型のフィールド領域２３、１３を形成するホウ素系イオ
ンの打ち込みを行う。この結果、前記したダミーセル領
域におけるＰ型ウエル領域形成時に生じた露光状態の不
具合と同様にこのダミーセル領域のＰ型のフィールド領
域２３へのイオンの打ち込み領域が狭められてしまう。
しかし、ダミーセル内においてこの不具合を吸収させる
ことで、隣接するメモリセルのＰ型のフィールド領域１
３の形状に及ぼされる影響を低減することができる。
いて述べる。図３（ｂ）は前記図２で示したＮ型ウエル
領域上に設けられたＰ型のフィールド領域の形成時のフ
ォトレジスト及びＰ型のフィールド領域を示す半導体記
憶装置の断面図である。前記図３（ａ）において形成さ
れたＮ型ウエル領域上にＰ型のフィールド領域を作成す
るためにフォトレジスト３３が設けられ、この状態でＰ
型のフィールド領域２３、１３を形成するホウ素系イオ
ンの打ち込みを行う。この結果、前記したダミーセル領
域におけるＰ型ウエル領域形成時に生じた露光状態の不
具合と同様にこのダミーセル領域のＰ型のフィールド領
域２３へのイオンの打ち込み領域が狭められてしまう。
しかし、ダミーセル内においてこの不具合を吸収させる
ことで、隣接するメモリセルのＰ型のフィールド領域１
３の形状に及ぼされる影響を低減することができる。
【００１６】次に第三の実施例について図４を用いて述
べる。図４は図１で示したダミーセル領域１０における
メモリセルとダミーセルのレイアウトを示した図であ
る。メモリセルの構成は前記図２で示したものと同じで
あるため、説明を割愛する。ダミーセル３１は第一導電
型であるＰ型のウエル領域１１上に構成される第二導電
型である第二のＮ型フィールド領域１４aと、第二導電
型であるＮ型のウエル領域２２上に構成される第二導電
型である第三のＮ型のフィールド領域１６と、ダミーゲ
ート配線２７ａ，２７ｂと、前記ダミーワード線配線２
８からなり、フリップフロップで構成される前記メモリ
セル３０のＮｃｈＴｒ領域と同様に第二のＮ型フィール
ド領域を有する構成となる。またダミーセルにおける第
一のＮ型フィールド領域にはコンタクトは配置されない
が、前記第三のＮ型フィールド領域１６には、コンタク
ト１９ｄを介して第二の電源電位である電源電圧ＶＤＤ
が供給される。なお、他のコンタクト及びアルミ配線は
省略した。
べる。図４は図１で示したダミーセル領域１０における
メモリセルとダミーセルのレイアウトを示した図であ
る。メモリセルの構成は前記図２で示したものと同じで
あるため、説明を割愛する。ダミーセル３１は第一導電
型であるＰ型のウエル領域１１上に構成される第二導電
型である第二のＮ型フィールド領域１４aと、第二導電
型であるＮ型のウエル領域２２上に構成される第二導電
型である第三のＮ型のフィールド領域１６と、ダミーゲ
ート配線２７ａ，２７ｂと、前記ダミーワード線配線２
８からなり、フリップフロップで構成される前記メモリ
セル３０のＮｃｈＴｒ領域と同様に第二のＮ型フィール
ド領域を有する構成となる。またダミーセルにおける第
一のＮ型フィールド領域にはコンタクトは配置されない
が、前記第三のＮ型フィールド領域１６には、コンタク
ト１９ｄを介して第二の電源電位である電源電圧ＶＤＤ
が供給される。なお、他のコンタクト及びアルミ配線は
省略した。
【００１７】第三の実施例に示すダミーセルは、チップ
外周部方向に隣接するＮ型ウエル領域に第三のＮ型フィ
ールド領域を設け、電源電圧ＶＤＤを供給させている。
この結果、メモリセルアレイが周辺部から電気的に十分
分離させることが可能となる。また、前記第三のＮ型フ
ィールド領域は部分的に形状が崩れることが予測でき
る。そこで本発明では前記電源電圧ＶＤＤを前記第三の
Ｎ型フィールド領域と接続するコンタクト領域１９ｄを
前記メモリセルで配置したＰ型フィールド領域と電源電
圧ＶＤＤとのコンタクト領域１９ａとは異なり、ダミー
セル内のＰ型ウエル領域に近い位置にコンタクト１９ｄ
を設ける。この結果、疎密により前記第三のＮ型フィー
ルド領域のチップ外周部側の形状が崩れても、凸形状の
前記第三のＮ型フィールドの中央に前記コンタクト１９
ｄを配置することで、フィールドとコンタクトのエンク
ローズを確保することができる。この結果、前記ダミー
セル領域のＮ型ウエル領域のフィールド領域をＰ型フィ
ールド領域とし、前記Ｐ型フィールド領域と前記チップ
外周部との間に第三のＮ型フィールド領域を設けた場合
に対して、メモリセルアレイと周辺部とを十分に電気的
に分離し、かつ低面積化が可能となる。
外周部方向に隣接するＮ型ウエル領域に第三のＮ型フィ
ールド領域を設け、電源電圧ＶＤＤを供給させている。
この結果、メモリセルアレイが周辺部から電気的に十分
分離させることが可能となる。また、前記第三のＮ型フ
ィールド領域は部分的に形状が崩れることが予測でき
る。そこで本発明では前記電源電圧ＶＤＤを前記第三の
Ｎ型フィールド領域と接続するコンタクト領域１９ｄを
前記メモリセルで配置したＰ型フィールド領域と電源電
圧ＶＤＤとのコンタクト領域１９ａとは異なり、ダミー
セル内のＰ型ウエル領域に近い位置にコンタクト１９ｄ
を設ける。この結果、疎密により前記第三のＮ型フィー
ルド領域のチップ外周部側の形状が崩れても、凸形状の
前記第三のＮ型フィールドの中央に前記コンタクト１９
ｄを配置することで、フィールドとコンタクトのエンク
ローズを確保することができる。この結果、前記ダミー
セル領域のＮ型ウエル領域のフィールド領域をＰ型フィ
ールド領域とし、前記Ｐ型フィールド領域と前記チップ
外周部との間に第三のＮ型フィールド領域を設けた場合
に対して、メモリセルアレイと周辺部とを十分に電気的
に分離し、かつ低面積化が可能となる。
【００１８】
【発明の効果】以下に本発明の半導体記憶装置の効果を
示す。本発明の一実施例ではメモリセルアレイの外周部
にダミーセルを設け、前記ダミーセル内にダミーのウエ
ル領域を設けた。メモリセル内のウエル領域の形状が狭
くなれば仮にフィールドが正常に形成されたとしても、
ウエル形状の違いから隣接する正常に作られたメモリセ
ルと比べて隣接する逆電位のウエル及びフィールドとの
間のリーク電流が増大してしまうことが予測できる。本
発明の構成を用いることで、この正規のメモリセル内の
ウエル領域の形状に及ぼされる影響を低減することがで
きる。
示す。本発明の一実施例ではメモリセルアレイの外周部
にダミーセルを設け、前記ダミーセル内にダミーのウエ
ル領域を設けた。メモリセル内のウエル領域の形状が狭
くなれば仮にフィールドが正常に形成されたとしても、
ウエル形状の違いから隣接する正常に作られたメモリセ
ルと比べて隣接する逆電位のウエル及びフィールドとの
間のリーク電流が増大してしまうことが予測できる。本
発明の構成を用いることで、この正規のメモリセル内の
ウエル領域の形状に及ぼされる影響を低減することがで
きる。
【００１９】また、本発明の第二の実施例では、前記ダ
ミーセル内にダミーウエル領域を設け、さらにこのダミ
ーウエル領域内にダミーのフィールド領域を設けた。メ
モリセル内のフィールド領域の形状が狭くなれば、トラ
ンジスタ寸法が狭まり、結果的に半導体記憶装置の特性
を大きく劣化させることになる。本発明の構成を用いる
ことで、同様に正規のメモリセル内のフィールド領域の
形状に及ぼされる影響を低減することができる。また、
従来例で示したゲート配線だけで形成されたダミーセル
では、本実施例で示すウエル及びフィールド領域の形状
異常には対応できないことは明らかである。
ミーセル内にダミーウエル領域を設け、さらにこのダミ
ーウエル領域内にダミーのフィールド領域を設けた。メ
モリセル内のフィールド領域の形状が狭くなれば、トラ
ンジスタ寸法が狭まり、結果的に半導体記憶装置の特性
を大きく劣化させることになる。本発明の構成を用いる
ことで、同様に正規のメモリセル内のフィールド領域の
形状に及ぼされる影響を低減することができる。また、
従来例で示したゲート配線だけで形成されたダミーセル
では、本実施例で示すウエル及びフィールド領域の形状
異常には対応できないことは明らかである。
【００２０】前記第二の実施例では、ダミーセル内のダ
ミーフィールド形状は正規のメモリセルのフィールド形
状と類似させており、このダミーセルのフィールドの導
電型を決定する打ち込みイオンは正規のメモリセルと同
じとした。第三の実施例では、このダミーウエル領域内
の最もメモリセルアレイ外周部に近いダミーフィールド
の導電型をウエル領域と同電位とさせ、前記ウエルと同
じ導電型のフィールドから所定の電源電位を前記ウエル
に供給する構成を用いた。この結果、メモリセルアレイ
とその周辺部とを電気的に十分に分離させることが可能
となる。本実施例では示さなかったが、半導体記憶装置
は主にチップ外周近傍にパッド及び入出力回路が配置さ
れることが多く、この結果、チップ外周部近傍のウエル
電位はノイズの影響を多く受けることが予測できる。こ
のような場合においても、本発明の実施例を用いること
でメモリセルアレイへのノイズによる影響を低減させ、
半導体記憶装置の誤動作を防止させることができる。ま
た、前記したフィールド領域の形状が崩れた場合におい
ても、フィールド電位とウエル電位が同電位であるた
め、問題無い。
ミーフィールド形状は正規のメモリセルのフィールド形
状と類似させており、このダミーセルのフィールドの導
電型を決定する打ち込みイオンは正規のメモリセルと同
じとした。第三の実施例では、このダミーウエル領域内
の最もメモリセルアレイ外周部に近いダミーフィールド
の導電型をウエル領域と同電位とさせ、前記ウエルと同
じ導電型のフィールドから所定の電源電位を前記ウエル
に供給する構成を用いた。この結果、メモリセルアレイ
とその周辺部とを電気的に十分に分離させることが可能
となる。本実施例では示さなかったが、半導体記憶装置
は主にチップ外周近傍にパッド及び入出力回路が配置さ
れることが多く、この結果、チップ外周部近傍のウエル
電位はノイズの影響を多く受けることが予測できる。こ
のような場合においても、本発明の実施例を用いること
でメモリセルアレイへのノイズによる影響を低減させ、
半導体記憶装置の誤動作を防止させることができる。ま
た、前記したフィールド領域の形状が崩れた場合におい
ても、フィールド電位とウエル電位が同電位であるた
め、問題無い。
【００２１】また、前記第三の実施例で示したダミーセ
ルのフィールド領域上のコンタクトは、隣接するメモリ
セルに近い位置に配置した。前記フィールド形状が崩れ
た場合、コンタクト領域に抵抗成分が含まれることが予
測され、この結果、メモリセルアレイと周辺部を十分に
電気的に分離させることができなくなる可能性がある。
このため、前記ダミーセルのフィールド領域上のコンタ
クトを形状が崩れ易いメモリセルアレイ外周よりではな
く、逆側である正規メモリセルアレイ側に配置させるこ
とで、コンタクト領域の抵抗成分の増加を押さえること
ができる。
ルのフィールド領域上のコンタクトは、隣接するメモリ
セルに近い位置に配置した。前記フィールド形状が崩れ
た場合、コンタクト領域に抵抗成分が含まれることが予
測され、この結果、メモリセルアレイと周辺部を十分に
電気的に分離させることができなくなる可能性がある。
このため、前記ダミーセルのフィールド領域上のコンタ
クトを形状が崩れ易いメモリセルアレイ外周よりではな
く、逆側である正規メモリセルアレイ側に配置させるこ
とで、コンタクト領域の抵抗成分の増加を押さえること
ができる。
【図１】本発明の概略図。
【図２】本発明のレイアウト図。
【図３】本発明の断面図。
【図４】本発明の他の実施例を示すレイアウト図。
【図５】従来のレイアウト図。
メモリセル：１，３０ ダミーセル：３１ ビット線対：２ ワード線：３，１８ デコーダ：５ メモリセルアレイ：４ デコーダ群：６ チップ外周部：７ 周辺回路：８ Ｐ型ウエル領域：１１ Ｎ型ウエル領域：１２，２２ Ｐ型フィールド領域：１３，１３ａ，１３ｂ，２３，２
３ａ Ｎ型フィールド領域：１４ａ，１４ｂ，１４ｃ，１５，
１６ ゲート配線：１７ａ，１７ｂ コンタクト：１９，１９ａ，１９ｂ，１９ｃ，１９ｄ ダミーゲート配線：２７，２７ａ，２７ｂ ダミーワード線：２８ ダミーセル領域：１０ フォトレジスト：３２，３３ 基板：３６ メモリセル領域：３７ ダミーセル領域：１０
３ａ Ｎ型フィールド領域：１４ａ，１４ｂ，１４ｃ，１５，
１６ ゲート配線：１７ａ，１７ｂ コンタクト：１９，１９ａ，１９ｂ，１９ｃ，１９ｄ ダミーゲート配線：２７，２７ａ，２７ｂ ダミーワード線：２８ ダミーセル領域：１０ フォトレジスト：３２，３３ 基板：３６ メモリセル領域：３７ ダミーセル領域：１０
Claims (5)
- 【請求項１】ｍ列のビット線とｎ行のワード線との各交
差部に配置される複数のメモリセルと、前記複数のメモ
リセルから構成されるメモリセルアレイと、前記メモリ
セルアレイ領域の周囲の少なくとも一辺にダミーセルが
配置される半導体記憶装置において、前記メモリセルア
レイは半導体基板上に設けられ、第一導電型のウエル領
域上に配置される第一のフィールド領域と、第二導電型
のウエル領域上に配置される第二のフィールド領域と、
前記フィールド領域上に配置されるゲート配線からな
り、前記第一のフィールド領域は第一の電源電位と接続
され、前記第二のフィールド領域は第二の電源電位と接
続され、前記ダミーセルは第一導電型のウエル領域上に
配置される第一のフィールド領域と、第二導電型のウエ
ル領域と、前記フィールド領域上に配置されるゲート配
線からなることを特長とする半導体記憶装置。 - 【請求項２】請求項１記載の半導体記憶装置において、
前記ダミーセルを構成する第二導電型のウエル領域上に
第三のフィールド領域を配置することを特長とする半導
体記憶装置。 - 【請求項３】ｍ列のビット線とｎ行のワード線との各交
差部に配置される複数のメモリセルと、前記複数のメモ
リセルから構成されるメモリセルアレイと、前記メモリ
セルアレイ領域の周囲の少なくとも一辺にダミーセルが
配置される半導体記憶装置において、前記メモリセルア
レイは半導体基板上に設けられ、第一導電型のウエル領
域上に配置される第二導電型の第一のフィールド領域
と、第二導電型のウエル領域上に配置される第一導電型
の第二のフィールド領域と、前記フィールド領域上に配
置されるゲート配線からなり、前記ダミーセルは第一導
電型のウエル領域上に配置される第二導電型の第一のフ
ィールド領域と、第二導電型のウエル領域上に配置され
る第二導電型の第三のフィールド領域と、前記フィール
ド領域上に配置されるゲート配線からなることを特長と
する半導体記憶装置。 - 【請求項４】請求項３記載の半導体記憶装置において、
前記メモリセルを構成する第一導電型のウエル領域上に
配置される第二導電型の第一のフィールド領域に第一の
電源電位が供給され、前記第二導電型のウエル領域上に
配置される第一導電型の第二のフィールド領域に第二の
電源電位が供給され、前記ダミーセルを構成する第二導
電型のウエル領域上に配置される第二導電型の第三のフ
ィールド領域には第二の電源電位が供給されることを特
長とする半導体記憶装置。 - 【請求項５】請求項４記載の半導体記憶装置において、
前記ダミーセルを構成する前記第二導電型のウエル領域
上に配置される第二導電型の第三のフィールド領域に第
二の電源電位を供給する第一のコンタクトは、隣接する
第一のフィールド領域側に配置されることを特長とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11002918A JP2000208643A (ja) | 1999-01-08 | 1999-01-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11002918A JP2000208643A (ja) | 1999-01-08 | 1999-01-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000208643A true JP2000208643A (ja) | 2000-07-28 |
Family
ID=11542745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11002918A Withdrawn JP2000208643A (ja) | 1999-01-08 | 1999-01-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000208643A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118235A (ja) * | 2000-10-10 | 2002-04-19 | Mitsubishi Electric Corp | 半導体装置、半導体製造方法、および半導体製造用マスク |
| US6720628B2 (en) | 2001-03-26 | 2004-04-13 | Seiko Epson Corporation | Semiconductor device, memory system and electronic apparatus |
| US6812574B2 (en) | 2002-01-10 | 2004-11-02 | Renesas Technology Corp. | Semiconductor storage device and method of fabricating the same |
| US6815777B2 (en) | 2001-03-26 | 2004-11-09 | Seiko Epson Corporation | Semiconductor device, memory system and electronic apparatus |
| US6864541B2 (en) | 2001-03-26 | 2005-03-08 | Seiko Epson Corporation | Semiconductor device having a protruded active region, memory system having the same, and electronic apparatus having the same |
-
1999
- 1999-01-08 JP JP11002918A patent/JP2000208643A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118235A (ja) * | 2000-10-10 | 2002-04-19 | Mitsubishi Electric Corp | 半導体装置、半導体製造方法、および半導体製造用マスク |
| US6720628B2 (en) | 2001-03-26 | 2004-04-13 | Seiko Epson Corporation | Semiconductor device, memory system and electronic apparatus |
| US6815777B2 (en) | 2001-03-26 | 2004-11-09 | Seiko Epson Corporation | Semiconductor device, memory system and electronic apparatus |
| US6864541B2 (en) | 2001-03-26 | 2005-03-08 | Seiko Epson Corporation | Semiconductor device having a protruded active region, memory system having the same, and electronic apparatus having the same |
| US6812574B2 (en) | 2002-01-10 | 2004-11-02 | Renesas Technology Corp. | Semiconductor storage device and method of fabricating the same |
| DE10241158B4 (de) * | 2002-01-10 | 2008-01-17 | Mitsubishi Denki K.K. | Verfahren zum Herstellen einer SRAM-Halbleitervorrichtung mit rechteckigen Gateverdrahtungselementen |
| US8395932B2 (en) | 2002-01-10 | 2013-03-12 | Renesas Electronics Corporation | Semiconductor storage device and method of fabricating the same |
| US8422274B2 (en) | 2002-01-10 | 2013-04-16 | Renesas Electronics Corporation | Semiconductor storage device and method of fabricating the same |
| US8908419B2 (en) | 2002-01-10 | 2014-12-09 | Renesas Electronics Corporation | Semiconductor storage device and method of fabricating the same |
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