JP2004327796A - 半導体装置 - Google Patents

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Abstract

【課題】面積を小さくでき、かつリソグラフィのマージンを確保できるセルレイアウトを有する半導体装置を提供する。
【解決手段】活性領域ＰＤ１上から突出したロードトランジスタＬＯ１のゲート配線の端部Ｆ１は、ロードトランジスタＬＯ１のゲート幅方向に対して斜めに配置され、活性領域ＰＤ２上から突出したロードトランジスタＬＯ２のゲート配線の端部Ｆ２は、ロードトランジスタＬＯ２のゲート幅方向に対して斜めに配置されている。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
この発明は、絶縁膜上の半導体層に形成された半導体装置に関するものであり、特に絶縁膜上の半導体層に形成されたスタティックランダムアクセスメモリに関するものである。
【０００２】
【従来の技術】
スタティックランダムアクセスメモリ（以下、ＳＲＡＭと記す）に代表される半導体メモリは、近年ますます大規模化されつつある。大規模なＳＲＡＭを実現するために、セル面積を小さくし、かつ製造プロセスの困難度を抑制することができるセルレイアウトが強く望まれている。
【０００３】
従来より、６個のトランジスタで構成された６トランジスタ型ＳＲＡＭセルのレイアウトは各種開示されている（例えば、特許文献１参照）。また、図９には、前記特許文献１とは別のレイアウトの例を示した。これら２つのセルレイアウトは、点Ｃを中心にセル内部のパターンを１８０度回転すると元のパターンに重なり、隣接セルがセル境界線を軸とする線対称なパターンとなっていることを特徴としている。これらレイアウトは、レジスト形成プロセスのマージンが比較的大きく、将来の微細なＳＲＡＭセルのレイアウトとして期待されている。
【０００４】
図９に示したレイアウトは、Ｎ＋型拡散層とＰ＋型拡散層とが隣接する隣接領域（Ｂｕｔｔｉｎｇ ｄｉｆｆｕｓｉｏｎ）を有している。この隣接領域を用いれば、特許文献１に示したレイアウトに比べてＳＲＡＭセルの面積を小さくすることができる。図９に示したレイアウトは、絶縁膜上に形成されたシリコン層（厚さが１００ｎｍ程度）を有する薄膜ＳＯＩ基板を用いて、ウェル領域を形成せず拡散層にシリサイドを貼り付けることにより、Ｎ＋型拡散層とＰ＋型拡散層を接続する場合に有効なレイアウトである。ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｅｒ）基板とは、絶縁膜上にシリコン層等の半導体層を形成した構造を有する基板である。
【０００５】
また、図９に示したＳＲＡＭセル１０１では、ゲート配線ＧＬ上と活性領域（Ａｃｔｉｖｅ ａｒｅａ）ＡＡ上に同時に開口した穴を用いて、これらを共通に接続する共通コンタクト（Ｓｈａｒｅｄ ｃｏｎｔａｃｔ）ＳＣを形成している。この共通コンタクトＳＣを用いることにより、ＳＲＡＭセル１０１の面積を小さくすることができる。なお、ＣＶＣは電源電圧Ｖｃｃに接続されたコンタクト、ＣＶＳは基準電位Ｖｓｓに接続されたコンタクト、ＣＢＬはビット線に接続されたコンタクトをそれぞれ示している。
【０００６】
【特許文献１】
特開平１０−１７８１１０号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、前述の図９に示したセルレイアウトにはいくつかの問題点がある。
【０００８】
まず第１に、図９にＤ１で示した長さ０．１μｍ程度のゲート配線間の狭スペースは、マスクを作成するのが非常に困難な上、レジストパターンを形成するプロセスのマージンも少ないので、ゲート配線間の寸法変動が大きくなる。このため、大規模なＳＲＡＭを再現性良く製造することは非常に困難である。
【０００９】
第２に、図９にＤ２で示したゲート配線間の狭スペースは、Ｐで示した突起部の影響により（すなわち、突起部がない場合に比べて）レジスト残りが発生しやすく、レジストパターンを形成するプロセスのマージンが少ないという問題がある。
【００１０】
第３に、共通コンタクトＳＣの長径方向の寸法は、ばらつきが短径方向よりも大きい。これは、マスク形成プロセスとレジスト形成プロセスのばらつきによる。そのため、となりのゲート配線とのショートが懸念され、ＳＲＡＭセル１０１の縦方向（短辺方向）の寸法を小さくできないという問題がある。
【００１１】
第４に、図９に示したレイアウトでは、Ｄ３で示したｐチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとの素子分離幅として、リソグラフィの解像限界程度の距離を確保する必要がある。また、Ｄ４で示した隣接領域の横幅は、Ｎ型不純物とＰ型不純物をイオン注入する際のレジストマスクの合わせずれを考慮した距離だけ確保する必要がある。そのため、ＳＲＡＭセル１０１の横方向（長辺方向）の寸法を小さくできないという問題がある。
【００１２】
【課題を解決するための手段】
そこでこの発明は、前記課題に鑑みてなされたものであり、面積を小さくでき、かつリソグラフィのマージンを確保できるセルレイアウトを有する半導体装置を提供することを目的とする。
【００１３】
前記目的を達成するために、この発明の一実施形態の半導体装置は、第１の活性領域に形成され、第１ゲート配線によりゲートが構成された第１導電型の第１のＭＯＳトランジスタと、前記第１の活性領域に隣接して配置された第２の活性領域と、前記第２の活性領域に形成され、前記第１ゲート配線によりゲートが構成された第２導電型の第２のＭＯＳトランジスタと、前記第２の活性領域に形成され、第２ゲート配線によりゲートが構成された第２導電型の第３のＭＯＳトランジスタと、前記第１の活性領域に離間して形成された第３の活性領域と、前記第３の活性領域に形成され、第３ゲート配線によりゲートが構成された第１導電型の第４のＭＯＳトランジスタと、前記第３の活性領域に隣接して配置された第４の活性領域と、前記第４の活性領域に形成され、前記第３ゲート配線によりゲートが構成された第２導電型の第５のＭＯＳトランジスタと、前記第４の活性領域に形成され、第４ゲート配線によりゲートが構成された第２導電型の第６のＭＯＳトランジスタとを具備し、前記第１の活性領域上から突出した前記第１ゲート配線の端部は、前記第１のＭＯＳトランジスタのゲート幅方向に対して斜めに配置され、前記第３の活性領域上から突出した前記第３ゲート配線の端部は、前記第４のＭＯＳトランジスタのゲート幅方向に対して斜めに配置されていることを特徴とする。
【００１４】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１５】
［第１の実施の形態］
まず、この発明の第１の実施の形態の半導体装置について説明する。
【００１６】
図１は、第１の実施の形態のＳＯＩ基板に形成された６トランジスタ型ＳＲＡＭセルを有する半導体装置の構成を示す平面図である。
【００１７】
絶縁膜上のシリコン半導体層のＳＲＡＭセル１１内には、ロード（ｌｏａｄ）トランジスタＬＯ１、トランスファ（ｔｒａｎｓｆｅｒ）トランジスタＴＲ１、及びドライバ（ｄｒｉｖｅｒ）トランジスタＤＲ１の３つのトランジスタが配置されている。さらに、ＳＲＡＭセル１１内には、点Ｃを基準として、前記ロードトランジスタＬＯ１、トランスファトランジスタＴＲ１、及びドライバトランジスタＤＲ１に対し、ロードトランジスタＬＯ２、トランスファトランジスタＴＲ２、及びドライバトランジスタＤＲ２が点対象に配置されている。
【００１８】
ＳＲＡＭセル１１内には、ＰチャネルＭＯＳトランジスタが形成されるＰＭＯＳ領域と、このＰＭＯＳ領域を挟むように、ＮチャネルＭＯＳトランジスタが形成される２つのＮＭＯＳ領域が配置されている。ＰＭＯＳ領域には、素子分離領域１２により分離された活性領域（素子領域）ＰＤ１、ＰＤ２が形成されている。活性領域ＰＤ１、ＰＤ２は、シリコン層などの半導体領域からなる。さらに、活性領域ＰＤ１には、ＰチャネルＭＯＳトランジスタであるロードトランジスタＬＯ１が形成され、活性領域ＰＤ２にはＰチャネルＭＯＳトランジスタであるロードトランジスタＬＯ２が形成されている。
【００１９】
また、ＰＭＯＳ領域の右側のＮＭＯＳ領域には、素子分離領域１２により分離された活性領域（素子領域）ＮＤ１が形成されている。活性領域ＮＤ１は、シリコン層などの半導体層からなる。さらに、活性領域ＮＤ１には、ＮチャネルＭＯＳトランジスタであるトランスファトランジスタＴＲ１、及びドライバトランジスタＤＲ１が形成されている。
【００２０】
ＰＭＯＳ領域の左側のＮＭＯＳ領域には、素子分離領域１２により分離された活性領域（素子領域）ＮＤ２が形成されている。活性領域ＮＤ２は、シリコン層などの半導体層からなる。さらに、活性領域ＮＤ２には、ＮチャネルＭＯＳトランジスタであるトランスファトランジスタＴＲ２、及びドライバトランジスタＤＲ２が形成されている。
【００２１】
また、図１においてＳＲＡＭセル１１の右側には、ＳＲＡＭセル１１の境界線１１Ａを基準として、ＳＲＡＭセル１１が線対称に形成されている。すなわち、ドライバトランジスタＤＲ１の右側には隣接してドライバトランジスタＤＲ３が配置され、トランスファトランジスタＴＲ１の右側には隣接してトランスファトランジスタＴＲ３が配置されている。
【００２２】
同様に、図１においてＳＲＡＭセル１１の左側には、ＳＲＡＭセル１１の境界線１１Ｂを基準として、ＳＲＡＭセル１１が線対称に形成されている。すなわち、ドライバトランジスタＤＲ２の左側には隣接してドライバトランジスタＤＲ４が配置され、トランスファトランジスタＴＲ２の左側には隣接してトランスファトランジスタＴＲ４が配置されている。
【００２３】
図１においてＳＲＡＭセル１１の上側には、ＳＲＡＭセル１１の境界線１１Ｃを基準として、ＳＲＡＭセル１１が線対称に形成されている。さらに、ＳＲＡＭセル１１の下側には、ＳＲＡＭセル１１の境界線１１Ｄを基準として、ＳＲＡＭセル１１が線対称に形成されている。
【００２４】
また、ロードトランジスタＬＯ１が形成された活性領域ＰＤ１上の一方側には、電源電圧Ｖｃｃに接続されたコンタクトＣ１が形成される。さらに、活性領域ＰＤ１上の他方側、及びロードトランジスタＬＯ２のゲートフリンジＦ２上には、これらに共通に接続された共通コンタクトＳＣ１が形成されている。同様に、ロードトランジスタＬＯ２が形成された活性領域ＰＤ２上の一方側には、電源電圧Ｖｃｃに接続されたコンタクトＣ２が形成される。さらに、活性領域ＰＤ２上の他方側、及びロードトランジスタＬＯ１のゲートフリンジＦ１上には、これらに共通に接続された共通コンタクトＳＣ２が形成されている。
【００２５】
トランスファトランジスタＴＲ１が形成された活性領域ＮＤ１上の一方側には、ビット線に接続されたコンタクトＣ３が形成されている。同様に、トランスファトランジスタＴＲ２が形成された活性領域ＮＤ２上の一方側には、ビット線に接続されたコンタクトＣ４が形成されている。
【００２６】
さらに、ドライバトランジスタＤＲ１が形成された活性領域ＮＤ１上の他方側には、基準電位Ｖｓｓに接続されたコンタクトＣ５が形成されている。同様に、ドライバトランジスタＤＲ２が形成された活性領域ＮＤ２上の他方側には、基準電位Ｖｓｓに接続されたコンタクトＣ６が形成されている。
【００２７】
前記ロードトランジスタＬＯ１のゲートフリンジＦ１は、ロードトランジスタＬＯ１におけるチャネル上のゲート幅方向（チャネル幅方向）に対して斜めに形成されている。言い換えると、ロードトランジスタＬＯ１のゲートフリンジＦ１は、ＳＲＡＭセル１１の長辺方向の境界線１１Ｃ、１１Ｄに対して斜めに形成されている。前記ロードトランジスタＬＯ２のゲートフリンジＦ２も、同様にロードトランジスタＬＯ２におけるチャネル上のゲート幅方向に対して斜めに形成されている。言い換えると、ロードトランジスタＬＯ２のゲートフリンジＦ２は、境界線１１Ｃ、１１Ｄに対して斜めに形成されている。
【００２８】
例えば、ロードトランジスタＬＯ１のゲート幅方向とゲートフリンジＦ１とは、約２０度の角度をなすように配置される。同様に、ロードトランジスタＬＯ２のゲート幅方向とゲートフリンジＦ２とは、約２０度の角度をなすように配置される。前記ゲートフリンジは、活性領域上から突出し、素子分離領域１２上に存在するゲート配線の端部を指す。
【００２９】
このように、ロードトランジスタのゲートフリンジが、チャネル上のゲート幅方向（チャネル幅方向）に対して斜めに形成されたレイアウトを持つＳＲＡＭセル１１では、図９に示した従来例に比べて、ロードトランジスタＬＯ２のゲートフリンジＦ２とトランスファトランジスタＴＲ１のゲートフリンジとの距離Ｄ１を長くすることができる。これにより、ＳＲＡＭセル１１のサイズを大きくすることなく、ゲートフリンジ間の距離Ｄ１を長くすることができるため、マスク形成プロセスとレジスト形成プロセスのマージンを確保することができる。
【００３０】
なお、ロードトランジスタＬＯ１のゲートフリンジＦ１とゲート幅方向との角度が大きすぎると、ＳＲＡＭセル１１内のもう一方のロードトランジスタＬＯ２のゲート電極との距離が小さくなるため、レジスト形成プロセスのマージンが小さくなる。よって、ロードトランジスタのゲートフリンジとゲート幅方向との角度は最大でも約２０度とするのが望ましい。
【００３１】
また、前記トランスファトランジスタＴＲ１のゲートフリンジＦ３は、トランスファトランジスタＴＲ１におけるチャネル上のゲート幅方向（チャネル幅方向）に対して斜めに形成されている。言い換えると、トランスファトランジスタＴＲ１のゲートフリンジＦ３は、ＳＲＡＭセル１１の長辺方向の境界線１１Ｃ、１１Ｄに対して斜めに形成されている。前記トランスファトランジスタＴＲ２のゲートフリンジＦ４も、同様にトランスファトランジスタＴＲ２におけるチャネル上のゲート幅方向に対して斜めに形成されている。言い換えると、トランスファトランジスタＴＲ２のゲートフリンジＦ４は、境界線１１Ｃ、１１Ｄに対して斜めに形成されている。
【００３２】
例えば、トランスファトランジスタＴＲ１のゲート幅方向とゲートフリンジＦ３とは、約２０度の角度をなすように配置される。同様に、トランスファトランジスタＴＲ２のゲート幅方向とゲートフリンジＦ４とは、約２０度の角度をなすように配置される。
【００３３】
このように、トランスファトランジスタのゲートフリンジが、チャネル上のゲート幅方向（チャネル幅方向）に対して斜めに形成されたレイアウトを持つＳＲＡＭセル１１では、図９に示した従来例に比べて、トランスファトランジスタＴＲ１のゲートフリンジＦ３とロードトランジスタＬＯ２のゲートフリンジＦ２との距離Ｄ１を長くすることができる。これにより、ＳＲＡＭセル１１のサイズを大きくすることなく、ゲートフリンジ間の距離Ｄ１を長くすることができるため、マスク形成プロセスとレジスト形成プロセスのマージンを確保することができる。
【００３４】
さらに、トランスファトランジスタＴＲ１のゲートフリンジＦ３と共通コンタクトＳＣ１との距離を長くすることができるので、ゲートフリンジＦ３と共通コンタクトＳＣ１との間のショートを減らすことができ、不良率を低減することができる。
【００３５】
なお、トランスファトランジスタＴＲ１のゲートフリンジＦ３とゲート幅方向との角度が大きすぎると、ビット線に接続されたコンタクトＣ３との距離が小さくなる。同様に、トランスファトランジスタＴＲ２のゲートフリンジＦ４とゲート幅方向との角度が大きすぎると、ビット線に接続されたコンタクトＣ４との距離が小さくなる。よって、トランスファトランジスタのゲートフリンジとゲート幅方向との角度は最大でも約２０度とするのが望ましい。
【００３６】
また、図９に示した従来のレイアウトでは、あるＳＲＡＭセル内のドライバトランジスタのチャネル上のゲート電極と、隣のＳＲＡＭセルのドライバトランジスタのチャネル上のゲート電極とが、ＳＲＡＭセルの長辺方向に平行な同一直線上に配置されており、これらドライバトランジスタのゲートフリンジも、前記同一直線上に距離Ｄ２を隔てて向かい合っている。
【００３７】
これに対して、この第１の実施の形態では、ドライバトランジスタＤＲ１、ＤＲ２のゲートフリンジＦ５、Ｆ６を、ＳＲＡＭセルの長辺方向の境界線１１Ｃ、１１Ｄに対し斜めに形成する。言い換えると、前記ドライバトランジスタＤＲ１のゲートフリンジＦ５は、ドライバトランジスタＤＲ１におけるチャネル上のゲート幅方向（チャネル幅方向）に対して斜めに形成されており、前記ドライバトランジスタＤＲ２のゲートフリンジＦ６は、ドライバトランジスタＤＲ２におけるチャネル上のゲート幅方向（チャネル幅方向）に対して斜めに形成されている。
【００３８】
例えば、ドライバトランジスタＤＲ１のゲート幅方向とゲートフリンジＦ５とは、約２０度の角度をなすように配置される。同様に、ドライバトランジスタＤＲ２のゲート幅方向とゲートフリンジＦ６とは、約２０度の角度をなすように配置される。フリンジＦ５を形成する方向は、トランスファトランジスタＴＲ１のゲート配線の突起部Ｐがある方向と逆の方向であり、フリンジＦ６を形成する方向は、トランスファトランジスタＴＲ２のゲート配線の突起部Ｐがある方向と逆の方向である。
【００３９】
このように、ドライバトランジスタのゲートフリンジが、チャネル上のゲート幅方向（チャネル幅方向）に対して斜めに形成されたレイアウトを持つＳＲＡＭセル１１では、図９に示した従来例に比べて、ドライバトランジスタＤＲ１のゲートフリンジＦ５と、隣のＳＲＡＭセルのドライバトランジスタＤＲ３のゲートフリンジとの距離Ｄ２を長くすることができる。同様に、ドライバトランジスタＤＲ２のゲートフリンジＦ６と、隣のＳＲＡＭセルのドライバトランジスタＤＲ４のゲートフリンジとの距離を長くすることができる。これにより、ＳＲＡＭセル１１のサイズを大きくすることなく、ゲートフリンジ間の距離Ｄ２を長くすることができるため、マスク形成プロセスとレジスト形成プロセスのマージンを確保することができる。さらに、ゲートフリンジＦ５あるいはＦ６と突起部Ｐとが接近することで生じるレジスト残りを防ぐことができる。
【００４０】
なお、ドライバトランジスタＤＲ１のゲートフリンジＦ５とゲート幅方向との角度が大きすぎると、基準電位Ｖｓｓに接続されたコンタクトＣ５との距離が小さくなる。同様に、ドライバトランジスタＤＲ２のゲートフリンジＦ６とゲート幅方向との角度が大きすぎると、基準電位Ｖｓｓに接続されたコンタクトＣ６との距離が小さくなる。よって、ドライバトランジスタのゲートフリンジとゲート幅方向との角度は最大でも約２０度とするのが望ましい。
【００４１】
以上説明したようにこの第１の実施の形態では、前記トランジスタのゲートフリンジを、そのゲート幅方向（チャネル幅方向）に対して斜めに形成することにより、言い換えると、前記トランジスタのゲートフリンジを、活性領域上に配置されたゲート配線の延伸方向に対して斜めに配置することにより、ゲートフリンジ間の距離を長くすることができる。これにより、リソグラフィ工程のマージンを確保しつつ、ＳＲＡＭセルの長辺方向の長さを短縮できるため、ＳＲＡＭセルの長辺方向の寸法を小さくすることが可能となる。
【００４２】
なお、ゲートフリンジの仕上がり形状が直線的ではなく、弧を描くように形成された場合、厳密な意味では角度を定義することはできないが、この第１の実施形態の効果を享受することができる。また、図１にはロードトランジスタ、トランスファトランジスタ、及びドライバトランジスタのゲートフリンジが全て斜めに形成された例を示したが、これらのトランジスタのうち、少なくともいずれかのトランジスタのゲートフリンジのみを斜めに形成するようにしてもよい。
【００４３】
［第２の実施の形態］
次に、この発明の第２の実施の形態の半導体装置について説明する。この第２の実施の形態は、前記第１の実施の形態の構成に加えて、さらに共通コンタクトを斜めに配置したものである。前記第１の実施の形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に、異なる構成部分のみを説明する。
【００４４】
図２は、第２の実施の形態のＳＯＩ基板に形成された６トランジスタ型ＳＲＡＭセルを有する半導体装置の構成を示す平面図である。
【００４５】
前記第１の実施の形態では、共通コンタクトＳＣ１（またはＳＣ２）の長径方向と、ロードトランジスタＬＯ２（またはロードトランジスタＬＯ１）のゲート幅方向（あるいはＳＲＡＭセル境界線の長辺方向）とが９０度の角度をなすように配置されていた。
【００４６】
この第２の実施の形態では、図２に示すように、共通コンタクトＳＣ１の長径方向は、ロードトランジスタＬＯ２のゲート幅方向（あるいはＳＲＡＭセル境界線の長辺方向）に対して斜めに配置される。同様に、共通コンタクトＳＣ２の長径方向は、ロードトランジスタＬＯ１のゲート幅方向に対して斜めに配置される。
【００４７】
例えば、共通コンタクトＳＣ１の長径方向とロードトランジスタＬＯ２のゲート幅方向とは、約２０〜３０度の角度をなすように配置される。同様に、共通コンタクトＳＣ２の長径方向とロードトランジスタＬＯ１のゲート幅方向とは、約２０〜３０度の角度をなすように配置される。
【００４８】
このようなレイアウトを持つＳＲＡＭセル１１では、共通コンタクトの長径の寸法がばらついても、共通コンタクトとゲート配線との間の距離のばらつきを小さくすることができる。このため、ＳＲＡＭセルの短辺方向の寸法を小さくすることが可能になる。
【００４９】
以上説明したようにこの第２の実施の形態では、前記トランジスタのゲートフリンジを、そのゲート幅方向（チャネル幅方向）に対して斜めに形成すると共に、共通コンタクトの長径方向をトランジスタのゲート幅方向（あるいはＳＲＡＭセル境界線の長辺方向）に対して斜めに配置することにより、ゲートフリンジ間の距離を長くすることができると共に、共通コンタクトとゲート配線との距離のばらつきを小さくすることができる。これにより、リソグラフィ工程のマージンを確保しつつ、ＳＲＡＭセルの長辺方向、及び短辺方向の寸法を小さくでき、ＳＲＡＭセルの面積を小さくすることができる。
【００５０】
［第３の実施の形態］
次に、この発明の第３の実施の形態の半導体装置について説明する。図９に示した従来のレイアウトでは、ロードトランジスタ同士の最小素子分離幅の方向Ｄ３がＳＲＡＭセルの長辺方向の境界線に対し平行であった。
【００５１】
この第３の実施の形態では、ロードトランジスタのノード側拡散層の長手方向と、ＳＲＡＭセル１１の長辺方向の境界線１１Ｃ、１１Ｄとが斜めに配置される。前記ロードトランジスタのノード側拡散層は、電源電圧Ｖｃｃに接続されたコンタクトＣ１が接続されていない拡散層を指す。すなわち、前記ノード側拡散層は、電源電圧Ｖｃｃに接続されたコンタクトＣ１が接続されるソース／ドレイン拡散層と逆側に配置されたソース／ドレイン拡散層を示す。さらに、トランジスタのゲート幅方向、及び共通コンタクトＳＣ１、ＳＣ２の長径方向と、ＳＲＡＭセル１１の長辺方向の境界線１１Ｃ、１１Ｄとが斜めに配置される。前記第１の実施の形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に、異なる構成部分のみを説明する。
【００５２】
図３は、第３の実施の形態のＳＯＩ基板に形成された６トランジスタ型ＳＲＡＭセルを有する半導体装置の構成を示す平面図である。
【００５３】
図３に示すように、ロードトランジスタＬＯ１のノード側拡散層ＬＯＮ１は、ＳＲＡＭセル１１の長辺方向の境界線１１Ｃ、１１Ｄに対して斜めに配置される。また、ロードトランジスタＬＯ１のゲート幅方向が、ＳＲＡＭセル１１の長辺方向の境界線１１Ｃ、１１Ｄに対して斜めに配置される。
【００５４】
同様に、ロードトランジスタＬＯ２のノード側拡散層ＬＯＮ２は、ＳＲＡＭセル１１の長辺方向の境界線１１Ｃ、１１Ｄに対して斜めに配置される。また、ロードトランジスタＬＯ２のゲート幅方向が、ＳＲＡＭセル１１の長辺方向の境界線１１Ｃ、１１Ｄに対して斜めに配置される。
【００５５】
例えば、ロードトランジスタＬＯ１のノード側拡散層ＬＯＮ１とＳＲＡＭセル１１の長辺方向とは、約２０〜３０度の角度をなすように配置される。同様に、ロードトランジスタＬＯ２のノード側拡散層ＬＯＮ２とＳＲＡＭセル１１の長辺方向とは、約２０〜３０度の角度をなすように配置される。
【００５６】
これに伴って、ロードトランジスタ同士の最小素子分離幅の方向Ｄ３は、ＳＲＡＭセル１１の長辺方向の境界線１１Ｃ、１１Ｄに対して６０度〜７０度の角度をなすように配置される。
【００５７】
このようなレイアウトを持つＳＲＡＭセル１１では、ＳＲＡＭセル１１の長辺方向の寸法を、図９に示した従来例の約７６％に短くすることができる。ＳＲＡＭセル１１の短辺方法は、従来例と同じ寸法を確保できるので、セル面積を従来例の約７６％に縮小することができる。
【００５８】
また、この実施の形態では、トランスファトランジスタＴＲ１（またはＴＲ２）のゲート配線は、従来例のような突起部Ｐを持たず、均一な幅を有するパターンとする。さらに、トランスファトランジスタＴＲ１（またはＴＲ２）のゲート配線は、コンタクトＣ７（またはＣ８）の中央を横切るような配置とすることが望ましい。このとき、トランスファトランジスタＴＲ１（またはＴＲ２）のゲート配線上のコンタクトＣ７（またはＣ８）と前記ゲート配線との接触部分におけるゲート配線の幅が、前記コンタクトＣ７（またはＣ８）の径よりも小さくなる。このような配置により、ＳＲＡＭセル１１の短辺方向の寸法の増大を抑制しつつ、距離Ｄ２で示したゲート配線間におけるリソグラフィ工程のマージンを確保することができる。
【００５９】
また、ドライバトランジスタＤＲ１のチャネル上のゲート幅方向と、ＳＲＡＭセル１１の長辺方向の境界線１１Ｃ、１１Ｄとが、３５度〜４５度の角度をなすように配置される。この配置によれば、図９に示した従来例に比べてセルサイズを増大させることなく、ドライバトランジスタＤＲ１のチャネル幅が増大するので、スタティックノイズマージンを向上させることができる。
【００６０】
また、隣り合う共通コンタクトＳＣ１とＳＣ２との距離が、長径と同程度確保できるため、レジスト形成プロセスや電極の形成を安定して行うことができる。
【００６１】
以下に、前記第３の実施の形態の半導体装置の断面構造について説明しておく。図４は、図３に示したＳＲＡＭセルのＡ−Ｂ線に沿った断面図である。
【００６２】
図４に示すように、半導体基板２１上には、絶縁膜、例えば酸化膜２２が形成されている。酸化膜２２内には、活性領域としてのシリコン層２３Ａ、２３Ｂが形成される。シリコン層２３Ａ上にはゲート絶縁膜２４が形成され、ゲート絶縁膜２４上にはゲート配線２５及びシリサイド層２６が形成されている。このゲート配線２５及びシリサイド層２６の側面には、酸化膜などのゲート側壁膜２７が形成されている。
【００６３】
さらに、シリコン層２３Ｂ上にはシリサイド層２８が形成されている。シリサイド層２６、２８上には、これらを接続するコンタクトＳＣ１としてのタングステン膜２９が形成される。さらに、前記構造上には層間絶縁膜３０が形成され、層間絶縁膜３０内には第２の配線３１、及び第３の配線３２が形成されている。
【００６４】
また、図５は、図３に示したＳＲＡＭセルのＥ−Ｆ線に沿った断面図である。
【００６５】
図５に示すように、半導体基板２１上には、絶縁膜、例えば酸化膜２２が形成されている。酸化膜２２上には、ゲート配線２５及びシリサイド層２６が形成される。このゲート配線２５及びシリサイド層２６の側面には、酸化膜などのゲート側壁膜２７が形成されている。
【００６６】
さらに、前記構造上には層間絶縁膜３０が形成され、層間絶縁膜３０内のシリサイド層２６上には、このシリサイド層２６と第１の配線３３とを接続するコンタクトＣ７としてのタングステン膜２９が形成される。タングステン膜２９上には、前記第１の配線３３が形成され、第１の配線３３上には第２配線下コンタクト３４を介して第２の配線３１が形成されている。さらに、第２の配線３１の上方には、第３の配線３２が形成されている。
【００６７】
また、図６に、図３に示したＳＲＡＭセルにおける、第１の配線３３、第１配線下コンタクト、及び共通コンタクトのパターンを示す。さらに、図７に、第２の配線３１、及び第２配線下コンタクトのパターンを示し、図８に第３の配線３２、及び第３配線下コンタクトのパターンを示す。なお、図６〜図８おいて、コンタクトのパターンは破線にて表した。
【００６８】
以上説明したようにこの第３の実施の形態では、ロードトランジスタのノード側拡散層を、ＳＲＡＭセルの長辺方向に対して斜めに配置する、トランスファトランジスタのゲート配線は突起部Ｐを持たず、均一な幅を有するパターンとする。ドライバトランジスタのチャネル上のゲート幅方向と、ＳＲＡＭセルの長辺方向とが、３５度〜４５度の角度をなすように配置する。これらにより、ゲート配線間の距離を確保することができ、かつＳＲＡＭセルの面積を縮小することができる。
【００６９】
また、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００７０】
【発明の効果】
以上述べたようにこの発明によれば、面積を小さくでき、かつリソグラフィのマージンを確保できるセルレイアウトを有する半導体装置を提供することが可能である。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態のＳＯＩ基板に形成された６トランジスタ型ＳＲＡＭセルを有する半導体装置の構成を示す平面図である。
【図２】この発明の第２の実施の形態のＳＯＩ基板に形成された６トランジスタ型ＳＲＡＭセルを有する半導体装置の構成を示す平面図である。
【図３】この発明の第３の実施の形態のＳＯＩ基板に形成された６トランジスタ型ＳＲＡＭセルを有する半導体装置の構成を示す平面図である。
【図４】図３に示した半導体装置のＡ−Ｂ線に沿った断面図である。
【図５】図３に示した半導体装置のＥ−Ｆ線に沿った断面図である。
【図６】図３に示した半導体装置における、第１の配線及びコンタクト部のパターンを示す図である。
【図７】図３に示した半導体装置における、第２の配線及びコンタクト部のパターンを示す図である。
【図８】図３に示した半導体装置における、第３の配線及びコンタクト部のパターンを示す図である。
【図９】従来のＳＲＡＭセルを有する半導体装置の構成を示す平面図である。
【符号の説明】
１１…ＳＲＡＭセル、ＬＯ１、ＬＯ２…ロード（ｌｏａｄ）トランジスタ、ＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４…トランスファ（ｔｒａｎｓｆｅｒ）トランジスタ、ＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４…ドライバ（ｄｒｉｖｅｒ）トランジスタ、１２…素子分離領域、ＰＤ１、ＰＤ２、ＮＤ１、ＮＤ２…活性領域（素子領域）、１１Ａ、１１Ｂ…ＳＲＡＭセル１１の境界線（短辺方向）、１１Ｃ、１１Ｄ…ＳＲＡＭセル１１の境界線（長辺方向）、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６…コンタクト、Ｆ１、Ｆ２、Ｆ３、Ｆ４、Ｆ５、Ｆ６…ゲートフリンジ、ＳＣ１、ＳＣ２…共通コンタクト、Ｐ…突起部。

Claims (12)

  1. 第１の活性領域に形成され、第１ゲート配線によりゲートが構成された第１導電型の第１のＭＯＳトランジスタと、
    前記第１の活性領域に隣接して配置された第２の活性領域と、
    前記第２の活性領域に形成され、前記第１ゲート配線によりゲートが構成された第２導電型の第２のＭＯＳトランジスタと、
    前記第２の活性領域に形成され、第２ゲート配線によりゲートが構成された第２導電型の第３のＭＯＳトランジスタと、
    前記第１の活性領域に離間して形成された第３の活性領域と、
    前記第３の活性領域に形成され、第３ゲート配線によりゲートが構成された第１導電型の第４のＭＯＳトランジスタと、
    前記第３の活性領域に隣接して配置された第４の活性領域と、
    前記第４の活性領域に形成され、前記第３ゲート配線によりゲートが構成された第２導電型の第５のＭＯＳトランジスタと、
    前記第４の活性領域に形成され、第４ゲート配線によりゲートが構成された第２導電型の第６のＭＯＳトランジスタとを具備し、
    前記第１の活性領域上から突出した前記第１ゲート配線の端部は、前記第１のＭＯＳトランジスタのゲート幅方向に対して斜めに配置され、前記第３の活性領域上から突出した前記第３ゲート配線の端部は、前記第４のＭＯＳトランジスタのゲート幅方向に対して斜めに配置されていることを特徴とする半導体装置。
  2. 素子分離領域内に形成された第１の活性領域と、
    前記第１の活性領域に形成され、第１ゲート配線によりゲートが構成された第１導電型の第１のＭＯＳトランジスタと、
    前記素子分離領域内に前記第１の活性領域に隣接して配置された第２の活性領域と、
    前記第２の活性領域に形成され、前記第１ゲート配線によりゲートが構成された第２導電型の第２のＭＯＳトランジスタと、
    前記第２の活性領域に形成され、第２ゲート配線によりゲートが構成された第２導電型の第３のＭＯＳトランジスタと、
    前記素子分離領域内に前記第１の活性領域に離間して形成された第３の活性領域と、
    前記第３の活性領域に形成され、第３ゲート配線によりゲートが構成された第１導電型の第４のＭＯＳトランジスタと、
    前記素子分離領域内に前記第３の活性領域に隣接して配置された第４の活性領域と、
    前記第４の活性領域に形成され、前記第３ゲート配線によりゲートが構成された第２導電型の第５のＭＯＳトランジスタと、
    前記第４の活性領域に形成され、第４ゲート配線によりゲートが構成された第２導電型の第６のＭＯＳトランジスタとを具備し、
    前記第１の活性領域上から突出し、前記素子分離領域上に存在する前記第１ゲート配線の端部は、前記第１の活性領域上に配置された前記第１ゲート配線の延伸方向に対して斜めに配置され、前記第３の活性領域上から突出し、前記素子分離領域上に存在する前記第３ゲート配線の端部は、前記第３の活性領域上に配置された前記第３ゲート配線の延伸方向に対して斜めに配置されていることを特徴とする半導体装置。
  3. 第１の活性領域に形成され、第１ゲート配線によりゲートが構成された第１導電型の第１のＭＯＳトランジスタと、
    前記第１の活性領域に隣接して配置された第２の活性領域と、
    前記第２の活性領域に形成され、前記第１ゲート配線によりゲートが構成された第２導電型の第２のＭＯＳトランジスタと、
    前記第２の活性領域に形成され、第２ゲート配線によりゲートが構成された第２導電型の第３のＭＯＳトランジスタと、
    前記第１の活性領域に離間して形成された第３の活性領域と、
    前記第３の活性領域に形成され、第３ゲート配線によりゲートが構成された第１導電型の第４のＭＯＳトランジスタと、
    前記第３の活性領域に隣接して配置された第４の活性領域と、
    前記第４の活性領域に形成され、前記第３ゲート配線によりゲートが構成された第２導電型の第５のＭＯＳトランジスタと、
    前記第４の活性領域に形成され、第４ゲート配線によりゲートが構成された第２導電型の第６のＭＯＳトランジスタとを具備し、
    前記第１の活性領域のうち、電源電圧に接続されたコンタクトが接続される拡散層と逆側に配置された、前記第１のＭＯＳトランジスタのノード側拡散層の長手方向と、前記第１、第２、第３、第４、第５、及び第６のＭＯＳトランジスタから構成される矩形状のユニットセルの長辺方向とが、２０〜３０度の角度をなし、
    前記第３の活性領域のうち、電源電圧に接続されたコンタクトが接続される拡散層と逆側に配置された、前記第４のＭＯＳトランジスタのノード側拡散層の長手方向と、前記第１、第２、第３、第４、第５、及び第６のＭＯＳトランジスタから構成される矩形状のユニットセルの長辺方向とが、２０〜３０度の角度をなしていることを特徴とする半導体装置。
  4. 前記第２の活性領域上から突出した前記第１ゲート配線の端部は、前記第２のＭＯＳトランジスタのゲート幅方向に対して斜めに配置され、前記第４の活性領域上から突出した前記第３ゲート配線の端部は、前記第５のＭＯＳトランジスタのゲート幅方向に対して斜めに配置されていることを特徴とする請求項１または２に記載の半導体装置。
  5. 前記第２の活性領域上から突出した前記第２ゲート配線の端部は、前記第３のＭＯＳトランジスタのゲート幅方向に対して斜めに配置され、前記第４の活性領域上から突出した前記第４ゲート配線の端部は、前記第６のＭＯＳトランジスタのゲート幅方向に対して斜めに配置されていることを特徴とする請求項４に記載の半導体装置。
  6. 前記第１、第２、第３のＭＯＳトランジスタと、前記第４、第５、第６のＭＯＳトランジスタとは、前記第１のＭＯＳトランジスタと前記第４のＭＯＳトランジスタとの間の中心点を基準として、点対称に配置されていることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
  7. 前記第１、第２、第３、第４、第５、及び第６のＭＯＳトランジスタは、矩形状のユニットセルを構成し、前記ユニットセルの外部には前記ユニットセルの各辺を基準として、線対称に他のユニットセルが配置されていることを特徴とする請求項６に記載の半導体装置。
  8. 前記第１の活性領域上から突出した前記第１ゲート配線の端部、及び前記第３の活性領域上から突出した前記第３ゲート配線の端部は、前記ユニットセルの長辺方向に対して斜めに配置されていることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
  9. 前記第１の活性領域上から突出した前記第１ゲート配線の端部と前記第３の活性領域とに共通に接続された第１の共通コンタクトと、
    前記第３の活性領域上から突出した前記第３ゲート配線の端部と前記第１の活性領域とに共通に接続された第２の共通コンタクトと、
    をさらに具備することを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
  10. 前記第１の共通コンタクトの長径方向と前記第１の活性領域上から突出した前記第１ゲート配線の端部とが同一方向に配置されており、
    前記第２の共通コンタクトの長径方向と前記第３の活性領域上から突出した前記第３ゲート配線の端部とが同一方向に配置されていることを特徴とする請求項９に記載の半導体装置。
  11. 前記第１のＭＯＳトランジスタのゲート幅方向、及び前記第４のＭＯＳトランジスタのゲート幅方向と、前記第１、第２、第３、第４、第５、及び第６のＭＯＳトランジスタから構成される矩形状のユニットセルの長辺方向とが、２０〜３０度の角度をなしていることを特徴とする請求項３に記載の半導体装置。
  12. 前記第１、第２、第３、及び第４の活性領域は、絶縁膜上に形成されていることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
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