KR20070023458A - 풀 씨모스형 에스램 셀 - Google Patents

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KR20070023458A
KR20070023458A KR1020050078045A KR20050078045A KR20070023458A KR 20070023458 A KR20070023458 A KR 20070023458A KR 1020050078045 A KR1020050078045 A KR 1020050078045A KR 20050078045 A KR20050078045 A KR 20050078045A KR 20070023458 A KR20070023458 A KR 20070023458A
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Abstract

풀 씨모스형 에스램 셀을 개시한다. 본 발명에 따른 풀 씨모스형 에스램 셀은 활성영역이 평행한 3개의 라인을 따라 형성된다. 따라서 활성 영역 사이의 떨어진 거리를 넓게 유지할 수 있고 N형과 P형의 활성영역의 이온주입을 위한 포토리소그래피 공정의 여유도를 확보할 수 있다. 또한, 활성영역 위를 가로지르는 게이트 패턴이 모두 한 방향으로 형성됨으로써 포토리소그래피 공정에서 정렬이 용이하다. 따라서 본 발명에 따른 풀 씨모스형 에스램 셀은 종래의 풀 씨모스형 에스램 셀에 비해 집적도 향상에 유리하다.

Description

풀 씨모스형 에스램 셀{Full CMOS type SRAM cell}
도 1은 에스램 셀의 등가 회로도이다.
도 2는 에스램 회로를 구현하기 위한 종래의 풀 씨모스형 에스램 셀의 배치도이다.
도 3은 에스램 회로를 구현하기 위한 종래의 다른 풀 씨모스형 에스램 셀의 배치도이다.
도 4a 내지 도 11b는 본 발명에 따른 풀 씨모스형 에스램 셀의 제조 순서에 따른 설계 배치를 나타낸 배치도 및 셀 구조의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
Q1, Q2 : 엑세스 트랜지스터 Q3, Q4 : 드라이브 트랜지스터
Q5, Q6 : 부하 트랜지스터 110, 120, 130, 140 : 활성영역
210, 220, 230, 240 : 게이트 전극
311, 312, 314, 315, 317a, 317b, 318a, 318b : 제 1 콘택
322, 323, 325, 326, 328a, 328b : 제 2 콘택
410, 420 : 국부배선 430 : VCC 전원 배선
511, 514, 517a, 517b, 519, 520 : 제 3 콘택
610, 620 : 비트라인 717a, 717b, 719, 720 : 제 4 콘택
810a, 810b : VSS 전원 배선 820 : 워드라인
본 발명은 반도체 메모리 소자에 관한 것으로서, 특히 에스램(SRAM; static random access memory)에 관한 것이다.
에스램은 디램(DRAM)과 마찬가지로 전원이 꺼지면 데이터를 잃어버리는 휘발성 메모리이다. 에스램은 디램에 비해 소비전력이 작고 동작 속도가 빠르다는 장점이 있으나, 디램에 비해 단위셀이 차지하는 면적이 커서 그 집적도가 낮다는 단점이 있다.
도 1은 에스램 셀의 등가 회로도이다. 에스램 셀은 2개의 엑세스 트랜지스터(Q1, Q2), 2개의 드라이브 트랜지스터(Q3, Q4) 및 2개의 부하 트랜지스터(Q5, Q6)로 구성되며, 드라이브 트랜지스터(Q3, Q4)와 부하 트랜지스터(Q5, Q6)는 2개의 플립 플롭 회로를 이룬다.
도 2는 에스램 회로를 구현하기 위한 종래의 풀 씨모스(full CMOS)형 에스램 셀(10)의 배치도이다. 풀 씨모스형 에스램은 하나의 셀 안에 nMOS 트랜지스터와 pMOS 트랜지스터를 포함한다. 도 2를 참조하면, 에스램 셀(10)은 좌우 대칭을 이루고 있다. 수평방향으로 직선형의 pMOS 활성 영역(11)과
Figure 112005046843374-PAT00001
형태의 nMOS 활성 영역 (12)이 위 아래로 형성되어 있다. nMOS 활성영역(12)에 엑세스 트랜지스터(Q1, Q2)를 형성하는 제 1 게이트 전극(21)이 있다. pMOS 활성영역(11)에 부하 트랜지스터(Q5)를, nMOS 활성 영역(12)에 드라이브 트랜지스터(Q3)를 형성하는 제 2 게이트 전극(22a)이 있다. 제 2 게이트 전극(22a)에 평행하고, pMOS 활성영역(11)에 부하 트랜지스터(Q6)를 nMOS 활성 영역(12)에 드라이브 트랜지스터(Q4)를 형성하는 제 3 게이트 전극(22b)이 있다. 제 2 게이트 전극(22a)과 제 3 게이트 전극(22b)은 제 1 게이트 전극(21)에 수직이다. 트랜지스터들(Q3-Q6)을 연결하는 내부배선 및 트랜지스터들(Q1-Q6)에 VCC 전원, VSS 전원, 워드라인, 비트라인과 같은 외부배선을 연결하기 위한 콘택이 형성되어 있다.
종래의 에스램 셀(10)을 축소하게 되면 제 2 게이트 라인(22a)과 제 3 게이트 라인(22b) 사이가 좁아지면서 그 사이의 콘택이 하부의 nMOS 활성 영역(12)과 맞닿는 면적이 급감한다. 또한, 에스램 셀 안의 콘택들 사이가 좁아져 노광기술의 한계를 넘어서게 되어 셀의 형성이 어려워진다.
도 3은 이를 개선하기 위한 다른 형태의 풀 씨모스형 에스램 셀(20)의 배치도이다. pMOS 활성 영역(31a, 31b)과 nMOS 활성 영역(32a, 32b)이 한쪽 방향으로 형성되어 있고 트랜지스터(Q1~Q6)를 형성하는 게이트 라인(41a~41d)도 활성영역에 수직인 한 방향으로 형성되어 있다. 도 3의 에스램 셀(20)은 패턴이 한 방향으로 형성되어 도 2의 에스램 셀(10)에 비하여 셀이 차지하는 면적이 작고 노광시 정렬이 용이하다. 그러나 셀 안에 활성영역이 4줄로 형성되어 셀의 축소시에 pMOS 활성 영역(31a, 31b)과 nMOS 활성 영역(32a, 32b)의 사이가 좁아져 활성영역의 P형과 N형을 구분하기 위해 진행되는 이온주입 공정의 여유 도가 감소할 수밖에 없다.
본 발명이 이루고자 하는 기술적 과제는 활성영역 사이의 거리를 충분히 하여 이온주입을 위한 포토레지스트 패터닝 공정의 여유를 확보하고 집적도를 높일 수 있는 풀 씨모스형 에스램 셀을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명은 워드 라인, 한 쌍의 제 1 및 제 2 비트 라인들, VCC 전원, VSS 전원을 포함하는 에스램 셀을 제공한다. 본 발명의 에스램은 수직방향의 라인으로 형성되고 상기 수직방향으로 이웃하는 두 셀로 신장되는 N형의 제 1 활성영역; 상기 제 1 활성영역에 평행한 라인으로 형성되고 위 아래로 분리되어 있으며 각각 상기 수직방향으로 이웃하는 셀로 신장되는 P형의 제 3 및 제 4 활성영역; 상기 제 1 활성영역에 평행하고 상기 제 1 활성영역과의 사이에 상기 제 3 활성영역과 상기 제 4 활성영역을 두고 있으며 상기 수직방향으로 이웃하는 두 셀로 신장되는 N형의 제 2 활성영역;을 포함하고, 상기 제 1 내지 제 4 활성영역은 반도체 기판에서 소자분리막에 의해 서로 분리된다.
본 발명의 에스램은 상기 제 1 활성영역 위를 수직으로 가로질러 수평방향으로 이웃하는 셀로 신장된 제 1 게이트 전극; 상기 제 2 활성영역 위를 수직으로 가로질러 수평방향으로 이웃하는 셀로 신장된 제 2 게이트 전극; 상기 제 1 활성영역 과 상기 제 3 활성영역 위를 수직으로 가로지르는 제 3 게이트 전극; 상기 제 2 활성영역과 상기 제 4 활성영역 위를 수직으로 가로지르는 제 4 게이트 전극; 을 포함한다.
본 발명의 에스램은 소스 및 드레인을 포함하고 상기 제 1 게이트 전극에 의해 형성되는, 제 1 활성영역의 제 1 엑세스 트랜지스터; 소스 및 드레인을 포함하고 상기 제 2 게이트 전극에 의해 형성되는, 제 2 활성영역의 제 2 엑세스 트랜지스터; 소스 및 드레인을 포함하고 상기 제 3 게이트 전극에 의해 형성되는, 제 1 활성영역의 제 1 드라이브 트랜지스터; 소스 및 드레인을 포함하고 상기 제 4 게이트 전극에 의해 형성되는, 제 2 활성영역의 제 2 드라이브 트랜지스터; 소스 및 드레인을 포함하고 상기 제 3 게이트 전극에 의해 형성되는, 제 3 활성영역의 제 1 부하 트랜지스터; 소스 및 드레인을 포함하고 상기 제 4 게이트 전극에 의해 형성되는, 제 4 활성영역의 제 2 부하 트랜지스터; 를 포함한다.
본 발명의 에스램 셀은 상기 제 1 드라이브 트랜지스터의 드레인과 상기 제 1 부하 트랜지스터의 드레인을 연결하고 상기 제 3 게이트 전극에 평행한 직선형의 제 1 노드 연결배선; 상기 제 1 노드 연결배선과 상기 제 4 게이트 전극을 콘택을 통해 연결하는 제 1 국부배선; 상기 제 2 드라이브 트랜지스터의 드레인과 상기 제 2 부하 트랜지스터의 드레인을 연결하고 상기 제 4 게이트 전극에 평행한 직선형의 제 2 노드 연결배선; 상기 제 2 노드 연결배선과 상기 제 3 게이트 전극을 콘택을 통해 연결하는 제 2 국부배선; 상기 제 1 부하 트랜지스터의 소스와 상기 제 2 부하 트랜지스터의 소스에 콘택을 통하여 VCC 전원을 공급하는 VCC 전원배선; 을 더 포함한다.
본 발명의 에스램 셀은 상기 제 1 엑세스 트랜지스터의 소스와 상기 제 2 엑세스 트랜지스터의 소스를 콘택을 통하여 제 1 비트라인과 제 2 비트라인에 연결하는 비트라인 배선; 을 더 포함한다.
본 발명의 에스램 셀은 상기 제 1 게이트 전극과 상기 제 2 게이트 전극을 콘택을 통하여 워드라인에 연결하는 워드라인 배선; 및 제 1 드라이브 트랜지스터와 제 2 드라이브 트랜지스터의 소스를 콘택을 통하여 VSS 전원에 연결하는 VSS 전원배선을 더 포함한다.
본 발명의 에스램 셀의 상기 워드라인 배선은 상기 비트라인 배선의 상부에서 상기 비트라인 배선에 직교한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장되어 있다.
도 4 내지 도 11은 본 발명에 따른 풀 씨모스형 에스램 셀의 제조 순서에 따른 설계 배치(Layout)를 나타낸 배치도이다.
도 4a는 활성영역의 배치도이다. 도 4a를 참조하면, 소자분리막(150)에 의해 분리된 제 1 내지 제 4 활성영역들(110, 120, 130, 140)이 수직방향으로 3 줄의 평행한 라인을 형성한다. N형인 제 1 활성영역(110)은 위, 아래로 인접하는 다른 셀로 신장되며 셀의 한쪽 변 가까이에 위치한다. 제 1 활성영역(110) 라인의 일단은 셀의 귀퉁이를 향해 신장된다. N형인 제 2 활성영역(120)은 셀의 중심에 대하여 제 1 활성영역(110)의 대칭형이다. 제 1 활성영역(110)과 제 2 활성영역(120) 사이에 P 형의 제 3 활성영역(130)과 제 4 활성영역(140)이 중간에서 약간 꺾인 하나의 라인 위에 분리되어 존재한다. 제 3 활성영역(130)과 제 4 활성영역(140)은 셀의 중심에 대하여 서로 대칭이며 각각 인접하는 다른 셀로 신장된다. 본 발명의 에스램 셀은 활성영역을 평행한 3 줄의 라인 위에 배치함으로써 활성영역 간의 이격거리를 넓게 유지할 수 있다. 또한, 셀의 수평, 수직 방향의 크기가 비슷하므로 한쪽 방향의 크기가 큰 셀보다 셀 주변회로의 배치에 대한 자유도가 커진다.
도 4b는 제 1 활성영역(110)과 제 2 활성영역(120)에 N형 이온주입을 하기 위하여 제 3 활성영역(130)과 제 4 활성영역(140)을 가리는 포토레지스트 패턴을 형성한 단계에서 도 4a의 Ⅰ―Ⅰ'에 해당하는 위치를 자른 단면도이다. 도 4b를 참조하면, 활성영역 사이의 이격거리(AA)가 크기 때문에 포토레지스트 패턴(160)의 끝부분과 제 4 활성영역(140) 사이의 거리(BB)를 넓게 유지할 수 있어 이온주입 공정에 여유가 생긴다. 따라서 셀을 더 축소할 수 있어 소자의 집적에 유리하다.
도 5는 활성영역 위에 형성되어 트랜지스터를 정의하는 게이트 전극의 배치도이다. 도 5를 참조하면, 제 1 엑세스 트랜지스터(Q1)를 정의하는 제 1 게이트 전 극(210)이 제 1 활성영역(110)을 가로질러 이웃하는 셀로 신장된다. 제 2 엑세스 트랜지스터(Q2)를 정의하는 제 2 게이트 전극(220)이 제 2 활성영역(120)을 가로질러 이웃하는 셀로 신장된다. 제 1 게이트 전극(210)과 제 2 게이트 전극(220)은 셀의 중심에 대하여 서로 대칭이다. 제 1 활성영역(110)에서 제 1 드라이브 트랜지스터(Q3)를 정의하고 제 3 활성영역(130)에서 제 1 부하 트랜지스터(Q5)를 정의하는 제 3 게이트 전극(230)이 제 1 활성영역(110)과 제 3 활성영역(130) 위를 가로질러 위치한다. 제 2 활성영역(120)에서 제 2 드라이브 트랜지스터(Q4)를 정의하고 제 4 활성영역(140)에서 제 2 부하 트랜지스터(Q6)를 정의하는 제 4 게이트 전극(240)이 제 2 활성영역(120)과 제 4 활성영역(140) 위를 가로질러 위치한다. 제 3 게이트 전극(230)과 제 4 게이트 전극(240)은 셀의 중심에 대하여 서로 대칭이다. 상기 게이트 전극들(210, 220, 230, 240)이 모두 같은 방향으로 배치되므로 포토리소그래피 공정에서 패턴 형성이 용이하다.
도 6은 도 5의 각 트랜지스터에 배선을 연결하기 위한 콘택의 배치도이다. 게이트 전극과 같은 층의 절연층에 형성된 콘택들을 제 1 콘택이라고 하고 제 1 콘택 위에 형성된 콘택들을 제 2 콘택이라고 하였다.
도 6을 참조하면, 제 1 드라이브 트랜지스터(Q3)의 드레인(미도시)과 상기 제 1 부하 트랜지스터(Q5)의 드레인(미도시)을 연결하는 제 1 노드 연결배선(312)이 제 3 게이트 전극(230)에 평행하게 위치한다. 제 2 드라이브 트랜지스터(Q4)의 드레인(미도시)과 제 2 부하 트랜지스터(Q6)의 드레인(미도시)을 연결하는 제 2 노드 연결배선(315)이 제 4 게이트 전극(240)에 평행하게 위치한다. 제 1 노드 연결 배선(312)과 제 2 노드 연결배선(315)은 셀 중심에 대하여 서로 대칭이며 제 1 콘택에 해당한다.
제 1 활성영역(110)의 제 1 엑세스 트랜지스터(Q1)의 소스(미도시)에 제 1 비트라인을 연결하기 위한 제 1 콘택(311)이 있고, 제 2 활성영역(120)의 제 2 엑세스 트랜지스터(Q2)의 소스(미도시)에 제 2 비트라인을 연결하기 위한 제 1 콘택(314)이 있다. 제 1 활성영역(110)과 제 2 활성영역(120)에 VSS 전원을 연결하기 위한 제 1 콘택(317a, 317b)이 위치한다. 제 3 활성영역(130)과 제 4 활성영역(140)에 VCC 전원을 연결하기 위한 제 1 콘택(318a, 318b)이 위치한다.
제 1 노드 연결배선(312)과 제 2 노드 연결배선(315) 위에 국부배선을 연결하기 위한 제 2 콘택(322,325)이 위치한다. 제 3 게이트 전극(230)과 제 4 게이트 전극(240) 위에 국부배선을 위한 제 2 콘택(326, 323)이 위치한다. 제 1 콘택(318a, 318b) 위에 콘택을 수직으로 연장시키는 제 2 콘택(328a, 328b)이 위치한다.
도 7a는 도 6의 결과물 위에서 트랜지스터를 연결하여 플립플롭 회로를 구성하는 국부배선과 VCC 전원 배선의 배치도이다. 도 7b는 도 7a의 Ⅰ―Ⅰ'을 자른 단면도이다.
도 7a 및 도 7b를 참조하면, 제 1 국부배선(410)은 제 1 노드 연결배선(312) 위의 제 2 콘택(322)과 제 4 게이트 전극(240) 위의 제 2 콘택(323)을 연결한다. 이에 의하여 제 1 드라이브 트랜지스터(Q3)와 제 1 부하 트랜지스터(Q5)의 드레인 이 제 2 드라이브 트랜지스터(Q4)와 제 2 부하 트랜지스터(Q6)의 게이트에 연결된다. 제 2 국부배선(420)은 제 2 노드 연결배선(315) 위의 제 2 콘택(325)과 제 3 게이트 전극(230) 위의 제 2 콘택(326)을 연결한다. 이에 의하여 제 2 드라이브 트랜지스터(Q4)와 제 2 부하 트랜지스터(Q6)의 드레인이 제 1 드라이브 트랜지스터(Q3)와 제 1 부하 트랜지스터(Q5)의 게이트에 연결된다. VCC 전원 배선(430)은 제 2 콘택(328a)과 제 2 콘택(328b)을 연결한다. 이에 의하여 제 1 부하 트랜지스터(Q5)와 제 2 부하 트랜지스터(Q6)의 소스에 VCC 전원을 공급할 수 있다.
도 8은 트랜지스터에 비트라인, 워드라인 및 VSS 전원을 연결하기 위한 제 3 콘택들의 배치를 나타낸 배치도이다. 제 3 콘택은 제 1 콘택 또는 게이트 위로 떨어지는 콘택이다.
도 8을 참조하면, 제 1 엑세스 트랜지스터(Q1)의 소스에 제 1 비트라인을 연결하기 위하여 제 1 콘택(311) 위에 제 3 콘택(511)이 위치하고, 제 2 엑세스 트랜지스터(Q2)의 소스에 제 2 비트라인을 연결하기 위하여 제 1 콘택(314) 위에 제 3 콘택(514)이 위치한다.
제 1 드라이브 트랜지스터(Q3)의 드레인과 제 2 드라이브 트랜지스터(Q4)의 드레인에 VSS 전원을 연결하기 위하여 제 1 콘택(317a)과 제 1 콘택(317b) 위에 제 3 콘택(517a)과 제 3 콘택(517b)이 배치된다.
제 1 엑세스 트랜지스터(Q1)에 워드라인을 연결하기 위하여 제 1 게이트 전극(210) 위에 제 3 콘택(519)이 위치하고, 제 2 엑세스 트랜지스터(Q2)에 워드라인 을 연결하기 위하여 제 2 게이트 전극(220) 위에 제 3 콘택(520)이 위치한다.
도 9a는 도 8의 결과물 위에 제 1 및 제 2 비트라인의 배치를 보여주는 배치도이고, 도 9b는 도 9a의 Ⅰ―Ⅰ'을 자른 단면도이다. 도 9a 및 도 9b를 참조하면, 제 3 콘택(511) 위에 연결된 제 1 비트라인(610)이 수직방향으로 셀 전체를 거쳐 달리도록 배치된다. 또한, 제 3 콘택(514) 위에 연결된 제 2 비트라인(620)이 제 1 비트라인에 평행하게 셀 전체를 거쳐 달리도록 배치된다.
도 10은 비트라인들(610, 620) 위에서 제 1 드라이브 트랜지스터(Q3)와 제 2 드라이브 트랜지스터(Q4)를 VSS 전원에 연결하기 위한 제 4 콘택의 배치를 보여주는 배치도이다. 제 4 콘택은 제 3 콘택 위에 형성되는 콘택이다. 도 10을 참조하면, VSS 전원을 연결하기 위하여 제 3 콘택(517a)과 제 3 콘택(517b) 위에 제 4 콘택(717a)과 제 4 콘택(717b)이 배치된다. 워드라인을 연결하기 위하여 제 3 콘택(419)과 제 3 콘택(420) 위에 제 4 콘택(719)과 제 4 콘택(720)이 배치된다.
도 11a는 VSS 전원 배선과 워드라인을 보여주는 배치도이고, 도 11b는 도 11a의 Ⅰ―Ⅰ'를 자른 단면도이다. 도 11a 및 도 11b를 참조하면, VSS 전원 배선(810a, 810b)이 제 4 콘택(717a)과 제 4 콘택(717b) 위에 연결되어 수평방향으로 달린다. 워드라인 배선(820)은 제 4 콘택(719)과 제 4 콘택(720)에 연결되어 수평방향으로 달린다.
본 발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술 적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 풀 씨모스형 에스램 셀은 활성영역이 평행한 3개의 라인을 따라 형성됨으로써 N형 활성 영역과 P형 활성 영역 사이의 이격거리를 넓게 유지하여 활성영역의 이온주입을 위한 포토리소그래피 패터닝 공정의 여유도를 확보할 수 있다. 따라서 본 발명에 따른 에스램 셀은 종래의 에스램에 비해 집적도를 향상시킬 수 있다.

Claims (6)

  1. 워드 라인, 한 쌍의 제 1 및 제 2 비트 라인들, VCC 전원, VSS 전원을 포함하는 에스램 셀에 있어서,
    수직방향의 라인으로 형성되고 상기 수직방향으로 이웃하는 두 셀로 신장되는 N형의 제 1 활성영역,
    상기 제 1 활성영역에 평행한 라인으로 형성되고 위 아래로 분리되어 있으며 각각 상기 수직방향으로 이웃하는 셀로 신장되는 P형의 제 3 및 제 4 활성영역,
    상기 제 1 활성영역에 평행하고 상기 제 1 활성영역과의 사이에 상기 제 3 활성영역과 상기 제 4 활성영역을 두고 있으며 상기 수직방향으로 이웃하는 두 셀로 신장되는 N형의 제 2 활성영역을 포함하고, 상기 제 1 내지 제 4 활성영역은 소자분리막에 의해 서로 분리된 반도체 기판;
    상기 제 1 활성영역 위를 수직으로 가로질러 수평방향으로 이웃하는 셀로 신장된 제 1 게이트 전극;
    상기 제 2 활성영역 위를 수직으로 가로질러 수평방향으로 이웃하는 셀로 신장된 제 2 게이트 전극;
    상기 제 1 활성영역과 상기 제 3 활성영역 위를 수직으로 가로지르는 제 3 게이트 전극;
    상기 제 2 활성영역과 상기 제 4 활성영역 위를 수직으로 가로지르는 제 4 게이트 전극; 을 포함하는 에스램 셀.
  2. 제 1항에 있어서, 소스 및 드레인을 포함하고 상기 제 1 게이트 전극에 의해 형성되는, 제 1 활성영역의 제 1 엑세스 트랜지스터;
    소스 및 드레인을 포함하고 상기 제 2 게이트 전극에 의해 형성되는, 제 2 활성영역의 제 2 엑세스 트랜지스터;
    소스 및 드레인을 포함하고 상기 제 3 게이트 전극에 의해 형성되는, 제 1 활성영역의 제 1 드라이브 트랜지스터;
    소스 및 드레인을 포함하고 상기 제 4 게이트 전극에 의해 형성되는, 제 2 활성영역의 제 2 드라이브 트랜지스터;
    소스 및 드레인을 포함하고 상기 제 3 게이트 전극에 의해 형성되는, 제 3 활성영역의 제 1 부하 트랜지스터;
    소스 및 드레인을 포함하고 상기 제 4 게이트 전극에 의해 형성되는, 제 4 활성영역의 제 2 부하 트랜지스터; 를 더 포함하는 것을 특징으로 하는 에스램 셀.
  3. 제 2항에 있어서, 상기 제 1 드라이브 트랜지스터의 드레인과 상기 제 1 부하 트랜지스터의 드레인을 연결하고 상기 제 3 게이트 전극에 평행한 직선형의 제 1 노드 연결배선;
    상기 제 1 노드 연결배선과 상기 제 4 게이트 전극을 콘택을 통해 연결하는 제 1 국부배선;
    상기 제 2 드라이브 트랜지스터의 드레인과 상기 제 2 부하 트랜지스터의 드레인을 연결하고 상기 제 4 게이트 전극에 평행한 직선형의 제 2 노드 연결배선;
    상기 제 2 노드 연결배선과 상기 제 3 게이트 전극을 콘택을 통해 연결하는 제 2 국부배선;
    상기 제 1 부하 트랜지스터의 소스와 상기 제 2 부하 트랜지스터의 소스에 콘택을 통하여 VCC 전원을 공급하는 VCC 전원배선; 을 더 포함하는 것을 특징으로 하는 에스램 셀.
  4. 제 3항에 있어서, 상기 제 1 엑세스 트랜지스터의 소스와 상기 제 2 엑세스 트랜지스터의 소스를 콘택을 통하여 제 1 비트라인과 제 2 비트라인에 연결하는 비트라인 배선; 을 더 포함하는 것을 특징으로 하는 에스램 셀.
  5. 제 4항에 있어서, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극을 콘택을 통하여 워드라인에 연결하는 워드라인 배선; 및
    제 1 드라이브 트랜지스터와 제 2 드라이브 트랜지스터의 소스를 콘택을 통하여 VSS 전원에 연결하는 VSS 전원배선을 더 포함하는 것을 특징으로 하는 에스램 셀.
  6. 제 5항에 있어서, 상기 워드라인 배선은 상기 비트라인 배선의 상부에서 상 기 비트라인 배선에 직교하는 것을 특징으로 하는 에스램 셀.
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