JP5149617B2 - 改良されたレイアウトのｓｒａｍメモリセル - Google Patents
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Description
本発明はメモリセルの行と列のアレイを備えるメモリに関する。
より詳しく説明すると、本発明は二つのインバータと複数のスイッチを備えたＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）メモリセルに関し、該ＳＲＡＭセルはＮ／Ｐシャントの活用可能性を提供する技術において製造され、インバータの入力が信号ワードライン（ＷＬ）によって制御される前記スイッチの二つを介して少なくとも一対のビットライン（ＢＬ、ＢＬ／）に接続され、各インバータが第１導電性タイプの第１トランジスタと第２導電性タイプの第２トランジスタを備え、各スイッチが第１導電性タイプの少なくとも第３トランジスタを備える。
多くの種類のこのようなＳＲＡＭメモリセルが存在する。
非制限例として、このタイプの単一ポートまたは二重ポートＳＲＡＭメモリセルが、電子回路装置において頻繁に使用される。
そのようなＳＲＡＭメモリセルの提案されているレイアウトのほとんどが、極めて一般的な設計ガイドラインに基づいていることは、注目に値する。
非制限例として、このタイプの単一ポートまたは二重ポートＳＲＡＭメモリセルが、電子回路装置において頻繁に使用される。
そのようなＳＲＡＭメモリセルの提案されているレイアウトのほとんどが、極めて一般的な設計ガイドラインに基づいていることは、注目に値する。
この表明を説明するために、一例を以下に記載する。
図１は米国特許第６６０６２７６号で提案されている二重ポートＳＲＡＭメモリセルの概略図を示す。
このＳＲＡＭメモリセルはバルクシリコン技術において製造され、８つのトランジスタを備えている。
相補的データ記憶装置Ｓが、それぞれＰＭＯＳトランジスタＭＰ０、ＭＰ１とＮＭＯＳトランジスタＭＮ０、ＭＮ１からなる二つのＣＭＯＳインバータをクロスカップリングすることによって構成されている。
図１は米国特許第６６０６２７６号で提案されている二重ポートＳＲＡＭメモリセルの概略図を示す。
このＳＲＡＭメモリセルはバルクシリコン技術において製造され、８つのトランジスタを備えている。
相補的データ記憶装置Ｓが、それぞれＰＭＯＳトランジスタＭＰ０、ＭＰ１とＮＭＯＳトランジスタＭＮ０、ＭＮ１からなる二つのＣＭＯＳインバータをクロスカップリングすることによって構成されている。
一対のアクセス・トランジスタＭＮ４とＭＮ５は、データ記憶装置Ｓと、第１対のビットラインＢＬａおよびＢＬａ／と第１ワードラインＷＬａの両方との間の接続を提供している。
これらのビットラインおよびこのワードラインは、第１アクセス・ポートＡに対応する。
これらのビットラインおよびこのワードラインは、第１アクセス・ポートＡに対応する。
別の対のアクセス・トランジスタＭＮ２およびＭＮ３が、データ記憶装置Ｓと、対のビットラインＢＬｂおよびＢＬｂ／と第２ワードラインＷＬｂの両方との間の接続を提供し、第２アクセス・ポートＢを形成する。
図２は米国特許第６６０６２７６号で提案されているレイアウトを概略的に示している。
図から分かるように、セルの設計は特に以下のガイドラインに依存している。
図から分かるように、セルの設計は特に以下のガイドラインに依存している。
第１の設計ガイドラインは、二つのインバータのＰＭＯＳトランジスタがセルの中心に配置されていなければならないという事実にある。
より詳しく説明すると、これらトランジスタのＮ−ウェル・インプラント３と電圧閾値調整インプラント４の関連領域がともにセルの高さと平行な方向に合わせられ、マージされなければならない。
より詳しく説明すると、これらトランジスタのＮ−ウェル・インプラント３と電圧閾値調整インプラント４の関連領域がともにセルの高さと平行な方向に合わせられ、マージされなければならない。
そのような構成は、特に密集領域に関して多くの利点がある。
実際に、周知のレイアウト設計規則において必要とされるのは、二つの別個のＮ−ウェル・インプラントが最小距離だけ離さなければならないことであり、該最小距離は、特に他の設計規則によって指示される他の最小距離と比べて重要なものである。
従って、各ＰＭＯＳトランジスタの両領域３、４をマージすることは、前記の距離制約から設計者を解放する。
実際に、周知のレイアウト設計規則において必要とされるのは、二つの別個のＮ−ウェル・インプラントが最小距離だけ離さなければならないことであり、該最小距離は、特に他の設計規則によって指示される他の最小距離と比べて重要なものである。
従って、各ＰＭＯＳトランジスタの両領域３、４をマージすることは、前記の距離制約から設計者を解放する。
第２のガイドラインは、ポートＡおよびＢがメモリセルのレイアウトにおいて別々に配置されなければならないという事実にある。
好ましくは、これらのポートはインバータのＰＭＯＳトランジスタの対向側に配置されうる。
次に、メモリセルの電源のための導電性トラックが、これらのポート間に挿入される。
好ましくは、これらのポートはインバータのＰＭＯＳトランジスタの対向側に配置されうる。
次に、メモリセルの電源のための導電性トラックが、これらのポート間に挿入される。
例えば、前記導電性トラックは図３に示したように配置することができる。
この図において、ビットライン対ＢＬａ、ＢＬａ／およびＢＬｂ、ＢＬｂ／はそれぞれセルの左側、右側に配置され、またインバータのＰＭＯＳトランジスタ上方に延長する導電性トラックＶＣＣで分離されている。
この図において、ビットライン対ＢＬａ、ＢＬａ／およびＢＬｂ、ＢＬｂ／はそれぞれセルの左側、右側に配置され、またインバータのＰＭＯＳトランジスタ上方に延長する導電性トラックＶＣＣで分離されている。
このようなガイドラインはワイヤー対ワイヤーカップリング効果に対するシールドを有利に提供することが知られている。
この場合において、ＶＣＣ導電性トラックがポートＡとＢ間のカップリング効果を低減する。
この場合において、ＶＣＣ導電性トラックがポートＡとＢ間のカップリング効果を低減する。
第３ガイドラインは、特にトランジスタ間の接点の巧妙な設計によって、メモリセルの幅および表面積を制限するように、セルの残りのトランジスタを配置することにある。
図２の例において、８つの接点を使用することがコンパクトなメモリセルを得ることを可能にする。
当然ながら、このタイプのＳＲＡＭメモリセルの設計は他の周知ガイドラインに、例えばトランジスタのチャンネル領域を同じ方向、および概して対称的に向ける等のガイドラインに基づいてよい。
図２の例において、８つの接点を使用することがコンパクトなメモリセルを得ることを可能にする。
当然ながら、このタイプのＳＲＡＭメモリセルの設計は他の周知ガイドラインに、例えばトランジスタのチャンネル領域を同じ方向、および概して対称的に向ける等のガイドラインに基づいてよい。
このようなガイドラインにより、強靭なレイアウト、すなわち、リソグラフのずれ（ｌｉｔｈｏｇｒａｐｈｉｃ ｍｉｓａｌｉｇｎｍｅｎｔ）のような製造偏差に対して耐性のあるレイアウトを実装することができるようになる。
換言すれば、このガイドラインはこのセルに基づいたメモリ・アレイの歩留まりを改善する。
換言すれば、このガイドラインはこのセルに基づいたメモリ・アレイの歩留まりを改善する。
このコンパクトさをさらに改善するために、このようなＳＲＡＭメモリセルはＳＯＩ基板（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）において製造されることができることも知られている。
この点において、ＳＯＩ技術の興味深い特徴は、ＰＭＯＳトランジスタのソースまたはドレインにそれぞれ接続されなければならないＮＭＯＳトランジスタのドレイン電極またはソース電極が、共通の活性拡散領域を用いて直接当接できるという事実にある。
バルク技術に利用できないこの特徴は、例えばＶＣＣとＶＳＳ間の短絡のリスクなく達成できる。
この点において、ＳＯＩ技術の興味深い特徴は、ＰＭＯＳトランジスタのソースまたはドレインにそれぞれ接続されなければならないＮＭＯＳトランジスタのドレイン電極またはソース電極が、共通の活性拡散領域を用いて直接当接できるという事実にある。
バルク技術に利用できないこの特徴は、例えばＶＣＣとＶＳＳ間の短絡のリスクなく達成できる。
さらに、再度、設計規則のために、ＮＭＯＳおよびＰＭＯＳトランジスタは最小距離で分離されなければならない。
これを図３ａに示すが、そこでは、絶縁を形成するために、そしてより詳しくは、例えばＰＭＯＳトランジスタのＮ−ウェル領域を介したＶＣＣと接地ＶＳＳ間の短絡を回避するために、これら二つのトランジスタ間の空間は一般的に絶縁体で充填される。
これを図３ａに示すが、そこでは、絶縁を形成するために、そしてより詳しくは、例えばＰＭＯＳトランジスタのＮ−ウェル領域を介したＶＣＣと接地ＶＳＳ間の短絡を回避するために、これら二つのトランジスタ間の空間は一般的に絶縁体で充填される。
これとは逆に、他方で、所望の電気的接続と距離または表面積の増加とを達成するために、ＳＯＩ技術において、ＮＭＯＳトランジスタのドレインおよびＰＭＯＳトランジスタのソースが当接されることを図３ｂは図解している。
この特徴は、ＳＯＩ技術の特質であり、また、ＶＣＣとＶＳＳ間の前記起こり得る短絡を回避する、埋設された酸化物絶縁体により可能となることに注意すべきである。
図３ｂはまた、シリサイド層（例えば、ＣｏＳｉ2、ＮｉＳｉ、ＴｉＳｉ2）がソース拡散領域およびドレイン拡散領域の頂部上に形成されうることを示している。
このマテリアルはソースとドレイン間で電気的シャントとして直接作用するので、この接続部の抵抗が低減される。
当接部およびシリサイド層を備えるこのような構造は、以下の文章においてＮ／Ｐシャントと呼ばれることに注意しなければならない。
このマテリアルはソースとドレイン間で電気的シャントとして直接作用するので、この接続部の抵抗が低減される。
当接部およびシリサイド層を備えるこのような構造は、以下の文章においてＮ／Ｐシャントと呼ばれることに注意しなければならない。
ＳＯＩタイプＳＲＡＭメモリセルの一例は、仏国特許出願公開第２８４３４８１号明細書で提案されている。
上述したメモリセルと比較すると、このメモリセルは単一ポートＡのみを備える。
従って、このメモリセルと図１に示した回路との間の差異は、４個ではなく、２個のスイッチ・トランジスタがあるという事実のみである。
上述したメモリセルと比較すると、このメモリセルは単一ポートＡのみを備える。
従って、このメモリセルと図１に示した回路との間の差異は、４個ではなく、２個のスイッチ・トランジスタがあるという事実のみである。
図４はこのような単一ポートＳＲＡＭメモリセルの提案された実装を示す。
予期されるように、これまでに説明したガイドラインが考慮されていることが認められる。
予期されるように、これまでに説明したガイドラインが考慮されていることが認められる。
より詳しく説明すると、二つのインバータのＳＯＩタイプＰＭＯＳトランジスタ（灰色で図式的に識別された）が、セルの中央に共に配置され、それらのＮ−ウェル領域と電圧閾値調整インプラントがマージされている。
さらに、ポートがメモリセル・レイアウト内に別々に配置されている。
より正確には、設計において、セルがここでは単一ポートのみを備え、従って前記ポートＡを構成する二つのビットラインＢＬａおよびＢＬａ／を分離することが考慮されている。
より詳細には、ＢＬａおよびＢＬａ／がインバータのＰＭＯＳトランジスタの両側に配置され、そして導電性トラック電源ＶＤＤが両者間に挿入されている。
最後に、セルの密集領域が最小になるように、残りのトランジスタがセル内に配置されている。
特に、この配置は、セルの全トランジスタを実現するために二つの活性領域のみが必要とされるようになされる。
さらに、ポートがメモリセル・レイアウト内に別々に配置されている。
より正確には、設計において、セルがここでは単一ポートのみを備え、従って前記ポートＡを構成する二つのビットラインＢＬａおよびＢＬａ／を分離することが考慮されている。
より詳細には、ＢＬａおよびＢＬａ／がインバータのＰＭＯＳトランジスタの両側に配置され、そして導電性トラック電源ＶＤＤが両者間に挿入されている。
最後に、セルの密集領域が最小になるように、残りのトランジスタがセル内に配置されている。
特に、この配置は、セルの全トランジスタを実現するために二つの活性領域のみが必要とされるようになされる。
さて、点線で書かれた長方形で示したように、メモリセルは、各インバータのＰＭＯＳトランジスタのドレインとＮＭＯＳトランジスタのドレイン間、または同様に、スイッチを構成する前記ＰＭＯＳトランジスタのドレインとＮＭＯＳトランジスタのドレイン間に二つのＮ／Ｐシャント１０および１１を用いることをうまく活用する。
米国特許第６６０６２７６号明細書
仏国特許出願公開第２８４３４８１号明細書
このような方法において、表面積についてのゲインは特にセルの幅が低減されるおかげで達成される。
しかし、この設計は非常に好結果をもたらすものの、この種のＳＲＡＭメモリセル回路をさらに改良する必要がある。
本発明はこのようなセルのコンパクトさをさらに改良することを目的とする。
しかし、この設計は非常に好結果をもたらすものの、この種のＳＲＡＭメモリセル回路をさらに改良する必要がある。
本発明はこのようなセルのコンパクトさをさらに改良することを目的とする。
この目的を達成するために、本発明は、二つのインバータと複数のスイッチを備えたＳＲＡＭメモリセルであって、ＳＲＡＭセルがＮ／Ｐシャント能力を提供する技術において製造され、インバータの入力が少なくとも一対のビットラインに前記スイッチの二つを介して接続されており、前記スイッチが信号ワードラインによって制御され、各インバータが第１導電性タイプの第１トランジスタと第２導電性タイプの第２トランジスタを備え、そして、各スイッチが第１導電性タイプの少なくとも第３トランジスタを備えるＳＲＡＭメモリセルであって、インバータにおける第２導電性タイプの二つのトランジスタがそれぞれメモリセルの二つの対向端部領域に配置されていることを特徴とする、ＳＲＡＭメモリセルを提案する。
そのようなＳＲＡＭメモリセルの好ましい態様は以下の通りである。
− 導電性タイプが電圧閾値調整インプラントでセットされ、また、インバータにおける第２導電性タイプの二つのトランジスタのインプラントが空間的に分離される；
− セルの全体的な形状はコーナーを備え、そしてインバータの第２導電性タイプの二つのトランジスタが二つの対向コーナーに配置される；
− セル形状は概して長方形であり、また、インバータの第２導電性タイプの二つのトランジスタが対角線上に配置されている；
− 各インバータのトランジスタと当該各インバータの入力に接続されたスイッチ・トランジスタが、唯一の活性領域で構築されている；
− セル内の全トランジスタのゲートが、所与の方向に沿って並べられている；
− インバータの第２導電性タイプの各第２トランジスタが、前記方向に沿って、第１導電性タイプのただ一つの隣接トランジスタが近傍にあるように配置される；
− 第１導電性タイプの前記隣接トランジスタがインバータの一つの第１トランジスタを構成している；
− 二つのそれぞれ第１レベルの導電性トラックと協働して、インバータの入力が、前記該入力に接続されたスイッチのポートにそれぞれ電気的に接続されるように配置された二対の接点（３５−３６、３５’−３６’）を、セルが備える；
− セルはＳＯＩ基板内に作られる；
− インバータの入力は、第１ワードライン（ＷＬａ）によって制御される第１対のスイッチを介して第１対のビットライン（ＢＬａ、ＢＬａ／）に接続され、また、第２ワードライン（ＷＬｂ）によって制御される第２対のスイッチを介して第２対のビットライン（ＢＬｂ、ＢＬｂ／）に接続され、前記第１対のスイッチにおける各スイッチは前記第３トランジスタを備え、前記第２対のスイッチにおける各スイッチは第１導電性タイプの第４トランジスタを備える。
− 導電性タイプが電圧閾値調整インプラントでセットされ、また、インバータにおける第２導電性タイプの二つのトランジスタのインプラントが空間的に分離される；
− セルの全体的な形状はコーナーを備え、そしてインバータの第２導電性タイプの二つのトランジスタが二つの対向コーナーに配置される；
− セル形状は概して長方形であり、また、インバータの第２導電性タイプの二つのトランジスタが対角線上に配置されている；
− 各インバータのトランジスタと当該各インバータの入力に接続されたスイッチ・トランジスタが、唯一の活性領域で構築されている；
− セル内の全トランジスタのゲートが、所与の方向に沿って並べられている；
− インバータの第２導電性タイプの各第２トランジスタが、前記方向に沿って、第１導電性タイプのただ一つの隣接トランジスタが近傍にあるように配置される；
− 第１導電性タイプの前記隣接トランジスタがインバータの一つの第１トランジスタを構成している；
− 二つのそれぞれ第１レベルの導電性トラックと協働して、インバータの入力が、前記該入力に接続されたスイッチのポートにそれぞれ電気的に接続されるように配置された二対の接点（３５−３６、３５’−３６’）を、セルが備える；
− セルはＳＯＩ基板内に作られる；
− インバータの入力は、第１ワードライン（ＷＬａ）によって制御される第１対のスイッチを介して第１対のビットライン（ＢＬａ、ＢＬａ／）に接続され、また、第２ワードライン（ＷＬｂ）によって制御される第２対のスイッチを介して第２対のビットライン（ＢＬｂ、ＢＬｂ／）に接続され、前記第１対のスイッチにおける各スイッチは前記第３トランジスタを備え、前記第２対のスイッチにおける各スイッチは第１導電性タイプの第４トランジスタを備える。
さらに、本発明は、本発明に係る複数のＳＲＡＭメモリセルを備えたＳＲＡＭメモリを提供することを目的としている。
従って、通常の慣習に反して、またより詳しくは上述した第１ガイドラインに反して、インバータのＰＭＯＳトランジスタが互いにマージされず、互いに分離しているという事実にもかかわらず、本発明は驚くべき事に非常にコンパクトなＳＲＡＭメモリセルを提供する。
同時に、本発明に係るメモリセルの電気的性能は非常に満足のいくもので、先行技術で達成されるものよりもことによると優れている。
さらに、このような改良されたセルは前記分離により、またＮ／Ｐシャントのアベイラビリティにより製作が可能であることに注意すべきである。
これが、本発明から利点を得るために、ＳＯＩ技術のようなＮ／Ｐシャント能力を提供する技術において本発明に基づいてＳＲＡＭメモリセルを製造するのが好ましい理由である。
同時に、本発明に係るメモリセルの電気的性能は非常に満足のいくもので、先行技術で達成されるものよりもことによると優れている。
さらに、このような改良されたセルは前記分離により、またＮ／Ｐシャントのアベイラビリティにより製作が可能であることに注意すべきである。
これが、本発明から利点を得るために、ＳＯＩ技術のようなＮ／Ｐシャント能力を提供する技術において本発明に基づいてＳＲＡＭメモリセルを製造するのが好ましい理由である。
本発明のさらなる態様、目的および利点は本発明の好ましい実施形態に対する以下の詳細な説明を読むことによってよりはっきりと明白になるであろう。この説明は非限定的な例として、また、添付図面を参照して与えられるものである。
該添付図面において：
−上記で既にコメントされた図１は、バルク技術において製造された、先行技術の二重ポートＳＲＡＭメモリセルの概略を示す図である。
−上記で既にコメントされた図２は、図１におけるセルの先行技術レイアウト実施例を示す図である。
−上記で既にコメントされた図３は、図２のセルに関連する導電性トラック配置を示す図である。
−上記で既にコメントされた図３’は、バルク技術（図３ａ）と比較してＳＯＩ技術（図３ｂ）のコンパクト性に関する有利な特徴を説明する図である。
−上記で既にコメントされた図４は、ＳＯＩ技術において製造された単一ポートＳＲＡＭメモリセルの、先行技術のレイアウト実装を示す図である。
−図５は、二重ポートＳＲＡＭメモリセルについての本発明による実施形態を説明する図である。
−図６は、図５の実施形態に関連する導電性トラック・レイアウトを説明する図である。
−図７は、図５で説明された実施形態の第１代替案を説明する図である。
−図８は、図５で説明された実施形態の第２代替案を説明する図である。
−図９は、本発明の範囲を逸脱せず、かつ、本発明による方法を実行する代わりに提案された代替レイアウトを説明する図である。
−図１０は、図９のセル・レイアウトに関連する導電性トラック・レイアウトを説明する図である。
該添付図面において：
−上記で既にコメントされた図１は、バルク技術において製造された、先行技術の二重ポートＳＲＡＭメモリセルの概略を示す図である。
−上記で既にコメントされた図２は、図１におけるセルの先行技術レイアウト実施例を示す図である。
−上記で既にコメントされた図３は、図２のセルに関連する導電性トラック配置を示す図である。
−上記で既にコメントされた図３’は、バルク技術（図３ａ）と比較してＳＯＩ技術（図３ｂ）のコンパクト性に関する有利な特徴を説明する図である。
−上記で既にコメントされた図４は、ＳＯＩ技術において製造された単一ポートＳＲＡＭメモリセルの、先行技術のレイアウト実装を示す図である。
−図５は、二重ポートＳＲＡＭメモリセルについての本発明による実施形態を説明する図である。
−図６は、図５の実施形態に関連する導電性トラック・レイアウトを説明する図である。
−図７は、図５で説明された実施形態の第１代替案を説明する図である。
−図８は、図５で説明された実施形態の第２代替案を説明する図である。
−図９は、本発明の範囲を逸脱せず、かつ、本発明による方法を実行する代わりに提案された代替レイアウトを説明する図である。
−図１０は、図９のセル・レイアウトに関連する導電性トラック・レイアウトを説明する図である。
前もって説明しておくが、集積回路表現の分野においては普通のことだが、種々の層、ストリップ、トラック等の寸法は、その図面の読みやすさを高めるために、同じ図面内もしくは一つの図面から別の図面へと一定縮小、拡大して描かれないことに注意しなければならない。
さらに、同じ参照符号はできる限り、別の図面においても同じ要素を示す。
さらに、同じ参照符号はできる限り、別の図面においても同じ要素を示す。
まず第一に、本発明は二重ポートＳＲＡＭメモリセルに関し、その回路図は図１に既に示されている。
図５をここで参照して、本発明に係るＳＲＡＭセルの実施形態の第１の典型的レイアウトを示す。
このレイアウトは図１のように同じ参照名によって識別される８個のトランジスタを当然備えており、Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＯＩ）タイプの基板上に形成されている。
図５をここで参照して、本発明に係るＳＲＡＭセルの実施形態の第１の典型的レイアウトを示す。
このレイアウトは図１のように同じ参照名によって識別される８個のトランジスタを当然備えており、Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＯＩ）タイプの基板上に形成されている。
本発明によれば、インバータのＰＭＯＳトランジスタはメモリセルの二つの対向端部領域に配置される。
より詳しく説明すると、この好ましい実施形態において、セルのレイアウトは、これらトランジスタの閾値電圧調整インプラント２０、２１が空間的に分離されるように整えられる。
より詳しく説明すると、この好ましい実施形態において、セルのレイアウトは、これらトランジスタの閾値電圧調整インプラント２０、２１が空間的に分離されるように整えられる。
図５に見られるように、セルの形状は概して多角形であって、従って、コーナーを備え、かつ、前記二つの対向領域がセルの二つのコーナー領域であるのが好ましく、最も好ましくは対角線的に対向するコーナー領域である。
他の利点に混じって、この構成は対称の中心を有するセルを得ることができる。
しかし、前記ＰＭＯＳトランジスタを二つの他の対向コーナー、例えばセルの左側上部および右側上部に配置する可能性が残っている。
他の利点に混じって、この構成は対称の中心を有するセルを得ることができる。
しかし、前記ＰＭＯＳトランジスタを二つの他の対向コーナー、例えばセルの左側上部および右側上部に配置する可能性が残っている。
図５はさらに、メモリセルが、前記対称の中心について実質的に対称である二つの活性領域２２、２３を備えることを示している。
活性領域２２はトランジスタＭＮ５、ＭＰ０とこれらトランジスタ間の接続部に対応する第１垂直部分２４を備える。
ＭＰ０およびＭＮ５のドレインがＮ／Ｐシャント２８に当接している。
活性領域２２はまた、第１垂直部分の右側、かつ実質的に第１垂直部分の高さに、トランジスタＭＮ０に対応する第２垂直部分２５を備える。
この領域はさらにトランジスタＭＮ３に対応する第３垂直部分２６を備える。
この垂直部分２６は、第２垂直部分２５の右側に、かつ実質的にこれと同じ高さに配置されている。
活性領域２２はさらに前記垂直部分２４、２５、２６をつなげる水平部分２７を備える。
この点に関して、Ｎ／Ｐシャント２９はこの水平部分２７に配置され、ＭＮ０とＭＮ３のドレインをＭＰ０のドレインと直接つなげている。
ＭＰ０およびＭＮ５のドレインがＮ／Ｐシャント２８に当接している。
活性領域２２はまた、第１垂直部分の右側、かつ実質的に第１垂直部分の高さに、トランジスタＭＮ０に対応する第２垂直部分２５を備える。
この領域はさらにトランジスタＭＮ３に対応する第３垂直部分２６を備える。
この垂直部分２６は、第２垂直部分２５の右側に、かつ実質的にこれと同じ高さに配置されている。
活性領域２２はさらに前記垂直部分２４、２５、２６をつなげる水平部分２７を備える。
この点に関して、Ｎ／Ｐシャント２９はこの水平部分２７に配置され、ＭＮ０とＭＮ３のドレインをＭＰ０のドレインと直接つなげている。
同様にして、活性領域２３は以下のものを備える：
− トランジスタＭＮ２、ＭＰ１とこれらトランジスタ間の接続部に対応する第１垂直部分２４’において、ＭＰ１およびＭＮ２のドレインがＮ／Ｐシャント２８’に当接している第１垂直部分２４’と、
− 第１垂直部分２４’の左側に、かつ実質的にこれと同じ高さに、トランジスタＭＮ１と対応する第２垂直部分２５’と、
− 第２垂直部分２５’の左側に、かつ実質的にこれと同じ高さに、トランジスタＭＮ４と対応する第３垂直部分２６’、および、
− 前記三つの垂直部分２４’、２５’、２６’をつなげる水平部分２７’。
− トランジスタＭＮ２、ＭＰ１とこれらトランジスタ間の接続部に対応する第１垂直部分２４’において、ＭＰ１およびＭＮ２のドレインがＮ／Ｐシャント２８’に当接している第１垂直部分２４’と、
− 第１垂直部分２４’の左側に、かつ実質的にこれと同じ高さに、トランジスタＭＮ１と対応する第２垂直部分２５’と、
− 第２垂直部分２５’の左側に、かつ実質的にこれと同じ高さに、トランジスタＭＮ４と対応する第３垂直部分２６’、および、
− 前記三つの垂直部分２４’、２５’、２６’をつなげる水平部分２７’。
水平シリコン片３０、３１、３０’および３１’、好ましくはポリシリコン片の四つの部分はそれぞれトランジスタＭＰ０とＭＮ０、ＭＮ５とＭＮ４、ＭＮ１とＭＰ１、ＭＮ２とＭＮ３のゲートを形成している。
トランジスタＭＮ４のドレインはＭＮ０とＭＰ０によって構成されたインバータのゲートに、すなわち、ポリシリコン片３０にレベル−１垂直金属トラック３４を介して接続されている。
二つの接点がこの接続を実現するのに必要なことが理解される。
好ましくは、第１接点３５がポリシリコン片３０の真上でＭＮ４のドレインのレベルに置かれ、また第２接点３６がＭＮ４のドレイン拡散部の真上に置かれている。
このような配置により、レベル−１垂直金属トラック３４を直線形状にすることができる。
二つの接点がこの接続を実現するのに必要なことが理解される。
好ましくは、第１接点３５がポリシリコン片３０の真上でＭＮ４のドレインのレベルに置かれ、また第２接点３６がＭＮ４のドレイン拡散部の真上に置かれている。
このような配置により、レベル−１垂直金属トラック３４を直線形状にすることができる。
同様にして、トランジスタＭＮ３のドレインはＭＮ１とＭＰ１によって構成されたインバータのゲートに、すなわち、ポリシリコン片３０’に別のレベル−１垂直金属トラック３４’を介して接続されている。
上述した同じ理由で、第１接点３５’はポリシリコン片３０’の真上で、かつ、ＭＮ３のドレインのレベルに置かれ、また第２接点３６’がＭＮ３のドレイン拡散部の真上に置かれているのが好ましい。
上述した同じ理由で、第１接点３５’はポリシリコン片３０’の真上で、かつ、ＭＮ３のドレインのレベルに置かれ、また第２接点３６’がＭＮ３のドレイン拡散部の真上に置かれているのが好ましい。
図６は電源ＶＣＣ、ＶＳＳ、二対のビットラインＢＬａ、ＢＬａ／とＢＬｂ、ＢＬｂ／および二つのワードラインＷＬａ、ＷＬｂに対応する導電性トラックのレイアウトを示す。
唯一の導電性トラックＶＳＳはセルの中心に、実質上ＭＮ１とＭＮ０上方に垂直方向に延長している。
唯一の導電性トラックＶＳＳはセルの中心に、実質上ＭＮ１とＭＮ０上方に垂直方向に延長している。
ＶＳＳとこれらトンジスタのソース間の接続は、接点と少なくとも一つの関連ビア（参照符号３７および３７’）で行われる。
さらに、ＶＳＳに対応する導電性トラックが、後述するように、ポートＡとＢについてのビットラインを含むレベルよりも高いレベルまたはこれと同等のレベルに位置する導電性材料層で形成されている。
ビットラインＢＬａ、ＢＬａ／に対応する二つの導電性トラックは、ＶＳＳの左側に垂直に延長し、またＢＬｂ、ＢＬｂ／に対応する二つの他の導電性トラックはＶＳＳに関してＢＬａ、ＢＬａ／と対称的に、すなわち、ＶＳＳの右側に配置されている。
さらに、ＶＳＳに対応する導電性トラックが、後述するように、ポートＡとＢについてのビットラインを含むレベルよりも高いレベルまたはこれと同等のレベルに位置する導電性材料層で形成されている。
ビットラインＢＬａ、ＢＬａ／に対応する二つの導電性トラックは、ＶＳＳの左側に垂直に延長し、またＢＬｂ、ＢＬｂ／に対応する二つの他の導電性トラックはＶＳＳに関してＢＬａ、ＢＬａ／と対称的に、すなわち、ＶＳＳの右側に配置されている。
さらに、オプションとして、二つの関連ビアを伴って二つの接点（参照符号３８と３９）がＭＮ５とＭＮ４のソース上方に置かれ、それぞれ導電性トラックＢＬａ、ＢＬａ／との接続を可能にしている。
同様に、オプションとして、二つの関連ビアを伴って二つの接点（参照符号３８’と３９’）がＭＮ２とＭＮ３のソース上方に置かれ、それぞれ導電性トラックＢＬｂ／、ＢＬｂとの接続を可能にしている。
同様に、オプションとして、二つの関連ビアを伴って二つの接点（参照符号３８’と３９’）がＭＮ２とＭＮ３のソース上方に置かれ、それぞれ導電性トラックＢＬｂ／、ＢＬｂとの接続を可能にしている。
対をなす導電性トラックＢＬａ、ＢＬａ／とＢＬｂ、ＢＬｂ／が、レベル−１金属トラックよりも高いレベルまたはこれと同等のレベルに位置する導電性材料層で引かれている。
ＶＣＣに対応する二つの導電性トラックがセルの両側上に垂直に延長している。
より詳しく説明すると、それらの幅の半分が高さに沿ってセルの境界で垂直方向に延長し、残り半分が高さに沿って隣接セルの境界で延長している。従って、これら二つの導電性トラックは隣接セル間で共有されている。
より詳しく説明すると、それらの幅の半分が高さに沿ってセルの境界で垂直方向に延長し、残り半分が高さに沿って隣接セルの境界で延長している。従って、これら二つの導電性トラックは隣接セル間で共有されている。
ＶＣＣに対応する導電性トラックの一つが、ＭＰ０のソースに接続され、また、他方がＭＰ１のソースに接続されている。
この目的のために、少なくとも一つのビアに関連する接点がこれらソースの各々上方に配置されている。
この目的のために、少なくとも一つのビアに関連する接点がこれらソースの各々上方に配置されている。
さらに、電源導電性トラックＶＣＣ、ＶＳＳが、ポートＡとＢのためのビットラインを含むレベルよりも高いレベルまたはこれと同等のレベルに位置する導電性材料層で引かれている。
最後に、ワードラインＷＬａとＷＬｂに対応する二つの導電性トラックがセル上方で水平方向に延長し、かつ、セルの対称中心に関して概して対称になっている。
より詳しく説明すると、ワードラインＷＬａは実質上トランジスタＭＮ４のレベルで水平方向に延長し、ワードラインＷＬｂはトランジスタＭＮ２のレベルで水平方向に延長している。
そのような方法で、ＭＮ４、ＭＮ５およびＭＮ２、ＭＮ３のゲートは、二つの接点と二つの関連ビアを使用してそれぞれＷＬａとＷＬｂに容易に接続することができる。
これらのワードラインに対応する二つの導電性トラックは、少なくとも一つのレベル−２金属トラックで引かれている。
より詳しく説明すると、ワードラインＷＬａは実質上トランジスタＭＮ４のレベルで水平方向に延長し、ワードラインＷＬｂはトランジスタＭＮ２のレベルで水平方向に延長している。
そのような方法で、ＭＮ４、ＭＮ５およびＭＮ２、ＭＮ３のゲートは、二つの接点と二つの関連ビアを使用してそれぞれＷＬａとＷＬｂに容易に接続することができる。
これらのワードラインに対応する二つの導電性トラックは、少なくとも一つのレベル−２金属トラックで引かれている。
本発明のこの第１の典型的実施形態は、次の非制限的な利点を有している。
接点またはビアのＮ／Ｐシャントによる置き換えは、インバータのトランジスタ（例えば、ＭＰ０とＭＮ０）のチャネル間の距離ｄ２、およびインバータの一つのＰＭＯＳのチャネルと関連スイッチ・トランジスタのチャネル間（例えば、ＭＰ０とＭＮ５間）の距離ｄ１を大幅に短縮することを可能にする。
さらに、インバータのＰＭＯＳトランジスタの配置、より詳しくはそれらの各電圧閾値調整インプラントの配置が、セルの幅に沿った距離ｄ２の発生を減じることを可能にする。
接点またはビアのＮ／Ｐシャントによる置き換えは、インバータのトランジスタ（例えば、ＭＰ０とＭＮ０）のチャネル間の距離ｄ２、およびインバータの一つのＰＭＯＳのチャネルと関連スイッチ・トランジスタのチャネル間（例えば、ＭＰ０とＭＮ５間）の距離ｄ１を大幅に短縮することを可能にする。
さらに、インバータのＰＭＯＳトランジスタの配置、より詳しくはそれらの各電圧閾値調整インプラントの配置が、セルの幅に沿った距離ｄ２の発生を減じることを可能にする。
非制限的な比較として、インバータのＰＭＯＳトランジスタがセルの中心でマージされる従来設計においては、少なくとも二つの距離ｄ２がある：すなわち、ＰＭＯＳトランジスタとそれらの左側に置かれたそれらの各近傍ＮＭＯＳとの間の第１距離ｄ２と、前記ＰＭＯＳトランジスタとその右側に置かれたそれらの各近傍ＮＭＯＳとの間の第２距離ｄ２である。
従って、本発明のメモリセルは縮小された表面積を有している。
非制限的な比較として、このメモリセルを１３０ｎｍＳＯＩ技術（設計規則に違反せずに）において実装したときに、４．５μｍ2の表面積を達成するのは容易だった。一方、（少数の設計規則の違反を伴って）前記技術において実装された米国特許第６６０６２７６号のメモリセルは少なくとも４．９μｍ2の表面積を得た。
非制限的な比較として、このメモリセルを１３０ｎｍＳＯＩ技術（設計規則に違反せずに）において実装したときに、４．５μｍ2の表面積を達成するのは容易だった。一方、（少数の設計規則の違反を伴って）前記技術において実装された米国特許第６６０６２７６号のメモリセルは少なくとも４．９μｍ2の表面積を得た。
本発明のコンパクトさの利点を得るために、隣接セルは、同じ入力ポートと出力ポートを共有するような方式で配置されなければならないことが当業者に理解されるであろう。
この点に関し、ポートＶＣＣ、ＶＳＳ、ＷＬａ、ＷＬａ／、ＢＬａ、ＢＬａ／、ＢＬｂおよびＢＬｂ／は全てセルの境界領域内に置かれる。
この点に関し、ポートＶＣＣ、ＶＳＳ、ＷＬａ、ＷＬａ／、ＢＬａ、ＢＬａ／、ＢＬｂおよびＢＬｂ／は全てセルの境界領域内に置かれる。
他の利点は、先行技術、特に米国特許第６６０６２７６号と比較して以下の通り存在する。
− 特に接点の使用を最小限にすることにより、レイアウトにおいて、リソグラフィック製造ステップおよび設計規則の変動が容易となる（米国特許第６６０６２７６号に提案された実施形態と比較して、４個の接点が節約される）。
− セルの中心対称性と、メモリセルの寸法の縮小と、さらには収容接点数の低減のおかげで、製造歩留まりが改善される。
− 内部データ記憶ノード（ＢＬおよびＢＬ／）の寄生抵抗が、少なくとも二つの接点と前記米国特許第６６０６２７６号からの導電性トラックにとって代わるＮ／Ｐシャントにより低減される。
− より優れた柔軟性が、以下のものを形成する導電性材料の選択に関して提供される。すなわち、
供給トラックＶＣＣ、
接地トラックＶＳＳ、
ポートＡのビットライン、
ポートＢのビットライン。
− 特に接点の使用を最小限にすることにより、レイアウトにおいて、リソグラフィック製造ステップおよび設計規則の変動が容易となる（米国特許第６６０６２７６号に提案された実施形態と比較して、４個の接点が節約される）。
− セルの中心対称性と、メモリセルの寸法の縮小と、さらには収容接点数の低減のおかげで、製造歩留まりが改善される。
− 内部データ記憶ノード（ＢＬおよびＢＬ／）の寄生抵抗が、少なくとも二つの接点と前記米国特許第６６０６２７６号からの導電性トラックにとって代わるＮ／Ｐシャントにより低減される。
− より優れた柔軟性が、以下のものを形成する導電性材料の選択に関して提供される。すなわち、
供給トラックＶＣＣ、
接地トラックＶＳＳ、
ポートＡのビットライン、
ポートＢのビットライン。
Ｎ／Ｐシャントは、レベル−１金属トラックに対して、およびさらに、より高いレベルに対しても自由垂直ルーティング・ピッチ方向を提供する。
換言すれば、次の関係で表わすことができる：
ｉ≧１； ｉ≦ｊ≦ｋ； ｉ＋１≦ｋ
ここに、ｉ、ｊ、ｋは該技術で利用可能な金属トラック・レベル数を指示している。
換言すれば、次の関係で表わすことができる：
ｉ≧１； ｉ≦ｊ≦ｋ； ｉ＋１≦ｋ
ここに、ｉ、ｊ、ｋは該技術で利用可能な金属トラック・レベル数を指示している。
レベル−１金属トラックまたはより高いレベルのトラックでのビットラインおよび電源導電性トラックＶＣＣとＶＳＳの製造は、より容易になる。
さらに、ＷＬａとＷＬｂに対応するワードライン導電性トラックは上述したもの（Ｖｃｃ、Ｖｓｓ、ＢＬａ、ＢＬａ／、ＢＬｂおよびＢＬｂ／についての垂直導電性トラック）より高い金属レベルを使用して製造されうる。
さらに、ＷＬａとＷＬｂに対応するワードライン導電性トラックは上述したもの（Ｖｃｃ、Ｖｓｓ、ＢＬａ、ＢＬａ／、ＢＬｂおよびＢＬｂ／についての垂直導電性トラック）より高い金属レベルを使用して製造されうる。
図７を参照して、本発明の実施形態の第１代替案を説明する。
この代替実施形態において、ＭＮ０とＭＮ３のドレインは、二つの接点６０、６０’と水平導電性トラック６２、好ましくはレベル−１金属トラックにより接続されている。
同様にして、ＭＮ１とＭＮ４のドレインは二つの他の接点６１、６１’と別の水平導電性トラック６３、好ましくはレベル−１金属トラックにより接続されている。
従って、水平方向において、活性領域２２と２３はもはやＭＮ０とＭＮ１のドレインを越えて延長しない。それは、これらのトランジスタとＭＮ３、ＭＮ４との間の接続がそれぞれ前記二つのレベル−１金属トラック６２、６３を介して行われるからである。
ここでセルは四つの別個の活性領域２２、２３、６４、６４’を備え、二つの付加的活性領域６４と６４’が、それぞれトランジスタＭＮ４とＭＮ３を構成している。
この代替実施形態において、ＭＮ０とＭＮ３のドレインは、二つの接点６０、６０’と水平導電性トラック６２、好ましくはレベル−１金属トラックにより接続されている。
同様にして、ＭＮ１とＭＮ４のドレインは二つの他の接点６１、６１’と別の水平導電性トラック６３、好ましくはレベル−１金属トラックにより接続されている。
従って、水平方向において、活性領域２２と２３はもはやＭＮ０とＭＮ１のドレインを越えて延長しない。それは、これらのトランジスタとＭＮ３、ＭＮ４との間の接続がそれぞれ前記二つのレベル−１金属トラック６２、６３を介して行われるからである。
ここでセルは四つの別個の活性領域２２、２３、６４、６４’を備え、二つの付加的活性領域６４と６４’が、それぞれトランジスタＭＮ４とＭＮ３を構成している。
前に説明した実施形態の利点のほとんどは、導電性材料層の選択の柔軟性が実質的に縮小されることを除いて、維持される。
より詳しく説明すると、四つのＮ／Ｐシャントがなおも使用され、利点を発揮するが、ｉ番目の導電性材料層のトラックは、ビットライン導電性トラックとセルの内部ノード間の交差接続を防止するため、少なくとも第２導電性材料層（ｉ＞２）を使用して引かれなければならない。
より詳しく説明すると、四つのＮ／Ｐシャントがなおも使用され、利点を発揮するが、ｉ番目の導電性材料層のトラックは、ビットライン導電性トラックとセルの内部ノード間の交差接続を防止するため、少なくとも第２導電性材料層（ｉ＞２）を使用して引かれなければならない。
さらに留意すべきことは、二つのポートＡとＢより多くのポートを有するＳＲＡＭメモリセルにおいては、ＭＮ０−ＭＮ３とＭＮ１−ＭＮ４のドレイン間の寄生抵抗に関して、この類の代替案は興味深いものとなりうることである。
一例として、付加的なポート（例えば、ポートＣ）および従って付加的な関連スイッチ・トランジスタがＭＮ０とＭＮ３およびＭＮ４とＭＮ５間に置かれる。
従って、活性領域２２、２３の水平部分が、二重ポートの実施形態におけるものよりも大きくなり、またこれによって、この材料層と接続されたトランジスタ間の抵抗が、これら接続部のいくつかが本発明の２ポートの実施形態で提案された水平レベル−１金属トラックに置き換えられれば、より高くなる。
一例として、付加的なポート（例えば、ポートＣ）および従って付加的な関連スイッチ・トランジスタがＭＮ０とＭＮ３およびＭＮ４とＭＮ５間に置かれる。
従って、活性領域２２、２３の水平部分が、二重ポートの実施形態におけるものよりも大きくなり、またこれによって、この材料層と接続されたトランジスタ間の抵抗が、これら接続部のいくつかが本発明の２ポートの実施形態で提案された水平レベル−１金属トラックに置き換えられれば、より高くなる。
図８は本発明の好ましい実施形態の第２代替案を示しており、そこでは二つの水平導電性トラック６５、６５’、好ましくは二つのレベル−１金属トラックがそれぞれＭＮ３、ＭＰ０およびＭＮ４、ＭＰ１のドレインを接続している。
四つの接点６５０、６５１、６５２、６５３はこれら二つの接続を行うのに必要であることが理解できる。
コンパクト性をできる限り低く保つために、これら接点はこれらトランジスタのチャネル領域にできる限り近く置かれる。
四つの接点６５０、６５１、６５２、６５３はこれら二つの接続を行うのに必要であることが理解できる。
コンパクト性をできる限り低く保つために、これら接点はこれらトランジスタのチャネル領域にできる限り近く置かれる。
活性領域２２、２３の水平部分は、第１代替案においてはＭＰ０とＭＮ０のドレインおよびＭＰ１とＭＮ１のドレインを接続していたが、ここではそれぞれＭＮ３とＭＮ０のドレインおよびＭＮ１とＭＮ４のドレインを接続している。
従って、この第２代替案において、これまでに説明したように、ＭＰ０とＭＮ５のドレインおよびＭＰ１とＭＮ２のドレインをそれぞれ接続するために、ただ二つのＮ／Ｐシャントが必要である。
従って、この第２代替案において、これまでに説明したように、ＭＰ０とＭＮ５のドレインおよびＭＰ１とＭＮ２のドレインをそれぞれ接続するために、ただ二つのＮ／Ｐシャントが必要である。
このような配置は、二つの垂直導電性トラック３４、３４’が短縮されれば効果的であり、そうでなければ交差接続がトラック６５、６５’で発生するであろう。
これらの交差接続を防止するために、二つの接点３５、３５’がそれぞれトランジスタＭＮ４、ＭＮ３へ垂直方向に近づくように移動される。
これらの交差接続を防止するために、二つの接点３５、３５’がそれぞれトランジスタＭＮ４、ＭＮ３へ垂直方向に近づくように移動される。
図８で見られるように、これら接点３５、３５’はセルのほぼ中間高さに置かれ、またインバータの入力を構成する二つの水平方向ポリシリコン片の部分が垂直方向に伸張されて前記接点３５、３５’に到達している。これら伸張部分はＭＮ０、ＭＰ０およびＭＮ１、ＭＰ１間に垂直方向に延長している。
この二重ポートメモリセルの代替レイアウトを図９および図１０を参照して次に説明する。
この代替レイアウトは、ＳＯＩ型の単一ポートＳＲＡＭメモリセルを開示する仏国特許出願公開第２８４３４８１号明細書の教示に由来し、そして、当該発明によって提供されるＳＲＡＭメモリセルのいくつかの利点を強調している。
仏国特許出願公開第２８４３４８１号明細書に既に開示された要素および特徴は再度説明しないことに注意しなければならない。
この代替レイアウトは、ＳＯＩ型の単一ポートＳＲＡＭメモリセルを開示する仏国特許出願公開第２８４３４８１号明細書の教示に由来し、そして、当該発明によって提供されるＳＲＡＭメモリセルのいくつかの利点を強調している。
仏国特許出願公開第２８４３４８１号明細書に既に開示された要素および特徴は再度説明しないことに注意しなければならない。
図９から分かるように、全トランジスタは同じ方向に向けられており、またメモリセルの中心点に関して対称的に置かれている。
二つの活性領域１００、１００’はこれらのトランジスタ全てを形成することを可能にする。
インバータの二つのＰＭＯＳトランジスタＭＰ０、ＭＰ１は、メモリセルの中心に位置する唯一領域内に従来通りに集められ、また、各サイドで二つのＮＭＯＳ領域によって取り囲まれている。
二つの活性領域１００、１００’はこれらのトランジスタ全てを形成することを可能にする。
インバータの二つのＰＭＯＳトランジスタＭＰ０、ＭＰ１は、メモリセルの中心に位置する唯一領域内に従来通りに集められ、また、各サイドで二つのＮＭＯＳ領域によって取り囲まれている。
ＭＰ０とＭＰ１専用とするただ一つの電圧閾値調整インプラント１０１がある。
四つのＮ／Ｐシャント１０２、１０２’、１０３、１０３’がそれぞれＭＰ０のドレインをＭＮ０のドレインに、ＭＰ０のドレインをＭＮ３のドレインに、ＭＰ１のドレインをＭＮ４のドレインに、また、ＭＮ１のドレインをＭＰ１のドレインに接続している。
四つのＮ／Ｐシャント１０２、１０２’、１０３、１０３’がそれぞれＭＰ０のドレインをＭＮ０のドレインに、ＭＰ０のドレインをＭＮ３のドレインに、ＭＰ１のドレインをＭＮ４のドレインに、また、ＭＮ１のドレインをＭＰ１のドレインに接続している。
ここで注意しなければならないのは、単一ポートＳＲＡＭメモリセルと比較して、付加的ポートＢがインプラント１０１に関してポートＡと対称的であることである。
さらに、この二重ポートＳＲＡＭメモリセル内の全スイッチ・トランジスタが、所与のポートに対して、二つの関連スイッチ・トランジスタが並置されるように配置されている（これは例えばビットラインＢＬａ、ＢＬａ／にそれぞれ対応するＭＮ５とＭＮ４についての場合である）。
従って、仏国特許出願公開第２８４３４８１号明細書のメモリセルと比較して、このレイアウトはいくぶん大きい。
さらに、この二重ポートＳＲＡＭメモリセル内の全スイッチ・トランジスタが、所与のポートに対して、二つの関連スイッチ・トランジスタが並置されるように配置されている（これは例えばビットラインＢＬａ、ＢＬａ／にそれぞれ対応するＭＮ５とＭＮ４についての場合である）。
従って、仏国特許出願公開第２８４３４８１号明細書のメモリセルと比較して、このレイアウトはいくぶん大きい。
二つの導電性トラック１０４、１０４’がそれぞれ、
ＭＰ１とＭＮ１のドレインをＭＮ０とＭＰ０のゲートに、
ＭＰ０とＭＮ０のドレインをＭＮ１とＭＰ１のゲートに接続する。
これら二つの導電性トラック１０４、１０４’の端部領域はそれぞれＭＮ４とＭＮ３のドレイン上方に位置する。
ＭＰ１とＭＮ１のドレインをＭＮ０とＭＰ０のゲートに、
ＭＰ０とＭＮ０のドレインをＭＮ１とＭＰ１のゲートに接続する。
これら二つの導電性トラック１０４、１０４’の端部領域はそれぞれＭＮ４とＭＮ３のドレイン上方に位置する。
二つの平行ワードラインＷＬａとＷＬｂは、図１０に示したように、対をなすアクセス・トランジスタＭＮ４、ＭＮ５およびＭＮ２、ＭＮ３にそれぞれ接続される。
これらワードラインは少なくともレベル２の導電性トラックを使用して製造される。
１よりも大きいか、これと同等のレベルにある二対の平行導電性トラックＢＬａ、ＢＬａ／およびＢＬｂ、ＢＬｂ／が、スイッチ・トランジスタとそれらの各ビットラインとの間に所望の接続を可能にしている。
接点とビアもまたこれらの接続のために提供されることが理解される。
これらワードラインは少なくともレベル２の導電性トラックを使用して製造される。
１よりも大きいか、これと同等のレベルにある二対の平行導電性トラックＢＬａ、ＢＬａ／およびＢＬｂ、ＢＬｂ／が、スイッチ・トランジスタとそれらの各ビットラインとの間に所望の接続を可能にしている。
接点とビアもまたこれらの接続のために提供されることが理解される。
二つの電源導電性トラックＶＣＣとＶＳＳが、ポートＡとＢについてのビットラインにおけるレベルよりも高いレベルかまたはこれと同等のレベルの材料層を使用して形成される。
最後に、電源ＶＳＳに対応する唯一の導電性トラックが、ポートＡとＢについてのビットラインにおけるレベルよりも高いレベルかまたはこれと同等のレベルの材料層を使用して形成される。
最後に、電源ＶＳＳに対応する唯一の導電性トラックが、ポートＡとＢについてのビットラインにおけるレベルよりも高いレベルかまたはこれと同等のレベルの材料層を使用して形成される。
二重ポートＳＲＡＭメモリのこのレイアウトは、特に米国特許第６６０６２７６号によるセルと比較して増大した利点を有している。
まず最初に、よりコンパクトである（図５の実施形態、および次の本発明よりコンパクトではないが）。
非制限例として、１３０ｎｍＳＯＩ技術において、セルの中心でマージされた二つの電圧閾値調整インプラントを有するこの代替レイアウトの表面積は、米国特許第６６０６２７６号に対応するセルについての４．９μｍ2（最高の場合；ほとんど設計規則の違反無し）に対抗して、約４．７μｍ2（最悪の場合；設計規則の違反なし）である。
非制限例として、１３０ｎｍＳＯＩ技術において、セルの中心でマージされた二つの電圧閾値調整インプラントを有するこの代替レイアウトの表面積は、米国特許第６６０６２７６号に対応するセルについての４．９μｍ2（最高の場合；ほとんど設計規則の違反無し）に対抗して、約４．７μｍ2（最悪の場合；設計規則の違反なし）である。
さらに、上述したように、Ｎ／Ｐシャントが第１導電性材料層およびより高い導電性材料層のために利用可能な垂直ルーティング方向を提供する。
換言すれば、このようなセルの設計者は特にＶＣＣ、ＶＳＳおよびポートＡのビットラインを構成する導電性材料層の選択に関してより柔軟性を有している。
換言すれば、このようなセルの設計者は特にＶＣＣ、ＶＳＳおよびポートＡのビットラインを構成する導電性材料層の選択に関してより柔軟性を有している。
さらに、内部データ記憶ノードＳの寄生抵抗および製造歩留まりが大幅に改善される。
セルのコンパクトさに関して図５と図９の比較を次に示す。
最初に思い起こすべきことは、ｄ２がインバータのトランジスタのチャネル間の距離（例えば、図９のＭＰ０およびＭＮ０間）を示し、またｄ１がインバータの一つのＰＭＯＳのチャネルとスイッチ・トランジスタ間の距離（例えば、図９のＭＰ０とＭＮ３間）を示すということである。
これらの距離は、設計規則に基づく他の距離と比較して非常に重要なものであり、また、セル密度についてのクリティカルなパラメータを構成するものであるので、本明細書においてより詳しく検討される。
最初に思い起こすべきことは、ｄ２がインバータのトランジスタのチャネル間の距離（例えば、図９のＭＰ０およびＭＮ０間）を示し、またｄ１がインバータの一つのＰＭＯＳのチャネルとスイッチ・トランジスタ間の距離（例えば、図９のＭＰ０とＭＮ３間）を示すということである。
これらの距離は、設計規則に基づく他の距離と比較して非常に重要なものであり、また、セル密度についてのクリティカルなパラメータを構成するものであるので、本明細書においてより詳しく検討される。
図９から分かるように、セルの幅は大きい基本距離ｄ１とｄ２（基本距離は技術上の設計規則に関連した距離として理解されなければならない）の和をとりわけ含む。
図５においては、本発明に係るセルはただ一つの基本距離ｄ２を含む幅を有している。
従って、このセルは図９で提案されたものよりも狭く作ることができる。
図５においては、本発明に係るセルはただ一つの基本距離ｄ２を含む幅を有している。
従って、このセルは図９で提案されたものよりも狭く作ることができる。
このような利点はインバータのＰＭＯＳトランジスタの配置のおかげで達成され、より詳しく説明すると、それらの近傍にあるのものは、距離ｄ２にスイッチ・トランジスタか、同じ電圧閾値調整インプラントを共有する隣接セルのＰＭＯＳトランジスタのいずれかであるので、このような利点が達成される。
これとは逆に、図９においては、インバータのＰＭＯＳトランジスタがセルの中心に置かれるので、これらの近傍にはＮＭOＳトランジスタがくることが必至であり、二つの大きい基本距離ｄ１およびｄ２、より正確にはｄ１＋ｄ２が存在することが必要になる。
セルの高さに関しては、セル内部に配置され、かつ、垂直方向に配列された接点の数によって主として決定される。
図５および図９から分かるように、この数はセルのレイアウトがどうであろうとも等しい（例えば、図５において二つの接点３５と３６があり、また、図９において二つの接点１０６と１０７がある）。
図５および図９から分かるように、この数はセルのレイアウトがどうであろうとも等しい（例えば、図５において二つの接点３５と３６があり、また、図９において二つの接点１０６と１０７がある）。
本発明の多くの他の変形例、修正例および改良がこの開示の一部となるよう意図されており、また本発明の範囲内であることを意図されていることが理解されよう。
詳しく説明すると、本発明は内部データ記憶ノード（一般にＢＬおよびＢＬ／）にキャパシタ、例えば金属キャパシタを簡単な方法で付加することができる。
詳しく説明すると、本発明は内部データ記憶ノード（一般にＢＬおよびＢＬ／）にキャパシタ、例えば金属キャパシタを簡単な方法で付加することができる。
このようなＳＲＡＭセルのさらなる利点は、ソフトエラーに関係するロバスト性が表面積を増大させずに大きくなるという事実にある。
本発明はこのような利点を容易に提供できる。これは、導電性レベル−１金属層の使用が非常に限定され、それゆえたくさんの構成柔軟性をもたせることができるからである。
例えば、キャパシタをレベル２より上位のまたは２と同等のレベルの金属層で容易に作ることができる。
本発明はこのような利点を容易に提供できる。これは、導電性レベル−１金属層の使用が非常に限定され、それゆえたくさんの構成柔軟性をもたせることができるからである。
例えば、キャパシタをレベル２より上位のまたは２と同等のレベルの金属層で容易に作ることができる。
本発明はまた、単一ポート、３−ポート、または、より一般的に複数ポートＳＲＡＭメモリセルに効果的に適用することができる。
さらに、ＮＭＯＳスイッチ・トランジスタ（タイプＮのメモリ）を有するＳＲＡＭメモリセルを参照したこれまでの説明はＰＭＯＳスイッチ・トランジスタ（タイプＰのメモリ）を有するＳＲＡＭメモリセルに対して適用できることは明白であることが理解される。
このような適用の指示例として、このようなメモリセルの二つの対向端部領域に、その中心にではなく、配置されなければならないトランジスタは、インバータのＮＭＯＳトランジスタである。
このような適用の指示例として、このようなメモリセルの二つの対向端部領域に、その中心にではなく、配置されなければならないトランジスタは、インバータのＮＭＯＳトランジスタである。
３ Ｎ−ウェル・インプラント
４ 電圧閾値調整インプラント
１０、１１ Ｎ／Ｐシャント
２０、２１ 電圧閾値調整インプラント
２２、２３ 活性領域
２４、２４’、２５、２５’、２６、２６’ 垂直部分
２７、２７’ 水平部分
２８、２８’、２９ Ｎ／Ｐシャント
３０、３０’、３１、３１’ 水平シリコン片
３４、３４’ 垂直金属トラック
３５、３５’、３６、３６’ 接点
３７、３７’ ビア
３８、３８’、３９、３９’ 接点
６０、６０’、６１、６１’ 接点
６２、６３、６５、６５’ 水平導電性トラック
６４、６４’ 活性領域
６５０、６５１、６５２、６５３ 接点
１００、１００’ 活性領域
１０１ 電圧閾値調整インプラント
１０２、１０２’、１０３、１０３’ Ｎ／Ｐシャント
１０４、１０４’ 導電性トラック
１０６、１０７ 接点
４ 電圧閾値調整インプラント
１０、１１ Ｎ／Ｐシャント
２０、２１ 電圧閾値調整インプラント
２２、２３ 活性領域
２４、２４’、２５、２５’、２６、２６’ 垂直部分
２７、２７’ 水平部分
２８、２８’、２９ Ｎ／Ｐシャント
３０、３０’、３１、３１’ 水平シリコン片
３４、３４’ 垂直金属トラック
３５、３５’、３６、３６’ 接点
３７、３７’ ビア
３８、３８’、３９、３９’ 接点
６０、６０’、６１、６１’ 接点
６２、６３、６５、６５’ 水平導電性トラック
６４、６４’ 活性領域
６５０、６５１、６５２、６５３ 接点
１００、１００’ 活性領域
１０１ 電圧閾値調整インプラント
１０２、１０２’、１０３、１０３’ Ｎ／Ｐシャント
１０４、１０４’ 導電性トラック
１０６、１０７ 接点
Claims (8)
- 二つのインバータと複数のスイッチを備えたＳＲＡＭメモリセルであって、ＳＲＡＭセルがＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術において製造され、インバータの入力が第１対のビットライン（ＢＬａ、ＢＬａ／）に第１ワードライン（ＷＬａ）によって制御される第１対のスイッチを介して接続されており、また、第２対のビットライン（ＢＬｂ、ＢＬｂ／）に第２ワードライン（ＷＬｂ）によって制御される第２対のスイッチを介して接続されており、各インバータが第１導電性タイプの第１トランジスタ（ＭＮ０、ＭＮ１）と第２導電性タイプの第２トランジスタ（ＭＰ０、ＭＰ１）を備え、そして、前記第１対のスイッチにおける各スイッチが第１導電性タイプの第３トランジスタ（ＭＮ４、ＭＮ５）を備え、また前記第２対のスイッチにおける各スイッチが第１導電性タイプの第４トランジスタ（ＭＮ２、ＭＮ３）を備えるＳＲＡＭメモリセルであって、インバータにおける第２導電性タイプの二つのトランジスタ（ＭＰ０、ＭＰ１）がメモリセルの二つの対向端部領域にそれぞれ配置されており、
その全体的な形状がコーナーを備えており、インバータの第２導電性タイプの二つのトランジスタ（ＭＰ０、ＭＰ１）が二つの対向コーナーに配置されており、
セル形状が長方形であり、またインバータの第２導電性タイプの二つのトランジスタ（ＭＰ０、ＭＰ１）が対角線上に配置されており、
各インバータのトランジスタと前記の当該各インバータの入力に接続されたスイッチ・トランジスタが唯一の活性領域でつくられていることを特徴とする、ＳＲＡＭメモリセル。 - 導電性タイプが電圧閾値調整インプラント（２０、２１）でセットされ、また、インバータにおける第２導電性タイプの二つのトランジスタ（ＭＰ０、ＭＰ１）のインプラントが空間的に分離されていることを特徴とする、請求項１に記載のＳＲＡＭメモリセル。
- セル内の全トランジスタのゲート（３０、３１、３０’、３１’）が、同じ方向に沿って配列されていることを特徴とする、請求項１又は２に記載のＳＲＡＭメモリセル。
- インバータの第２導電性タイプの各第２トランジスタが、前記方向に沿って、第１導電性タイプのただ一つの隣接トランジスタをその近傍に有するように配置されていることを特徴とする、請求項３に記載のＳＲＡＭメモリセル。
- 第１導電性タイプの前記隣接トランジスタが、インバータの一つの第１トランジスタを構成することを特徴とする、請求項４に記載のＳＲＡＭメモリセル。
- インバータの入力をスイッチにそれぞれ接続する、二つの第１レベルの導電性トラックと、二対の接点とを備えており、
前記二対の接点のうちの一対の接点のうちの一方の接点がインバータの入力に接続されたものであり、他方の接点がスイッチに接続されたものであり、
前記第１レベルの導電性トラックは、一方の接点と他方の接点とを接続するものであることを特徴とする、請求項１から５のいずれか一つに記載のＳＲＡＭメモリセル。 - ＳＯＩ基板内に作られていることを特徴とする、請求項１から６のいずれか一つに記載のＳＲＡＭメモリセル。
- 請求項１から７のいずれか一つに記載の複数のＳＲＡＭメモリセルを備える、ＳＲＡＭメモリ。
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