JP4005468B2 - メモリセルの配置方法及び半導体記憶装置 - Google Patents

メモリセルの配置方法及び半導体記憶装置 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、メモリセルの配置方法及び半導体記憶装置に関する。
半導体記憶装置ではメモリセルをアレイ状に配置することによってメモリセルアレイが形成されている。近年では、トランジスタの微細化がますます進み、配線パターン等の制約によってレイアウトパターンに対する自由度が小さくなってきていることから、それらを考慮してメモリセルの配置を行う必要がある。
【０００２】
【従来の技術】
図１１は、従来のメモリセルの配置方法を示すレイアウト図である。
メモリセルアレイ７１は、アレイ配置された複数（図では例えば８つのみ示す）のメモリセル７２ａ，７２ｂを含み、これらのメモリセル７２ａ，７２ｂは互いに対となる相補なビット線（本例では、ビット線BLA とＸビット線XBLA、ビット線BLB とＸビット線XBLB）と接続される。
【０００３】
従来、このようなメモリセルアレイ７１は、ビット線と直交する軸（図中、Ｘ軸）で互いに反転（図中、英字「Ｆ」を反転表示して示す）された偶数個（例えば２個）のメモリセル７２ａ，７２ｂを１配置単位として構成されるメモリセルユニット７２をアレイ配置することによって形成される。
【０００４】
ところで、近年では、トランジスタの微細化に伴い、メモリセル７２ａ，７２ｂ自体の面積も縮小されていることから、例えばトランジスタのバックゲートと接続されるコンタクト等を各メモリセル７２ａ，７２ｂ内に配置（図１１参照）することが難しくなってきている。
【０００５】
そこで、この問題を解消する手段として、例えば特許文献１に記載された方法などが提案されている。すなわち、図１２に示すように、ビット線方向に沿ってメモリセル７２ａ，７２ｂの互いに隣接しない領域（以下、非隣接領域）７３を所定個のメモリセル毎に１つずつ設け（本例では８セルに対して１つ）、その非隣接領域７３に上記バックゲート等のための配置を行うようにしている。
【０００６】
【特許文献１】
特開平８−２７４２７１号公報
【０００７】
【発明が解決しようとする課題】
ところで、上記した従来の配置方法では、図１２に示すように非隣接領域７３を介してメモリセル７２ａ，７２ｂの配置を行う場合、互いに対となる相補なビット線（ビット線BLA とＸビット線XBLA、ビット線BLB とＸビット線XBLB）にそれぞれ設けられる各ビット線コンタクトの数が相違する。
【０００８】
例えば、図１２において、ビット線BLA ，BLB に設けられるビット線コンタクトの数は６個であるのに対し、Ｘビット線XBLA，XBLBに設けられるビット線コンタクトの数は４個となる。これら互いのビット線の間で生じるビット線コンタクトの数の差は、メモリセルアレイ７１内に設けられる非隣接領域７３の数に比例して大きくなる。
【０００９】
このように、互いのビット線の間でビット線コンタクトの数に差が生じると、一方のビット線（本例ではＸビット線XBLA，XBLB）に対して接続されるトランジスタのソース・ドレイン容量及び配線負荷が、他方のビット線（本例ではビット線BLA ，BLB ）に対するそれらよりも大きくなる。その結果、図１３に示すように、ビット線BLA ，BLB に対して負荷が大きいＸビット線XBLA，XBLBではビット線振幅が十分に得られなくなり、データ読み出し時におけるアクセス時間が長くなるという問題があった。ちなみに、こうした問題はデータ書き込み時においても同様に生じる。このため、従来では、読み出し動作及び書き込み動作を安定して行うことができなかった。
【００１０】
本発明は上記問題点を解決するためになされたものであって、その目的は読み出し時及び書き込み時の動作を安定させることのできるメモリセルの配置方法及び半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、請求項１，２，１０に記載の発明によれば、少なくとも一対のビット線と接続される複数のメモリセルを該ビット線に沿って配置する際、ビット線方向に互いに隣接させて配置するメモリセルについてはビット線と直交する軸を対称軸として各メモリセルを交互に反転させて配置し、ビット線方向に互いに隣接させずに非隣接領域を隔てて配置するメモリセルについてはその非隣接領域を隔てた前後のメモリセルを、前記ビット線と直交する軸を対称軸として反転せず、平行移動して配置した。この方法では、対となる互いのビット線にそれぞれ設けられるビット線コンタクトの数（又はそれに接続されるトランジスタのソース・ドレインの数）が略等しくなるため、それら互いのビット線の間で生じるトランジスタのソース・ドレイン容量及び配線負荷を略等しくできる。従って、読み出し時及び書き込み時の動作を安定させることができる。
【００１２】
また、請求項２に記載の発明によれば、メモリセルの配置は、前記ビット線と直交する軸を対称軸として偶数個のメモリセルが交互に反転して隣接配置されてなる第１のメモリセルユニットと、前記ビット線と直交する軸を対称軸として偶数個のメモリセルが交互に反転して隣接配置されてなる第２のメモリセルユニットと、を使用して行われる。このとき、第１のメモリセルユニットを用いて形成する第１のメモリセルアレイと第２のメモリセルユニットを用いて形成する第２のメモリセルアレイとをビット線方向に設けられる非隣接領域を隔てて交互に配置するとともに、前記第１，第２のメモリセルユニットのメモリセルのうち、前記非隣接領域に隣接するメモリセルについては、前記ビット線と直交する軸を対称軸として反転せず、平行移動して配置し、前記少なくとも一対のビット線にそれぞれ設けられるビット線コンタクトの数を略等しくした。このような第１及び第２のメモリセルユニットを配置単位としてメモリセルアレイの配置を行うことで、半導体記憶装置のレイアウト設計を効率良く行うことができる。
【００１３】
請求項３に記載の発明によれば、前記一対のビット線は、互いに相補な第１ビット線と第２ビット線とからなるものであり、第１のメモリセルユニットは少なくとも第２ビット線を共有可能とし、また、第２のメモリセルユニットは少なくとも第１ビット線を共有可能とするように隣接配置されて構成されている。
【００１４】
請求項４に記載の発明によれば、前記第１及び第２のメモリセルアレイはビット線方向にそれぞれ同じ数で形成されている。この場合、対となるビット線にそれぞれ設けられるビット線コンタクトの数を互いに等しくすることができる。
【００１５】
請求項５に記載の発明によれば、前記第１及び第２のメモリセルアレイはビット線方向にそれぞれ異なる数で形成されている。この場合、対となるビット線にそれぞれ設けられるビット線コンタクトの数は１個差で異なる。換言すれば、対となる互いのビット線に設けられるビット線コンタクトの差を最大でも１個とすることができる。
【００１６】
請求項６に記載の発明によれば、前記非隣接領域はビット線方向に沿って配置される複数個のメモリセルに対して１領域ずつ設けられるものであり、それらの各非隣接領域には、それぞれ対応する前記複数個のメモリセルに含まれるトランジスタのバックゲートと接続されるコンタクトが配置されるようにした。
【００１７】
請求項７に記載の発明によれば、前記ビット線に対して設けられるビット線コンタクトと接続されるトランジスタのソース・ドレインを、ビット線方向に隣接する互いのメモリセル間で共有するようにした。これにより、メモリセルの配置面積を小さくすることができる。
【００１８】
請求項８に記載の発明によれば、前記ビット線に対して設けられるビット線コンタクトを、ビット線方向に隣接する互いのメモリセル間で共有するようにした。これにより、メモリセルの配置面積を小さくすることができる。
【００１９】
請求項９に記載の発明のように、本発明はＳＲＡＭメモリセルの配置を行う際において特に有用な配置方法とすることができる。
【００２０】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図７に従って説明する。
【００２１】
図１は、本実施形態の配置方法を適用したメモリセルのレイアウト図である。この半導体記憶装置のメモリセルアレイ１１は、第１のメモリセルユニット（以下、第１のセルユニット）１２を用いて形成される第１のメモリセルアレイ１３と、第２のメモリセルユニット（以下、第２のセルユニット）１４を用いて形成される第２のメモリセルアレイ１５とを含む。
【００２２】
第１のセルユニット１２は、偶数個（例えば２個）のメモリセル１６ａ，１６ｂを１配置単位として構成されている。メモリセル１６ａ，１６ｂは、互いに相補な二対のビット線（本実施形態では、第１ビット線としてのビット線BLA ，BLB と、それらに相補な第２ビット線としてのＸビット線XBLA，XBLB）と接続されている。そして、第１のセルユニット１２は、上記各ビット線と直交する軸（図中、Ｘ軸）を対称軸として線対称となるそれらのメモリセル１６ａ，１６ｂ（図中、「Ｆ」を反転表示して示す）が隣接配置されて構成されている。
【００２３】
このような第１のセルユニット１２は、上記各ビット線と直交する軸に平行な各メモリセル１６ａ，１６ｂの第１の辺を両端の辺として有する。ここで、本実施形態において、メモリセル１６ａ，１６ｂの第１の辺とは、隣接するメモリセル１６ａ，１６ｂ間で第１ビット線（ビット線BLA ，BLB ）を共有可能とする辺である。
【００２４】
この第１のセルユニット１２をビット線方向にアレイ配置して形成する第１のメモリセルアレイ１３では、結果として、互いに反転した形状を持つメモリセル１６ａ，１６ｂがビット線方向に隣接して配置されることとなる。これにより、隣接する互いのメモリセル１６ａ，１６ｂ間で各ビット線に対してそれぞれ設けられるビット線コンタクト及びそれらに接続されるトランジスタのソース・ドレイン（図１では省略）を共有することができる。
【００２５】
第２のセルユニット１４は、前記同様、偶数個（例えば２個）のメモリセル１６ｃ，１６ｄを１配置単位として構成され、各メモリセル１６ｃ，１６ｄは、互いに相補な二対のビット線（第１ビット線（ビット線BLA ，BLB ）と、第２ビット線（Ｘビット線XBLA，XBLB））と接続されている。そして、第２のセルユニット１４は、上記各ビット線と直交する軸（図中、Ｘ軸）を対称軸として線対称となるそれらのメモリセル１６ｃ，１６ｄ（図中、「Ｆ」を反転表示して示す）が隣接配置されて構成されている。
【００２６】
このような第２のセルユニット１４は、上記各ビット線と直交する軸に平行な各メモリセル１６ｃ，１６ｄの第２の辺を両端の辺として有する。ここで、本実施形態において、メモリセル１６ｃ，１６ｄの第２の辺とは、隣接するメモリセル１６ｃ，１６ｄ間で第２ビット線（Ｘビット線XBLA，XBLB）を共有可能とする辺である。
【００２７】
すなわち、換言すれば、この第２のセルユニット１４は、第１のセルユニット１２を構成するメモリセル１６ａ，１６ｂのそれぞれを各ビット線と直交する軸で反転させた形状を持つメモリセル１６ｃ，１６ｄを隣接配置することによって構成されている。
【００２８】
この第２のセルユニット１４をビット線方向にアレイ配置して形成する第２のメモリセルアレイ１５では、結果として、互いに反転した形状を持つメモリセル１６ｃ，１６ｄがビット線方向に配置されることとなる。これにより、隣接する互いのメモリセル１６ｃ，１６ｄ間で各ビット線に対してそれぞれ設けられるビット線コンタクト及びそれらに接続されるトランジスタのソース・ドレイン（図１では省略）を共有することができる。
【００２９】
こうして形成される第１のメモリセルアレイ１３と第２のメモリセルアレイ１５とは、ビット線方向に各メモリセルが隣接しない領域（以下、非隣接領域）１７を隔てて交互に形成され、該非隣接領域１７にはトランジスタのバックゲートと接続されるコンタクトが配置される。尚、この非隣接領域１７は前記ビット線方向に沿って配置される複数個のメモリセルに対して１領域ずつ（図１ではビット線方向の８つのメモリセルに対して１つ）形成される。
【００３０】
次に、第１及び第２のセルユニット１２，１４について詳述する。
図２（ａ）は、第１のセルユニット１２を示すレイアウト図である。
第１のセルユニット１２は、該ユニット１２内にて隣接する互いのメモリセル１６ａ，１６ｂ間で、第２ビット線（Ｘビット線XBLA，XBLB）に設けられるビット線コンタクト２１ａ，２１ｂを共有する。また、この第１のセルユニット１２は、同じ構成を持つ他の第１のセルユニット１２との間（具体的には隣接するメモリセル１６ａ，１６ｂ間）で、第１ビット線（ビット線BLA ，BLB ）に設けられるビット線コンタクト２２ａ，２３ａ，２２ｂ，２３ｂを共有する。
【００３１】
図２（ｂ）は、第１のセルユニット１２の回路図である。
第１のセルユニット１２を構成するメモリセル１６ａ，１６ｂは、例えば８トランジスタ型のＳＲＡＭ(Static Random Access Memory) メモリセルであって、データ保持回路として機能する４つのトランジスタとアクセス用のスイッチ回路として機能する４つのトランジスタとからなる。そして、同図に示すように、各Ｘビット線XBLA，XBLBには、共通のビット線コンタクト２１ａ，２１ｂを介して両メモリセル１６ａ，１６ｂ内におけるトランジスタのソース・ドレインがそれぞれ接続される。
【００３２】
図３（ａ）は、第２のセルユニット１４を示すレイアウト図である。
第２のセルユニット１４は、該ユニット１４内にて隣接する互いのメモリセル１６ｃ，１６ｄ間で、第１ビット線（ビット線BLA ，BLB ）に設けられるビット線コンタクト３１ａ，３１ｂを共有する。また、この第２のセルユニット１４は、同じ構成を持つ他の第２のセルユニット１４との間（具体的には隣接するメモリセル１６ｃ，１６ｄ間）で、第２ビット線（Ｘビット線XBLA，XBLB）に設けられるビット線コンタクト３２ａ，３３ａ，３２ｂ，３３ｂを共有する。
【００３３】
図３（ｂ）は、第２のセルユニット１４の回路図である。
第２のセルユニット１４を構成するメモリセル１６ｃ，１６ｄは、前記と同様、８トランジスタ型のＳＲＡＭメモリセルであって、データ保持回路として機能する４つのトランジスタとアクセス用のスイッチ回路として機能する４つのトランジスタとからなる。そして、同図に示すように、各ビット線BLA ，BLB には、共通のビット線コンタクト３１ａ，３１ｂを介して両メモリセル１６ｃ，１６ｄ内におけるトランジスタのソース・ドレインがそれぞれ接続される。
【００３４】
本実施形態では、このような構成を持つ第１及び第２のセルユニット１２，１４を用いて、図１に示すように、メモリセルアレイ１１を形成する。詳しくは、まず、第１のセルユニット１２をアレイ配置して第１のメモリセルアレイ１３を形成する。その後、トランジスタのバックゲート配置用に設けた非隣接領域１７を介して、第２のセルユニット１４をアレイ配置して第２のメモリセルアレイ１５を形成する。
【００３５】
すなわち、非隣接領域１７を介してメモリセルを配置する場合には、該非隣接領域１７を隔てた前後のメモリセル（図１ではメモリセル１６ｂとメモリセル１６ｃ）を互いに反転させないようにして配置する。
【００３６】
こうして形成されたメモリセルアレイ１１では、それぞれ対となる互いのビット線（ビット線BLA とＸビット線XBLA、ビット線BLB とＸビット線XBLB）に対して設けられるビット線コンタクトの数が略等しくなる（図１ではそれぞれ５個ずつで等しくなる）。これにより、ビット線BLA とＸビット線XBLAの間、ビット線BLB とＸビット線XBLBの間で、それらの各ビット線コンタクトに接続されるトランジスタのソース・ドレイン容量及び配線負荷を略等しくすることができる。
【００３７】
図４は、図１のレイアウトにおけるバルク構造を示す説明図である。
上記したように、メモリセルアレイ１１において、メモリセル１６ａ，１６ｂ間、メモリセル１６ｃ，１６ｄ間では、それぞれ対となる互いのビット線（ビット線BLA とＸビット線XBLA、ビット線BLB とＸビット線XBLB）のビット線コンタクト及びそれらに接続されるトランジスタのソース・ドレインが共有される。
【００３８】
そして、それらの各メモリセル間で共有するソース・ドレインに設けられるコンタクト（ソース・ドレインコンタクト）は、図５に示すように、各メモリセル間で共有するビット線コンタクトと多数の配線層（図は２層）を介して相互に接続される。このように、隣接する互いのメモリセル間でビット線コンタクト及びソース・ドレインを共有することで、各メモリセル１６ａ〜１６ｄの配置面積を小さくすることができる。
【００３９】
図６は、本実施形態の配置方法を適用した半導体記憶装置の読み出し動作を示す波形図である。
上記したように、本実施形態では、それぞれ対となる互いのビット線（ビット線BLA とＸビット線XBLA、ビット線BLB とＸビット線XBLB）に設けられるビット線コンタクトの数を略等しくできることにより、それらに対する負荷（ソース・ドレイン容量及び配線負荷等）を略等しくすることができる。
【００４０】
これにより、図６に示すように、ビット線BLA ，BLB 及びＸビット線XBLA，XBLBから読み出される読み出し信号の振幅（ビット線振幅）を略等しくすることができる。その結果、ビット線BLA ，BLB 及びＸビット線XBLA，XBLBからデータを読み出す際のアクセス時間（図中、Ｔ１，Ｔ２間、Ｔ３，Ｔ４間）を略等しくすることができる。また、ここでは図示しないが、本実施形態では、書き込み時のアクセス時間も同様にして改善することができる。
【００４１】
尚、本実施形態において、上記した第１及び第２のセルユニット１２，１４を用いて行うメモリセルの配置（レイアウト設計）は、図７に示すように、一般的なＣＡＤ(Computer Aided Design) 装置からなるコンピュータシステムを用いて行われる。
【００４２】
コンピュータシステム４１は、中央処理装置（以下、ＣＰＵ）４２、メモリ４３、記憶装置４４、表示装置４５、入力装置４６及びドライブ装置４７を備え、それらはバス４８を介して相互に接続されている。
【００４３】
ＣＰＵ４２は、メモリ４３を利用してプログラムを実行し、半導体記憶装置のレイアウト設計に必要な処理を実現する。このメモリ４３としては、通常、キャッシュ・メモリ，システム・メモリ及びディスプレイ・メモリ等を含む。
【００４４】
表示装置４５は、レイアウト表示、パラメータ入力画面等の表示に用いられ、これには通常、ＣＲＴ，ＬＣＤ，ＰＤＰ等が用いられる。入力装置４６は、ユーザからの要求や指示、パラメータの入力に用いられ、これにはキーボード及びマウス装置等が用いられる。
【００４５】
記憶装置４４は、通常、磁気ディスク装置，光ディスク装置，光磁気ディスク装置等を含む。この記憶装置４４には、本実施形態におけるレイアウト設計処理を実現するためのプログラムデータ（以下、プログラム）及び上記第１及び第２のセルユニット１２，１４等のセルデータをライブラリ登録した各種のデータファイル（以下、ファイル）が格納される。ＣＰＵ４２は、入力装置４６による指示に応答してプログラムや各種ファイルに格納されるデータを適宜メモリ４３へ転送し、それを逐次実行する。尚、記憶装置４４は、データベースとしても使用される。
【００４６】
ＣＰＵ４２が実行するプログラムは、記録媒体４９にて提供される。ドライブ装置４７は、記録媒体４９を駆動し、その記憶内容にアクセスする。ＣＰＵ４２は、ドライブ装置４７を介して記録媒体４９からプログラムを読み出し、それを記憶装置４４にインストールする。
【００４７】
記録媒体４９としては、メモリカード，フレキシブルディスク，光ディスク(CD-ROM,DVD-ROM,… )，光磁気ディスク(MO,MD,…)等、任意の記録媒体を使用することができる。この記録媒体４９に上述のプログラムを格納しておき、必要に応じて、メモリ４３にロードして使用することもできる。尚、記録媒体４９には、通信媒体を介してアップロード又はダウンロードされたプログラムを記録した媒体、ディスク装置を含む。
【００４８】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）半導体記憶装置のメモリセルアレイ１１は、第１のセルユニット１２により第１のメモリセルアレイ１３が形成された後、バックゲート配置用に設けた非隣接領域１７を隔てて、第２のセルユニット１４により第２のメモリセルアレイ１５が形成される。このように、非隣接領域１７を隔てた前後のメモリセル（メモリセル１６ｂとメモリセル１６ｃ）を互いに反転させないように配置することで、それぞれ対となる互いのビット線（ビット線BLA とＸビット線XBLA、ビット線BLB とＸビット線XBLB）に設けられるビット線コンタクトの数を略等しくできる。その結果、各ビット線の間で生じるソース・ドレイン容量及び配線負荷を略等しくできるため、読み出し時及び書き込み時のアクセス時間を略等しくすることができる。
【００４９】
（２）本実施形態において、互いに隣接配置されるメモリセル１６ａ，１６ｂ間、メモリセル１６ｃ，１６ｄ間では、ビット線コンタクト及びそれに接続されるトランスジスタのソース・ドレインをそれぞれ共有するようにした。これにより、各メモリセル１６ａ〜１６ｄの配置面積を小さくすることができる。
【００５０】
（３）本実施形態では、２個のメモリセル１６ａ，１６ｂからなる第１のセルユニット１２及び２個のメモリセル１６ｃ，１６ｄからなる第２のセルユニット１４をそれぞれ１配置単位として配置を行うため、レイアウト設計を効率良く行うことができる。
【００５１】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図８に従って説明する。
図８は、第二実施形態の配置方法を適用したメモリセルのバルク構造を示す説明図である。尚、本実施形態では、上記第１及び第２のメモリセルアレイ１３，１５内にて隣接する互いのメモリセル間で、ビット線コンタクトを共有しない場合（ソース・ドレインは共有する）の例を示すものであり、第一実施形態と同様な構成部分については同一符号を付して説明する。
【００５２】
図８に示すように、半導体記憶装置のメモリセルアレイ５１は、第１のセルユニット５２をアレイ配置して形成される第１のメモリセルアレイ５３と、非隣接領域５７を介して、第２のセルユニット５４をアレイ配置して形成される第２のメモリセルアレイ５５とを含む。
【００５３】
第１のセルユニット５２は、各ビット線と直交する軸を対称軸として線対称となるメモリセル５６ａ，５６ｂ（図中、「Ｆ」を反転表示して示す）が隣接配置されて構成されている。この第１のセルユニット５２をビット線方向にアレイ配置して形成される第１のメモリセルアレイ５３において、隣接する互いのメモリセル５６ａ，５６ｂ間ではトランジスタのソース・ドレインのみが共有され、ビット線コンタクトは共有されない。
【００５４】
第２のセルユニット５４は、各ビット線と直交する軸を対称軸として線対称となるメモリセル５６ｃ，５６ｄ（図中、「Ｆ」を反転表示して示す）が隣接配置されて構成されている。尚、第２のセルユニット５４は、上記第１のセルユニット５２を構成するメモリセル５６ａ，５６ｂのそれぞれを各ビット線と直交する軸で反転させた形状を持つメモリセル５６ｃ，５６ｄを隣接配置することによって構成されている。この第２のセルユニット５４をビット線方向にアレイ配置して形成される第２のメモリセルアレイ５５において、隣接する互いのメモリセル５６ｃ，５６ｄ間ではトランジスタのソース・ドレインのみが共有され、ビット線コンタクトは共有されない。
【００５５】
このような第１及び第２のセルユニット５２，５４を用いて形成されるメモリセルアレイ５１では、それぞれ対となる互いのビット線（ビット線BLA とＸビット線XBLA、ビット線BLB とＸビット線XBLB）の間で、それらのビット線コンタクトに接続されるソース・ドレインの数を略等しくできる。尚、本実施形態では、図８に示すようにそれぞれ５個所ずつで等しくなる。従って、第一実施形態と同様、ビット線BLA とＸビット線XBLAの間、ビット線BLB とＸビット線XBLBの間でソース・ドレイン容量及び配線負荷を略等しくすることができるため、それら互いのビット線に対するアクセス時間を略等しくできる。
【００５６】
尚、上記各実施形態は、以下の態様で実施してもよい。
・第一実施形態では、第１及び第２のセルユニット１２，１４をそれぞれ１配置単位としてメモリセルの配置を行うようにしたが、必ずしも複数のメモリセルをまとめて配置する必要はない。すなわち、メモリセルアレイ１１は、隣接して配置される各メモリセルについては交互に反転して配置され、非隣接領域１７を介してその前後に配置されるメモリセルについてはそれらを互いに反転させないようにして配置されていればよい。従って、メモリセルを１個ずつ配置するようにしてもよい。尚、以上のことは、第二実施形態でも同様にして言える。
【００５７】
・第一実施形態では、第１及び第２のセルユニット１２，１４はそれぞれ２個のメモリセルから構成されるが、２個に限定されるものではなく４個以上の偶数個から構成されてもよい。例えば、第１のセルユニット１２としては、メモリセル１６ａとメモリセル１６ｂとを用いてそれらを交互に隣接配置した４個のメモリセルで構成し、第２のセルユニット１４としては、メモリセル１６ｃとメモリセル１６ｄとを用いてそれらを交互に隣接配置した４個のメモリセルで構成してもよい。
【００５８】
・第二実施形態では、隣接する互いのメモリセル間でソース・ドレインを共有したが、必ずしも共有する必要はない。すなわち、図９に示すように、メモリセル５６ａ，５６ｂ間、メモリセル５６ｃ，５６ｄ間でソース・ドレインを分離するようにしてもよい。この場合にも、それぞれ対となる互いのビット線（ビット線BLA とＸビット線XBLA、ビット線BLB とＸビット線XBLB）の間で負荷の差を略等しくすることができる。
【００５９】
・第一実施形態において、図１では、非隣接領域１７を介して形成する第１及び第２のメモリセルアレイ１３，１５をそれぞれ１つずつ示すが、言うまでもなく、実際には複数の第１及び第２のメモリセルアレイ１３，１５が複数の非隣接領域１７を介して交互に形成される。その際、第１及び第２のメモリセルアレイ１３，１５がビット線方向にそれぞれ同数形成される場合には、それぞれ対となる互いのビット線（ビット線BLA とＸビット線XBLA，ビット線BLB とＸビット線XBLB）に設けられるビット線コンタクトの数は等しくなる。一方、第１及び第２のメモリセルアレイ１３，１５がビット線方向にそれぞれ異なる数で形成される場合には、それぞれ対となる互いのビット線に設けられるビット線コンタクトの数は１個差で異なる。例えば、図１において、第２のメモリセルアレイ１５を形成した後、非隣接領域１７を介してさらに第１のメモリセルアレイ１３を形成した場合、Ｘビット線XBLA，XBLBに設けられるビット線コンタクトの数に対してビット線BLA ，BLB に設けられるビット線コンタクトの数は１個多くなる。しかしながら、こうした配置方法では、互いのビット線の間でビット線コンタクトの差を最大でも１個とすることができるため、それらで生じる負荷を実質的にほぼ等しくすることができる。尚、以上のことは、第二実施形態においても同様にして言える。
【００６０】
・第一及び第二実施形態では、互いに対となる相補なビット線を二対（ビット線BLA とＸビット線XBLA、ビット線BLB とＸビット線XBLB）有する場合について説明したが、一対のみ有するメモリセルに適用してもよい。
【００６１】
・第一及び第二実施形態では、８トランジスタ型のＳＲＡＭメモリセルの配置を行う場合について説明したが、メモリセルとしては、必ずしもこのセル形態のみに限定されるものではない。
【００６２】
・第一及び第二実施形態では、ＳＲＡＭメモリセルの配置を行う場合について説明したが、ＤＲＡＭメモリセルの配置を行う場合に適用してもよい。即ち、図１０に示すように、通常、ＤＲＡＭメモリセルにおいて、ビット線BLと接続されるメモリセルには、リファレンスとして使用するＸビット線XBL と接続されるメモリセルが隣接配置され、それら２個（２ビット）のメモリセルを１配置単位（各実施形態でいうセルユニット）として配置が行われる。その際、各セルユニットは、ビット線と直交する軸で反転された状態で配置される。このため、こうしたＤＲＡＭメモリセルの配置を行う際においても、各実施形態の配置方法を適用することで上記した効果と同様な効果を奏することができる。
【００６３】
上記各実施形態の特徴をまとめると以下のようになる。
（付記１） 少なくとも一対のビット線と接続される複数のメモリセルを該ビット線に沿ってアレイ状に配置するメモリセルの配置方法において、
前記ビット線方向に互いに隣接させて配置するメモリセルについては前記ビット線と直交する軸を対称軸として各メモリセルを交互に反転させて配置し、前記ビット線方向に互いに隣接させずに非隣接領域を隔てて配置するメモリセルについては該非隣接領域を隔てた前後のメモリセルを互いに反転させずに配置する、ことを特徴とするメモリセルの配置方法。
（付記２） 少なくとも一対のビット線と接続される複数のメモリセルを該ビット線に沿ってアレイ状に配置するメモリセルの配置方法において、
前記ビット線と直交する軸を対称軸として偶数個のメモリセルが交互に反転して隣接配置され、前記ビット線と直交する軸に平行するメモリセルの第１の辺を両端の辺として有する第１のメモリセルユニットと、
前記ビット線と直交する軸を対称軸として偶数個のメモリセルが交互に反転して隣接配置され、前記ビット線と直交する軸に平行するメモリセルの第２の辺を両端の辺として有する第２のメモリセルユニットと、を使用し、
前記第１のメモリセルユニットによって形成される第１のメモリセルアレイと前記第２のメモリセルユニットによって形成される第２のメモリセルアレイとを前記ビット線方向に設けられる非隣接領域を隔てて交互に配置することを特徴とするメモリセルの配置方法。
（付記３） 前記一対のビット線は、互いに相補な第１ビット線と第２ビット線とからなり、
前記第１のメモリセルユニットは少なくとも前記第２ビット線を共有可能とするように隣接配置され、前記第２のメモリセルユニットは少なくとも前記第１ビット線を共有可能とするように隣接配置されてなることを特徴とする付記２記載のメモリセルの配置方法。
（付記４） 前記第１及び第２のメモリセルアレイ内では、前記ビット線方向に隣接する互いのメモリセル間で前記第１及び第２ビット線に対して設けられるそれぞれのビット線コンタクトを交互に共有可能としたことを特徴とする付記３記載のメモリセルの配置方法。
（付記５） 前記第１のメモリセルアレイと前記第２のメモリセルアレイとが前記ビット線方向にそれぞれ同じ数で形成されていることを特徴とする付記２乃至４の何れか一記載のメモリセルの配置方法。
（付記６） 前記第１のメモリセルアレイと前記第２のメモリセルアレイとが前記ビット線方向にそれぞれ異なる数で形成されていることを特徴とする付記２乃至４の何れか一記載のメモリセルの配置方法。
（付記７） 前記第１のメモリセルユニットと前記第２のメモリセルユニットはそれぞれ同数のメモリセルから構成されていることを特徴とする付記２乃至６の何れか一記載のメモリセルの配置方法。
（付記８） 前記非隣接領域は前記ビット線方向に沿って配置される複数個のメモリセルに対して１領域ずつ設けられ、各非隣接領域にはそれぞれ対応する前記複数個のメモリセルに含まれるトランジスタのバックゲートと接続されるコンタクトが配置されることを特徴とする付記１乃至７の何れか一記載のメモリセルの配置方法。
（付記９） 前記ビット線に対して設けられるビット線コンタクトと接続されるトランジスタのソース・ドレインを、前記ビット線方向に隣接する互いのメモリセル間で共有するようにしたことを特徴とする付記１乃至８の何れか一記載のメモリセルの配置方法。
（付記１０） 前記ビット線に対して設けられるビット線コンタクトを、前記ビット線方向に隣接する互いのメモリセル間で共有するようにしたことを特徴とする付記１乃至９の何れか一記載のメモリセルの配置方法。
（付記１１） 前記複数のメモリセルはＳＲＡＭメモリセルであることを特徴とする付記１乃至１０の何れか一記載のメモリセルの配置方法。
（付記１２） 複数のメモリセルがビット線に沿ってアレイ状に配置されてメモリセルアレイが形成された半導体記憶装置において、
前記メモリセルアレイは、前記ビット線方向に隣接する互いのメモリセルが該ビット線と直交する軸を対称軸として交互に反転され、且つ、前記ビット線方向に所定の非隣接領域を隔てて隣り合う前後のメモリセルが互いに反転されずに配置されてなる、ことを特徴とする半導体記憶装置。
【００６４】
【発明の効果】
以上詳述したように、本発明によれば、読み出し時及び書き込み時の動作を安定させることのできるメモリセルの配置方法及び半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】 第一実施形態の配置方法を適用したメモリセルのレイアウト図である。
【図２】 第１のメモリセルユニットを示す説明図であり、（ａ）はレイアウト図、（ｂ）は回路図である。
【図３】 第２のメモリセルユニットを示す説明図であり、（ａ）はレイアウト図、（ｂ）は回路図である。
【図４】 図１のレイアウトに対するバルク構造を示す説明図である。
【図５】 図４のバルク構造に対する断面構造の一部を示す断面図である。
【図６】 第一実施形態の配置方法を適用した半導体記憶装置の読み出し動作を示す波形図である。
【図７】 コンピュータシステムの概略構成図である。
【図８】 第二実施形態の配置方法を適用したレイアウトのバルク構造を示す説明図である。
【図９】 メモリセル間でソース・ドレインを分離した例を示すレイアウト図である。
【図１０】 ＤＲＡＭメモリセルに適用した例を示すレイアウト図である。
【図１１】 従来の配置方法を適用したメモリセルのレイアウト図である。
【図１２】 従来の配置方法を適用したメモリセルのレイアウト図である。
【図１３】 従来の配置方法を適用した半導体記憶装置の読み出し動作を示す波形図である。
【符号の説明】
BLA ，BLB 第１ビット線としてのビット線
XBLA，XBLB 第２ビット線としてのＸビット線
１２，５２ 第１のメモリセルユニット
１３，５３ 第１のメモリセルアレイ
１４，５４ 第２のメモリセルユニット
１５，５５ 第２のメモリセルアレイ
１６ａ〜１６ｄ，５６ａ〜５６ｄ 複数のメモリセル
１７，５７ 非隣接領域

Claims (10)

  1. 少なくとも一対のビット線と接続される複数のメモリセルを該ビット線に沿って配置するメモリセルの配置方法において、
    前記ビット線方向に互いに隣接させて配置するメモリセルについては前記ビット線と直交する軸を対称軸として各メモリセルを交互に反転させて配置し、前記ビット線方向に互いに隣接させずに非隣接領域を隔てて配置するメモリセルについては該非隣接領域を隔てた前後のメモリセルを、前記ビット線と直交する軸を対称軸として反転せず、平行移動して配置し、前記少なくとも一対のビット線のそれぞれに設けられるビット線コンタクトの数を略等しくする、ことを特徴とするメモリセルの配置方法。
  2. 少なくとも一対のビット線と接続される複数のメモリセルを該ビット線に沿って配置するメモリセルの配置方法において、
    前記ビット線と直交する軸を対称軸として偶数個のメモリセルが交互に反転して隣接配置されてなる第１のメモリセルユニットと、
    前記ビット線と直交する軸を対称軸として偶数個のメモリセルが交互に反転して隣接配置されてなる第２のメモリセルユニットと、を使用し、
    前記第１のメモリセルユニットによって形成される第１のメモリセルアレイと前記第２のメモリセルユニットによって形成される第２のメモリセルアレイとを前記ビット線方向に設けられる非隣接領域を隔てて交互に配置するとともに、前記第１，第２のメモリセルユニットのメモリセルのうち、前記非隣接領域に隣接するメモリセルについては、前記ビット線と直交する軸を対称軸として反転せず、平行移動して配置し、前記少なくとも一対のビット線にそれぞれ設けられるビット線コンタクトの数を略等しくすることを特徴とするメモリセルの配置方法。
  3. 前記一対のビット線は、互いに相補な第１ビット線と第２ビット線とからなり、
    前記第１のメモリセルユニットは少なくとも前記第２ビット線を共有可能とするように隣接配置され、前記第２のメモリセルユニットは少なくとも前記第１ビット線を共有可能とするように隣接配置されてなることを特徴とする請求項２記載のメモリセルの配置方法。
  4. 前記第１のメモリセルアレイと前記第２のメモリセルアレイとが前記ビット線方向にそれぞれ同じ数で形成されていることを特徴とする請求項２又は３記載のメモリセルの配置方法。
  5. 前記第１のメモリセルアレイと前記第２のメモリセルアレイとが前記ビット線方向にそれぞれ異なる数で形成されていることを特徴とする請求項２又は３記載のメモリセルの配置方法。
  6. 前記非隣接領域は前記ビット線方向に沿って配置される複数個のメモリセルに対して１領域ずつ設けられ、各非隣接領域にはそれぞれ対応する前記複数個のメモリセルに含まれるトランジスタのバックゲートと接続されるコンタクトが配置されることを特徴とする請求項１乃至５の何れか一項記載のメモリセルの配置方法。
  7. 前記ビット線に対して設けられるビット線コンタクトと接続されるトランジスタのソース・ドレインを、前記ビット線方向に隣接する互いのメモリセル間で共有するようにしたことを特徴とする請求項１乃至６の何れか一項記載のメモリセルの配置方法。
  8. 前記ビット線に対して設けられるビット線コンタクトを、前記ビット線方向に隣接する互いのメモリセル間で共有するようにしたことを特徴とする請求項１乃至７の何れか一項記載のメモリセルの配置方法。
  9. 前記複数のメモリセルはＳＲＡＭメモリセルであることを特徴とする請求項１乃至８の何れか一項記載のメモリセルの配置方法。
  10. 複数のメモリセルがビット線に沿って配置されてメモリセルアレイが形成された半導体記憶装置において、
    前記メモリセルアレイは、前記ビット線方向に隣接する互いのメモリセルが該ビット線と直交する軸を対称軸として交互に反転され、且つ、前記ビット線方向に所定の非隣接領域を隔てて隣り合う前後のメモリセルを、前記ビット線と直交する軸を対称軸として反転せず、平行移動して配置し、前記少なくとも一対のビット線にそれぞれ設けられるビット線コンタクトの数を略等しくする、ことを特徴とする半導体記憶装置。
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