JPH0786436A - スタティックｒａｍ - Google Patents

Abstract

(57)【要約】 【目的】駆動トランジスタの上方に負荷トランジスタ又
は負荷抵抗を積層してなるスタティック形のメモリセル
を備えてなるＳＲＡＭに関し、メモリセルの面積の縮小
化を図ると共に、動作マージンを大きく取ることができ
るようにする。 【構成】１メモリセルの駆動トランジスタ５、６のソー
ス領域（Ｎ形拡散層５４）を共有化すると共に、１メモ
リセルの駆動トランジスタ５、６のソース領域（Ｎ形拡
散層５４）とＶＳＳ電源線とのコンタクト部６７をワー
ド線ＷＬを異にする他のメモリセルとで共有するように
構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スタティック形のメモ
リセルを備えてなる半導体記憶装置、即ち、スタティッ
クＲＡＭ（static random access memory．以下、ＳＲ
ＡＭという）のうち、特に、駆動トランジスタの上方に
負荷トランジスタ又は負荷抵抗を積層してなるスタティ
ック形のメモリセルを備えてなるＳＲＡＭに関する。

【０００２】

【従来の技術】従来、ＳＲＡＭが備えるメモリセルとし
て、たとえば、図１５にその回路図を示すようなメモリ
セルや、図１６にその回路図を示すようなメモリセルが
知られている。

【０００３】図１５において、ＷＬは行（ロウ）方向の
メモリセルの選択を行うワード線、ＢＬ、／ＢＬはデー
タ伝送路をなすビット線、１はインバータ２、３をリン
グ状に接続してなるインバータである。

【０００４】これらインバータ２、３において、４は電
源電圧ＶＣＣを供給するＶＣＣ電源線、５、６は基板を
基体として形成されたｎＭＯＳ ＦＥＴからなる駆動ト
ランジスタ、７、８は駆動トランジスタ５、６の上方に
積層されたポリシリコン層を基体として形成されたｐＭ
ＯＳ ＦＥＴからなる負荷トランジスタである。

【０００５】また、９、１０はワード線ＷＬの電位によ
ってオン（導通）、オフ（非導通）が制御される基板を
基体として形成されたｎＭＯＳ ＦＥＴからなる転送用
トランジスタである。

【０００６】また、図１６において、１２はフリップフ
ロップ回路であり、このメモリセルは、駆動トランジス
タ５、６の上方に、図１５に示す負荷トランジスタ７、
８の代わりに、ポリシリコン層からなる負荷抵抗１３、
１４を設けたものである。

【０００７】これらメモリセルにおいて、駆動トランジ
スタ５、６及び転送用トランジスタ９、１０は、従来、
図１７、図１８又は図１９に概略的平面図を示すように
構成されていた。

【０００８】図１７において、１５、１６は隣接するメ
モリセル領域を示しており、１７〜２３はＮ形拡散層、
２４、２５はポリシコンからなるゲート層である。

【０００９】また、２６はゲート層２４とＮ形拡散層１
８とのコンタクト部、２７はゲート層２５とＮ形拡散層
２０とのコンタクト部、２８はゲート層２４とＮ形拡散
層２２とのコンタクト部である。

【００１０】ここに、Ｎ形拡散層１７、１８とワード線
ＷＬとで転送用トランジスタ９が構成され、Ｎ形拡散層
１９、２０とワード線ＷＬとで転送用トランジスタ１０
が構成されている。

【００１１】また、Ｎ形拡散層２２、２３とゲート層２
５とで駆動トランジスタ５が構成され、Ｎ形拡散層２
０、２１とゲート層２４とで駆動トランジスタ６が構成
されている。

【００１２】また、図１８において、３１〜３６はＮ形
拡散層、３７、３８はポリシコンからなるゲート層、３
９はゲート層３７とＮ形拡散層３５とのコンタクト部、
４０はゲート層３８とＮ形拡散層３２とのコンタクト部
である。

【００１３】また、４１は接地電圧ＶＳＳ（０［Ｖ］）
を供給するＶＳＳ電源線、４２はＶＳＳ電源線４１とＮ
形拡散層３３とのコンタクト部、４３はＶＳＳ電源線４
１とＮ形拡散層３６とのコンタクト部である。

【００１４】ここに、Ｎ形拡散層３１、３２とワード線
ＷＬとで転送用トランジスタ９が構成され、Ｎ形拡散層
３４、３５とワード線ＷＬとで転送用トランジスタ１０
が構成されている。

【００１５】また、Ｎ形拡散層３２、３３とゲート層３
７とで駆動トランジスタ５が構成され、Ｎ形拡散層３
５、３６とゲート層３８とで駆動トランジスタ６が構成
されている。

【００１６】また、図１９において、４５〜４９はＮ形
拡散層、５０、５１はポリシコンからなるゲート層であ
る。

【００１７】ここに、Ｎ形拡散層４５、４６とワード線
ＷＬとで転送用トランジスタ９が構成され、Ｎ形拡散層
４８、４９とワード線ＷＬとで転送用トランジスタ１０
が構成されている。

【００１８】また、Ｎ形拡散層４６、４７とゲート層５
０とで駆動トランジスタ５が構成され、Ｎ形拡散層４
７、４８とゲート層５１とで駆動トランジスタ６が構成
されている。

【００１９】

【発明が解決しようとする課題】ここに、図１７に示す
ように構成されたメモリセルにおいては、拡散層の形状
と駆動トランジスタ５、６の位置関係とから、駆動トラ
ンジスタ５、６のソース領域（Ｎ形拡散層２３、２１）
を共通化することができない。

【００２０】このため、セル面積が大きくなってしまう
という問題点があると共に、隣接するメモリセルの動作
上の影響（ソース領域に流れ込む電流の影響）を受け、
駆動トランジスタ５、６のソース領域（Ｎ形拡散層２
３、２１）間に電位差が生じ、記憶データの破壊を招い
てしまう場合があるため、動作マージンを大きく取れな
いという問題点があった。

【００２１】また、図１８に示すように構成されたメモ
リセルにおいても、拡散層の形状と駆動トランジスタ
５、６の位置関係とから、駆動トランジスタ５、６のソ
ース領域（Ｎ形拡散層３３、３６）を共通化することが
できない。

【００２２】このため、セル面積が大きくなってしまう
という問題点があると共に、隣接するメモリセルの影響
を受け、駆動トランジスタ５、６のソース領域（Ｎ形拡
散層３３、３６）間に電位差が生じ、記憶データの破壊
を招いてしまう場合があるため、動作マージンを大きく
取れないという問題点があった。

【００２３】また、図１９に示すように構成されたメモ
リセルにおいては、駆動トランジスタ５、６のソース領
域（Ｎ形拡散層４７）を共通化しているが、駆動トラン
ジスタ５、６のソース領域（Ｎ形拡散層４７）とＶＳＳ
電源線とのコンタクトをワード線を異にする他のメモリ
セルとで共有することができず、その分、コンタクト数
が増え、セル面積が大きくなってしまうという問題点が
あった。

【００２４】本発明は、かかる点に鑑み、駆動トランジ
スタの上方に負荷トランジスタ又は負荷抵抗を積層して
なるスタティック形のメモリセルを備えてなるＳＲＡＭ
に関し、メモリセルの面積の縮小化を図ることができる
と共に、動作マージンを大きく取ることができるように
したＳＲＡＭを提供することを目的とする。

【００２５】

【課題を解決するための手段】本発明は、図１５に示す
メモリセル又は図１６に示すメモリセル、即ち、駆動ト
ランジスタ５、６の上方に負荷トランジスタ９、１０又
は負荷抵抗１３、１４を積層してなるメモリセルを設け
て構成されているものである。

【００２６】図１は本発明の原理を示す概略的平面図で
あり、駆動トランジスタ５、６及び転送用トランジスタ
９、１０の部分のレイアウトを示している。

【００２７】図中、Ａ、Ｂ、Ｃ、Ｄは、図上の方向を示
しており、５２〜５６はソース領域又はドレイン領域を
なすＮ形拡散層、５７〜６０はチャネル領域、６１、６
２はワード線ＷＬ又はワード線ＷＬに接続されたゲート
層をなす導電層、６３、６４はゲート層をなす導電層で
ある。

【００２８】また、６５はＮ形拡散層５２とビット線Ｂ
Ｌとのコンタクトを図る部分、６６はＮ形拡散層５６と
ビット線／ＢＬとのコンタクトを図る部分、６７はＮ形
拡散層５４とＶＳＳ電源線とのコンタクトを図る部分で
ある。

【００２９】ここに、Ｎ形拡散層５２、５３と導電層６
１とで転送用トランジスタ９が構成され、Ｎ形拡散層５
５、５６と導電層６２とで転送用トランジスタ１０が構
成されている。

【００３０】また、Ｎ形拡散層５３、５４と導電層６３
とで駆動トランジスタ５が構成され、Ｎ形拡散層５４、
５５と、導電層６４とで駆動トランジスタ６が構成され
ている。

【００３１】即ち、本発明によるＳＲＡＭは、図上、Ａ
方向に延在するＮ形拡散層５４と、Ａ方向と直交するＢ
方向に、Ｎ形拡散層５４とチャネル領域５８を挟んで位
置するＮ形拡散層５３と、Ｂ方向と反対方向のＣ方向
に、Ｎ形拡散層５４とチャネル領域５９を挟んで位置す
るＮ形拡散層５５と、Ａ方向と反対方向のＤ方向に、Ｎ
形拡散層５３とチャネル領域５７を挟んで位置するＮ形
拡散層５２と、Ｄ方向に、Ｎ形拡散層５５とチャネル領
域６０を挟んで位置するＮ形拡散層５６と、チャネル領
域５８上に絶縁層を介して一部分が位置する導電層６３
と、チャネル領域５９上に絶縁層を介して一部分が位置
する導電層６４と、チャネル領域５７上に絶縁層を介し
て一部分が位置する導電層６１と、チャネル領域６０上
に絶縁層を介して一部分が位置する導電層６２とを形成
し、Ｎ形拡散層５３、５４と導電層６３とで駆動トラン
ジスタ５を構成し、Ｎ形拡散層５４、５５と導電層６２
とで駆動トランジスタ６を構成し、Ｎ形拡散層５２、５
３と導電層６１とで転送用トランジスタ９を構成し、Ｎ
形拡散層５５、５６と導電層６２とで転送用トランジス
タ１０を構成してなるメモリセルを設けて構成するとい
うものである。

【００３２】

【作用】図２は本発明の作用を説明するための概略的平
面図であり、６８、６９は、それぞれ、図１に示すメモ
リセルが配置されるメモリセル領域であり、メモリセル
領域６８に配置されたメモリセルとコンタクト部６７を
中心として点対称にレイアウトされたメモリセルがメモ
リセル領域６９に配置されている。

【００３３】ここに、メモリセル領域６９において、５
２Ａ、５３Ａ、５５Ａ、５６Ａは、それぞれ、Ｎ形拡散
層５２、５３、５５、５６に対応するＮ形拡散層、５７
Ａ〜６０Ａは、それぞれ、チャネル領域５７〜６０に対
応するチャネル領域である。

【００３４】また、６１Ａ〜６４Ａは、それぞれ、導電
層６１〜６４に対応する導電層、６５Ａ、６６Ａは、そ
れぞれ、コンタクト部６５、６６に対応したコンタクト
部である。

【００３５】また、５Ａ、６Ａは、それぞれ、駆動トラ
ンジスタ５、６に対応する駆動トランジスタ、９Ａ、１
０Ａは、それぞれ、転送用トランジスタ９、１０に対応
する転送用トランジスタである。

【００３６】このように、本発明においては、１メモリ
セルの駆動トランジスタ５、６のソース領域（Ｎ形拡散
層５４）を共通化しているので、メモリセルの面積の縮
小化を図ることができる。

【００３７】また、同じく、１メモリセルの駆動トラン
ジスタ５、６のソース領域（Ｎ形拡散層５４）を共通化
していることから、隣接するメモリセルの影響によっ
て、駆動トランジスタ５、６のソース領域間に電位差が
生じ、記憶データの破壊を招いてしまうということがな
くなるので、動作マージンを大きく取ることができる。

【００３８】また、本発明においては、メモリセル領域
６８に配置されたメモリセルの駆動トランジスタ５、６
のソース領域（Ｎ形拡散層５４）とＶＳＳ電源線とのコ
ンタクト部６７をワード線ＷＬを異にするメモリセル領
域６９に配置されたメモリセルとで共有するようにして
いる。

【００３９】即ち、１メモリセルの２個の駆動トランジ
スタのソース領域とＶＳＳ電源線とのコンタクト部をワ
ード線を異にする他の１個のメモリセルとで共有するよ
うにしている。したがって、コンタクト数を減らすこと
ができ、この点からしても、メモリセルの面積の縮小化
を図ることができる。

【００４０】

【実施例】以下、図３〜図１４を参照して、本発明の第
１実施例及び第２実施例について、図１５に示すメモリ
セルを設ける場合を例にして説明する。

【００４１】第１実施例・・図３〜図８ 図３は本発明の第１実施例の要部を示す概略的平面図で
あり、この第１実施例における駆動トランジスタ５、６
及び転送トランジスタ９、１０のレイアウトを示してい
る。

【００４２】図中、７０、７１は隣接するメモリセル領
域を示しており、７２〜７６はＮ形拡散層、７７〜８０
はポリシコンからなるゲート層である。

【００４３】ここに、Ｎ形拡散層７２、７３とゲート層
７７とで転送用トランジスタ９が構成され、Ｎ形拡散層
７５、７６とゲート層８０とで転送用トランジスタ１０
が構成されている。

【００４４】また、Ｎ形拡散層７３、７４とゲート層７
８とで駆動トランジスタ５が構成され、Ｎ形拡散層７
４、７５とゲート層７９とで駆動トランジスタ６が構成
されている。

【００４５】また、８１はＮ形拡散層７２（転送用トラ
ンジスタ９のドレイン）とビット線ＢＬとのコンタクト
を図るコンタクト層（後述）とのコンタクトを図るコン
タクト部である。

【００４６】また、８２はＮ形拡散層７６（転送用トラ
ンジスタ１０のドレイン）とビット線／ＢＬとのコンタ
クトを図るコンタクト層（後述）とのコンタクトを図る
コンタクト部である。

【００４７】また、８３はゲート層７７（転送用トラン
ジスタ９のゲート）とワード線ＷＬとのコンタクトを図
るコンタクト部、８４はゲート層８０（転送用トランジ
スタ１０のゲート）とワード線ＷＬとのコンタクトを図
るコンタクト部である。

【００４８】また、８５はＮ形拡散層７３（転送用トラ
ンジスタ９のソース、駆動トランジスタ５のドレイン）
とゲート層７９（駆動トランジスタ６のゲート）とのコ
ンタクトを図るコンタクト層（後述）とのコンタクトを
図るコンタクト部である。

【００４９】また、８６はＮ形拡散層７５（転送用トラ
ンジスタ１０のソース、駆動トランジスタ６のドレイ
ン）とゲート層７８（駆動トランジスタ５のゲート）と
のコンタクトを図るコンタクト層（後述）とのコンタク
トを図るコンタクト部である。

【００５０】また、８７はゲート層７８（駆動トランジ
スタ５のゲート）とＮ形拡散層７５（転送用トランジス
タ１０のソース、駆動トランジスタ６のドレイン）との
コンタクトを図るコンタクト層（後述）とのコンタクト
を図るコンタクト部である。

【００５１】また、８８はゲート層７９（駆動トランジ
スタ６のゲート）とＮ形拡散層７３（転送用トランジス
タ９のソース、駆動トランジスタ５のドレイン）とのコ
ンタクトを図るコンタクト層（後述）とのコンタクトを
図るコンタクト部である。

【００５２】また、８９はＮ形拡散層７４とＶＳＳ電源
線（後述）とのコンタクトを図るコンタクト部である。

【００５３】ここに、メモリセル領域７１において、７
２Ａ、７３Ａ、７５Ａ、７６Ａは、それぞれ、Ｎ形拡散
層７２、７３、７５、７６に対応するＮ形拡散層、７７
Ａ〜８０Ａは、それぞれ、ゲート層７７〜８０に対応す
るゲート層、８１Ａ〜８８Ａは、それぞれ、コンタクト
部８１〜８８に対応するコンタクト部である。

【００５４】また、図４は図３に示す部分の上層配線部
を示し、図中、９１はＮ形拡散層７３（転送用トランジ
スタ９のソース、駆動トランジスタ５のドレイン）とゲ
ート層７９（駆動トランジスタ６のゲート）とのコンタ
クトを図るコンタクト層である。

【００５５】また、９２はＮ形拡散層７５（転送用トラ
ンジスタ１０のソース、駆動トランジスタ６のドレイ
ン）とゲート層７８（駆動トランジスタ５のゲート）と
のコンタクトを図るコンタクト層である。

【００５６】なお、メモリセル領域７１において、９１
Ａ、９２Ａは、それぞれ、コンタクト層９１、９２に対
応するコンタクト層である。

【００５７】また、図５は図４に示す部分の上層配線部
を示し、９４〜９６はＮ形不純物を注入されたポリシリ
コン層、９７、９８はＰ形不純物を注入されたポリシリ
コン層であり、ポリシリコン層９４は、図１５に示すＶ
ＣＣ電源線４を構成するものである。

【００５８】また、９９はＮ形拡散層７３（転送用トラ
ンジスタ９のソース、駆動トランジスタ５のドレイン）
とゲート層７９（駆動トランジスタ６のゲート）とのコ
ンタクトを図るコンタクト層９１とのコンタクトを図る
コンタクト部である。

【００５９】また、１００はＮ形拡散層７５（転送用ト
ランジスタ１０のソース、駆動トランジスタ６のドレイ
ン）とゲート層７８（駆動トランジスタ５のゲート）と
のコンタクトを図るコンタクト層９２とのコンタクトを
図るコンタクト部である。

【００６０】なお、メモリセル７１において、９４Ａ〜
９８Ａは、それぞれ、ポリシリコン層９４〜９８に対応
するポリシリコン層、９９Ａ、１００Ａは、それぞれ、
コンタクト部９９、１００に対応するコンタクト部であ
る。

【００６１】また、図６は図５に示す部分の上層配線部
を示し、図中、１０２、１０３はポリシコンからなるゲ
ート層、１０４はゲート層１０２とコンタクト層９１と
のコンタクトを図るコンタクト部、１０５はゲート層１
０３とコンタクト層９２とのコンタクトを図るコンタク
ト部である。

【００６２】ここに、ポリシリコン層９４、９５とゲー
ト層１０２とで負荷トランジスタ７が構成され、ポリシ
リコン層９４、９６とゲート層１０３とで負荷トランジ
スタ８が構成されている。

【００６３】なお、メモリセル領域７１において、１０
２Ａ、１０３Ａは、それぞれ、ゲート層１０２、１０３
に対応するゲート層、１０４Ａ、１０５Ａは、それぞ
れ、コンタクト部１０４、１０５に対応するコンタクト
部、７Ａ、８Ａは、それぞれ、負荷トランジスタ７、８
に対応する負荷トランジスタである。

【００６４】また、負荷トランジスタ７、８の代わり
に、図１６に示す負荷抵抗１３、１４を形成使用とする
場合には、ゲート層１０２、１０３を設けず、ポリシリ
コン層９５、９６、９７、９８の部分を高抵抗として使
用するようにすれば良い。

【００６５】また、図７は図６に示す部分の上層配線部
を示し、１０７はＶＳＳ電源線、１０８はコンタクト部
８１を介してＮ形拡散層７２（転送用トランジスタ９の
ドレイン）がコンタクトされるコンタクト層、１０９は
コンタクト層１０８とビット線ＢＬとのコンタクトを図
るコンタクト部である。

【００６６】また、１１０はコンタクト部８２を介して
Ｎ形拡散層７６（転送用トランジスタ１０のドレイン）
がコンタクトされるコンタクト層、１１１はコンタクト
層１１０とビット線／ＢＬとのコンタクトを図るコンタ
クト部である。

【００６７】なお、メモリセル領域７１において、１０
８Ａ、１１０Ａは、それぞれ、コンタクト層１０８、１
１０に対応するコンタクト層、１０９Ａ、１１１Ａはコ
ンタクト部１０９、１１１に対応するコンタクト部であ
る。

【００６８】また、図８は、この第１実施例におけるメ
モリセルの配列を示す概略的平面図であり、１１３は図
３に示すメモリセル領域７０、７１に配置されるメモリ
セルのように、ＶＳＳ電源線とのコンタクトを共有する
２個のメモリセルを示し、文字「Ｆ」はメモリセルのパ
ターンの向きを示している。

【００６９】この第１実施例においては、１メモリセル
の駆動トランジスタ５、６のソース領域（Ｎ形拡散層７
４）を共通化しているので、メモリセルの面積の縮小化
を図ることができる。

【００７０】また、同じく、１メモリセルの駆動トラン
ジスタ５、６のソース領域（Ｎ形拡散層７４）を共通化
していることから、隣接するメモリセルの動作上の影響
により、駆動トランジスタ５、６のソース領域間に電位
差が生じ、記憶データの破壊を招いてしまうということ
がなくなるので、動作マージンを大きく取ることができ
る。

【００７１】また、この第１実施例においては、メモリ
セル領域７０に配置したメモリセルの駆動トランジスタ
５、６のソース領域（Ｎ形拡散層７４）とＶＳＳ電源線
１０７とのコンタクト部８９をワード線ＷＬを異にする
メモリセル領域７１に配置されたメモリセルとで共有す
るようにしているので、コンタクト数を減らすことがで
き、この点からしても、メモリセルの面積の縮小化を図
ることができる。

【００７２】また、この第１実施例においては、駆動ト
ランジスタ５、６のチャネル幅方向をビット線ＢＬ、／
ＢＬに平行に設定するようにしたことにより、駆動トラ
ンジスタ５、６のチャネル幅を大きく取り、駆動トラン
ジスタ５、６の駆動能力を大きくすることができる。

【００７３】なお、駆動トランジスタ５、６のチャネル
幅方向をビット線ＢＬ、／ＢＬの延在方向に対して４５
度以内の方向に設定する場合においても、駆動トランジ
スタ５、６のチャネル幅を大きく取り、駆動トランジス
タ５、６の駆動能力を大きくすることができる。

【００７４】また、この第１実施例において、メモリセ
ルの平面形状を、ビット線の延在方向と直交する方向の
長さがビット線の延在方向の長さより長い形状とする場
合には、ビット線に同一数のメモリセルを接続する場
合、ビット線の長さを短くし、ビット線の容量を小さく
することができるので、高速化を図ることができる。

【００７５】第２実施例・・図９〜図１３ 図９は本発明の第２実施例の要部を示す概略的平面図で
あり、この第２実施例における駆動トランジスタ５、６
及び転送トランジスタ９、１０のレイアウトを示してい
る。

【００７６】図中、１１９、１２０は隣接するメモリセ
ル領域を示しており、１２１〜１２５はＮ形拡散層、１
２６〜１２８はポリシコンからなるゲート層である。

【００７７】ここに、Ｎ形拡散層１２１、１２２とゲー
ト層１２６とで転送用トランジスタ９が構成され、Ｎ形
拡散層１２４、１２５とゲート層１２６とで転送用トラ
ンジスタ１０が構成されている。

【００７８】また、Ｎ形拡散層１２２、１２３とゲート
層１２７とで駆動トランジスタ５が構成され、Ｎ形拡散
層１２３、１２４とゲート層１２８とで駆動トランジス
タ６が構成されている。

【００７９】また、１２９はＮ形拡散層１２１（転送用
トランジスタ９のドレイン）とビット線ＢＬとのコンタ
クトを図るコンタクト層（後述）とのコンタクトを図る
コンタクト部である。

【００８０】また、１３０はＮ形拡散層１２５（転送用
トランジスタ１０のドレイン）とビット線／ＢＬとのコ
ンタクトを図るコンタクト層（後述）とのコンタクトを
図るコンタクト部である。

【００８１】また、１３１、１３２はゲート層１２６
（転送用トランジスタ９、１０のゲート）とワード線Ｗ
Ｌとのコンタクトを図るコンタクト部である。

【００８２】また、１３３はＮ形拡散層１２２（転送用
トランジスタ９のソース、駆動トランジスタ５のドレイ
ン）とゲート層１２８（駆動トランジスタ６のゲート）
とのコンタクトを図るコンタクト層（後述）とのコンタ
クトを図るコンタクト部である。

【００８３】また、１３４はＮ形拡散層１２４（転送用
トランジスタ１０のソース、駆動トランジスタ６のドレ
イン）とゲート層１２７（駆動トランジスタ５のゲー
ト）とのコンタクトを図るコンタクト層（後述）とのコ
ンタクトを図るコンタクト部である。

【００８４】また、１３６はゲート層１２７（駆動トラ
ンジスタ５のゲート）とＮ形拡散層１２４（転送用トラ
ンジスタ１０のソース、駆動トランジスタ６のドレイ
ン）とのコンタクトを図るコンタクト層（後述）とのコ
ンタクトを図るコンタクト部である。

【００８５】また、１３７はゲート層１２８（駆動トラ
ンジスタ６のゲート）とＮ形拡散層１２２（転送用トラ
ンジスタ９のソース、駆動トランジスタ５のドレイン）
とのコンタクトを図るコンタクト層（後述）とのコンタ
クトを図るコンタクト部である。

【００８６】また、１３８はＮ形拡散層１２３とＶＳＳ
電源線（後述）とのコンタクトを図るコンタクト部であ
る。

【００８７】ここに、メモリセル領域１２０において、
１２１Ａ、１２２Ａ、１２４Ａ、１２５Ａは、それぞ
れ、Ｎ形拡散層１２１、１２２、１２４、１２５に対応
するＮ形拡散層、１２９Ａ〜１３４Ａ、１３６Ａ、１３
７Ａは、それぞれ、コンタクト部１２９〜１３４、１３
６、１３７に対応するコンタクト部である。

【００８８】また、図１０は図９に示す部分の上層配線
部を示し、図中、１３９はＮ形拡散層１２２（転送用ト
ランジスタ９のソース、駆動トランジスタ５のドレイ
ン）とゲート層１２８（駆動トランジスタ６のゲート）
とのコンタクトを図るコンタクト層である。

【００８９】また、１４０はＮ形拡散層１２４（転送用
トランジスタ１０のソース、駆動トランジスタ６のドレ
イン）とゲート層１２７（駆動トランジスタ５のゲー
ト）とのコンタクトを図るコンタクト層である。

【００９０】なお、メモリセル領域１２０において、１
３９Ａ、１４０Ａは、それぞれ、コンタクト層１３９、
１４０に対応するコンタクト層である。

【００９１】また、図１１は図１０に示す部分の上層配
線部を示し、１４２〜１４４はＮ形不純物を注入された
ポリシリコン層、１４５、１４６はＰ形不純物を注入さ
れたポリシリコン層であり、ポリシリコン層１４２は、
図１５に示すＶＣＣ電源線４を構成するものである。

【００９２】また、１４７はＮ形拡散層１２２（転送用
トランジスタ９のソース、駆動トランジスタ５のドレイ
ン）とゲート層１２８（駆動トランジスタ６のゲート）
とのコンタクトを図るコンタクト層１３９とのコンタク
トを図るコンタクト部である。

【００９３】また、１４８はＮ形拡散層１２４（転送用
トランジスタ１０のソース、駆動トランジスタ６のドレ
イン）とゲート層１２７（駆動トランジスタ５のゲー
ト）とのコンタクトを図るコンタクト層１４０とのコン
タクトを図るコンタクト部である。

【００９４】なお、メモリセル領域１２０において、１
４２Ａ〜１４６Ａは、それぞれ、ポリシリコン層１４２
〜１４６に対応するポリシリコン層、１４７Ａ、１４８
Ａは、それぞれ、コンタクト部１４７、１４８に対応す
るコンタクト部である。

【００９５】また、図１２は図１１に示す部分の上層配
線部を示し、図中、１５０、１５１はポリシコンからな
るゲート層、１５２はゲート層１５０とゲート層１４０
とのコンタクトを図るコンタクト部、１５３はゲート層
１５１とゲート層１３９とのコンタクトを図るコンタク
ト部である。

【００９６】ここに、ポリシリコン層１４２、１４３と
ゲート層１５０とで負荷トランジスタ７が構成され、ポ
リシリコン層１４２、１４４とゲート層１５１とで負荷
トランジスタ８が構成されている。

【００９７】なお、メモリセル領域１２０において、１
５０Ａ、１５１Ａは、それぞれ、ゲート層１５０、１５
１に対応するゲート層、１５２Ａ、１５３Ａは、それぞ
れ、コンタクト部１５２、１５３に対応するコンタクト
部、７Ａ、８は、それぞれ、負荷トランジスタ７、８に
対応する負荷トランジスタである。

【００９８】また、負荷トランジスタ７、８の代わり
に、図１６に示す負荷抵抗１３、１４を形成使用とする
場合には、ゲート層１５０、１５１を設けず、ポリシリ
コン層１４３、１４４、１４５、１４６の部分を高抵抗
として使用するようにすれば良い。

【００９９】また、図１３は図１２に示す部分の上層配
線部を示し、１５５はＶＳＳ電源線、１５６はコンタク
ト部１２９を介してＮ形拡散層１２１（転送用トランジ
スタ９のドレイン）がコンタクトされるコンタクト層、
１５７はコンタクト層１５６とビット線ＢＬとのコンタ
クトを図るコンタクト部である。

【０１００】また、１５８はコンタクト部１３０を介し
てＮ形拡散層１２５（転送用トランジスタ１０のドレイ
ン）がコンタクトされるコンタクト層、１５９はコンタ
クト層１５８とビット線／ＢＬとのコンタクトを図るコ
ンタクト部である。

【０１０１】なお、メモリセル領域１２０において、１
５６Ａ、１５８Ａは、それぞれ、コンタクト層１５６、
１５８に対応するコンタクト層、１５７Ａ、１５９Ａ
は、それぞれ、コンタクト部１５７、１５９に対応する
コンタクト部である。

【０１０２】また、図１４は、この第２実施例における
メモリセルの配列を示す概略的平面図であり、１６０は
図９に示すメモリセル領域１１９、１２０に配置される
メモリセルのように、ＶＳＳ電源線とのコンタクトを共
有する２個のメモリセルを示し、文字「Ｆ」はメモリセ
ルのパターンの向きを示している。

【０１０３】この第２実施例においては、１メモリセル
の駆動トランジスタ５、６のソース領域（Ｎ形拡散層１
２３）を共通化しているので、メモリセルの面積の縮小
化を図ることができる。

【０１０４】また、同じく、１メモリセルの駆動トラン
ジスタ５、６のソース領域（Ｎ形拡散層１２３）を共通
化していることから、隣接するメモリセルの動作上の影
響によって、駆動トランジスタ５、６のソース領域間に
電位差が生じ、記憶データの破壊を招いてしまうという
ことがなくなるので、動作マージンを大きく取ることが
できる。

【０１０５】また、この第２実施例においては、メモリ
セル領域１１９に配置したメモリセルの駆動トランジス
タ５、６のソース領域（Ｎ形拡散層１２３）とＶＳＳ電
源線１５５とのコンタクト部１３８をワード線ＷＬを異
にするメモリセル領域１２０に配置されたメモリセルと
で共有するようにしているので、コンタクト数を減らす
ことができ、この点からしても、メモリセルの面積の縮
小化を図ることができる。

【０１０６】また、この第２実施例においては、駆動ト
ランジスタ５、６のチャネル幅方向をビット線ＢＬ、／
ＢＬに平行に設定するようにしたことにより、駆動トラ
ンジスタ５、６のチャネル幅を大きく取り、駆動トラン
ジスタ５、６の駆動能力を大きくすることができる。

【０１０７】なお、駆動トランジスタ５、６のチャネル
幅方向をビット線ＢＬ、／ＢＬに対して４５度以内の方
向に設定する場合においても、駆動トランジスタ５、６
のチャネル幅を大きく取り、駆動トランジスタ５、６の
駆動能力を大きくすることができる。

【０１０８】また、この第２実施例において、メモリセ
ルの平面形状を、ビット線の延在方向と直交する方向の
長さがビット線の延在方向の長さより長い形状とする場
合には、ビット線に同一数のメモリセルを接続する場
合、ビット線の長さを短くし、ビット線の容量を小さく
することができるので、高速化を図ることができる。

【０１０９】

【発明の効果】以上のように、本発明によれば、１メモ
リセルの２個の駆動トランジスタのソース領域を共通化
しているので、メモリセルの面積の縮小化を図ることが
できると共に、隣接するメモリセルの影響によって、１
メモリセルの２個の駆動トランジスタのソース領域間に
電位差が生じ、記憶データの破壊を招いてしまうという
ことがなくなるので、動作マージンを大きく取ることが
できる。

【０１１０】また、本発明によれば、１メモリセルの２
個の駆動トランジスタのソース領域とＶＳＳ電源線との
コンタクト部をワード線を異にする他の１個のメモリセ
ルとで共有するようにしているので、コンタクト数を減
らすことができ、この点からしても、メモリセルの面積
の縮小化を図ることができる。

【図面の簡単な説明】

【図１】本発明の原理を示す概略的平面図である。

【図２】本発明の作用を説明するための概略的平面図で
ある。

【図３】本発明の第１実施例の要部を示す概略的平面図
である。

【図４】図３に示す部分の上層配線部を示す概略的平面
図である。

【図５】図４に示す部分の上層配線部を示す概略的平面
図である。

【図６】図５に示す部分の上層配線部を示す概略的平面
図である。

【図７】図６に示す部分の上層配線部を示す概略的平面
図である。

【図８】本発明の第１実施例のおけるメモリセルの配列
の仕方を示す図である。

【図９】本発明の第２実施例の要部を示す概略的平面図
である。

【図１０】図９に示す部分の上層配線部を示す概略的平
面図である。

【図１１】図１０に示す部分の上層配線部を示す概略的
平面図である。

【図１２】図１１に示す部分の上層配線部を示す概略的
平面図である。

【図１３】図１２に示す部分の上層配線部を示す概略的
平面図である。

【図１４】本発明の第２実施例におけるメモリセルの配
列の仕方を示す図である。

【図１５】ＳＲＡＭが備えるメモリセルの一例を示す回
路図である。

【図１６】ＳＲＡＭが備えるメモリセルの他の例を示す
回路図である。

【図１７】図１５及び図１６に示すメモリセルを構成す
る駆動トランジスタ及び転送用トランジスタの従来の構
成例の第１例を示す概略的平面図である。

【図１８】図１５及び図１６に示すメモリセルを構成す
る駆動トランジスタ及び転送用トランジスタの従来の構
成例の第２例を示す概略的平面図である。

【図１９】図１５及び図１６に示すメモリセルを構成す
る駆動トランジスタ及び転送用トランジスタの従来の構
成例の第３の例を示す概略的平面図である。

【符号の説明】

５、６ 駆動トランジスタ ９、１０ 転送用トランジスタ ５２〜５６ Ｎ形拡散層 ５７〜６０ チャネル領域 ６１、６２ ワード線又はワード線に接続されたゲート
層をなす導電層 ６３、６４ ゲート層をなす導電層 ６５、６６ ビット線とのコンタクト部 ６７ ＶＳＳ電源線線とのコンタクト部

Claims (3)

【特許請求の範囲】
1. 【請求項１】第１、第２の負荷トランジスタ（７、８）
   又は第１、第２の負荷抵抗（１３、１４）を第１、第２
   の駆動トランジスタ（５、６）及び第１、第２の転送用
   トランジスタ（９、１０）の上方に積層してなるスタテ
   ィック形のメモリセルを設けて構成されるスタティック
   ＲＡＭであって、前記メモリセルは、 第１の方向に延在する第１のＮ形拡散層（５４）と、 前記第１の方向と直交する第２の方向に、前記第１のＮ
   形拡散層（５４）と第１のチャネル領域（５８）を挟ん
   で位置する第２のＮ形拡散層（５３）と、 前記第２の方向と反対方向の第３の方向に、前記第１の
   Ｎ形拡散層（５４）と第２のチャネル領域（５９）を挟
   んで位置する第３のＮ形拡散層（５５）と、 前記第１の方向と反対方向の第４の方向に、前記第２の
   Ｎ形拡散層（５３）と第３のチャネル領域（５７）を挟
   んで位置する第４のＮ形拡散層（５２）と、 前記第４の方向に、前記第３のＮ形拡散層（５５）と第
   ４のチャネル領域（６０）を挟んで位置する第５のＮ形
   拡散層（５６）と、 前記第１のチャネル領域（５８）上に絶縁層を介して一
   部分が位置する第１の導電層（６３）と、 前記第２のチャネル領域（５９）上に絶縁層を介して一
   部分が位置する第２の導電層（６４）と、 前記第３のチャネル領域（５７）上に絶縁層を介して一
   部分が位置する第３の導電層（６１）と、 前記第４のチャネル領域（６０）上に絶縁層を介して一
   部分が位置する第４の導電層（６２）とを形成し、 前記第１及び第２のＮ形拡散層（５３、５４）と前記第
   １の導電層（６３）とで第１の駆動トランジスタ（５）
   を構成し、 前記第１及び第３のＮ形拡散層（５４、５５）と前記第
   ２の導電層（６４）とで第２の駆動トランジスタ（６）
   を構成し、 前記第２及び第４のＮ形拡散層（５３、５２）と前記第
   ３の導電層（６１）とで第１の転送用トランジスタ
   （９）を構成し、 前記第３及び第５のＮ形拡散層（５５、５６）と前記第
   ４の導電層（６２）とで第２の転送用トランジスタ（１
   ０）を構成していることを特徴とするスタティックＲＡ
   Ｍ。
2. 【請求項２】前記第１、第２の駆動トランジスタ（５、
   ６）のチャネル幅方向は、ビット線の延在方向に平行又
   はビット線の延在方向に対して４５度以内の方向に設定
   されていることを特徴とする請求項１記載のスタティッ
   クＲＡＭ。
3. 【請求項３】前記メモリセルは、ビット線の延在方向と
   直交する方向の長さを前記ビット線の延在方向の長さよ
   り長くされていることを特徴とする請求項１又は２記載
   のスタティックＲＡＭ。