KR100512547B1 - 반도체 기억 장치 - Google Patents

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KR100512547B1
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Abstract

SRAM의 집적도를 높일 수 있지만, 제 2 금속 배선 a2, b2를 제 1 금속 배선 a1, b1 등과 별도의 층에 배선해야 한다. 그 때문에, 배선층이 증가하므로, 제조 공정이 증가하여, 제조 공기의 장기화나 높은 제조 비용이 발생하는 등이 문제가 있었다.
P웰 영역을 분할하여, NMOS 트랜지스터 N1, N3을 제 1 P웰 영역에 형성하고, NMOS 트랜지스터 N2, N4를 제 2 P웰 영역에 형성한다. 또는, N웰 영역을 분할하여, PMOS 트랜지스터 P1을 제 1 N웰 영역에 형성하고, PMOS 트랜지스터 P2를 제 2 N웰 영역에 형성한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 CMOS 스태틱 RAM의 메모리 셀을 구성하는 반도체 기억 장치에 관한 것이다.
도 9는 종래의 반도체 기억 장치를 나타내는 레이아웃 구성도이며, 도면에 있어서, (1)은 1 비트의 SRAM, N1, N2, N3, N4는 P웰 영역에 형성된 NMOS 트랜지스터, P1, P2는 N웰 영역에 형성된 PMOS 트랜지스터이다. 또, NMOS 트랜지스터 N1과 PMOS 트랜지스터 P1에 의해 제 1 인버터가 구성되고, NMOS 트랜지스터 N2와 PMOS 트랜지스터 P2에 의해 제 2 인버터가 구성되어 있다.
a1은 NMOS 트랜지스터 N1의 드레인과 PMOS 트랜지스터 P1의 드레인을 접속하는 제 1 금속 배선, a2는 제 1 인버터의 출력 단자와 제 2 인버터의 입력 단자를 접속하는 제 2 금속 배선이며, 제 1 금속 배선 a1 및 제 2 금속 배선 a2로 기억 노드를 구성한다. b1은 NMOS 트랜지스터 N2의 드레인과 PMOS 트랜지스터 P2의 드레인을 접속하는 제 1 금속 배선, b2는 제 2 인버터의 출력 단자와 제 1 인버터의 입력 단자를 접속하는 제 2 금속 배선이며, 제 1 금속 배선 b1 및 제 2 금속 배선 b2로 기억 노드를 구성한다.
C는 확산 콘택트 홀, GC은 게이트 콘택트 홀, VDD는 N웰 영역에 형성되어 있는 P+ 확산 영역의 전원 전위, GND는 P웰 영역에 형성되어 있는 N+ 확산 영역의 그라운드 전위, WL1은 NMOS 트랜지스터 N3의 게이트에 접속되어 있는 워드선, WL2는 NMOS 트랜지스터 N4의 게이트에 접속되어 있는 워드선, BL1은 NMOS 트랜지스터 N3의 드레인에 접속되어 있는 비트선, BL2는 NMOS 트랜지스터 N4의 드레인에 접속되어 있는 비트선이다.
다음에 동작에 대하여 설명한다.
도 9와 같이 레이아웃한 경우, 도 2와 같은 회로 구성의 SRAM을 구성할 수 있다.
도 9와 같은 반도체 기억 장치를 생성하는 경우, 예컨대 NMOS 트랜지스터 N1, N2, N3, N4, PMOS 트랜지스터 P1, P2, 제 1 금속 배선 a1, b1, 워드선 WL1, WL2에 대해서는 제 1 층째에 형성한다. 그리고, 제 2 금속 배선 b1, b2에 대해서는 제 2 층째에 형성하고, 비트선 BL1, BL2에 대해서는 제 3 층째에 형성한다.
종래의 반도체 기억 장치는 이상과 같이 구성되어 있기 때문에, SRAM의 집적도를 높이는 것은 가능하지만, 제 2 금속 배선 a2, b2를 제 1 금속 배선 a1, b1 등과 별도의 층에 배선해야 한다. 그 때문에, 배선층이 증가하므로, 제조 공정이 증가하여, 제조 공기의 장기화나 높은 제조 비용이 발생하는 등이 문제가 있었다.
또, 상기 종래예 외에, P웰 영역을 분할함으로써, 제 2 금속 배선 a2, b2를 제 1 금속 배선 a1, b1 등과 동일한 층에 배선하는 기술이 일본 특허 공개 제 2001-28401 호 공보에 개시되어 있지만, 이 예의 경우, 1개의 워드선을 공유화하고 있기 때문에, 해당 워드선을 별도의 층에 배선해야 한다.
본 발명은 상기한 바와 같은 과제를 해결하기 위해서 이루어진 것으로, 적은 배선층으로 고집적화를 도모할 수 있는 반도체 기억 장치를 얻는 것을 목적으로 한다.
본 발명에 따른 반도체 기억 장치는, 제 1 및 제 2 PMOS 트랜지스터를 N웰 영역에 형성하고 또한 제 1 및 제 3 NMOS 트랜지스터를 제 1 P웰 영역에 형성하며, 또한 제 2 및 제 4 NMOS 트랜지스터를 제 2 P웰 영역에 형성하는 한편, 제 3 NMOS 트랜지스터에 제 1 워드선을 배선하고, 제 4 NMOS 트랜지스터에 제 2 워드선을 배선하도록 한 것이다.
본 발명에 따른 반도체 기억 장치는, 소스와 드레인이 제 1 및 제 2 워드선과 직교하는 방향으로 일렬로 나열되도록, 제 1 및 제 2 PMOS 트랜지스터를 형성하도록 한 것이다.
본 발명에 따른 반도체 기억 장치는, 제 1 및 제 2 PMOS 트랜지스터의 소스를 N웰 영역에 형성되어 있는 P+ 확산 영역의 전원 전위에 접속하도록 한 것이다.
본 발명에 따른 반도체 기억 장치는, 소스와 드레인이 제 1 워드선과 직교하는 방향으로 일렬로 나열되도록, 제 1 및 제 3 NMOS 트랜지스터를 형성하도록 한 것이다.
본 발명에 따른 반도체 기억 장치는, 소스와 드레인이 제 2 워드선과 직교하는 방향으로 일렬로 나열되도록, 제 2 및 제 4 NMOS 트랜지스터를 형성하도록 한 것이다.
본 발명에 따른 반도체 기억 장치는, 제 1 P웰 영역과 상이한 메모리 셀을 구성하는 제 2 P웰 영역이 동일한 P웰 영역을 공유화하고, 제 2 P웰 영역과 상이한 메모리 셀을 구성하는 제 1 P웰 영역이 동일한 P웰 영역을 공유화하도록 한 것이다.
본 발명에 따른 반도체 기억 장치는, 제 1 NMOS 트랜지스터의 소스와, 다른 메모리 셀을 구성하는 제 2 NMOS 트랜지스터의 소스를 P웰 영역에 형성되어 있는 N+ 확산 영역의 그라운드 전위에 접속하도록 한 것이다.
본 발명에 따른 반도체 기억 장치는, 제 1 및 제 2 P웰 영역과 N웰 영역을 제 1 및 제 2 워드선과 직교하는 방향으로 직사각형으로 형성하도록 한 것이다.
본 발명에 따른 반도체 기억 장치는, 제 3 NMOS 트랜지스터에 접속되는 비트선과, 제 4 NMOS 트랜지스터에 접속되는 비트선과의 사이에 전원선 또는 그라운드선을 배선하도록 한 것이다.
본 발명에 따른 반도체 기억 장치는, 제 1 내지 제 4 NMOS 트랜지스터를 P웰 영역에 형성하고 또한 제 1 PMOS 트랜지스터를 제 1 N웰 영역에 형성하며, 또한 제 2 PMOS 트랜지스터를 제 2 N웰 영역에 형성하는 한편, 제 3 NMOS 트랜지스터에 제 1 워드선을 배선하고, 제 4 NMOS 트랜지스터에 제 2 워드선을 배선하도록 한 것이다.
본 발명에 따른 반도체 기억 장치는, 소스와 드레인이 제 1 및 제 2 워드선과 직교하는 방향으로 일렬로 나열되도록, 제 1 내지 제 4 NMOS 트랜지스터를 형성하도록 한 것이다.
본 발명에 따른 반도체 기억 장치는, 제 1 및 제 2 NMOS 트랜지스터의 소스를 P웰 영역에 형성되어 있는 N+ 확산 영역의 그라운드 전위에 접속하도록 한 것이다.
본 발명에 따른 반도체 기억 장치는, 제 1 N웰 영역과 상이한 메모리 셀을 구성하는 제 2 N웰 영역이 동일한 N웰 영역을 공유화하고, 제 2 N웰 영역과 상이한 메모리 셀을 구성하는 제 1 N웰 영역이 동일한 N웰 영역을 공유화하도록 한 것이다.
본 발명에 따른 반도체 기억 장치는, 제 1 PM0S 트랜지스터의 소스와, 다른 메모리 셀을 구성하는 제 2 PMOS 트랜지스터의 소스를 N웰 영역에 형성되어 있는 P+ 확산 영역의 전원 전위에 접속하도록 한 것이다.
본 발명에 따른 반도체 기억 장치는, 제 1 및 제 2 N웰 영역과 P웰 영역을 제 1 및 제 2 워드선과 직교하는 방향으로 직사각형으로 형성하도록 한 것이다.
본 발명에 따른 반도체 기억 장치는, 제 3 NMOS 트랜지스터에 접속되는 비트선과, 제 4 NMOS 트랜지스터에 접속되는 비트선과의 사이에 전원선 또는 그라운드선을 배선하도록 한 것이다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
이하, 본 발명의 일 실시예를 설명한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치를 나타내는 레이아웃 구성도이며, 도 2는 도 1의 반도체 기억 장치를 나타내는 회로도이다. 도면에 있어서, (1)은 1 비트의 SRAM, N1은 제 1 P웰 영역에 형성된 NMOS 트랜지스터(제 1 NMOS 트랜지스터), N2는 제 2 P웰 영역에 형성된 NMOS 트랜지스터(제 2 NMOS 트랜지스터), N3은 제 1 P웰 영역에 형성된 NMOS 트랜지스터(제 3 NMOS 트랜지스터), N4는 제 2 P웰 영역에 형성된 NMOS 트랜지스터(제 4 NMOS 트랜지스터), P1은 N웰 영역에 형성된 PMOS 트랜지스터(제 1 PMOS 트랜지스터), P2는 N웰 영역에 형성된 PMOS 트랜지스터(제 2 PMOS 트랜지스터)이다. 또, NMOS 트랜지스터 N1과 PMOS 트랜지스터 P1에 의해 제 1 인버터가 구성되고, NMOS 트랜지스터 N2와 PMOS 트랜지스터 P2에 의해 제 2 인버터가 구성되어 있다.
a1은 NMOS 트랜지스터 N1의 드레인과 PMOS 트랜지스터 P1의 드레인을 접속하는 제 1 금속 배선, a3은 제 1 인버터의 출력 단자와 제 2 인버터의 입력 단자를 접속하는 제 1 금속 배선이며, 제 1 금속 배선 a1, a3으로 기억 노드를 구성한다. b1은 NMOS 트랜지스터 N2의 드레인과 PMOS 트랜지스터 P2의 드레인을 접속하는 제 1 금속 배선, b3은 제 2 인버터의 출력 단자와 제 1 인버터의 입력 단자를 접속하는 제 1 금속 배선이며, 제 1 금속 배선 b1, b3으로 기억 노드를 구성한다.
C는 확산 콘택트 홀, GC은 게이트 콘택트 홀, VDD는 N웰 영역에 형성되어 있는 P+ 확산 영역의 전원 전위, GND는 P웰 영역에 형성되어 있는 N+ 확산 영역의 그라운드 전위, WL1은 NMOS 트랜지스터 N3의 게이트에 접속되어 있는 워드선(제 1 워드선), WL2는 NMOS 트랜지스터 N4의 게이트에 접속되어 있는 워드선(제 2 워드선), BL1은 NMOS 트랜지스터 N3의 드레인에 접속되어 있는 비트선, BL2는 NMOS 트랜지스터 N4의 드레인에 접속되어 있는 비트선, PL1은 PMOS 트랜지스터 P1의 게이트와 NMOS 트랜지스터 N1의 게이트를 접속하는 폴리실리콘 배선, PL2는 PMOS 트랜지스터 P2의 게이트와 NMOS 트랜지스터 N2의 게이트를 접속하는 폴리실리콘 배선, PL3은 워드선 WL1을 구성하는 폴리실리콘 배선, PL4는 워드선 WL2를 구성하는 폴리실리콘 배선이다.
다음에 동작에 대하여 설명한다.
도 1에서는 웰로부터 제 1 금속 배선까지의 레이어를 나타내고 있으며, 하나의 N형의 웰 영역과 2개의 P형의 웰 영역을 형성하고 있다. 또, 제 1 및 제 2 P웰 영역과 N웰 영역은 워드선 WL1, WL2와 직교하는 방향으로 직사각형으로 형성하고 있다.
PMOS 트랜지스터 P1, P2는 하나의 N웰 영역 내에 형성하는 한편, NMOS 트랜지스터 N1, N3은 제 1 P웰 영역 내에 형성하고, NMOS 트랜지스터 N2, N4는 제 2 P웰 영역 내에 형성한다.
도면 중, 확산층과 폴리실리콘층의 중첩 부분이 트랜지스터로 된다. PM0S 트랜지스터 P1의 게이트와 NMOS 트랜지스터 N1의 게이트는 폴리실리콘 배선 PL1을 거쳐서 서로 접속되고, 또한 기억 노드를 구성하는 제 1 금속 배선 b3과 접속되어 있다. 마찬가지로, PMOS 트랜지스터 P2의 게이트와 NMOS 트랜지스터 N2의 게이트는 폴리실리콘 배선 PL2를 거쳐서 서로 접속되고, 또한 기억 노드를 구성하는 제 1 금속 배선 a3과 접속되어 있다.
N웰 영역 내에는 P형 불순물을 주입하여 P+ 확산 영역을 형성하고, P웰 영역 내에는 N형 불순물을 주입하여 N+ 확산 영역을 형성한다. 각각의 확산 영역에는 적어도 1개 이상의 확산 콘택트 홀 C를 형성하고, 그 확산 콘택트 홀 C를 거쳐서 확산 영역과 제 1 금속 배선 a1, a3, b1, b3을 접속한다.
제 1 P웰 영역의 중앙부에 있는 N+ 확산 영역과, N웰 영역의 상부에 있는 P+ 확산 영역은 확산 콘택트 홀 C와 제 1 금속 배선 a1에 의해서 저임피던스로 전기적으로 접속되고, 또한 제 1 금속 배선 a3과 게이트 콘택트 홀 GC에 의해서 폴리실리콘 배선 PL2와 저임피던스로 전기적으로 접속된다. 이 부분은 SRAM(1)의 한쪽의 기억 노드(제 1 금속 배선 a1, a 3)를 구성한다.
또한, 제 2 P웰 영역의 중앙부에 있는 N+ 확산 영역과, N웰 영역의 하부에 있는 P+ 확산 영역은 확산 콘택트 홀 C와 제 1 금속 배선 b1에 의해서 저임피던스로 전기적으로 접속되고, 또한 제 1 금속 배선 b3과 게이트 콘택트 홀 GC에 의해서 폴리실리콘 배선 PL1과 저임피던스로 전기적으로 접속된다. 이 부분은 SRAM(1)의 다른쪽 기억 노드(제 1 금속 배선 b1, b3)를 구성한다.
N웰 영역의 중앙부에 있는 P+ 확산 영역은 확산 콘택트 홀 C 등을 거쳐서 제 2 금속 배선으로 배선된 VDD 전위에 접속된다. 또, 도 1에서는, 이해하기 쉽게 하기 위해서, 제 1 금속 배선∼제 2 금속 배선까지를 생략하고 있다. 도 2의 회로 도면에서는 PMOS 트랜지스터 P1, P2의 소스에 대응하는 부분이다.
또한, 제 1 P웰 영역의 하부에 있는 N+ 확산 영역과, 제 2 P웰 영역의 상부에 있는 N+ 확산 영역은 각각 확산 콘택트 홀 C 등을 거쳐서 제 2 금속 배선으로 배선된 GND 전위에 접속된다. 또, 도 1에서는, 이해하기 쉽게 하기 위해서, 제 1 금속 배선∼제 2 금속 배선까지를 생략하고 있다. 도 2의 회로 도면에서는 NMOS 트랜지스터 N1, N2의 소스에 대응한다.
제 1 P웰 영역의 상부에 있는 N+ 확산 영역과, 제 2 P웰 영역의 하부에 있는 N+ 확산 영역은 각각 확산 콘택트 홀 C 등을 거쳐서 제 2 금속 배선으로 배선된 비트선 BL1, BL2에 각각 접속된다.
폴리실리콘 배선 PL3, PL4는 수평 방향으로 연장되어 배선되고, 워드선 WL1, WL2를 구성하고 있다.
이상으로 명백한 바와 같이, 이 실시예 1에 따르면, NMOS 트랜지스터 N1, N3을 제 1 P웰 영역 내에 형성하고, NMOS 트랜지스터 N2, N4를 제 2 P웰 영역 내에 형성함으로써, 각각의 기억 노드를 서로 접속하는 제 1 금속 배선 a3, b3이 겹치지 않고 효율 좋게 배선할 수 있다. 따라서, 제 1 금속 배선 a3, b3을 제 1 금속 배선 a1, b1과 동일 배선층에 배선할 수 있기 때문에, 반도체 기억 장치의 배선층을 줄일 수 있다.
또한, 폴리실리콘 배선 PL1, PL2, PL3, PL4의 방향이 동일 방향으로 되기 때문에, 게이트 치수의 제어가 용이하게 될 뿐만 아니라, 필요없는 영역이 없어져, 면적의 감축을 도모할 수 있다.
또, 도 1로부터 명백하지만, 소스와 드레인이 워드선 WL1, WL2와 직교하는 방향으로 일렬로 나열되도록, PMOS 트랜지스터 P1, P2를 형성한다.
또한, 소스와 드레인이 워드선 WL1과 직교하는 방향으로 일렬로 나열되도록 NMOS 트랜지스터 N1, N3을 형성한다.
또한, 소스와 드레인이 워드선 WL2와 직교하는 방향으로 일렬로 나열되도록 NMOS 트랜지스터 N2, N4를 형성한다.
이에 따라, P웰 영역이나 N웰 영역의 폭을 좁게 할 수 있다는 효과를 얻을 수 있다.
(실시예 2)
상기 실시예 1에서는 반도체 기억 장치가 1 비트의 SRAM인 것에 대하여 나타내었지만, 복수의 비트의 SRAM인 경우에는 도 3에 나타내는 바와 같은 레이아웃 구성을 행하도록 한다. 또, 도 4는 도 3의 반도체 기억 장치를 나타내는 회로도이다.
이 실시예 2에서는, 메모리 셀 m0의 NMOS 트랜지스터 N1의 소스가 접속되어 있는 N+ 확산 영역(도 1에서는 제 1 P웰 영역의 하부에 있는 N+ 확산 영역에 상당함)에 대하여 메모리 셀 m1의 NMOS 트랜지스터 N2의 소스를 접속하는 것에 의해, 해당 N+ 확산 영역의 공유화를 도모하도록 한다.
마찬가지로, 메모리 셀 m0의 NMOS 트랜지스터 N2의 소스가 접속되어 있는 N+ 확산 영역(도 1에서는 제 2 P웰 영역의 상부에 있는 N+ 확산 영역에 상당함)에 대하여 메모리 셀 m2의 NMOS 트랜지스터 N1의 소스를 접속하는 것에 의해, 해당 N+ 확산 영역의 공유화를 도모하도록 한다.
이러한 레이아웃 구성으로 하는 경우, 복수의 메모리 셀을 조각 그림과 같이 끼워 넣을 수 있기 때문에, 필요없는 영역을 없애 면적의 축소를 도모할 수 있다는 효과를 얻을 수 있다.
또, 각 메모리 셀에서의 NMOS 트랜지스터 N3, N4의 드레인에 접속되는 비트선 BL1, BL2는, 도 3에 나타내는 바와 같이, 제 2 층째에서 서로 인접하는 일없이, 전원선 또는 그라운드선이 사이에 들어가도록 배선한다.
이것에 의해, 비트선 사이가 VDD 전위 또는 GND 전위에 의해 실드되기 때문에, 누화(crosstalk) 등에 의한 비트선간의 간섭을 억제할 수 있다는 효과를 얻을 수 있다.
(실시예 3)
상기 실시예 1에서는, P웰 영역을 분할하여, NMOS 트랜지스터 N1, N3을 제 1 P웰 영역에 형성하고, NMOS 트랜지스터 N2, N4를 제 2 P웰 영역에 형성하는 것에 대하여 나타내었지만, 도 5 및 도 6에 나타내는 바와 같이, N웰 영역을 분할하여, PMOS 트랜지스터 P1을 제 1 N웰 영역에 형성하고, PMOS 트랜지스터 P2를 제 2 N웰 영역에 형성하도록 하더라도 되며, 상기 실시예 1과 마찬가지의 효과를 얻을 수 있다.
그 외의 부분은 상기 실시예 1에서의 기재로부터 유추할 수 있기 때문에, 상세한 설명은 생략하지만, NMOS 트랜지스터 N1, N2, N3, N4에 대해서는 p웰 영역에 형성한다. 그 때, 소스와 드레인이 워드선 WL1, WL2와 직교하는 방향으로 일렬로 나열되도록, NMOS 트랜지스터 N1, N2, N3, N4를 형성한다.
또, NMOS 트랜지스터 N1, N2의 소스는 P웰 영역에 형성되어 있는 N+ 확산 영역의 그라운드 전위에 접속한다.
(실시예 4)
상기 실시예 3에서는 반도체 기억 장치가 1 비트의 SRAM인 것에 대하여 나타내었지만, 복수의 비트의 SRAM인 경우에는, 도 7에 나타내는 바와 같은 레이아웃 구성을 행하도록 한다. 또, 도 8은 도 7의 반도체 기억 장치를 나타내는 회로도이다.
이 실시예 4에서는, 메모리 셀 m0의 PMOS 트랜지스터 P1의 소스가 접속되어 있는 P+ 확산 영역에 대하여 메모리 셀 m1의 PM0S 트랜지스터 P2의 소스를 접속하는 것에 의해, 해당 P+ 확산 영역의 공유화를 도모하도록 한다.
마찬가지로, 메모리 셀 m0의 PMOS 트랜지스터 P2의 소스가 접속되어 있는 P+ 확산 영역에 대하여 메모리 셀 m2의 PMOS 트랜지스터 P1의 소스를 접속하는 것에 의해, 해당 P+ 확산 영역의 공유화를 도모하도록 한다.
이러한 레이아웃 구성으로 하는 경우, 복수의 메모리 셀을 조각 그림과 같이 끼워 넣을 수 있기 때문에, 필요없는 영역을 없애 면적의 축소를 도모할 수 있다는 효과를 얻을 수 있다.
또, 각 메모리 셀에서의 NMOS 트랜지스터 N3, N4의 드레인에 접속되는 비트선 BL1, BL21, 도 7에 나타내는 바와 같이, 제 2 층째에서 서로 인접하는 일없이, 전원선 또는 그라운드선이 사이에 들어가도록 배선한다.
이것에 의해, 비트선 사이가 VDD 전위 또는 GND 전위에 의해 실드되기 때문에, 누화 등에 의한 비트선간의 간섭을 억제할 수 있다는 효과를 얻을 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
이상과 같이, 본 발명에 의하면, 제 1 및 제 2 PMOS 트랜지스터를 N웰 영역에 형성하고 또한 제 1 및 제 3 NMOS 트랜지스터를 제 1 P웰 영역에 형성하며, 또한 제 2 및 제 4 NMOS 트랜지스터를 제 2 P웰 영역에 형성하는 한편, 제 3 NMOS 트랜지스터에 제 1 워드선을 배선하고, 제 4 NMOS 트랜지스터에 제 2 워드선을 배선하도록 구성했기 때문에, 적은 배선층으로 고집적화를 도모할 수 있다는 효과가 있다.
본 발명에 의하면, 소스와 드레인이 제 1 및 제 2 워드선과 직교하는 방향으로 일렬로 나열되도록, 제 1 및 제 2 PMOS 트랜지스터를 형성하도록 구성했기 때문에, N웰 영역의 폭을 좁게 할 수 있다는 효과가 있다.
본 발명에 의하면, 제 1 및 제 2 PMOS 트랜지스터의 소스를 N웰 영역에 형성되어 있는 P+ 확산 영역의 전원 전위에 접속하도록 구성했기 때문에, 필요없는 영역을 없애 면적의 축소를 도모할 수 있다는 효과가 있다.
본 발명에 의하면, 소스와 드레인이 제 1 워드선과 직교하는 방향으로 일렬로 나열되도록, 제 1 및 제 3 NMOS 트랜지스터를 형성하도록 구성했기 때문에, P웰 영역의 폭을 좁게 할 수 있다는 효과가 있다.
본 발명에 의하면, 소스와 드레인이 제 2 워드선과 직교하는 방향으로 일렬로 나열되도록, 제 2 및 제 4 NMOS 트랜지스터를 형성하도록 구성했기 때문에, P웰 영역의 폭을 좁게 할 수 있다는 효과가 있다.
본 발명에 의하면, 제 1 P웰 영역과 상이한 메모리 셀을 구성하는 제 2 P웰 영역이 동일한 P웰 영역을 공유화하고, 제 2 P웰 영역과 상이한 메모리 셀을 구성하는 제 1 P웰 영역이 동일한 P웰 영역을 공유화하도록 구성했기 때문에, 필요없는 영역을 없애서 면적의 축소를 도모할 수 있다는 효과가 있다.
본 발명에 의하면, 제 1 NMOS 트랜지스터의 소스와, 상이한 메모리 셀을 구성하는 제 2 NMOS 트랜지스터의 소스를 P웰 영역에 형성되어 있는 N+ 확산 영역의 그라운드 전위에 접속하도록 구성했기 때문에, 필요없는 영역을 없애서 면적의 축소를 도모할 수 있다는 효과가 있다.
본 발명에 의하면, 제 1 및 제 2 P웰 영역과 N웰 영역을 제 1 및 제 2 워드선과 직교하는 방향으로 직사각형으로 형성하도록 구성했기 때문에, 필요없는 영역을 없애서 면적의 축소를 도모할 수 있다는 효과가 있다.
본 발명에 의하면, 제 3 NMOS 트랜지스터에 접속되는 비트선과, 제 4 NMOS 트랜지스터에 접속되는 비트선과의 사이에 전원선 또는 그라운드선을 배선하도록 구성했기 때문에, 누화 등에 의한 비트선간의 간섭을 억제할 수 있다는 효과가 있다.
본 발명에 의하면, 제 1 내지 제 4 NMOS 트랜지스터를 P웰 영역에 형성하고 또한 제 1 PMOS 트랜지스터를 제 1 N웰 영역에 형성하며, 또한 제 2 PMOS 트랜지스터를 제 2 N웰 영역에 형성하는 한편, 제 3 NMOS 트랜지스터에 제 1 워드선을 배선하고, 제 4 NMOS 트랜지스터에 제 2 워드선을 배선하도록 구성했기 때문에, 적은 배선층으로 고집적화를 도모할 수 있다는 효과가 있다.
본 발명에 의하면, 소스와 드레인이 제 1 및 제 2 워드선과 직교하는 방향으로 일렬로 나열되도록, 제 1 내지 제 4 NMOS 트랜지스터를 형성하도록 구성했기 때문에, P웰 영역의 폭을 좁게 할 수 있다는 효과가 있다.
본 발명에 의하면, 제 1 및 제 2 NMOS 트랜지스터의 소스를 P웰 영역에 형성되어 있는 N+ 확산 영역의 그라운드 전위에 접속하도록 구성했기 때문에, 필요없는 영역을 없애서 면적의 축소를 도모할 수 있다는 효과가 있다.
본 발명에 의하면, 제 1 N웰 영역과 상이한 메모리 셀을 구성하는 제 2 N웰 영역이 동일한 N웰 영역을 공유화하고, 제 2 N웰 영역과 상이한 메모리 셀을 구성하는 제 1 N웰 영역이 동일한 N웰 영역을 공유화하도록 구성했기 때문에, 필요없는 영역을 없애서 면적의 축소를 도모할 수 있다는 효과가 있다.
본 발명에 의하면, 제 1 PM0S 트랜지스터의 소스와, 다른 메모리 셀을 구성하는 제 2 PMOS 트랜지스터의 소스를 N웰 영역에 형성되어 있는 P+ 확산 영역의 전원 전위에 접속하도록 구성했기 때문에, 필요없는 영역을 없애서 면적의 축소를 도모할 수 있다는 효과가 있다.
본 발명에 의하면, 제 1 및 제 2 N웰 영역과 P웰 영역을 제 1 및 제 2 워드선과 직교하는 방향으로 직사각형으로 형성하도록 구성했기 때문에, 필요없는 영역을 없애서 면적의 축소를 도모할 수 있다는 효과가 있다.
본 발명에 의하면, 제 3 NMOS 트랜지스터에 접속되는 비트선과, 제 4 NMOS 트랜지스터에 접속되는 비트선과의 사이에 전원선 또는 그라운드선을 배선하도록 구성했기 때문에, 누화 등에 의한 비트선 사이의 간섭을 억제할 수 있다는 효과가 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치를 나타내는 레이아웃 구성도,
도 2는 도 1의 반도체 기억 장치를 나타내는 회로도,
도 3은 본 발명의 실시예 2에 따른 반도체 기억 장치를 나타내는 레이아웃 구성도,
도 4는 도 3의 반도체 기억 장치를 나타내는 회로도,
도 5는 본 발명의 실시예 3에 따른 반도체 기억 장치를 나타내는 레이아웃 구성도,
도 6은 도 5의 반도체 기억 장치를 나타내는 회로도,
도 7은 본 발명의 실시예 4에 따른 반도체 기억 장치를 나타내는 레이아웃 구성도,
도 8은 도 7의 반도체 기억 장치를 나타내는 회로도,
도 9는 종래의 반도체 기억 장치를 나타내는 레이아웃 구성도.
도면의 주요 부분에 대한 부호의 설명
1 : 1 비트의 SRAM a1, a3, b1, b3 : 제 1 금속 배선
BL1, BL2 : 비트선 C : 확산 콘택트 홀
GC : 게이트 콘택트 홀 GND : 그라운드 전위
N1 : NMOS 트랜지스터(제 1 NMOS 트랜지스터)
N2 : NMOS 트랜지스터(제 2 NMOS 트랜지스터)
N3 : NMOS 트랜지스터(제 3 NMOS 트랜지스터)
N4 : NMOS 트랜지스터(제 4 NM0S 트랜지스터)
P1 : PM0S 트랜지스터(제 1 PM0S 트랜지스터)
P2 : PMOS 트랜지스터(제 2 PMOS 트랜지스터)
PL1, PL2, PL3, PL4 : 폴리실리콘 배선
VDD : 전원 전위
WL1 : 워드선(제 1 워드선)
WL2 : 워드선(제 2 워드선)

Claims (6)

  1. 제 1 PMOS 트랜지스터와 제 1 NOMS 트랜지스터로 구성된 제 1 인버터와, 제 2 PMOS 트랜지스터와 제 2 NMOS 트랜지스터로 구성되며, 또한 입력 단자가 상기 제 1 인버터의 출력 단자와 접속되고, 출력 단자가 상기 제 1 인버터의 입력 단자와 접속된 제 2 인버터와, 상기 제 1 인버터의 출력 단자와 접속된 제 3 NMOS 트랜지스터와, 상기 제 2 인버터의 출력 단자와 접속된 제 4 NMOS 트랜지스터를 구비한 반도체 기억 장치에 있어서,
    상기 제 1 및 제 3 NMOS 트랜지스터가 형성된 제 1 P웰 영역과,
    상기 제 2 및 제 4 NMOS 트랜지스터가 형성된 제 2 P웰 영역과,
    상기 제 1 및 제 2 PMOS 트랜지스터가 형성되고, 상기 제 1 P웰 영역과 상기 제 2 P웰 영역 사이에 끼인 N웰 영역과,
    상기 제 3 NMOS 트랜지스터의 게이트에 접속된 제 1 워드선과,
    상기 제 4 NMOS 트랜지스터의 게이트에 접속된 제 2 워드선과,
    상기 제 1 NMOS 트랜지스터의 게이트, 상기 제 1 PMOS 트랜지스터의 게이트, 상기 제 2 PMOS 트랜지스터의 드레인 및 상기 제 2 NMOS 트랜지스터의 드레인을 접속하는 금속층을 포함하는 제 1 배선과,
    상기 제 2 NMOS 트랜지스터의 게이트, 상기 제 2 PMOS 트랜지스터의 게이트, 상기 제 1 PMOS 트랜지스터의 드레인 및 상기 제 1 NMOS 트랜지스터의 드레인을 접속하는 상기 금속층을 포함하는 제 2 배선
    을 갖는 반도체 기억 장치.
  2. 제 1 항에 있어서,
    제 1 및 제 3 NMOS 트랜지스터의 소스와 드레인의 세트와, 제 2 및 제 4 NMOS 트랜지스터의 소스와 드레인의 세트가, 각각 제 1 및 제 2 워드선과 직교하는 방향으로 세트마다 나열되도록 형성된 것을 특징으로 하는 반도체 기억 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 P웰 영역과 다른 제 1 메모리 셀을 구성하는 제 1 또는 제 2 P웰 영역이 동일한 P웰 영역을 공유화하고, 제 2 P웰 영역과 다른 제 2 메모리 셀을 구성하는 제 1 또는 제 2 P웰 영역이 동일한 P웰 영역을 공유화하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제 1 NMOS 트랜지스터와 제 1 PMOS 트랜지스터로 구성된 제 1 인버터와, 제 2 NMOS 트랜지스터와 제 2 PMOS 트랜지스터로 구성되며, 또한 입력 단자가 상기 제 1 인버터의 출력 단자에 접속되고, 출력 단자가 상기 제 1 인버터의 입력 단자와 접속된 제 2 인버터와, 상기 제 1 인버터의 출력 단자와 접속된 제 3 NMOS 트랜지스터와, 상기 제 2 인버터의 출력 단자와 접속된 제 4 NMOS 트랜지스터를 구비한 반도체 기억 장치에 있어서,
    상기 제 1 PMOS 트랜지스터가 형성된 제 1 N웰 영역과,
    상기 제 2 PMOS 트랜지스터가 형성된 제 2 N웰 영역과,
    상기 제 1 내지 제 4 NMOS 트랜지스터가 형성되고, 상기 제 1 N웰 영역과 상기 제 2 N웰 영역 사이에 끼인 P웰 영역과,
    상기 제 3 NMOS 트랜지스터의 게이트에 접속된 제 1 워드선과,
    상기 제 4 NMOS 트랜지스터의 게이트에 접속된 제 2 워드선과,
    상기 제 1 NMOS 트랜지스터의 게이트, 상기 제 1 PMOS 트랜지스터의 게이트, 상기 제 2 PMOS 트랜지스터의 드레인 및 상기 제 2 NMOS 트랜지스터의 드레인을 접속하는 금속층을 포함하는 제 1 배선과,
    상기 제 2 NMOS 트랜지스터의 게이트, 상기 제 2 PMOS 트랜지스터의 게이트, 상기 제 1 PMOS 트랜지스터의 드레인 및 상기 제 1 NMOS 트랜지스터의 드레인을 접속하는 상기 금속층을 포함하는 제 2 배선
    을 갖는 반도체 기억 장치.
  5. 제 4 항에 있어서,
    제 1 내지 제 4 NMOS 트랜지스터의 소스와 드레인이 제 1 및 제 2 워드선과 직교하는 방향으로 일렬로 나열되도록 형성된 것을 특징으로 하는 반도체 기억 장치.
  6. 제 4 항 또는 제 5 항에 있어서,
    제 1 N웰 영역과 다른 제 1 메모리 셀을 구성하는 제 1 또는 제 2 N웰 영역이 동일한 N웰 영역을 공유화하고, 제 2 N웰 영역과 다른 제 2 메모리 셀을 구성하는 제 1 또는 제 2 N웰 영역이 동일한 N웰 영역을 공유화하는 것을 특징으로 하는 반도체 기억 장치.
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