TW557572B - Semiconductor memory device - Google Patents
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Description
557572 五、發明說明（1) 【發明所屬的技術領域】 本發明係關於一種構成CMOS動態RAM (隨機存取記憶 體）之記憶體單元之半導體記憶裝置。 【習知技術】
圖9係顯示習知之半導體記憶裝置之佈局構造圖；在 圖式中，符號1係1位元之SRAM、Nl、N2、N3、N4形成在p 井區域上之NM0S電晶體，符號PI、P2係形成在N井區域上 之PM0S電晶體。此外，由NM0S電晶體N1和PM0S電晶體Pi而 構成第一反相器，由NM0S電晶體N2和PM0S電晶體P2而構成 第二反相器。 符號al係連接NM0S電晶體N1之汲極和PM0S電晶體P1之 汲極之第一金屬配線，符號a2係連接第一反相器之輸出用 端子和第二反相器之輸入用端子之第二金屬配線，由第一 金屬配線al和第二金屬配線a2而構成記憶用節點。符號bl 係連接NM0S電晶體N2之汲極和PM0S電晶體P2之汲極之第一 金屬配線’符號b 2係連接第二反相器之輸出用端子和第一 反相器之輸入用端子之第二金屬配線，由第一金屬配線bl 和第二金屬配線b2而構成記憶用節點。
符號C係擴散用接觸孔，符號GC係閘極接觸孔，符號 VDD係形成在N井區域上之p +擴散區域之電源電位，符號 GND係形成在p井區域上之n +擴散區域之接地電位，符號 WL1係連接在隨⑽電晶體N3之閘極上之字元線，符號WL2係 連接在NM0S電晶體N4之閘極上之字元線，符號BL1係連接
537572 五、發明說明（2) 在NMOS電晶體N3之汲極上之位元線，符號BL2係連接在 N Μ 0 S電晶體n 4之汲極上之位元線。 接著，就動作而進行說明。 可以在正如圖9所示而進行佈局之狀態下，構成圖2這 樣之電路構造之SRAM。 在生成圖9這樣之半導體記憶裝置之狀態下，就例如 NMOS 電晶體N1、N2、N3、N4、pM〇s 電晶體ρι、p2、第一金 屬，線aj、bl和字元線叽！、WL2而言，係形成在第一層。 接著’就第二金屬配線^、b2而言，係形成在第二層，就 位疋線BL1、BL2而言，係形成在第三層。 【發明所欲解 由於習知 的’因此，能 屬配線a2、b2 他層。因此， 發生製造工期 此外，除 200 卜2840 1 號 酉己線a2、b2配 技術，但是， 共有化，因此 本發明係 本發明之目的 夂半導體記 多句提高SRAM ’配置在不 酉己線層增加 之長期化或 了前述習知 公報上，揭 置在相同於 在遠例子之 ’必須在其 為了解決前 ’係得到一 憶裝置係正如以上敘述而構成 之積體度，但是，必須將第2金 同於第1金屬配線&1、bi等之其 ’結果’會有增加製造之作業而 製造成本高等之課題產生。 例=外，還在日本專利特開 不藉由分割p井區域而將第2金屬 第1金屬配線a 1、b丨等之層上之 狀態下，由於1條之字元線成為 他層’配置該字元線。 述，樣之課題而完成的，因此， 種能夠藉由配線層少而達到高度
557572 五、發明說明（3)
積體化之半導體記憶裝置。 【用以解決 本發明 和第二PMOS 第三NMOS電 四NMOS電晶 字元線，在 本發明 和第二PMOS 之方向，排 本發明 體之源極 電位上。 課題的手段】 之半導體記恃奘罢 雷曰髀门，扃置，係在N井區域，形成第一 冤日日體’同時，尤货 曰骑. 在第—p井區域，形成第一和 ΐ，另li，在第二p井區域，形成第二和第 第四ΝΜ〇ς φ面，在第三關⑽電晶體，配置第一 弟四Ν Μ 0 S雷θ艘，r 之丰实，：：配置第二字元線。 雷曰：憶裝置、其源極和汲極係形成第- 电日日篮’从便於’八^ ^ 列成為一列。者垂直於第-和第二字元線 ί : : : 1己憶裝置，係將第-和第二PM0S電晶 連接在形成於N井區域上之p +擴散區域之電源 本發明之半導體記憶裝置、 和第三NMOS電晶H，以便於；’吉二：汲極係形成第 向，排列成為一列。 者垂直於第-字元線之方 本發明之半導體記憶裝置、其源極 和第四眶電㈣，以便於沿著垂直於第二字 向，排列成為一列。 、、之方 本發明之半導體記憶裝置、其第一 p 他記憶體單元，第二P井區域，係使得相同：/井。區構成其 為共有化，第二P井區域和構成其他記憶體單元°° 5 ，成 區域，係使得相同之p井區域，成為共有化。 一P井
2103-5079-PF(N);Ahddub.ptd 第6頁 557572 五、發明說明（4) 本發明之半導體記憶裝置，係將第一NMOS電晶體之源 極和構成其他記憶體單元之第二NMOS電晶體之源極，連接 在形成於P井區域上之N +擴散區域之接地電位。 本發明之半導體記憶裝置，係將第一和第二P井區域 以及N井區域’沿著垂直於第一和第二字元線之方向，形 成為長方形。 本發明之半導體記憶裝置，係在連接於第三NMOS電晶 體之字元線和連接於第四NMOS電晶體之字元線間，配置電 源線或接地線。 本發明之半導體記憶裝置，係在P井區域，形成第一 至第四NMOS電晶體，同時，在第井區域，形成第一 PM0S電^體，並且，在第二N井區域，形成第二ρ_電晶 體，另一方面，在第iNM〇s電晶體，配置第一 第四NMOS電晶體，配置第二字元線。 4 隹 本發明之半導體記憶裝置、其源極和汲極係形成第一 至第四_s電晶體，以便於沿著垂直於 之方向，排列成為一列。 币才第一子兀線 體之二nt:::憶裝置’係將第-和第二_s電晶 =位Γ。 成於p井區域上之n+擴散區域之接地 本發明之半導體記憶 他記憶體單元之第二N井區域，係使得-相：：域冰和構成其 為共有化，第二N井區域播 同之Ν井區域，成 區域，係使得相同之IV井區 二他圯憶體單元之第一 Ν井 - 成為共有化。 2 】03·5079·PF(N);Ahddub.p ί d 第7頁 557572 五、發明說明（5) ' ------—--- 拓^ i ΐ明之半導體記憶裝置，係將第一pm〇s電晶體之源 二^成其他記憶體單元之第二PM0S電晶體之源極，連接 >成於N井區域上之p +擴散區域之電源電位。 、本發明之半導體記憶裝置，係將第一和第二N井區域 j及p井區域，沿著垂直於第一和第二字元線之方向，形 成為長方形。 士發明之半導體記憶裝置，係在連接於第三NMOS電晶 體之字元線和連接於第四NM〇s電晶體之字元線間，配置 源線或接地線。 【發明的實施形態】 以下，說明本發明之某一實施形態。 實施形態1
圖1係顯示藉由本發明之實施形態1所形成之半導體記 憶裝置之佈局構造圖，圖2係顯示圖1之半導體記憶裝置之 電路圖。在圖式中，符號1係1位元之SRAM，符號N1係形成 在第一P井區域上之NMOS電晶體（第一NMOS電晶體），符 號N2係形成在第二p井區域上之nm〇S電晶體（第二nm〇S電 晶體），符號N3係形成在第一P井區域上之nm〇s電晶體 (第三NMOS電晶體），符號N4係形成在第二p井區域上之 NMOS電晶體（第四NMOS電晶體），符號P1係形成在N井區 域上之PMOS電晶體（第一PMOS電晶體），符號P2係形成在 N井區域上之PMOS電晶體（第二PMOS電晶體）。此外，由 NMOS電晶體N1和PMOS電晶體P1而構成第一反相器，由NM〇s
2103-5079-PF(N);Ahddub.ptd 第8頁 557572 五、發明說明（6) 電晶體N2和PMOS電晶體P2而構成第二反相器。 · 符號al係連接NMOS電晶體N1之汲極和PMOS電晶體P1之 汲極之第一金屬配線，符號a 3係連接第一反相器之輸出用 一 端子和第二反相器之輸入用端子之第一金屬配線，由第一 金屬配線al、a3而構成記憶用節點。符號bl係連接NMOS電 晶體N2之汲極和PMOS電晶體P2之汲極之第一金屬配線，符 ‘ 號b3係連接第二反相器之輸出用端子和第一反相器之輸入 · 用端子之第一金屬配線，由第一金屬配線b 1、b 3而構成記 憶用節點。 符號C係擴散用接觸孔，符號Gc係閘極接觸孔，符號 VDD係形成在N井區域上之p +擴散區域之電源電位，符號 GND係形成在p井區域上之n +擴散區域之接地電位，符號 WL1係連接在NMOS電晶體N3之閘極上之字元線（第一字元° 線），符號WL2係連接在NM〇S電晶體Ν4之閘極上之字元線 (第一字兀線），符號BL1係連接在NM〇s電晶體Ν3之汲極 上之位元線，符號BL2係連接在NMOS電晶體Ν4之汲極上之 位兀線，符號PL1係連接PM0S電晶體ρι之閘極和〇〇§電晶 體N1之閘極之多結晶矽配線，符號pL2係連接pM〇s電晶體 P2之閘極和NMOS電晶體N2之閘極之多結晶矽配線，符號 成Ϊ元線WU之多結晶石夕配線，符號PU係構成字 兀線WL2之多結晶矽配線。 接著，就動作而進行說明。 •在圖1巾，顯示由井開始至第一金屬配線為止之層 體，形成1個N型井區域和2個p型井區域。此外，第一和第
2103-5079-PF(N);Ahddub.ptd 第9頁 557572 五、發明說明（7) 二P井區域以及N井區域，係沿著垂直於字元線乳1、WL2之 方向，形成為長方形。 PMOS電晶體PI、P2係形成在HigN井區域内，另一方 面，NMOS電晶體Nl、N3係形成在第一P井區域内，NMOS電 晶體N2、N4係形成在第二p井區域内。 在圖中’擴散層和多結晶石夕層之重疊部分，係成為電 晶體。PMOS電晶體P1之閘極和關〇8電晶體N1之閘極，係透 過多結晶矽配線PL 1而相互地連接，此外，還連接該構成 記憶用節點之第一金屬配線b3。同樣地，pM〇s電晶體p2之 閘極和NMOS電晶體N2之閘極，係透過多結晶矽配線？1^而 相互地連接，此外，還連接該構成記憶用節點之第一金屬 配線a3。 在N井區域内，注入p型不純物，而形成p +擴散區 域，在P井區域内，注入N型不純物，而形成N +擴散區 域。、在各個擴散區域，形成至少丨個以上之擴散用接觸孔 v，透過該擴散用接觸孔C，而連接該擴散區域和第一金屬 配線al、a3、bl、b3 °
位處在第-P井區域之中央部上之N +擴散區域和位處 在N井區域之上部之p +擴散區域，係藉由擴散用接觸孔。 和第二金屬配線al，以低阻抗而呈電氣地進行連接，並 且，，藉由第一金屬配線a3和閘極接觸孔GC，以低阻抗而 呈，氣地連接多結晶矽配線PL2。該部分係構成sRMl之某 邊之δ己憶用卽點（第一金屬配線a 1、& 3 )。 ，、 此外，位處在第 P井區域之中央部上之N +擴散區域
2103-5079-PF(N)；Ahddub.ptd 第10頁 N7572
和位處在N井區域之下部之p 觸？I r釦筮厶s u P +擴政£域，係藉由擴散用接 ’孔L和第一金屬配線bl， 技，α 、番-丄μ 乂低阻抗而呈電氣地進行連 接 並且’還措由第一令凰 1¾ ^ ^ ^ φ „ ^ 屬配線b3和閘極接觸孔GC，以低 SIU^i > 3乱# 、妾多結晶矽配線PU。該部分係構成 :Λ:=憶用節·點（第-金屬配線bi、⑴。 散用接：孔c箅A! t中央部上之p +擴散區域，係透過擴 月又用接觸孔C 4，而連接在麩Λ —
雷你w lL aL ^ 仕精由第一金屬配線所配線之VDD %位上。此外，在圖1中，Λ 虼埜 1 ^ 馬了谷易瞭解起見，因此，省 略第一金屬配線至第二合属$ φ /如* 金屬配線為止。在圖2之電路圖
中’係對應於PMOS電晶體pi、Ρ9 肢r 1 Μ之源極之部分。 此外，位處在第一Ρ恭p u 處/ 品域之下部之N +擴散區域和位 處在第一Ρ井區域之上部之Ν +披必广^ m ^ ^ r ^ ^ 1之〜+擴政區域，係分別透過擴散 用接觸孔c專，而連接在葬山势 . u , 安任精由第二金屬配線所配線之GND電 位上。此外，在圖1中，^ 笙 人碎 ^ 马了谷易瞭解起見，因此，省略 仫m屬配線為止。在圖2之電路圖中， 係對應於NMOS電晶體N1、N2之源極之部分。 -P *位r處a在帛一P井區域之上部+擴散區域和位處在第 域之下部之N +擴散區$，係分別透過擴散用接觸
^ 4，而連接在藉由第二金屬配線所配線之位元線乩工、 β L 2 〇 多結晶矽配線PL3、PL4係沿著水平方向而進行延伸及 、配線，構成字元線WL1、WL2。 ^ 正如以上所明白顯示的，如果藉由該實施形態1的 活，則可以藉由在第一Ρ井區域内，形成nm〇s電晶體N1、
557572 五、發明說明（9) N3 ’在第二P井區域内，形成NM〇s電晶體N2、n4，以便於 在並無重疊之狀態下，效率良好地配置相互連接各個記憶 用節點之第一金屬配線以、b3。因此，能夠在相同於第一 金屬配線al、bl之配線層，配置第一金屬配線心、b3，結 果’可以減少半導體記憶裝置之配線層。 、此外，由於多結晶矽配線PL1、PL2、pL3、pu之方向 係成為相同之方向，因此，不僅可以容易地進行標靶尺寸 之控制，沒有無用之區域產纟，還能夠達到面積之縮減。
®曰^ ’由圖1所明白顯示的；源極和沒極係形成PM0S
電曰曰體PI、P2，以便於沿著垂直於字元線⑴、WL2之方 向，排列成為一列。 N 3，以便；5 “此外，源極和汲極係形成NM〇s電晶體ni /口著垂直於子元線WL1之方向，排列成為一列 N 4，以便 -英極和汲極係形電晶體N2， f ί子兀線仉2之方向，排列成為-列。， 效果藉此而達到能夠使得Ρ井區域❹井區域之幅寬變窄 實施形態2 在前述實施形態1，顯千本逡 SRAM，但是，在# A^、/、 圮憶装置為1位元之 尺 在成為複數個位元之SRAM + & & . 進行圖3所示之佈月M 1 . .. AM之狀態下，則成為 〜仰局攝造。此外，圖4 一 記憶裝置之電路圖。 圈4係顯示圖3之半導體
在該實施形態2，藉由對於連 電晶舰源極之N +擴散區妾。己隐體旱元之NMOS 、你511中、相當於位處在第
557572 五、發明說明（ίο) P井區域下部之N +擴散區域），連接記憶體單元…之 N廳電晶體N2之源極’以便於達到 +擴散區域之共有 化0 同樣地藉由對於連接記憶體單元之⑽⑽電晶體Μ 源極之N +擴散區域（在圖j中、相當於位處在第二p井區 =部之N +擴散區域），連接記憶體單元以之麵s電晶 體N1之源極，以便於達到該N +擴散區域之丘有化。 =這樣佈：構造之狀態下’由於能夠嵌入複數個之記 ί2二：狀脈衝’因此，達到能夠節省無用 之區域而使付面積縮小之效.果。 、》搞^外’ 4接在各個記憶體單元<NM0S電晶體Ν3、Ν4之 ΚΐΓΐί線BL1、BL2，係正如圖3所示，在第二層’ 二ΐϊίΐΐ行鄰接之狀態下，配置電源線或接地線， 使仔電源線或接地線進入至位元線間。 =此而^用VDD電位或GND電位來保護位元線間，因 字元ΐΪ St制由於串音（Cr〇S"alk)等之所造成之 子疋線間之干涉之效果。 實施形態3 域开HIΐ施形態1，顯示分割p井區域而在第-p井區 晶L?=晶，、Ν3並且在第二ρ井區域形成_s電 & ^ ，旦疋，正如圖5及圖6所示也可以分割N井 、=域’在第-N井區域，形成_電晶
557572 五、發明說明（11) 其他部分係可以由如述貫施形態1中之記載而進行推 論’因此，省略詳細之說明，但是，就NM0S電晶體N1、 N2、N3、N4而言，係形成在p井區域上。此時，源極和汲 極係形成NMOS電晶體Nl、N2、N3、N4，以便於沿著垂直於 字元線WL1、WL2之方向，排列成為一列。 此外，NMOS電晶體Nl、N2之源極，係連接在形成於p 井區域上之N +擴散區域之接地電位。 實施形態4
在前述實施形態3，顯示半導體記憶裝置為1位元之 SRAM，但是，在成為複數個位元之別0之狀態丁，則成為 進行圖7所示之佈局構造。此外，圖8係顯示圖7之半導體 記憶裝置之電路圖。 在該實施形態4，藉由對於連接記憶體單元m〇之阀〇3 電晶體P1源極之P +擴散區域，連接記憶體單元…之㈣⑽ 電晶體P2之源極’以便於達到該p +擴散區域之共有化。 同樣地，藉由對於連接記憶體單元m〇iPM〇s電晶體p ί =p +擴Λ區：，連接記憶料元m2之PM〇S電晶體P1 之/原極，以便於達到該p +擴散區域之共有化。
情體之狀態下’由於能夠嵌入複數個之f 使衝，因此’達到能夠節省… 之（he域而使付面積縮小之效果。 及二卜付各個記憶體單元之_電晶_ 汲極上之位兀線BL1、BL2，係正如圖7所示 於並無相互地進行鄰接之狀態下，配置電源線或接一地曰線,
2103-5079-PF(N);Ahddub.ptd 第14頁 557572 五、發明說明（12) 而使::電源線或接地線進入至位元線間。 此，：：：:^DD電位或G〇電位來保護位元線間，因 ΐ元；㈡：:：：串音一摘）等之所4之 【發明效果】 正如以上所敘述 在N井區域，形成第一 井區域，形成第一和 區域，形成第二和第 NMOS電晶體，配置第 第二字元線，因此， 體化之效果。 如果藉由本發明 一和第二PMOS電晶體 線之方向，排列成為 之幅寬變窄之效果。 如果藉由本發明 晶體之源極，連接在 源電位上，因此，具 小之效果。 如果藉由本發明 和第三NMOS電晶體， 向，排列成為一列， 的，如果藉由本發明的話，則構 -和第二PMOS電晶體，同時，在第—為 第二NMOS電晶體，並且，在第二p井 四NMOS電晶體，另一方面，在第三 一字元線，在第raNM〇s電晶體，配置 具有能夠藉由配線層少而達到高度積 的話，則構成為源極和汲極係形成第 ，以便於沿著垂直於第一和第二字元 一列’因此，具有能夠使得N井區域 的話，則構成為將第一和第二pM〇s電 形成於N井區域上之p +擴散區域之電 有能夠節省無用之區域而達到面積縮 的話，則構成為源極和汲極形成第一 以便於沿著垂直於第一字元線之方 因此，具有能夠使得p井區域之幅寬
2103-5079-PF(N);Ahddub.ptd 五、發明說明（〗3) 變窄之效果 如果藉由本發明的爷， 和第四NMOS電晶體， 、]構成為源極和汲極形成第_ 向，排列成為-C著垂直於第二字元線ίί — 變窄之效果。 具有能夠使得Ρ井區域之幅寬 如果藉由本發明 其他記憶體單元之第二/井二構成為第-ρ井區域和構成 為共有化，第二ρ井區域=发使得相同之ρ井區域，成 夠節省無用之區ίρ而井*區：，成，共有*，因此，能井 如果藉由本發明的話面效果。 源極和構成其他夕成為將第一NMOS電晶體之 接在形成於ρ井區域:體之之源極，連 具有能夠節省無用之區域而】:接地電*，因此， 如果藉由本發明的話，則構成：=之效二。 域以及N井區域，沿著垂直於第—成和為將第：和第二P井區 形成為長方形’因此，具有能-子:線之方向， 積縮小之效果。 角…、用之區域而達到面 如果藉由本發明的話，則構成 晶體之字元線和連接於第四 :源線或接地線…，具有能心間’配置 :sr:ik)等之所造成之字元線間之干涉之效果。 -至第°=〇由發明的話’則構成為在p井區域，形成第 第四_s電晶體，同時，在第—N井區域，形成第一 第16頁 2103-5079.PF(N)；Ahddub.ptd 557572 五、發明說明（14) 形成第二PM〇s電 配置第一字元線，在 因此’具有能夠藉由 PM0S電晶體’並且，在第二n井區域 體，另一方面，在第三NM0S電晶體 第四NM0S電晶體，配置第二字元線 配線層少而達到高度積體化之效果 如果藉由本發明的話，則構成 至第四NM0S電晶體，以便於沿著才及$ $成第一 之方向，排列成為-列，因此，且一和第二字元線 幅寬變窄之效果。 ，、有此夠使得P井區域之 如果藉由本發明的話，則爐# 晶體之源極，連接在形成於P井區成為將第-和第二嶋電 地電位上，因此，具有能夠二上之 區域之接 小之效果。 “、、用之區域而達到面積縮 如果藉由本發明的話，則椹士、A # 其他記憶體單元之第二N井區域έ、—Ν井區域和構成 為共有化，第二ν井區域和構井區域，成 傅风具他圮憶體單元之篦一 Ν井 區域，使得相同之Ν井區域，成兔丘女〉筱早儿《第以幵 鈞銘少紅田々f城品、去r 成為共有化，因此，具有能 夠卽痛…、用之區域而達到面積縮小之效果。 如果藉由本發明的則構成為將第二pM〇s電晶體之 源極和構成其他s己憶體單元之第- 接在形成於N井區域上之P + ;:=〇S電晶體之源極’連 目女处执—u Λ· « r 擴散區域之電源電位’因此， 具有此夠卽省無用之區域而達到面積縮小之效果。 如果藉由本發明的話，則構成為將第一和第二N井區 域以及P井區域，沿著垂直於第一 形成為長方形，因此，具有能W /危一子70線之方向， ”令此夠即爷無用之區域而達到面
557572 五、發明說明（15) 積縮小之效果。 如果藉由本發明的話，則構成為在連接於第三NMOS電 晶體之字元線和連接於第四NMOS電晶體之字元線間，配置 電源線或接地線，因此，具有能夠抑制由於串音 (cross-talk)等之所造成之字元線間之干涉之效果。
2103-5079-PF(N);Ahddub.ptd 第18頁 557572 圖式簡單說明 圖1係顯示藉由本發明之實施形態1所形成之半導體記 憶裝置之佈局構造圖。 圖2係顯示圖1之半導體記憶裝置之電路圖。 圖3係顯示藉由本發明之實施形態2所形成之半導體記 憶裝置之佈局構造圖。 圖4係顯示圖3之半導體記憶裝置之電路圖。 圖5係顯示藉由本發明之實施形態3所形成之半導體記 憶裝置之佈局構造圖。 圖6係顯示圖5之半導體記憶裝置之電路圖。 圖7係顯示藉由本發明之實施形態4所形成之半導體記 憶裝置之佈局構造圖。 圖8係顯示圖7之半導體記憶裝置之電路圖。 圖9係顯示習知之半導體記憶裝置之佈局構造圖。 符號說明 1 ： 1位元SRAM al ： 第- -金屬配線 a3 : :第一金屬配線 bl ： 第- -金屬配線 b3 ： :第一金屬配線 BL1 :位 元線 BL2 :位元線 C ： 擴散 用接觸孔 GC ： :閘極接觸孔 GND ••接 地電位 PL1 :多結晶矽配線 PL2 ••多 結晶矽配線 PL3 :多結晶矽配線 PL4 ••多 結晶矽配線 VDD :電源電位 WL1 :字 元線（第一字元線） WL2 •字元線（第二 字元線） «
2103-5079-PF(N);Ahddub.ptd 第19頁 557572 圖式簡單說明 N1 N2 N3 N4 P1 P2 NMOS電晶體（第一NMOS電晶體） NMOS電晶體（第二NMOS電晶體） NMOS電晶體（第三NMOS電晶體） NMOS電晶體（第四NMOS電晶體） PM0S電晶體（第一PM0S電晶體） PM0S電晶體（第二PM0S電晶體） _ #
2103-5079-PF(N);Ahddub.ptd 第20頁
Claims (1)
- 557572 六、申請專利範圍 1 · 一種半導體記憶裝置，包括： 第一反相器，由第一PMOS電晶體和第一NM〇s電晶體所 構成； 第二反相器，由第二PMOS電晶體和第二NM〇s電晶體所 構成，同時輸入用端子連接在前述第一反相器之輪出用端 子上並且輸出用端子連接在前述第_反相器之輸入用端子 第三NMOS電晶體，連接前述第一反相器之輸出用端 以及 第四NMOS電晶體，連接前诚筮 -- -V ^ T 牧則述第二反相益之輸出用端 其特徵在於： 在Ν井區域，形成前述第一和第：pM〇s電晶體，同 ^ ’在第—P井區域，形成前述第-和第三NMGS電晶體， mnt域’形成前述第二和第四_電晶 Γ 述第三咖電晶體，配置第一字元 線，在前述第四NMOS電晶體，配置第二字元線。 申請專利範圍第1項之半導體記憶裝置，其中， =汲第-和第二酬電晶體，以便於沿著垂 直於第-：第二字元線之方向，排列成為一列。 3如：請專利範圍第！項之半導體記憶裝置，其中， 上之P +擴散區域之電源電之:上極，連接在形成_井區域 4·如申請專利範圍第1項之半導體記憶裝置，其中，557572 六、申請專利範圍 — ，極和汲極係形成三曰^ ^ ^ 直於第一字开# a 〇电曰日體，以便於沿著垂 子70線之方向，排列成為一列。 源極5和;圍第1項之半導體記憶裝置，其中， 直於第二字元線i:四嶋電晶體，以便於沿著垂 示子7°線之方向，排列成為一列。 第-申^專利範圍第1項之半導體記憶裳置，其中， 〜 井區或和構成其他記憶體單元之第二P井區祕r 付相同之p井區域，成 有化U糸使 =體單元之第-”區域，係使得：同井之;成：： 共有化。 々日U开&域，成為 將第項之半導體記憶裝置，其中， _電晶想極和構成其他記憶想單元之第二 域之接地電：連接在形成於P井區域上之N +擴散區 8 ·如申請專利範圍第 將第-和第二P井區域以頁之+導體記憶裝置，其中， 二字元線之方向，形HN井區域’沿著垂直於第一和第 9. 如申請專利範二气方形： 在連接於第：_S電晶體項之半導體記憶裝置，其中’ 體之字元線間，配置電海=字凡線和連接於第四NMOS電晶 Ί η __ π i # 原線或接地線。 10. -種半導體記憶装置，包括： 第一反相器，由第— 構成； 0S電晶體和第一PMOS電晶體所 第二反相器，由第-… M〇S電晶體和第二pm〇s電晶體所2103-5079-PF(N);Ahddub.ptd 第22頁 557572 六、申請專利範圍 J成：同時輸入用端子連接在前述第一反相器之輪出用端 上並且輸出用端子連接在前述第一反相器之輪入用端子 子 第三NMOS電晶體，連接前述第一反相器之輪出用端 以及 子，第四NMOS電晶體，連接前述第二反相器之輪出用端 其特徵在於： 在P井區域，形成前述第一至第raNM〇s電晶體， 時，在第一 N井區域，形成前述第一 pM〇s電晶體，I， 在第二N井區域，形成前述第二PM〇s電晶體，另一 ^ 在前述第三NMOS電晶體，配置第一字元線，在 万面， NMOS電晶體，配置第二字元線。 返第 11 ·如申請專利範圍第1 〇項之半導體記憶裝置，立 中，源極和汲極係形成第一至第四NM〇s電晶體，便於π 者垂直於第-和第二字元線之方向，排列成為一^便於化 1 2 ·如申請專利範圍第丨〇項之半導體記憶裝置， =二將第-和第二_S電晶體之源極，連接在形成射 區域上之N +擴散區域之接地電位上。 、 1 3 ·如申請專利範圍第1 0項之半導體記憶裝置， 中，第一N井區域和構成其他記憶體單元之第二n 、 、：使得相同井區域，成為共有&，第二N井區域：二 一他記憶體單元之第一N井區域，係使得相并 成為共有化。 邗。之N井區域，2103-5079-PF(N);Ahddub.ptd557572 六、申請專利範圍 1 4.如申請專利範圍第1 3項之半導體記憶裝置，其 * 中，將第一PMOS電晶體之源極和構成其他記憶體單元之第 二PMOS電晶體之源極，連接在形成於N井區域上之P +擴散 -區域之電源電位。 1 5.如申請專利範圍第1 0項之半導體記憶裝置，其 中，將第一和第二N井區域以及P井區域，沿著垂直於第一 -和第二字元線之方向，形成為長方形。 . 1 6.如申請專利範圍第1 0項之半導體記憶裝置，其 中，在連接於第三NMOS電晶體之字元線和連接於第四NMOS 電晶體之字元線間，配置電源線或接地線。. _2103-5079-PF(N);Ahddub.ptd 第24頁
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