JP5596335B2 - 半導体装置 - Google Patents
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Description
図1は、本実施の形態1のデュアルポートSRAMのうち、一つのメモリセル(スタティックメモリセル)MC1の回路図を示している。図2は、本実施の形態1のメモリセルMC1の要部平面図を示している。図3は、図2の要部平面図のうち、シリコン基板(半導体基板)1から第1配線層M1までを表した要部平面図を示している。図4は、図2の要部平面図のうち、第2配線層M2から第3配線層M3までを表した要部平面図を示している。図5は、図2の要部平面図のうち、A1−A1線、B1−B1線、および、C1−C1線に沿って矢印方向に見た要部断面図を示している。図6は図1の回路図に対応し、特に、実際のレイアウトに倣って各素子および配線を並べなおした等価回路図を示している。図7は、本実施の形態1のデュアルポートSRAMのうち、列方向に隣接する三つのメモリセルMCA1,MCA2,MCA3の要部平面図を示している。図8は、本実施の形態1のデュアルポートSRAMのうち、行方向および列方向に配列する複数のメモリセルMCAの説明図を示している。これらの図1〜図8を参照しながら、本実施の形態1の半導体装置が有するデュアルポートSRAMについて説明する。
図17は、本実施の形態2のデュアルポートSRAMのうち、一つのメモリセル(スタティックメモリセル)MC2の要部平面図を示している。図18は、図17の要部平面図のうち、シリコン基板1から第1配線層M1までを表した要部平面図を示している。図19は、図17の要部平面図のうち、第2配線層M2から第3配線層M3までを表した要部平面図を示している。図20は、本実施の形態2のメモリセルMC2における実際のレイアウトに倣って、各素子および配線を並べた等価回路図を示している。図21は、本実施の形態2のデュアルポートSRAMのうち、列方向に隣接する三つのメモリセルMCB1,MCB2,MCB3の要部平面図を示している。図22は、本実施の形態2のデュアルポートSRAMのうち、行方向および列方向に配列する複数のメモリセルMCBの説明図を示している。これらの図17〜図22を参照しながら、本実施の形態2の半導体装置が有するデュアルポートSRAMについて説明する。
上記実施の形態1,2では、本発明の構造をデュアルポートSRAMに適用した例を示した。本実施の形態3では、本発明の構造をシングルポートSRAMに適用した例を示す。
図37は、本実施の形態4のデュアルポートSRAMのうち、一つのメモリセル(スタティックメモリセル)MC5の要部平面図を示している。図38は、図37の要部平面図のうち、シリコン基板1から第1配線層M1までを表した要部平面図を示している。図39は、図37の要部平面図のうち、第2配線層M2から第3配線層M3までを表した要部平面図を示している。これらの図37〜図39を参照しながら、本実施の形態4の半導体装置が有するデュアルポートSRAMについて説明する。
図42は、本実施の形態5のデュアルポートSRAMのうち、一つのメモリセル(スタティックメモリセル)MC6の要部平面図を示している。図43は、図42の要部平面図のうち、シリコン基板1から第1配線層M1までを表した要部平面図を示している。図44は、図42の要部平面図のうち、第2配線層M2から第3配線層M3までを表した要部平面図を示している。図45は、本実施の形態5のメモリセルMC6における実際のレイアウトに倣って、各素子および配線を並べた等価回路図を示している。これらの図42〜図45を参照しながら、本実施の形態5の半導体装置が有するデュアルポートSRAMについて説明する。
2 分離部
3 コンタクトプラグ
3A コンタクトプラグ(接続プラグ)
4A,4B,4C,4D,4E,4F,4G,4H,4I,4J,4K,4L,4M,4N,4O,4P,4Q,4R,4S 第1金属配線
4W1 第1ワード接続用配線
4W2 第2ワード接続用配線
5 第1ビアプラグ
6,6A,6B,6C,6D,6E,6F,6G,6H,6I,6J,6K,6L,6M,6N,6O,6P,6Q,4R 第2金属配線
7 第2ビアプラグ
8A,8B,8C,8D,8E,8F 第3金属配線
ACT 活性領域
BL 正相ビット線
BL1 第1正相ビット線
BL2 第2正相ビット線
/BL 逆相ビット線
/BL1 第1逆相ビット線
/BL2 第2逆相ビット線
E1 第1記憶ノード
E2 第2記憶ノード
G1,G2,G3,G4 ゲート
GD ダミーゲート
GG1 第1ゲート群
GG2 第2ゲート群
GND 接地電位
IL 層間絶縁膜
INV1 第1インバータ
INV2 第2インバータ
M1 第1配線層
M2 第2配線層
M3 第3配線層
MC1,MC2,MC3,MC4,MC5,MC6 メモリセル(スタティックメモリセル)
MCA,MCB 複数のメモリセル
MCA1,MCA2,MCA3 メモリセル
MCB1,MCB2,MCB3 メモリセル
ND1,ND2,ND3,ND4 n型ドレイン拡散層
NH1,NH2 n型高濃度拡散層
NS1,NS2,NS3,NS4 n型ソース拡散層
NW1 第1nウェル
NW2 第2nウェル
PD1,PD2,PD3,PD4 p型ドレイン拡散層
PH1,PH2,PH3 p型高濃度拡散層
PS1,PS2,PS3,PS4 p型ソース拡散層
PW1 第1pウェル
PW2 第2pウェル
PW3 第3pウェル
QNA1 第1正相アクセストランジスタ
QNA2 第2正相アクセストランジスタ
QNA3 第1逆相アクセストランジスタ
QNA4 第2逆相アクセストランジスタ
QNA5 正相アクセストランジスタ
QNA6 逆相アクセストランジスタ
QND1 第1ドライバトランジスタ
QND2 第2ドライバトランジスタ
QPL1 第1ロードトランジスタ
QPL2 第2ロードトランジスタ
TC1,TC2 タップセル
VDD 電源電位線
VDD1 第1電源電位線
VDD2 第2電源電位線
VSS 接地電位線
VSSB 基板電位線
WL ワード線
WL1 第1ワード線
WL2 第2ワード線
Claims (16)
- 半導体基板の行方向および列方向に配置された複数のメモリセルを有する半導体装置であって、
前記半導体基板には、それぞれ前記列方向に延在する、n型導電型の第1nウェルおよび第2nウェルと、p型導電型の第1pウェル、第2pウェルおよび第3pウェルとが形成され、
前記第1pウェル、前記第1nウェル、前記第2pウェル、前記第2nウェル、および、前記第3pウェルは、前記行方向に見てこの順に並んで配置され、
前記メモリセルは、
nチャネル型の第1ドライバトランジスタ、および、pチャネル型の第1ロードトランジスタからなる第1インバータと、
nチャネル型の第2ドライバトランジスタ、および、pチャネル型の第2ロードトランジスタからなる第2インバータと、
nチャネル型の正相アクセストランジスタ、および、逆相アクセストランジスタと、を有し、
前記複数のメモリセルのうち、前記行方向に並んで配置するセルは、前記行方向に沿って延在するワード線によって接続され、
前記複数のメモリセルのうち、前記列方向に並んで配置するセルは、前記列方向に沿って延在する正相ビット線および逆相ビット線によって接続され、
前記第1インバータの出力端子は、第1記憶ノードとして前記第2インバータの入力端子に接続され、
前記第1インバータの入力端子は、第2記憶ノードとして前記第2インバータの出力端子に接続され、
前記正相アクセストランジスタにおいて、ゲートと前記ワード線、ドレインと前記正相ビット線、ソースと前記第1記憶ノードとが、それぞれ接続され、
前記逆相アクセストランジスタにおいて、ゲートと前記ワード線、ドレインと前記逆相ビット線、ソースと前記第2記憶ノードとが、それぞれ接続され、
前記正相アクセストランジスタは、前記第1pウェル内に配置され、かつ、前記正相アクセストランジスタは、前記第1記憶ノードに接続された第1ソース拡散層を有し、
前記第1ロードトランジスタは、前記第1nウェル内に配置され、
前記第1ドライバトランジスタおよび前記第2ドライバトランジスタは、前記第2pウェル内に配置され、かつ、前記第1ドライバトランジスタは、前記第1記憶ノードに接続された第1ドレイン拡散層を有し、前記第2ドライバトランジスタは、前記第2記憶ノードに接続された第2ドレイン拡散層を有し、
前記第2ロードトランジスタは、前記第2nウェル内に配置され、
前記逆相アクセストランジスタは、前記第3pウェル内に配置され、かつ、逆相アクセストランジスタは、前記第2記憶ノードに接続された第2ソース拡散層を有し、
前記複数のメモリセルのうち、前記行方向に見て隣り合うセルでは、前記第1pウェルおよび前記第3pウェルを、それぞれ共有しており、
前記第1ドレイン拡散層の平面積は、前記第1ソース拡散層の平面積よりも大であり、
前記第2ドレイン拡散層の平面積は、前記第2ソース拡散層の平面積よりも大であることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記正相アクセストランジスタは、第1正相アクセストランジスタおよび第2正相アクセストランジスタを有し、
前記逆相アクセストランジスタは、第1逆相アクセストランジスタおよび第2逆相アクセストランジスタを有することを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記ワード線は、第1ワード線および第2ワード線を有し、
前記正相ビット線は、第1正相ビット線および第2正相ビット線を有し、
前記逆相ビット線は、第1逆相ビット線および第2逆相ビット線を有し、
前記第1正相アクセストランジスタにおいて、ゲートと前記第1ワード線、ドレインと前記第1正相ビット線とが、それぞれ接続され、
前記第2正相アクセストランジスタにおいて、ゲートと前記第2ワード線、ドレインと前記第2正相ビット線とが、それぞれ接続され、
前記第1逆相アクセストランジスタにおいて、ゲートと前記第1ワード線、ドレインと前記第1逆相ビット線とが、それぞれ接続され、
前記第2逆相アクセストランジスタにおいて、ゲートと前記第2ワード線、ドレインと前記第2逆相ビット線とが、それぞれ接続されていることを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記第2pウェル内において、
前記第1ドライバトランジスタが配置された活性領域は、前記第2nウェルよりも前記第1nウェルに近い位置に配置され、
前記第2ドライバトランジスタが配置された活性領域は、前記第1nウェルよりも前記第2nウェルに近い位置に配置されていることを特徴とする半導体装置。 - 請求項4記載の半導体装置において、
前記半導体基板上には第1配線層、第2配線層、および、第3配線層が互いに層間絶縁膜を介して配置され、
前記第1ドライバトランジスタおよび前記第2ドライバトランジスタのソースは、同一の接地電位線に接続され、
前記接地電位線は、前記第1配線層および前記第2配線層に配置され、かつ、前記列方向に沿って延在していることを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記第1ロードトランジスタのソースは、第1電源電位線に接続され、
前記第2ロードトランジスタのソースは、第2電源電位線に接続され、
前記第1電源電位線および前記第2電源電位線は、前記列方向に沿って延在し、
前記第1電源電位線および前記第2電源電位線には、同一の電源電位が供給され、
前記第1電源電位線は、前記第1正相ビット線と前記第2正相ビット線との間に配置され、
前記第2電源電位線は、前記第1逆相ビット線と前記第2逆相ビット線との間に配置されていることを特徴とする半導体装置。 - 請求項6記載の半導体装置において、
前記第1正相ビット線、前記第2正相ビット線、前記第1逆相ビット線、前記第2逆相ビット線、前記接地電位線、前記第1電源電位線、および、前記第2電源電位線は、前記第2配線層に配置されていることを特徴とする半導体装置。 - 請求項7記載の半導体装置において、
前記第1正相ビット線、前記第1電源電位線、前記第2正相ビット線、前記接地電位線、前記第2逆相ビット線、前記第2電源電位線、および、前記第1逆相ビット線は、前記行方向に見てこの順に並んで配置されていることを特徴とする半導体装置。 - 請求項8記載の半導体装置において、
前記第1ワード線および前記第2ワード線は、前記第3配線層に配置され、
前記第1ワード線は、前記第1配線層に配置された第1ワード接続用配線を介して、前記第1正相アクセストランジスタのゲートおよび前記第1逆相アクセストランジスタのゲートに接続され、
前記第2ワード線は、前記第1配線層に配置された第2ワード接続用配線を介して、前記第2正相アクセストランジスタのゲートおよび前記第2逆相アクセストランジスタのゲートに接続され、
前記第1ワード接続用配線および前記第2ワード接続用配線は、前記列方向に沿って延在するようにして形成され、
前記複数のメモリセルのうち、前記行方向に隣り合う前記メモリセルでは、前記第1ワード接続用配線と前記第2ワード接続用配線とが並んで配置され、
前記複数のメモリセルのうち、前記列方向に隣り合う前記メモリセルでは、前記第1ワード接続用配線と前記第2ワード接続用配線とが並んで配置されていることを特徴とする半導体装置。 - 請求項9記載の半導体装置において、
前記第1ワード接続用配線と前記第1正相アクセストランジスタのゲートまたは前記第1逆相アクセストランジスタのゲートとを接続する接続プラグは、前記第1正相アクセストランジスタまたは前記第1逆相アクセストランジスタが配置される活性領域と平面的に重なる位置に形成され、
前記第2ワード接続用配線と前記第2正相アクセストランジスタのゲートまたは前記第2逆相アクセストランジスタのゲートとを接続する接続プラグは、前記第2正相アクセストランジスタまたは前記第2逆相アクセストランジスタが配置される活性領域と平面的に重なる位置に形成されていることを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記第2pウェル内において、
前記第1ドライバトランジスタが配置された活性領域と、前記第2ドライバトランジスタが配置された活性領域とは、前記列方向に沿って並んで配置されていることを特徴とする半導体装置。 - 請求項11記載の半導体装置において、
前記第1pウェル内において、
前記第1正相アクセストランジスタと前記第2正相アクセストランジスタとは、前記列方向に延在する同一の活性領域内に配置され、
前記第3pウェル内において、
前記第1逆相アクセストランジスタと前記第2逆相アクセストランジスタとは、前記列方向に延在する同一の活性領域内に配置されていることを特徴とする半導体装置。 - 請求項12記載の半導体装置において、
前記第1正相アクセストランジスタのゲートと、前記第1インバータのゲートと、前記第1逆相アクセストランジスタのゲートとからなる第1ゲート群は、同一の前記行方向に沿って延在して配置され、
前記第2正相アクセストランジスタのゲートと、前記第2インバータのゲートと、前記第2逆相アクセストランジスタのゲートとからなる第2ゲート群は、同一の前記行方向に沿って延在して配置され、
前記第1ゲート群と前記第2ゲート群との間には、前記行方向に沿って延在し、かつ、前記第1ゲート群と前記第2ゲート群からの距離が等しくなるようにして配置されたダミーゲートが形成され、
前記ダミーゲートは、前記複数のメモリセルに電気的に接続されていないことを特徴とする半導体装置。 - 半導体基板の行方向および列方向に配置された複数のメモリセルを有する半導体装置であって、
前記半導体基板には、それぞれ前記列方向に延在する、n型導電型の第1nウェルおよび第2nウェルと、p型導電型の第1pウェル、第2pウェルおよび第3pウェルとが形成され、
前記第1pウェル、前記第1nウェル、前記第2pウェル、前記第2nウェル、および、前記第3pウェルは、前記行方向に見てこの順に並んで配置され、
前記メモリセルは、
nチャネル型の第1ドライバトランジスタ、および、pチャネル型の第1ロードトランジスタからなる第1インバータと、
nチャネル型の第2ドライバトランジスタ、および、pチャネル型の第2ロードトランジスタからなる第2インバータと、
nチャネル型の第1正相アクセストランジスタ、第2正相アクセストランジスタ、第1逆相アクセストランジスタ、および、第2逆相アクセストランジスタと、を有し、
前記複数のメモリセルのうち、前記行方向に並んで配置するセルは、前記行方向に沿って延在する第1ワード線および第2ワード線によって接続され、
前記複数のメモリセルのうち、前記列方向に並んで配置するセルは、前記列方向に沿って延在する第1正相ビット線、第2正相ビット線、第1逆相ビット線、および、第2逆相ビット線によって接続され、
前記第1インバータの出力端子は、第1記憶ノードとして前記第2インバータの入力端子に接続され、
前記第1インバータの入力端子は、第2記憶ノードとして前記第2インバータの出力端子に接続され、
前記第1正相アクセストランジスタにおいて、ゲートと前記第1ワード線、ドレインと前記第1正相ビット線、ソースと前記第1記憶ノードとが、それぞれ接続され、
前記第2正相アクセストランジスタにおいて、ゲートと前記第2ワード線、ドレインと前記第2正相ビット線、ソースと前記第1記憶ノードとが、それぞれ接続され、
前記第1逆相アクセストランジスタにおいて、ゲートと前記第1ワード線、ドレインと前記第1逆相ビット線、ソースと前記第2記憶ノードとが、それぞれ接続され、
前記第2逆相アクセストランジスタにおいて、ゲートと前記第2ワード線、ドレインと前記第2逆相ビット線、ソースと前記第2記憶ノードとが、それぞれ接続され、
前記第1正相アクセストランジスタおよび前記第1逆相アクセストランジスタは、前記第1pウェル内に配置され、かつ、前記第1正相アクセストランジスタは、前記第1記憶ノードに接続された第1ソース拡散層を有し、前記2正相アクセストランジスタは、前記第1記憶ノードに接続された第2ソース拡散層を有し、
前記第1ドライバトランジスタおよび前記第2ドライバトランジスタは、前記第2pウェル内に配置され、かつ、前記第1ドライバトランジスタは、前記第1記憶ノードに接続された第1ドレイン拡散層を有し、前記第2ドライバトランジスタは、前記第2記憶ノードに接続された第2ドレイン拡散層を有し、
前記第2正相アクセストランジスタおよび前記第2逆相アクセストランジスタは、前記第3pウェル内に配置され、かつ、前記第1逆相アクセストランジスタは、前記第1記憶ノードに接続された第3ソース拡散層を有し、前記2逆相アクセストランジスタは、前記第1記憶ノードに接続された第4ソース拡散層を有し、
前記複数のメモリセルのうち、前記行方向に見て隣り合うセルでは、前記第1pウェルおよび前記第3pウェルを、それぞれ共有しており、
前記第1ドレイン拡散層の平面積は、前記第1ソース拡散層および前記第2ソース拡散層の平面積よりも大であり、
前記第2ドレイン拡散層の平面積は、前記第3ソース拡散層および前記第4ソース拡散層の平面積よりも大であることを特徴とする半導体装置。 - 請求項14記載の半導体装置において、
前記第1インバータは、前記第1ドライバトランジスタと、互いに並列に接続された二つの前記第1ロードトランジスタとによって構成され、
前記第2インバータは、前記第2ドライバトランジスタと、互いに並列に接続された二つの前記第2ロードトランジスタとによって構成され、
二つの前記第1ロードトランジスタのうち、一方は前記第1nウェル内に配置され、他の一方は前記第2nウェル内に配置され、
二つの前記第2ロードトランジスタのうち、一方は前記第1nウェル内に配置され、他の一方は前記第2nウェル内に配置されていることを特徴とする半導体装置。 - 請求項15記載の半導体装置において、
前記第1ロードトランジスタのソースは、第1電源電位線に接続され、
前記第2ロードトランジスタのソースは、第2電源電位線に接続され、
前記第1電源電位線および前記第2電源電位線は、前記列方向に沿って延在し、
前記第1電源電位線および前記第2電源電位線には、同一の電源電位が供給され、
前記第1ドライバトランジスタおよび前記第2ドライバトランジスタのソースは、同一の接地電位線に接続され、
前記半導体基板上には第1配線層、第2配線層、および、第3配線層が互いに層間絶縁膜を介して配置され、
前記第1正相ビット線、前記第2正相ビット線、前記第1逆相ビット線、前記第2逆相ビット線、前記接地電位線、前記第1電源電位線、および、前記第2電源電位線は、前記第2配線層に配置され、
前記第1正相ビット線、前記第1逆相ビット線、前記第1電源電位線、前記接地電位線、前記第2電源電位線、前記第2正相ビット線、および、前記第2逆相ビット線は、前記行方向に見てこの順に並んで配置されていることを特徴とする半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009292189A JP5596335B2 (ja) | 2009-12-24 | 2009-12-24 | 半導体装置 |
CN2010105936768A CN102142274A (zh) | 2009-12-24 | 2010-12-15 | 半导体器件 |
US12/975,400 US8363456B2 (en) | 2009-12-24 | 2010-12-22 | Semiconductor device |
TW099145212A TW201135918A (en) | 2009-12-24 | 2010-12-22 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009292189A JP5596335B2 (ja) | 2009-12-24 | 2009-12-24 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011134839A JP2011134839A (ja) | 2011-07-07 |
JP5596335B2 true JP5596335B2 (ja) | 2014-09-24 |
Family
ID=44187382
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009292189A Expired - Fee Related JP5596335B2 (ja) | 2009-12-24 | 2009-12-24 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8363456B2 (ja) |
JP (1) | JP5596335B2 (ja) |
CN (1) | CN102142274A (ja) |
TW (1) | TW201135918A (ja) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8218354B2 (en) * | 2009-12-30 | 2012-07-10 | Taiwan Semicondcutor Manufacturing Co., Ltd. | SRAM word-line coupling noise restriction |
US9029956B2 (en) * | 2011-10-26 | 2015-05-12 | Global Foundries, Inc. | SRAM cell with individual electrical device threshold control |
JP2013114700A (ja) * | 2011-11-25 | 2013-06-10 | Elpida Memory Inc | 半導体装置 |
US8743580B2 (en) * | 2012-03-30 | 2014-06-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus for high speed ROM cells |
US10497402B2 (en) | 2012-03-30 | 2019-12-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus for high speed ROM cells |
US8976573B2 (en) * | 2012-04-13 | 2015-03-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus for SRAM cells |
JP6056852B2 (ja) * | 2012-04-24 | 2017-01-11 | 株式会社ソシオネクスト | 半導体装置 |
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JP2018160634A (ja) * | 2017-03-23 | 2018-10-11 | 東芝メモリ株式会社 | 半導体記憶装置 |
TWI711159B (zh) * | 2017-03-28 | 2020-11-21 | 聯華電子股份有限公司 | 半導體記憶元件 |
US10672459B2 (en) * | 2018-02-07 | 2020-06-02 | Arm Limited | Transition coupling circuitry for memory applications |
JP2019160371A (ja) * | 2018-03-14 | 2019-09-19 | 株式会社東芝 | メモリ回路および電子機器 |
KR102599048B1 (ko) | 2018-08-16 | 2023-11-06 | 삼성전자주식회사 | 표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법 |
CN111129005B (zh) * | 2019-12-25 | 2023-09-19 | 上海华力集成电路制造有限公司 | 一种双口静态随机存储单元版图结构 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4885365B2 (ja) * | 2000-05-16 | 2012-02-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
TW522546B (en) | 2000-12-06 | 2003-03-01 | Mitsubishi Electric Corp | Semiconductor memory |
JP4623885B2 (ja) | 2001-08-16 | 2011-02-02 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
JP2004047529A (ja) * | 2002-07-09 | 2004-02-12 | Renesas Technology Corp | 半導体記憶装置 |
JP4343571B2 (ja) * | 2002-07-31 | 2009-10-14 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
JP4416428B2 (ja) | 2003-04-30 | 2010-02-17 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
JP4553185B2 (ja) * | 2004-09-15 | 2010-09-29 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
JP4578329B2 (ja) | 2005-06-03 | 2010-11-10 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
JP2009238332A (ja) * | 2008-03-27 | 2009-10-15 | Renesas Technology Corp | 半導体記憶装置 |
JP2010141281A (ja) * | 2008-11-11 | 2010-06-24 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2012195320A (ja) * | 2009-07-29 | 2012-10-11 | Panasonic Corp | 半導体装置 |
-
2009
- 2009-12-24 JP JP2009292189A patent/JP5596335B2/ja not_active Expired - Fee Related
-
2010
- 2010-12-15 CN CN2010105936768A patent/CN102142274A/zh active Pending
- 2010-12-22 TW TW099145212A patent/TW201135918A/zh unknown
- 2010-12-22 US US12/975,400 patent/US8363456B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20110157965A1 (en) | 2011-06-30 |
CN102142274A (zh) | 2011-08-03 |
US8363456B2 (en) | 2013-01-29 |
TW201135918A (en) | 2011-10-16 |
JP2011134839A (ja) | 2011-07-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120817 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131129 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
S531 | Written request for registration of change of domicile |
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|
R350 | Written notification of registration of transfer |
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|
LAPS | Cancellation because of no payment of annual fees |