TWI711159B - 半導體記憶元件 - Google Patents

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TWI711159B TW106110285A TW106110285A TWI711159B TW I711159 B TWI711159 B TW I711159B TW 106110285 A TW106110285 A TW 106110285A TW 106110285 A TW106110285 A TW 106110285A TW I711159 B TWI711159 B TW I711159B
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莊孟屏
施學浩
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Abstract

一種半導體記憶元件，包含一記憶列，複數個記憶單元，一第一P型阱區，一第二P型阱區，以及一N型阱區，該N型阱區位於該第一P型阱區以及該第二P型阱區之間。該半導體記憶元件定義有複數個第一區域、複數個第二區域、複數個第三區域以及複數個第四區域，每一個第一區域內都包含有一個該記憶單元，各該第二區域、各該第三區域以及各該第四區域內，各自包含有一個電壓接觸件，以提供電壓至該第一P型阱區，該第二P型阱區以及該N型阱區。另外該第一區域至該第四區域彼此之間不互相重疊。

Description

半導體記憶元件
本發明是關於一種半導體記憶元件，尤其是一種由靜態隨機存取記憶體(static random access memory，SRAM)組成的半導體記憶元件。
在一嵌入式靜態隨機存取記憶體(embedded static random access memory,embedded SRAM)中，包含有邏輯電路(logic circuit)和與邏輯電路連接之靜態隨機存取記憶體。靜態隨機存取記憶體本身屬於一種揮發性(volatile)的記憶單元(memory cell)，亦即當供給靜態隨機存取記憶體之電力消失之後，所儲存之資料會同時抹除。靜態隨機存取記憶體儲存資料之方式是利用記憶單元內電晶體的導電狀態來達成，靜態隨機存取記憶體的設計是採用互耦合電晶體為基礎，沒有電容器放電的問題，不需要不斷充電以保持資料不流失，也就是不需作記憶體更新的動作，這與同屬揮發性記憶體的動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)利用電容器帶電狀態儲存資料的方式並不相同。靜態隨機存取記憶體之存取速度相當快，因此有在電腦系統中當作快取記憶體(cache memory)等之應用。
本發明提供一種半導體記憶元件，包含一第一P型阱區，該第一P型 阱區的延伸方向與一第一方向平行，一第二P型阱區，該第二P型阱區的延伸方向與該第一方向平行，一N型阱區，延著該第一方向延伸，該N型阱區位於該第一P型阱區以及該第二P型阱區之間。
其中，當由一平面圖視向該半導體記憶元件時，滿足以下條件：(1)該半導體記憶元件定義有複數個第一區域，各該第一區域沿著該第一方向排列；(2)該半導體記憶元件定義有至少一第二區域，至少一第三區域以及至少一第四區域，該第一區域、該第二區域；該第三區域以及該第四區域彼此互不重疊；(3)各該第二區域內更包含有一第一電壓接觸件，直接接觸該N型阱區，並提供一第一電壓至該N型阱區，各該第三區域內更包含有一第二電壓接觸件，直接接觸該第一P型阱區，並提供一第二電壓至該第一P型阱區，各該第四區域內更包含有一第三電壓接觸件，直接接觸該第二P型阱區，並提供一第三電壓至該第二P型阱區；以及(4)每一個第一區域內都包含有一個記憶單元，各該記憶單元並不位於該第二區域、該第三區域或該第四區域內，其中每一個該記憶單元皆包含有複數個N型電晶體以及複數個P型電晶體，各該P型電晶體皆位於該N型阱區的一範圍內，而各該N型電晶體位於該第一P型阱區的一範圍內或該第二P型阱區的一範圍內。
在本發明的另外一實施例中，當由一平面圖視向該半導體記憶元件時，滿足以下條件：(1)該半導體記憶元件定義有複數個第一區域，各該第一區域沿著該第一方向排列；(2)該半導體記憶元件定義有至少一第二區域，至少一第三區域以及至少一第四區域，該第一區域、該第二區域；該第三區域以及該第四區域彼此互不重疊；(3)各該第二區域內更包含有一第一電壓接觸件，直接接觸該N型阱區，並提供一第一電壓至該N型阱區，各該第三區域內更包含有 一第二電壓接觸件，直接接觸該第一P型阱區，並提供一第二電壓至該第一P型阱區，各該第四區域內更包含有一局部連接件，直接接觸該第二P型阱區以及該第一P型阱區，並提供該第二電壓至該第二P型阱區；以及(4)每一個第一區域內都包含有一個記憶單元，各該記憶單元並不位於該第二區域、該第三區域或該第四區域內，其中每一個該記憶單元皆包含有複數個N型電晶體以及複數個P型電晶體，各該P型電晶體皆位於該N型阱區的一範圍內，而各該N型電晶體位於該第一P型阱區的一範圍內或該第二P型阱區的一範圍內。
100:半導體記憶元件
10:6T-SRAM記憶單元
11:記憶列
24:儲存節點
26:儲存節點
52:閘極線
54:擴散區
56、56A、56B、56C、56D、56E；56F、56G、56H:接觸結構
58、58A、58B:第一金屬層
62:第一電壓接觸件
64:第二電壓接觸件
66:第三電壓接觸件
68:局部連接件
66:第一連接結構
68:第二金屬層
69A、69B:接觸結構
101:第一區域
102:第二區域
103:第三區域
104:第四區域
MC:記憶單元
PL1:第一上拉元件
PD1:第一下拉元件
PL2:第二上拉元件
PD2:第二下拉元件
PG1:第一存取元件
PG2:第二存取元件
PW1:第一P型阱區
PW2:第二P型阱區
NW:N型阱區
LR:左區域
MR:中央區域
RR:右區域
Vcc:電壓源
Vss:電壓源
BL1:位元線
BL2:位元線
WL:字元線
NWL:第一電壓提供線
PWLA:第二電壓提供線
PWLB:第三電壓提供線
A:記憶區
P:邊緣區
第1圖繪示根據本發明第一較佳實施例的半導體記憶元件之部分上視圖。
第2圖為本發明靜態隨機存取記憶體中一組六電晶體靜態隨機存取記憶體(six-device SRAM,6T-SRAM)記憶單元之電路圖。
第3圖繪示本發明較佳實施例之第一區域101內的一記憶單元MC之佈局圖。
第4圖至繪示根據本發明第一較佳實施例的部分第一區域101、部分第二區域102、部分第三區域103以及部分第四區域104的示意圖。
第5圖至繪示根據本發明第二較佳實施例的部分第一區域101、部分第二區域102、部分第三區域103以及部分第四區域104的示意圖。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
為了方便說明，本發明之各圖式僅為示意以更容易了解本發明，其詳細的比例可依照設計的需求進行調整。在文中所描述對於圖形中相對元件之上下關係，在本領域之人皆應能理解其係指物件之相對位置而言，因此皆可以翻轉而呈現相同之構件，此皆應同屬本說明書所揭露之範圍，在此容先敘明。
請參考第1圖，其繪示根據本發明第一較佳實施例的半導體記憶元件之部分上視圖。如第1圖所示，本發明的半導體記憶元件100包含有多行記憶列11彼此平行排列，每一行記憶列11包含有複數個記憶單元MC(為簡明圖式，第1圖中僅標示出數個記憶列MC)，各記憶單元MC沿著一第一方向(例如Y方向)排列。記憶單元MC例如是一靜態隨機存取記憶體(SRAM)，更進一步，可能是一六電晶體靜態隨機存取記憶體(6T-SRAM)或八電晶體靜態隨機存取記憶體(8T-SRAM)等，但不限於此。為了簡化圖式，第1圖中省略靜態隨機存取記憶體的內部結構，較為詳細的靜態隨機存取記憶體結構將會在後續段落說明。
另外，在每一記憶列11的下方基底中，形成有一第一P型阱區PW1、一第二P型阱區PW2以及一N型阱區NW。第一P型阱區PW1、第二P型阱區PW2以及N型阱區NW皆沿著第一方向排列，且N型阱區NW位於第一P型阱區PW1與第二P型阱區PW2之間。本發明中，記憶單元MC包含有複數個N型電晶體以及複數個P型電晶體(第1圖未示)，並且各P型電晶體設置在N型阱區NW範圍內，N型電晶體設置在第一P型阱區PW1或是第二P型阱區PW2範圍內。由於從上視圖來看，第一P型阱區PW1、第二P型阱區PW2以及N型阱區NW皆為長條形狀並沿著第一方向延伸，因此具有製程簡單的優點。同時記憶單元MC也沿著第一方向排列，因此同一記憶列11上的所有記憶單元MC可共享第一P型阱區PW1、第二P型 阱區PW2以及N型阱區NW，結構較為簡單。
從上視圖來看，半導體記憶元件100的每一記憶列11都定義有複數個第一區域101、複數個第二區域102、複數個第三區域103以及複數個第四區域104，第一區域101至第四區域104彼此之間並不互相重疊。其中每一個第一區域101內都包含有一個記憶單元MC，但是第二區域102、第三區域103與第四區域104內並不包含有記憶單元MC。此外，每一個記憶列11可大致分為記憶區A以及邊緣區P，記憶區A內包含有多個第一區域101彼此相鄰排列，較佳而言，特定數量的第一區域101，例如2的n次方個(其中n為大於1的整數)第一區域101彼此相鄰而組成一記憶群組，每一個記憶列11都可能包含有複數個記憶群組(例如M個記憶群組，每一個記憶群組又有2n個第一區域)。而在兩個由第一區域101組成的記憶群組之間，設置有邊緣區P，其中邊緣區P內又包含有第二區域102、第三區域103以及第四區域104。更進一步說明，2n個第一區域101共包含有2n個記憶單元MC，各記憶單元MC儲存各自的數據在其中，而第二區域102、第三區域103與第四區域104則設置在該些記憶群組之間，位於兩記憶群組之間的邊緣區P。
除此之外，在第二區域102，通過有一第一電壓提供線NWL，以及第二電壓提供線PWLA，以及一第三電壓提供線PWLB，沿著一第二方向(例如X方向)排列。其中第一電壓提供線NWL提供N型阱區NW一第一電壓，使得N型阱區NW本身帶有一定的偏壓。同樣地，第二電壓提供線PWLA提供第一P型阱區PW1一第二電壓，第三電壓提供線PWLB提供第二P型阱區PW2一第三電壓，使得P型阱區PW1與第二P型阱區PW2本身帶有一定的偏壓(bias)。施加偏壓的目的在於調整閾值電壓(threshold voltage，Vt)或是減少穿隧效應(tunneling effect)的產生。另外，本發明中第一電壓提供線NWL、第二電壓提供線PWLA、第三電壓提供 線PWLB的排列位置與方向等並不限於第1圖中所繪示，其排列方向與排列位置可以依照實際需求而調整，但值得注意的是，從上視圖來看，第一電壓提供線NWL、第二電壓提供線PWLA、第三電壓提供線PWLB以及都不會與第一區域101重疊。另外，在本實施例中，藉由第二電壓提供線PWLA與第三電壓提供線PWLB所提供的第二電壓與第三電壓來源不同，但可以是同電位。此外在其他實施例中，藉由第二電壓提供線PWLA與第三電壓提供線PWLB所提供的第二電壓與第三電壓來源相同。
此外，在第二區域102、第三區域103以及第四區域104中可能通過其他金屬線，例如提供各記憶單元MC的Vcc電壓線或Vss電壓線(或接地線)、字元線或位元線等，在此為了簡化圖式，將該些金屬線省略。然而熟知本領域的技術人員應了解，該些金屬線也屬於構成本發明半導體記憶元件的構件之一。
本發明之記憶單元MC較佳包含一六電晶體靜態隨機存取記憶單元(six-device SRAM,6T-SRAM)10。但值得注意的是，在本發明的其他實施例中，記憶單元MC不以6T-SRAM為限，其可能包含有8T-SRAM或是更多電晶體組成的記憶單元。以下仍以6T-SRAM為例說明。請參考第2圖，第2圖為本發明靜態隨機存取記憶體中一組六電晶體靜態隨機存取記憶體(six-device SRAM,6T-SRAM)記憶單元之電路圖。
請參考第2圖，在本實施例中，各6T-SRAM記憶單元10較佳由一第一上拉電晶體(Pull-Up transistor)PL1、一第二上拉電晶體PL2、一第一下拉電晶體(Pull-Down transistor)PD1、一第二下拉電晶體PD2、一第一存取電晶體(pass gate transistor)PG1和一第二存取電晶體PG2構成正反器(flip-flop)，其中第一上拉電晶 體PL1和第二上拉電晶體PL2、第一下拉電晶體PD1和第二下拉電晶體PD2構成栓鎖電路(latch)，使資料可以栓鎖在儲存節點(Storage Node)24或26。另外，第一上拉電晶體PL1和第二上拉電晶體PL2是作為主動負載之用，其亦可以一般之電阻來取代做為上拉電晶體，在此情況下即為四電晶體靜態隨機存取記憶體(four-device SRAM,4T-SRAM)。另外在本實施例中，第一上拉電晶體PL1和第二上拉電晶體PL2各自之一源極區域電連接至一電壓源Vcc，第一下拉電晶體PD1和第二下拉電晶體PD2各自之一源極區域電連接至一電壓源Vss。
在一實施例中，6T-SRAM記憶單元10的第一上拉電晶體PL1、第二上拉電晶體PL2是由P型金氧半導體(P-type metal oxide semiconductor,PMOS)電晶體所組成，而第一下拉電晶體PD1、第二下拉電晶體PD2和第一存取電晶體PG1、第二存取電晶體PG2則是由N型金氧半導體(N-type metal oxide semiconductor,NMOS)電晶體所組成，但本發明不限於此。其中，第一上拉電晶體PL1和第一下拉電晶體PD1一同構成一反向器(inverter)，且這兩者所構成的串接電路28其兩端點分別耦接於一電壓源Vcc與一電壓源Vss；同樣地，第二上拉電晶體PL2與第二下拉電晶體PD2構成另一反向器，而這兩者所構成的串接電路30其兩端點亦分別耦接於電壓源Vcc與電壓源Vss。上述兩反向器互相耦合以儲存資料。
此外，在儲存節點24處，係分別電連接有第二下拉電晶體PD2和第二上拉電晶體PL2之閘極(gate)、及第一下拉電晶體PD1、第一上拉電晶體PL1和第一存取電晶體PG1的汲極(Drain)；同樣地，在儲存節點26上，亦分別電連接有第一下拉電晶體PD1和第一上拉電晶體PL1之閘極、及第二下拉電晶體PD2、第二上拉電晶體PL2和第二存取電晶體PG2的汲極。至於第一存取電晶體PG1和第二 存取電晶體PG2的閘極則分別耦接至字元線(Word Line)WL，而第一存取電晶體PG1和第二存取電晶體PG2的源極(Source)則分別耦接至相對應之位元線(Bit Line)BL1與BL2。
請參考第3圖，其繪示本發明較佳實施例之第一區域101內的一記憶單元MC之佈局圖。如上所述，每一個第一區域101、每一個第二區域102以及每一個第三區域103內都包含有一個記憶單元MC，在此先以第一區域101內的記憶單元MC為例說明，後續提及第二區域102或是第三區域103內的記憶單元MC，各記憶單元MC都具有大致相同的特徵。記憶單元MC包含有複數條閘極線52以及複數個擴散區54彼此之間互相交錯，其中閘極線52的延伸方向大致上與各擴散區54的延伸方向垂直。另外各閘極線52與各擴散區54的交界處構成複數個電晶體，也就是第2圖中所提到的第一上拉電晶體PL1、第二上拉電晶體PL2、第一下拉電晶體PD1、第二下拉電晶體PD2和第一存取電晶體PG1、第二存取電晶體PG2，標示於第3圖上。
值得注意的是，在記憶單元MC範圍內，另外定義有一左區域LR、一右區域RR以及一中央區域MR，中央區域MR位於左區域LR以及右區域RR之間。左區域LR與第一P型阱區PW1的範圍重疊，右區域RR與第二P型阱區PW2的範圍重疊，而中央區域MR的範圍則與N型阱區NW重疊。記憶單元MC中的PMOS(包含第一上拉電晶體PL1、第二上拉電晶體PL2)都位於中央區域MR內，而記憶單元MC中的NMOS(包含第一下拉電晶體PD1、第二下拉電晶體PD2、第一存取電晶體PG1、第二存取電晶體PG2)則都位於左區域LR或是右區域RR內。
此外，記憶單元MC還包含有複數個接觸結構56，包含56A、56B、 56C、56D、56E、56F、56G、56H。用以連接不同元件。舉例來說，接觸結構56A與第一存取電晶體PG1以及位元線BL1相連；接觸結構56B與第二存取電晶體PG2以及位元線BL2相連；接觸結構56C與其中一條字元線WL以及第一存取電晶體PG1的閘極相連；接觸結構56D與其中一條字元線WL以及第二存取電晶體PG2的閘極相連；接觸結構56E與第一上拉電晶體PL1以及電壓源Vcc相連；接觸結構56F與第二上拉電晶體PL2以及電壓源Vcc相連；接觸結構56G與第一下拉電晶體PD1以及電壓源Vss相連(或是接地)；接觸結構56H與第一下拉電晶體PD1以及電壓源Vss相連(或是接地)，其餘未特別提及的接觸結構則以接觸結構56表示。
另外，包含有第一金屬層58A與第一金屬層58B。第一金屬層58A位置對應到第2圖中的儲存節點24，電連接有第二下拉電晶體PD2和第二上拉電晶體PL2之閘極、第一下拉電晶體PD1、第一上拉電晶體PL1和第一存取電晶體PG1的汲極；第一金屬層58B位置對應到第2圖中的儲存節點26，電連接有第一下拉電晶體PD1和第一上拉電晶體PL1之閘極、及第二下拉電晶體PD2、第二上拉電晶體PL2和第二存取電晶體PG2的汲極。
接下來，請參考第4圖，其繪示本發明部分第一區域101、部分第二區域102、部分第三區域103以及部分第四區域104的示意圖。值得注意的是，在第4圖中，主要繪示各閘極線52、擴散區54以及接觸結構56的位置，其餘結構例如第一金屬層的位置則暫時被省略。值得注意的是，位於邊緣區P內的第二區域102、第三區域103以及第四區域104內都不包含有記憶單元MC，另外邊緣區P內的擴散區54並不與位於記憶區A內的擴散區54相連。各第二區域102內更包含有一第一電壓接觸件62，直接接觸N型阱區NW，並與第一電壓提供線NWL電性連接，藉由第一電壓提供線NWL提供第一電壓至N型阱區NW，各第三區域103內 包含有一第二電壓接觸件64，直接接觸第一P型阱區PW1，並與第二電壓提供線PWLA電性連接，藉由第二電壓提供線PWLA提供提供第二電壓至第一P型阱區PW1，各第四區域104內更包含有一第三電壓接觸件66，直接接觸第二P型阱區PW2，並與第三電壓提供線PWLB電性連接，藉由第三電壓提供線PWLB提供提供第三電壓至第二P型阱區PW2。
另外值得注意的是，各第一區域101內並不包含有任何提供第一電壓予N型阱區NW，任何提供第二電壓予第一P型阱區PW1，以及任何提供第三電壓予第二P型阱區PW2的接觸結構。換句話說，第一區域101範圍內的N型阱區NW、第一P型阱區PW1以及第二P型阱區PW2所需的電壓，都分別由第一電壓提供線NWL、第二電壓提供線PWLA以及第三電壓提供線PWLB來提供。如此一來，每一個第一區域101的面積將可縮減。
另外，請參考第5圖，其繪示根據本發明另外一實施例的半導體記憶元件中的部分第二區域以及部分第三區域的示意圖。如第5圖所示，本實施例中大致結構與上述第一實施例所述的半導體記憶元件相同，相同的部分則不多加描述。而本實施例與第一實施例差別在於，在本實施例中，並不包含有上述用來提供第三電壓的第三電壓提供線PWLB，而僅包含有第一電壓提供線NWL以及第二電壓提供線PWLA。其中第一電壓提供線NWL通過第二區域102範圍，並且藉由第一電壓接觸件62與N型阱區NW電性連接；第二電壓提供線PWLA通過第三區域103範圍，並且藉由第二電壓接觸件64與第一P型阱區PW1電性連接，此外，本實施例中，更包含有一局部連接件68，分別藉由接觸結構69A以及接觸結構69B，同時連接第三區域103內的第一P型阱區PW1以及第四區域104內的第二P型阱區PW2，但是局部連接件68並不直接接觸第二電壓提供線PWLA。因此， 本實施例中，第一P型阱區PW1以及第二P型阱區PW2的電壓都由第二電壓提供線PWLA來提供。
本發明的特徵在於，設置長條形的N型阱區與P型阱區，而所有的記憶單元都沿著該N型阱區與P型阱區設置，如此可以簡化製程。另外，各第一區域101內的記憶單元MC負責主要的數據儲存功能，其所需要的電壓(包括Vcc、Vss或是提供N型阱區與P型阱區的電壓)都不設置在第一區域內，而設置在第二區域102、第三區域103或是第四區域104內內，可以縮減各第一區域101的面積。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:半導體記憶元件
11:記憶列
101:第一區域
102:第二區域
103:第三區域
104:第四區域
MC:記憶單元
PW1:第一P型阱區
PW2:第二P型阱區
NW:N型阱區
NWL:第一電壓提供線
PWLA:第二電壓提供線
PWLB:第三電壓提供線
A:記憶區
P:邊緣區

Claims (14)

  1. 一種半導體記憶元件，包含：一第一P型阱區，該第一P型阱區的延伸方向與一第一方向平行；一第二P型阱區，該第二P型阱區的延伸方向與該第一方向平行；一N型阱區，延著該第一方向延伸，該N型阱區位於該第一P型阱區以及該第二P型阱區之間；其中，當由一平面圖視向該半導體記憶元件時，滿足以下條件：(1)該半導體記憶元件定義有複數個第一區域，各該第一區域沿著該第一方向排列；(2)該半導體記憶元件定義有至少一第二區域，至少一第三區域以及至少一第四區域，該第一區域、該第二區域；該第三區域以及該第四區域彼此互不重疊；(3)各該第二區域內更包含有一第一電壓接觸件，直接接觸該N型阱區，並提供一第一電壓至該N型阱區，各該第三區域內更包含有一第二電壓接觸件，直接接觸該第一P型阱區，並提供一第二電壓至該第一P型阱區，各該第四區域內更包含有一第三電壓接觸件，直接接觸該第二P型阱區，並提供一第三電壓至該第二P型阱區；以及(4)每一個第一區域內都包含有一個記憶單元，各該記憶單元並不位於該第二區域、該第三區域或該第四區域內，其中每一個該記憶單元皆包含有複數個N型電晶體以及複數個P型電晶體，各該P型電晶體皆位於該N型阱區的一範圍內，而各該N型電晶體位於該第一P型阱區的一範圍內或該第二P型阱區的一範圍內。
  2. 如申請專利範圍第1項所述的半導體記憶元件，其中更包含有一第一 位元線、一第二位元線以及複數條字元線，每一個記憶單元皆包含有一第一反向器以及一第二反向器，該第一反向器包含有一第一N型電晶體以及一第一P型電晶體，該第二反向器包含有一第二N型電晶體以及一第二P型電晶體，且該第一反向器與該第二反向互相耦合，一第三N型電晶體，該第三N型電晶體具有一源極以及一汲極，分別與該第一反向器的一輸出端以及該第一位元線相連，一第四N型電晶體，該第四N型電晶體具有一源極以及一汲極，分別與該第二反向器的一輸出端以及該第二位元線相連，且該第三N型電晶體的一閘極以及該第四N型電晶體的一閘極皆與該複數條字元線中的其中一條字元線相連。
  3. 如申請專利範圍第2項所述的半導體記憶元件，其中各該記憶單元中的該第一P型電晶體與該第二P型電晶體位於該N型阱區的該範圍內，該第一N型電晶體與該第三N型電晶體位於該第一P型阱區的該範圍內，該第二N型電晶體與該第四N型電晶體位於該第二P型阱區的該一範圍內。
  4. 如申請專利範圍第2項所述的半導體記憶元件，其中該第一區域內更包含：一與該第三N型電晶體以及該第一位元線相連的第一接觸；一與該第四N型電晶體以及該第二位元線相連的第二接觸；一與該複數條字元線中的其中一條以及該第三N型電晶體的該閘極相連的第三接觸；以及一與該複數條字元線中的其中一條以及該第四N型電晶體的該閘極相連的第四接觸。
  5. 如申請專利範圍第1項所述的半導體記憶元件，其中該第一區域內並 不包含有提供該第一電壓予該N型阱區的接觸結構。
  6. 如申請專利範圍第1項所述的半導體記憶元件，其中該第一區域內並不包含有提供該第二電壓予該第一P型阱區的接觸結構。
  7. 如申請專利範圍第1項所述的半導體記憶元件，其中該第一區域內並不包含有提供該第三電壓予該第二P型阱區的接觸結構。
  8. 如申請專利範圍第1項所述的半導體記憶元件，其中該第二電壓與該第三電壓來源不同。
  9. 如申請專利範圍第1項所述的半導體記憶元件，其中該第二電壓與該第三電壓來源相同。
  10. 如申請專利範圍第1項所述的半導體記憶元件，其中更包含有複數條記憶列，每一個記憶列包含有複數個延著該第一方向排列的該記憶單元。
  11. 如申請專利範圍第10項所述的半導體記憶元件，其中每一個記憶列更包含有：M個第一記憶群組，每一個第一記憶群組包含有N個第一區域，其中N=2n，n為大於1的整數；以及該第二區域、該第三區域以及該第四區域，位於兩相鄰的第一記憶群組之間。
  12. 一種半導體記憶元件，包含：一第一P型阱區，該第一P型阱區的延伸方向與一第一方向平行；一第二P型阱區，該第二P型阱區的延伸方向與該第一方向平行；一N型阱區，延著該第一方向延伸，該N型阱區位於該第一P型阱區以及該第二P型阱區之間；其中，當由一平面圖視向該半導體記憶元件時，滿足以下條件：(1)該半導體記憶元件定義有複數個第一區域，各該第一區域沿著該第一方向排列；(2)該半導體記憶元件定義有至少一第二區域以及至少一第三區域，該第一區域、該第二區域以及該第三區域彼此互不重疊；(3)各該第二區域內更包含有一第一電壓接觸件，直接接觸該N型阱區，並提供一第一電壓至該N型阱區，各該第三區域內更包含有一第二電壓接觸件，直接接觸該第一P型阱區，並提供一第二電壓至該第一P型阱區，另外更包含有一局部連接件，直接接觸該第二P型阱區以及該第一P型阱區，並提供該第二電壓至該第二P型阱區；以及(4)每一個第一區域內都包含有一個記憶單元，各該記憶單元並不位於該第二區域或該第三區域內，其中每一個該記憶單元皆包含有複數個N型電晶體以及複數個P型電晶體，各該P型電晶體皆位於該N型阱區的一範圍內，而各該N型電晶體位於該第一P型阱區的一範圍內或該第二P型阱區的一範圍內。
  13. 如申請專利範圍第12項所述的半導體記憶元件，其中該第一區域內並不包含有提供該第二電壓予該第二P型阱區的接觸結構。
  14. 如申請專利範圍第12項所述的半導體記憶元件，其中該第二電壓接 觸件電性連接到一電壓提供線，而該局部連接件與該電壓提供線並不直接接觸。
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