TW202349379A - 靜態隨機存取記憶體陣列圖案 - Google Patents

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Abstract

本發明提供一種靜態隨機存取記憶體(SRAM)陣列圖案，包含一基底，基底上定義有一第一區域、一第二區域、一第三區域以及一第四區域呈陣列排列，其中每一個區域均與其餘三個區域部分重疊，其中每一個區域中均包含有一靜態隨機存取記憶體(SRAM)單元，其中第一區域中的SRAM單元的布局與第三區域中的SRAM單元的布局相同，第二區域中的SRAM單元的布局與第四區域中的SRAM單元的布局相同，且第一區域中的SRAM單元的布局與第四區域中的SRAM單元的布局相互為沿著一水平軸的鏡射圖案。

Description

靜態隨機存取記憶體陣列圖案
本發明是關於一種靜態隨機存取記憶體(static random access memory， SRAM)，尤其是一種可重複排列的靜態隨機存取記憶體(SRAM)陣列圖案。
在一嵌入式靜態隨機存取記憶體(embedded static random access memory, embedded SRAM)中，包含有邏輯電路(logic circuit)和與邏輯電路連接之靜態隨機存取記憶體。靜態隨機存取記憶體本身屬於一種揮發性(volatile)的記憶單元(memory cell)，亦即當供給靜態隨機存取記憶體之電力消失之後，所儲存之資料會同時抹除。靜態隨機存取記憶體儲存資料之方式是利用記憶單元內電晶體的導電狀態來達成，靜態隨機存取記憶體的設計是採用互耦合電晶體為基礎，沒有電容器放電的問題，不需要不斷充電以保持資料不流失，也就是不需作記憶體更新的動作，這與同屬揮發性記憶體的動態隨機存取記憶體(Dynamic Random Access Memory, DRAM)利用電容器帶電狀態儲存資料的方式並不相同。靜態隨機存取記憶體之存取速度相當快，因此有在電腦系統中當作快取記憶體(cache memory)等之應用。
然而隨著製程線寬與曝光間距的縮減，現今SRAM元件的製作難以利用現有的架構曝出所要的圖案。因此如何改良現有SRAM元件的架構來提升曝光的品質即為現今一重要課題。
本發明提供一種靜態隨機存取記憶體(SRAM)陣列圖案，包含一基底，基底上定義有一第一區域、一第二區域、一第三區域以及一第四區域呈陣列排列，其中每一個區域均與其餘三個區域部分重疊，其中每一個區域中均包含有一靜態隨機存取記憶體(SRAM)單元，其中第一區域中的SRAM單元的布局與第三區域中的SRAM單元的布局相同，第二區域中的SRAM單元的布局與第四區域中的SRAM單元的布局相同，且第一區域中的SRAM單元的布局與第四區域中的SRAM單元的布局相互為沿著一水平軸的鏡射圖案。
本發明特徵在於，設計SRAM單元的布局圖案並且將其排列成陣列以組成SRAM陣列圖案。其中部分的SRAM單元可以共享元件，例共享如接觸柱。因此可以達到簡化製程與減少單元面積的功效。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
為了方便說明，本發明之各圖式僅為示意以更容易了解本發明，其詳細的比例可依照設計的需求進行調整。在文中所描述對於圖形中相對元件之上下關係，在本領域之人皆應能理解其係指物件之相對位置而言，因此皆可以翻轉而呈現相同之構件，此皆應同屬本說明書所揭露之範圍，在此容先敘明。
本發明提供一種靜態隨機存取記憶體(embedded static random access memory, embedded SRAM)的陣列圖案。更具體來說，本發明最小單位的SRAM陣列圖案將會由4個SRAM單元所組成，並排列成2X2的陣列。為了方便說明，以下先介紹單一個SRAM單元的電路以及其布局圖案，如下段落所示。
請參考第1圖，第1圖繪示本發明的一SRAM單元的電路圖。在本實施例中，一SRAM單元10較佳由一第一上拉元件(Pull-Up device)PU1、一第二上拉元件PU2、一第一下拉元件(Pull-Down device)PD1、一第二下拉元件PD2、一第一存取元件(pass gate device)PG1和一第二存取元件PG2構成正反器(flip-flop)，其中第一上拉元件PU1和第二上拉元件PU2、第一下拉元件PD1和第二下拉元件PD2構成栓鎖電路(latch)，使資料可以栓鎖在儲存節點(Storage Node)N1或N2。另外，第一上拉元件PU1和第二上拉元件PU2是作為主動負載之用，其亦可以一般之電阻來取代做為上拉元件，在此情況下即為四電晶體靜態隨機存取記憶體(four-device SRAM, 4T-SRAM)。另外在本實施例中，第一上拉元件PU1和第二上拉元件PU2各自之一源極區域電連接至一電壓源Vcc，第一下拉元件PD1和第二下拉元件PD2各自之一源極區域電連接至一電壓源Vss。
在一實施例中，SRAM單元10的第一上拉元件PU1、第二上拉元件PU2是由P型金氧半導體(P-type metal oxide semiconductor, PMOS)電晶體所組成，而第一下拉元件PD1、第二下拉元件PD2和第一存取元件PG1、第二存取元件PG2則是由N型金氧半導體(N-type metal oxide semiconductor, NMOS)電晶體所組成，但本發明不限於此。其中，第一上拉元件PU1和第一下拉元件PD1一同構成一反向器(inverter)，且這兩者所構成的串接電路其兩端點分別耦接於一電壓源Vcc與一電壓源Vss；同樣地，第二上拉元件PU2與第二下拉元件PD2構成另一反向器，而這兩者所構成的串接電路其兩端點亦分別耦接於電壓源Vcc與電壓源Vss。上述兩反向器互相耦合以儲存資料。
此外，在儲存節點N1處，係分別電連接有第二下拉元件PD2和第二上拉元件PU2之閘極(gate)、及第一下拉元件PD1、第一上拉元件PU1和第一存取元件PG1的汲極(Drain)；同樣地，在儲存節點N2上，亦分別電連接有第一下拉元件PD1和第一上拉元件PU1之閘極、及第二下拉元件PD2、第二上拉元件PU2和第二存取元件PG2的汲極。至於第一存取元件PG1和第二存取元件PG2的閘極則分別耦接至字元線(Word Line)WL，而第一存取元件PG1和第二存取元件PG2的源極(Source)則分別耦接至相對應之位元線(Bit Line)BL1與BL2。
上述SRAM單元10包含有六個電晶體，因此又能稱為六電晶體靜態隨機存取記憶體(6T-SRAM)。但本發明的SRAM單元不限於使用6T-SRAM，其他例如更多電晶體的SRAM圖案，如8T-SRAM、10T-SRAM也能當作本發明的SRAM單元。另外，以上之各電晶體也可包含其他P形電晶體及N形電晶體的組合，且本發明之靜態隨機存取記憶體單元可應用於平面電晶體或立體場效電晶體(即Fin-FET)中，下述布局圖案以立體場效電晶體為例。
第2-4圖為本發明一較佳實施例之一靜態隨機存取記憶體(SRAM)單元之布局圖。在本實施例中，靜態隨機存取記憶體單元10位於一區域R內，並設於一基底12上，例如一矽基底或矽覆絕緣(SOI)基板，基底12上設有複數條相互平行排列的鰭狀結構F，且各鰭狀結構F周圍設有淺溝隔離(圖未示)。
此外，基底12上包含有多個閘極結構G，上述各電晶體(包含第一上拉電晶體PU1、第二上拉電晶體PU2、第一下拉電晶體PD1、第二下拉電晶體PD2、第一存取電晶體PG1、第二存取電晶體PG2)皆包含有一閘極結構G跨越於至少一鰭狀結構F上，並構成各電晶體。
如第2圖所示，為了明確定義各閘極結構G的位置，將閘極結構G區分為第一閘極結構G1、第二閘極結構G2、第三閘極結構G3、第四閘極結構G4。其中第一閘極結構G1跨越於鰭狀結構F上形成第一上拉電晶體PU1、第一下拉電晶體PD1；第二閘極結構G2跨越於鰭狀結構F上形成第一存取電晶體PG1；第三閘極結構G3跨越於鰭狀結構F上形成第二上拉電晶體PU2、第二下拉電晶體PD2；第四閘極結構G4跨越於鰭狀結構F上形成第二存取電晶體PG2。可理解的是，第一閘極結構G1、G2、G3、G4皆屬於閘極結構G。
本發明中，閘極結構G1、G2、G3、G4為長條形狀結構，皆沿著一第一方向排列(例如X軸)，各鰭狀結構F則沿著一第二方向排列(例如Y軸)。較佳而言，第一方向與第二方向互相垂直。
在區域R內，還包含有多個金屬層，在此將部分連接各電晶體的閘極的金屬層定義為M0PY，而連接各電晶體的源極/汲極的金屬層定義為M0CT。其中第2圖中金屬層M0PY與金屬層M0CT分別以不同的網底表示。但實際上金屬層M0PY與金屬層M0CT差異在於連接的元件不同，兩者實際上均屬於金屬層，且可以包含相同材質，但不限於此。此外，為了更清楚說明，在第2圖中還將各元件所連接的電晶體、儲存節點、字線、位線、電壓源等標示在金屬層M0PY、M0CT或是閘極結構G上，以清楚顯示各元件的連接關係。
此外，第2圖中還包含有多個接觸柱(via)V0，其中接觸柱V0用於連接金屬層M0PY、M0CT至後續所形成的其他導電層(例如半導體製程中常見的M1、V1、M2等)。同樣地為了更清楚說明，在第2圖中的各接觸柱V0標示所連接的電壓源、字線、位線等。
後續如第3圖與第4圖所示，在金屬層M0PY、M0CT、接觸柱V0與閘極結構G上繼續形成多個以及金屬導線(metal trace)與其他的接觸柱(via)，以將各電晶體連接到相應的元件、電壓源或是字線、位線等。如第3圖所示，形成多條金屬導線M1，然後如第4圖所示，再繼續形成多個接觸柱V1以及多條金屬導線M2。值得注意的是，接觸柱V1設置在電晶體(例如PG1、PD1等)的外圍區域，因此有利於後續SRAM陣列圖案中，相鄰的SRAM單元共用接觸柱V1。另外為了簡潔圖式，在第3圖以及第4圖中，有些屬於前一層布局圖案的元件標號並未標示，而僅以不同的網底表示各元件，該些未標出的元件可以參考第2圖。
由以上第2圖至第4圖已經繪示單一個SRAM單元10的布局圖案，而本發明所提供最小單位的SRAM陣列圖案則是由四個SRAM單元10所排列成。第5圖繪示將四個SRAM單元排列成本發明的一實施例的SRAM陣列圖案的示意圖。
如第5圖所示，SRAM陣列圖案100是由四個SRAM單元10所排列成，值得注意的是，本發明的SRAM陣列圖案100的特徵在於，四個SRAM單元10相互共用一部份的接觸柱V0、V1或金屬導線M1、M2，也就是說相鄰的SRAM單元共用一部份的元件，如此一來可以達到簡化製程與減少單元面積的功效。
第5圖中，SRAM陣列圖案100包含有四個區域，分別是第一區域R1、第二區域R2、第三區域R3與第四區域R4。其中每一個區域R1~R4都與其他三個區域有一部分的重疊。其中，第一區域R1至第四區域R4均各自包含有一SRAM單元10(如第2圖至第4圖所示)位於其中。為了簡化圖式，第5圖中位於各區域內的SRAM單元僅簡單繪出關鍵的元件位置以方便對照上圖，包含鰭狀結構F、第一上拉電晶體PU1、第二上拉電晶體PU2、第一下拉電晶體PD1、第二下拉電晶體PD2、第一存取電晶體PG1、第二存取電晶體PG2以及接觸柱V1。其餘的元件例如閘極結構、金屬層M0CT、金屬層M0PY、金屬導線M1、M2均省略而沒有繪於第5圖中。但可理解的是該些元件仍應存在於SRAM陣列圖案100中，只是被省略而沒有繪出。
第5圖中的第一區域R1至第四區域R4均各自包含有一SRAM單元，各SRAM單元根據一定的規則進行排列。在本實施例中，第一區域R1至第四區域R4排列成一2X2陣列，第一區域R1與第二區域R2在水平方向對齊、第一區域R1與第四區域R4在垂直方向對齊，且第一區域R1與第三區域R3位於對角線的兩端、第二區域R2與第四區域R4位於另一對角線的兩端。值得注意的是，第一區域R1與第三區域R3中的SRAM單元的布局彼此相同，且同時也與上述第2-4圖所示的SRAM單元10的布局相同(可參考內部各元件的排列方向)。而第二區域R2與第四區域R4內的SRAM單元的布局也彼此相同，但是第二區域R2(或第四區域R4)的SRAM單元的布局則與第一區域R1內的SRAM單元的布局的方向不同。具體而言，第一區域R1內的SRAM單元的布局與第二區域R2(或第四區域R4)的SRAM單元的布局互相為沿著X軸的鏡射圖案。也就是說，第一區域R1內的SRAM單元的布局與第四區域R4的SRAM單元的布局互相為沿著一水平X軸的上下翻轉圖案。
此外，第一區域R1與其餘三個區域均有部分重疊。其中以第一區域R1為例進行說明，在第一區域R1不與其他區域重疊的部分包含有上述SRAM單元中的第一上拉電晶體PU1、第二上拉電晶體PU2、第一下拉電晶體PD1、第二下拉電晶體PD2、第一存取電晶體PG1、第二存取電晶體PG2等電晶體，而部分的接觸柱V1則位於與第一區域R1與其他區域重疊的部分，並且與其他區域共用接觸柱V1。舉例來說，如第5圖所示，第一區域R1與第二區域R2的重疊部分定義為OP12，且連接字元線WL的接觸柱V1以及連接電壓源Vss的接觸柱V1位於重疊部分OP12內，意味者第一區域R1與第二區域R2內的SRAM單元共用連接字元線WL的接觸柱V1以及連接電壓源Vss的接觸柱V1。其他區域也以此類推，第一區域R1與第三區域R3的重疊部分定義為OP13，且連接電壓源Vss的接觸柱V1位於重疊部分OP13內；第一區域R1與第四區域R4的重疊部分定義為OP14，且連接電壓源Vss的接觸柱V1位於重疊部分OP14內。
上述由4個SRAM單元所排列成的SRAM陣列圖案100，由於各SRAM單元均有一部分的元件共用，因此可以減少整體元件的面積。此外由於各SRAM單元彼此之間的圖案互為相同或是鏡像翻轉，因此布局圖案的設計較為精簡，具有容易製作與提高良率的優點。
在本發明的其他實施例中，SRAM單元內部的布局圖案可以進行調整，包含如上所述的以8T-SRAM或是10T-SRAM當作SRAM單元，或是根據需求改變布局圖案的形狀、元件的數量等，僅需要排列成陣列之後的排列方向滿足第5圖所示的規律，均屬於本發明的涵蓋範圍內。
第6圖繪示本發明的另一實施例中的SRAM單元的布局圖案。如第6圖所示，本實施例中多數元件均與第2圖中的SRAM單元類似，因此該些元件不重複贅述。而本實施例與第2圖的實施例差別在於，本實施例中SRAM單元改變了鰭狀結構F的數量，具體而言有兩根鰭狀結構F通過第一下拉電晶體PD1與第一存取電晶體PG1 (第2圖中僅有單根鰭狀結構F)，同樣地也有兩根鰭狀結構F通過第二下拉電晶體PD2與第二存取電晶體PG2 (第2圖中僅有單根鰭狀結構F)。增加鰭狀結構的數量，可相應提高通過電晶體的電流，如此一來可以製作成電流需求較高的元件。本實施例也屬於本發明的涵蓋範圍內。在一些實施例中，當不同區域的SRAM相互組合時(如第5圖的組合方式)，可以不同區域的SRAM單元包含有不同數量的鰭狀結構F，例如第一區域R1內的SRAM單元中的有兩根鰭狀結構F通過第一下拉電晶體PD1與第一存取電晶體PG1，而第二區域R2內有一根鰭狀結構F通過第一下拉電晶體PD1與第一存取電晶體PG1。這種結構也屬於本發明的涵蓋範圍內。
如第6圖所示，本實施例中的(SRAM)圖案10的所在區域的寬度定義為X1、長度定義為Y，而兩根相鄰的鰭狀結構F之間的線寬(pitch)定義為X2，其中較佳而言滿足X1/X2的比值為以下數值之一:10.75、11、11.25、11.5。此外關於第2圖所示的SRAM單元，由於在設計時已經預留足夠空間，因此即使在SRAM單元內形成更多鰭狀結構F(如與第6圖所示的SRAM單元)，其SRAM單元的面積也不會改變，也就是說較佳而言本案第2圖所示的SRAM單元與第6圖所示的SRAM單元面積相同。
根據以上說明書與圖式，本發明提供一種靜態隨機存取記憶體(SRAM)陣列圖案100，包含一基底12，基底上定義有一第一區域R1、一第二區域R2、一第三區域R3以及一第四區域R4呈陣列排列，其中每一個區域均與其餘三個區域部分重疊，其中每一個區域中均包含有一靜態隨機存取記憶體(SRAM)圖案10，其中第一區域R1中的SRAM單元的布局與第三區域中的SRAM單元的布局相同，第二區域R2中的SRAM單元的布局與第四區域中的SRAM單元的布局相同，且第一區域R1中的SRAM單元的布局與第四區域R4中的SRAM單元的布局相互為沿著一水平軸的鏡射圖案。
在本發明的一些實施例中，其中第一區域R1與第二區域R2在一水平方向對齊，第一區域R1與第四區域R4在一垂直方向對齊。
在本發明的一些實施例中，其中第一區域R1、第二區域R2、第三區域R3與第四區域R4排列成一2X2陣列，且第一區域R1與第三區域R3位於對角線的兩端，第二區域R2與第四區域R4位於另一對角線的兩端。
在本發明的一些實施例中，其中位於第一區域R1內的SRAM單元更包含有至少一Vss接觸(即接觸電壓源Vss的接觸柱V1)電性連接一Vss電源，以及一WL接觸(即接觸字元線WL的接觸柱V1)電性連接一字元線WL。
在本發明的一些實施例中，其中第一區域R1中的SRAM單元以及第二區域R2的SRAM單元共用Vss接觸以及WL接觸，且Vss接觸以及WL接觸位於第一區域與第二區域的一重疊範圍OP12內。
在本發明的一些實施例中，其中第一區域R1中的SRAM單元以及第三區域R3的SRAM單元共用Vss接觸，但不共用WL接觸，且Vss接觸位於第一區域R1與第三區域R3的一重疊範圍OP13內。
在本發明的一些實施例中，其中第一區域R1中的SRAM單元以及第四區域R4的SRAM單元共用Vss接觸，但不共用WL接觸，且Vss接觸位於第一區域與第四區域的一重疊範圍內。
在本發明的一些實施例中，其中各SRAM單元包含有多個電晶體，其中些電晶體至少包含有一第一上拉電晶體(PU1)、一第一下拉電晶體(PD1)、一第二上拉電晶體(PU2)、一第二下拉電晶體(PD2)、一第一存取電晶體(PG1)以及一第二存取電晶體(PG2)。
在本發明的一些實施例中，其中更包含有多條鰭狀結構F位於基底12上，以及多條閘極結構G與各鰭狀結構F交叉並形成各電晶體(包含上述第一上拉電晶體PU1、第二上拉電晶體PU2、第一下拉電晶體PD1、第二下拉電晶體PD2、第一存取電晶體PG1、第二存取電晶體PG2)。
在本發明的一些實施例中，其中位於第一區域R1內，包含一條閘極結構G跨越於一條鰭狀結構F上，以構成第一下拉電晶體(PD1)。
在本發明的一些實施例中，其中位於第二區域R2內，包含一條閘極結構G跨越於兩條鰭狀結構F上，以構成第一下拉電晶體(PD1)，其中第二區域R2的一寬度定義為X1，兩條鰭狀結構之間的線寬定義為X2，其中X1/X2等於以下數值之一:10.75、11、11.25、11.5。
在本發明的一些實施例中，其中第一區域R1與第二區域R2的面積相同。
在本發明的一些實施例中，其中位於第一區域R1內的第一上拉電晶體(PU1)、第一下拉電晶體(PD1)、第二上拉電晶體(PU2)、第二下拉電晶體(PD2)、第一存取電晶體(PG1)以及第二存取電晶體(PG2)不位於第一區域與第二區域的一重疊範圍OP12內。
本發明特徵在於，設計SRAM單元的布局圖案並且將其排列成陣列以組成SRAM陣列圖案。其中部分的SRAM單元可以共享元件，例如共享接觸柱。因此可以達到簡化製程與減少單元面積的功效。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:靜態隨機存取記憶體單元 12:基底 100:靜態隨機存取記憶體陣列圖案 BL1:第一位元線 BL2:第二位元線 F:鰭狀結構 G:閘極結構 G1:閘極結構 G2:閘極結構 G3:閘極結構 G4:閘極結構 M1:金屬導線 M2:金屬導線 M0CT:金屬層 M0PY:金屬層 N1:儲存節點 N2:儲存節點 PU1:第一上拉電晶體 PU2:第二上拉電晶體 PD1:第一下拉電晶體 PD2:第二下拉電晶體 PG1:第一存取電晶體 PG2:第二存取電晶體 R:區域 R1:第一區域 R2:第二區域 R3:第三區域 R4:第四區域 V0:接觸柱 V1:接觸柱 Vcc:電壓源 Vss:電壓源 WL:字元線 X1:寬度 X2:線寬 Y:長度
第1圖繪示本發明的一SRAM單元的電路圖。 第2圖、第3圖與第4圖為本發明一較佳實施例之一靜態隨機存取記憶體(SRAM)單元之布局圖。 第5圖繪示將四個SRAM單元排列成本發明的一實施例的SRAM陣列圖案的示意圖。 第6圖繪示本發明的另一實施例中的SRAM單元的布局圖案。
10:靜態隨機存取記憶體單元
100:靜態隨機存取記憶體陣列圖案
F:鰭狀結構
PU1:第一上拉電晶體
PU2:第二上拉電晶體
PD1:第一下拉電晶體
PD2:第二下拉電晶體
PG1:第一存取電晶體
PG2:第二存取電晶體
R1:第一區域
R2:第二區域
R3:第三區域
R4:第四區域
V1:接觸柱
Vss:電壓源
WL:字元線

Claims (13)

  1. 一種靜態隨機存取記憶體(SRAM)陣列圖案，包含: 一基底，該基底上定義有一第一區域、一第二區域、一第三區域以及一第四區域呈陣列排列，其中每一個區域均與其餘三個區域部分重疊； 其中每一個區域中均包含有一靜態隨機存取記憶體(SRAM)單元； 其中該第一區域中的該SRAM單元的布局與該第三區域中的該SRAM單元的布局相同，該第二區域中的該SRAM單元的布局與該第四區域中的該SRAM單元的布局相同，且該第一區域中的該SRAM單元的布局與該第四區域中的該SRAM單元的布局相互為沿著一水平軸的鏡射圖案。
  2. 如申請專利範圍第1項所述的靜態隨機存取記憶體陣列圖案，其中該第一區域與該第二區域在一水平方向對齊，該第一區域與該第四區域在一垂直方向對齊。
  3. 如申請專利範圍第1項所述的靜態隨機存取記憶體陣列圖案，其中該第一區域、該第二區域、該第三區域與該第四區域排列成一2X2陣列，且該第一區域與該第三區域位於對角線的兩端，該第二區域與該第四區域位於另一對角線的兩端。
  4. 如申請專利範圍第1項所述的靜態隨機存取記憶體陣列圖案，其中位於該第一區域內的該SRAM單元更包含有至少一Vss接觸電性連接一Vss電源，以及一WL接觸電性連接一字元線。
  5. 如申請專利範圍第4項所述的靜態隨機存取記憶體陣列圖案，其中該第一區域中的該SRAM單元以及該第二區域的該SRAM單元共用該Vss接觸以及該WL接觸，且該Vss接觸以及該WL接觸位於該第一區域與該第二區域的一重疊範圍內。
  6. 如申請專利範圍第4項所述的靜態隨機存取記憶體陣列圖案，其中該第一區域中的該SRAM單元以及該第三區域的該SRAM單元共用該Vss接觸，但不共用該WL接觸，且該Vss接觸位於該第一區域與該第三區域的一重疊範圍內。
  7. 如申請專利範圍第4項所述的靜態隨機存取記憶體陣列圖案，其中該第一區域中的該SRAM單元以及該第四區域的該SRAM單元共用該Vss接觸，但不共用該WL接觸，且該Vss接觸位於該第一區域與該第四區域的一重疊範圍內。
  8. 如申請專利範圍第1項所述的靜態隨機存取記憶體陣列圖案，其中各該SRAM單元包含有多個電晶體，其中該些電晶體至少包含有一第一上拉電晶體(PU1)、一第一下拉電晶體(PD1)、一第二上拉電晶體(PU2)、一第二下拉電晶體(PD2)、一第一存取電晶體(PG1)以及一第二存取電晶體(PG2)。
  9. 如申請專利範圍第8項所述的靜態隨機存取記憶體陣列圖案，其中更包含有多條鰭狀結構位於該基底上，以及多條閘極結構與各該鰭狀結構交叉並形成該些電晶體。
  10. 如申請專利範圍第9項所述的靜態隨機存取記憶體陣列圖案，其中位於該第一區域內，包含一條該閘極結構跨越於一條該鰭狀結構上，以構成該第一下拉電晶體(PD1)。
  11. 如申請專利範圍第10項所述的靜態隨機存取記憶體陣列圖案，其中位於該第二區域內，包含一條該閘極結構跨越於兩條該鰭狀結構上，以構成該第一下拉電晶體(PD1)，其中該第二區域的一寬度定義為X1，該兩條鰭狀結構之間的線寬(pitch)定義為X2，其中X1/X2等於以下數值之一:10.75、11.11.25、11.5。
  12. 如申請專利範圍第11項所述的靜態隨機存取記憶體陣列圖案，其中該第一區域與該第二區域的面積相同。
  13. 如申請專利範圍第8項所述的靜態隨機存取記憶體陣列圖案，其中位於該第一區域內的該第一上拉電晶體(PU1)、該第一下拉電晶體(PD1)、該第二上拉電晶體(PU2)、該第二下拉電晶體(PD2)、該第一存取電晶體(PG1)以及該第二存取電晶體(PG2)不位於該第一區域與該第二區域的一重疊範圍內。
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