CN107579067A - 静态随机存取存储器的布局图案 - Google Patents

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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

本发明公开一种静态随机存取存储器的布局图案，至少包含一第一上拉元件、一第二上拉元件、一第一下拉元件、一第二下拉元件、一第一存取元件、一第二存取元件、一第三存取元件以及一第四存取元件位于一基底上，多个鳍状结构位于基底上，至少包含有一至少一第一鳍状结构与至少一第二鳍状结构，一阶梯状栅极结构，该阶梯状栅极结构包含有一第一部分、一第二部分以及一连接该第一部分与该第二部分的桥接部分，以及一第一延伸接触结构，横跨于该至少一第一鳍状结构与该至少一第二鳍状结构。

Description

静态随机存取存储器的布局图案
技术领域
本发明涉及一种静态随机存取存储器(static random access memory，SRAM)，尤其是涉及一种具有增加良率和提升读取速度的静态随机存取存储器(SRAM)的布局图案。
背景技术
在一嵌入式静态随机存取存储器(embedded static random access memory,embedded SRAM)中，包含有逻辑电路(logic circuit)和与逻辑电路连接的静态随机存取存储器。静态随机存取存储器本身属于一种挥发性(volatile)的存储单元(memory cell)，亦即当供给静态随机存取存储器的电力消失之后，所存储的数据会同时抹除。静态随机存取存储器存储数据的方式是利用存储单元内晶体管的导电状态来达成，静态随机存取存储器的设计是采用互耦合晶体管为基础，没有电容器放电的问题，不需要不断充电以保持数据不流失，也就是不需作存储器更新的动作，这与同属挥发性存储器的动态随机存取存储器(Dynamic Random Access Memory,DRAM)利用电容器带电状态存储数据的方式并不相同。静态随机存取存储器的存取速度相当快，因此有在电脑系统中当作快取存储器(cache memory)等的应用。
然而随着制作工艺线宽与曝光间距的缩减，现今SRAM元件的制作难以利用现有的架构曝出所要的图案。因此如何改良现有SRAM元件的架构来提升曝光的品质即为现今一重要课题。
发明内容
本发明提供一种一种静态随机存取存储器(SRAM)的布局图案，至少包含两反向器互相耦合以存储数据，该两反向器包含一第一反向器与一第二反向器，各该反向器包含有至少一上拉元件(PLs)以及至少一下拉元件(PDs)，至少二存取元件(PGs)分别与该两互相耦合的反向器的输出端连接，其中各该上拉元件(PLs)、各该下拉元件(PDs)以及各该存取元件(PGs)包含有鳍状晶体管(FinFET)，多个鳍状结构位于该基底上，该些鳍状结构至少包含有至少一第一鳍状结构、至少一第二鳍状结构、至少一第三鳍状结构、至少一第四鳍状结构以及至少一第五鳍状结构，各该反向器包含一阶梯状栅极结构，该阶梯状栅极结构包含有一第一部分与一第二部分沿着一第一方向排列，以及一连接该第一部分与该第二部分的桥接部分，该桥接部分沿着一第二方向排列，其中该第一方向与该第二方向互相垂直，其中该第一部分横跨于该至少一第一鳍状结构且该第二部分则跨越该至少一第二鳍状结构并组成该至少一下拉元件(PDs)，其中该第一部分横跨于该至少一第三鳍状结构并组成该至少一上拉元件(PLs)，各该反向器包含一第一存取栅极结构与一第二存取栅极结构，位于该基底上，其中该第一存取栅极结构与该阶梯状栅极结构的该第一部分排列方向相同，且该第一存取栅极结构与该第一部分具有相同的一对称轴，该第二存取栅极结构与该阶梯状栅极结构的该第二部分排列方向相同，且该第二存取栅极结构与第二部分具有相同的另一对称轴，其中该第一存取栅极结构横跨于该至少一第四鳍状结构并组成该至少二存取元件(PGs)的其中之一，其中该第二存取栅极结构横跨于该至少一第五鳍状结构并组成该至少二存取元件(PGs)的另一个，以及至少一第一延伸接触结构，横跨于该至少一第一鳍状结构与该至少一第二鳍状结构。
本发明另提供一种一种静态随机存取存储器(SRAM)的布局图案，至少包含两反向器互相耦合以存储数据，该两反向器包含一第一反向器与一第二反向器，各该反向器包含有至少一上拉元件(PLs)以及至少一下拉元件(PDs)，至少二存取元件(PGs)分别与该两互相耦合的反向器的输出端连接，其中各该上拉元件(PLs)、各该下拉元件(PDs)以及各该存取元件(PGs)包含有平面晶体管(planar transistor)，多个扩散区位于该基底上，该些扩散区至少包含有至少一第一扩散区、至少一第二扩散区与至少一第三扩散区，各该反向器包含一阶梯状栅极结构，该阶梯状栅极结构包含有一第一部分与一第二部分沿着一第一方向排列，以及一连接该第一部分与该第二部分的桥接部分，该桥接部分沿着一第二方向排列，其中该第一方向与该第二方向互相垂直，其中该第一部分横跨于该至少一第一扩散区且该第二部分则跨越该至少一第二扩散区并组成该至少一下拉元件(PDs)，其中该第一部分横跨于该至少一第三扩散区并组成该至少一上拉元件(PLs)，各该反向器包含一第一存取栅极结构与一第二存取栅极结构，位于该基底上，其中该第一存取栅极结构与该阶梯状栅极结构的该第一部分排列方向相同，且该第一存取栅极结构与该第一部分具有相同的一对称轴，该第二存取栅极结构与该阶梯状栅极结构的该第二部分排列方向相同，且该第二存取栅极结构与第二部分具有相同的另一对称轴，其中该第一存取栅极结构横跨于该至少一第一扩散区并组成该至少二存取元件(PGs)的其中之一，其中该第二存取栅极结构横跨于该至少一第二扩散区并组成该至少二存取元件(PGs)的另一个，以及至少一第一延伸接触结构，横跨于该至少一第一扩散区与该至少一第二扩散区。
本发明的特征在于，下拉元件PDs栅极结构并不限于长条形结构，而可以设计成阶梯状或是其他形状，以达到跨越更多鳍状结构数量的目的，如此一来，可更有效率利用有限的空间，并且进一步提升下拉元件PDs的读取速度。
附图说明
图1为本发明静态随机存取存储器中一组八晶体管静态随机存取存储器(eight-transistor SRAM,8T-SRAM)存储单元的电路图；
图2为本发明第一较佳实施例的一静态随机存取存储器的布局图；
图3绘示图2中沿着剖面线A-A’所得的剖视图；
图4为本发明另一较佳实施例的一静态随机存取存储器的布局图；
图5绘示图4中沿着剖面线B-B’所得的剖视图；
图6绘示图4中沿着剖面线C-C’所得的剖视图；
图7为本发明第二较佳实施例的一静态随机存取存储器的布局图；
图8为本发明另一较佳实施例的一静态随机存取存储器的布局图。
符号说明
10 8T-SRAM 存储单元
10’8T-SRAM 存储单元
11 特定范围
11A 边界
24 存储节点
26 存储节点
28 串接电路
30 串接电路
52 基底
54 鳍状结构
54A 第一鳍状结构
54B 第二鳍状结构
54C 第三鳍状结构
54D 第四鳍状结构
54E 第五鳍状结构
54F 第六鳍状结构
54A’ 鳍状结构
54B’ 鳍状结构
54D’ 鳍状结构
54E’ 鳍状结构
55A、 55B阶梯状栅极结构
56A 第一部分
56B 第二部分
56C 桥接部分
57 接触结构
58A 第一扩散区
58B 第二扩散区
58C 第三扩散区
58D 第四扩散区
58E 第五扩散区
58F 第六扩散区
60A、60B 第一存取栅极结构
62A、62B 第二存取栅极结构
72A、72B 延伸接触结构
72A-1、72A-2 延伸接触结构
72B-1、72B-2 延伸接触结构
73A、73B 接触结构
74A、74B 接触结构
76A、76B 接触结构
78A、78B 接触结构
80A、80B 接触结构
82A、80B 接触结构
84A、84B 接触结构
86A、86B 接触结构
88A、88B 接触结构
PL1 第一上拉元件
PD1 第一下拉元件
PL2 第二上拉元件
PD2 第二下拉元件
PG1 第一存取元件
PG2 第二存取元件
PG3 第三存取元件
PG4 第四存取元件
Vcc 电压源
Vss 电压源
BL1 位线
BL2 位线
BL3 位线
BL4 位线
WL 字符线
WL1 字符线
WL2 字符线
O 中心
A-A’ 剖面线
B-B’ 剖面线
C-C’ 剖面线
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的较佳实施例，并配合所附附图，详细说明本发明的构成内容及所欲达成的功效。
为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人皆应能理解其是指物件的相对位置而言，因此皆可以翻转而呈现相同的构件，此皆应同属本说明书所公开的范围，在此容先叙明。
请参照图1与图2，图1为本发明静态随机存取存储器中一组八晶体管静态随机存取存储器(eight-transistor SRAM,8T-SRAM)存储单元的电路图，图2为本发明较佳实施例的一静态随机存取存储器的布局图。
如图1与图2所示，本发明的静态随机存取存储器较佳包含至少一组静态随机存取存储器单元，其中每一静态随机存取存储器单元包含一八晶体管静态随机存取存储单元(eight-transistor SRAM,8T-SRAM)10。
请参考图1，在本实施例中，各8T-SRAM存储单元10较佳由一第一上拉元件(pull-up device)PL1、一第二上拉元件PL2、一第一下拉元件(pull-downtransistor)PD1、一第二下拉元件PD2、一第一存取元件(pass gate device)PG1、一第二存取元件PG2、一第三存取元件PG3以及一第四存取元件PG4构成正反器(flip-flop)，其中第一上拉元件PL1和第二上拉元件PL2、第一下拉元件PD1和第二下拉元件PD2构成栓锁电路(latch)，使数据可以栓锁在存储节点(Storage Node)24或26。另外，第一上拉元件PL1和第二上拉元件PL2是作为主动负载之用，其也可以一般的电阻来取代做为上拉元件，在此情况下即为四晶体管静态随机存取存储器(four-transistor SRAM,4T-SRAM)。另外在本实施例中，第一上拉元件PL1和第二上拉元件PL2各自的一源极区域电连接至一电压源Vcc，第一下拉元件PD1和第二下拉元件PD2各自的一源极区域电连接至一电压源Vss。
在一实施例中，8T-SRAM存储单元10的第一上拉元件PL1、第二上拉元件PL2是由P型金属氧化物半导体(P-type metal oxide semiconductor,PMOS)晶体管所组成，而第一下拉元件PD1、第二下拉元件PD2和第一存取元件PG1、第二存取元件PG2、第三存取元件PG3与第四存取元件PG4则是由N型金属氧化物半导体(N-type metal oxide semiconductor,NMOS)晶体管所组成，但本发明不限于此。其中，第一上拉元件PL1和第一下拉元件PD1一同构成一反向器(inverter)，且这两者所构成的串接电路28其两端点分别耦接于一电压源Vcc与一电压源Vss；同样地，第二上拉元件PL2与第二下拉元件PD2构成另一反向器，而这两者所构成的串接电路30其两端点也分别耦接于电压源Vcc与电压源Vss。上述各存取元件(包含第一存取元件PG1、第二存取元件PG2、第三存取元件PG3与第四存取元件PG4)分别与该两互相耦合的反向器的输出端连接，其中各上拉元件、各下拉元件以及各存取元件包含有鳍状晶体管(FinFET)。
此外，在存储节点24处，分别电连接有第二下拉元件PD2和第二上拉元件PL2的栅极(gate)，以及第一下拉元件PD1、第一上拉元件PL1和第一存取元件PG1、第二存取元件PG2的漏极(Drain)；同样地，在存储节点26上，也分别电连接有第一下拉元件PD1和第一上拉元件PL1的栅极，以及第二下拉元件PD2、第二上拉元件PL2和第三存取元件PG3、第四存取元件PG4的漏极。至于第一存取元件PG1和第三存取元件PG3的栅极则分别耦接至一字符线(Word Line)WL1，第二存取元件PG2和第四存取元件PG4的栅极则分别耦接至一字符线(Word Line)WL2，而第一存取元件PG1的源极(Source)耦接至相对应的一位线(Bit Line)BL1，第二存取元件PG2的源极耦接至相对应的一位线BL2，第三存取元件PG3的源极耦接至相对应的一位线BL3，而第四存取元件PG4的源极耦接至相对应的一位线BL4。
请参考图2，在本实施例中，8T-SRAM存储单元10设于一基底52上，例如一硅基底或硅覆绝缘(SOI)基板，基底52上设有多条相互平行排列的鳍状结构54，且各鳍状结构54周围设有浅沟隔离(图未示)。
在本发明中，同一栅极结构同时跨越多个互相平行的鳍状结构，如此有助于提升该鳍状晶体管的栅极宽度，换句话说，在等效电路上，相当于多个晶体管相互并联。因此，在一有限的固定空间之内，提高鳍状晶体管的读取电流值(Iread)，并可以加速整体SRAM的运算速度。
本发明的特征在于，各反向器分别包含至少一个阶梯状栅极结构55A、55B位于基底52上，也就是说，两阶梯状栅极结构55A、55B皆具有阶梯状的布局图案(从上视图来看呈现阶梯状)。两阶梯状栅极结构55A、55B对称排列(以图2上的中心点O对称排列)，为简化说明，本实施例中仅对其中一阶梯状栅极结构55A进行说明，而两个阶梯状栅极结构55A、55B除了结构对称之外，其余特征完全相同。
阶梯状栅极结构55A或阶梯状栅极结构55B都各自包含有一第一部分56A、一第二部分56B以及一连接第一部分56A与第二部分56B的桥接部分56C。更详细说明，第一部分56A与第二部分56B两者皆沿着一第一方向排列(例如图2中的X方向)，因此两者互相平行排列。桥接部分56C位于第一部分56A与第二部分56B之间，并且电连接第一部分56A与第二部分56B。此外，桥接部分56C较佳沿着一第二方向排列(例如图2中的Y方向)，第一方向与第二方向较佳互相垂直，但不限于此。此外，第一部分56A与第二部分56B两者包含不同的对称轴，也就是说，第一部分56A与第二部分56B之间的最短距离，约等于桥接部分56C的长度(若桥接部分56C与第一部分56A或第二部分56B垂直排列)。
值得注意的是，本实施例中的8T-SRAM存储单元10位于一特定范围11内，也就是说，特定范围11内仅包含有一组8T-SRAM存储单元10。而第二部分56B则紧邻上述特定范围11的其中一边界(图2中标示为11A)。
上述的阶梯状栅极结构55A、55B，跨越多个鳍状结构54，举例来说，在此将鳍状结构54分别标示为第一鳍状结构54A、第二鳍状结构54B与第三鳍状结构54C、第四鳍状结构54D、第五鳍状结构54E与第六鳍状结构54F。此外另包含鳍状结构54A’、鳍状结构54B’、鳍状结构54D’以及鳍状结构54E’位于基底52上。其中阶梯状栅极结构55A跨越于第一鳍状结构54A、第二鳍状结构54B与第三鳍状结构54C上，而阶梯状栅极结构55B跨越于第四鳍状结构54D、第五鳍状结构54E与第六鳍状结构54F上。值得注意的是，本实施例中，第一鳍状结构54A与第二鳍状结构54B、第四鳍状结构54D与第五鳍状结构54E的数量都大于1，包含有四根互相平行排列的第一鳍状结构54A，两根互相平行排列的第二鳍状结构54B以及一根第三鳍状结构54C，以及四根互相平行排列的第四鳍状结构54D，两根互相平行排列的第五鳍状结构54E以及一根第六鳍状结构54F。但上述各鳍状结构(包含第一鳍状结构～第六鳍状结构以及鳍状结构54A’、54B’、54D’与54E’)的数量不限于此，可以是任何大于或等于1的整数，且可以依照实际需求而调整。
本实施例中，阶梯状栅极结构55A的第一部分56A，跨越过第一鳍状结构54A与第三鳍状结构54C，而第二部分56B则跨越过第二鳍状结构54B。其中第一部分56A跨越过第三鳍状结构54C的部分，则形成第一上拉元件PL1的栅极；另外第一部分56A跨越过第一鳍状结构54A的部分，以及第二部分56B跨越过第二鳍状结构54B的部分共同组成上述第一下拉元件PD1的栅极(其中图2中虚线范围内表示第一下拉元件PD1的范围)。
因此就第一下拉元件PD1而言，其包含了阶梯状栅极结构55A跨越了共6根鳍状结构(包含有第一部分56A跨越过的四根第一鳍状结构54A，以及第二部分56B跨越过的两根第二鳍状结构54B)，因此在有限的空间内，增加了栅极结构跨越的鳍状结构数量，因此可以提高第一下拉元件PD1的栅极宽度(channel width)，进一步提高通过第一下拉元件PD1的电流量，并增快第一下拉元件PD1的读取速度。
除了上述的阶梯状栅极结构之外，本实施例中各反向器分别包含一第一存取栅极结构以及一第二存取栅极结构，也就是说还包含至少两互相对称的第一存取栅极结构60A、60B以及两互相对称的第二存取栅极结构62A、62B位于基底52上。在此同样为了简化说明，仅针对第一存取栅极结构60A与第二存取栅极结构62A进行说明。两个第一存取栅极结构60A、60B与两个第二存取栅极结构62A、62B除了结构对称之外，其余特征完全相同。
较佳而言，第一存取栅极结构60A沿着第一方向排列，且位于第一部分56A的延伸方向上。换句话说，第一部分56A与第一存取栅极结构60拥有相同的一对称轴S1。第一存取栅极结构60A跨越于鳍状结构54B’上，组成上述第一存取元件PG1的栅极。此外，桥接部分56C则位于第一存取栅极结构60与第一部分56A之间。同样地，第一存取栅极结构60B则跨越于鳍状结构54E’上而组成第三存取元件PG3的栅极，其余特征相同。
第二存取栅极结构62A也沿着第一方向排列，且位于第二部分56B的延伸方向上。换句话说，第二部分56B与第二存取栅极结构62拥有相同的一对称轴S2。第二存取栅极结构62A跨越于鳍状结构54A’上，组成上述第二存取元件PG2的栅极。此外，桥接部分56C则位于第二存取栅极结构62A与第二部分56B之间。同样地，第二存取栅极结构62B则跨越于鳍状结构54D’上而组成第四存取元件PG4的栅极。
因此，从图2来看，本实施例的阶梯状栅极结构55A呈现阶梯状或类似Z字型的形状，而第一存取栅极结构60A与第二存取栅极结构62A则分别位于阶梯状栅极结构55A的两侧，例如，第一存取栅极结构60A位于阶梯状栅极结构55A的左下侧，而第二存取栅极结构62A位于阶梯状栅极结构55A的右上侧。
除了上述鳍状结构以及栅极结构之外，本实施例中8T-SRAM存储单元10还包含有多个接触结构。其中包含有至少两对称排列的延伸接触结构72A、72B，其中延伸接触结构72A横跨于各第一鳍状结构54A、各第二鳍状结构54B与第三鳍状结构54C上，延伸接触结构72B横跨于各第四鳍状结构54D、各第五鳍状结构54E与第六鳍状结构54F上，将各平行排列的鳍状结构相互电连接，请配合图1来看，延伸接触结构72A连接第一下拉元件PD1、第一上拉元件PL1、第一存取元件PG1以及第二存取元件PG2的漏极。另外从上视图来看，延伸接触结构72A、72B的形状可能为长条状或是其他形状(例如L型等)，本发明不限于此。除此之外，从剖视图来看，请参考图3，其绘示图2中沿着剖面线A-A’所得的剖视图。上述的桥接部分56C与延伸接触结构72A或延伸接触结构72B位于不同层结构中(图3中仅绘出延伸接触结构72A为例)，桥接部分56C较佳跨越于延伸接触结构72A或延伸接触结构72B上方，但是不与延伸接触结构72A、72B电连接。此外，桥接部分56C与第一部分56A以及第二部分56B之间，可能还包含有接触结构57。
在本发明的另外一实施例中，各阶梯状栅极结构55A、55B为一体成形结构，也就是说，第一部分56A、第二部分56B与桥接部分56C都位于同一层中且同时制作，在此实施例中，延伸接触结构72A、72B即跨越桥接部分56C上方，但不与桥接部分56C电连接。更详细说明，可参考图4，图4为本发明另一较佳实施例的一静态随机存取存储器的布局图。其中各阶梯状栅极结构55A、55B为一体成形结构，且延伸接触结构72A包含有延伸接触结构72A-1与延伸接触结构72A-2，分别位于阶梯状栅极结构55A的桥接部分56C的两侧。同样地，延伸接触结构72B包含有延伸接触结构72B-1与延伸接触结构72B-2，分别位于阶梯状栅极结构55B的桥接部分56C的两侧。本实施例中还包含两桥接结构73A、73B，请一并参考图5与图6，图5绘示图4中沿着剖面线B-B’所得的剖视图，图6绘示图4中沿着剖面线C-C’所得的剖视图，其中桥接结构73A跨越阶梯状栅极结构55A的桥接部分56C，并且与延伸接触结构72A-1与延伸接触结构72A-2电连接；桥接结构73B跨越阶梯状栅极结构55B的桥接部分56C，并且与延伸接触结构72B-1与延伸接触结构72B-2电连接。此外，桥接结构73A与延伸接触结构72A-1、延伸接触结构72A-2之间，还可能包含有接触结构75。
除了上述延伸接触结构72A、72B之外，其他位于基底52上的接触结构包含：
接触结构74A、74B，其中接触结构74A连接各第三鳍状结构54C，并且连接电压源Vcc，接触结构74B连接各第六鳍状结构54F，并且连接电压源Vcc(请配合图1，接触结构74A、74B连接第一上拉元件PL1及第二上拉元件PL2的源极至电压源Vcc)。
接触结构76A、76B，其中接触结构76A跨越于各第一鳍状结构54A，并且连接电压源Vss，接触结构76A跨越于各第一鳍状结构54A，并且连接电压源Vss，接触结构76B跨越于各第四鳍状结构54D，并且连接电压源Vss(请配合图1，接触结构76A、76B连接第一下拉元件PD1及第二下拉元件PD2的源极至电压源Vss)。
接触结构78A、78B，其中接触结构78A跨越于各第二鳍状结构54B，并且连接电压源Vss，接触结构78B跨越于各第五鳍状结构54E，并且连接电压源Vss(请配合图1，接触结构78A、78B连接第一下拉元件PD1及第二下拉元件PD2的源极至电压源Vss)。
接触结构80A、80B，其中接触结构80A跨越于各第二鳍状结构54B，并且连接位线BL1，接触结构80B跨越于各第五鳍状结构54E，并且连接位线BL3(请配合图1，接触结构80A连接第一存取元件PG1至位线BL1，接触结构80B连接第三存取元件PG3至位线BL3)。
接触结构82A、82B，其中接触结构82A跨越于各第一鳍状结构54A，并且连接位线BL2，接触结构82B跨越于各第四鳍状结构54D，并且连接位线BL4(请配合图1，接触结构82A连接第二存取元件PG2至位线BL2，接触结构82B连接第四存取元件PG4至位线BL4)。
接触结构84A、84B，其中接触结构84A位于各第一存取栅极结构60A上，并且连接字符线WL1，接触结构84B位于各第一存取栅极结构60B上，并且连接字符线WL1(请配合图1，接触结构84A连接第一存取元件PG1及第三存取元件PG3的栅极至字符线WL1)。
接触结构86A、86B，其中接触结构86A位于各第二存取栅极结构62A上，并且连接字符线WL2，接触结构86B位于各第二存取栅极结构62B上，并且连接字符线WL2(请配合图1，接触结构86A连接第二存取元件PG2及第四存取元件PG4的栅极至字符线WL2)。
接触结构88A、88B，其中接触结构88B位于各第三鳍状结构54C上，并且连接阶梯状栅极结构55A以及延伸接触结构72A，接触结构88A位于各第六鳍状结构54F上，并且连接阶梯状栅极结构55B以及延伸接触结构72B(请配合图1，接触结构84A连接第一上拉元件PL1的栅极至存储节点26，接触结构88B连接第二上拉元件PL2的栅极至存储节点24)。值得注意的是，接触结构88B与延伸接触结构72A可能位于同一层，并且互相直接接触，因此接触结构88B与延伸接触结构72A可能为一体成型结构。同样地，接触结构88A与延伸接触结构72B也可能为一体成型结构。此外，上述各接触结构也呈现对称排列，在此不多加赘述。
本实施例的特征在于，阶梯状栅极结构55A或55B的第一部分56A与第二部分56B包含有不同的对称轴，但是却分别跨越了第一鳍状结构54A与第二鳍状结构54B，共同组成第一下拉元件PD1的栅极。因此就第一下拉元件PD1而言，其栅极结构共跨越了6根鳍状结构(包含有第一部分56A跨越过的四根第一鳍状结构54A，以及第二部分56B跨越过的两根第二鳍状结构54B)，也就是说，本发明第一下拉元件PD1栅极结构并不限于长条形结构，而可以设计成如本案所述的阶梯状或是其他形状，以达到跨越更多鳍状结构数量的目的，如此一来，可更有效率利用有限的空间，并且进一步提升第一下拉元件PD1的读取速度。
下文将针对本发明的静态随机存取存储器的不同实施样态进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件以相同的标号进行标示，以利于各实施例间互相对照。
上述实施例中，包含有鳍状结构54形成于基底52上，但在本发明的其他实施例中，可以不形成鳍状结构于基底上，而仅对基底进行离子掺杂步骤，在基底中形成多个扩散区(diffusion region)，接着再继续形成上述的阶梯状栅极结构、第一存取栅极结构以及接触结构等元件。也就是说，下述实施例中，以平面式的晶体管(planar transistor)代替上述实施例中的鳍状晶体管。请参考图7，图7为本发明另一较佳实施例的一八晶体管静态随机存取存储器的布局图。本实施例中，形成一8T-SRAM存储单元10’。其中值得注意的是，本实施例并未形成鳍状结构，而是在基底52中以离子注入等方式形成一第一扩散区58A、一第二扩散区58B、一第三扩散区58C、一第四扩散区58D、一第五扩散区58E与一第六扩散区58F。接着形成如第一较佳实施例所述的阶梯状栅极结构55A、55B、第一存取栅极结构60A、60B、第二存取栅极结构62A、62B、延伸接触结构72A、72B以及多个接触结构(包含接触结构74A、74B、76A、76B、78A、78B、80A、80B、82A、82B、84A、84B、86A、86B以及88A、88B)。
本实施例与上述第一较佳实施例主要不同之处在于，本实施例中并未形成鳍状结构，而是在基底10中形成多个扩散区(包含第一扩散区58A、第二扩散区58B、第三扩散区58C、第四扩散区58D、第五扩散区58E与第六扩散区58F)，再形成栅极结构与接触结构，以形成平面式的晶体管。除此之外，其余各部件的特征、结构大致都与第一较佳实施例所述相同。
本实施例的电路图，与第一较佳实施例相同(请参考图1)，包含两互相耦合的反向器，其中各反向器包含有至少一上拉元件、至少一下拉元件以及至少两存取元件。更详细说明，包含有一第一上拉元件(pull-up device)PL1、一第二上拉元件PL2、一第一下拉元件(pull-down device)PD1、一第二下拉元件PD2、一第一存取元件(pass gate device)PG1、一第二存取元件PG2、一第三存取元件PG3以及一第四存取元件PG4。
各反向器包含有一阶梯状栅极结构，也就是阶梯状栅极结构55A、55B跨越多个扩散区。与上述实施例相同，阶梯状栅极结构55A包含有一第一部分56A、一第二部分56B以及一桥接部分56C。第一部分56A与第二部分56B沿着第一方向(例如X方向)排列，桥接部分56C沿着第二方向(例如Y方向)排列。较佳而言，第一方向与第二方向互相垂直。
其中阶梯状栅极结构55A跨越于第一扩散区58A、第二扩散区58B与第三扩散区58C上，而阶梯状栅极结构55B跨越于第四扩散区58D、第五扩散区58E与第六扩散区58F上。
本实施例中，阶梯状栅极结构55A的第一部分56A，跨越过第一扩散区58A与第三扩散区58C，而第二部分56B则跨越过第二扩散区58B。其中第一部分56A跨越过第三扩散区58C的部分，则形成第一上拉元件PL1的栅极；另外第一部分56A跨越过第一扩散区58A的部分，以及第二部分56B跨越过第二扩散区58B的部分共同组成上述第一下拉元件PD1的栅极(其中图3中虚线范围内表示第一下拉元件PD1的范围)。
另外，本实施例中的8T-SRAM存储单元10’位于一特定范围11内，也就是说，特定范围11内仅包含有一组8T-SRAM存储单元10’。而第二部分56B则紧邻上述特定范围11的其中一边界(图3中标示为11A)。
除了上述的阶梯状栅极结构之外，本实施例中各反向器还包含至少一第一存取栅极结构以及至少一第二存取栅极结构，也就是至少两互相对称的第一存取栅极结构60A、60B以及两互相对称的第二存取栅极结构62A、62B位于基底52上。较佳而言，第一存取栅极结构60A沿着第一方向排列(例如X轴)，且位于第一部分56A的延伸方向上。换句话说，第一部分56A与第一存取栅极结构60拥有相同的一对称轴S1。第一存取栅极结构60A位于第二扩散区58B上，组成第一存取元件PG1的栅极。此外，桥接部分56C则位于第一存取栅极结构60与第一部分56A之间。同样地，第一存取栅极结构60B则跨越于第五扩散区58E上而组成第三存取元件PG3的栅极，其余特征相同。
第二存取栅极结构62A也沿着第一方向排列，且位于第二部分56B的延伸方向上。换句话说，第二部分56B与第二存取栅极结构62拥有相同的一对称轴S2。第二存取栅极结构62A跨越于第一扩散区58A上，组成上述第二存取元件PG2的栅极。此外，桥接部分56C则位于第二存取栅极结构62与第二部分56B之间。同样地，第二存取栅极结构62B则跨越于第四扩散区58D上而组成第四存取元件PG4的栅极。
除了上述扩散区以及栅极结构之外，本实施例中8T-SRAM存储单元10还包含有多个接触结构。其中包含有至少两对称排列的延伸接触结构72A、72B，其中延伸接触结构72A横跨于各第一扩散区58A、各第二扩散区58B与第三扩散区58C上，延伸接触结构72B横跨于各第四扩散区58D、各第五扩散区58E与第六扩散区58F上，将各扩散区相互连接，请配合图1来看，延伸接触结构72A连接第一下拉元件PD1、第一上拉元件PL1、第一存取元件PG1以及第二存取元件PG2的漏极。另外从上视图来看，延伸接触结构72A、72B的形状可能为长条状或是其他形状(例如L型等)，本发明不限于此。
本实施例中，阶梯状栅极结构55A的桥接部分56C跨越于延伸接触结构72A上方(剖视图可参考上述图3)，另外在本发明的其他实施例中，请参考图8，图8为本发明另一较佳实施例的一静态随机存取存储器的布局图，各阶梯状栅极结构55A、55B为一体成形结构，且延伸接触结构72A包含有延伸接触结构72A-1与延伸接触结构72A-2，分别位于阶梯状栅极结构55A的桥接部分56C的两侧。同样地，延伸接触结构72B包含有延伸接触结构72B-1与延伸接触结构72B-2，分别位于阶梯状栅极结构55B的桥接部分56C的两侧。还包含桥接结构73A跨越阶梯状栅极结构55A的桥接部分56C，并且与延伸接触结构72A-1与延伸接触结构72A-2电连接；桥接结构73B跨越阶梯状栅极结构55B的桥接部分56C，并且与延伸接触结构72B-1与延伸接触结构72B-2电连接(剖视图可参考上述图5与图6，但图6中所示的鳍状结构54A、54B并未出现于本实施例中)。
除了上述延伸接触结构72A、72B之外，其他位于基底52上的接触结构(包含接触结构74A、74B、76A、76B、78A、78B、80A、80B、82A、82B、84A、84B、86A、86B以及88A、88B)其位置对应第一较佳实施例所述的各接触结构。而不同之处在于，部分的接触结构在第一较佳实施例中位于鳍状结构上，而在本实施例中则位于扩散区上，除上述特征之外，其余特征相同，在此不多加赘述。
本实施例特征在于，第一下拉元件PD1(或第二下拉元件PD2)的栅极结构并不限于长条形结构，而可以设计成如本案所述的阶梯状或是其他形状，以达到跨越更多扩散区的目的，如此一来，可更有效率利用有限的空间，并且进一步提升第一下拉元件PD1(或第二下拉元件PD2)的读取速度。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (20)

1.一种静态随机存取存储器(SRAM)的布局图案，至少包含：
两反向器互相耦合以存储数据，该两反向器包含第一反向器与第二反向器，各该反向器包含有至少一上拉元件(PLs)以及至少一下拉元件(PDs)；
至少二存取元件(PGs)分别与该两互相耦合的反向器的输出端连接，其中各该上拉元件(PLs)、各该下拉元件(PDs)以及各该存取元件(PGs)包含有鳍状晶体管(FinFET)；
多个鳍状结构位于该基底上，该些鳍状结构至少包含有至少一第一鳍状结构、至少一第二鳍状结构、至少一第三鳍状结构、至少一第四鳍状结构以及至少一第五鳍状结构；
各该反向器包含一阶梯状栅极结构，该阶梯状栅极结构包含有第一部分与第二部分沿着一第一方向排列，以及连接该第一部分与该第二部分的桥接部分，该桥接部分沿着一第二方向排列，其中该第一方向与该第二方向互相垂直，其中该第一部分横跨于该至少一第一鳍状结构且该第二部分则跨越该至少一第二鳍状结构并组成该至少一下拉元件(PDs)，其中该第一部分横跨于该至少一第三鳍状结构并组成该至少一上拉元件(PLs)；
各该反向器包含第一存取栅极结构与第二存取栅极结构，位于该基底上，其中该第一存取栅极结构与该阶梯状栅极结构的该第一部分排列方向相同，且该第一存取栅极结构与该第一部分具有相同的一对称轴，该第二存取栅极结构与该阶梯状栅极结构的该第二部分排列方向相同，且该第二存取栅极结构与第二部分具有相同的另一对称轴，其中该第一存取栅极结构横跨于该至少一第四鳍状结构并组成该至少二存取元件(PGs)的其中之一，其中该第二存取栅极结构横跨于该至少一第五鳍状结构并组成该至少二存取元件(PGs)的另一个；以及
至少一第一延伸接触结构，横跨于该至少一第一鳍状结构与该至少一第二鳍状结构。
2.如权利要求1所述的布局图案，其中该阶梯状栅极结构的该第一部分与该第二部分具有不同的对称轴。
3.如权利要求1所述的布局图案，其中该至少第一延伸接触结构更跨越于该至少一第三鳍状结构。
4.如权利要求1所述的布局图案，其中还包含至少一字符线，与该第一存取栅极结构电连接。
5.如权利要求1所述的布局图案，其中该桥接部分位于该第一部分与该第一存取栅极之间。
6.如权利要求1所述的布局图案，其中该桥接部分位于该第二部分与该第二存取栅极结构之间。
7.如权利要求1所述的布局图案，其中该SRAM布局图案位于一特定范围内，该特定范围具有一边界，其中该第二部分与该第一存取栅极相邻于该边界。
8.如权利要求1所述的布局图案，其中还包含第二阶梯状栅极结构，与该阶梯状栅极结构对称排列。
9.如权利要求1所述的布局图案，其中该阶梯状栅极结构的该桥接结构跨越于该至少一第一延伸接触结构上方。
10.如权利要求1所述的布局图案，其中该阶梯状栅极结构的该第一部分、该第二部分与该桥接结构为一体成型结构，且还包含有第二桥接结构，跨越于该阶梯状栅极结构的该桥接结构上方。
11.一种静态随机存取存储器(SRAM)的布局图案，至少包含：
两反向器互相耦合以存储数据，该两反向器包含第一反向器与第二反向器，各该反向器包含有至少一上拉元件(PLs)以及至少一下拉元件(PDs)；
至少二存取元件(PGs)分别与该两互相耦合的反向器的输出端连接，其中各该上拉元件(PLs)、各该下拉元件(PDs)以及各该存取元件(PGs)包含有平面晶体管(planar transistor)；
多个扩散区位于该基底上，该些扩散区至少包含有至少一第一扩散区、至少一第二扩散区与至少一第三扩散区；
各该反向器包含一阶梯状栅极结构，该阶梯状栅极结构包含有第一部分与第二部分沿着一第一方向排列，以及连接该第一部分与该第二部分的桥接部分，该桥接部分沿着一第二方向排列，其中该第一方向与该第二方向互相垂直，其中该第一部分横跨于该至少一第一扩散区且该第二部分则跨越该至少一第二扩散区并组成该至少一下拉元件(PDs)，其中该第一部分横跨于该至少一第三扩散区并组成该至少一上拉元件(PLs)；
各该反向器包含第一存取栅极结构与第二存取栅极结构，位于该基底上，其中该第一存取栅极结构与该阶梯状栅极结构的该第一部分排列方向相同，且该第一存取栅极结构与该第一部分具有相同的一对称轴，该第二存取栅极结构与该阶梯状栅极结构的该第二部分排列方向相同，且该第二存取栅极结构与第二部分具有相同的另一对称轴，其中该第一存取栅极结构横跨于该至少一第一扩散区并组成该至少二存取元件(PGs)的其中之一，其中该第二存取栅极结构横跨于该至少一第二扩散区并组成该至少二存取元件(PGs)的另一个；以及
至少一第一延伸接触结构，横跨于该至少一第一扩散区与该至少一第二扩散区。
12.如权利要求11所述的布局图案，其中该阶梯状栅极结构的该第一部分与该第二部分具有不同的对称轴。
13.如权利要求11所述的布局图案，其中该至少第一延伸接触结构更跨越于该至少一第三扩散区。
14.如权利要求11所述的布局图案，其中还包含至少一字符线，与该第一存取栅极结构电连接。
15.如权利要求11所述的布局图案，其中该桥接部分位于该第一部分与该第一存取栅极之间。
16.如权利要求11所述的布局图案，其中该桥接部分位于该第二部分与该第二存取栅极结构之间。
17.如权利要求11所述的布局图案，其中该SRAM布局图案位于一特定范围内，该特定范围具有一边界，其中该第二部分与该第一存取栅极相邻于该边界。
18.如权利要求11所述的布局图案，其中还包含第二阶梯状栅极结构，与该阶梯状栅极结构对称排列。
19.如权利要求11所述的布局图案，其中该阶梯状栅极结构的该桥接结构跨越于该至少一第一延伸接触结构上方。
20.如权利要求11所述的布局图案，其中该阶梯状栅极结构的该第一部分、该第二部分与该桥接结构为一体成型结构，且还包含有第二桥接结构，跨越于该阶梯状栅极结构的该桥接结构上方。
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