KR101161506B1 - 듀얼 포트 ｓｒａｍ을 위한 셀 구조 - Google Patents

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Abstract

다중-포트 SRAM 셀은 풀-업 트랜지스터 및 적어도 한 쌍의 풀-다운 트랜지스터들을 포함하는 교차-결합 인버터들을 포함한다. SRAM 셀은 제1 및 제2 워드 라인 도전체들에 연결된 제1 및 제2 액세스 포트들을 포함하며, 각각의 액세스 포트는 데이터 저장 노드에 연결된 제1 패스 게이트 트랜지스터 및 데이터 바 저장 노드에 연결된 제2 패스 게이트 트랜지스터를 포함하고, 각각의 패스 게이트 트랜지스터는 각각의 비트 라인 도전체에 연결된다. 여기서, 제1 인버터의 풀 다운 트랜지스터들은 제1 활성 영역에서 형성되며, 제2 인버터의 풀 다운 트랜지스터들은 제2 활성 영역에서 형성되며, 데이터 저장 노드에 연결된 패스 게이트 트랜지스터들은 제3 활성 영역에서 형성되고, 데이터 바 저장 노드에 연결된 패스 게이트 트랜지스터들은 제4 활성 영역에서 형성된다.

Description

듀얼 포트 ＳＲＡＭ을 위한 셀 구조 {Cell structure for dual port SRAM}
본 발명은 반도체 장치들에 일반적으로 관련된 것으로, 상세하게는 메모리 셀들, 더욱 상세하게는 스태틱 랜덤 액세스 메모리 셀들(static random access memory cells)의 구조와 레이아웃(layout) 설계에 관한 것이다.
스태틱 랜덤 액세스 메모리(static random access memory : SRAM)들은 일반적으로 집적 회로(integrated circuit)들에서 사용된다. 임베디드(embedded) SRAM은 고속 통신, 영상 처리 및 시스템 온 칩(system on chip : SOC) 어플리케이션에서 특히 인기가 높다. SRAM 셀들은 리프레쉬(refresh)가 필요없이 데이터(data)를 유지(holding)할 수 있는 이점이 있다. 대체로, SRAM 셀은 비트(bit)가 SRAM 셀에서 읽혀 질 수 있고(read), SRAM 셀 내부에 쓰여 질 수 있는(write) 2개의 패스-게이트 트랜지스터(pass-gate transistor)들을 포함한다. 이러한 SRAM 셀 형태는 싱글 포트 SRAM 셀(single port SRAM cell)로 언급된다. 다른 SRAM 셀 형태는 4개의 패스-게이트 트랜지스터들을 포함하는 듀얼 포트 SRAM 셀(dual port SRAM cell)로 언급된다.
도 1은 풀-업(pull-up) 트랜지스터들(PU-1 및 PU-2) 및 풀-다운(pull-down) 트랜지스터들(PD-1 및 PD-2)을 포함하는 8개-트랜지스터 듀얼 포트 SRAM 셀의 종래 기술에 따른 예시적인 회로도를 도시한다. 패스-게이트 트랜지스터들(PG-1 및 PG-3)은 듀얼 포트 SRAM 셀의 제1 포트(포트-A)를 형성한다. 패스-게이트 트랜지스터들(PG-2 및 PG-4)은 듀얼 포트 SRAM 셀의 제2 포트(포트-B)를 형성한다. 패스-게이트 트랜지스터들(PG-1 및 PG-3)의 게이트들은 워드-라인 포트-A WL에 의해 제어되지만, 패스-게이트 트랜지스터들(PG-2 및 PG-4)의 게이트들은 워드-라인 포트-B WL에 의해 제어된다. 풀-업 트랜지스터들(PU-1 및 PU-2) 및 풀-다운 트랜지스터들(PD-1 및 PD-2)에 의해 형성된 래치(latch)는 비트를 저장한다. 저장된 비트는 비트 라인 포트-A BL 및 포트-A BLB를 사용하는 포트-A 또는 비트 라인 포트-B BL 및 포트-B BLB를 사용하는 포트-B를 통해 읽혀질 수 있다. 반대로, 비트는 포트-A 나 포트-B를 통해 SRAM 셀 내부에 쓰여 질 수 있다.
2개의 포트에서, SRAM 셀에 저장된 비트는 포트-A 및 포트-B로부터 동시에 읽혀질 수 있다. 이는 여러 적용들에 의해 병렬 동작들을 허락한다. 게다가, 만일 제1 SRAM 셀 및 제2 SRAM 셀이 동일한 열(column) 또는 동일한 행(row)에 있다면, 제1 SRAM 셀에 대한 읽기 동작은 제2 SRAM 셀에서 쓰기 동작과 동시에 수행될 수 있다.
통상적으로, 병렬 동작들을 지지(support)하기 위해, 2개 포트들은 동시에 "온(on)" 상태일 수 있으며, 풀-다운 트랜지스터들(PD-1 및 PD-2)은 패스-게이트 트랜지스터들(PG-1 내지 PG-4) 각각의 구동 전류(drive current)의 2배를 각각 유지할 필요가 있다. 따라서, 통상적인 설계에서, 풀-다운 트랜지스터들(PD-1 및 PD-2)은 패스-게이트 트랜지스터들(PG-1 내지 PG-4)보다 2배의 면적으로 설계된다. 일반적으로, L- 또는 T-형의 활성 영역들(active regions)이 이런 고르지 않은 장치 사이징(sizing)을 제공하기 위해 사용된다. 도 2는 공통 활성 영역(common active region)에서 트랜지스터들(PG-1 및 PD-1)의 통상적인 레이아웃을 도시한다. 점선 영역이 활성 영역이고, 음영 부분들은 게이트 폴리실리콘 라인들(gate polysilicon lines)이다. 활성 영역은 패스-게이트 트랜지스터(PG-1)를 형성하는 좁은 부분보다 2배 넓거나 또는 더 큰 풀-다운 트랜지스터(PD-1)를 구성하는 넓은 부분을 가지는, L-형이다. 광학 효과(optical effect) 때문에, 넓은 부분과 좁은 부분 사이의 교차 영역은 원형이다. 만일 오정렬(misalignment)이 발생하여, 패스-게이트 트랜지스터(PG-1)의 게이트 폴리(gate poly)가 상승하면, 패스-게이트 트랜지스터(PG-1)의 실제 게이트 폭은 요구된 것보다 커질 것이다. 따라서, 패스-게이트 트랜지스터(PG-1)와 패스-게이트 트랜지스터들(PG-2 내지 PG-4) 사이에서 불일치(mismatching)가 발생하고, 차례로 SRAM 셀 동작에 영향을 준다.
추가적인 문제는 교차 영역에서 전류 집중(current crowding)이다. 교차 영역에서, 전류는 균등하게 분배되지 않는다. 그러므로, 풀-다운 장치들(PD-1 및 PD-2)의 어떤 부분은 다른 부분들보다 큰 전류 밀도를 가질 수 있다. 접합 누설(junction leakage) 또한 문제이다.
따라서, 병렬 동작과 관련하여 이점을 얻기 위해 듀얼 포트를 통합하는 향상된 SRAM 셀이 요구된다.
다중-포트(multi-port) SRAM 셀이 제공되며, 데이터 저장 노드(data storage node)와 데이터 바 저장 노드(data bar storage node)를 가지는 제1 및 제2 교차-결합 인버터(cross-coupled inverter)를 포함하며, 각각의 인버터는 풀-업 트랜지스터 및 풀-다운 장치를 포함한다. 여기서, 각각의 풀-다운 장치는 공통으로 연결된 소스(source), 드레인(drain) 및 게이트 단자(gate terminal)를 가지는 적어도 한 쌍의 풀-다운 트랜지스터로 구성된다. SRAM 셀은 제1 및 제2 워드 라인 전도체(word line conductor)에 연결된 제1 및 제2 액세스 포트(access port)를 포함하며, 각각의 액세스 포트는 데이터 저장 노드에 연결된 제1 패스 게이트 트랜지스터 및 데이터 바 저장 노드에 연결된 제2 패스 게이트 트랜지스터를 포함하며, 각각의 패스 게이트 트랜지스터는 비트 라인 전도체(bit line conductor)에 각각 연결된다. 여기서, 제1 인버터의 풀 다운 트랜지스터들은 제1 활성 영역에서 형성되고, 제2 인버터의 풀 다운 트랜지스터들은 제2 활성 영역에서 형성되고, 데이터 저장 노드에 연결된 패스 게이트 트랜지스터들은 제3 활성 영역에서 형성되며, 데이터 바 저장 노드에 연결된 패스 게이트 트랜지스터들은 제4 활성 영역에서 형성된다.
다중-포트 SRAM 셀은 데이터 저장 노드와 데이터 바 저장 노드를 가지는 제1 및 제2 교차-연결 인버터들을 포함하며, 각각의 인버터는 풀-업 트랜지스터와 풀 다운 장치를 포함한다. 여기서, 각각의 풀 다운 장치는 공통으로 연결된 소스, 드레인 및 게이트 단자를 가지는 적어도 한 쌍의 풀-다운 트랜지스터로 구성된다. 또한, 제1 및 제2 워드 라인 도전체(conductor)들에 연결된 제1 및 제2 액세스 포트들을 포함하며, 각각의 액세스 포트는 데이터 저장 노드에 연결된 제1 패스 게이트 트랜지스터 및 데이터 바 저장 노드에 연결된 제2 패스 게이트 트랜지스터를 포함하고, 각각의 패스 게이트 트랜지스터는 비트 라인 도전체에 각각 연결된다. 또한, 제1 전력 공급 도전체 Vdd 및 한 쌍의 제2 전력 공급 도전체들 Vss를 포함하며, 패스 게이트 트랜지스터들과 풀 다운 장치들 사이에 로컬 인트라-셀 연결을 생성하는 도전체들을 포함하는 제1 금속화 층; 비트 라인 도전체들과 전력 공급 도전체들을 포함하는 제1 금속화 층 상에 형성된 제2 금속화 층; 및 워드 라인 도전체들을 포함하는 제2 금속화 층 상에 형성되는 제3 금속화 층;을 포함한다.
다중-포트 SRAM 셀은 또한 제공되며, 데이터 저장 노드 및 데이터 바 저장 노드를 포함하는 제1 및 제2 교차-결합 인버터들을 포함하며, 각각의 인버터는 풀-업 트랜지스터 및 풀 다운 장치를 포함한다. 또한, 제1 및 제2 워드 라인 도전체들에 연결된 제1 및 제2 액세스 포트들을 포함하며, 각각의 액세스 포트는 데이터 저장 노드에 연결된 제1 패스 게이트 트랜지스터 및 데이터 바 저장 노드에 연결된 제2 패스 게이트 트랜지스터를 포함하며, 각각의 패스 게이트 트랜지스터는 각각의 비트 라인 도전체들에 연결된다. 그리고, 제1 전력 공급 도전체 Vdd와 한 쌍의 제2 전력 공급 도전체들 Vss를 포함한다. 비트 라인 도전체들과 전력 공급 도전체들은 공통 금속화 층에서 형성되고, 비트 라인 및 전력 공급 도전체들은 평행하게 배치되며, 도전체들 사이에서 중앙에 위치한 제1 전력 공급 도전체 Vdd 및 제1 전력 공급 도전체의 반대쪽에서 제1 전력 공급 도전체에 인접하여 배치된 한 쌍의 제2 전력 공급 도전체들 Vss를 가진다.
메모리 장치가 또한 제공되며, 다중-포트 스태틱 랜덤 액세스 메모리(SRAM) 셀, SRAM 셀의 액세스 포트들에 연결된 제1 비트 라인 도전체, 제1 상보적 비트 라인 도전체, 제2 비트 라인 도전체, 제2 상보적 비트 라인 도전체, SRAM 셀의 액세스 포트들에 연결된 제1 워드 라인 및 제2 워드 라인, SRAM 셀에 연결된 Vdd 전력 공급 도전체 및 4개의 Vss 전력 공급 도전체들을 포함한다. 비트 라인 도전체들 및 전력 공급 도전체들은 제1 공통 금속화 층에서 도전체들 사이에서 중앙에 위치한 Vdd 전력 공급 도전체, Vdd 전력 공급 도전체의 제1 측면 상의 비트 라인 도전체의제1 한 쌍, Vdd 전력 공급 도전체의 제2 측면 상의 비트 라인 도전체의 제2 한 쌍, Vdd 전력 공급 도전체의 제1 및 제2 측면 상에서 Vdd 전력 공급 도전체와 인접하여 각각 배치된 제1 및 제2 Vss 전력 공급 도전체들, 비트 라인 도전체의 제1 한 쌍의 비트 라인 도전체들 사이에 배치된 제3 Vss 전력 공급 도전체 및 비트 라인 도전체의 제2 한 쌍의 비트 라인 도전체들 사이에 배치된 제4 Vss 전력 공급 도전체를 가지며, 제1 공통 금속화 층에 평행하게 배치된다.
본 발명의 특징은 첨부되는 도면과 함께 관련되어 제공되는 발명의 양호한 실시예들의 상세한 기술로부터 보다 잘 이해되어질 것이다.
첨부된 도면들은 발명의 바람직한 실시예들에 더하여, 개시물에 관련되는 다른 정보를 도시한다.
도 1은 통상적인 8개-트랜지스터 듀얼 포트 스태틱 랜덤 액세스 메모리(SRAM) 셀의 회로도,
도 2는 도 1에서 트랜지스터들(PG-1 및 PD-1)을 나타내는 레이아웃의 일부분,
도 3은 듀얼 포트 SRAM 셀 실시예의 회로도,
도 4A는 종래 듀얼-포트 SRAM 셀의 금속 라우팅 레이아웃의 도면이고 도 4B-4E는 본 발명의 대체적인 실시예에 따른, 듀얼-포트 SRAM 셀의 금속 라우팅 레이아웃의 도면,
도 5A-5E는 도 4A-4C의 금속 라우팅 레이아웃의 자세한 단면도,
도 6은 도 1의 종래 8개-트랜지스터 SRAM 셀의 레이아웃,
도 6A는 리소그래피 근접 효과(lithography proximity effect)에 의해 코너 라운딩(corner rounding)이 나타나는 도 6의 레이아웃의 일부를 나타내는 도면,
도 7은 본 발명의 일 실시예에 따른, 도 3의 SRAM 셀의 레이아웃을 나타낸 도면,
도 8은 도 7에 대한 대체적인 실시예에 따른 레이아웃에 대한 도면,
도 9는 셀 어레이의 일부분으로서 도 7의 레이아웃에 대한 도면, 및
도 10은 꼬인(twisted) 비트 라인 도전체 커플링에 의해 연결된 어레이의 SRAM 셀들을 나타낸 도면이다.
본 발명의 실시예에 따른 설명은 전체 기술된 설명에서 고려된 부분이 되기 위해 첨부된 도면과 함께 이해되는 것이 의도된다. 설명에 있어, "낮음(lower)", "높은(upper)", "수평(horizontal)", "수직(vertical)", "위(above)", "아래(below)", "상승(up)", "하강(down)", "상부(top)" 및 "하부(bottom)" 그것에 의해 파생되는 것(예를 들어, "수평으로", "아래쪽으로", 위쪽으로")과 관련된 용어는 기술되거나 또는 설명에 있어 도면에 도시된 것처럼 방향을 언급하기 위해 해석되어져야 한다. 이러한 관련 용어는 설명의 편이를 위한 것이며, 특정한 방향에서 구성되거나 동작되는 장치를 요구하는 것은 아니다. 첨부, 연결 및 그와 유사한 "연결된(connected)", "서로 연결된(interconnected)"과 관련된 용어는 기구들이 안전하고 특별히 기술된 다른 방법이 없어도, 움직이거나 딱딱한 첨부물 또는 관계로 중개 기구들을 통해 직접적 또는 간접적으로 다른 것에 부착되는 관계로 언급된다.
이하에서, 듀얼 포트 SRAM 셀 레이아웃의 향상된 설계를 기술한다. 실시예들에서, 설계는 낮은 저항 전류 통로를 제공하여, 셀 전류 감소 및 박막(예를 들어, 3.5 보다 큰 Y-피치(WL 길이) 대 X-피치(BL 길이) 비율) 듀얼 포트 셀들에 대한 비대칭 문제를 제한한다. 실시예들에서, SRAM 셀은 다른 설계에서의 전류 집중 효과 및 데이터 노드 누설 문제를 완화하는 향상된 풀-다운 트랜지스터 설계를 이용한다. 제안된 레이아웃은 예측되는 미래 기술에 쉽게 적용할 수 있다.
도 4A는 종래의 듀얼 포트 SRAM 셀의 금속 라우팅 레이아웃(metal routing layout)에 대한 도면이다. 도 4A에 도시된 것처럼, Vss(접지(ground))와 Vdd 도전체들은 포트들(A 및 B)의 인접한 비트 라인들 사이에 배치되어 있다. 도 4B 및 4C는 이하에 첨부된 다양한 8개 트랜지스터 또는 10개 트랜지스터 듀얼-포트 SRAM 셀에 대한 향상된 금속 라우팅 레이아웃을 도시한다. 이 도면들에서 볼 수 있듯이, 2개의 Vss 도전체들은 중앙의 Vdd 도전체의 양쪽에 직접 인접하며, 2개 Vss 도전체들과 Vdd 도전체는 중앙에 위치된다. 포트들(A 및 B)의 비트 라인 데이터 바 도전체들은 전력 공급 도전체들(power supply conductors)의 한 측에 배치되며, 포트들(A 및 B)의 비트 라인 데이터 도전체들은 전력 공급 도전체들의 반대 측에 배치된다. 이러한 도전체들(즉, 비트 라인 도전체들과 전력 공급 도전체들)은 동일한 금속화 층(metallization layer), 후술하는 것과 같이, 제1 금속화 층(M1)이 로컬 인트라-셀 연결(local intra-cell connection)들을 제공하기 위해 사용되는 본 실시예들에서는, 특히 제2 금속화 층(M2)에 바람직하게 배치된다. 특정한 M2 레이아웃은 A-BL와 A-BLB 사이 또는 B-BL과 B-BLB 사이의 비트 라인 커플링 커패시턴스(bit line coupling capacitance)의 균형을 효과적으로 맞춘다. 포트들(A 및 B)의 워드 라인(WL) 도전체들은 비트 라인과 전력 공급 도전체들에 직교하게 배치되어 있으며, 제2 금속화 층 상에 형성된 제 3 금속화 층(M3)에 배치된다. 이러한 레이아웃의 더 자세한 금속 평면도는 도 5A 내지 도 5C에 도시된다.
도 4D 및 4E는 듀얼-포트 SRAM 유닛 셀의 다른 실시예에 따른 금속 라우팅 레이아웃을 도시한다. 도 4D 및 4E는 이하에 첨부된 다양한 8개 트랜지스터 또는 10개 트랜지스터 듀얼-포트 SRAM 셀을 위한 향상된 금속 라우팅 레이아웃을 도시한다. 이러한 도면들에서 볼 수 있듯이, 각각의 셀은 중앙의 Vdd 도전체 양쪽에 직접 인접하는 2개의 Vss 도전체와 포트들(A 및 B)을 위한 인접한 비트 라인 도전체들 사이에 배치되는 2개 Vss 도전체를 가지는, 4개의 Vss 도전체를 가진다. 포트들(A 및 B)을 위한 비트 라인 데이터 바 도전체들은 Vdd 도전체의 한 측(side)에 배치되고, 포트들(A 및 B)을 위한 비트 라인 데이터 도전체들은 Vdd 도전체의 다른 측에 배치된다. 이러한 도전체들(즉, 비트 라인 도전체들과 전력 공급 도전체들)은 동일한 금속화 층(metallization layer), 후술하는 것과 같이, 제1 금속화 층(M1)이 로컬 인트라-셀 연결(local intra-cell connection)들을 제공하기 위해 사용되는 본 실시예들에서는, 특히 제2 금속화 층(M2)에 바람직하게 배치된다. 인접한 비트 라인들 사이(즉, A-BLB와 B-BLB 사이 및 A-BL과 B-BL 사이)에 배치된 Vss 도전체들은 인접한 비트 라인 쌍 사이의 교류 신호(AC signaling)로부터 크로스-오버 노이즈 커플링(cross-over noise coupling) 감소를 돕는다. 금속화 레이아웃들은 A-BL과 A-BLB 사이 또는 B-BL과 B-BLB 사이의 비트 라인 커플링 커패시턴스의 균형을 효과적으로 맞춘다. 포트들(A 및 B)을 위한 워드 라인(WL) 도전체들은 비트 라인과 전력 공급 도전체들에 수직으로 배치되고, 제2 금속화 층 상에 형성된 제3 금속화 층(MP3)에 배치된다. 이러한 레이아웃들의 더 자세한 금속 평면도는 도 5D 내지 5E에 도시된다.
본 실시예에서, WL 대 BL 도전체들의 길이 비율(단위 셀(unit cell)에 의해 정의됨)은 3.5 또는 그보다 크다. 얇은 스타일(thin style) SRAM 셀들에 대한 주요한 설계 관점은 속도이다. 이런 셀들은 단위 셀에서 짧은 비트 라인 길이를 가진다. 이러한 비트 라인들 연결은 읽기 사이클 동안 신호 감지(즉, 논리적으로 "0" 또는 "1"을 감지하기 위함)를 위해 신호 증폭기들에 연결될 것이다. 짧은 비트 라인들을 가지는 것은 낮은 금속 커플링 커패시턴스를 제공하므로, 보다 높은 속도(또는 낮은 RC 지연)를 제공한다. 다른 이점은 셀 크기 감소이고, 이는 칩 상의 면적을 보존한다. 본 출원인에게 함께 양도되고 본 명세서에서 참고하게 되는, 2007년 4월 17일에 출원된 미국 특허 11/787,677, "듀얼 포트 SRAM을 위한 셀 구조"에서 새로운 스태틱 랜덤 액세스 메모리(SRAM) 셀 구조 및 이 구조를 위한 대응 레이아웃들이 개시된다. 도 3은 이 듀얼 포트 SRAM 셀 구조의 회로도이다. SRAM 셀은 풀-업 트랜지스터들(PU-1 및 PU-2)과 풀-다운 트랜지스터들(PD-11, PD-12, PD-21 및 PD-22)을 포함한다. 패스-게이트 트랜지스터들(PG-1 및 PG-3)은 듀얼 포트 SRAM 셀의 제1 포트(포트-A)를 형성한다. 패스-게이트 트랜지스터들(PG-2 및 PG-4)은 듀얼 포트 SRAM 셀의 제2 포트(포트-B)를 형성한다. 패스-게이트 트랜지스터들(PG-1 및 PG-3)의 게이트들은 포트-A WL로 표시되는 워드-라인에 의해 제어되지만, 패스-게이트 트랜지스터들(PG-2 및 PG-4)의 게이트들은 포트-B WL로 표시되는 워드-라인에 의해 제어된다.
풀-다운 트랜지스터들(PD-11 및 PD-12)은 서로 연결된 그들의 소스, 서로 연결된 그들의 드레인, 서로 연결된 그들의 게이트를 가진다. 풀-다운 트랜지스터들(PD-21 및 PD-22)은 서로 연결된 그들의 소스, 서로 연결된 그들의 드레인, 서로 연결된 그들의 게이트를 가진다. 따라서, 풀-다운 트랜지스터들(PD-11 및 PD-12)은 단일(single) 풀-다운 트랜지스터로 작동하며, 풀-다운 트랜지스터들(PD-21 및 PD-22)은 단일 풀-다운 트랜지스터로 작동한다.
도 6은 도 1에 도시된 종래의 8개-트랜지스터 SRAM 셀의 예시적인 레이아웃을 나타내며, 도 1에서와 동일한 소자들과 노드들은 동일한 참조 표기에 의한다. 도 6은 셀의 활성 영역들, N- 및 P-웰(well), 폴리-1(poly-1), 접촉(contact) 및 M1 특징을 나타낸다. 도 6에서 볼 수 있듯이, PD-1 및 PG-1은 T-형 활성 영역(10)에서 형성된다. 이와 마찬가지로, PD-2 및 PG-4는 T-형 활성 영역(20)에서 형성된다. PG-3 및 PG-2는 별도의 활성 영역(30 및 40)에 각각 형성된다. PU-1 및 PU-2는 활성 영역들(50 및 60)에서 각각 형성된다. 당해분야에 숙련된 자들에 의해 이해되는 것처럼, 활성 영역들은 필드 절연(field isolation)에 의해, 셀로우 트랜치 분리(shallow trench isolation : STI) 영역과 같이 각각 분리된다.
공통 게이트 폴리(70)는 트랜지스터들(PD-1 및 PU-1)에 의해 공유되며, 공통 게이트 폴리(80)는 트랜지스터들(PG-1 및 PG-3)에 의해 공유된다. 이와 마찬가지로, 공통 게이트 폴리(90)는 트랜지스터들(PD-2 및 PU-2)에 의해 공유되며, 공통 게이트 폴리(100)는 트랜지스터들(PG-2 및 PG-4)에 의해 공유된다. 전반적인 설명에서, 전도성 라인들이 폴리실리콘(polysilicon)이 아닌 금속들(metals), 금속 실리사이드(metal silicides), 금속 질화물들(metal nitrides) 및 그들의 조합과 같은 전도성 물질에 의해 형성될지라도, "게이트 폴리" 라는 용어는 트랜지스터들의 게이트들을 형성하기 위해 사용된 전도성 라인들을 언급하기 위해 사용된다. 특정한 언급에서, PD-1의 게이트 및 PG-3의 소스 사이의 전기적 연결은 게이트 폴리(70)를 통해 생성되며, 이는 상대적으로 높은 시트 저항(high sheet resistance Rs)을 가진다. 유사하게, PD-2의 게이트와 PG-2의 소스 사이의 연결은 게이트 폴리(90)를 통해 생성된다. 이런 높은 저항 연결은 셀 전류를 감소하고, 이는 낮은 동작 전압 장치들에 대한 심각한 문제이다.
도 6A는 리소그래피 근접 효과(lithography proximity effect)에 의해 활성 영역에서 코너 라운딩(corner rounding)(기준 화살들에 의해 정의됨)을 나타내는 도 6의 레이아웃의 일부를 나타내는 도면이다. 이 코너 라운딩는 전류 집중 및 상술한 장치 부조화 문제들을 야기할 수 있다.
도 7은 도 3에서 도시된 10개-트랜지스터 SRAM 셀을 위한 향상된 레이아웃을 도시하며, 도 3에서와 동일한 장치들과 노드들은 도 7에서 동일한 참조 표기에 의한다. 도 7은 셀의 활성 영역들, N- 및 P-웰, 폴리-1, 접촉 및 M1 특징을 나타낸다. 도 7에서 볼 수 있듯이, PG-1 및 PG-2는 제1 활성 영역(200)에서 형성된다. 이와 마찬가지로, PG-3 및 PG-4는 제2 활성 영역(215)에서 형성된다. 폴딩된(folded) 트랜지스터들(PD-12 및 PD-11)은 제3 활성 영역(205)에 형성되며, PD-21 및 PD-22는 제4 활성 영역(210)에 형성된다. PU-1 및 PU-2는 제5 및 제6 활성 영역들(220,225)에 각각 형성된다. 활성 영역들은 필드 절연(field isolation)에 의해, 셀로우 트랜치 분리(shallow trench isolation : STI) 영역과 같이 각각 분리된다.
도 7에서 볼 수 있듯이, PD 및 PG 장치들의 활성 영역들(200, 205, 210 및 215)은 간단한, 직각 패턴들을 가진다. 이러한 활성 영역들은 일정한 폭 및 리소그래피 우호적인 환경이 정확하게 정의될 수 있는 것처럼, 향상된 장치 매칭(matching)을 제공한다. 전류 집중 및 접합 누설은 또한 이러한 레이아웃에서는 문제되지 않는다. 연속적인 기술로서, 이러한 레이아웃 접근은 높은-k 유전체/금속-게이트 구조 및 FinFET MOSFET 구조에 특히 적합한 설계를 가능케 한다. 게다가, 주어진 동일한 셀 풋프린트(footprint)에서, 이 셀 설계 레이아웃은 종래 설계(후술함)의 셀 전류 통로에서 높은 저항 폴리 라인들(70, 90)과 관련된 셀 전류 패널티를 고려해도, 상술한 종래 설계와 비교하여 적어도 30% 증가한 셀 전류(I-cell)를 제공할 수 있다. 예를 들어, 동일한 셀 사이즈(X 및 Y피치로 고정됨)에서, 도 7의 새로운 셀 레이아웃은 통상적인 사이즈보다 적어도 1.3배 큰 PG 및 PD 채널 폭을 가질 수 있다. 이는 적어도 30%의 셀 전류 향상을 제공한다.
게이트 폴리들(230, 235)은 PG-2 및 PG-1에 각각 대응하며, 게이트 폴리들(250, 255)은 PG-3 및 PG-4에 각각 대응한다. 공통 게이트 폴리(240)는 PU-1, PD-12 및 PD-11에 대응한다. 도면들에서 볼 수 있듯이, 이 공통 게이트 폴리는 PD-12 및 PD-11의 부분으로 활성 영역(205)에 겹치는(overlap) u-형 부분을 가진다. 유사하게, 공통 게이트 폴리(245)는 PU-2, PD-21 및 PD-22에 대응하고, 활성 영역(210)에 겹쳐지는 각각의 u-형 부분을 포함한다.
제1 금속화 층의 부분들은 또한, 도 7에 도시된다. P-형 PU 트랜지스터들의 드레인 단자에 PD 트랜지스터들의 드레인 단자의 연결(coupling)뿐만 아니라, 금속-I(MI) 층은 PG와 PD 트랜지스터들 사이에 낮은 저항 연결들을 제공한다. 더욱 상세하게, 금속-I 연결(260)은 PG-1 및 PG-2의 공통 소스 단자들과 PD-11 및 PD-12의 공통 드레인 단자들 사이에 낮은 저항 연결을 제공한다. 이와 마찬가지로, 금속-I 연결(265)은 PG-3 및 PG-4의 공통 소스 단자들과 PD-21 및 PD-22의 공통 드레인 단자들 사이에 낮은 저항 연결을 제공한다.
PD-11 및 PD-12의 드레인 단자들은 바람직하게 낮은 저항 실리사이드 층에 의해, 활성 영역에서 전기적으로 함께 연결된다. PD-21 및 PD-22의 드레인 단자들은 상기와 동일한 방법으로 함께 연결된다. PG-1 및 PG-2의 소스 터미널들은 PG-3 및 PG-4의 소스 터미널들과 마찬가지로, 또한 실리사이드 층에 의해 활성 영역에서 함께 연결된다. PG-2 및 PG-4에 별도의 WL-B 접촉점들과 같이, 별도의 WL-A 접촉점들은 PG-1 및 PG-3의 게이트 단자들에 의해 생성된다.
PD 및 PG 장치들의 큰 채널 폭 때문에 상술한 셀 전류의 증가뿐만 아니라, 도 7의 새로운 셀 레이아웃은 종래 설계(도 6 참조)의 셀 전류 통로에서 높은 저항 폴리 라인들(70, 90)과 관련된 셀 전류 패널티(cell current penalty)는 발생하지 않는다. 증가 된 셀 전류는 베타율(beta ratio), 장치의 신호 대 잡음비(signal-to-noise : SNR), 특히 낮은 동작 전압 요구에 대해 이점이 있다. 통상적인 셀들에서, BL을 통하는 통로 및 BLB를 통하는 통로로 서로 다른 2개의 셀 전류(Icell) 통로가 있다. 이러한 통로들은 패스 게이트 장치와 풀 다운 장치 사이에 서로 다른 연결 저항을 갖는다. 이러한 저항 통로의 예들은 도 6의 레이아웃에서 점선으로 도시된다. 짧은, PG-4 및 PD-2를 통하는 B-BL 바 및 Vss 사이의 낮은 저항 전류 통로는 저항 R1으로 나타내어지며, 긴, PG-3 및 PD-2를 통하는 A-BL 바 및 Vss 사이의 높은 저항 전류 통로는 저항 R2로 나타내어진다. 베타율은 셀 전류(Icell) 효과 대 연결 통로 저항으로 정의된다. 아래의 표 1(table)은 0.85 볼트의 Vdd 레벨에서 시뮬레이션 결과를 나타낸다. 저항은 주어진 셀 전류 통로에서 PG 및 PD 장치들 사이에 추가된 추가적인 저항을 의미한다. 표 1(chart)은 셀 전류와 베타율에서 추가적인 저항(PG 및 PD 사이)의 효과를 나타낸다. 예를 들어, 2000Ω의 추가적인 저항은 도 6의 레이아웃에서 PG-3으로부터 PD-2까지의 R2처럼, 높은 저항 전류 통로를 통해 알 수 있는, 저항에 대응한다.
저항(Ω) I셀(uA) 베타율
0 31.3 0.0%
200 30.6 2.1%
400 29.9 4.2%
600 29.3 6.2%
2000 25.7 17.9%
도 7에 도시된 장치 레이아웃에서, BL 및 BLB 전류 통로들의 연결 통로 저항은 200Ω보다 작으며, 이는 작은 셀 전류 감소(little cell current degradation) 및 좋은 베타율을 제공한다.
도 8은 도 3에 도시된 10개-트랜지스터 SRAM의 다른 레이아웃을 나타낸다. 도 8의 레이아웃은 PG, PD 및 PU 게이트들이 FinFET 장치 구조를 가지는 것으로 도시된 것을 제외하고, 도 7과 동일하다. PD 및 PG 장치는 다중(multiple) 드레인/소스 FinFETs이다. 드레인 노드 연결은 접촉을 통하거나 에피택셜-실리콘/실리사이드 층(epitaxial-silicon/silicide layer)에 의할 수 있다.
도 9는 셀 어레이(cell array) 특히 하나의 열, 두 개의 행 어레이에서 도 7의 SRAM 셀 레이아웃을 도시한다. 비록 도 9는 단지 2개 셀(1C ×2R)을 도시하지만, SRAM 어레이 설계 분야에 숙련된 자들에 의해 이해될 수 있는 것처럼, 대표적인 SRAM 셀 어레이는 4×4 셀에서 512×512 셀의 매트릭스(matrix)일 수 있다. 도 9는 PG 및 PD 트랜지스터들이 형성되는 활성 영역들(200, 210, 205, 215)은 셀들의 다중 열, 예를 들어 적어도 셀의 4열에 걸쳐 연속적으로 확장될 수 있는 것을 간단히 도시하기 위해 제공된다.
도 10은 어레이의 SRAM 셀들이 꼬인(twisted) 비트 라인 도전체 커플링에 의해 셀 어레이에서 함께 연결될 수 있는 것을 도시한다. 비록 이 꼬인 연결은 단지 포트 A-BL 및 A-BLB 연결에 대해 도시하였지만, 이러한 연결은 포트 B 연결들을 위해 생성될 수 있는 것은 이해되어져야 한다. 이 꼬인 커플링은 어레이에 걸친 다른 환경에 대한 보상을 도울 수 있으며(어레이를 통해 효과 스위칭 공간에서 라인들에 의해 그것들은 더욱 유사한 환경 평균을 경험한다), 그리고/또는 제조의 용이함, 공간 절약 또는 다른 동작 이점을 제공할 수 있다.
상술한 바와 같이, PG와 PD 트랜지스터들의 스트레이트-에지(straight-edge) 및 연속 OD 레이아웃의 사용은 동작 전압의 넓은 범위(최고부터 최저까지의 Vdd 레벨)에서 PG 장치들과 PD 장치들 사이보다 더욱 좋은 장치 트래킹(tracking)(또는 매칭)을 제공한다. 동일한 활성 영역에서 PG 장치들을 형성하는 것은 또한 패스 게이트 장치들(PG1, PG2, PG3 및 PG4) 사이에 비대칭을 최소화할 수 있다. 이 OD 레이아웃 형상은 또한 PD 전류 집중 문제들 및 리소그래피 근접 효과들과 같은 불규칙하게 형성된 활성 영역과 관련된 문제를 해결할 수 있다. 게다가, 새로운 PD/PG 장치 레이아웃은 N-노드 접합 누설 문제들이 야기되는 L-형 또는 T-형을 처리하며, 그러므로, 향상된 Vdd 최소 동작을 제공한다. 설계는 낮은 동작 전압(예를 들어, 0.85V 및 그 이하)에서 향상된 베타율 및 SNM을 제공한다. 동일한 풋프린트에서, 새로운 셀은 종래의 설계들과 비교하여 셀 전류에서 현저한 향상을 제공할 수 있다. 이런 설계의 면은 또한 낮은 동작 전압에서 베타율 및 SNM에 이점이 있다.
앞서 언급한 실시예들에서, 2개의 풀-다운(PD) 트랜지스터들은 단일 풀-다운 트랜지스터로 기능 하기 위해 서로 연결된다. 만일 필요하다면, 셋 또는 그 이상(예를 들어, 3에서 64) 풀-다운 트랜지스터들이 단일 풀-다운 트랜지스터처럼 기능을 하기 위해 연결될 수 있으며, 이는 특히, 높은 구동 전류를 가지는 MOS 장치들을 위해 고르게 분배된 전류를 초래한다. 당해분야에서 숙련된 자는 각각의 레이아웃들을 인식할 것이다. 풀-다운 트랜지스터들의 수에 의존하면, 이러한 풀-다운 트랜지스터들은 동일한 활성 영역에 형성되거나 다중 활성 영역들(예를 들어, 활성 영역당 2에서 4의 풀-다운 트랜지스터들)에 걸쳐 분배될 수 있다.
게다가, 비록 듀얼-포트 SRAM 셀의 실시예들이 도시되었지만, 본 발명은 이에 제한되는 것은 아니며 여기에 첨부된 사상은 높은 차수 다중-포트 SRAM 셀(예를 들어, 3부터 64 포트)을 수용하기 위해 수정될 수 있음은 이해될 수 있다. 워드 라인 및 셀 트랜지스터들의 수는 이런 장치의 구동 전류 요구들을 수용하기 위해 조정될 수 있다.
게다가, 필요에 따라, 각각의 셀은 다중 활성 영역에 형성된 다중 풀-업 장치들(예를 들어, 2에서 32)을 포함할 수 있다(즉, 활성 영역당 적어도 하나의 풀-업 장치). 이런 설계는 특히 FinFET 장치들을 사용하는 셀들에 적용할 수 있다. 평판형(planar) MOSFETs에서, 트랜지스터 전류를 증가시키기 위해, 장치의 폭 크기는 증가할 수 있다. FinFET 장치들 외에, 트랜지스터 전류는 핀(fin)의 수에 의해 결정된다. 다중 장치(전체 넓은 채널 폭을 위해)는 고속 설계에 사용될 수 있다.
실시예에서, SRAM 장치의 기판 재료는 bulk-Si, SiGe, SiC, Ge, SOI-Si, SOI-SiGe 또는 그들의 조합일 수 있다. 실시예에서, SRAM 장치는 시스템-온-칩(system-on-chip : SOC) 설계 내에 포함된다. SRAM 장치들의 게이트 구조는 폴리실리콘 게이트/SiON 유전체 구조(polysilicon gate/SiON dielectric structure), 금속 게이트/높은-K 유전체 구조(metal gate/high-K dielectric structure) 또는 그들의 어떤 조합일 수 있다. 트랜지스터 구조들은 평판형 MOSFET, FinFET MOSFET 또는 그들의 조합일 수 있다.
비록 본 발명은 실시예들의 용어에서 기술되어졌지만, 그것에 제한되어지는 것은 아니다. 오히려, 첨부된 청구항들은 본 발명에 상응하는 범위와 영역으로부터 벗어남이 없이 당해분야에서 숙련된 자에 의해 생성되어 질 수 있는 다른 변형들과 본 발명의 실시예들을 포함하기 위해 넓게 해석되어져야 한다.

Claims (15)

  1. 메모리 장치에 있어서,
    다중-포트 스태틱 랜덤 액세스 메모리 셀(multi-port SRAM cell);
    상기 SRAM 셀의 액세스 포트들에 연결된(coupled), 제1 비트 라인 도전체, 제1 상보적 비트 라인 도전체, 제2 비트 라인 도전체 및 제2 상보적 비트 라인 도전체;
    상기 SRAM 셀의 상기 액세스 포트들에 연결된, 제1 워드 라인 및 제2 워드 라인; 및
    상기 SRAM 셀에 연결된, Vdd 전력 공급 도전체 및 4개의 Vss 전력 공급 도전체들;을 포함하고,
    상기 비트 라인 도전체들 및 상기 전력 공급 도전체들은 제1 공통 금속화 층에 평행하게 배치되고, 상기 Vdd 전력 공급 도전체는 상기 제1 공통 금속화 층에서 상기 도전체들 사이에서 중앙에 위치하고, 상기 비트 라인 도전체들의 제1 한 쌍은 상기 Vdd 전력 공급 도전체의 제1 측 상에 위치하고, 상기 비트 라인 도전체들의 제2 한 쌍은 상기 Vdd 전력 공급 도전체의 제2 측 상에 위치하고, 상기 4개의 Vss 전력 공급 도전체들 중 제1 및 제2 Vss 전력 공급 도전체들은 상기 Vdd 전력 공급 도전체의 상기 제1 및 제2 측 상에서 각각 상기 Vdd 전력 공급 도전체에 인접하여 배치되고, 제3 Vss 전력 공급 도전체는 상기 비트 라인 도전체들의 제1 한 쌍의 비트 라인 도전체들 사이에 배치되고, 제4 Vss 전력 공급 도전체는 상기 비트 라인 도전체들의 제2 한 쌍의 비트 라인 도전체들 사이에 배치되는 것인, 메모리 장치.
  2. 제1항에 있어서,
    상기 비트 라인 도전체들의 제1 한 쌍은, 상기 제1 비트 라인 도전체 및 상기 제2 비트 라인 도전체를 포함하고, 상기 비트 라인 도전체들의 상기 제2 한 쌍은, 상기 제1 상보적 비트 라인 도전체 및 상기 제2 상보적 비트 라인 도전체를 포함하는 것인, 메모리 장치.
  3. 제1항에 있어서,
    상기 워드 라인 도전체들은, 제2 공통 금속화 층에 형성되고, 상기 제2 공통 금속화 층은 제1 공통 금속화 층 상에 형성되는 것인, 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 공통 금속화 층 아래에 배치되는 제3 공통 금속화 층을 더 포함하고, 상기 제1 공통 금속화 층은 상기 SRAM 셀 내에서 로컬 인트라-셀(intra-cell) 연결들을 생성하는 도전체들을 포함하는 것인, 메모리 장치.
  5. 행과 열로 배열된 다중-포트 스태틱 랜덤 액세스 메모리(SRAM) 셀들의 어레이를 포함하는 메모리 장치로서,
    상기 SRAM 셀들 각각은,
    데이터 저장 노드 및 데이터 바 저장 노드를 가지는 제1 및 제2 교차-결합 인버터들로서, 각각의 인버터는 풀-업 트랜지스터 및 풀 다운 장치를 포함하고, 각각의 풀 다운 장치는 공통으로 연결된 소스, 드레인 및 게이트 단자들을 가지는 적어도 한 쌍의 풀 다운 트랜지스터들을 포함하는 것인, 상기 제1 및 제2 교차-결합 인버터들;
    제1 및 제2 워드 라인 도전체들에 연결된 제1 및 제2 액세스 포트들로서, 각각의 액세스 포트는 상기 데이터 저장 노드에 연결된 제1 패스 게이트 트랜지스터 및 상기 데이터 바 저장 노드에 연결된 제2 패스 게이트 트랜지스터를 포함하고, 각각의 패스 게이트 트랜지스터는 제1 비트 라인 도전체, 제1 상보적 비트 라인 도전체, 제2 비트 라인 도전체 및 제2 상보적 비트 라인 도전체 각각에 연결되는 것인, 상기 제1 및 제2 액세스 포트들을
    포함하고,
    각각의 셀은 Vdd 전력 공급 도전체 및 4개의 Vss 전력 공급 도전체들에 연결되며,
    상기 비트 라인 도전체들 및 상기 전력 공급 도전체들은 제1 공통 금속화 층에 병렬로 배치되고, 상기 Vdd 전력 공급 도전체는 제1 공통 금속화 층의 상기 도전체들 사이에서 중앙에 위치하고, 상기 비트 라인 도전체들의 제1 한 쌍은 상기 Vdd 전력 공급 도전체의 제1 측 상에 위치하고, 상기 비트 라인 도전체들의 제2 한 쌍은 상기 Vdd 전력 공급 도전체의 제2 측 상에 위치하고, 상기 4개의 Vss 전력 공급 도전체들 중 제1 및 제2 Vss 전력 공급 도전체들은 상기 Vdd 전력 공급 도전체의 상기 제1 및 제2 측 상에서 각각 상기 Vdd 전력 공급 도전체에 인접하여 배치되고, 제3 Vss 전력 공급 도전체는 상기 비트 라인 도전체들의 제1 한 쌍의 비트 라인 도전체들 사이에 배치되고, 제4 Vss 전력 공급 도전체는 상기 비트 라인 도전체들의 제2 한 쌍의 비트 라인 도전체들 사이에 배치되는 것인, 메모리 장치.
  6. 제5항에 있어서,
    상기 제1 인버터의 상기 풀 다운 트랜지스터들은 제1 활성 영역에 형성되며, 상기 제2 인버터의 상기 풀 다운 트랜지스터들은 제2 활성 영역에 형성되며, 상기 데이터 저장 노드에 연결된 상기 패스 게이트 트랜지스터들은 제3 활성 영역에 형성되며, 상기 데이터 바 저장 노드에 연결된 상기 패스 게이트 트랜지스터들은 제4 활성 영역에 형성되는 것인, 메모리 장치.
  7. 제6항에 있어서,
    상기 제1 인버터의 상기 풀-업 트랜지스터는 제5 활성 영역에 위치되며, 상기 제2 인버터의 상기 풀-업 트랜지스터는 제6 활성 영역에 위치되는 것인, 메모리 장치.
  8. 제6항에 있어서,
    상기 활성 영역들은, 상기 어레이 내의 다중 SRAM 셀들에 걸쳐 확장하는 것인, 메모리 장치.
  9. 제6항에 있어서,
    상기 제1 인버터의 상기 풀 다운 트랜지스터들의 상기 게이트 단자들과 상기 제1 인버터의 상기 풀 업 트랜지스터의 게이트 단자는 제1 공통 게이트 라인에 의해 함께 연결되며,
    상기 제2 인버터의 상기 풀 다운 트랜지스터들의 상기 게이트 단자들과 상기 제2 인버터의 상기 풀 업 트랜지스터의 게이트 단자는 제2 공통 게이트 라인에 의해 함께 연결되는 것인, 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 및 제2 공통 게이트 라인들은 상기 제1 및 상기 제2 활성 영역들 각각에 겹쳐지는(overlapping) U-형 부분을 각각 포함하는 것인, 메모리 장치.
  11. 제5항에 있어서,
    상기 비트 라인 도전체들의 제1 한 쌍은, 상기 제1 비트 라인 도전체 및 상기 제2 비트 라인 도전체를 포함하고, 상기 비트 라인 도전체들의 제2 한 쌍은, 상기 제1 상보적 비트 라인 도전체 및 상기 제2 상보적 비트 라인 도전체를 포함하는 것인, 메모리 장치.
  12. 제5항에 있어서,
    상기 워드 라인 도전체들은 제2 공통 금속화 층에 형성되고, 상기 제2 공통 금속화 층은 상기 제1 공통 금속화 층 상에 형성되는 것인, 메모리 장치.
  13. 제12항에 있어서,
    상기 제1 공통 금속화 층 아래에 배치된 제3 공통 금속화 층을 더 포함하며, 상기 제1 공통 금속화 층은 상기 SRAM 셀 내에서 로컬 인트라-셀 연결들을 생성하는 도전체들을 포함하는 것인, 메모리 장치.
  14. 제13항에 있어서,
    상기 제1 금속화 층은 상기 패스 게이트 트랜지스터들과 상기 풀 다운 장치들 사이 및 상기 풀 다운 장치들과 상기 풀 업 트랜지스터들 사이에서 로컬 인트라-셀 연결들을 생성하는 도전체들을 포함하는 것인, 메모리 장치.
  15. 제5항에 있어서,
    각각의 SRAM 셀은 꼬인(twisted) 비트 라인 도전체 커플링(coupling)에 의해 상기 어레이 내의 다른 SRAM 셀에 연결되는 것인, 메모리 장치.
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