CN109494223B - Sram的6t存储单元结构 - Google Patents

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Abstract

本发明公开了一种SRAM的6T存储单元结构，由第一和第二选择管、第一和二PMOS管、第一和第二NMOS管连接成6T存储单元结构，两个选择管分别形成在第一和二有源区中；两个PMOS管形成在第三有源区中；两个NMOS管形成在第四有源区中；第一和第二有源区都具有第一宽度，第三有源区具有第二宽度，第四有源区具有第三宽度，第三宽度大于第一宽度大于第二宽度，用以优化电路读窗口和写窗口，沟道区宽度相同的晶体管设置在相同的有源区中，各有源区都分别采用相同的宽度的设置，能防止有源区宽度渐变。本发明能消除有源区的宽度变化对晶体管的沟道长度和宽度的影响，从而能提高器件之间的匹配度并从而提高良率，能增大工艺窗口。

Description

SRAM的6T存储单元结构
技术领域
本发明涉及半导体集成电路，特别是涉及一种SRAM的6T存储单元结构。
背景技术
如图1所示，是现有SRAM的6T存储单元结构的版图；图2是图1所示的现有SRAM的6T存储单元结构的电路图，现有SRAM的6T存储单元结构由第一选择管101、第二选择管102、第一PMOS管103、第二PMOS管104、第一NMOS管105和第二NMOS管106这6个晶体管连接而成，所述第一PMOS管103和所述第二PMOS管104作为两个上拉管(Pull Up，PU)，所述第一NMOS管105和所述第二NMOS管106作为两个下拉管(Pull Down，PD)。图1中，所述第一选择管101也用PG1表示，所述第二选择管102也用PG2表示，所述第一PMOS管103也用PU1表示，所述第二PMOS管104也用PU2表示，所述第一NMOS管105也用PD1表示，所述第二NMOS管106也用PD2表示。
图1中，所述第一选择管101和所述第一NMOS管105同时形成在有源区201d中，所述第二选择管102和所述第二NMOS管106同时形成在有源区201a中，所述第一PMOS管103形成在有源区201c中。所述第二PMOS管104形成在有源区201d中。
现有结构中，所述第一选择管101为NMOS管，所第二选择管102为NMOS管。
所述6T存储单元结构的6个晶体管的连接方式为：
所述第一选择管101的栅极和所述第二选择管102的栅极都连接到同一跟字线；所述第一选择管101的源区连接第一位线BL，所述第二选择管102的源区连接第二位线BLB，所述第二位线BLB和所述第一位线BL组成一对互为反相的位线结构；
所述第一PMOS管103的源区和所述第二PMOS管104的源区都连接到电源电压Vdd。
所述第一PMOS管103的漏区、所述第一NMOS管105的漏区、所述第一选择管101的漏区、所述第二PMOS管104的栅极、所述第二NMOS管106的栅极都连接到第一节点。
所述第二PMOS管104的漏区、所述第二NMOS管106的漏区、所述第二选择管102的漏区、所述第一PMOS管103的栅极、所述第一NMOS管105的栅极都连接到第二节点。第一节点和第二节点储存的信息为互为反相且互锁。
所述第一NMOS管105的源区和所述第二NMOS管106的源区都接地Vss。
6个晶体管的栅极结构都采用多晶硅栅202。
另外，图1中，所述第一NMOS管105和所述第一PMOS管103的多晶硅栅202连接成一体结构；所述第二NMOS管106和所述第二PMOS管104的多晶硅栅202连接成一体结构。
第一层金属204通过对应的接触孔203和底部的对应的结构如多晶硅栅202、源区或漏区连接。
现有技术中，为了获得最优的读窗口(read window)和写窗口(write window)，6个晶体管的沟道区的宽度设置如下：令，所述第一NMOS管105和所述第二NMOS管106的宽度为W101，所述第一选择管101和所述第二选择管102的宽度为W102，所述第一PMOS管103和所述第二PMOS管104的宽度为W103，则有：W101>W102>W103。
而对于各晶体管，被多晶硅栅202所覆盖的有源区为沟道区，故各晶体管的沟道区的宽度将会由有源区的宽度决定，而各晶体管的沟道区的长度将会由有源区的长度决定。所以，在有源区201a和201d中需要同时设置W101和W102两个宽度。
当在有源区中设置两个不同的宽度时，宽度并不会直接变小，在实际工艺中，有源区的宽度会逐渐变化，以图1中的虚线圈107所对应的有源区201a的宽度变化为例，图3中将虚线圈107所示区域进行了放大。由图3所示可知，虽然在版图设计时，有源区201a的宽度变化处为一直角，但是经过实际的有源区定义工艺之后，有源区201a的宽度变化处将会按照标记108所示的虚线变化，虚线108的变化范围所覆盖的有源区的长度较大，且会从所述第二NMOS管106的多晶硅栅202的底部即沟道区一直沿沟道区的长度方向延伸到所述第二选择管102的沟道区中，这会使得所述第二NMOS管106和所述第二选择管102的沟道区的长度和宽度都会变化，而且这种变化是由于实际工艺产生的，故随着工艺条件的变化，对应的晶体管的沟道区的变化还会不一致，也即同一批次生产的芯片的不同位置的晶体管的沟道区的尺寸变化会不一致，不同批次生产的芯片之间的各晶体管的沟道区的尺寸变化会更加不一致，这样影响器件的匹配性，也即容易产生器件失配，会影响器件的最小读取电压(Vmin)和产品的良率。
发明内容
本发明所要解决的技术问题是提供一种SRAM的6T存储单元结构，能消除有源区的宽度变化对晶体管的沟道长度和宽度的影响，从而能提高器件之间的匹配度并从而提高良率，能增大工艺窗口。
为解决上述技术问题，本发明提供的SRAM的6T存储单元结构中，由第一选择管、第二选择管、第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管这6个晶体管连接成6T存储单元结构，所述第一PMOS管和所述第二PMOS管作为两个上拉管，所述第一NMOS管和所述第二NMOS管作为两个下拉管。
所述第一选择管形成在第一有源区中，所述第二选择管形成在第二有源区中。
所述第一PMOS管和所述第二PMOS管形成在第三有源区中。
所述第一NMOS管和所述第二NMOS管形成在第四有源区中。
所述第一有源区和所述第二有源区都具有第一宽度，以所述第一宽度确定所述第一选择管和所述第二选择管的沟道区的宽度。
所述第三有源区具有第二宽度，以所述第二宽度确定所述第一PMOS管和所述第二PMOS管的沟道区的宽度。
所述第四有源区具有第三宽度，以所述第三宽度确定所述第一NMOS管和所述第二NMOS管的沟道区的宽度。
所述第三宽度大于所述第一宽度，所述第一宽度大于所述第二宽度，所述第一宽度、所述第二宽度和所述第三宽度的设置用以优化所述6T存储单元结构的读窗口和写窗口。
所述第一有源区、所述第二有源区和所述第三有源区都分别采用相同的宽度的设置，能防止在同一有源区的宽度不同时所采用的有源区产生宽度渐变并防止由有源区的宽度渐变使6个晶体管中的相应的晶体管的沟道区的有效宽度和有效长度产生变化，从而提高所述6T存储单元结构内的器件匹配。
进一步的改进是，所述第一选择管为NMOS管，所第二选择管为NMOS管。
进一步的改进是，所述6T存储单元结构的6个晶体管的连接方式为：
所述第一选择管的栅极和所述第二选择管的栅极都连接到同一跟字线；所述第一选择管的源区连接第一位线，所述第二选择管的源区连接第二位线，所述第二位线和所述第一位线组成一对互为反相的位线结构；
所述第一PMOS管的源区和所述第二PMOS管的源区都连接到电源电压；
所述第一PMOS管的漏区、所述第一NMOS管的漏区、所述第一选择管的漏区、所述第二PMOS管的栅极、所述第二NMOS管的栅极都连接到第一节点；
所述第二PMOS管的漏区、所述第二NMOS管的漏区、所述第二选择管的漏区、所述第一PMOS管的栅极、所述第一NMOS管的栅极都连接到第二节点；
所述第一NMOS管的源区和所述第二NMOS管的源区都接地。
进一步的改进是，所述第一NMOS管由2个以上的NMOS子管并联而成，通过多个NMOS子管并联来提高所述第一NMOS管的下拉电流，从而降低器件的读取扰动(read disturb)窗口。
进一步的改进是，所述第二NMOS管由2个以上的NMOS子管并联而成，通过多个NMOS子管并联来提高所述第二NMOS管的下拉电流，从而增加器件的读取扰动窗口。
进一步的改进是，6个晶体管的栅极结构都采用多晶硅栅。
进一步的改进是，所述第一NMOS管的各NMOS子管的多晶硅栅之间通过第一层金属连接在一起；
所述第二NMOS管的各NMOS子管的多晶硅栅之间通过第一层金属连接在一起；
所述第一PMOS管的多晶硅栅从所述第三有源区中延伸到所述第四有源区中并同时作为所述第一NMOS管中的一个NMOS子管的多晶硅栅；
所述第二PMOS管的多晶硅栅从所述第三有源区中延伸到所述第四有源区中并同时作为所述第二NMOS管中的一个NMOS子管的多晶硅栅；
所述第一选择管的漏区和所述第一PMOS管的漏区通过第一层金属连接在一起；
所述第二选择管的漏区和所述第二PMOS管的漏区通过第一层金属连接在一起。
进一步的改进是，所述第一选择管的漏区顶部对应的第一层金属、所述第一NMOS管的各NMOS子管的漏区和所述第二NMOS管的各NMOS子管的多晶硅栅顶部的第一层金属之间通过第二层金属连接在一起。
进一步的改进是，所述第二选择管的漏区顶部对应的第一层金属、所述第二NMOS管的各NMOS子管的漏区和所述第一NMOS管的各NMOS子管的多晶硅栅顶部的第一层金属之间通过第二层金属连接在一起。
进一步的改进是，所述第一NMOS管由2个NMOS子管并联而成且两个对应的所述NMOS子管共用同一个漏区。
进一步的改进是，所述第一NMOS管的2个NMOS子管共用的漏区直接通过接触孔连接到对应的所述第二层金属。
进一步的改进是，所述第二NMOS管由2个NMOS子管并联而成且两个对应的所述NMOS子管共用同一个漏区。
进一步的改进是，所述第二NMOS管的2个NMOS子管共用的漏区直接通过接触孔连接到对应的所述第二层金属。
进一步的改进是，在版图结构上，所述第一有源区和所述第二有源区排列在同一行上，所述第三有源区呈和所述第一有源区平行的条形结构，所述第四有源区呈和所述第三有源区平行的条形结构。
进一步的改进是，所述第三有源区的条形结构位于所述第一有源区的行和所述第四有源区的条形结构之间。
本发明能取得如下有益技术效果：
1、本发明针对SRAM的6T存储单元结构中的6个晶体管，对晶体管在版图上的排布方式以及对应的有源区的结构做了特别的设置，将沟道区的宽度不同的晶体管分开设置即不设置在相同的有源区中，特别是将选择管和下拉管分开设置在不同的有源区中，将下拉管即第一NMOS管和第二NMOS管都设置在相同的第四有源区中，由于有源区中不会设置不同沟道区的宽度的晶体管，故各有源区的宽度结构能保持不变，由于六个晶体管的沟道区的宽度都等于对应的有源区的宽度，各晶体管的沟道区的宽度能都保持不变，同样，各晶体管的沟道区的长度也能都保持不变，所以，本发明能使6T存储单元结构中的各晶体管的沟道区的长度和宽度得到很好的控制，不会容易随着工艺的变化而变化；由于同一SRAM芯片中往往会集成众多的6T存储单元结构，故也能使同一SRAM芯片以及不同的SRAM芯片之间的对应的6T存储单元结构的晶体管之间的沟道区的宽度和长度的尺寸的一致性较好，能消除由于有源区的宽度渐变而造成的器件的沟道区的宽度和长度的失配，提高器件的匹配性，从而能提高产品的良率以及防止对器件的最小读取电压的影响。
2、由于本发明仅需对产品的版图结构进行改进即可实现，和现有工艺完全兼容，所以，本发明不会增大成本；另外，由于本发明的产品良率得到提升，所以，本发明还能带来由于良率的提升所产生的成本降低。相反，如果良率降低，则废品会增加，这就会相对增加成本。
3、本发明的各下拉管都做在同一个有源区即第四有源区中，容易对各下拉管进行结构设置，当将各下拉管对应的NMOS管设置为多个NMOS子管的并联结构时，能实现增加下拉管的下拉电流的技术效果，下拉电流的提升有利于增大读取扰动窗口。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有SRAM的6T存储单元结构的版图；
图2是图1所示的现有SRAM的6T存储单元结构的电路图；
图3是图1中的虚线圈107处的局部放大图；
图4是本发明实施例SRAM的6T存储单元结构的版图；
图5是图4所示的本发明实施例SRAM的6T存储单元结构的电路图。
具体实施方式
如图4所示，是本发明实施例SRAM的6T存储单元结构的版图；图5是图4所示的本发明实施例SRAM的6T存储单元结构的电路图，本发明实施例SRAM的6T存储单元结构由第一选择管1、第二选择管2、第一PMOS管3、第二PMOS管4、第一NMOS管5和第二NMOS管6这6个晶体管连接而成，所述第一PMOS管3和所述第二PMOS管4作为两个上拉管(Pull Up，PU)，所述第一NMOS管5和所述第二NMOS管6作为两个下拉管(Pull Down，PD)。图4中，所述第一选择管1也用PG1表示，所述第二选择管2也用PG2表示，所述第一PMOS管3也用PU1表示，所述第二PMOS管4也用PU2表示。
所述第一选择管1形成在第一有源区301a中，所述第二选择管2形成在第二有源区301b中。
所述第一PMOS管3和所述第二PMOS管4形成在第三有源区301c中。
所述第一NMOS管5和所述第二NMOS管6形成在第四有源区301d中。
所述第一有源区301a和所述第二有源区301b都具有第一宽度W1，以所述第一宽度W1确定所述第一选择管1和所述第二选择管2的沟道区的宽度。
所述第三有源区301c具有第二宽度W2，以所述第二宽度W2确定所述第一PMOS管3和所述第二PMOS管4的沟道区的宽度。
所述第四有源区301d具有第三宽度W3，以所述第三宽度W3确定所述第一NMOS管5和所述第二NMOS管6的沟道区的宽度。
所述第三宽度W3大于所述第一宽度W1，所述第一宽度W1大于所述第二宽度W2，所述第一宽度W1、所述第二宽度W2和所述第三宽度W3的设置用以优化所述6T存储单元结构的读窗口和写窗口。
所述第一有源区301a、所述第二有源区301b和所述第三有源区301c都分别采用相同的宽度的设置，能防止在同一有源区的宽度不同时所采用的有源区产生宽度渐变并防止由有源区的宽度渐变使6个晶体管中的相应的晶体管的沟道区的有效宽度和有效长度产生变化，从而提高所述6T存储单元结构内的器件匹配。
本发明实施例中，所述第一选择管1为NMOS管，所第二选择管2为NMOS管。
所述6T存储单元结构的6个晶体管的连接方式为：
所述第一选择管1的栅极和所述第二选择管2的栅极都连接到同一跟字线；所述第一选择管1的源区连接第一位线BL，所述第二选择管2的源区连接第二位线BLB，所述第二位线BLB和所述第一位线BL组成一对互为反相的位线结构；
所述第一PMOS管3的源区和所述第二PMOS管4的源区都连接到电源电压Vdd。
所述第一PMOS管3的漏区、所述第一NMOS管5的漏区、所述第一选择管1的漏区、所述第二PMOS管4的栅极、所述第二NMOS管6的栅极都连接到第一节点。
所述第二PMOS管4的漏区、所述第二NMOS管6的漏区、所述第二选择管2的漏区、所述第一PMOS管3的栅极、所述第一NMOS管5的栅极都连接到第二节点。第一节点和第二节点储存的信息为互为反相且互锁。
所述第一NMOS管5的源区和所述第二NMOS管6的源区都接地Vss。
本发明实施例中，所述第一NMOS管5由2个以上的NMOS子管并联而成，通过多个NMOS子管并联来提高所述第一NMOS管5的下拉电流，从而增加器件的读取扰动窗口。所述第二NMOS管6由2个以上的NMOS子管并联而成，通过多个NMOS子管并联来提高所述第二NMOS管6的下拉电流，从而增加器件的读取扰动窗口。图4中显示了：所述第一NMOS管5由2个NMOS子管51和52并联而成且两个对应的所述NMOS子管51和52共用同一个漏区。所述第二NMOS管6由2个NMOS子管61和62并联而成且两个对应的所述NMOS子管61和62共用同一个漏区。图4中，NMOS子管51也用PD1-1表示，NMOS子管52也用PD1-2表示，NMOS子管61也用PD2-1表示，NMOS子管62也用PD2-2表示。
6个晶体管的栅极结构都采用多晶硅栅302。
所述第一NMOS管5的各NMOS子管的多晶硅栅302之间通过第一层金属304连接在一起，且所述第一层金属304和底部的结构如所述多晶硅栅302之间通过接触孔303连接。
所述第二NMOS管6的各NMOS子管的多晶硅栅302之间通过第一层金属304连接在一起。
所述第一PMOS管3的多晶硅栅302从所述第三有源区301c中延伸到所述第四有源区301d中并同时作为所述第一NMOS管5中的一个NMOS子管即NMOS管52的多晶硅栅302。NMOS子管51的多晶硅栅302也同时延伸到所述第三有源区301c和所述第四有源区301d的上方。
所述第二PMOS管4的多晶硅栅302从所述第三有源区301c中延伸到所述第四有源区301d中并同时作为所述第二NMOS管6中的一个NMOS子管62的多晶硅栅302。
图4中，NMOS子管51和61的多晶硅栅302也同时延伸到所述第三有源区301c和所述第四有源区301d的上方，且NMOS子管51、52、61和62的多晶硅栅302呈平行排列且具有相同的长度和宽度。
所述第一选择管1的漏区和所述第一PMOS管3的漏区通过第一层金属304连接在一起；
所述第二选择管2的漏区和所述第二PMOS管4的漏区通过第一层金属304连接在一起。
所述第一选择管1的漏区顶部对应的第一层金属304、所述第一NMOS管5的各NMOS子管的漏区和所述第二NMOS管6的各NMOS子管的多晶硅栅302顶部的第一层金属304之间通过第二层金属306连接在一起。
所述第二选择管2的漏区顶部对应的第一层金属304、所述第二NMOS管6的各NMOS子管的漏区和所述第一NMOS管5的各NMOS子管的多晶硅栅302顶部的第一层金属304之间通过第二层金属306连接在一起。所述第二层金属306底部的接触孔或通孔单独用标记305表示。
图4中，所述第一NMOS管5的2个NMOS子管共用的漏区直接通过接触孔305连接到对应的所述第二层金属306。
所述第二NMOS管6的2个NMOS子管共用的漏区直接通过接触孔305连接到对应的所述第二层金属306。
图4中，在版图结构上，所述第一有源区301a和所述第二有源区301b排列在同一行上，所述第三有源区301c呈和所述第一有源区301a平行的条形结构，所述第四有源区301d呈和所述第三有源区301c平行的条形结构。
所述第三有源区301c的条形结构位于所述第一有源区301a的行和所述第四有源区301d的条形结构之间。
本发明实施例能取得如下有益技术效果：
1、本发明实施例针对SRAM的6T存储单元结构中的6个晶体管，对晶体管在版图上的排布方式以及对应的有源区的结构做了特别的设置，将沟道区的宽度不同晶体管分开设置即不设置在相同的有源区中，特别是将选择管和下拉管分开设置在不同的有源区中，将下拉管即第一NMOS管5和第二NMOS管6都设置在相同的第四有源区301d中，由于有源区中不会设置不同沟道区的宽度的晶体管，故各有源区的宽度结构能保持不变，由于六个晶体管的沟道区的宽度都等于对应的有源区的宽度，各晶体管的沟道区的宽度能都保持不变，同样，各晶体管的沟道区的长度也能都保持不变，所以，本发明能使6T存储单元结构中的各晶体管的沟道区的长度和宽度得到很好的控制，不会容易随着工艺的变化而变化；由于同一SRAM芯片中往往会集成众多的6T存储单元结构，故也能使同一SRAM芯片以及不同的SRAM芯片之间的对应的6T存储单元结构的晶体管之间的沟道区的宽度和长度的尺寸的一致性较好，能消除由于有源区的宽度渐变而造成的器件的沟道区的宽度和长度的失配，提高器件的匹配性，从而能提高产品的良率以及防止对器件的最小读取电压的影响。
2、由于本发明实施例仅需对产品的版图结构进行改进即可实现，和现有工艺完全兼容，所以，本发明不会增大成本；另外，由于本发明的产品良率得到提升，所以，本发明还能带来由于良率的提升所产生的成本降低。相反，如果良率降低，则废品会增加，这就会相对增加成本。
3、本发明实施例的各下拉管都做在同一个有源区即第四有源区301d中，容易对各下拉管进行结构设置，当将各下拉管对应的NMOS管设置为多个NMOS子管的并联结构时，能实现增加下拉管的下拉电流的技术效果，下拉电流的提升有利于增大读取扰动窗口。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (13)

1.一种SRAM的6T存储单元结构，其特征在于：由第一选择管、第二选择管、第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管这6个晶体管连接成6T存储单元结构，所述第一PMOS管和所述第二PMOS管作为两个上拉管，所述第一NMOS管和所述第二NMOS管作为两个下拉管；
所述第一选择管形成在第一有源区中，所述第二选择管形成在第二有源区中；
所述第一PMOS管和所述第二PMOS管形成在第三有源区中；
所述第一NMOS管和所述第二NMOS管形成在第四有源区中；
所述第一有源区和所述第二有源区都具有第一宽度，以所述第一宽度确定所述第一选择管和所述第二选择管的沟道区的宽度；
所述第三有源区具有第二宽度，以所述第二宽度确定所述第一PMOS管和所述第二PMOS管的沟道区的宽度；
所述第四有源区具有第三宽度，以所述第三宽度确定所述第一NMOS管和所述第二NMOS管的沟道区的宽度；
所述第三宽度大于所述第一宽度，所述第一宽度大于所述第二宽度，所述第一宽度、所述第二宽度和所述第三宽度的设置用以优化所述6T存储单元结构的读窗口和写窗口；
所述第一有源区、所述第二有源区和所述第三有源区都分别采用相同的宽度的设置，能防止在同一有源区的宽度不同时所采用的有源区产生宽度渐变并防止由有源区的宽度渐变使6个晶体管中的相应的晶体管的沟道区的有效宽度和有效长度产生变化，从而提高所述6T存储单元结构内的器件匹配；
在版图结构上，所述第一有源区和所述第二有源区排列在同一行上，所述第三有源区呈和所述第一有源区平行的条形结构，所述第四有源区呈和所述第三有源区平行的条形结构；
所述第三有源区的条形结构位于所述第一有源区的行和所述第四有源区的条形结构之间。
2.如权利要求1所述的SRAM的6T存储单元结构，其特征在于：所述第一选择管为NMOS管，所述 第二选择管为NMOS管。
3.如权利要求2所述的SRAM的6T存储单元结构，其特征在于：所述6T存储单元结构的6个晶体管的连接方式为：
所述第一选择管的栅极和所述第二选择管的栅极都连接到同一根 字线；所述第一选择管的源区连接第一位线，所述第二选择管的源区连接第二位线，所述第二位线和所述第一位线组成一对互为反相的位线结构；
所述第一PMOS管的源区和所述第二PMOS管的源区都连接到电源电压；
所述第一PMOS管的漏区、所述第一NMOS管的漏区、所述第一选择管的漏区、所述第二PMOS管的栅极、所述第二NMOS管的栅极都连接到第一节点；
所述第二PMOS管的漏区、所述第二NMOS管的漏区、所述第二选择管的漏区、所述第一PMOS管的栅极、所述第一NMOS管的栅极都连接到第二节点；
所述第一NMOS管的源区和所述第二NMOS管的源区都接地。
4.如权利要求3所述的SRAM的6T存储单元结构，其特征在于：所述第一NMOS管由2个以上的NMOS子管并联而成，通过多个NMOS子管并联来提高所述第一NMOS管的下拉电流，从而增加器件的读取扰动窗口。
5.如权利要求4所述的SRAM的6T存储单元结构，其特征在于：所述第二NMOS管由2个以上的NMOS子管并联而成，通过多个NMOS子管并联来提高所述第二NMOS管的下拉电流，从而增加器件的读取扰动窗口。
6.如权利要求5所述的SRAM的6T存储单元结构，其特征在于：6个晶体管的栅极结构都采用多晶硅栅。
7.如权利要求6所述的SRAM的6T存储单元结构，其特征在于：所述第一NMOS管的各NMOS子管的多晶硅栅之间通过第一层金属连接在一起；
所述第二NMOS管的各NMOS子管的多晶硅栅之间通过第一层金属连接在一起；
所述第一PMOS管的多晶硅栅从所述第三有源区中延伸到所述第四有源区中并同时作为所述第一NMOS管中的一个NMOS子管的多晶硅栅；
所述第二PMOS管的多晶硅栅从所述第三有源区中延伸到所述第四有源区中并同时作为所述第二NMOS管中的一个NMOS子管的多晶硅栅；
所述第一选择管的漏区和所述第一PMOS管的漏区通过第一层金属连接在一起；
所述第二选择管的漏区和所述第二PMOS管的漏区通过第一层金属连接在一起。
8.如权利要求7所述的SRAM的6T存储单元结构，其特征在于：所述第一选择管的漏区顶部对应的第一层金属、所述第一NMOS管的各NMOS子管的漏区和所述第二NMOS管的各NMOS子管的多晶硅栅顶部的第一层金属之间通过第二层金属连接在一起。
9.如权利要求8所述的SRAM的6T存储单元结构，其特征在于：所述第二选择管的漏区顶部对应的第一层金属、所述第二NMOS管的各NMOS子管的漏区和所述第一NMOS管的各NMOS子管的多晶硅栅顶部的第一层金属之间通过第二层金属连接在一起。
10.如权利要求9所述的SRAM的6T存储单元结构，其特征在于：所述第一NMOS管由2个NMOS子管并联而成且两个对应的所述NMOS子管共用同一个漏区。
11.如权利要求10所述的SRAM的6T存储单元结构，其特征在于：所述第一NMOS管的2个NMOS子管共用的漏区直接通过接触孔连接到对应的所述第二层金属。
12.如权利要求11所述的SRAM的6T存储单元结构，其特征在于：所述第二NMOS管由2个NMOS子管并联而成且两个对应的所述NMOS子管共用同一个漏区。
13.如权利要求12所述的SRAM的6T存储单元结构，其特征在于：所述第二NMOS管的2个NMOS子管共用的漏区直接通过接触孔连接到对应的所述第二层金属。
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