CN103151070A - 用于FinFET SRAM阵列集成电路的方法和装置 - Google Patents

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Abstract

用于在单个集成电路上提供单个FinFET和多个FinFET SRAM阵列的方法和装置。描述了多个第一位单元的第一单端口SRAM阵列，每个第一位单元都具有Y间距Y1和X间距X1，X1与Y1的比率大于或等于2，每个位单元都进一步具有单鳍FinFET晶体管以形成6T SRAM单元，并且单元CVdd电源连接至第一电压控制电路；以及多个第二位单元的第二单端口SRAM阵列，每个第二位单元都具有Y间距Y2和X间距X2，X2与Y2的比率大于或等于3，多个第二位单元的每一个都包括具有多鳍FinFET晶体管的6T SRAM单元，其中，X2与X1的比率大于约1.1。

Description

用于FinFET SRAM阵列集成电路的方法和装置
相关申请 
本申请与2011年12月6日提交的美国序列号13312810的标题为“Method and Apparatus for finFET SRAM Cells”的申请代理案号TSM11-1189相关，其全部内容结合于此作为参考。 
技术领域
本发明涉及半导体领域，更具体地，涉及用于FinFET SRAM阵列集成电路的方法和装置。 
背景技术
静态随机存取存储器(“SRAM”)阵列通常用于集成电路器件上的存储。FinFET的晶体管技术的最近开发的使用FinFET晶体管的先进SRAM单元变得可能。与先前的平面MOS晶体管(具有形成在半导体衬底表面处的沟道)相比，FinFET具有三维沟道区域。在FinFET中，用于晶体管的沟道形成在半导体材料的“鳍”的侧面上，并且有时还形成在顶部。通常为多晶硅或金属栅极的栅极在鳍的上方延伸，并且栅极电介质设置在栅极和鳍之间。FinFET沟道区域的三维形状允许增加栅极宽度而不增加硅面积，即使器件的总规模随着半导体工艺的缩放以及与减小的栅极长度而减小；以低硅面积成本提供合理的沟道宽度特性。 
然而，当使用用于上拉的单鳍FinFET晶体管或“PU”晶体管以及传输门“PG”晶体管形成SRAM单元时，对用于PU和PG晶体管的导通电流(“Ion”)的“阿尔法比”(即比率PU_Ion/PG_Ion)产生负面影响。因此，由这些晶体管形成的SRAM单元可以显示出较差的写裕度度量，并且可以降低单元正电源电压Vcc(“Vcc_min”)同时保持适当的操作的量将降低。减小的Vcc_min度量对使用SRAM单元的集成电路的功耗产生负 面影响。在已知方法中，诸如特定FinFET器件的阈值电压(“Vt”)调整和栅极长度变形调节的解决方法用于增加SRAM单元的性能。然而，这些方法遭受附加光刻或增加的离子注入，增加了制造工艺的成本，并且会产生临界尺寸或单元大小问题。 
在一些应用中，集成电路使用的SRAM阵列的主要目标是每存储位使用的硅面积，其需要尽可能多的减小。然而，在SRAM存储用于高速数据存储的情况下，如用于微处理器的高速缓存存储(诸如一级“L1”或二级“L2”板上缓存)，存取速度也非常重要。对于这些GHz速度高速缓存SRAM，单元可以由更大宽度的晶体管器件形成以增加晶体管驱动电流和操作速度。现在被用于提供具有更大驱动电流的这些器件的Vt或其他工艺调整的使用产生附加处理成本和制造问题。 
发明内容
为解决上述问题，本发明提供了一种集成电路，包括：多个第一位单元的第一单端口SRAM阵列，在行和列中进行配置，每个位单元都具有距离Y1的y间距和距离X1的x间距，X1与Y1的比率大于或等于2，多个位单元的每一个都形成单鳍FinFET晶体管的6T SRAM单元，并且第一位单元中的每一个都接收来自第一电压控制电路的单元正电压源CVdd；以及多个第二位单元的第二单端口SRAM阵列，在行和列中进行配置，每个第二位单元都具有距离Y2的y间距和距离X2的x间距，X2与Y2的比率大于或等于3，多个第二位单元的每一个都进一步包括6T SRAM单元，6T SRAM单元包括多鳍FinFET晶体管，并且第二位单元中的每一个都接收来自第二电压控制电路的第二单元正电压源CVdd；其中，X2与X1的比率大于约1.1。 
其中，第一位单元的每一个进一步包括：两个反相器，交叉连接在存储节点和互补存储节点之间，两个反相器的每一个都包括连接在单元正电压源CVdd和存储节点中对应的一个之间的单鳍FinFET上拉晶体管以及连接在存储节点中相应的一个和单元负电压源CVss之间的单鳍FinFET下拉晶体管；以及一对传输门，连接在位线和互补位线中相应的一条以及存储 节点和互补存储节点中对应的一个之间，每个传输门都包括具有连接至字线的栅极端子的单鳍FinFET晶体管；其中，单元正电源CVdd连接至第一电压控制电路；以及其中，第二位单元的每一个进一步包括：两个反相器，交叉连接在存储节点和互补存储节点之间，两个反相器的每一个都包括连接在第二单元正电压源CVdd和存储节点中的一个之间的单鳍FinFET上拉晶体管以及连接在存储节点中相应的一个和单元负电压源CVss之间的多鳍FinFET下拉晶体管；以及一对传输门，连接在位线和互补位线中相应的一条与存储节点和互补存储节点中对应的一个之间，每个传输门都进一步包括具有连接至字线的栅极的多鳍FinFET晶体管。 
其中，第一电压控制电路为写入辅助电路，其包括连接至外围Vdd电源线的输入、连接至单元正电压源CVdd的输出、以及使能输入，使能输入具有指示读取循环的读取状态和指示写入循环的写入状态。 
其中，在写入循环期间，第一电压控制电路输出低于外围Vdd电源线的CVdd电压。 
其中，在读取循环期间，第一电压控制电路输出等于或大于外围Vdd电源线的CVdd电压。 
其中，第一电压控制电路进一步包括等待模式电路，并且响应于等待模式输入而输出低于外围Vdd电源线的CVdd电压。 
其中，在写入循环期间，到单元的字线电压等于外围Vdd电压，并且第一电压控制电路输出低于字线电压至少50毫伏的CVdd电压。 
其中，第一单端口SRAM阵列具有用于第一位单元的每一列的电压控制电路。 
其中，对于第一位单元的每一个，上拉晶体管为n阱中的p型晶体管，以及第一位单元的每一个都进一步包括n阱连接件，n阱连接件与单元正电压源CVdd电隔离。 
此外，还提供了一种集成电路，包括：多个第一位单元的第一单端口SRAM阵列，在行和列中进行配置，每个位单元都具有距离Y1的y间距和距离X1的x间距，X1与Y1的比率大于或等于2，多个位单元的每一个都形成单鳍FinFET晶体管的6T SRAM单元，第一位单元的每一个都接收 来自第一电压控制电路的单元正电压源CVdd；以及多个第二位单元的第二单端口SRAM阵列，在行和列中进行配置，每个第二位单元都具有距离Y2的y间距和距离X2的x间距，X2与Y2的比率大于或等于3，多个第二位单元的每一个都进一步包括6T SRAM单元，6T SRAM单元包括多鳍FinFET晶体管，并且第二位单元的每一个都接收来自预定Vdd电压源的第二单元正电压源CVdd；其中，X2与X1的比率大于约1.1。 
其中，第一位单元的每一个进一步包括：两个反相器，交叉连接在存储节点和互补存储节点之间，两个反相器的每一个都包括连接在单元正电压源CVdd和存储节点中对应的一个之间的单鳍FinFET上拉晶体管以及连接在存储节点中相应的一个和单元负电压源CVss之间的单鳍FinFET下拉晶体管；以及一对传输门，连接在位线和互补位线中相应的一条以及存储节点和互补存储节点中对应的一个之间，每个传输门都包括具有连接至字线的栅极端子的单鳍FinFET晶体管；其中，第二位单元的每一个进一步包括：两个反相器，交叉连接在存储节点和互补存储节点之间，两个反相器的每一个都包括连接在第二单元正电压源CVdd和存储节点中的一个之间的单鳍FinFET上拉晶体管以及连接在存储节点中相应的一个和单元负电压源CVss之间的多鳍FinFET下拉晶体管；以及一对传输门，连接在位线和互补位线中相应的一条与存储节点和互补存储节点中对应的一个之间，每个传输门都进一步包括具有连接至字线的栅极的多鳍FinFET晶体管。 
其中，第一电压控制电路进一步包括连接至Vdd电源输入的电压输入节点、连接至单元正电压源CVdd的输出、以及使能输入，使能输入具有指示读取循环的读取状态、指示写入循环的写入状态、以及指示等待模式的等待状态。 
其中，在写入循环期间，第一电压控制电路输出低于Vdd电源输入的CVdd电压。 
其中，在读取循环期间，第一电压控制电路输出大于Vdd电源输入的CVdd电压。 
其中，在写入循环期间，字线处于基本上等于Vdd电源输入的电压，并且第一电压控制电路输出低于字线电压50毫伏至400毫伏的电压。 
该集成电路进一步包括：第三SRAM阵列，第三SRAM阵列包括多个第三尺寸位单元，第三尺寸位单元中的每一个包括：两个交叉连接反相器，用于在存储节点和互补存储节点处存储数据，交叉连接反相器中的每一个都包括连接在单元正电源电压CVdd与存储节点和互补存储节点中相应的一个之间的p型单鳍FinFET上拉晶体管、连接在存储节点和互补存储节点中相应的一个与第一单元负电源电压Cvss之间的n型单鳍FinFET下拉晶体管；以及两个写入传输门，每一个都包括具有连接至字线的栅极的单鳍FinFET晶体管，并且将写入位线和互补写入位线中相应的一个连接至对应的存储节点和互补存储节点；以及读取端口，包括串联连接在读取位线和第二单元负电源电压CVss之间的读取传输门和读取下拉晶体管，读取传输门和读取下拉晶体管中的每一个都包括多鳍FinFET器件。 
此外，还提供了一种方法，包括：在集成电路上设置第一单端口SRAM阵列，单端口SRAM阵列进一步包括：多个第一尺寸位单元，多个第一尺寸位单元中的每一个都包括用于在存储节点和互补存储节点上存储数据的交叉连接反相器对，反相器对中的每一个都包括单鳍FinFET上拉器件和单鳍FinFET下拉器件；以及一对传输门，分别连接在位线和互补位线以及存储节点和互补存储节点中相应的一个之间，传输门中的每一个都包括具有连接至字线的栅极的单鳍FinFET器件，并且第一电压控制电路向第一尺寸位单元输出第一单元正电压源CVdd；在集成电路上设置第二单端口SRAM阵列，第二单端口SRAM阵列包括多个第二尺寸位单元，每一个都包括：用于在存储节点和互补存储节点上存储数据的交叉连接反相器对，每个反相器都包括单鳍FinFET上拉器件和多鳍FinFET下拉器件；以及一对传输门，分别连接在位线和互补位线以及存储节点和互补存储节点中相应的一个之间，传输门中的每一个都包括具有连接至字线的栅极的多鳍FinFET器件，并且第二电压控制电路向第二尺寸位单元输出第二单元正电压源CVdd；将第一电压控制电路和第二电压控制电路连接至外围电压Vdd；以及操作第一电压控制电路，以在所选操作期间改变第一单元正电压源CVdd。 
该方法进一步包括：在写入操作期间，操作第一电压控制电路，以将 第一单元正电压源CVdd减小为低于外围电压Vdd的电压。 
该方法进一步包括：在读取操作期间，操作第一电压控制电路，以输出等于或大于外围电压Vdd的第一单元正电压源CVdd。 
该方法进一步包括：在等待操作期间，操作第一电压供给电路和第二电压供给电路，以减小第一单元正电压源CVdd和第二单元正电压源CVdd。 
附图说明
为了更加完整地理解本发明及其优点，现在结合附图进行以下描述，其中： 
图1以简化电路示意示出了实施例使用的SRAM单元； 
图2以另一简化电路示意示出了实施例使用的可选SRAM单元； 
图3以截面图示出了实施例使用的块状多鳍FinFET器件； 
图4以截面图示出了实施例使用的绝缘体上硅多鳍FinFET器件； 
图5以平面图示出了实施例SRAM单元的布局； 
图6以平面图示出了可选实施例SRAM单元的布局； 
图7以平面图示出了另一可选实施例SRAM单元的布局； 
图8以顶视图示出了SRAM阵列实施例中使用的金属图样； 
图9以顶视图示出了SRAM阵列实施例中使用的可选金属图样； 
图10以框图示出了实施例使用的电压控制电路； 
图11以框图示出了可选实施例电压控制电路； 
图12以框图示出了SRAM阵列实施例； 
图13以平面图示出了SRAM阵列实施例的单元布局； 
图14以平面图示出了图13的阱带(well strap)单元的布局； 
图15以框图示出了集成电路实施例；以及 
图16以流程图示出了方法实施例。 
附图、示意图是示意性的而不用于限制，但是为了说明目的而简化了本发明实施例的实例，并且附图没有按比例绘制。 
具体实施方式
以下详细讨论各个实施例的制造和使用。然而，应该理解，本公开提供了许多可以在各种特定环境下具体化的可应用发明概念。所讨论的特定实施例仅仅是制造和使用的具体方式，并不用于限制本公开的范围以及不限制所附权利要求的范围。 
现在详细描述其实例的本申请的实施例提供了新颖的用于制造集成电路的方法和装置，其中，集成电路包括将在单个集成电路中制造的高密度、单鳍FinFET SRAM单元阵列以及高速、多鳍FinFET SRAM单元阵列。执行器件的制造而不增加工艺步骤并且不增加光刻复杂度，并且两种类型的SRAM单元阵列在公共工艺中由FinFET器件形成而不需要Vt调整、专用沟道或栅极长度器件或者注入调整。 
在一个实施例中，使用用于单元内所有晶体管的单鳍FinFET晶体管提供第一种类型的SRAM单元阵列。公开了作为可选实施例的具有6个晶体管(“6T”)的单端口SRAM单元以及具有8个晶体管(“8T”)的双端口SRAM单元。还提供了用于更高速SRAM阵列的第二种类型的SRAM单元。在实施例中，第二种类型的SRAM单元通过使用多鳍FinFET晶体管为特定晶体管提供了更大的驱动电流。多鳍FinFET晶体管为SRAM单元中的传输门和下拉器件提供更大的驱动电流。在实施例中，多鳍FinFET具有两个、三个或更多鳍以提供并联的FinFET晶体管。在一些实施例中，上拉晶体管保持单鳍FinFET器件。实施例通过增加PG_Ion电流提供改进的阿尔法比率，由此提高了单元的写裕度。通过在单个集成电路中使用第一和第二种类型的SRAM单元阵列，可以使用公共工艺和简单的制造步骤在相同器件上满足高速SRAM阵列和高密度SRAM所要求的性能，而不增加用于额外光刻步骤(诸如注入调整)的制造成本。 
图1示出了实施例使用的6T SRAM单元10的简单电路图。在图1中，单元10在标为“SN”和“SNB”的存储节点上以真实和互补形式存储数据。位线(有时称为“数字”线)在标为“BL”的位线和标为“BLB”的位线条上以真实和互补形式从SRAM单元发送和接收数据。在使用6T单元10的SRAM阵列中，以行和列来配置单元，并且通常通过位线对形成列，在 各个位线对之间设置单元。传输门晶体管PG-1和PG-2在读取和写入操作期间提供对SRAM单元的存储节点的访问，并且响应于字线“WL”上的电压将存储节点连接至位线。 
SRAM电路的存储部分由组成CMOS反相器的交叉连接对的四个晶体管形成。上拉晶体管PU-1和下拉晶体管PD-1形成在存储节点SN处具有输出的一个反相器。上拉晶体管PU-2和下拉晶体管PD-2形成在存储节点SNB处具有输出的另一个反相器。第一反相器的输入为节点SNB，连接至晶体管PU-1和PD-1的栅极，以及第二反相器的输入为节点SN，连接至晶体管PU-2和PD-2的栅极。如图所示，上拉晶体管PU-1和PU-2可以为p型晶体管；当这些p型晶体管的栅极端在阈值电压之下时，这些晶体管将导通并且将标为“CVdd”的单元正电压供给连接至对应的存储节点，从而在输出的节点上“上拉”。下拉晶体管通常为n型晶体管，当栅极电压超过预定阈值电压时，下拉晶体管导通并将对应的存储节点连接至标为“CVss”的用于“单元Vss”的地或Vss供给。电压供给将连接至用于CVdd的标为CVddN1、CVddN2以及用于CVss的CVssN1、CVssN2的节点处的单元。 
在操作中，如果传输门PG1和PG2无效，则SRAM单元10将不确定地维持节点SN和SNB处的互补值。这是因为交叉连接反相器对中的每个反相器都驱动另一个的输入，从而维持存储节点处的电压。这种情况将保持稳定，直到从SRAM中去除电能或者执行改变存储数据的写入循环。 
在写入循环期间，字线WL将变得有效(通常为逻辑1或“高”电压)并导通传输门PG1和PG2，将存储节点SN、SNB连接至对应的位线。如果存储节点SN为“逻辑1”或高电压且位线电压BL为“0”或低电压，则传输门晶体管PG-1和位线BL将释放存储节点SN，与上拉晶体管PU-1的动作相反。同时，位线BLB上的互补数据将为“1”或高电压，其将连接至节点SNB处存储的“低”电压或“0”。因此，下拉晶体管PD-2将试图在位线BLB上下拉。随着存储节点SNB上升，上拉晶体管PU-1将截止，随着存储节点SN值下降(由于通过传输门PG-1的释放)，下拉晶体管PD-2将截止，类似地，上拉晶体管PU-1将导通并且存储节点SN将上升至“1” 或高电压。因此，在写入循环期间，当存储数据切换时，上拉晶体管PU-1和PU-2可以连接以与传输门(pass gate)PG-1和PG-2相反，这是为什么“阿尔法”比对于写入访问时间比较重要的原因。如果在真实和互补位线对上呈现的写入数据不同于已经存储在SRAM单元中的数据，则传输门PG-1、PG-2必须能够在写入期间克服晶体管PU-1和PU-2的“上拉”。 
在读取循环期间，可以在“预充电”操作中以中间电压或高电压放置位线和位线条BL、BLB。然而，在读取循环期间，位线初始没有被有效驱动。然后，字线WL变得有效并且将对应的位线连接至存储节点SN和SNB。两个存储节点中的一个将为逻辑“0”或低电压，这意味着下拉晶体管PD-1或PD-2中的一个将通过传输门PG-1或PG-2连接至位线，并且下拉晶体管将需要对位线进行放电以将其下拉。所以下拉晶体管的驱动强度影响读取访问时间。相反，如果位线为逻辑“1”的预充电电压并且对应的存储值为逻辑“1”，则连接至该位线的上拉晶体管PU-1或PU-2只需要保持位线上的电压；所以可以看到上拉晶体管的驱动强度对于读取访问时间来说不是很严格。 
在可选SRAM单元电路配置中，实施例可使用双端口SRAM单元。图2以简化电路图示出了双端口SRAM单元12。以与图1相同的方式再次提供图1的6T SRAM单元，但是现在上述位线仅用于写入操作并标为W_BL和W_BLB。提供专用写入字线W_WL以将写入位线W_BL和W_BLB连接至SRAM单元的存储节点SN和SNB。标为W-PG1的晶体管用于写入传输门1，W-PG2用于写入传输门2，W-PD1用于写入下拉晶体管1，W-PD2用于写入下拉晶体管2。写入字线被标为W_WL。 
对于存储和写入，SRAM单元12如上面图1中的6T单元10所描述的进行操作。在写入操作期间，字线W_WL将写入位线对W_BL和W_BLB连接至SRAM单元12中的对应存储节点SN和SNB。只要经由节点CVddN1、CVddN2、CVssN1和CVssN2处的单元正电源CVdd和地或者Vss电源CVss将电能提供给单元，就将保持所存储的数据。 
读取操作在该实施例中是不同的，其具有专用读取位线，标为R_BL。专用读取位线的使用使得小信号读出放大器被用于将R_BL上的小读取输 出信号在SRAM阵列的输出位线的输出处放大至全逻辑电平。SRAM单元在读取期间不再直接连接至输出位线，允许上拉晶体管上的更小负载，由此能够使用更低的Vcc_min。在该实施例中，存储节点SN连接至晶体管R-PD的栅极，该晶体管为下拉晶体管，通常为n型器件。节点CVssN连接至地或Vss电压。在读取操作期间，读取字线R_WL变得有效，能够使传输门R-PG将读取位线R_BL连接至下拉器件R_PD。存储节点SN连接至R_PD晶体管栅极而不连接至位线，能够实现SRAM单元中更快的操作和更低的电压电平。添加的读取端口要求两个附加晶体管，并且专用读取位线通过单元的列。然而，专用读取端口还增加了带宽以及对于SRAM单元提供更低的操作电压(更低的Vcc_min)。 
图3以截面图示出了实施例可使用的多鳍FinFET器件30。在图3中，示出了半导体衬底31。在该“多鳍”配置中，鳍33由半导体材料形成。例如，鳍33可以通过光刻图样和蚀刻工艺形成以从衬底31去除半导体材料。示出场氧化物或其他电介质35沉积在衬底表面上并部分地延伸到鳍33的侧面上方。示出栅极电介质37形成在鳍33的垂直侧面和顶部上。示出栅极39沉积在鳍37和电介质37的上方。有源区域形成在每个鳍33的顶面上，并且沿着每个鳍33的垂直侧面形成。公共栅极39在三个鳍的上方延伸。如果三个鳍进一步并行连接在一起，则可以形成单个FinFET晶体管；可选地，将使用图3所示结构形成具有公共栅极连接的三个单鳍FinFET晶体管。示出层间电介质材料41沉积在栅极材料的上方。例如，栅极39可以为掺杂多晶体管。硅化物可以形成在栅极39的上方以减小阻抗。金属栅极材料可用于栅极39来代替多晶硅或者与多晶硅进行组合。栅极电介质37可以为用于栅极电介质的氧化物、氮化物、高k或低k材料。如已知的，多层电介质材料可用于栅极电介质、场氧化物、或层间电介质。鳍33可进行掺杂以形成被栅极39覆盖的沟道区域外侧的源极和漏极区域，从而形成FET晶体管。可选地，鳍可以形成具有均匀掺杂鳍的耗尽模式晶体管。 
在可选实施例中，图4以截面图示出了绝缘体上硅或“SOI”实施例FinFET晶体管40。在图4中，多个元件与图3中的相同，并且共同的参考标号用于那些元件。可以为半导体衬底或其他衬底的衬底31作为非限制性 实例包括硅、锗等，示出场氧化物或其他电介质35沉积在其上方。示出外延生长鳍43形成在绝缘体35的表面上。栅极电介质37、栅极39、和层间电介质41如图3所示进行设置。SOI鳍的使用使得通过不同的处理来形成鳍，然而，可以以与图3实施例相同的方式形成剩余元件；下面描述的SRAM阵列单元可以使用多鳍或SOI鳍方式。 
图5以平面图示出了单鳍型的第一实施例SRAM单元50的布局。在图5中，局部互连、鳍、和阱被示出用于使用单鳍FinFET器件的6T SRAM单元。如上述图1对晶体管进行标注，例如PG-1、PU-2等。鳍被标为Fin1、Fin2、Fin3、和Fin4，并且分别为半导体鳍。Fin1和Fin4形成在P_well-1和P_well-2的上方。Fin2和3形成在N阱区域的上方以提供用于p型晶体管PU-1、PU-2的半导体区域。N阱区域还提供了用于p型晶体管的体或块端子(bulk terminal)的接触，并且在SRAM单元的实施例中，其可以连接至不同的正电压以进一步增强性能。该鳍提供了用于n型器件的沟道、源极和漏极区域，诸如用于Fin1的PD-1和PG-1以及用于Fin4的PD-2和PG-2。针对每个晶体管示出栅极材料，并且栅极覆盖鳍，形成晶体管。因此，在用于示出且任意选择的该定向中，PD-1形成在Fin1的下部的上方，并且PG-2形成在Fin4的下部的上方。 
鳍还为用于上级金属图样化(图5未示出)的连接点，以将SRAM单元连接至位线、字线，并且单元电能提供CVdd和CVss。例如，字线接触图中所标的WLC1和WLC2。示为具有X图样的矩形材料的接触将垂直延伸作为形成在电介质层中的开口中的金属或其他导电材料，并且将为覆盖金属导体提供垂直连接。接触还在元件之间提供局部互连，例如，Fin3的下部连接至Fin4的下部。当需要时，还示出了通孔，其被示为在中心具有X的圆形形状，并且通孔垂直地在不同的金属层之间(诸如在金属metal-1和metal-2之间)提供连接。所以字线接触WLC1被示为具有覆盖通孔。接触还提供局部互连，诸如存储节点SN处的接触，其将PU-2、PD-2的栅极以及晶体管PU-1(Fin2)和PD-1(Fin1)等的对应源极/漏极端子连接在一起。Fin1将位线节点BLND连接至传输门晶体管PG-1的一个源极/漏极，存储节点SN连接至在另一源极/漏极端子，所以WLC1的字线上的电压可 以通过导通传输门晶体管PG-1将这些节点连接在一起。类似地，Fin4在传输门晶体管PG-2的一个源极/漏极端子处提供位线条节点BLBND，并且字线接触WLC2及其通孔提供针对字线的连接，使得字线电压可以导通PG-2以将BLBND连接至存储节点SNB。 
SRAM单元50具有中心N阱部分，其上形成鳍Fin2和Fin3。Fin2提供如图1中的节点CVddN1，通过接触和通孔连接至上拉晶体管PU-1的一个端子。Fin2还提供连接至PU-1的另一端子的存储节点SN。Fin3提供连接至诸如图1所示的上拉晶体管PU-2的一个端子，并且如图1所示另一源极/漏极端子连接至SNB。如图1所示，PU-1和PU-2通常为p型晶体管。N阱可以连接至电压端子以针对形成在Fin2和Fin3上的晶体管提供块或体连接。例如，N阱可以连接至外围Vdd电源线，重要的是该电压与单元正电源电压CVdd电隔离。在其他实施例中，N阱可以连接至单元电源电压CVdd。 
单元50在垂直或Y方向上具有间距Y1以及在水平或X方向上具有间距X1。这些间距的实际尺寸通过正在使用的半导体工艺的设计规则和规模来确定。在特定实施例中，X1与Y1的比率可以大于或等于2。如下面描述的，与图5的单鳍实施例组合使用的第二类型的单元具有较大的X间距，即，X方向间距比X1大至少约1.1。 
图6以平面图示出了第二种类型的SRAM单元60的示例性实施例，用于6T单元的多鳍FinFET SRAM单元。在图6中，电路功能与图1中的电路相同。传输门晶体管PG-1和PG-2再次将位线节点BLND和BLBND分别连接至存储节点SN和SNB。在N阱中形成上拉晶体管PU-1和PU-2，并将节点CVddN1和CVddN2处的单元正电源CVdd连接至节点SN和SNB。如图5所示，晶体管PU-1形成在Fin2上，以及PU-2形成在Fin3上。 
在该实施例中，用于下拉晶体管PD-1和传输门晶体管PG-1的鳍使用并联连接的鳍Fin1A和Fin1B而加倍。即，用于PG-1的栅极在鳍Fin1A和Fin1B的上方延伸。节点BLND处的接触在晶体管PG-1的一个源极/漏极端子处将鳍连接在一起。类似地，存储节点SN处的接触将晶体管PG-1 的剩余源极/漏极端子连接在一起，使得两个鳍Fin1A和Fin1B形成用于传输门PG-1的单个较大驱动晶体管。类似地，用于晶体管PD-1的源极和漏极端子形成在鳍Fin1A和Fin1B上，并且栅极在鳍Fin1A和Fin1B的上方延伸。在该实施例中，两个鳍用于N型晶体管PG-1、PD-1的每一个，并且还用于PG-2和PD-2。PG-2和PD-2形成在鳍Fin4A和Fin4B的上方，它们都在P_well-2中。字线(未示出)将在字线接触WLC1处接触PG-1的栅极，并且该传输门响应于字线上的电压将位线节点BLND连接至存储节点SN。类似地，字线接触WLC2提供针对传输门PG-2的栅极的连接，其将位线条节点BLBND连接至存储节点SNB。注意，用于存储节点SN的水平接触现在更宽以覆盖鳍Fin1A和Fin1B，类似地，用于SNB的水平接触在鳍Fin4A和Fin4B的上方延伸。 
在操作中，两个实施例(图5的单个FinFET单元以及图6的多个FinFET单元)分别以相同方式进行操作。然而，由于图6多鳍FinFET实施例的n型晶体管具有添加的驱动强度，所以那些单元的电连接可以被简化，这将在下面进一步进行描述。如图6所示，图6的多鳍实施例具有不同的间距距离Y2和X2。X2与Y2的比可以是例如大于或等于3。使用图6中的多鳍在图5的单鳍配置的上方增加X间距。例如，X2可以大于X1，并且对于半导体工艺的给定集合的设计规则至少为X1的1.1倍。然而，Y间距不增加，并且Y1可以基本上等于Y2；尽管在可选实施例中，间距可以不同。如果要求进一步的驱动强度，用于Fin1和Fin4的鳍的数量可以扩展到三个、四个或更多个鳍。在这些可选实施例中，X间距X2可以进一步增加。在这些实施例中，接触将进一步延伸以对应于鳍之间的增加间距，并将源极和漏极部分连接在一起以形成多鳍FinFET晶体管。 
图7以平面图示出了实施图2的两端口SRAM电路的实施例SRAM单元70的布局。在图7中，单鳍晶体管用于形成6T SRAM单元的晶体管，包括写入传输门W_PG-1、W_PG-2以及上拉和下拉晶体管PU-1、PD-1、PU-2、PD-2。在接触W_WLC1和W_WLC2以及相关联的通孔处设置写入字线连接。鳍Fin1、Fin2、Fin3和Fin4分别提供用于具有上覆鳍的所标晶体管栅极的FinFET晶体管的源极、漏极和沟道区域。在写入操作期间，写 入字线将连接至晶体管W-PG-1和W-PG-2的栅极，并且字线上的高电压将使得晶体管将位线节点W_BLND和W_BLBND处位线上的电压分别连接至单元存储节点SN和SNB。 
如图2的电路示意图，SRAM单元70具有专用读取位线和以串联级联方式连接的读取晶体管对。传输门R-PG具有连接至读取字线接触RWLC的栅极。在读取操作时，当读取字线有效时，传输门R-PG将节点RBLND处的读取位线连接至下拉晶体管R-PD。注意，单元存储节点SN通过读取端口晶体管与读取位线R_BLND隔离，使得单元下拉晶体管PD-1、PD-2不是必须释放节点RBLND处的位线的电容负载，由此双端口SRAM单元可以以减小的电压CVdd进行操作，并且不使用在图6实施例中使用的增加驱动强度晶体管。用于该位线单元隔离的成本为被专用读取位线以及增加的晶体管R_PG和R_PD使用的面积。当节点SN处的存储位为“1”或高电压时，下拉晶体管R_PD将读取位线节点R_BLND连接至地或CVssN2处的Vss供给。 
由于读取端口晶体管将释放读取位线，所以在使用形成在标为Fin5A和Fin5B的双鳍上的多鳍FinFET的该示例性实施例中实施这些晶体管。多鳍的使用增加了读取端口晶体管的沟道宽度和驱动强度。附加鳍可用于增加进一步的驱动强度，并且这些修改配置提供了附加可选实施例。 
在图5、图6、图7的实施例中，鳍被示为具有公共宽度。然而，一些鳍可具有与其他鳍不同的宽度，例如，N阱区域中的鳍可以宽于P阱区域中的鳍。这些修改为上述每个单元提供附加可选实施例。 
为了表示清楚，示出各个实施例的图5、图6和图7的布局图示出了布局互连、接触、通孔和栅极连接，但是省略了金属层。图8以简化平面图示出了用于SRAM单元的覆盖金属图样的一个实施例。在图8中，字线导体(其可以为metal-1或metal-2导体)被示为在X方向上横跨单元的中间延伸。查看用于图5、图6和图7的字线接触的通孔，可以观察到，字线连接通常从左到右沿着单元的中心部分进行配置。位线和位线条连接在N阱的相对侧上平行配置并且在Y方向上延伸。在N阱上方中心延伸的Y方向上配置单元正电源CVdd。再次检查图5和图6的布局图，例如，可以 观察到，节点CVddN1和CVddN2以及相关联的通孔针对垂直连接呈直线配置。 
在图8的实施例中，第一和第二Vss线还被示为在N阱的外侧和相对侧以及位线对的外侧垂直配置。例如，图5和图6中的节点CVssN1和CVssN2示出了用于这些连接的接触和通孔被形成在每个单元布局的哪个地方。在图8的实施例中，在列中配置位线、CVdd、以及第一和第二CVss线。这些导体可以形成在金属1、金属2或其他金属层中，只要它们彼此隔离以及与字线导体隔离即可。注意，对于双端口实施例SRAM单元(诸如图7所示布局)，将添加附加读取字线导体和附加读取位线导体。可以与图8所示字线导体平行地形成附加读取字线导体；类似地，可以与图8的位线条导体平行或与其临近地形成增加的读取位线导体；如图7所示的接触所表示。 
图9以平面图示出了可用于将图5、图6和图7的SRAM单元连接至对应的金属层导体的可选金属图样。在图9中，沿着X方向或者在行中形成字线导体以及第一和第二Vss导体；而Vdd导体CVdd和位线对在Y方向且平行或在列中延伸。再次检查图5和图6所示的接触和通孔，可以容易地观察到单元节点与导体的对准。 
单鳍FinFET SRAM单元和多鳍FinFET SRAM单元实施例的操作有些不同，并且在使用单元的阵列中，电压控制或“辅助”电路可用于针对不同操作提供单元正电源CVdd的不同电压。对于单鳍FinFET SRAM单元，在写入循环中使用降低的CVdd电压，而在读取循环中使用等于或大于字线上的电压的电压。对于多鳍SRAM单元，读取和写入操作不要求任何不同的CVdd电压，尽管在一些实施例中，电压控制电路可用于在所有类型的单元中针对等待模式提供降低的CVdd。 
对于每个实施例SRAM单元，表1示出了与其他类型的单元相比表现出的多个特性。 
表1 
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如表1所示，第一类型的SRAM单元要求附加电路以针对特定操作提供在CVdd线上需要的不同电压。在一些实施例中，等待辅助电路还可以被第二类型的SRAM单元使用。图10示出了列电压控制电路75，如下面进一步描述的，其可以针对实例SRAM阵列中的每一列进行设置。如表1所示，使能控制信号可以使得在写入操作期间电压控制电路75输出电压CVdd，其小于字线V_WL上放置的电压。此外，在其他实施例中，电路还可以在读取操作期间输出CVdd的上升或提升电压；可选地，电压CVdd可以近似等于读取操作中的字线电路，这在表1中示出。最终，当SRAM阵列处于“等待”模式时，单元正电源电压CVdd可以基本上从标称电平减小差不多600毫伏，这也在表1中示出。当在电池供电设置(诸如电话、图形输入板、膝上型电脑、PDA、读书器、音乐或视频播放器等)中使用包含SRAM阵列的系统或集成电路时，该特征尤其显著。注意，电压控制电路还可以被处于等待模式的第二类型的多鳍FinFET SRAM单元的阵列所使用以减小电能。 
如表1所示，对于更快或第二类型的SRAM单元，实施例的多鳍FinFETSRAM单元，用于读取和写入的电压供给电平比用于单鳍FinFET单元实施例的简单。通常，对于这些单元的读取和写入循环，单元电源电压CVdd近似等于字线V_WL上的有效高电压。例如，这些较大SRAM单元中的传输门和下拉FinFET器件的增加驱动强度减少了读取期间增加单元电压的需求。多鳍单元中的下拉晶体管具有增加的驱动电流以下拉位线；或者在 写入期间允许减小单元电源电压。这些单元中的传输门晶体管还为多鳍器件，并且还具有增加的驱动电流，以在数据写入期间克服存储节点上先前存储的数据。在等待模式中，多鳍FinFET单元还可以减小它们的单元Vdd电源电压以节省电能。这也在表1中示出。可选地，多鳍FinFET单元的单元正电压源CVdd可以直接连接至外围电压Vdd，并且在该配置中，对于这些SRAM单元来说不需要电压控制电路。 
图11示出了可选电压控制电路76的简化电路图。在图11中，代替创建用于写入的减小电压和用于读取的增加电压的电压控制电路，输入Vdd电压包括“hi”和“lo”电压。然后，电压控制电路76基于控制输入信号在它们之间进行选择，并且向单元的CVdd输出选择的电压。再次，如表1所示，单元正电压CVdd可以在写入和等待操作期间减小并且在读取期间增加，以增强单鳍实施例SRAM单元的访问时间。对于具有多鳍FinFET的第二类型的SRAM单元，只有等待模式可以使用减小的CVdd。 
图12示出了使用例如图5的FinFET单元50的实施例SRAM阵列80以形成阵列。还可以使用图6的FinFET单元60。在标为C1-CN的列中配置SRAM单元50。单元的每一列都具有标为CVDD_1-CVdd_N的单元Vdd线。在行中配置单位单元，并且字线(为了简化未示出)将沿着单元的每一行延伸。在给定循环(例如读取循环)中，可以通过字线上的电压选择单元的行，并且所存储的数据将在每列的位线对(在该图中未示出)上输出。 
单元C1-Cn的每一列都具有CVdd控制电路75。该实例实施例中的输入为单Vdd电压，诸如Vdd外围。可选地，例如，电压控制电路可以为图11所示，并且接收高和低电压输入。 
图13在另一平面图中示出了使用实施例的SRAM单元的SRAM阵列85的布局。在图13中，SRAM阵列包括标为“阱带单元”的单元的行。这些单元不存储数据，但是代替地提供N和P阱之间的连接以根据需要提供块端子电压。类似地，SRAM阵列85的边缘包括列边缘带/虚拟单元，其针对电压供给Vdd和Vss提供连接。此外，如图所示，阵列包括WL_edge(边缘)虚拟单元，其提供针对字线的连接，并且可以包括用于字线的驱 动器电路。 
图14以平面图示出了图13中的阵列85所使用的单个阱带单元的布局。在图14中，位单元被示出在阱带单元的上方。例如，位单元可以为图5的单鳍实施例SRAM单元。在列导体(例如，可以为诸如metal-2的金属层)中，左侧为第一CVss线，然后为位线，CVdd线通过位单元的中心部分延伸、位线条线、之后是第二CVss线。在行中，字线横跨位单元水平地延伸，字线可以为metal-1导体，例如通过层间电介质与列导体分离。还可以使用其他金属层级。在阱带单元中，例如，通孔被示出将N阱带线连接至Cvdd线。在阵列中，使用图14的配置的N阱可具有针对CVdd的阱金属连接。从表1中可以看出可应用于单元而没有电压辅助电路，即，具有多鳍FinFET的单元。P阱带线还水平延伸并且使用两个通孔(一个用于第一CVss线，另一个用于第二CVss线)连接至Vss。 
对于单鳍FinFET SRAM单元实施例，如表1所示，N阱与CVdd隔离，并且图14的通孔将不会将N阱连接至用于这些实施例单元的CVdd。代替地，用于这些单元的N阱带将从外围或另一源极连接至Vdd并且与CVdd电隔离。 
图15以框图示出了连接至被配置为等级1高速缓存L1、等级2高速缓存L2和标为SRAM的通用存储器的三个SRAM阵列的核心处理器的实施例集成电路。核心处理器可以为微处理器、精简指令集计算机(RISC)核、诸如SRM核的许可核、数字信号处理器(“DSP”)等。例如，图5的单鳍FinFET SRAM单元可以用于在集成电路87上形成存储SRAM。对于该类型的SRAM阵列，密度(每单位面积的数据位)是最重要的。对于高速缓存L1和L2，例如可以使用图6的多鳍FinFET单元。对于高速缓存SRAM阵列，数据存取速度比每位使用的面积更加重要。可选地，图7的双端口SRAM单元可用于集成电路87上的L1或L2高速缓存阵列。 
图16以实例方法实施例示出了流程图。在步骤61中，在半导体衬底上形成单鳍FinFET晶体管的SRAM单元的第一阵列。在步骤63中，在半导体衬底上形成包括多鳍FinFET晶体管的SRAM单元的第二阵列。在步骤65中，在针对SRAM单元的第一阵列的写入循环期间，将单元正电源 电压CVdd降低到小于所选单元的字线上的电压的电平；以及在步骤67中，在等待循环期间，将单元正电源电压CVdd降低到SRAM单元的第一阵列和第二阵列的SRAM单元。通过将单元电源电压改变为仅具有单鳍FinFET晶体管的较小SRAM单元，可以改善写裕度和读取存取时间；而对于在相同器件上具有多鳍FinFET晶体管的较大面积SRAM单元，改变单元正电源电压CVdd不是必须的。 
使用本申请的实施例直接在单个制造工艺中在单个集成电路中提供高密度和高速度SRAM阵列，并且提供该能力而不需要附加制造步骤、复杂的注入和Vt调整或者针对SRAM单元中的特定器件改变栅极长度的设计。 
在示例性实施例中，一种集成电路包括不同单元的至少两个SRAM阵列。6T SRAM单元的第一单端口SRAM阵列由用于SRAM单元的交叉连接反相器的每个晶体管以及用于每个SRAM单元的两个传输门的每一个的单个FinFET晶体管形成。每个SRAM单元都连接至单元正电源CVdd、单元负电源CVss以及用于选择SRAM单元的位线和字线对。用于每个单元的CVdd线连接至第一电压控制电路。集成电路上的第二SRAM阵列为第二种类型的6T单元的单端口SRAM阵列；每一个都由交叉连接反相器形成，每个反相器都包括单个FinFET p型上拉晶体管和多鳍FinFET n型下拉晶体管。每个第二类型的SRAM单元还包括连接至真实和互补位线的两个传输门，两个传输门分别通过多鳍FinFET晶体管形成，并且第二阵列的每个SRAM单元都连接至第二电压控制电路。第一阵列的SRAM单元在X方向上具有间距X1以及在Y方向上具有间距Y1；而第二阵列的SRAM单元在X方向上具有间距X2以及在Y方向上具有间距Y2；X1与Y1的比率大于或等于大约2，以及X2与Y2的比率大于或等于大约3，而X2与X1的比率大于约1.1。 
在又一些实施例中，第一电压控制电路为写入辅助电路，其连接至第一SRAM阵列的SRAM单元，其进一步接收来自Vdd外围供给线的输入，并且其具有连接至单元电源电压CVdd的输出。第一电压控制电路具有使能输入，其具有用于写入循环的第一状态和用于读取循环的第二状态。在写入循环中，单元电源电压CVdd上的输出低于输入电压。在读取循环中， 单元电源电压CVdd上的输出高于或等于输入电压。 
在附加实施例中，在具有两个SRAM阵列的集成电路中，第二电压控制电路为等待模式电路且具有电压输入、使能输入，并且在用于SRAM单元的单元电源电压CVdd上输出电压。电压输入可以连接至诸如外围Vdd电能电压的电源电压。使能输入具有两个状态，一个用于读取或写入循环，第二个用于等待循环。在读取或写入循环期间，电压输出基本上等于输入电压。在等待循环中，电压输出低于输入电压。在附加实施例中，降低的输出电压可以比第二电压控制电路的输入电压低大约100毫伏至600毫伏。 
在又一些实施例中，集成电路中的SRAM阵列可具有字线，其被置于等于外围Vdd电压电平或Vss或地电压电平的电压。在写入循环期间，字线可以处于外围Vdd电压的电平，而第一阵列中的SRAM单元可以具有小于字线电压的电源电压CVdd。在附加实施例中，电压CVdd可以低于字线电压50毫伏至大约400毫伏。 
在附加实施例中，第一和第二阵列中的SRAM单元的p型上拉晶体管可以具有源极、漏极和块端子。块端子通过N型轻掺杂N阱形成。在集成电路的第一SRAM阵列中，N阱可以在N阱带单元中接触。N阱带单元被放置在阵列的中心，或者可选地放置在阵列边缘，并且具有通过N阱带单元延伸的阱金属线。阱金属线可以连接至正电源电压，其与单元电源电压CVdd(诸如Vdd外围)电隔离。在又一实施例中，第一SRAM阵列的阱金属线可以与单元电源电压CVdd隔离，而第二SRAM阵列的阱金属线连接至单元电源电压CVdd。 
在又一实施例中，第一电压控制电路可以为读取辅助电路。读取辅助电路可以具有连接至预定正电源电压的输入。输出连接至单元正电源CVdd。第一电压控制电路具有使能输入，其具有两个状态，一个用于写入循环，另一个用于读取循环。读取循环中的输出基本上等于或高于输入电压。在又一实施例中，在读取循环期间，第一电压控制电路的输出可以为大于写入循环期间字线上的电压的30毫伏和200毫伏之间。 
在又一些实施例中，在行和列中配置第一和第二SRAM阵列的SRAM单元。字线与行平行且沿着行延伸，而位线对与列平行且沿着列延伸。 SRAM单元配置在真实和互补位线之间且连接至真实和互补位线。第一电压控制电路针对单元的每一列进行设置并且提供用于单元列的CVDD供给。此外，单元负电源电压线CVss沿着单元的列延伸并且连接至单元列中的下拉晶体管。 
在又一实施例中，第一SRAM阵列的SRAM单元在Y方向上具有间距Y1，第二SRAM阵列的SRAM单元在Y方向上具有间距Y2，间距Y1与Y2近似相等。 
在又一实施例中，一种集成电路包括：两个单端口SRAM阵列；第一尺寸单元的第一SRAM阵列以及第二尺寸单元的第二SRAM阵列。第一SRAM阵列由6T SRAM单元形成，其包括在存储节点和互补存储节点上存储数据的一对交叉连接反相器，并具有在位线和互补位线之间连接且连接至存储节点和互补存储节点的传输门。SRAM单元的第一阵列分别连接至电压控制电路，其向单元提供单元正电源电压CVdd。第一阵列中的6T SRAM单元中的每个晶体管都为单鳍FinFET晶体管。SRAM单元的第二阵列由6T SRAM单元形成，其包括一对交叉连接反相器，每个反相器都具有单鳍FinFET上拉晶体管和多鳍FinFET下拉晶体管，并且每个SRAM单元都进一步包括连接在存储节点和互补存储节点以及位线和互补位线之间的两个传输门，两个传输门分别由多鳍FinFET形成；并且第二阵列中的每个6T SRAM单元都具有直接连接至预定VDD电源电压的单元正电源CVdd。集成电路的SRAM单元分别具有X方向间距和Y方向间距，第一SRAM阵列中的单元具有X间距X1和Y间距Y1，并且X1等于或大于Y1的约两倍；第二SRAM阵列中的SRAM单元具有X间距X2和Y间距Y2，并且X2等于或大于Y2的约三倍，以及X2与X1的比率等于或大于约1.1。 
在又一实施例中，第一SRAM阵列中的电压控制电路为写入辅助电路。电压控制电路具有输入电压、连接至单元正电源电压CVdd的输出、以及使能输入信号。在实施例中，输入节点连接至Vdd外围电源。使能输入信号针对写入循环作为一个状态，以及针对读取循环作为另一状态。在写入循环期间，电压控制电路在单元电源电压CVdd上输出低于输入电压的电压。在读取循环期间，电压控制电路输出基本上等于或大于输入电压的电 压。 
在又一实施例中，在具有两个SRAM阵列的集成电路中，通过字线控制每个SRAM单元的传输门。可以通过Vdd外围电源线和Vss电源线控制字线电压。在写入循环期间，字线可以等于Vdd外围电源线上的电压。在写入循环期间，电压控制电路可以输出单元正电源CVdd上的电压，其小于字线电压。在实施例中，CVdd线可以比输入电压低50毫伏至400毫伏。 
在又一实施例中，在具有第一尺寸单元和第二尺寸单元的两个SRAM阵列的集成电路中，交叉连接反相器的每一个都包括具有源极、漏极、栅极、和块端子的p型上拉晶体管。在实施例中，块端子为N型轻掺杂N阱。阱带单元可以配置在SRAM阵列的中心或楔形物处，并且通过接触、通孔或接触和通孔二者连接至阱带金属线。在另一实施例中，阱带金属线连接至正电压Vdd外围。 
在另一可选实施例中，第一尺寸SRAM单元的阱金属线连接至Vdd外围并且与单元正电源电压CVdd电隔离。在又一实施例中，第二尺寸SRAM单元的阱金属线连接至用于SRAM单元的第二阵列的单元正电源电压CVdd。 
在又一实施例中，在上述集成电路中，用于第一SRAM阵列的电压控制电路为读取辅助电路。电压控制电路在读取循环期间输出单元正电源线CVdd上的电压，其大于输入电压。在实施例中，读取期间CVdd上的电压可以比输入电压大大约30毫伏至大约200毫伏。 
在又一实施例中，在行和列中配置集成电路的第一和第二SRAM阵列的SRAM单元。第一尺寸SRAM单元的第一SRAM阵列的每一列都具有连接至单元正电源CVdd的电压控制电路。单元的每一列都连接在真实和互补位线之间，并且单元的每一列都连接至至少一个负单元供给CVss。 
在又一实施例中，具有第一和第二SRAM阵列的集成电路可以包括第三SRAM阵列，其可以为双端口SRAM阵列。双端口SRAM阵列中的每个SRAM单元都为第三种类型的单元，其具有一对交叉连接反相器用于在存储节点和互补存储节点上存储写入数据。双端口SRAM阵列中的第三种类型的SRAM单元的每一个都具有一对写入传输门，它们连接至真实和互 补写入位线以及对应的存储节点。双端口SRAM阵列中的每个单元都具有在真实和互补存储节点中的一个与读取位线之间连接的读取端口。在一个实施例中，每个读取端口都包括在串联级联电路中连接的读取传输门和读取下拉晶体管。响应于传输门的栅极上的读取字线信号以及连接至下拉晶体管的栅极的存储节点上的电压，读取端口将读取位线连接至负电源电压CVss。读取传输通过门和读取下拉晶体管分别由多鳍FinFET晶体管形成。在附加实施例中，读取传输门和读取下拉晶体管可以为N型多鳍FinFET晶体管。在又一实施例中，双端口SRAM单元中的其他晶体管还可以由多鳍FinFET晶体管形成，而第三种类型的SRAM单元中的上拉晶体管由单鳍FinFET晶体管形成。 
在又一实施例中，在双端口SRAM阵列中，以行和列配置单元。为第三类型的双端口SRAM单元的每一列设置写入辅助电路。每个写入辅助电路都在写入循环期间接收正电压电源Vdd并将位线电压输出至列中的SRAM单元的写入位线。在附加实施例中，写入辅助电路可以在写入循环期间输出写入位线上的电压(负电压)作为脉冲或波形。 
在另一实施例中，集成电路包括具有第一单元尺寸的SRAM单元的至少第一单端口SRAM阵列。每一个第一单元尺寸SRAM单元都由6T SRAM单元形成，其具有交叉连接反相器，它们被连接以在存储节点和互补存储节点上存储数据；并且每个单元都响应于字线上的电压通过传输门进一步连接至真实和互补位线的位线对。第一单元尺寸SRAM单元中的每个晶体管都为单鳍FinFET晶体管。第一单元尺寸SRAM单元的每个交叉连接反相器都包括p型上拉晶体管，其连接在真实和互补存储节点中的一个与单元正电源CVdd之间。第一SRAM阵列中的单元的每一列都包括用于输出单元正电源电压CVdd的写入辅助电路。 
在相同的集成电路中，提供至少第二单端口SRAM阵列具有第二单元尺寸的6T SRAM单元。第二单元尺寸的SRAM单元包括：交叉连接反相器，它们被连接用于在存储节点和互补存储节点上存储数据；以及传输门对，用于响应于传输门的栅极端子上的字线电压将具有真实和互补位线的位线对连接至对应的存储节点。交叉连接反相器包括n型下拉晶体管和p 型上拉晶体管。上拉晶体管将单元正电源电压CVdd连接至对应的一个存储节点。第二单元尺寸SRAM单元的下拉晶体管和传输门由多鳍FinFET晶体管形成，而上拉晶体管由单鳍FinFET晶体管形成。第二SRAM阵列的单元还以行和列进行配置，然而，单元正电源CVdd连接至预定电压并且在第二SRAM阵列中不使用写入辅助电路。 
在上述集成电路中，第一单元尺寸SRAM单元具有Y方向间距Y1和X方向间距X1，并且X1与Y1的比率大于或等于大约2。第二单元尺寸SRAM单元具有Y方向间距Y2和X方向间距X2，并且X2与Y2的比率大于或等于大约3。X2与X1的比率大于约1.1。通过用于正在使用的半导体工艺的设计规则来确定X1、X2、Y1、Y2的尺寸。在又一实施例中，间距Y1大约等于间距Y2。 
上述集成电路实施例中，写入辅助电路具有两种状态，一种用于读取循环，一种用于写入循环。在附加实施例中，在读取循环期间，单元正电源电压CVdd上的电压输出将近似等于字线电压。在写入循环期间，在另一实施例中，单元正电源电压CVdd将低于字线上的电压50至300毫伏。 
在又一实施例中，在上述集成电路中，以行和列配置第一和第二SRAM阵列的单元。与行平行地配置连接至SRAM单元的传输门的字线；而位线对和向单元提供CVdd的正电源电压线平行设置且在单元的列的上方。此外，向SRAM单元的下拉晶体管提供负电源电压CVss的线将与列平行设置且在SRAM单元的上方。 
在另一实施例中，提供了一种集成电路，包括：处理器、完全由单鳍FinFET晶体管形成的第一尺寸的SRAM单元的至少第一单端口SRAM阵列以及包括多鳍FinFET晶体管形成的第二尺寸的SRAM单元的至少第二单端口SRAM阵列，其中，第二尺寸的SRAM单元形成连接至处理器的高速缓存存储器。 
在方法实施例中，在集成电路中提供分别由单鳍FinFET晶体管形成的SRAM单元的第一阵列，并且在相同的集成电路中提供分别包括多鳍FinFET晶体管的SRAM单元的第二阵列，并且电压控制电路连接至第一阵列。在方法实施例中，电压控制电路提供了单元正电源CVdd，其在第一阵 列的写入操作期间被减小到低于字线上电压的电压。在又一实施例中，执行该方法，并且在第一阵列的读取循环期间，单元正电源CVdd在读取操作期间被增加到大于字线上电压的电压。在又一实施例中，一种方法包括：在针对第一阵列中的单元和第二阵列中的单元的操作的等待模式期间，提供减小的单元正电源CVdd，其低于输入电源电压。 
本申请的范围不限于说明书中描述的结构、方法和步骤的特定所示实施例。本领域的技术人员从实例实施例的公开中容易地理解可以利用现有或稍后开发的执行与本文描述对应实施例基本相同的功能或实现基本相同的结果的工艺或步骤，并且这些可选实施例可以作为实施例的部分。因此，所附权利要求用于在它们的范围内包括这些工艺或步骤。 

Claims (10)

1.一种集成电路，包括：
多个第一位单元的第一单端口SRAM阵列，在行和列中进行配置，每个位单元都具有距离Y1的y间距和距离X1的x间距，X1与Y1的比率大于或等于2，多个位单元的每一个都形成单鳍FinFET晶体管的6T SRAM单元，并且所述第一位单元中的每一个都接收来自第一电压控制电路的单元正电压源CVdd；以及
多个第二位单元的第二单端口SRAM阵列，在行和列中进行配置，每个第二位单元都具有距离Y2的y间距和距离X2的x间距，X2与Y2的比率大于或等于3，所述多个第二位单元的每一个都进一步包括6T SRAM单元，所述6T SRAM单元包括多鳍FinFET晶体管，并且所述第二位单元中的每一个都接收来自第二电压控制电路的第二单元正电压源CVdd；
其中，X2与X1的比率大于约1.1。
2.根据权利要求1所述的集成电路，其中，所述第一位单元的每一个进一步包括：
两个反相器，交叉连接在存储节点和互补存储节点之间，所述两个反相器的每一个都包括连接在所述单元正电压源CVdd和所述存储节点中对应的一个之间的单鳍FinFET上拉晶体管以及连接在所述存储节点中相应的一个和单元负电压源CVss之间的单鳍FinFET下拉晶体管；以及
一对传输门，连接在位线和互补位线中相应的一条以及所述存储节点和所述互补存储节点中对应的一个之间，每个传输门都包括具有连接至字线的栅极端子的单鳍FinFET晶体管；
其中，所述单元正电源CVdd连接至所述第一电压控制电路；以及
其中，所述第二位单元的每一个进一步包括：
两个反相器，交叉连接在存储节点和互补存储节点之间，所述两个反相器的每一个都包括连接在所述第二单元正电压源CVdd和所述存储节点中的一个之间的单鳍FinFET上拉晶体管以及连接在所述存储节点中相应的一个和单元负电压源CVss之间的多鳍FinFET下拉晶体管；以及
一对传输门，连接在位线和互补位线中相应的一条与所述存储节点和所述互补存储节点中对应的一个之间，每个传输门都进一步包括具有连接至字线的栅极的多鳍FinFET晶体管。
3.根据权利要求2所述的集成电路，其中，所述第一电压控制电路为写入辅助电路，其包括连接至外围Vdd电源线的输入、连接至所述单元正电压源CVdd的输出、以及使能输入，所述使能输入具有指示读取循环的读取状态和指示写入循环的写入状态。
4.根据权利要求3所述的集成电路，其中，在所述写入循环期间，所述第一电压控制电路输出低于所述外围Vdd电源线的CVdd电压。
5.根据权利要求3所述的集成电路，其中，在所述读取循环期间，所述第一电压控制电路输出等于或大于所述外围Vdd电源线的CVdd电压。
6.根据权利要求3所述的集成电路，其中，所述第一电压控制电路进一步包括等待模式电路，并且响应于等待模式输入而输出低于所述外围Vdd电源线的CVdd电压。
7.根据权利要求3所述的集成电路，其中，在写入循环期间，到单元的字线电压等于所述外围Vdd电压，并且所述第一电压控制电路输出低于所述字线电压至少50毫伏的CVdd电压。
8.根据权利要求1所述的集成电路，其中，所述第一单端口SRAM阵列具有用于第一位单元的每一列的电压控制电路。
9.一种集成电路，包括：
多个第一位单元的第一单端口SRAM阵列，在行和列中进行配置，每个位单元都具有距离Y1的y间距和距离X1的x间距，X1与Y1的比率大于或等于2，多个位单元的每一个都形成单鳍FinFET晶体管的6T SRAM单元，所述第一位单元的每一个都接收来自第一电压控制电路的单元正电压源CVdd；以及
多个第二位单元的第二单端口SRAM阵列，在行和列中进行配置，每个第二位单元都具有距离Y2的y间距和距离X2的x间距，X2与Y2的比率大于或等于3，所述多个第二位单元的每一个都进一步包括6T SRAM单元，所述6T SRAM单元包括多鳍FinFET晶体管，并且所述第二位单元的每一个都接收来自预定Vdd电压源的第二单元正电压源CVdd；
其中，X2与X1的比率大于约1.1。
10.一种方法，包括：
在集成电路上设置第一单端口SRAM阵列，所述单端口SRAM阵列进一步包括：多个第一尺寸位单元，所述多个第一尺寸位单元中的每一个都包括用于在存储节点和互补存储节点上存储数据的交叉连接反相器对，所述反相器对中的每一个都包括单鳍FinFET上拉器件和单鳍FinFET下拉器件；以及一对传输门，分别连接在位线和互补位线以及所述存储节点和所述互补存储节点中相应的一个之间，所述传输门中的每一个都包括具有连接至字线的栅极的单鳍FinFET器件，并且第一电压控制电路向所述第一尺寸位单元输出第一单元正电压源CVdd；
在所述集成电路上设置第二单端口SRAM阵列，所述第二单端口SRAM阵列包括多个第二尺寸位单元，每一个都包括：用于在存储节点和互补存储节点上存储数据的交叉连接反相器对，每个反相器都包括单鳍FinFET上拉器件和多鳍FinFET下拉器件；以及一对传输门，分别连接在位线和互补位线以及所述存储节点和所述互补存储节点中相应的一个之间，所述传输门中的每一个都包括具有连接至字线的栅极的多鳍FinFET器件，并且第二电压控制电路向所述第二尺寸位单元输出第二单元正电压源CVdd；
将所述第一电压控制电路和所述第二电压控制电路连接至外围电压Vdd；以及
操作所述第一电压控制电路，以在所选操作期间改变所述第一单元正电压源CVdd。
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