CN113539333A - 在源极线下拉电路中使用带状单元的非易失性存储器系统 - Google Patents

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Abstract

本发明涉及一种闪存存储器设备，该闪存存储器设备使用非易失性存储器单元的存储阵列中的带状单元作为源极线下拉电路。在一个实施方案中，带状单元是擦除栅带状单元。在另一实施方案中，带状单元是源极线带状单元。在另一实施方案中，带状单元是控制栅带状单元。在另一实施方案中，带状单元是字线带状单元。

Description

在源极线下拉电路中使用带状单元的非易失性存储器系统
技术领域
本发明涉及一种在源极线下拉电路中利用阵列中现有带状单元的非易失性存储设备。
背景技术
非易失性存储器单元在本领域中是熟知的。图1至6中示出了现有技术中已知的非易失性存储器单元的示例。
图1描绘了叠栅非易失性存储器单元110。每个存储器单元110包括形成在半导体衬底12中的、其间具有沟道区18的源极区(也称为源极线端子)14和漏极区16。浮栅20形成在沟道区18上方并且与该沟道区绝缘(并且控制其电导率)，并且形成在漏极区16和源极区14中的每一个的一部分上方。控制栅端子22(这里其被耦接到字线)设置在浮栅20上并且与该浮栅绝缘。浮栅20和控制栅端子22通过栅极氧化物彼此绝缘并且与衬底12绝缘。位线端子24耦接到漏极区16。
使用从沟道18到紧挨着漏极区16的沟道区中的浮栅20的热电子注入来执行编程。
使用从浮栅20隧穿到衬底12的Fowler-Nordheim电子执行擦除。
通过将正的读取电压置于在漏极区16和控制栅端子22(其打开沟道区18)上来执行读取。如果浮栅20带正电(即，电子被擦除)，则在浮栅20下方的沟道区18也被接通，并且电流将流过沟道区18，该沟道区被感测为已擦除状态或“1”状态。如果浮栅20带负电(即，利用电子进行了编程)，则沟道区的在浮栅20下方的大部分或全部被关断，并且电流将不会(或者将有很少的电流)流过沟道区18，该沟道区被感测为被编程状态或“0”状态。
表1描绘了可以施加到存储器单元110和衬底12的端子、用于执行读取、擦除和编程操作的典型电压范围：
表1：图1的叠栅极非易失性存储器单元110的操作
CG BL SL 衬底
读取1 0-5V 0.1-2V 0V-2V 0V
读取2 0.5-2V 0V-2V 2-0.1V 0V
擦除 -8至-10V/0V FLT FLT 8-10V/15-20V
编程 8-12V 3-5V/0V 0V/3-5V 0V
“读取1”是其中单元电流在位线上输出的读取模式。“读取2”是其中单元电流在源极线端子14上输出的读取模式。在编程模式中，位线端子被设置为VDD(通常为3-5V)，并且源极线端子被设置为0V以禁止单元的编程，并且位线端子被设置为0V并且源极线端子被设置为VDD(通常为3-5V)以编程单元。
图2描绘了分裂栅非易失性存储器单元210。每个存储器单元210包括形成在半导体衬底12中的、其间有沟道区18的源极区(源极线端子)14和源极区16。浮栅20形成在沟道区18的第一部分上方并且与其绝缘(并控制其电导率)，并且形成在源极区14的一部分上方。字线端子22(其通常被耦接到字线)具有设置在沟道区18的第二部分上方并且与该沟道区的第二部分绝缘(并且控制其电导率)的第一部分，以及向上延伸并且位于浮栅20上方的第二部分。浮栅20和字线端子22通过栅极氧化物与衬底12绝缘。位线端子24耦接到漏极区16。
通过将高的正电压置于字线端子22上来对储器单元210进行擦除(其中电子从浮栅去除)，这导致浮栅20上的电子经由Fowler-Nordheim隧穿从浮栅20到字线端子22隧穿通过中间绝缘体。
通过将正的电压置于字线端子22上以及将正的电压置于源极区14上来编程存储器单元210(其中电子被置于浮栅上)。电子电流将从漏极区16流向源极区14(源极线端子)。当电子到达字线端子22和浮栅20之间的间隙时，电子将加速并且变为被激发的(加热的)。由于来自浮栅20的静电引力，一些加热的电子将通过栅极氧化物被注入到浮栅20上。
通过将正的读取电压置于漏极区16和字线端子22(其接通沟道区18的在字线端子下方的部分)上来读取存储器单元210。如果浮栅20带正电(即，电子被擦除)，则沟道区18的在浮栅20下方的部分也被接通，并且电流将流过沟道区18，该沟道区被感测为擦除状态或“1”状态。如果浮栅20带负电(即，通过电子进行了编程)，则沟道区的在浮栅20下方的部分被大部分或完全关断，并且电流不会(或者有很少的电流)流过沟道区18，该沟道区被感测为编程状态或“0”状态。
表2描绘了可以施加到存储器单元210的端子以用于执行读取、擦除和编程操作的典型电压范围：
表2：图2的非易失性存储器单元210的操作
WL BL SL
读取1 0.5-3V 0.1-2V 0V
读取2 0.5-3V 0V-2V 2-0.1V
擦除 ～11-13V 0V 0V
编程 1-2V 1-3μA 9-10V
“读取1”是其中单元电流在位线上输出的读取模式。“读取2”是其中单元电流在源极线端子14上输出的读取模式。
图3描绘了分裂栅非易失性存储器单元310。存储器单元310类似于图2的存储器单元210，其中增加了控制栅(CG)端子28。控制栅端子28在编程中被偏置在高的正电压处(例如，10V)，在擦除中被偏置在低的电压或负的电压处(例如，0v/-8V)，在读取中被偏置在低的电压或中等电压处(例如，0v/2.5V)。其他端子类似于图2那样偏置。
图4描绘了分裂栅非易失性存储器单元410。存储器单元410包括源极区(源极线端子)14、漏极区16、在沟道区18的第一部分上方的浮栅20、在沟道区18的第二部分上方的选择栅22(通常耦接到字线(WL))、在浮栅20上方的控制栅28以及在源极区14上方的擦除栅30。这里，除了浮栅20之外，所有的栅极均为非浮栅，这意味着它们电连接到或能够电连接到电压源。编程由来自沟道区18的、将自身注入到浮栅20的加热的电子执行。擦除通过从浮栅20隧穿到擦除栅30的电子来执行。
表3描绘了可以施加到存储器单元410的端子以用于执行读取、擦除和编程操作的典型电压范围：
表3：图4的非易失性存储器单元410的操作
WL/SG BL CG EG SL
读取1 0.5-2V 0.1-2V 0V-2.6V 0V-2.6V 0V
读取2 0.5-2V 0V-2V 0V-2.6V 0V-2.6V 2-0.1V
擦除 -0.5V/0V 0V 0V/-8V 8-12V 0V
编程 1V 1μA 8-11V 4.5-9V 4.5-5V
“读取1”是其中单元电流在位线上输出的读取模式。“读取2”是其中单元电流在源极线端子上输出的读取模式。
图5描绘了分裂栅非易失性存储器单元510。存储器单元510类似于图4的存储器单元410，除了存储器单元510不含擦除栅EG端子。编程由来自沟道区18的、将自身注入到浮栅20的加热的电子执行。通过将衬底12偏置到高的电压并且将控制栅CG端子28偏置到低的电压或负的电压来执行擦除，使得电子从浮栅20隧穿到沟道区18。可替换地，通过将字线端子22偏置到正的电压并且将控制栅端子28偏置到负的电压来执行擦除，使得电子从浮栅20隧穿到字线端子22。编程和读取类似于图4的那样。
图6描绘了分裂栅非易失性存储器单元610。存储器单元610与图4的存储器单元410相同，除了存储器单元610没有单独的控制栅端子。除了没有施加控制栅偏置，擦除操作(通过使用擦除栅端子进行擦除)和读取操作类似于图4的操作。在没有控制栅偏置的情况下，编程操作也被完成，并且结果，在编程操作期间必须在源极线端子14上施加更高的电压，以补偿控制栅偏置的缺乏。
表4描绘了可以施加到存储器单元610的端子用于执行读取、擦除和编程操作的典型电压范围：
表4：图6的非易失性存储器单元610的操作
WL/SG BL EG SL
读取1 0.5-2.2V 0.1-2V 0V-2.6V 0V
读取2 0.5-2.2V 0V-2V 0V-2.6V 2-0.1V
擦除 -0.5V/0V 0V 11.5V 0V
编程 1V 2-3μA 4.5V 7-9V
“读取1”是其中单元电流在位线上输出的读取模式。“读取2”是其中单元电流在源极线端子上输出的读取模式。
图1至图6中所示类型的存储器单元通常被布置成行和列以形成阵列。因为每个字线控制存储器单元的行并且耦接到该行中的每个单元的字线端子22，并且擦除栅线(当存在时)由成对的存储器单元行共享并且耦接到这些成对行中的每个单元的擦除栅端子30，所以一次对整行或成对行执行擦除操作。源极线通常耦接到存储器单元的一行或存储器单元的两个相邻行的源极线端子14。位线通常耦接到存储器单元24的一列的位线端子24。
对于图1至图6的现有技术的存储器单元中的每一个，并且从上表中可以看出，经常需要将源极线下拉到接地(即，0伏)，并且相对较快地这样做。
图7描绘了用于实现这一点的典型现有技术。存储器系统700包括存储器单元710、字线722、控制栅线726、擦除栅线728、位线720和源极线714。存储器单元710可以是图1至图6中所示的任何类型，即存储器单元110、存储器单元210、存储器单元310、存储器单元410、存储器单元510、存储器单元610或存储器单元的另一类型。源极线714耦接到下拉晶体管730，这里该下拉晶体管包括单个NMOS晶体管。当下拉晶体管730的栅极被激活时，源极线714被下拉到接地。在闪存存储器系统中，将需要许多下拉电路，并且取决于源极线714的电容，每个源极线714可能需要多于一个的下拉电路。下拉晶体管714对于低电压操作需要大约0-1.2V的操作电压，并且对于高电压操作需要4-5-11.5V的操作电压，如表1-4中所示。这意味着下拉晶体管730需要高电压晶体管类型(例如，11.5V晶体管)或IO晶体管类型(例如，2.5V或3V晶体管)中的一个或两个，这占据了管芯(die)空间并且增加了系统的整体成本和复杂性。在两个类型都存在的情况下，它们通常在一个端部处接地，在另一端部处连接到多路复用器，其中该多路复用器响应控制信号将晶体管中的一个连接到源极线。此外，当存储器单元710被编程时，下拉晶体管会遭受过电压和故障。
申请人在标题为“使用虚拟存储器单元作为源极线下拉电路的闪存存储器系统(Flash Memory System Using Dummy Memory Cell As Source Line Pull DownCircuit)”的PCT公开第WO 2017/044251A1号中提出了对存储器系统700的改进，该申请通过引用并入本文。在图8和图9中描绘了这种存储器系统。
参考图8，闪存存储器系统800包括示例性存储器单元710和示例性虚拟存储器单元810。虚拟存储器单元810具有与存储器单元710相同的结构，除了虚拟存储器单元810不用于存储数据。存储器单元710的源极线714耦接到虚拟存储器单元810的源极线814，如果存储器单元710和虚拟存储器单元810在阵列内的同一行中，通常将会是这种情况。字线722耦接到字线822，并且位线720在列的存储器单元800之间共享。
在所示的示例中，存储器单元710和虚拟存储器单元810遵循图4中存储器单元410的设计。应当理解的是，存储器单元710和虚拟存储器单元810也可以遵循图3中的存储器单元310或图5中的存储器单元510(在这种情况下，将不存在擦除栅728和828)、图6中的存储器单元610(在这种情况下，将不存在控制栅726和826)、或者图1中的存储器单元110或图2中的存储器单元210(在这种情况下，将不存在擦除栅728和828以及控制栅726和826)的设计。
当存储器单元710呈读取模式或擦除模式时，源极线814通过虚拟存储器单元810和虚拟位线820耦接到接地，该虚拟位线可切换地耦接到接地，这导致源极线714和源极线814、电连接到位线820的任何其它东西被拉到接地。需要在读取操作之前擦除虚拟存储器单元810。
当存储器单元710呈编程模式时，虚拟位线820可切换地耦接到禁止电压(诸如VDD)。这将使虚拟存储器单元810置于编程禁止模式，该编程禁止模式将虚拟存储器单元810保持在擦除状态。针对每个存储器单元710可以有多个虚拟存储器单元810，以加强下拉源极线714到接地。
图9描绘了闪存存储器系统900，该闪存存储器系统包括示例性存储器单元920和示例性虚拟存储器单元电路910。虚拟存储器单元电路910包括耦接到彼此的多个虚拟存储器单元。在该示例中，来自存储器单元920的源极线930(也标记为SL0)和源极线940(也标记为SL1)耦接到虚拟存储器单元电路910的源极线端子。在该示例中，源极线930SL0和源极线940SL1连接在一起。
因此，用于存储器单元920的整个扇区(sector或者sectors)的源极线可以一起耦接到虚拟存储器单元电路910的源极线，该虚拟存储器单元电路包括来自作为该扇区(sector或者sectors)的一部分的相同单元行的虚拟存储器单元。
当存储器单元920呈读取模式或擦除模式时，虚拟存储器单元电路910将通过虚拟位线耦接到接地。需要在读取操作之前擦除虚拟存储器单元。已擦除的虚拟存储器单元，当通过虚拟位线耦接到接地时，将源极线930和940拉到接地。
当存储器单元920呈编程模式时，虚拟存储器单元电路910的虚拟位线将耦接到禁止电压(诸如VDD)。这将使虚拟存储器单元电路910的虚拟存储器单元置于编程禁止模式中，该编程禁止模式将虚拟存储器单元保持在擦除状态。
可选地，在读取或待机模式期间，字线950(也标记为WL_rdcellpdwn，其与存储器单元920的字线分开)和控制栅960(也标记为CG_rdcellpdwn，其与存储器单元920的控制栅分开)被偏置在与存储器单元920的电压不同的电压(诸如VDD或更高)处，以最小化在虚拟存储器单元电路910的虚拟存储器单元上的电流下降。
与图7的现有技术系统相比，图8和图9的系统有许多益处。首先，源极线下拉电流分布在许多虚拟存储器单元和金属路径中，这导致更低的电磁干扰和更少的解码互连。第二，与现有技术的下拉高压晶体管比较，虚拟存储器单元上有更小的功耗。第三，与高压晶体管下拉解决方案相比，本实施方案需要更少的管芯空间。第四，实施方案的偏置和逻辑控制比现有技术的下拉晶体管更简单。这导致在编程模式期间更少的过电压和故障。
然而，图8和图9的实施方案需要附加的、用于虚拟存储器单元电路的虚拟存储器单元的管芯空间。这增加了管芯的大小、复杂性和制造成本。
现有技术的存储器系统也含有带状单元。图10A、图10B、图10C和图10D分别描绘了现有技术的、各自包括示例性存储器单元1010和示例性带状单元1020(即示例性带状单元1020-1、1020-2、1020-3和1020-4)的存储器系统1000-1、1000-2、1000-3和1000-4。带状单元1020是带状行或带状列的一部分，该带状行或带状列通常作为区域存在于阵列中，在该区域中，可以在擦除栅线、源极线、控制栅线和字线中的一个或多个与阵列的外部的另一结构(诸如驱动器、低电压解码器或高电压解码器)之间进行物理连接。带状单元1020含有一些但不总是全部与存储器单元1010相同的组件。
在图10A、图10B、图10C和图10D中所示的示例的每一个中，存储器单元1010包括第一位线端子1011、第一字线端子1012、第一控制栅端子1013、第一擦除栅端子1014和第一源极线端子1015，如果存储器单元1010遵循图4中的存储器单元410的设计，将会是这种情况。带状单元1020可以是以下四种不同类型的带状单元中的一个：擦除栅带状单元1020-1(如图10A中所示)、源极线带状单元1020-2(如图10B中所示)、控制栅带状单元1020-3(如图10C中所示)和字线带状单元1020-4(如图10D中所示)。
1.擦除栅带状单元
参考图10A，带状单元1020可以是擦除栅带状单元1020-1，该擦除栅带状单元包括第二位线端子1021、第二字线端子1022、第二控制栅端子1023、第二擦除栅端子1024、第二源极线端子1025和擦除栅触点1034，其中擦除栅触点1034将第二擦除栅端子1024连接到含有存储器单元1010和带状单元1020-1的阵列的外部的结构(诸如低电压或高电压解码器)，该结构在编程、擦除和读取操作期间根据需要驱动连接到第二擦除栅端子1024的擦除栅线1104。第二擦除栅端子1024进一步连接到擦除栅线1104，因为该第二擦除栅端子与存储器单元1010在同一行中。存储器单元1010包括第一字线端子1012、第一控制栅端子1013、第一擦除栅端子1014、第一源极线端子1015和第一位线端子1011。
图11A描绘了含有擦除栅带状单元1020-1的阵列的示例。阵列1100-1包括位线1101、字线1102a和1102b、控制栅线1103a和1103b、擦除栅线1104和源极线1105。源极线1105位于擦除栅线1104下方，并且因此从该视图来看，即使它们在三维空间中是分隔开的，也看起来是同一条线。
描绘了示例性存储器单元1010。单元1010的字线端子(诸如图10中的第一字线端子1012)耦接到字线1102a，存储器单元1010的控制栅端子(诸如图10中的第一控制栅端子1013)耦接到控制栅线1103a，单元1010的擦除栅端子(诸如图10中的第一擦除栅端子1014)耦接到擦除栅线1104，并且存储器单元1010的源极线端子(诸如图10中的第一源极线端子1015)耦接到源极线1105。
位线1101通过位线触点1106(其位于在每条位线的任一端部处)耦接到阵列1100的外部的结构。
阵列1100还包括擦除栅带1110，该擦除栅带包括示例性擦除栅带状单元1020-1。擦除栅带1110耦接到擦除栅线1104，因为该擦除栅线在同一行中，并且因此存储器单元1010的擦除栅线1104和擦除栅端子1014耦接到擦除栅触点1034。带状单元1020-1和擦除栅带1110没有连接到任何位线触点，并且因此没有连接到其与阵列1100的外部的结构相对应的位线。结果，带状单元1020-1和擦除栅带1110在现有技术中没有下拉功能。
2.源极线带状单元
参考图10B，带状单元1020可以是源极线带状单元1020-2。源极线带状单元1020-2包括第二位线端子1021、第二字线端子1022、第二控制栅端子1023、第二源极线端子1025和源极线触点1035，并且不包括擦除栅端子(以为源极线触点1035提供空间(room))，其中源极线触点1035连接到含有存储器单元1010和带状单元1020-2的阵列的外部的结构(诸如低电压或高电压解码器)，该结构在编程、擦除和读取操作期间根据需要驱动连接到第二源极线端子1025的源极线。存储器单元1010包括第一字线端子1012、第一控制栅端子1013、第一擦除栅端子1014、第一源极线端子1015和第一位线端子1011。
图11B描绘了含有源极线带状单元1020-2的阵列的示例。阵列1100-2-2类似于图11A的阵列1100-1，除了擦除栅带1110被包括示例性源极线带状单元1020-2的源极线带1120代替。
源极线带1120耦接到源极线1105，因为该源极线在同一行中，因此存储器单元1010的源极线1105和源极线端子1015耦接到源极线触点1035。源极线带状单元1020-2和源极线带1120没有连接到任何位线触点，并且因此没有经由它们相关联的位线连接到阵列1100-2的外部的结构。结果，在现有技术中，源极线带状单元1020-2和源极线带1120不执行下拉功能。
3.控制栅带状单元
参考图10C，带状单元1020可以是控制栅带状单元1020-3。控制栅带状单元1020-3包括第二位线端子1021、第二字线端子1022、第二控制栅端子1023、第二源极线端子1025、控制栅触点1033和源极线触点1035，并且不包括擦除栅端子(以为源极线触点1035提供空间)，其中控制栅触点1033和源极线触点1035连接到含有存储器单元1010和带状单元1020-3的阵列的外部的结构(诸如低电压或高电压解码器)，该结构在编程、擦除和读取操作期间根据需要驱动分别连接到第二控制栅端子1023和源极线端子1025的控制栅线1103a和源极线1105。存储器单元1010包括第一字线端子1012、第一控制栅端子1013、第一擦除栅端子1014、第一源极线端子1015和第一位线端子1011。
图11C描绘了含有控制栅线带状单元1130的阵列的示例。阵列1100-3分别类似于图11A和图11B中的阵列1100-1和1100-2，除了擦除栅带1110或源极线带1120分别被包括示例性控制栅带状单元1020-3的控制栅线带1130代替。控制栅线带1130，特别是控制栅带状单元1020-3(其中的一个被引出)分别耦接到控制栅线1103a和1103b，因为它们在同一行，并且因此分别控制栅线1103a、110b和存储器单元1010的控制栅端子1013分别耦接到控制栅线触点1033a和1033b。源极线1105耦接到第二源极线端子1025，因为它们在同一行中，并且因此源极线1105耦接到源极线触点1035。控制栅线带状单元1020-3和控制栅线带1130没有连接到任何位线触点，并且因此没有经由它们相关联的位线连接到阵列1100-3的外部的结构。结果，在现有技术中控制栅线带状单元1020-3和控制栅线带1130不执行下拉功能。
4.字线带状单元
参考图10D，带状单元1020可以是字线带状单元1020-4。字线带状单元1020-4包括第二位线端子1021、第二字线端子1022、第二控制栅端子1023、第二源极线端子1025、字线触点1032和源极线触点1035，并且不包括擦除栅端子(以为源极线触点1035提供空间)，其中字线触点1032和源极线触点1035连接到包括存储器单元1010和带状单元1020-4的阵列的外部的结构(诸如低电压或高电压解码器)，该结构在编程、擦除和读取操作期间根据需要驱动分别连接到字线触点1032和源极线触点1035的字线和源极线。存储器单元1010包括第一字线端子1012、第一控制栅端子1013、第一擦除栅端子1014、第一源极线端子1015和第一位线端子1011。
图11D描绘了含有字线带状单元1020-4的阵列的示例。阵列1100-4分别类似于图11A的阵列1100-1、图11B的阵列1100-2和图11C的阵列1100-3，除了擦除栅带1110、源极线带1120或控制栅线带1130分别被包括示例性字线带状单元1020-4的字线带1140代替。
字线带1140，特别是字线带状单元1020-4(其中一个被引出)被耦接到字线1102a和1102b，因为它们分别在同一行中，并且因此字线1102a和1102b以及存储器单元1010的字线端子1012分别被耦接到字线触点1032a和1032b。源极线1105耦接到第二源极线端子1025，因为它们在同一行中，并且因此源极线1105耦接到源极线触点1035。带状单元1020-4和字线带1140没有连接到任何位线触点，并且因此没有经由它们相关联的位线连接到阵列1100-4的外部的结构。因此，在现有技术中字线带状单元1020-4和字线带1140不执行下拉功能。
再次参考图10A至图10D和图11A至图11D，并且如所指出的那样，因为存储器单元1010和带状单元1020位于在同一行中，所以存储器单元1010的第一源极线端子1015耦接到与带状单元1020的第二源极线端子1025相同的源极线，存储器单元1010的第一字线端子1012耦接到与带状单元1020的第二字线端子1022相同的字线，存储器单元1010的第一控制栅端子1013耦接到与带状单元1020的第二控制栅端子1023相同的控制栅线，并且存储器单元1010的第一擦除栅端子1014耦接到与带状单元1020的第二擦除栅端子1024(如果存在)相同的擦除栅线。
在图10A至图10D和图11A至图11D中所示的示例中，存储器单元1010和带状单元1020遵循图4中的存储器单元410的设计，除了上述针对带状单元1020-2、1020-3和1030-4。存储器单元1010和带状单元1020也可以遵循图3中的存储器单元310或图5中的存储器单元510(在这种情况下，将不存在第一擦除栅端子1014和第二擦除栅端子1024)、图6中的存储器单元610(在这种情况下，将不存在第一控制栅端子1013和第二控制栅端子1023)、或者图1中的存储器单元110或者图2中的存储器单元210(在这种情况下，将不存在第一擦除栅端子1014和第二擦除栅端子1024以及第一控制栅端子1013和第二控制栅端子1023)的设计。
因此，带状单元是不用于存储数据的单元，该单元包括连接到包括存储器单元的阵列的外部的结构(诸如低电压解码器或高电压解码器)的擦除栅触点、控制栅触点、源极线触点和字线触点中的至少一个。各个擦除栅触点、控制栅触点、源极线触点和字线触点是连接到金属线的竖直触点，该金属线连接到含有存储器单元的阵列的外部的结构(诸如低电压解码器或高电压解码器)。
所需要的是一种用于在闪存存储器系统中将源极线拉到接地的新技术，该技术利用了比申请人公开的并且在上面参考图8至图9讨论的先前设计更少的管芯空间。
发明内容
在下面描述的实施方案中，闪存存储器设备在源极线下拉电路中利用阵列中现有的带状单元。
在一个实施方案中，存储器系统包括：存储器单元，该存储器单元包括第一位线端子和第一源极线端子；带状单元，该带状单元包括第二位线端子和第二源极线端子；源极线，该源极线耦接到第一源极线端子和第二源极线端子；和下拉电路，该下拉电路当存储器单元正在被读取或擦除时选择性地将第二位线端子耦接到接地，并且当存储器单元正在被编程时选择性地将第二位线端子耦接到电压源。
在某些实施方案中，存储器单元包括第一字线端子，并且带状单元包括第二字线端子。在某些实施方案中，存储器单元包括第一控制栅端子，并且带状单元包括第二控制栅端子。在某些实施方案中，存储器单元包括第一擦除栅端子，并且带状单元包括第二擦除栅端子。
在某些实施方案中，带状单元是源极线带状单元，其中第二源极线端子连接到源极线触点。在某些实施方案中，带状单元是字线带状单元，其中第二字线端子连接到字线触点。在某些实施方案中，带状单元是控制栅带状单元，其中第二控制线端子连接到控制栅触点。在某些实施方案中，带状单元是擦除栅带状单元，其中第二擦除栅端子连接到擦除栅触点。
附图说明
图1是本发明可以应用于其的现有技术的叠栅非易失性存储器单元的横剖视图。
图2是本发明可以应用于其的现有技术的分裂栅非易失性存储器单元的横剖视图。
图3是本发明可以应用于其的现有技术的分裂栅非易失性存储器单元的横剖视图。
图4是本发明可以应用于其的现有技术的分裂栅非易失性存储器单元的横剖视图。
图5是本发明可以应用于其的现有技术的分裂栅非易失性存储器单元的横剖视图。
图6是本发明可以应用于其的现有技术的分裂栅非易失性存储器单元的横剖视图。
图7描绘了现有技术的具有耦接到源极线的下拉晶体管的存储器单元。
图8描绘了申请人先前公开的设计，其中虚拟存储器单元被用作源极线的下拉电路。
图9描绘了申请人先前公开的另一设计，其中多个虚拟存储器单元被用作源极线的下拉电路。
图10A描绘了现有技术的存储器单元和擦除栅带状单元。
图10B描绘了现有技术的存储器单元和源极线带状单元。
图10C描绘了现有技术的存储器单元和控制栅带状单元。
图10D描述了现有技术的存储器单元和字线带状单元。
图11A描绘了现有技术的包括擦除栅带的存储器阵列。
图11B描绘了现有技术的包括源极线带的存储器阵列。
图11C描绘了现有技术的包括控制栅带的存储器阵列。
图11D描绘了现有技术的包括字线带的存储器阵列。
图12描绘了具有用作源极线下拉电路的带状单元的实施方案。
图13描绘了包括用于源极线下拉电路中的擦除栅带的存储器阵列的实施方案的布局图。
图14描绘了包括用于源极线下拉电路中的擦除栅带的存储器阵列的另一实施方案的布局图。
图15描绘了包括用于源极线下拉电路中的擦除栅带的存储器阵列的另一实施方案的布局图。
图16描绘了包括用于源极线下拉电路中的源极线带的存储器阵列的实施方案的布局图。
图17描绘了包括用于源极线下拉电路中的控制栅带的存储器阵列的实施方案的布局图。
图18描绘了包括用于源极线下拉电路中的字线带的存储器阵列的实施方案的布局图。
具体实施方式
图12描绘了具有用作源极线的下拉电路的带状单元的实施方案。存储器系统1200包括存储器单元1010，该存储器单元包括与先前针对参考图10A至图10D描述的存储器单元1010相同的组件，特别地存储器单元1010包括第一字线端子1012、第一控制栅端子1013、第一擦除栅端子1014、第一源极线端子1015和第一位线端子1011。存储器系统1200还包括带状单元1020，该带状单元可以是先前参考图10A至图10D和图11A至图11D描述的带状单元1020-1、1020-2、1020-3和1020-4中的任何一个。
与现有技术不同，带状单元1020的第二位线端子1021连接到下拉电路触点1201(其可以包括例如层之间的通孔)，该下拉电路触点又将存储器阵列的外部连接到下拉电路1210。下拉电路1210包括开关1211，该开关响应控制信号将选择性地连接到接地或电压源(诸如VDD)。
当存储器单元1010呈读取模式或擦除模式时，第一源极线端子1015耦接到源极线1105，该源极线耦接到带状单元1020并且将下拉电路1210耦接到接地。因此，第一源极线端子1015、源极线1105和第二源极线端子1025将通过带状单元1020被下拉到接地。可选地，多于一个的带状单元1020可以耦接到第一源极线端子1015，以加强第一源极线端子1015和源极线1105下拉到接地，以便于使第一源极线端子1015和源极线1105更快拉到接地。
当存储器单元1010呈编程模式时，第二位线端子1021通过下拉电路1210中的开关1211耦接到禁止电压源(诸如VDD)。这将使带状单元1020置于编程禁止模式中，该编程禁止模式将使带状单元1020保持在擦除状态，即使在存储器单元1010被编程时。
带状单元1020在中性状态下产生，其中该带状单元传导电流(相当于擦除状态)。当存储器单元1010被擦除时，带状单元1020类似地经历擦除电势，并且因此始终维持在擦除状态中，或者可选地不被擦除并且保持在中性状态中，其中电流流过带状单元1020，因为当存储器单元1010被编程时，带状单元1020响应于下拉电路1210经历禁止编程电势。
图13至图18分别描绘了针对带状单元1020使用四种类型的带状单元(擦除栅带状单元1020-1、源极线带状单元1020-2、控制栅带状单元1020-3和字线带状单元1020-4)的实施方案的示例性布局。
图13描绘了类似于阵列1100-1的阵列1300，除了擦除栅带1310中的位线端子1021(未示出，但在图10A至图10D中示出)连接到在位线的两个端部上的下拉电路触点1201，该下拉电路触点又连接到相应下拉电路1210(此处未示出，但在图12中示出)的可切换触点。单元1010和擦除栅带状单元1020-1共享源极线1105，并且源极线1105在读取模式或擦除模式期间通过下拉电路触点1201和相应下拉电路1210被下拉到接地，并且在编程模式期间响应于下拉电路1210通过下拉电路触点1201被拉到VDD，如前面参考图12所讨论的。
图14描绘类似于阵列1300的阵列1400，除了擦除栅带1410比擦除栅带1310更宽，并且在本示例中，擦除栅带状单元1020-2在阵列1400中比在阵列1300中宽两倍。这增加了下拉能力。单元1010和擦除栅带状单元1020-2共享源极线1105，并且源极线1105在读取模式或擦除模式期间通过相对于下拉电路1210的下拉电路触点1201被下拉到接地，并且在编程模式期间响应于下拉电路1210通过下拉电路触点1201被拉到VDD，如前面参考图12所讨论的。
图15描绘了类似于图14的阵列1400的阵列1500，除了(1)擦除栅带1410已经被擦除栅带1510代替，该擦除栅带包括两列擦除栅带状单元，每列擦除栅带状单元的大小与一列存储器单元的大小相似，(2)有两个擦除栅带状单元1020-2而不是一个，并且(3)擦除栅带1510具有四个各自连接到相应位线端子的下拉电路触点1201，而不是两个。阵列1500可能比阵列1400更容易制造，这是由于正常单元的列和两列擦除栅带状单元之间的相对均匀性。
图16描绘了包括源极线带1610的阵列1600。阵列1600类似于图11B的阵列1100-2，除了源极线带1610中的位线端子连接到在位线的两个端部上的下拉电路触点1201，该下拉电路触点又连接到相应下拉电路1210的可切换触点(此处未示出，但在图12中示出)。单元1010和源极线带状单元1020-2共享源极线1105，并且共享的源极线1105在读取或擦除模式期间响应于下拉电路1210通过下拉电路触点1201被下拉到接地，并且在编程模式期间响应于下拉电路1210通过下拉电路触点1201被拉到VDD，如前面参考图12所讨论的。
图17描绘了包括控制栅线带1710的阵列1700。阵列1700类似于图11C的阵列1100-3，除了控制栅线带1710中的位线端子连接到在位线的两个端部上的下拉电路触点1201，该下拉电路触点又连接到相应下拉电路1210的可切换触点(此处未示出，但在图12中示出)。单元1010和控制栅带状单元1020-3共享源极线1105，并且源极线1105在读取模式或擦除模式期间通过相对于下拉电路1210的下拉电路触点1201被下拉到接地，并且在编程模式期间响应于下拉电路1210通过下拉电路触点1201被拉到VDD，如前面参考图12所讨论的。
图18描绘了包括字线带1810的阵列1800。阵列1800类似于图11D的阵列1100-4，除了字线带1810中的位线端子分别连接到在位线的两个端部上的下拉电路触点1201，该下拉电路触点又连接到相应下拉电路1210的可切换触点(此处未示出，但在图12中示出)。单元1010和字线带状单元1020-4共享源极线1105，并且源极线1105在读取模式或擦除模式期间通过相对于下拉电路1210的下拉电路触点1201被下拉到接地，并且在编程模式期间响应于下拉电路1210通过下拉电路触点1201被拉到VDD，如前面参考图12所讨论的。
与图8和图9的现有技术系统的系统相比，上述实施方案利用更少的管芯空间。这是将降低制造复杂性和成本的重大改进。
应当指出，如本文所用，术语“在…上方”和“在…上”两者包容地包括“直接在…上”(两者间未设置有中间材料、元件或空间)和“间接在…上”(两者间设置有中间材料、元件或空间)。同样地，术语“相邻”包括“直接相邻”(两者间未设置有中间材料、元件或空间)和“间接相邻”(两者间设置有中间材料、元件或空间)，并且“耦接”包括“直接耦接到”(两者间未设置有将这些元件电连接在一起的中间材料或元件)和“间接耦接到”(两者间设置有将这些元件电连接在一起的中间材料或元件)。例如，“在衬底上方”形成元件可包括在两者间没有中间材料/元件的情况下在衬底上直接形成元件，以及在两者间有一个或多个中间材料/元件的情况下在衬底上间接形成元件。

Claims (14)

1.一种存储器系统，包括：
存储器单元，所述存储器单元包括第一位线端子和第一源极线端子；
带状单元，所述带状单元包括第二位线端子和第二源极线端子；
源极线，所述源极线耦接到所述第一源极线端子和所述第二源极线端子；和
下拉电路，所述下拉电路当所述存储器单元正在被读取或擦除时选择性地将所述第二位线端子耦接到接地，并且当所述存储器单元正在被编程时选择性地将所述第二位线端子耦接到电压源。
2.根据权利要求1所述的系统，其中所述存储器单元包括第一字线端子，并且所述带状单元包括第二字线端子。
3.根据权利要求2所述的系统，其中所述存储器单元包括第一控制栅端子，并且所述带状单元包括第二控制栅端子。
4.根据权利要求3所述的系统，其中所述存储器单元包括第一擦除栅端子，并且所述带状单元包括第二擦除栅端子。
5.根据权利要求4所述的系统，其中所述带状单元是源极线带状单元，其中所述第二源极线端子连接到源极线触点。
6.根据权利要求4所述的系统，其中所述带状单元是字线带状单元，其中所述第二字线端子连接到字线触点。
7.根据权利要求4所述的系统，其中所述带状单元是控制栅带状单元，其中所述第二控制线端子连接到控制栅触点。
8.根据权利要求4所述的系统，其中所述带状单元是擦除栅带状单元，其中所述第二擦除栅端子连接到擦除栅触点。
9.根据权利要求3所述的系统，其中所述带状单元是源极线带状单元，其中所述第二源极线端子连接到源极线触点。
10.根据权利要求3所述的系统，其中所述带状单元是字线带状单元，其中所述第二字线端子连接到字线触点。
11.根据权利要求3所述的系统，其中所述带状单元是控制栅带状单元，其中所述第二控制线端子连接到控制栅触点。
12.根据权利要求2所述的系统，其中所述带状单元是源极线带状单元，其中所述第二源极线端子连接到源极线触点。
13.根据权利要求2所述的系统，其中所述带状单元是字线带状单元，其中所述第二字线端子连接到字线触点。
14.根据权利要求1所述的系统，其中所述带状单元是源极线带状单元，其中所述第二源极线端子连接到源极线触点。
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