JPH0222865A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は電気的に消去可能でプログラム可能な読出専
用メモリ（以下ＥＥＦＲＯＭと略す。）に関するもので
、特に微細化と高集積化の可能な半導体記憶装置に関す
るものである。

［従来の技術］ 第５図は一般に知られている従来の電気的情報の書込み
消去が可能なＥＥＰＲＯＭを示すプロ、ツク図である。

第５図を参照して、このＥ　Ｅ　Ｐ　ＲＯＭは、ＥＥＦ
ＲＯＭセルを含むメモリアレイ５０と、外部からロウア
ドレス信号を受取るロウアドレスバッファ５１と、コラ
ムアドレス信号を受取るコラムアドレスバッファ５２と
、これらのアドレス信号をデコードし特定のメモリセル
に接続されたワード線およびビット線に電圧を与えるロ
ウデコーダ５３およびコラムデコーダ５４と、２つのデ
コーダにより指定されたメモリセルにストアされた信号
をＹゲート５５を介して読出すセンスアンプ５６と、読
出された信号を出力するための出カバ・ソファ５７と、
外部から制御信号を受けて各部に与える制御信号人力バ
ッファ５８とを含む。

動作において、センスアンプ５６はメモリセルにストア
された信号を検出し、それを増幅して出力バッファ５７
に与える。第６図は、第５図に示されているメモリアレ
イ５０およびＹゲート５５の例を示す回路図である。

第６図を参照し、Ｙゲート５５は、Ｉ１０線５９とビッ
ト線３１との間に接続されたトランジスタ６０と、ＣＧ
線６１とコントロールゲート線６２との間に接続された
トランジスタ６３とを含む。

トランジスタ６０および６３のゲートにＹゲート信号Ｙ
２が与えられる。Ｙゲート信号Ｙ１が与えられるトラン
ジスタも同禄に接続されている。

メモリアレイ５０では４ビツトのメモリセルが示されて
いる。１つのメモリセルはフローティングゲートを有す
るメモリトランジスタ６と、ゲートがワード線３２に接
続され、メモリトランジスタ６にストアされた信号をビ
ット線３１に与える選択トランジスタ３とを含む。また
、他の選択トランジスタ３ａはゲートがワード線３２に
接続され、コントロールゲート線６２の信号をメモリト
ランジスタ６のゲートに与えるよう接続される。

動作において、メモリトランジスタ６はそのフローティ
ングゲートに電子が蓄えられているか否かによって２値
の信号を記憶する。電子が蓄えられているとき、メモリ
トランジスタ６のしきい値電圧が高くなる。これにより
メモリトランジスタ６は読出動作においてオフする。電
子が蓄えられていないとき、メモリトランジスタ６のし
きい値電圧は負となる。これにより、メモリトランジス
タ６は読出動作においてオンする。

センスアンプからの読出しのための電圧はトランジスタ
６０を介してビット線３１に与えられ、この電圧がさら
に選択トランジスタ３を介してメモリトランジスタ６に
与えられる。これにより、センスアンプにおいてメモリ
トランジスタ６に電流が流れるか否かを検出することが
でき、したがってメモリトランジスタ６にストアされた
信号を読出すことができる。

ｉ７Ａ図は従来のフローティングゲートを有するＥＥＦ
ＲＯＭの平面図である。第７Ｂ図は第７Ａ図の■Ｂ−■
Ｂ線における断面構造を示す図である。第７Ａ図および
第７Ｂ図を参照して、ＥＥＰＲＯＭの構造を説明する。

ＥＥＰＲＯＭは、Ｐ型シリコン半導体基板２０の主表面
上に形成されたメモリトランジスタ６と、選択トランジ
スタ３とを含む。メモリトランジスタ６は半導体基板２
０の主表面上に形成されたドレイン領域となるトンネル
不純物拡散層９と、ソース領域２と、トンネル不純物拡
散ＪｉＱ上の所定の領域に形成された薄い膜厚のトンネ
ル絶縁膜１６と、少なくともトンネル絶縁膜１６を含む
領域で半導体基板２０上に絶縁膜を介して形成されるポ
リシリコンからなるフローティングゲート１４と、フロ
ーティングゲート１４上に層間酸化シリコン膜１５を介
して形成されるコントロールゲート７とを含む。コント
ロールゲート７とフローティングゲート１４とはその間
の層間酸化シリコン膜１５を誘電物質として互いに重な
り合った領域において容量を形成する。またフローティ
ングゲート１４と接続用不純物拡散層５に接続されたト
ンネル不純物拡散層９は、トンネル絶縁膜１６の形成領
域においてトンネル絶縁膜１６を誘電物質として容量を
形成する。さらに、トンネル絶縁膜１６を除いた領域に
おいて、フローティングゲート１４と半導体基板２０と
が形成する容量も存在する。フローティングゲート１４
は電荷を蓄積する。コントロールゲート７と接続用不純
物拡散層５との間に印加される電圧に応じてトンネル絶
縁膜１６を介してフローティングゲート１４とトンネル
不純物拡散層９との間で電荷の放出／圧入が行なわれる
。選択トランジスタ３は、半導体基板２０の主表面上に
間隔を隔てて形成された接続不純物拡散層５およびドレ
イン領域１と、その間に形成されたワードラインとなる
選択ゲート電極４とを含む。選択ゲート電極４と半導体
基板２０の主表面との間には選択ゲート酸化シリコン膜
１３が形成されている。ドレイン領域１はコンタクト孔
を介してビット線３１に接続される。

選択トランジスタ３は選択ゲート電極４を介して与えら
れる信号に応答してオン、オフする。それによって、選
択トランジスタ３に接続されるメモリトランジスタ６が
有する情報をビットライン３１に読出す。

次にＥＥＦＲＯＭの動作を説明する。ＥＥＰＲＯＭは読
出し、消去、書込みの３つの基本的動作モードを有する
。

以下の表はフローティングゲート１４に情報電荷を書込
んだり消去したり読出したりするときに各要素に印加さ
れる電圧を示したものである。

要　素　　　　読出し　　消去　　　書込み選択ゲート
電極４５Ｖ　　　　ＶＦＰ　　　ＶＦ？コントロールゲ
ー　ＯＶ　　　　Ｖｒｒ　　　ＯＶドア ヒツトライン３１　２Ｖ　　　　ＯＶ　　　　ＶＰＰソ
ースライン１２０Ｖ　　　　ＯＶ　　　フローティング フローティングゲ　ｖ、　　　　　ｖＥ　　　　　ｖｗ
−ト１４ ここでＶｐｐはプログラム電圧であり、ＶＦはフローテ
ィング時の電位であり、ｖｗｌＶＥは各動作時のフロー
ティングゲート１４の電位を示す。

上記衣に示したように読出時には５Ｖが選択ゲート電極
４に印加され、２ｖがビットライン３１に印加され、コ
ントロールゲート７とソースライン１２が接地される。

メモリセルの消去時には、ＶＰＰが選択ゲート電極４に
印加され、ビットライン３１およびソースライン１２が
接地される。

この消去サイクルにおいてフローティングゲート１４上
に正の電荷が印加される。書込時にはＶｐＰが選択ゲー
ト電極４とビットライン３１に印加され、コントロール
ゲート７が接地されソースライン１２はフローティング
状態にされる。これによってフローティングゲート１４
上に負の電荷が注入される。

第８Ａ図、第８Ｂ図は第７Ａ図、第７Ｂ図に示すＥＥＰ
ＲＯＭの等化回路図である。ここでＣ８はトンネル領域
に形成されるトンネルキャパシタンスである。Ｃ２はフ
ローティングゲート１４と、コントロールゲート７とそ
の間に挾まれた層間酸化シリコン膜１５とで形成された
容量である。Ｃ１は寄生容量でトンネル領域以外のフロ
ーティングゲート１４とその下部に形成されたトンネル
不純物拡散層９とその間に挾まれたトンネル絶縁膜１６
とから形成される。たとえば消去モード時の等価回路が
第８Ｂ図に示される。このとき、Ｆの電位Ｖ、は次式で
表わされる。

常はぼ０．７である。またトンネル絶縁膜の電場の大き
さおよびトンネル絶縁膜を流れる電流の大きさは次式で
表わされる。

Ｊ−ＡＥ、）ｘ２　ｅｘｐ（Ｂ／Ｅｏｘ）　　　−ｔ３
）ここで、Ｅｏｘは電場の大きさ、 Ｔｏｘはトンネル絶縁膜の厚さ、 Ｊは電流値 Ａ、Ｂは定数を表わす。

容量結合比を０．７、Ｔｏｘを１０ｎｍとして、式（２
）を（１）に代入すると、 ＥＯＸ−１４ＭＶ／ｃｍとなる。この値を（３）に代入
してＪは充分大きな値となる。この電界値を用いて、電
子がトンネル絶縁膜を介してフローティングゲートと基
板上の不純物領域との間で放出／注入される。

以上が従来のＥＥＰＲＯＭの概要である。

従来のＥＥＰＲＯＭは以上のように構成されていた。１
メモリセルには必ず１つのメモリトランジスタと１つの
選択トランジスタおよび１組のソース、ドレイン電極が
必要となり微細化しにくいなどの問題点があった。

従来のこれら欠点を解消したＥＥＦＲＯＭの１つの例が
たとえば“Ａ　　Ｎｅｗ　　ＮＡＮＤ　　ＣｅＩＩ　　
ｆｏｒ　　Ｕｌｒａ　　Ｈｉｇｈ　　Ｄｅｎｓｉｔｙ　
　５Ｖ−Ｏｎｌｙ　　ＥＥＰＲＯＭｓ　　　Ｒ。

５ｈｉｒｏｔａ　　ｅｔ、ａｔ、　　　Ｄｉｇｅｓｔｏ
ｆ　　Ｔｅｃｈｎｉｃａｌ　　Ｐａｐｅｒｓ　　ｆ。

ｒ　　Ｓｙｍｐｏｓｉｕｍ　　ｏｎ　　ＶＬＳＩ　　Ｔ
ｅｃｈｎｏ　ｌｏｇｙに記載されている。

第９図はその中で示された改良されたＮＡＮＤ型ＥＥＰ
ＲＯＭの１バイト分のメモリセルを示す平面図である。

第１０Ａ図は第９図に示したメモリセルのうちの１ビツ
トにあたるメモリセルを示す平面図であり、第１０Ｂ図
は第１０Ａ図のＸＢ−ＸＢで示す部分の断面図である。

第９図、第１０Ａ図、第１０Ｂ図を参照して、改良され
たＮＡＮＤ型ＥＥＰＲＯＭは、Ｐ型半導体基板２０と、
その主表面上に直列に接続して形成された１バイト分の
複数のメモリトランジスタ６と、メモリトランジスタ６
の一方端に形成された１バイト分の複数のメモリトラン
ジスタ全体を選択するため選択トランジスタ３と、メモ
リトランジスタ６の他方端に形成され、１バイト分のメ
モリトランジスタに一定の電位を与えるための第２の選
択トランジスタ３３とを含む。メモリトランジスタ６は
、半導体基板２０の主表面上に間隔を隔てて形成された
ソース、ドレインとなるＮ＋型不純物領域３４と、ソー
ス、ドレイン領域に挾まれたチャネル領域上にゲート絶
縁膜３５を介して形成されたフローティングゲート１４
と、フローティングゲート１４の上に層間酸化シリコン
膜１５を介して形成されたコントロールゲート７とを含
む。ゲート絶縁膜３５は、ファウラーノルドハイムトン
ネル現象（以下Ｆ−Ｎトンネル現象と略す）をおこすた
めのトンネル領域８を含む。第２の選択トランジスタ３
３は１バイト分のメモリセルをソースライン１２を介し
て接地している。

第１１図は第９図に示した改良されたＥＥＰＲＯＭの等
篩回路図である。１バイトを構成する８ビツトのメモリ
トランジスタ６が１つの選択トランジスタ３によって選
択される。選択トランジスタ３のドレインは、ビットラ
イン３１に接続されている。個々のメモリトランジスタ
６のコントロールゲート７は相互に独立しており、デー
タの書込み、読出しに対応して種々の電圧が印加される
。

各ビットは第９図の平面図と対応しており、図中に矢印
で対応関係の一例が示されている。

第１２図は第１１図に示した等価回路において、各メモ
リトランジスタへのデータの書込み、消去、読出モード
時の各メモリトランジスタ６のコントロールゲート７．
１バイトのメモリに接続されたビットライン３１、選択
トランジスタ３、第２の選択トランジスタ３３への印加
電圧を示す図である。第１２図を参照して、改良された
ＥＥＰＲＯＭの動作が説明される。なお、図中矢印Ａで
示したメモリトランジスタが選択されていると仮定する
。１バイト内のすべてのビットの信号を消去するには、
すべてのコントロールゲート７に１３Ｖが印加されて、
ビットライン３１にＯＶが印加される。ＮＡＮＤ列が１
バイトの直列接続された順に消去される。デイプレッシ
ョン書込時には、２０ｖが選択されたビットラインと非
選択のメモリトランジスタとの間にあるコントロールゲ
ート７に印加される。選択されたメモリトランジスタの
コントロールゲートと選択されたメモリトランジスタと
ソース領域との間にある非選択のメモリトランジスタの
コントロールゲートにＯＶが印加される。その結果、選
択されたビットのみにデイプレッション書込みが行なわ
れる。読出時には、すべての非選択コントロールゲート
に５ｖが印加される。選択されたビットがデイプレッシ
ョン書込されていたとき、その部分が導通する。その結
果信号の有無が判断される。

第１３図は第１１図に示したＢｉｔ８からＢｉｔ１ヘシ
ーケンシャルに書込みを行なったときの各メモリトラン
ジスタ６のしきい値の変化を示した図である。書込みが
シーケンシャルに行なわれるため、Ｂｉｔ８からＢｉｔ
ｌへ行＜番、こ従ってしきい値が深くなっていく。

［発明が解決しようとする課題］ 改良されたＥＥＦＲＯＭは以上のように形成されていた
。そのため、次のような問題点を有していた。

まず改良されたＥＥＦＲＯＭは第１０Ａ図、第１０Ｂ図
に示すように、トンネル領域がチャネル領域上に形成さ
れている。したがってソースに近いメモリトランジスタ
に印加されるプログラム電圧ＶＦＰは他のメモリトラン
ジスタのチャネル抵抗分およびしきい部分だけ下がる。

その結果、十分な書込みができず、１つのＮＡＮＤ型メ
モサメモリセル個々のメモリトランジスタ間でしきい値
が異なってくる。このことは第１３図からもわかる。第
１３図を参照して、たとえばＢｉｔ８のしきい値は一２
Ｖであるのに対し、Ｂｉｔｌのしきい値は一６ｖである
。１バイト中で約４Ｖの差が生じている。このことは、
メモリセルの製造時において、１バイト中の全メモリセ
ルのしきい値がＢｉｔ８のしきい値によって影響される
ことを意味し、製造されたメモリセルの信頼性が低下す
るおそれがあるということを示す。またしきい値が深く
なるとトンネル酸化膜の劣化が促進され、ＥＥＰＲＯＭ
の寿命が短くなるという問題点が生じる。

第１２図に示すように、書込時にドレインから選択され
たメモリトランジスタまでの非選択トランジスタのコン
トロールゲート、すなわちワード線に２０Ｖが印加され
る。このとき、この２０Ｖが印加されたメモリトランジ
スタに隣接するメモリセル等に影響が生じる。すなわち
、プログラム電圧ＶＰ　Ｐ　−２０Ｖが印加された非選
択のワードラインの隣りの列の選択していないトランジ
スタのゲートにも２０Ｖが印加される。異なる低レベル
にある非選択ビットラインと交差するメモリトランジス
タにおいても誤書込みが生じるおそれがある。非選択の
ワードラインに高電圧を印加して、かつこれを防ぐには
、非選択のビットラインすべてに中電位を与える必要が
ある。

さらにチャネル上にトンネル領域を形成するには、チャ
ネル両側の拡散層の形成が困難となり、自己整合的にチ
ャネル長さが形成できないという問題点がある。マスク
合わせの重ね合わせ等のプロセス上の工夫が必要となる
。

この発明は上記のような問題点を解消するためになされ
たもので、微細化できるとともに容易に高集積化ができ
、かつ動作特性の安定したＥＥＰＲＯＭを提供すること
を目的とする。

［課題を解決するための手段］ この発明に係る半導体記憶装置は、１つの選択ゲート電
極および１組のソース、ドレイン電極を複数のメモリト
ランジスタに共用するとともに、複数の個々のメモリト
ランジスタの信号電荷の書込み、消去用のトンネル領域
と、信号電荷の有無を読出すためのリードトランジスタ
領域とを分けるように構成したものである。

［作用］ この発明における半導体記憶装置は、１つの選択ゲート
電極および１組のソース、ドレイン電極を複数のメモリ
トランジスタに共用するため、メモリセル自体を小さく
できると同時に、トンネル領域とリードトランジスタ領
域とを分けたために複数のメモリトラ・ンジスタのしき
い値がメモリトランジスタの数によって影響を受けるこ
となく一定に保たれる。

［発明の実施例］ 以下、この発明の一実施例を図について説明する。第１
Ａ図はこの発明の一実施例を示す平面図であり、第１Ｂ
図は第１Ａ図のＩＢ−ＩＢ線で示された部分の断面図で
あり、第１Ｃ図は第１Ａ図のＩＣ−ＩＣ線で示された部
分の断面図であり、第１Ｄ図は、第１Ａ図のＩＤ−ＩＤ
線で示された部分の断面図である。

第１Ａ図等を参照して、この発明に係るＮＡＮＤ型ＥＥ
ＦＲＯＭは、Ｐ型半導体基板２０の主表面上に直列に形
成された８ビツトのメモリトランジスタ６と、メモリト
ランジスタ６の一方端に形成された８ビツトのメモリト
ランジスタをドレイン電極１１と接続するための選択ト
ランジスタ３と、メモリトランジスタ６の他端に接続さ
れたソースライン１２とを含む。個々のメモリトランジ
スタ６は、リードトランジスタ領域１０とトンネル不純
物拡散層９とを含み、ソース、ドレイン方向には半導体
基板２０の主表面上に形成されたメモリ接続不純物拡散
層２２によって分離され、その直交方向は素子分離フィ
ールド酸化膜２３によって分離されている。なお、リー
ドトランジスタ領域１０と、トンネル不純物拡散層９と
は領域分離フィールド酸化シリコン膜で分離されている
。

各メモリトランジスタ６は第１ゲート酸化シリコン膜１
７を介して主表面上に形成されたフローティングゲート
１４と、フローティングゲート１４の上に層間酸化シリ
コン膜１５を介して形成されたコントロールゲート７と
を含む。トンネル不純物拡散層９とフローティングゲー
ト１４との間にはＦ−ｒｌンネルをおこさせるためのト
ンネル絶縁膜１６が存在する。なお、図中１から２０ま
では、第７Ａ図、第７Ｂ図に示した従来技術によるＥＥ
ＦＲＯＭの説明に用いたものと同じである。

従来例では１組のドレイン領域１とソース領域２の間に
配置されていたメモリトランジスタ６は１個であったが
、この発明においては複数のメモリトランジスタ６が配
置されているため同一部分が複数存在する。この発明に
おけるＥＥＰＲＯＭは１つのメモリトンジスタロのトン
ネル領域８とリードトランジスタ領域１０とを分離する
ための領域分離フィールド酸化シリコン膜２１と、隣り
合うメモリトランジスタ６を電気的に接続するためのメ
モリ接続不純物拡散層２２と、コントロールゲート７お
よび選択ゲート電極４の延在方向にある隣り合うメモリ
トランジスタ６を分離するための素子分離フィールド酸
化膜２３を含み、１組のドレイン領域１とソース領域２
の間に配置された複数のメモリトランジスタ６と１組の
ドレイン領域およびソース領域によって構成された複数
のメモリセルが１つのメモリブロック２４を構成する。

第２図は第１Ａ図で示される１つのメモリブロックＥＥ
ＦＲＯＭの等価回路図であり、第３図は複数のメモリブ
ロックが並列に配置された場合の並列等価回路図である
。第４図はＥ　Ｅ　Ｆ　ＲＯＭの動作を説明するための
タイミングチャートである。

第４図において、矢印Ｅで示す部分は、第３図に示すＣ
４方向のメモリトランジスタ（ＮＬ＋。

Ｍ＋２・・・）を全て１にするエンハンスメント書込（
消去）モードに対応し、矢印Ｐで示す部分はメモリトラ
ンジスタＭｌｌのみに「０」を書込むデイプレッション
書込モードに対応し、矢印Ｒで示す部分はメモリトラン
ジスタＭ１１を読出す読出モードに対応する。図中Ｈは
高レベルの、Ｌは低レベルの、Ｍは中レベルの電位に対
応する。

第３図と第４図を参照して、この発明に係るＥＥＰＲＯ
Ｍの動作が説明される。複数のメモリブロックが図に示
すように配列されているとする。

ここで、Ｗ、　、Ｗ２はワード線、Ｃ０、Ｃ２・・・Ｃ
８は各メモリセルブロックを構成する８つのメモリトラ
ンジスタのコントロールゲート線、Ｃ９・・・Ｃ１０は
他のメモリトランジスタに属するＣ９・・・Ｃ８に相当
するコントロールゲート線であり、Ｂ１、Ｂ２はビット
線、Ｓ７、Ｂ２はソース線、Ｍ＋、、Ｍ２．、・・・は
個々のメモリトランジスタを示す。

今、メモリトランジスタＭ４．〜Ｍ６１を含む第３図の
左上方のメモリブロックに属するメモリトランジスタＭ
５．についての動作について説明する。この発明に係る
ＮＡＮＤ型のＥＥＦＲＯＭは、第１Ａ図〜第１Ｄ図に示
したように構成されている。リードトランジスタ領域１
０と、トンネル領域８とが分離されている。したがって
トンネル電圧が直列に形成された各トランジスタのしき
い値による影響を受けない。したがって、１メモリブロ
ツク内の複数のメモリトランジスタのしきい値は等しい
。その結果、ＥＥＦＲＯＭの動作特性が安定する。

またトンネル領域が別に設けられているため、従来の改
良されたＮＡＮＤ型ＥＥＦＲＯＭのようにトンネル領域
の製造にあたってその困難さが伴うことはない。したが
って製造方法の容易なＥＥＰＲＯＭが提供できる。

第１Ａ図〜第１Ｄ図および第３図、第４図を参照して次
に本発明の一実施例の動作について説明する。メモリト
ランジスタＭ５．にデプレッション書込みを行なうとき
、ドレイ領域１にビットラインＢ、から、また選択ゲー
ト電極４にワードラインＷ、を介して２０Ｖ程度の高電
圧が印加され、選択トランジスタ３が導通され、接続用
不純物拡散層５、トンネル不純物拡散層９、トンネル領
域のメモリ接続不純物拡散層２２に１９Ｖ程度の電位が
与えられる。またソース領域２は電気的に解放され、フ
ローティング状態になっている。

このとき、同一メモリブロック２４内のデプレッション
書込みを行なうメモリトランジスタＭ、。

のコントロールゲート７は接地され（第４図のＣ５）、
またデプレッション書込みを行なわないメモリトランジ
スタ６のコントロールゲート７にはＯｖより高い中間電
圧、たとえばＩＯＶが与えられる（第４図の０２〜Ｃａ
）。デプレッション書込みを行なうメモリトランジスタ
６のトンネル領域８では、選択ゲート電極４にかかる接
地電位すなわちＯｖとトンネル不純物拡散層９にかかる
１９Ｖの電位の容量分割作用により、トンネル不純物拡
散層９からトンネル絶縁８１６を通してフローティング
ゲート１４に向けて例えば約＋１４ＭＶ　／　ｃ　ｍの
電界がかかる。その結果、Ｆ−Ｎトンネリング現象によ
りトンネル不純物拡散層９からフローティングゲート１
４へ微小電流が流れ、フローティングゲート１４の中の
電子がトンネル不純物拡散層９へ注入され、フローティ
ングゲート１４は正に帯電する。また同一メモリブロッ
ク２４内のデプレッション書込みを行なわないメモリト
ランジスタ６ではコントロールゲート７の電位すなわち
＋１０ｖとトンネル不純物拡散層９にかかる１９Ｖの電
位の容量分割作用により、たとえば８ＭＶ／ｃｍ程度の
電界がフローティングゲート１４からトンネル不純物拡
散層９に向けてかかる。しかしこの電界はＦ−Ｎトンネ
ル絶縁が効果的に起こるほど強くない。即ち、フローテ
ィングゲート１４中の電子を充分に引抜き、状態を“ｌ
”から０″にするほど強い電界ではないため、データの
状態は変化しない。また、メモリブロック２４内のすべ
てのコントロールゲート７を一斉に接地することもでき
る。すなわち、同一メモリブロック２４内のすべてのメ
モリトランジスタ６のすべてのフローティングゲート１
４からＦ−Ｎトンネリング現象により同時に電子を引抜
き、メモリブロック２４内のすべてのメモリトランジス
タ６を同時に“Ｏ”状態にすることもできる。

この発明に係るＥＥＦＲＯＭではデプレッション書込み
のときに非選択のコントロールゲート線に印加される電
圧は中間電位であり、従来の改良されたＥＥＦＲＯＭの
ように２０Ｖは印加されない。その結果、非選択メモリ
トランジスタに隣接したメモリトランジスタにおいて、
誤書込みが行なわれるようなことはない。その結果、安
定した動作が得られるＥＥＦＲＯＭが提供できる。

次にエンハンスメント書込みを行なうときには、シリコ
ン半導体基板２０およびドレイン領域１、ソース領域２
は接地状態、すなわちＯｖ状態にされる。選択ゲート電
極４に選択トランジスタ３のしきい値電圧以上の電圧を
与え、接続用不純物拡散層５、メモリ接続不純物拡散層
２２、トンネル不純物拡散層９をＯｖ状態にする。メモ
リブロック２４内のエンハンスメント書込みを行ない、
″１″状態にしたいメモリトランジスタ６のコントロー
ルゲート７に１９Ｖ程度の電圧を与える。

一方エンハンスメント書込動作を行なわないメモリトラ
ンジスタロのコントロールゲート７は０■電位にされる
。コントロールゲート７に１９Ｖ程度の電位が与えられ
たメモリトランジスタ６では、コントロールゲート７、
フローティングゲート１４、シリコン半導体基板２０、
トンネル不純物拡散層９によって形成された複数個のコ
ンデンサの結合容量の容量分割作用により、フローティ
ングゲート１４からトンネル不純物拡散層９へ向けて１
３ＭＶ／ｃｍ程度の電界が生じる。この電界によって、
トンネル不純物拡散層９からフローティングゲート１４
へ電子が注入される。その結果メモリトランジスタ６の
しきい値が上がり、“１”状態になる。一方コントロー
ルゲート７にＯｖの電位が与えられたメモリトランジス
タ６では、フローティングゲート１４とトンネル不純物
拡散層９の間には電界が生じないため電子の注入が行な
われない。したがってしきい値は変化しない。選択トラ
ンジスタ３のしきい値電圧より高い電圧を与えられた選
択ゲート電極４と、２０ｖ程度の電位が与えられたコン
トロールゲート７の延在方向にある他のメモリブロック
２４の非選択のメモリトランジスタ６においては、エン
ハンスメント書込みを防ぐ必要がある。このため、該非
選択メモリトランジスタ６が入っているメモリブロック
２４のドレイン領域１の電位は０、■より高い値、たと
えば１０ｖ程度にされる。その結果、該非選択メモリト
ランジスタ６のトンネル領域８で起こるＦ−Ｎトンネリ
ング現象が抑制され、該エンハンスメント書込みが防止
される。他のメモリブロック２４のメモリトランジスタ
６でもエンハンスメント書込みを同時に行なう場合には
、次のようにする。すなわち当該他のメモリブロック２
４のドレイン領域１の電位がＯｖにされる。当該他のメ
モリブロック２４のメモリトランジスタ６のフローティ
ングゲート１４からトンネル不純物拡散層９へ向けて１
３ＭＶ／ｃｍ程度の電界が印加される。その結果、エン
ハンスメント書込みが行なわれる。

一斉データの読出しは、メモリブロック２４の選択トラ
ンジスタ３の選択ゲート電極４に、選択されるべき選択
トランジスタ３のしきい値電圧より高い電圧たとえば５
Ｖが印加される。ドレイン領域１１．：　Ｉ　Ｖから５
Ｖ程度の電圧が印加される。

たとえばＭ６．トランジスタのデータを読出すには、デ
ータを読出したい選択されたメモリトランジスタ６Ｍ７
．のコントロールゲート電極７Ｃ。

をＯｖ状態にし、該メモリブロック２４中の非選択のメ
モリトランジスタ６のコントロールゲート７Ｃ２〜Ｃａ
にはメモリトランジスタ６のエンハンスメント状態での
しきい値電圧より高いゲート電圧、たとえば５Ｖ程度の
電位が印加される。その結果非選択の複数のメモリトラ
ンジスタ６が一斉に導通状態にされる。選択されたメモ
リトランジスタ６がエンハンスメント状態であれば、コ
ントロールゲート７の電位がＯｖであっても導通しない
。したがってドレイン領域１とソース領域２との間には
電流は流れず選択されたメモリトランジスタＭ１．が“
１“状態であることがわかる。

選択されたメモリトランジスタがデプレッション状態で
あれば、制御ゲート電位がＯｖでも導通する。従って、
ドレイン領域１とソース領域２の間に電流が流れ、選択
されたトランジスタが“０”状態であることがわかる。

第３図に示すＣ７方向のメモリトランジスタＭ１１＋Ｍ
＋２＋　などをすべて“１”に消去するには、次のよう
にする。ワードラインＷ、に高電圧を印加して、選択ト
ランジスタＳ１１などをオンさせる。Ｃ８のコントロー
ルゲート７に高電圧が印加され、Ｃ１方向のメモリトラ
ンジスタをオンさせる。その結果、電子がフローティン
グゲート１４に入り、ＣＩ力方向すべてのメモリトラン
ジスタが同時に１”にされる。

以上のようにこの発明によるＥＥＦＲＯＭは、１メモリ
ブロツク内でなく、それに直交した並列方向に配置され
たメモリトランジスタを同時に消去したり書込んだりす
ることができる。その結果、１バイトのメモリセルが１
メモリブロツクでない方向の複数のメモリトランジスタ
から構成されることができる。

したがって従来の改良されたＥＥＦＲＯＭのようにシー
ケンシャルに全ビット情報を読出す必要はない。その結
果アクセスタイムの短いＥＥＦＲＯＭが提供できる。

なお上記実施例では、１つのメモリブロック２４に１つ
の選択ゲート電極４で構成された１つの選択トランジス
タ３を設けたものを示した。選択デー１４極４を２つに
分割し、チャネル選択トランジスタとトンネル選択トラ
ンジスタに分離してもよい。上記実施例では１つのドレ
イン電極１１が書込みと読出しに共用された例について
示した。

リードトランジスタ領域１０とトンネル領域８用に分離
したドレイン電極が設けられてもよい。

［発明の効果］ 以上のように、この発明による、半導体記憶装置は１つ
の選択ゲート電極と１組のソース、ドレイン電極を虚数
のメモリトランジスタに共用するとともに、複数の個々
のメモリトランジスタの信号電荷の書込み、消去用のト
ンネル領域と、信号の有無を読出すためのリードトラン
ジスタ領域とを分けるように構成した。その結果１つの
選択ゲート電極および１組のソース、ドレイン電極を複
数のメモリトランジスタに共用するため、メモリセル自
体を小さくできる。同時にトンネル領域とリードトラン
ジスタ領域とを分けたため、複数のメモリトランジスタ
のしきい値がメモリトランジスタの数によって影響を受
けることなく、一定に保たれる。

その結果、動作特性の安定した高集積化の可能な半導体
記憶装置が提供できるという効果がある。

【図面の簡単な説明】

第１Ａ図はこの発明の一実施例を示す平面図であり、第
１Ｂ図は第１Ａ図のＩＢ−ＩＢ線で示された部分の断面
図であり、第１Ｃ図は第１Ａ図のＩ　Ｃ−Ｉ　Ｃ線で示
された部分の断面図であり、第１Ｄ図は第１Ａ図のＩＤ
−ＩＤ線で示された部分の断面図であり、第２図は第１
Ａ図で示されたＥＥＰＲＯＭを示す回路図である。 第３図はこの発明に係るＥＥＰＲＯＭを複数個配列した
ときの並列等価回路図であり、第４図はこの発明に係る
ＥＥＦＲＯＭのタイミングチャートである。 第５図は従来のＥＥＦＲＯＭを示すブロック図であり、
第６図は第５図に示したメモリセルアレイの例を示す回
路図であり、第７Ａ図は従来のＥＥＰＲＯＭの平面図で
あり、第７Ｂ図は第７Ａ図の■Ｂ−■Ｂ線で示す部分の
断面図であり、第８Ａ図、第８Ｂ図は第７Ａ図、第７Ｂ
図で示されたＥＥＦＲＯＭの等価回路図である。 第９図は改良されたＮＡＮＤ型ＥＥＦＲＯＭの１バイト
分のメモリセルを示す平面図であり、第１０Ａ図は第９
図で示したメモリセルのうちの１ビット分のメモリセル
を示す平面図であり、第１０Ｂ図は第１０Ａ図のＸＢ−
ＸＢ線で示す部分の断面図であり、第１１図は改良され
たＥＥＦＲＯＭの等価回路図であり、第１２図は改良さ
れたＥＥＰＲＯＭの動作電圧を示す図であり、第１３図
は改良されたＥＥＦＲＯＭの各メモリトランジスタのし
きい位置化を示す図である。 図において１はドレイン領域、２はソース領域、３は選
択トランジスタ、４は選択ゲート？Ｉｉ極、５は接続用
不純物拡散層、６はメモリトランジスタ、７はコントロ
ールゲート、８はトンネル領域、９はトンネル不純物拡
散層、１０はリードトランジスタ領域、１１はドレイン
電極、１２はソースライン、１３は選択ゲート酸化シリ
コン膜、１４はフローティングゲート、１５は層間酸化
シリコン膜、１６はトンネル絶縁膜、１７は第１ゲート
酸化シリコン膜、２０はＰ型シリコン半導体基板、２１
は領域分離フィールド酸化シリコン膜、２２はメモリ接
続不純物拡散層、２３は素子分離フィールド酸化膜、２
４はメモリブロックである。 なお、図中、同一符号は同一、または相当部分を示す。 第１Ａ図 呵ａｌＴＥ ｌ九 第 図 第 図 第 図 第 図 第 図 第１０Ａ図 第 図 第１０８図 ＬＩＩ値室尺（Ｖ） ム　　　　　　。

Claims (1)

1. 【特許請求の範囲】 主表面を有し、第１導電型の予め定める不純物濃度を有
   する半導体基板と、 前記半導体基板の主表面上に間隔を隔てて形成された第
   ２導電型の第１、第２、第３および第４の不純物層と、 前記第２導電型の第１および第２の不純物領域の間は第
   １のチャネル領域を規定し、 前記第１のチャネル領域上に絶縁膜を介して形成された
   第１の導体層と、 前記第２導電型の第２の不純物領域と前記第３の不純物
   領域との間および前記第２導電型の第３の不純物領域と
   第４の不純物領域との間であってかつ前記半導体基板の
   主表面上に絶縁膜を介して形成された第２の導体層と、 前記第２の導体層の上に絶縁膜を介して形成された第３
   の導体層と、 前記第２、第３の導体層は前記第２導電型の第１、第２
   、第３および第４の不純物領域が形成される方向と交わ
   る方向に延在した第１の部分と第２の部分とを有し、 前記第２、第３の導体層の前記第２の部分の下部で、か
   つ前記第２導電型の第２および第３の不純物領域ならび
   に第３および第４の不純物領域に挾まれた領域でかつ前
   記半導体基板の主表面上に形成された第２導電型の第５
   の不純物領域と、前記第２導電型の第５の不純物領域と
   、前記第２、第３の導体層との間に挾まれた領域に形成
   された薄いトンネル酸化膜とを含む半導体記憶装置。