JP2557257B2

JP2557257B2 - 半導体記憶装置

Info

Publication number: JP2557257B2
Application number: JP63173402A
Authority: JP
Inventors: 盛義中島
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-07-11
Filing date: 1988-07-11
Publication date: 1996-11-27
Anticipated expiration: 2011-11-27
Also published as: JPH0222865A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は電気的に消去可能でプログラム可能な読出
専用メモリ（以下EEPROMと略す）に関するもので、特に
微細化と高集積化の可能な半導体記憶装置に関するもの
である。

［従来の技術］第12図は一般に知られている従来の電気的情報の書込
み消去が可能なEEPROMを示すブロック図である。

第12図を参照して、このEEPROMは、EEROMセルを含む
メモリアレイ50と、外部からロウアドレス信号を受取る
ロウアドレスバッファ51と、コラムアドレス信号を受取
るコラムアドレスバッファ52と、これらのアドレス信号
をデコードし特定のメモリセルに接続されたワード線お
よびビット線に電圧を与えるロウデコーダ53およびコラ
ムデコーダ54と、２つのデコーダにより指定されたメモ
リセルにストアされた信号をＹゲート55を介して読出す
センスアンプ56と、読出された信号を出力するための出
力バッファ57と、外部から制御信号を受けて各部に与え
る制御信号入力バッファ58とを含む。

動作において、センスアンプ56はメモリセルにストア
された信号を検出し、それを増幅して出力バッファ57に
与える。第13図は、第12図に示されているメモリアレイ
50およびＹゲート55の例を示す回路図である。

第13図は参照して、Ｙゲート55は、I/O線59とビット
線31との間に接続されたトランジスタ60と、CG線61とコ
ントロールゲート線62との間に接続されたトランジスタ
63とを含む。トランジスタ60および63のゲートにＹゲー
ト信号Y2が与えられる。Ｙゲート信号Y1が与えられるト
ランジスタも同様に接続されている。

メモリアレイ50では４ビットのメモリセルが示されて
いる。１つのメモリセルはフローティングゲートを有す
るメモリトランジスタ６と、ゲートがワード線32に接続
され、メモリトランジスタ６にストアされた信号をビッ
ト線31に与える選択トランジスタ３とを含む。また、他
の選択トランジスタ3aはゲートがワード線32に接続さ
れ、コントロールゲート線62の信号のメモリトランジス
タ６のゲートに与えるよう接続される。

動作において、メモリトランジスタ６はそのフローテ
ィングゲートに電子が蓄えられているか否かによって２
値の信号を記憶する。電子が蓄えられているとき、メモ
リトランジスタ６のしきい値電圧が高くなる。これによ
りメモリトランジスタ６は読出動作においてオフする。
電子が蓄えられていないとき、メモリトランジスタ６の
しきい値電圧は負となる。これにより、メモリトランジ
スタ６は読出動作においてオンする。

センスアンプからの読出しのための電圧はトランジス
タ60を介してビット線31に与えられ、この電圧がさらに
選択トランジスタ３を介してメモリトランジスタ６に与
えられる。これにより、センスアンプにおいてメモリト
ランジスタ６に電流が流れるか否かを検出することがで
き、したがってメモリトランジスタ６にストアされた信
号を読出すことができる。

第14A図は従来のフローティングゲートを有するEEPRO
Mの平面図である。第14B図は第14A図のXIV B−XIV B線
における断面構造を示す図である。第14A図および第14B
図を参照して、EEPROMの構造を説明する。

EEPROMは、Ｐ型シリコン半導体基板20の主主面上に形
成されたメモリトランジスタ６と、選択トランジスタ３
とを含む。メモリトランジスタ６は半導体基板20の主表
面上に形成されたドレイン領域となるトンネル不純物拡
散層９と、ソース領域２と、トンネル不純物拡散層９上
の所定の領域に形成された薄い膜厚のトンネル絶縁膜16
と、少なくともトンネル絶縁膜16を含む領域で半導体基
板20上に絶縁膜を介して形成されるポリシリコンからな
るフローティングゲート14と、フローティングゲート14
上に層間酸化シリコン膜15を介して形成されるコントロ
ールゲート７とを含む。コントロールゲート７とフロー
ティングゲート14とはその間の層間酸化シリコン膜15を
誘電物質として互いに重なりあった領域において容量を
形成する。またフローティングゲート14と接続用不純物
拡散層５に接続されたトンネル不純物拡散層９は、トン
ネル絶縁膜16の形成領域においてトンネル絶縁膜16を誘
電物質として容量を形成する。さらに、トンネル絶縁膜
16を除いた領域において、フローティングゲート14と半
導体基板20とが形成する容量も存在する。フローティン
グゲート14は電荷を蓄積する。コントロールゲート７と
接続用不純物拡散層５との間に印加される電圧に応じて
トンネル絶縁膜16を介してフローティングゲート14とト
ンネル不純物拡散層９との間で電荷の放出／注入が行な
われる。選択トランジスタ３は、半導体基板20の主表面
上に間隔を隔てて形成された接続不純物拡散層５および
ドレイン領域１と、その間に形成されたワードラインと
な選択ゲート電極４とを含む。選択ゲート電極４と半導
体基板20の主表面との間には選択ゲート酸化シリコン膜
13が形成されている。ドレイン領域１はコンタクト孔を
介してビット線31に接続される。

選択トランジスタ３は選択ゲート電極４を介して与え
られる信号に応答してオン、オフする。それによって、
選択トランジスタ３に接続されるメモリトランジスタ６
が有する情報をビットライン31に読出す。

次にEEPROMの動作を説明する。EEPROMは読出し、消
去、書込みの３つの基本的動作モードを有する。

以下の表はフローティングゲート14に情報電荷を書込
んだり消去したり読出したりするときに各要素に印加さ
れる電圧を示したものである。

ここでV_PPはプログラム電圧であり、V_Fはフローティ
ング時の電位であり、V_W、V_Eは各動作時のフローティン
グゲート14の電位を示す。

上記表に示したように読出時には5Vが選択ゲート電極
４に印加され、2Vがビットライン31に印加され、コント
ロールゲート７とソースライン12が接地される。メモリ
セルの消去時には、V_PPが選択ゲート電極４に印加さ
れ、ビットライン31およびソースライン12が接地され
る。この消去サイクルにおいてフローティングゲート14
上に正の電荷が印加される。書込時にはV_PPが選択ゲー
ト電極４とビットライン31に印加され、コントロールゲ
ート７が接地されソースライン12がフローティング状態
にされる。これによってフローティングゲート14上に負
の電荷が注入される。

第15A図、第15B図は第14A図、第14B図に示すEEPROMの
等価回路図である。ここでC₁はトンネル領域に形成され
るトンネルキャパシタンスである。C₂はフローティング
ゲート14と、コントロールゲート７とその間に挟まれた
層間酸化膜シリコン膜15とで形成された容量である。C₃
は寄生容量でトンネル領域外にフローティングゲート14
とその下部に形成されたトンネル不純物拡散層９とその
間に挟まれたトンネル絶縁膜16とから形成される。たと
えば消去モード時の等価回路が第15B図で示される。こ
のとき、Ｆの電位V_Fは次式で表される。

ここでのことを容量結合比といい、通常ほぼ0.7である。また
トンネル絶縁膜の電場の大きさおよびトンネル絶縁膜を
流れる電流の大きさは次式で表わされる。

Ｊ＝AE_OX ²exp（B/E_OX） ……（３）ここで、E_OXは電場の大きさ、 T_OXはトンネル絶縁膜の厚さ、Ｊは電流値Ａ、Ｂは定数を表す。

容量結合比を0.7、T_OXを10nmとして、式（２）を
（１）に代入すると、 E_OX＝14MV/cmとなる。この値を（３）に代入してＪは
十分大きな値となる。この電界値を用いて、電子がトン
ネル絶縁膜を介してフローティングゲートと基板上の不
純物領域との間で放出／注入される。

以上が従来のEEPROMの概要である。

従来のEEPROMは以上のように構成されていた。１メモ
リセルには必ず１つのメモリトランジスタと１つの選択
トランジスタおよび１組のソース、ドレイン電極が必要
となり微細化しにくいなどの問題点があった。

従来のこれら欠点を解消したEEPROMの１つの例がたと
えば“Ａ New NAND Cell for Ultra High Densi
ty 5V−Only EEPROMs" R.Shirota et al. Digest
of Technical Papers for Symposium on VLSI
Techologyに記載されている。

第16図はその中で示された改良されたNAND型EEPROMの
１バイト分のメモリセルを示す平面図である。第17図は
第16図に示したメモリセルのXVII−XVII線で示す部分の
断面図である。第16図、第17図を参照して、改良された
NAND型EEPROMは、Ｐ型半導体基板20と、その主表面上に
直列に接続して形成された１バイト分の複数のメモリト
ランジスタ６と、メモリトランジスタ６の一方端に形成
された１バイト分の複数のメモリトランジス全体を選択
するための選択トランジスタ３と、メモリトランジスタ
６の他方端に形成され、１バイト分のメモリトランジス
タに一定の電位を与えるための第２の選択トランジスタ
33とを含む。メモリトランジスタ６は、半導体基板20の
主表面上に間隔を隔てて形成されたソース、ドレインと
なるN⁺型不純物領域34と、ソース、ドレイン領域に挟ま
れたチャネル領域上にゲート絶縁膜35を介して形成され
たフローティングゲート14と、フローティングゲート14
の上に層間酸化シリコン膜15を介して形成されたコント
ロールゲート７とを含む。ゲート絶縁膜35は、ファウラ
ーノルドハイムトンネル減少（以下Ｆ−Ｎトンネル現象
と略す）を起こすためのトンネル領域８を含む。第２の
選択トランジスタ33は１バイト分のメモリセルをソース
ライン12を介して接地している。

第18図は第16図に示した改良されたEEPROMの等価回路
図である。１バイトを構成する８ビットのメモリトラン
ジスタ６が１つの選択トランジスタ３によって選択され
る。選択トランジスタ３のドレインは、ビットライン31
に接続されている。個々のメモリトランジスタ６のコン
トロールゲート７は相互に独立しており、データの書込
み、読出しに対応して種々の電圧が印加される。各ビッ
トは第16図の平面図と対応しており、図中に矢印で対応
関係の一例が示されている。

第19図は第18図に示した等価回路において、各メモリ
トランジスタへのデータの書込み、消去、読出しモード
時の各メモリトランジスタ６のコントロールゲート７、
１バイトのメモリに接続されたビットライン31、選択ト
ランジスタ３、第２の選択トランジスタ33への印加電圧
を示す図である。第19図を参照して、改良されたEEPROM
の動作が説明される。なお、図中矢印Ａで示したメモリ
トランジスタは選択されていると仮定する。１バイト内
のすべてのビットの信号を消去するには、すべてのコン
トロールゲート７に13Vが印加されて、ビットライン31
に0Vが印加される。NAND列が１バイトの直列接続された
順に消去される。ディプレッション書込時には、20Vが
選択されたビットラインと非選択のメモリトランジスタ
との間にあるコントロールゲート７に印加される。選択
されたメモリトランジスタのコントロールゲートと選択
されたメモリトランジスタとソース領域との間にある非
選択のメモリトランジスタのコントロールゲートに0Vが
印加される。その結果、選択されたビットのみにディプ
レッション書込みが行なわれる。読出時には、すべての
非選択コントロールゲートに5Vが印加される。選択され
たビットがディプレッション書込みされていたとき、そ
の部分が導通する。その結果信号の有無が判断される。

第20図は第18図に示したBit8からBit1へシーケンシャ
ルに書込みを行なったときの各メモリトランジスタ６の
しきい値の変化を示した図である。書込みがシーケンシ
ャルに行なわれるため、Bit8からBit1へ行くに従ってし
きい値が深くなっていく。

次に第21図、第22図を参照して、従来の直列バイト構
成のNAND型EEPRON（１バイトが直列に接続された８つの
メモリセルで構成されているEEPROM）のデータ読出動作
を説明する。複数のストリングSTがマトリックス状に配
列されている。縦方向に配列された各ストリングSTの列
ごとに１つのセンスアンプが設けられている。各ストリ
ングSTが１バイトのデータを記憶する。たとえばで囲ま
れたストリングST₁₁は、D₀〜D₇の８ビットのデータを記
憶する。

従来型の直列バイト構成のNAND型EEPROMにおいては、
先に説明したとおり、書込／消去がビットライン方向に
直列に接続された８つのセルでシーケンシャルに行なわ
れる。したがって、１バイトが１ストリング中に直列に
配置されなければならない。

直列に配置された１バイトのデータは、第22図に示す
とおりシーケンシャルにしか読むことができない。この
ため、読出時間は１ビット分のデータの読出時間の８倍
以上かかる。

［発明が解決しようとする課題］改良されたEEPROMは以上のように構成されていた。そ
のため、次のような問題点を有していた。

まず改良されたEEPROMは第17図に示すようにトンネル
領域がチャンネル領域上に形成されている。したがって
ソースに近いメモリトランジスタに印加されるプログラ
ム電圧V_PPは他のメモリトランジスタのチャネル抵抗分
およびしきい値分だけ下がる。その結果、十分な書込み
ができず、１つのNAND型メモリセルの中の個々のメモリ
トランジスタ間でしきい値が異なってくる。このことは
第20図からもわかる。第20図を参照して、たとえばBit8
のしきい値は−2Vであるのに対し、Bit1のしきい値は−
6Vである。１バイト中で約4Vの差が生じている。このこ
とは、メモリセルの製造時において、１バイト中の全メ
モリセルのしきい値がBit8のしきい値によって影響され
ることを意味し、製造されたメモリセルの信頼性が低下
するおそれがあるということを示す。またしきい値が必
要以上に深くなると、トンネル酸化膜の劣化が促進さ
れ、EEPROMの寿命が短くなるという問題点が生じる。

第19図に示すように、書込時にドレインから選択され
たメモリトランジスタまでの非選択トランジスタのコン
トロールゲート、すなわちワード線に20Vが印加され
る。このとき、この20Vが印加されたメモリトランジス
タに隣接するメモリセルなどに影響が生じる。すなわ
ち、プログラム電圧V_PP＝20Vが印加された非選択のワー
ドラインの隣の列の選択してないトランジスタのゲート
にも20Vが印加される。異なる低レベルにある非選択ビ
ットラインと交差するメモリトランジスタにおいても誤
書込みが生じるおそれがある。非選択のワードラインに
高電圧を印加して、かつこれを防ぐには、非選択のビッ
トラインすべてに中電位を与える必要がある。

さらにチャネル上にトンネル領域を形成するには、チ
ャネル両側の拡散層の形成が困難となり、自己整合的に
チャネル長さが形成できないという問題点がある。マス
ク合わせの重み合わせなどのプロセス上の工夫が必要と
なる。

この発明は、上記のような問題点を解消するためにな
されたもので、微細化できるとともに容易に高集積化が
でき、かつ高速動作が可能なEEPROMを提供することを目
的とする。

［課題を解決するための手段］この発明に係る半導体記憶装置は、１つの選択ゲート
電極および１組のソース、ドレイン電極を複数のメモリ
トランジスタに共有し、複数の個々のメモリトランジス
タの信号電荷の書込、消去用のトンネル領域と信号電荷
の有無を読出すためのメモリトランジスタ領域とを設け
るとともに、トンネル不純物拡散層には窓領域を設ける
ことなく、トンネル不純物拡散層はフィールド酸化膜を
挟むことなく、接続不純物拡散層を挟んで連続して設け
られるよう構成したものである。

［作用］この発明における半導体記憶装置は、１つの選択ゲー
ト電極および１組のソース、ドレイン電極を複数のメモ
リトランジスタの共有するとともに、トンネル不純物拡
散層が窓領域を設けずかつトンネル不純物拡散層はフィ
ード酸化膜を挟むことなく、接続不純物層を挟んで連続
して設けられているため、メモリセル自体を小さくでき
ると同時に、高速動作が可能になる。

［発明の実施例］Ｉ NAND型EEPROMの構成以下、この発明の一実施例を図面を参照して説明す
る。第1A図はこの発明の一実施例を示す平面図であり、
第1B図は第1A図のI B−I B線で示す部分の断面図であ
り、第1C図は第1A図のI C−I C線で示された部分の断面
図であり、第1D図は第1A図のI D−I D線で示された部分
の断面図である。

第1A図等を参照して、この発明に係るNAND型EEPROM
は、Ｐ型半導体基板20の主表面上に直列に形成された８
ビットのメモリトランジスタ６と、メモリトランジスタ
６の一方端に形成された８ビットのメモリトランジスタ
をドレイン電極11と接続するための選択トランジスタ３
と、メモリトランジスタ６の他端に接続されたソース電
極12とを含む。個々のメモリトランジスタ６は、リード
トランジスタ領域10と、Ｎ型トンネル不純物拡散層９と
を含み、ソース、ドレイン方向には半導体基板20の主表
面上に形成されたＮ型メモリ接続不純物拡散層22によっ
て分離され、その直交方向が素子分離フィールド酸化膜
23によって分離されている。なお、リードトランジスタ
領域10と、トンネル不純物拡散層９とは領域分離フィー
ルド酸化シリコン膜21で分離されている。

各メモリトランジスタ６は第１ゲート酸化シリコン膜
17を介して主表面上に形成されたフローティングゲート
14と、フローティングゲート14の上に層間酸化シリコン
膜15を介して形成されたコントロールゲート７とを含
む。トンネル不純物核酸層９とフローティングゲート14
との間にはＦ−Ｎトンネルをおこさせるためのトンネル
絶縁膜16が存在する。なお、図中１から20までは、第14
A図、第14Bに示した従来技術によるEEPROMの説明に用い
たものと同じである。

従来例では１組のドレイン領域１とソース領域２の間
に配置されていたメモリトランジスタ６は１個であった
が、この発明においては複数のメモリトランジスタ６が
配置されているため同一部分が複数存在する。この発明
におけるEEPROMは１つのメモリトランジスタ６のトンネ
ル領域８とリードトランジスタ領域10とを分離するため
の領域分離フィールド酸化シリコン膜21と、隣り合うメ
モリトランジスタ６を電気的に接続するためのメモリ接
続不純物拡散層22と、コントロールゲート７および選択
ゲート電極４の延在方向にある隣り合うメモリトランジ
スタ６を分離するための素子分離フィールド酸化膜23を
含み、１組のドレイン領域１とソース領域２の間に配置
された複数のメモリトランジスタ６と１組のドレイン領
域およびソース領域によって構成された複数のメモリセ
ルが１つのメモリブロック24を構成する。

第２図は第1A図に示される１つのメモリブロック24を
含むEEPROMの等価回路図であり、第３図は複数のメモリ
ブロックが並列に配置された場合の並列等価回路図であ
る。第４図はEEPROMの動作を説明するためのタイミング
チャートである。

II NAND型EEPROMの動作（１）単一EEPROMメモリセルおよび４ストリングを含
む並列回路の動作第４図において、矢印Ｅで示す部分は、第３図に示す
C₁₁方向のメモリトランジスタ（M₁₁₁,M₁₁₂…）をすべて
１にするエンハンスメント書込（消去）モードに対応
し、矢印Ｐで示す部分はメモリトランジスタM₁₁₁のみに
「０」を書込むディプレッション書込モードに対応し、
矢印Ｒで示す部分はC₁₁コントロールゲートを共有する
メモリトランジスタにストアされているデータを読出す
読出モードに対応する。図中Ｈは高レベルの、Ｌは低レ
ベルの、Ｍは中レベルの電位に対応する。

第３図と第４図を参照して、この発明に係るEEPROMの
動作が説明される。複数のストリングST₁₁〜ST₂₂が第３
図に示すように配列されているとする。ここでW₁,W₂は
ワード線、C₁₁,C₁₂…C₁₈は各メモリセルブロックを構成
する８つのメモリトランジスタのコントロールゲート
線、C₂₁…C₂₈は他のメモリトランジスタに属するC₁₁…C
₁₈に相当するコントロールゲート線であり、B₁,B₂はビ
ット線、S₁,S₂はソース線、M₁₁₁,M₂₁₁,…は個々のメモ
リトランジスタを示す。

今メモリトランジスタM₁₁₁〜M₁₈₁を含む第３図の左上
のメモリブロックに属するメモリトランジスタM₁₁₁につ
いての動作について説明する。

この発明に係るNAND型のEEPROMは、第1A図〜第1D図に
示したように構成されている。リードトランジスタ領域
10と、トンネル領域８とが分離されている。したがって
トンネル電圧が直列に形成された各トランジスタのしき
い値による影響を受けない。したがって、メモリブロッ
ク内の複数のメモリトランジスタのしきい値は等しい。
その結果、EEPROMの動作特性が安定する。

またトンネル領域が別に設けられているため、従来の
改良されたNAND型EEPROMのようにトンネル領域の製造に
あたってその困難さを伴うことはない。したがって製造
方法の容易なEEPROMが提供できる。

第1A図〜第1D図および第３図、第４図を参照して、次
の本発明の一実施例の動作について説明する。メモリト
ランジスタM₁₁₁にディプレッション書込みを行なうと
き、ドレイン領域１にビットラインB₁から、また選択ゲ
ート電極４にワードラインW₁を介して20V程度の高電圧
が印加され、選択トランジスタ３が導通され、接続用不
純物拡散層５、トンネル不純物拡散層９、トンネル領域
のメモリ接続不純物拡散層22に19V程度の電位が与えら
れる。またソース領域には電気的に解放され、フローテ
ィング状態になっている。このとき、同一メモリブロッ
ク24内のディプレッション書込みを行なうメモリトラン
ジスタM₁₁₁のコントロールゲール７は接地され（第３図
のC₁₁）、ディプレッション書込みを行なわないメモリ
トランジスタ６のコントロールゲート７には0Vより高い
中間電圧、たとえば10Vが与えられる（第３図のC₁₂〜C
₁₈）。ディプレッション書込みを行なうメモリトランジ
スタ６のトンネル領域８では、選択ゲート電極４に係る
接地電位すなわち0Vとトンネル不純物拡散層９に係る19
Vの電位の容量分割作用により、トンネル不純物拡散層
９からトンネル絶縁膜16を通してフローティングゲート
14に向けてたとえば約＋14MV/cmの電界がかかる。その
結果、Ｆ−Ｎトンネリング現象によりトンネル不純物拡
散層９からフローティングゲート14へ微小電流が流れ、
フローティングゲート14の中の電子がトンネル不純物拡
散層９へ注入され、フローティングゲート14は正に帯電
する。また同一メモリブロック24内のディプレッション
書込みを行なわないメモリトランジスタ６ではコントロ
ールゲート７の電位すなわち＋10Vとトンネル不純物拡
散層９にかかる19Vの電位の容量分割作用により、たと
えば8MV/cm程度の電界がフローティングゲート14からト
ンネル不純物拡散層９に向けてかかる。しかしこの電界
はＦ−Ｎトンネリングが効果的に起こるほど強くない。
すなわち、フローティングゲート14中の電子を十分に引
抜き、状態を「１」から「０」にするほど強く電界では
ないため、データの状態は変化しない。また、メモリブ
ロック24内のすべてのコントロールゲート７を一斉に接
地することもできる。すなわち、同一メモリブロック24
内のすべてのメモリトランジスタ６のすべてのフローテ
ィングゲート14からＦ−Ｎトンネリング現象により同時
に電子を引抜き、メモリブロック24内のすべてのメモリ
トランジスタ６を同時に「０」状態にすることもでき
る。

この発明に係るEEPROMでは、ディプレッション書込み
のときに非選択のコントロールゲート線に印加される電
圧は中間電位であり、従来の改良されたEEPROMのように
20Vは印加されない。その結果、非選択メモリトランジ
スタに隣接したメモリトランジスタにおいて、誤書込み
が行なわれるようなことはない。その結果、安定した動
作が得られるEEPROMが提供できる。

次にエンハンスメント書込みを行なうときには、シリ
コン半導体基板20およびドレイン領域１、ソース領域２
は接地状態、すなわち0V状態にされる。選択ゲート電極
４に選択トランジスタ３のしきい値電圧以上の電圧を与
え、接続用不純物拡散層５、メモリ接続不純物拡散層2
2、トンネル不純物拡散層９を0V状態にする。メモリブ
ロック24内のエンハンスメント書込みを行ない、「１」
状態にしたいメモリトランジスタ６のコントロールゲー
ト７に19V程度の電圧を与える。

一方エンハンスメント書込み動作を行なわないメモリ
トランジスタ６のコントロールゲート７は0V電位にされ
る。コントロールゲート７に19V程度の電位が与えられ
たメモリトランジスタ６では、コントロールゲート７、
フローティングゲート14、シリコン半導体基板20、トン
ネル不純物拡散層９によって形成された複数個のコンデ
ンサの結合容量の容量分割作用により、フローティング
ゲート14からトンネル不純物拡散層９へ向けて13MV/cm
程度の電界が生じる。この電界によって、トンネル不純
物拡散層９からフローティングゲート14へ電子が注入さ
れる。その結果メモリトランジスタ６のしきい値が上
り、「１」状態になる。一方コントロールゲート７に0V
の電位が与えられたメモリトランジスタ６では、フロー
ティングゲート14とトンネル不純物拡散層９の間には電
界が生じないため電子の注入が行なわれない。したがっ
てしきい値は変化しない。

選択トランジスタ３のしきい値電圧より高い電圧を与
えられた選択ゲート電極４と、20V程度の電位が与えら
れたコントロールゲート７の延在方向にある他のメモリ
ブロック24の非選択のメモリトランジスタ６において
は、エンハンスメント書込みを防ぐ必要がある。このた
め、該非選択メモリトランジスタ６が入っているメモリ
ブロック24のドレイン領域１の電位は0Vより高い中間電
位、たとえば10V程度にされる。その結果、該非選択メ
モリトランジスタ６のトンネル領域８で起こるＦ−Ｎト
ンネリング現象が抑制され、該エンハンスメント書込み
が防止される。他のメモリブロック24のメモリトランジ
スタ６でもエンハンスメント書込みを同時に行なう場合
には、次のようにする。すなわち当該他のメモリブロッ
ク24のドレイン領域１の電位が0Vにされる。当該他のメ
モリブロック24のメモリトランジスタ６のフローティン
グゲート14からトンネル不純物拡散層９へ向けて13MV/c
m程度の電界が印加される。その結果、エンハンスメン
ト書込みが行なわれる。

一方、データの読出しは、メモリブロック24の選択ト
ランジスタ３の選択ゲート電極４に、選択されるべき選
択トランジスタ３のしきい値電圧より高い電圧たとえば
5Vが印加される。ドレイン領域１に1Vから5V程度の電圧
が印加される。たとえばM₁₁₁トランジスタのデータを読
出すには、データを読出したい選択されたメモリトラン
ジスタ6M₁₁₁のコントロールゲート電極7C₁₁を0V状態に
し、該メモリブロック24内の非選択のメモリトランジス
タ６のコントロールゲート7C₁₂〜C₁₈にはメモリトラン
ジスタ６のエンハンスメント状態でのしきい値電圧より
高いゲート電圧、たとえば5V程度の電位が印加される。
その結果非選択の複数のメモリトランジスタ６が一斉に
導通状態にされる。選択されたメモリトランジスタ６が
エンハンスメント状態であれば、コントロールゲート７
の電位が０であると導通しない。したがってドレイン領
域１とソース領域２との間には電流が流れず選択された
メモリトランジスタM₁₁₁が「１」状態であることがわか
る。選択されたメモリトランジスタがディプレッション
状態であれば、コントロールゲート電位が0Vでも導通す
る。したがって、ドレイン領域１とソース領域２の間に
電流が流れ、選択されたトランジスタが「０」状態であ
ることがわかる。

第３図に示すC₁₁方向のメモリトランジスタM₁₁₁,
M₁₁₂,などをすべて「１」に消去するには、次にように
する。ワードラインW₁に高電圧を印加して、選択トラン
ジスタS₁₁などをオンさせる。C₁₁のコントロールゲート
７に高電圧が印加され、C₁₁方向のメモリトランジスタ
をオンさせる。その結果、電子がフローティングゲート
14に入り、C₁₁方向のすべてのメモリトランジスタが同
時に「１」にされる。

以上のようにこの発明によるEEPROMは、１メモリブロ
ック内でなく、それに直交した並列方向に配置されたメ
モリトランジスタを同時に消去したり書込んだりするこ
とができる。その結果、１バイトのメモリセルが１メモ
リブロックでない方向の複数のメモリトランジスタから
構成されることができる。

したがって従来の改良されたEEPROMのようにシーケン
シャルに全ビット情報を読出す必要がない。その結果ア
クセスタイムの短いEEPROMが提供できる。

なお上記実施例では、１つのメモリブロック24内に１
つの選択ゲート電極４で構成された１つの選択トランジ
スタ３を設けたものを示した。選択ゲート電極４を２つ
に分割し、チャネル選択トランジスタとトンネル選択ト
ランジスタに分離してもよい。上記実施例では１つのド
レイン電極11が書込みと読出しに共用された例について
示した。リードトランジスタ領域10とトンネル領域８用
に分離したドレイン電極が設けられてもよい。また、上
記実施例は、１つのメモリブロック24に８個のメモリト
ランジスタ６が構成されたものを示したが、２個の以上
の複数個のメモリトランジスタであってもよい。

（２）並列バイト構成を有する回路の動作次にこの発明に係るEEPROMを用いて並列バイト（１バ
イトがNAND型の形成されない方法に形成されたメモリセ
ル）構成の回路の動作を第５図〜第8A図および第8B図を
参照して説明する。

第５図は本願発明によるEEPROMメモリセル回路のブロ
ックダイヤグラムであり、第６図は第５図の矢印VI−VI
で示した部分の拡大回路図であり、第７図は第５図に示
したEEPROMの各モードにおける印加される電位を示す図
であり、第8A図および第8B図は第５図に示したEEPROMの
それぞれのモードにおけるタイミングチャートである。

ストリングMB₁₁₁〜MB₁₁₈のうち各々１ビットを用いて
１バイトを構成する。今MB₁₁₁〜MB₁₁₈のM₁トランジスタ
が１バイトを構成するとして動作を説明する。

（ｉ）消去動作の説明 M₁によって構成された１バイトの各々のメモリセルの
データはまずすべてが「０」の状態にされる。これは、
アドレス線A₁にのみ電位「Ｈ」が与えられることにより
達成される。バイト選択トランジスタBS₀のゲートに繋
がるワードラインW₁および選択線Y₁にＨレベルが印加さ
れる。ストリングMB₁₁₁〜MB₁₁₈の８つのM₁トランジスタ
のゲートにアドレス線A₁の電位「Ｈ」が印加される。ビ
ットラインB₁₁〜B₁₈の電位が「Ｌ」レベルにされ、ワー
ド線W₁の電位が［Ｈ」レベルにされるため、ストリング
MB₁₁₁〜MB₁₁₈のトンネル不純物拡散層９のレベルが
［Ｈ」レベルにされる。したがって、８つのM₁トランジ
スタのフローティングゲートにＦ−Ｎトンネリングによ
り電子が注入される。

その結果、１バイトのデータが一括して消去される。
選択されないメモリトランジスタのゲート電極には
「Ｈ」レベルの電位が印加されないため、誤書込は起こ
らない。

（ii）書込動作の説明次に１バイトを構成するMB₁₁₁〜MB₁₁₈の８つのM₁トラ
ンジスタにたとえば「10011010」のデータを一度に書込
む場合を説明する。これはビットラインB₁₁〜B₁₈に「LH
HLLHLH」の電位を与えることにより達成される。アドレ
ス線A₁のＬレベルの電位が印加され、ワード線W₁と選択
線Y₁にＨレベルの電位が印加されることにより、選択さ
れた８つのM₁メモリトランジスタのコントロールゲート
がＬレベルに固定される。トンネル不純物拡散層９へＨ
レベルの電位が印加されている選択されたメモリトラン
ジスタのフローティングゲートから電子が過剰に引き抜
かれる。その結果、メモリセルに「０」が書込まれる。

一方、トンネル不純物拡散層へＬレベルの電位が印加
されている選択されたメモリトランジスタでは、電子の
移動が起こらない。したがって、メモリセルは「１」状
態に維持される。この結果MB₁₁₁〜MB₁₁₈の８つのM₁トラ
ンジスタには「10011010」が書込まれる。

ここで、選択されたストリングMB11₁〜MB₁₁₈の中の非
選択のトランジスタM₂〜M₈のコントロールゲートライン
にはアドレス線A₂〜A₈を介してＭレベル（10V程度）の
電圧が印加される。選択線Y₁はＨレベル、ワード線W₁に
はＨレベルが印加されることにより、バイト選択トラン
ジスタBS₂〜BS₈を介してＭレベルの電位が与えられる。
トンネル不純物拡散層９がH,Lレベルのどちらに対して
も効果的なＦ−Ｎトンネリングを起こらず、誤書込みは
生じない。また、非選択のすべてのストリングはバイト
選択トランジスタBS₀またはストリング選択トランジス
タST_rがオフするため誤書込みは生じない。

（iii）読出動作の説明次に読出モードについて説明する。トランジスタM₁に
よって１バイトが構成されている各メモリセルのデータ
を読出すものとする。

選択されたビットラインB₁₁〜B₁₈のすべてに1V程度の
電位が印加される。このとき、非選択のアドレス線には
5Vが与えられる。ワードラインW₁に5V、選択線Y₁に5Vが
印加されることにより、バイト選択トランジスタBS₂〜B
S₈を通して選択されたストリング中の非選択のメモリト
ランジスタM₂〜M₈はデータの状態に関わらずすべてオン
する。

このとき、選択されたアドレス線A₁を介して0Vが選択
された８つのメモリトランジスタM₁のゲートに印加され
る。したがってメモリトランジスタM₁の状態（「０」ま
たは「１」）によりビット線に電流が流れるか否かが決
まる。その結果データの読出が行なわれる。すべての非
選択ストリングにおいては、ワード線W₂〜W₁₂に「Ｌ」
レベルの電圧が印加されることにより、ストリング選択
トランジスタSTrがすべてオフする。その結果、誤読出
を起こさない。

（３）並列バイト構成における読出動作の説明第９図は並列バイト構造を有するEEPROMメモリセル回
路のブロック図であり、第10図は第９図に示したメモリ
セル回路の読出モードのタイミングチャートであり、第
11図は並列バイト構造を有するメモリセル回路の変更さ
れた場合を示す図である。

第９図を参照して、で囲まれた部分が１バイト（D₀,D
₁〜D₇）を構成する。１バイト（D₀〜D₇）に［1001101
0］のデータが入力されていると仮定する。

１バイトを構成している各々のビットは８つの各NAND
ストリングSTに含まれている。各ストリングSTに直列に
センスアンプが配置されており、かつ８つのセンスアン
プ群（８ストリング）を１つの入出力バッファに接続す
れば、１バイトのデータ（D₀,D₁〜D₇）が１回の読出動
作により読出される。この様子が第10図に示される。第
10図を参照して、第22図に示した直列バイト構成に比べ
て読出時間は1/8に減少される。この理由は、先に述べ
たように、データの書込／消去がストリング構成方向と
は直交した方向（すなわちワードライン方向）に一括し
て行なうことができるためである。

さらに、１ビット単独のデータの書込、消去が可能で
あることより、第11図に示したように異なったワードラ
イン上に配置されている８つのストリングがそれぞれ１
バイトを構成する１ビットのメモリセルを含んでもよ
い。この場合は、図中で囲まれた部分が１バイトを構成
し、D₀〜D₇に「10011010」のデータが入力されている。
この場合の読出モードのタイミングは第10図の場合と同
じである。

［発明の効果］以上のように、この発明による半導体記憶装置は１つ
の選択ゲート電極と１組のソース、ドレイン電極を複数
のメモリトランジスタに共有するとともに、複数の個々
のメモリトランジスタの信号電荷の書込、消去用のトン
ネル領域と信号電荷の有無を読出すためのメモリトラン
ジスタ領域とを分けるように構成するとともに、トンネ
ル不純物拡散層には窓領域を設けず、複数のトンネル不
純物拡散層は、間にフィールド酸化膜を挟むことなく、
接続不純物拡散層は挟んで連続して設けられるよう構成
した。その結果、メモリセル自体を小さくできるととも
に、高速動作が可能になる。

【図面の簡単な説明】

第1A図はこの発明の一実施例を示す平面図であり、第1B
図は第1A図のI B−I B線で示された部分の断面図であ
り、第1C図は第1A図のI C−I C線で示された部分の断面
図であり、第1D図は第1A図のI D−I D線で示された部分
の断面図であり、第２図は第1A図で示されたEEPROMを示
す回路図である。第３図はこの発明に係るEEPROMを複数
個配列したときの並列等価回路図であり、第４図はこの
発明に係るEEPROMのタイミングチャートである。第５図は本願発明によるEEPROMメモリセル回路のブロッ
クダイヤグラムであり、第６図は第５図の矢印VI−VIで
示した部分の拡大回路図であり、第７図は第５図に示し
たEEPROMの各モードにおける印加される電位を示す図で
あり、第8A図および第8B図は第５図に示したEEPROMのそ
れぞれのモードにおけるタイミングチャートであり、第
９図は並列バイト構造を有するEEPROMメモリセル回路の
ブロック図であり、第10図は第９図に示したメモリセル
回路の読出モードのタイミングチャートであり、第11図
は並列バイト構造を有するメモリセル回路の変更された
場合を示す図である。第12図は従来のEEPROMを示すブロック図であり、第13図
は第12図に示したメモリセルアレイの例を示す回路図で
あり、第14A図は従来のEEPROMの平面図であり、第14B図
は第14A図のXIV B−XIV B線で示す部分の断面図であ
り、第15A図、第15B図は第14A図、第14B図に示されたEE
PROMの等価回路図である。第16図は改良されたNAND型EEPROMの１バイト分のメモリ
セルを示す平面図であり、第17図は第16図に示したメモ
リセルの断面図であり、第18図は改良されたEEPROMの等
価回路図であり、第19図は改良されたEEPROMの動作電圧
を示す図であり、第20図は改良されたEEPROMの各メモリ
トランジスタのしきい値変化を示す図であり、第21図お
よび第22図は従来の直列バイト構成のNAND型EEPROMのデ
ータ読出し動作を説明するための図である。図において１はドレイン領域、２はソース領域、３は選
択トランジスタ、４は選択ゲート電極、５は接続用不純
物拡散層、６はメモリトランジスタ、７はコントロール
ゲート、８はトンネル領域、９はトンネル不純物拡散
層、10はリードトランジスタ領域、11はドレイン電極、
12はソース電極、13は選択ゲート酸化シリコン膜、14は
フローティングゲート、15は層間酸化シリコン膜、16は
トンネル絶縁膜、17は第１ゲート酸化シリコン膜、20は
Ｐ型シリコン半導体基板、21は領域分離フィールド酸化
シリコン膜、22はメモリ接続不純物拡散層、23は素子分
離フィールド酸化膜、24はメモリブロックである。なお、図中、同一符号は同一、または相当部分を示す。

Claims

(57)【特許請求の範囲】

【請求項１】主表面を有する半導体基板（20）と、前記半導体基板（20）の主表面上に第１の方向に直列接
続された情報電荷をストアするためのフローティングゲ
ート（14）を有する複数のメモリセル手段（６）と、前記複数のメモリセル手段（６）を一括して選択するた
めの選択手段（３）とを含み、前記複数のメモリセル手段（６）と選択手段（３）とで
１つのメモリセルユニットを構成し、前記１つのメモリ
セルユニットはそれぞれ専用のドレイン電極とソース電
極とを有し、前記各々のメモリセル手段（６）は、前記第１の方向と
交わる第２の方向に絶縁層（21）を挟んで形成された前
記フローティングゲート（14）を前記情報電荷が蓄積さ
れた第１の状態と前記情報電荷が蓄積されない第２の状
態との間で変化させるためのフローティングゲート状態
変化手段（7,9,14,15,16）と、前記フローティングゲー
ト（14）が前記第１の状態または第２の状態のいずれに
あるかを判別するためのフローティングゲート状態判別
手段（10）とを含み、前記フローティングゲート状態変化手段（7,9,14,15,1
6）は、前記半導体基板（20）の主表面上に形成された
窓領域なしのトンネル不純物拡散層（９）と、前記トン
ネル不純物拡散層（９）と前記フローティングゲート
（14）との間に形成されたトンネル絶縁膜（16）と、前
記フローティングゲート（14）の上に絶縁膜を介して形
成されたコントロールゲート（７）とを含み、前記複数
のメモリセル手段（６）の複数のトンネル不純物拡散層
（９）は、間にフィールド酸化膜に挟むことなく、接続
不純物拡散層を挟んで連続して設けられる、半導体記憶
装置。
【請求項２】前記各メモリセル手段（６）はビット線を
共有し、前記複数のメモリセルのうちの特定のメモリセルのフロ
ーティングゲートが前記フローティングゲート状態変化
手段（7,9,14,15,16）によって変化されるとき、前記複
数のメモリセルのうちの前記特定のメモリセルを除いた
メモリセルのコントロールゲートおよびビット線にそれ
ぞれ5V以上の電圧を印加する、請求項１記載の半導体記
憶装置。