JP3954301B2 - ナンド型フラッシュメモリ素子及びその駆動方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子及びその駆動方法に関し、特にナンド型フラッシュメモリ素子及びその駆動方法に関する。
【０００２】
【従来の技術】
半導体記憶素子のうちフラッシュメモリ素子は電源供給が遮断されても各メモリセルに保存された情報を保有する特徴をもつ。従って、フラッシュメモリ素子はコンピュータまたはメモリカードなどに広く使われている。
フラッシュメモリ素子はノア型フラッシュメモリ素子とナンド型フラッシュメモリ素子とに分類される。ノア型フラッシュメモリ素子はナンド型フラッシュメモリ素子に比べて大きいセル電流を得ることができるのでセンシングマージンが高い反面、集積度が低い問題点がある。従って、ナンド型フラッシュメモリ素子が高集積フラッシュメモリ素子に広く採択されている。
【０００３】
図１はナンド型フラッシュメモリ素子の一般的なブロックダイアグラムである。
図１を参照すれば、複数のメモリセルトランジスタがマトリックス状に配列されたセルアレイ領域（Ｃ／Ａ）１００の周辺に前記複数のメモリセルトランジスタを駆動させるロウデコーダ（Ｒ／Ｄ）３００、コラムデコーダ（Ｃ／Ｄ）５００が配置される。前記コラムデコーダ５００はセルアレイ領域１００から出力される信号を増幅させる感知増幅器（Ｓ／Ａ）を含む。さらに、前記ロウデコーダ３００及び前記コラムデコーダ５００は入出力部（Ｉ／Ｏ）７００により制御される。前記入出力部７００は複数のパッドを通じて入力される信号を処理してフラッシュメモリ素子の動作モード、たとえばプログラムモード、消去モードまたは読出しモードを決定するだけではなく、セルアレイ領域１００内の所望のセルまたはブロックを選択するための信号を出力させる。前記入出力部７００の出力信号はロウデコーダ３００及びコラムデコーダ５００によりセルアレイ領域内の所望のセルまたは所望のブロックを選択するための信号に変換される。さらに、前記入出力部７００は読出モードにて、感知増幅器（Ｓ／Ａ）を通じて増幅されたセルの情報を外部に出力させる機能をもつ。
【０００４】
図２は従来のナンド型フラッシュメモリ素子を構成するロウデコーダの一部及びセルアレイ領域の一部を図示した回路図である。
図２を参照すれば、セルアレイ領域１００ａは複数のセルブロックから構成され、一つのセルブロックは複数のストリング、たとえばｍ個のストリングＳ１、．．．、Ｓｍから構成される。前記各ストリングは一本のビットライン及び共通ソースラインＣＳ間に介在する。たとえば、第１ストリングＳ１は第１ビットラインＢＬ１及び共通ソースラインＣＳ間に介在し、ｍ番目のストリングＳｍはｍ番目のビットラインＢＬｍ及び共通ソースラインＣＳ間に介在する。一つのストリングは一つのストリング選択トランジスタ、複数のセルトランジスタ及び一つの接地選択トランジスタから構成される。たとえば、第１ストリングＳ１は第１ストリング選択トランジスタＳＳＴ１、第１接地選択トランジスタＧＳＴ１ならびに前記第１ストリング選択トランジスタＳＳＴ１と前記第１接地選択トランジスタＧＳＴ１との間に直列に連結されたｎ個のセルトランジスタＣ１１、Ｃ１２、Ｃ１３、．．．、Ｃ１ｎから構成される。前記第１ストリング選択トランジスタＳＳＴ１は第１ビットラインＢＬ１と接続され、前記第１接地選択トランジスタＧＳＴ１は共通ソースラインＣＳと接続される。これと同じく、ｍ番目のストリングＳｍはｍ番目のストリング選択トランジスタＳＳＴｍ、ｍ番目の接地選択トランジスタＧＳＴｍならびに前記ｍ番目のストリング選択トランジスタＳＳＴｍと前記ｍ番目の接地選択トランジスタＧＳＴｍとの間に直列に連結されたｎ個のセルトランジスタＣｍ１、Ｃｍ２、Ｃｍ３、．．．、Ｃｍｎから構成される。前記ｍ番目のストリング選択トランジスタＳＳＴｍはｍ番目のビットラインＢＬｍと接続され、前記ｍ番目の接地選択トランジスタＧＳＴｍは共通ソースラインＣＳと接続される。
【０００５】
その上、前記ｍ個のストリングＳ１、．．．、Ｓｍから構成されるセルブロックは一本のストリング選択ラインＳＳＬ、ｎ本のワードラインＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬｎならびに一本の接地選択ラインＧＳＬを具備する。前記ストリング選択ラインＳＳＬは前記第１ないしｍ番目のストリング選択トランジスタＳＳＴ１、．．．、ＳＳＴｍのゲート電極と接続され、前記接地選択ラインＧＳＬは前記第１ないしｍ番目の接地選択トランジスタＧＳＴ１、．．．、ＧＳＴｍのゲート電極と接続される。さらに、前記第１ワードラインＷＬ１は各ストリングＳ１、．．．、Ｓｍの第１セルトランジスタＣ１１、．．．、Ｃｍ１の制御ゲート電極と接続され、前記第２ワードラインＷＬ２は各ストリングの第２セルトランジスタＣ１２、．．．、Ｃｍ２の制御ゲート電極と接続される。同じく、前記第３ワードラインＷＬ３は各ストリングの第３セルトランジスタＣ１３、．．．、Ｃｍ３の制御ゲート電極と接続され、前記ｎ番目のワードラインＷＬｎは各ストリングＳ１、．．．、Ｓｍのｎ番目のセルトランジスタＣ１ｎ、．．．、Ｃｍｎの制御ゲート電極と接続される。
【０００６】
図２を再び参照すれば、従来のロウデコーダ３００ａは一本のストリング制御ラインＳＣＬ、ｎ本のワード制御ラインＷ１、Ｗ２、Ｗ３、．．．、Ｗｎ、一本の接地制御ラインＧＣＬならびに複数のブロック駆動部を含む。ここで、一つのブロック駆動部は一つのセルブロックだけを制御する。たとえば、前記一つのブロック駆動部３１０は前記第１ないしｍ番目のストリングＳ１、．．．、Ｓｍから構成された一つのセルブロックだけを制御する。前記ブロック駆動部３１０は一つのストリング駆動トランジスタＳＤＴ、ｎ個のワード駆動トランジスタＷＤＴ１、．．．、ＷＤＴｎならびに一つの接地駆動トランジスタＧＤＴから構成される。前記ストリング駆動トランジスタＳＤＴは前記ストリング制御ラインＳＣＬ及びストリング選択ラインＳＳＬ間に介在し、前記接地駆動トランジスタＧＤＴは前記接地制御ラインＧＣＬ及び接地選択ラインＧＳＬ間に介在する。さらに、前記第１ワード駆動トランジスタＷＤＴ１は第１ワード制御ラインＷ１及び第１ワードラインＷＬ１間に介在し、前記第２ワード駆動トランジスタＷＤＴ２は第２ワード制御ラインＷ２及び第２ワードラインＷＬ２間に介在する。同じく、前記第３ワード駆動トランジスタＷＤＴ３は前記第３ワード制御ラインＷ３及び第３ワードラインＷＬ３間に介在し、前記ｎ番目のワード駆動トランジスタＷＤＴｎは前記ｎ番目のワード制御ラインＷｎならびにｎ番目のワードラインＷＬｎ間に介在する。さらに、前記ブロック駆動部３１０は前記ストリング駆動トランジスタＳＤＴ、ｎ個のワード駆動トランジスタＷＤＴ１、．．．、ＷＤＴｎならびに接地駆動トランジスタＧＤＴのゲート電極と接続された一つの駆動制御ラインＤＣＬを含む。
【０００７】
図２に示された従来のナンド型フラッシュメモリ素子を駆動させる方法を説明する。
まず、セルアレイ領域１００ａの所望のセルトランジスタ、たとえば第１ストリングＳ１の第２セルトランジスタＣ１２を選択的にプログラムしようとする場合に、前記セルアレイ領域１００ａが形成された半導体基板、すなわちセルトランジスタのバルク領域及び前記共通ソースラインＣＳに０ボルトを印加する。さらに、前記第１ストリングＳ１と接続された第１ビットラインＢＬ１及び前記接地制御ラインＧＣＬに全て０ボルトを印加する。この時、第２ないしｍ番目のビットラインＢＬ２、．．．、ＢＬｍ、すなわち非選択のビットラインには全てプログラム防止電圧Ｖｐｉ、たとえば電源電圧Ｖｃｃを印加する。かつ、前記ストリング制御ラインＳＣＬに電源電圧Ｖｃｃを印加し、前記第２ワード制御ラインＷ２には約２０ボルトのプログラム電圧ＶPGMを印加する。さらに、前記第１及び第３ワード制御ラインＷ１、Ｗ３には０ボルトを印加し、第４ないしｎ番目のワード制御ラインＷ４、．．．、Ｗｎには約１１ボルトのパス電圧ＶPASSを印加する。前記駆動制御ラインＤＣＬには前記第２ワード制御ラインＷ２に印加されたプログラム電圧ＶPGMより高い電圧、すなわちＶPGM＋αに該当する電圧を印加して前記第２ワード駆動トランジスタＷＤＴ２を十分にターンオンさせる。ここで、前記αは第２ワード駆動トランジスタＷＤＴ２のスレショルド電圧より高くなければならない。
【０００８】
前記の如く従来のナンド型フラッシュメモリ素子をプログラムするためには、選択されたセルブロックを制御するブロック駆動部３１０の駆動制御ラインＤＣＬにプログラム電圧より高い高電圧を印加せねばならない。これにより、前記ストリング駆動トランジスタＳＤＴ、ｎ個のワード駆動トランジスタＷＤＴ１、ＷＤＴ２、．．．、ＷＤＴｎならびに接地駆動トランジスタＧＤＴは全てターンオンされる。この時、前記選択された第２セルトランジスタＣ１２のプログラムはＦ−Ｎトンネル電流によりなされ、非選択のセルトランジスタのプログラム防止は自己ブースティング現象によりなされる［Ｔａｅ−Ｓｕｎｇ Ｊｕｎｇ、 ｅｔ． ａｌ． 「Ａ ３．３Ｖ １２８Ｍｂ Ｍｕｌｔｉ−Ｌｅｖｅｌ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ ｆｏｒ Ｍａｓｓ Ｓｔｏｒａｇｅ Ａｐｐｌｉｃａｔｉｏｎｓ、」 ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、 ｐｐ．３２−３３、Ｆｅｂ．、１９９６．］。
【０００９】
図３は前記第１ストリングＳ１の第２セルトランジスタＣ１２を選択的にプログラムする時、第１及び第３ワード駆動トランジスタＷＤＴ１、ＷＤＴ３及び接地駆動トランジスタＧＤＴに印加されるバイアス条件を示す断面図である。
図３を参照すれば、前記第１及び第３ワード駆動トランジスタＷＤＴ１、ＷＤＴ３及び接地駆動トランジスタＧＤＴのゲート電極７にＶPGM＋αに該当する電圧が印加され、ソース／ドレイン領域３及びバルク領域１に０ボルトが印加される。これにより、前記ソース／ドレイン領域３間のバルク領域１の表面に０ボルトのチャンネル領域９が形成される。結果的に、ＶPGM＋αに起因する高い電界がゲート絶縁膜５に印加されてゲート絶縁膜５の信頼性を低下させることがある。
【００１０】
図４は前記駆動トランジスタＳＤＴ、ＷＤＴ１、．．．、ＷＤＴｎ、ＧＤＴの信頼性を測定した結果を図示したグラフである。ここで、横軸は前記駆動トランジスタＳＤＴ、ＷＤＴ１、．．．、ＷＤＴｎ、ＧＤＴのゲート電極に電気的なストレス、すなわち２５ボルトの電圧ならびに１．５ｍｓｅｃの幅を有するパルス信号を印加した回数Ｎを表し、縦軸は前記駆動トランジスタＳＤＴ、ＷＤＴ１、．．．、ＷＤＴｎ、ＧＤＴのスレショルド電圧Ｖｔｈを表す。この時、前記駆動トランジスタＳＤＴ、ＷＤＴ１、．．．、ＷＤＴｎ、ＧＤＴのバルク領域及びソース／ドレイン領域には全て０ボルトを印加した。さらに、前記電気的なストレスは８５℃の雰囲気において印加された。図４にてａで表示したデータは全て３３０Åの熱酸化膜から形成されたゲート絶縁膜を有する駆動トランジスタに関する測定結果であり、ｂで表示したデータは全て３００Åの熱酸化膜から形成されたゲート絶縁膜を有する駆動トランジスタに関する測定結果である。
【００１１】
図４から、駆動トランジスタのゲート電極に２５ボルト程度の高電圧が印加される回数が増加するほど駆動トランジスタのスレショルド電圧はますます低くなることが分かる。さらに、駆動トランジスタのゲート絶縁膜が薄いほど駆動トランジスタの信頼性をより一層低下させることが分かる。これにより、駆動トランジスタの信頼性が低下することを防止するためにはプログラム電圧を低くするか駆動トランジスタのゲート絶縁膜を厚くすべきである。しかし、セルトランジスタの浮遊ゲート及び制御ゲート電極間に介在するゲート層間絶縁膜と、浮遊ゲート及び半導体基板間に介在するトンネル酸化膜とに関連したカップリング比率に起因してプログラム電圧を下げ難い。さらに、駆動トランジスタのゲート絶縁膜を厚く形成する場合には別の工程が要求されて製造工程が複雑になる。
【００１２】
このように駆動トランジスタのスレショルド電圧が低くなれば、駆動トランジスタのサブスレショルド特性が低下する。従って、ゲート電極に０ボルトの電圧が印加されてもソース領域及びドレイン領域間に望ましくない漏洩電流が流れる。前記駆動トランジスタ、特にワード駆動トランジスタのサブスレショルド特性が低下すれば、ナンド型フラッシュメモリ素子の選択されたセルブロックを消去させる時に非選択のセルブロックもまた消去されるという問題点が生じることもある。
【００１３】
図２を再び参照して従来のナンド型フラッシュメモリ素子の消去動作を説明する。ここで、消去させようとする選択されたセルブロックは前記第１ないしｍ番目のストリングＳ１、．．．、Ｓｍから構成されるセルブロックと同じ構成をもち、前記ｍ本のビットラインＢＬ１、．．．、ＢＬｍを共有する特定セルブロック（図示せず）の場合を例にとる。これにより、図２に示したセルブロック、すなわち第１ないしｍ番目のストリングＳ１、．．．、Ｓｍから構成されるセルブロックは非選択である。この時、前記選択されたセルブロックは前述の如く図２のブロック駆動部３１０と同じ構成を有する別のブロック駆動部（図示せず）により制御される。
【００１４】
前記選択されたセルブロックだけを消去させるためには前記ｍ本のビットラインＢＬ１、．．．、ＢＬｍをフローティングさせ、セルアレイ領域１００ａが形成される半導体基板、すなわち前記選択されたセルブロックならびに非選択のセルブロックを構成するセルトランジスタのバルク領域に約２０ボルトの消去電圧Ｖｅｒａｓｅを印加する。さらに、全ての共通ソースラインＣＳはフローティングさせる。前記共通ソースラインＣＳは前記バルク領域と電気的に連結されることもある。この時、前記共通ソースラインＣＳには前記バルク領域と同じ消去電圧Ｖｅｒａｓｅが印加される。かつ、前記ストリング制御ラインＳＣＬ及び前記接地制御ラインＧＣＬはフローティングさせ、前記第１ないしｎ番目のワード制御ラインＷ１、Ｗ２、Ｗ３、．．．、Ｗｎには０ボルトを印加する。さらに、前記選択されたセルブロックを制御するブロック駆動部の駆動制御ラインには電源電圧Ｖｃｃを印加して前記選択されたブロック駆動部の全ての駆動トランジスタをターンオンさせる。一方、前記非選択のセルブロックを制御するブロック駆動部３１０の駆動制御ラインＤＣＬには０ボルトを印加して前記非選択のブロック駆動部３１０の全ての駆動トランジスタＳＤＴ、ＷＤＴ１、ＷＤＴ２、ＷＤＴ３、．．．、ＷＤＴｎ、ＧＤＴをターンオフさせる。
【００１５】
前記の如く各制御ラインに適切な電圧を印加すれば、選択されたセルブロック内の全てのセルトランジスタの制御ゲート電極に０ボルトが印加される。従って、選択されたセルブロック内の全てのセルトランジスタの浮遊ゲートにバルク領域から正孔が注入されてこれらセルトランジスタの情報が消去される。この時、前記非選択のセルブロックを制御するブロック駆動部３１０の第１ないしｎ番目のワード駆動トランジスタＷＤＴ１、ＷＤＴ２、ＷＤＴ３、．．．、ＷＤＴｎは全てターンオフされねばならない。しかし、図３及び図４にて説明した通り、一定回数以上のプログラム動作が実施される間に前記ブロック駆動部３１０の少なくとも一つのワード駆動トランジスタ、たとえば第１及び第３ワード駆動トランジスタＷＤＴ１、ＷＤＴ３は電気的なストレスに起因して低下した特性を示すことがある。これにより、ブロック駆動部３１０の駆動制御ラインＤＣＬに０ボルトが印加されても前記第１及び第３ワード駆動トランジスタＷＤＴ１、ＷＤＴ３は弱くターンオンされる。結果的に、前記非選択のセルブロックの第１ワードラインＷＬ１及び第３ワードラインＷＬ３に０ボルトまたは０ボルトに近い電圧が印加され、前記第１及び第３ワードラインＷＬ１、ＷＬ３に接続されたセルトランジスタに保存された情報が消去される。この時、接地駆動トランジスタＧＤＴのサブスレショルド漏洩電流は消去動作に直接的にエラーを誘発させない。
【００１６】
【発明が解決しようとする課題】
本発明の目的は、所望のセルトランジスタを選択的にプログラムする時、選択されたセルトランジスタを含むセルブロックと接続されたブロック駆動部の駆動トランジスタに印加されるゲートバイアスを最小化させることができるナンド型フラッシュメモリ素子及びその駆動方法を提供することにある。
本発明の他の目的は、ブロック駆動部の駆動トランジスタの信頼性を改善させることができるナンド型フラッシュメモリ素子及びその駆動方法を提供することにある。
【００１７】
【課題を解決するための手段】
前記目的を達成するために本発明は複数のセルブロックから構成されたセルアレイ領域と、前記複数のセルブロックと各々接続された複数のブロック駆動部、前記複数のブロック駆動部と接続されたストリング制御ライン、ｎ本のワード制御ラインならびに接地制御ラインから構成されたロウデコーダとを含む。ここで、前記各ブロック駆動部はストリング駆動トランジスタ、ｎ個のワード駆動トランジスタならびに接地駆動トランジスタを含む。さらに、前記各ブロック駆動部は前記ｎ個のワード駆動トランジスタのうち奇数番目のワード駆動トランジスタのゲート電極と接続された第１駆動制御ライン及び偶数番目のワード駆動トランジスタのゲート電極と接続された第２駆動制御ラインを含む。従って、前記各ブロック駆動部の奇数番目のワード駆動トランジスタは偶数番目のワード駆動トランジスタと独立的に制御される。
そして、複数のセルブロックに共有されるｍ本のビットラインに各々接続されたｍ個のストリングのうちの選択されたストリングのｎ個のセルトランジスタのうちからいずれか一つのセルトランジスタを選択的にプログラムさせるに際し、前記選択されたストリングと接続されたブロック駆動部の奇数番目のワード駆動トランジスタのゲート電極ならびに偶数番目のワード駆動トランジスタのゲート電極のうちいずれか一つのグループのゲート電極にプログラム電圧より高い第１電圧が印加され、他の一つのグループのゲート電極にプログラム電圧より低くパス電圧より高い第２電圧が印加される。
その上、前記各ブロック駆動部は前記ストリング駆動トランジスタのゲート電極ならびに前記接地駆動トランジスタのゲート電極と接続された第３駆動制御ラインをさらに具備することもある。これとは異なり、前記各ブロック駆動部のストリング駆動トランジスタのゲート電極は前記第１または第２駆動制御ラインと接続されることもあり、前記接地駆動トランジスタのゲート電極もやはり前記第１または第２駆動制御ラインと接続されることがある。
【００１８】
前記複数のセルブロックはｍ本のビットラインを共有する。さらに、前記各セルブロックは前記ｍ本のビットラインに各々接続されたｍ個のストリングを含む。従って、各ビットラインにはセルブロックの数と同じ複数のストリング、すなわち複数のストリングが接続される。前記各ストリングは各ビットラインに順次に直列に連結されたストリング選択トランジスタ、ｎ個のセルトランジスタ、接地選択トランジスタから構成される。従って、前記各ストリングはナンドストリングに該当する。前記各セルトランジスタは一般的な積層ゲート構造をもつ。言い換えれば、前記各セルトランジスタはソース領域及びドレイン領域間のチャンネル領域上部に順次に積層されたトンネル絶縁膜、浮遊ゲート、ゲート層間誘電体膜及び制御ゲート電極をもつ。
【００１９】
さらに、前記各セルブロックは前記ｍ本のビットラインを横切るストリング選択ライン、ｎ本のワードライン及び接地選択ラインを含む。前記各セルブロック内のストリング選択ラインは前記ｍ個のストリングの選択トランジスタのゲート電極と接続され、前記接地選択ラインは前記ｍ個のストリングの接地選択トランジスタのゲート電極と接続される。同じく、前記ｎ本のワードラインは各々前記各ストリングのｎ個のセルトランジスタの制御ゲート電極と接続される。
【００２０】
前記各ブロック駆動部はこれと接続されたセルブロックのストリング選択ライン、ｎ本のワードライン及び接地選択ラインに選択的に所望の電圧を印加させるスイッチの役割を果たす。前記各ブロック駆動部のストリング駆動トランジスタのソース領域及びドレイン領域は各々前記ストリング制御ライン及び前記ストリング選択ラインに接続される。さらに、前記各ブロック駆動部の接地駆動トランジスタのソース領域及びドレイン領域は各々前記接地制御ライン及び前記接地選択ラインに接続される。同じく、前記各ブロック駆動部のｎ個のワード駆動トランジスタのソース領域は各々前記ｎ本のワード制御ラインと接続され、前記ｎ個のワード駆動トランジスタのドレイン領域は各々前記ｎ本のワードラインと接続される。
【００２１】
前述したように本発明によれば、各セルブロックのｎ本のワードラインと１：１に対応して接続されたｎ個のワード駆動トランジスタのうち奇数番目のワード駆動トランジスタのゲート電極及び偶数番目のワード駆動トランジスタのゲート電極に互いに異なる電圧を印加できる。
前述したような構造を有するナンド型フラッシュメモリ素子を駆動させる方法、たとえばプログラムさせる方法は所望のセルブロックまたは全てのセルブロックを消去した後に実施される。すなわち、プログラムしようとする少なくとも一つのセルトランジスタを含む少なくとも一つのセルブロック内の全てのセルトランジスタが０ボルトより低いスレショルド電圧、たとえば−３ボルト程度のスレショルド電圧をもつように消去動作を実施した後にプログラム動作がなされる。
【００２２】
前記プログラム方法は前記ｍ本のビットラインのうちいず何れか一本のビットラインを選択する段階と、前記選択されたビットラインに接続された複数のストリングのうちいずれか一つのストリングを選択する段階と、前記選択されたストリングと接続されたブロック駆動部の第１駆動制御ライン及び第２駆動制御ラインのうちいずれか一本の駆動制御ラインにプログラム電圧より高い第１電圧を印加して他の一本の駆動制御ラインにプログラム電圧より低くパス電圧より高い第２電圧を印加し、前記選択されたストリングのｎのセルトランジスタのうちある一つのセルトランジスタをプログラムさせる段階とを含む。ここで、前記パス電圧は電源電圧より高い。さらに、前記第１電圧は前記プログラム電圧にアルファαを足した電圧であることが望ましく、前記第２電圧は前記パス電圧にベータβを足した電圧であることが望ましい。前記アルファαは前記ワード駆動トランジスタのバルク領域及びソース領域間に前記プログラム電圧に該当するバルクバイアスが印加された状態で前記ワード駆動トランジスタのスレショルド電圧と同一であるかそれより高い電圧に該当する。さらに、前記ベータβは前記ワード駆動トランジスタのバルク領域及びソース領域間に前記パス電圧に該当するバルクバイアスが印加された状態で前記ワード駆動トランジスタのスレショルド電圧と同一であるかそれより高い電圧に該当する。
【００２３】
前記一本のビットラインを選択する段階は前記ｍ本のビットラインのうちいずれか一本のビットラインを選択して接地させ、前記ｍ本のビットラインのうち非選択のビットラインにプログラム防止電圧、たとえば電源電圧を印加することによりなされる。
前記一つのストリングを選択する段階は前記ストリング制御ライン及び前記接地制御ラインに各々電源電圧及び０ボルトを印加し、前記選択されたビットラインに並列に接続された複数のストリングのうちいずれか一つのストリングと接続されたストリング駆動トランジスタ及び接地駆動トランジスタをターンオンさせることによりなされる。
【００２４】
前記ストリング駆動トランジスタ及び接地駆動トランジスタをターンオンさせる方法は前記ストリング駆動トランジスタのゲート電極ならびに前記接地駆動トランジスタのゲート電極に前記電源電圧より高い第３電圧を印加することによりなされる。望ましくは、前記第３電圧は前記プログラム電圧より低い。最も望ましくは、前記第３電圧は前記パス電圧より低く前記電源電圧にガンマγを足した電圧である。ここで、前記ガンマγは前記ストリング駆動トランジスタのバルク領域及びソース領域間に電源電圧に該当するバルクバイアスが印加された状態で前記ストリング駆動トランジスタのスレショルド電圧と同一であるかそれより高い電圧に該当する。これにより、前記ストリング駆動トランジスタ及び接地駆動トランジスタは全てターンオンされる。結果的に、前記選択されたストリングのストリング選択トランジスタがターンオンされ、前記選択されたビットラインに印加された接地電圧が前記ストリング選択トランジスタのチャンネル領域に誘起される。
【００２５】
前記ストリング駆動トランジスタ及び接地駆動トランジスタをターンオンさせる他の方法は前記ストリング駆動トランジスタのゲート電極に前記第１電圧または前記第２電圧を印加し、前記接地駆動トランジスタのゲート電極に前記第１電圧または前記第２電圧を印加することによりなされる。前記第１及び第２電圧はどちらも第３電圧より高いので前記ストリング駆動トランジスタはターンオンされる。
【００２６】
前記一つのセルトランジスタをプログラムさせる段階は前記ｎ本のワード制御ラインのうちいずれか一つのワード制御ライン、たとえば前記第１電圧が印加されたゲート電極を有するワード駆動トランジスタのうちいずれか一つのワード駆動トランジスタと接続されたワード制御ラインを選択してプログラム電圧を印加し、前記選択されたワード制御ラインの両側に各々配置された一対のワード制御ラインに０ボルトを印加する。さらに、前記ｎ本のワード制御ラインのうち前記選択されたワード制御ラインならびに前記接地された一対のワード制御ラインを除外した残りのワード制御ラインにパス電圧を印加する。これにより、前記選択されたストリングのｎのセルトランジスタのうち前記プログラム電圧が印加されたワード制御ラインと接続されたセルトランジスタが選択的にプログラムされる。この時、前記第１電圧が印加されたゲート電極を有するワード駆動トランジスタのチャンネル領域にはプログラム電圧またはパス電圧が誘起される。従って、これらワード駆動トランジスタのチャンネル領域及びゲート電極間に印加されるゲートバイアスの最大値はＶPGM＋α−ＶPASSである。さらに、前記第２電圧が印加されたゲート電極を有するワード駆動トランジスタのチャンネル領域には０ボルトまたはパス電圧が誘起される。従って、これらワード駆動トランジスタのチャンネル領域及びゲート電極間に印加されるゲートバイアスの最大値は（ＶPASS＋β）である。結果的に、本発明のナンド型フラッシュメモリ素子は従来技術に比べてプログラム動作時にワード駆動トランジスタに印加されるゲートバイアスを下げることができる。これにより、ワード駆動トランジスタの信頼性を改善させることができるので消去動作時に発生するエラーを減少させることができる。
【００２７】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施例を詳細に説明する。
図５は本発明によるナンド型フラッシュメモリ素子の一実施例を説明するための回路図である。ここで、セルアレイ領域のセルトランジスタ、ストリング選択トランジスタ及び接地選択トランジスタと、ロウデコーダの駆動トランジスタとは全てＮＭＯＳトランジスタの場合に例えて説明する。
【００２８】
図５を参照すれば、セルアレイ領域１００ｂは互いに平行なｍ本のビットラインＢＬ１’、．．．、ＢＬｍ’を共有し、前記セルアレイ領域１００ｂを駆動させるロウデコーダ３００ｂは一本のストリング制御ラインＳＣＬ、ｎ本のワード制御ラインＷ１、Ｗ２、Ｗ３、．．．、Ｗｎならびに一本の接地制御ラインＧＣＬを含む。さらに、前記ロウデコーダ３００ｂは前記ストリング制御ラインＳＣＬ、ｎ本のワード制御ラインＷ１、Ｗ２、．．．、Ｗｎと接続された複数のブロック駆動部、たとえば２個のブロック駆動部３１０ａ、３１０ｂを含む。
【００２９】
前記２個のブロック駆動部３１０ａ、３１０ｂのうち第１ブロック駆動部３１０ａは前記ストリング制御ラインＳＣＬと接続されたソース領域を有するストリング駆動トランジスタＳＤＴ１と、前記接地制御ラインＧＣＬと接続されたソース領域を有する接地駆動トランジスタＧＤＴ１とを含む。さらに、前記第１ブロック駆動部３１０ａは前記ｎ本のワード制御ラインＷ１、Ｗ２、Ｗ３、．．．、Ｗｎと各々接続されたソース領域を有するｎ個のワード駆動トランジスタＷＤＴ１１、ＷＤＴ１２、ＷＤＴ１３、．．．、ＷＤＴ１ｎを含む。前記ｎ個のワード駆動トランジスタＷＤＴ１１、ＷＤＴ１２、ＷＤＴ１３、．．．、ＷＤＴ１ｎのうち奇数番目のワード駆動トランジスタＷＤＴ１１、ＷＤＴ１３、．．．のゲート電極は第１駆動制御ラインＤＣＬ１１と接続され、前記ｎ個のワード駆動トランジスタＷＤＴ１１、ＷＤＴ１２、ＷＤＴ１３、．．．、ＷＤＴ１ｎのうち偶数番目のワード駆動トランジスタＷＤＴ１２、．．．のゲート電極は第２駆動制御ラインＤＣＬ１２と接続される。さらに、前記ストリング駆動トランジスタＳＤＴ１のゲート電極ならびに接地駆動トランジスタＧＤＴ１のゲート電極は第３駆動制御ラインＤＣＬ１３と接続される。従って、奇数番目のワード駆動トランジスタＷＤＴ１１、ＷＤＴ１３、．．．は第１駆動制御ラインＤＣＬ１１により制御され、偶数番目のワード駆動トランジスタＷＤＴ１２、．．．は第２駆動制御ラインＤＣＬ１２により制御される。さらに、ストリング駆動トランジスタＳＤＴ１及び接地駆動トランジスタＧＤＴ１は第３駆動制御ラインＤＣＬ１３により制御される。
【００３０】
前記第２ブロック駆動部３１０ｂもやはり第１ブロック駆動部３１０ａと同じ構成をもつ。言い換えれば、前記第２ブロック駆動部３１０ｂは前記ストリング制御ラインＳＣＬと接続されたソース領域を有するストリング駆動トランジスタＳＤＴ２と、前記接地制御ラインＧＣＬと接続されたソース領域を有する接地駆動トランジスタＧＤＴ２とを含む。さらに、前記第２ブロック駆動部３１０ｂは前記ｎ本のワード制御ラインＷ１、Ｗ２、Ｗ３、．．．、Ｗｎと各々接続されたソース領域を有するｎ個のワード駆動トランジスタＷＤＴ２１、ＷＤＴ２２、ＷＤＴ２３、．．．、ＷＤＴ２ｎを含む。前記ｎ個のワード駆動トランジスタＷＤＴ２１、ＷＤＴ２２、ＷＤＴ２３、．．．、ＷＤＴ２ｎのうち奇数番目のワード駆動トランジスタＷＤＴ２１、ＷＤＴ２３、．．．のゲート電極は第１駆動制御ラインＤＣＬ２１と接続され、前記ｎ個のワード駆動トランジスタＷＤＴ２１、ＷＤＴ２２、ＷＤＴ２３、．．．、ＷＤＴ２ｎのうち偶数番目のワード駆動トランジスタＷＤＴ２２、．．．のゲート電極は第２駆動制御ラインＤＣＬ２２と接続される。さらに、前記ストリング駆動トランジスタＳＤＴ２のゲート電極ならびに接地駆動トランジスタＧＤＴ２のゲート電極は第３駆動制御ラインＤＣＬ２３と接続される。従って、奇数番目のワード駆動トランジスタＷＤＴ２１、ＷＤＴ２３、．．．は第１駆動制御ラインＤＣＬ２１により制御され、偶数番目のワード駆動トランジスタＷＤＴ２２、．．．は第２駆動制御ラインＤＣＬ２２により制御される。さらに、ストリング駆動トランジスタＳＤＴ２及び接地駆動トランジスタＧＤＴ２は第３駆動制御ラインＤＣＬ２３により制御される。
【００３１】
一方、前記ｍ本のビットラインＢＬ１’、．．．、ＢＬｍ’を共有するセルアレイ領域１００ｂは複数のセルブロック、たとえば第１及び第２セルブロックＢ１、Ｂ２を含む。前記第１セルブロックＢ１は前記ｍ本のビットラインＢＬ１’、．．．、ＢＬｍ’に各々接続されたｍ個のストリングＳ１１、．．．、Ｓ１ｍを含む。前記各ストリングＳ１１、．．．またはＳ１ｍは一般的なナンドストリングと同じく、一本のビットラインに順次に直列に接続された一つのストリング選択トランジスタ、ｎ個のセルトランジスタ及び一つの接地選択トランジスタを含む。たとえば、前記ｍ個のストリングＳ１１、．．．、Ｓ１ｍのうち第１ストリングＳ１１は前記第１ビットラインＢＬ１’に順次に直列に接続されたストリング選択トランジスタＳＳＴ１１、ｎ個のセルトランジスタＣ１１１、Ｃ１１２、Ｃ１１３、．．．、Ｃ１１ｎ及び接地選択トランジスタＧＳＴ１１を含む。これと同じく、前記ｍ番目のストリングＳ１ｍは前記ｍ番目のビットラインＢＬｍ’に順次に直列に接続されたストリング選択トランジスタＳＳＴ１ｍ、ｎ個のセルトランジスタＣ１ｍ１、Ｃ１ｍ２、Ｃ１ｍ３、．．．、Ｃ１ｍｎ及び接地選択トランジスタＧＳＴ１ｍを含む。ここで、前記ｍ個の接地選択トランジスタＧＳＴ１１、．．．ＧＳＴ１ｍのソース領域は第１及び第２セルブロックＢ１、Ｂ２が共有する一本の共通ソースラインＣＳと接続される。前記各セルトランジスタは積層ゲート構造をもつ。言い換えれば、前記各セルトランジスタはソース領域及びドレイン領域間の半導体基板上にトンネル絶縁膜、浮遊ゲート、ゲート層間絶縁膜及び制御ゲート電極が順次に積層された構造をもつ。
【００３２】
さらに、前記第１セルブロックＢ１は前記ｍ本のビットラインＢＬ１’、．．．、ＢＬｍ’を横切るストリング選択ラインＳＳＬ１、ｎ本のワードラインＷＬ１１、ＷＬ１２、ＷＬ１３、．．．、ＷＬ１ｎ及び接地選択ラインＧＳＬ１を含む。前記ストリング選択ラインＳＳＬ１は前記ｍ個のストリング選択トランジスタＳＳＴ１１、．．．、ＳＳＴ１ｍのゲート電極と接続され、前記接地選択ラインＧＳＬ１は前記ｍ個の接地選択トランジスタＧＳＴ１１、．．．、ＧＳＴ１ｍのゲート電極と接続される。さらに、前記第１ワードラインＷＬ１１は前記ｍ個のストリングＳ１１、．．．、Ｓ１ｍの第１セルトランジスタＣ１１１、．．．、Ｃ１ｍ１のゲート電極と接続され、前記第２ワードラインＷＬ１２は前記各ストリングの第２セルトランジスタＣ１１２、．．．Ｃ１ｍ２のゲート電極と接続される。同じく、前記第３ワードラインＷＬ１３は前記各ストリングの第３セルトランジスタＣ１１３、．．．、Ｃ１ｍ３のゲート電極と接続され、前記ｎ番目のワードラインＷＬ１ｎは前記各ストリングのｎ番目のセルトランジスタＣ１１ｎ、．．．Ｃ１ｍｎのゲート電極と接続される。
【００３３】
前記第１セルブロックＢ１のストリング選択ラインＳＳＬ１、ｎ本のワードラインＷＬ１１、ＷＬ１２、ＷＬ１３、．．．、ＷＬ１ｎならびに接地選択ラインＧＳＬ１は前記第１ブロック駆動部３１０ａと接続される。さらに具体的に、前記ストリング選択ラインＳＳＬ１はストリング駆動トランジスタＳＤＴ１のドレイン領域と接続され、前記接地選択ラインＧＳＬ１は接地駆動トランジスタＧＤＴ１のドレイン領域と接続される。さらに、前記第１ワードラインＷＬ１１は第１ワード駆動トランジスタＷＤＴ１１のドレイン領域と接続され、前記第２ワードラインＷＬ１２は第２ワード駆動トランジスタＷＤＴ１２のドレイン領域と接続される。同じく、前記第３ワードラインＷＬ１３は第３ワード駆動トランジスタＷＤＴ１３のドレイン領域と接続され、ｎ番目のワードラインＷＬ１ｎはｎ番目のワード駆動トランジスタＷＤＴ１ｎのドレイン領域と接続される。
【００３４】
前記第２セルブロックＢ２もやはり第１セルブロックＢ１と同じ構成をもつ。言い換えれば、前記第２セルブロックＢ２は前記ｍ本のビットラインＢＬ１’、．．．、ＢＬｍ’に各々接続されたｍ個のストリングＳ２１、．．．、Ｓ２ｍを含む。前記各ストリングＳ２１、．．．またはＳ２ｍは一般的なナンドストリングと同じように一本のビットラインに順次に直列に接続された一つのストリング選択トランジスタ、ｎ個のセルトランジスタ及び一つの接地選択トランジスタを含む。たとえば、前記ｍ個のストリングＳ２１、．．．、Ｓ２ｍの中第１ストリングＳ２１は前記第１ビットラインＢＬ１’に順次に直列に接続されたストリング選択トランジスタＳＳＴ２１、ｎ個のセルトランジスタＣ２１１、Ｃ２１２、Ｃ２１３、．．．、Ｃ２１ｎ及び接地選択トランジスタＧＳＴ２１を含む。同じく、前記ｍ番目のストリングＳ２ｍは前記ｍ番目のビットラインＢＬｍ’に順次に直列に接続されたストリング選択トランジスタＳＳＴ２ｍ、ｎ個のセルトランジスタＣ２ｍ１、Ｃ２ｍ２、Ｃ２ｍ３、．．．、Ｃ２ｍｎ及び接地選択トランジスタＧＳＴ２ｍを含む。ここで、前記ｍ個の接地選択トランジスタＧＳＴ２１、．．．ＧＳＴ２ｍのソース領域は前記共通ソースラインＣＳと接続される。
【００３５】
さらに、前記第２セルブロックＢ２は第１セルブロックＢ１と同じく、前記ｍ本のビットラインＢＬ１’、．．．、ＢＬｍ’を横切るストリング選択ラインＳＳＬ２、ｎ本のワードラインＷＬ２１、ＷＬ２２、ＷＬ２３、．．．、ＷＬ２ｎ及び接地選択ラインＧＳＬ２を含む。前記ストリング選択ラインＳＳＬ２は前記ｍ個のストリング選択トランジスタＳＳＴ２１、．．．、ＳＳＴ２ｍのゲート電極と接続され、前記接地選択ラインＧＳＬ２は前記ｍ個の接地選択トランジスタＧＳＴ２１、．．．、ＧＳＴ２ｍのゲート電極と接続される。さらに、前記第１ワードラインＷＬ２１は前記ｍ個のストリングＳ２１、．．．、Ｓ２ｍの第１セルトランジスタＣ２１１、．．．、Ｃ２ｍ１のゲート電極と接続され、前記第２ワードラインＷＬ２２は前記各ストリングの第２セルトランジスタＣ２１２、．．．Ｃ２ｍ２のゲート電極と接続される。同じく、前記第３ワードラインＷＬ２３は前記各ストリングの第３セルトランジスタＣ２１３、．．．、Ｃ２ｍ３のゲート電極と接続され、前記ｎ番目のワードラインＷＬ２ｎは前記各ストリングのｎ番目のセルトランジスタＣ２１ｎ、．．．Ｃ２ｍｎのゲート電極と接続される。
【００３６】
前記第２セルブロックＢ２のストリング選択ラインＳＳＬ２、ｎ本のワードラインＷＬ２１、ＷＬ２２、ＷＬ２３、．．．、ＷＬ２ｎ及び接地選択ラインＧＳＬ２は前記第２ブロック駆動部３１０ｂと接続される。もう少し具体的に、前記ストリング選択ラインＳＳＬ２はストリング駆動トランジスタＳＤＴ２のドレイン領域と接続され、前記接地選択ラインＧＳＬ２は接地駆動トランジスタＧＤＴ２のドレイン領域と接続される。さらに、前記第１ワードラインＷＬ２１は第１ワード駆動トランジスタＷＤＴ２１のドレイン領域と接続され、前記第２ワードラインＷＬ２２は第２ワード駆動トランジスタＷＤＴ２２のドレイン領域と接続される。これと同じく、前記第３ワードラインＷＬ２３は第３ワード駆動トランジスタＷＤＴ２３のドレイン領域と接続され、ｎ番目のワードラインＷＬ２ｎはｎ番目のワード駆動トランジスタＷＤＴ２ｎのドレイン領域と接続される。
【００３７】
では、図５に示されたナンド型フラッシュメモリ素子の駆動方法を説明する。まず、前記２つのセルブロックＢ１、Ｂ２のうち一つのセルブロック、たとえば第１セルブロックＢ１を選択的に消去させる方法に例えて説明する。前記ロウデコーダ３００ｂのストリング制御ラインＳＣＬ及び接地制御ラインＧＣＬはどちらもフローティングさせ、前記ｎ本のワード制御ラインＷ１、Ｗ２、Ｗ３、．．．、Ｗｎに０Ｖを印加する。さらに、前記ｍ本のビットラインＢＬ１’、．．．、ＢＬｍ’ならびに前記共通ソースラインＣＳもやはりフローティングさせ、前記第１ブロック駆動部３１０ａの第１ないし第３駆動制御ラインＤＣＬ１１、ＤＣＬ１２、ＤＣＬ１３には全て電源電圧を印加する。かつ、前記セルアレイ領域１００ｂが形成される半導体基板、すなわち全てのセルトランジスタのバルク領域に消去電圧Ｖｅｒａｓｅ、たとえば約２０ボルトを印加する。この時、前記選択された第１セルブロックＢ１を除外した非選択のセルブロックと接続されたブロック駆動部の駆動制御ライン、たとえば第２ブロック駆動部３１０ｂの第１ないし第３駆動制御ラインＤＣＬ２１、ＤＣＬ２２、ＤＣＬ２３には０ボルトを印加する。
【００３８】
これにより、第２ブロック駆動部３１０ｂのｎ個のワード駆動トランジスタＷＤＴ２１、ＷＤＴ２２、ＷＤＴ２３、．．．、ＷＤＴ２ｎはターンオフされ、第２セルブロックＢ２のｎ本のワードラインＷＬ２１、ＷＬ２２、ＷＬ２３、．．．、ＷＬ２ｎが全てフローティングされる。結果的に、前記第１セルブロックＢ１のｎ本のワードラインＷＬ１１、ＷＬ１２、ＷＬ１３、．．．、ＷＬ１ｎにだけ選択的に０ボルトが印加され、第１セルブロックＢ１の全てのセルトランジスタの浮遊ゲートに正孔が注入される。従って、第１セルブロックＢ１の全てのセルトランジスタは負のスレショルド電圧、たとえば−３ボルト程度のスレショルド電圧を示す。
【００３９】
さらに、本実施例ではセルアレイ領域１００ｂの全てのセルトランジスタを消去させることもある。たとえば、第１及び第２ブロック駆動部３１０ａ、３１０ｂの全ての駆動制御ラインＤＣＬ１１、ＤＣＬ１２、ＤＣＬ１３、ＤＣＬ２１、ＤＣＬ２２、ＤＣＬ２３に電源電圧を印加すれば、第１及び第２セルブロックＢ１、Ｂ２の全てのセルトランジスタが消去される。
【００４０】
次に、前記第１セルブロックＢ１の全てのセルトランジスタを消去した後に、第１セルブロックＢ１の一つのセルトランジスタ、たとえば第１ストリングＳ１１の第２セルトランジスタＣ１１２を選択的にプログラムさせる方法を説明する。具体的に、前記選択されたセルトランジスタＣ１１２を含む第１ストリングＳ１１と接続されたビットライン、すなわち第１ビットラインＢＬ１’に０ボルトを印加し、第２ないしｍ番目のビットラインＢＬ２’、．．．、ＢＬｍ’にはプログラム防止電圧ＶPI、たとえば電源電圧を印加する。前記ストリング制御ラインＳＣＬには電源電圧を印加し、前記接地制御ラインＧＣＬ、共通ソースラインＣＳ及び前記セルアレイ領域１００ｂが形成される半導体基板、すなわちＰウェル領域には０ボルトを印加する。
【００４１】
さらに、前記選択されたセルトランジスタＣ１１２の制御ゲート電極と連結された第２ワード制御ラインＷ２には１８ボルトないし２３ボルト程度のプログラム電圧ＶPGMを印加し、前記第２ワード制御ラインＷ２の両側に各々配置された第１及び第３ワード制御ラインＷ１、Ｗ３には０ボルトを印加する。かつ、前記第４ないしｎ番目のワード制御ラインＷ４、．．．、Ｗｎには１０ボルトないし１２ボルト程度のパス電圧を印加する。
【００４２】
さらに、前記選択されたセルトランジスタＣ１１２を制御する第２ワード駆動トランジスタＷＤＴ１２のゲート電極と接続された第２駆動制御ラインＤＣＬ１２にはプログラム電圧より高い第１電圧を印加し、前記第１及び第３駆動制御ラインＤＣＬ１１、ＤＣＬ１３には各々プログラム電圧より低くパス電圧より高い第２電圧ならびにパス電圧より低く電源電圧より高い第３電圧を印加する。この時、非選択のブロック駆動部の全ての駆動制御ライン、すなわち第２ブロック駆動部３１０ｂの第１ないし第３駆動制御ラインＤＣＬ２１、ＤＣＬ２２、ＤＣＬ２３には０ボルトを印加し、第２ブロック駆動部３１０ｂのストリング駆動トランジスタＳＤＴ２、ｎ個のワード駆動トランジスタＷＤＴ２１、ＷＤＴ２２、ＷＤＴ２３、．．．、ＷＤＴ２ｎ及び接地駆動トランジスタＧＤＴ２をターンオフさせる。
【００４３】
前記第１電圧はプログラム電圧にアルファαを足した電圧に該当し、第２電圧はパス電圧にベータβを足した電圧に該当し、第３電圧は電源電圧にガンマγを足した電圧に該当する。前記アルファαは前記ｎ個の駆動トランジスタＷＤＴ１１、ＷＤＴ１２、ＷＤＴ１３、．．．、ＷＤＴ１ｎのバルク領域にプログラム電圧に該当するバックゲートバイアスを印加した状態で前記ｎ個の駆動トランジスタＷＤＴ１１、ＷＤＴ１２、ＷＤＴ１３、．．．、ＷＤＴ１ｎが示すスレショルド電圧と同一であるかそれより高い電圧である。さらに、前記ベータβは前記ｎ個の駆動トランジスタＷＤＴ１１、ＷＤＴ１２、ＷＤＴ１３、．．．、ＷＤＴ１ｎのバルク領域にパス電圧に該当するバックゲートバイアスを印加した状態で前記ｎ個の駆動トランジスタＷＤＴ１１、ＷＤＴ１２、ＷＤＴ１３、．．．、ＷＤＴ１ｎが示すスレショルド電圧と同一であるかそれより高い電圧であり、前記ガンマγは前記ストリング駆動トランジスタＳＤＴ１及び接地駆動トランジスタＧＤＴ１のバルク領域に電源電圧に該当するバックゲートバイアスを印加した状態で前記ストリング駆動トランジスタＳＤＴ１及び接地駆動トランジスタＧＤＴ１が示すスレショルド電圧と同一であるかそれより高い電圧である。
【００４４】
これにより、前記第１セルブロックＢ１のセルトランジスタＣ１１２だけ選択的にプログラムされ、正のスレショルド電圧をもつ。
図５に示されたナンド型フラッシュメモリ素子の駆動方法を要約すれば次の表１のようである。
【表１】
図６及び図７は図５のナンド型フラッシュメモリ素子のセルトランジスタＣ１１２を選択的にプログラムさせる間、第１ブロック駆動部３１０ａのワード駆動トランジスタに印加されるバイアス条件中で最悪のバイアス条件だけを図示した断面図である。言い換えれば、図６は第１及び第３ワード駆動トランジスタＷＤＴ１１、ＷＤＴ１３に印加されるバイアス条件を表す断面図であり、図７は接地駆動トランジスタＧＤＴ１に印加されるバイアス条件を表す断面図である。
【００４５】
図６を参照すれば、前記セルトランジスタＣ１１２を選択的にプログラムさせる間、第１及び第３ワード駆動トランジスタＷＤＴ１１、ＷＤＴ１３のゲート電極１７ａには第１駆動制御ラインＤＣＬ１１を通じて前記第２電圧、すなわちパス電圧にベータβを足した電圧が印加される。さらに、前記第１及び第３ワード駆動トランジスタＷＤＴ１１、ＷＤＴ１３のソース領域１３ａには全て第１及び第３ワード制御ラインＷ１、Ｗ３を通じて０ボルトが印加され、バルク領域１１にも０ボルトが印加される。従って、前記第１及び第３ワード駆動トランジスタＷＤＴ１１、ＷＤＴ１３は全てターンオンされ、これら駆動トランジスタＷＤＴ１１、ＷＤＴ１３のドレイン領域１３ａに０ボルトが誘起される。結果的に、前記ゲート電極１７ａ下のゲート絶縁膜１５ａに印加される電界は従来の技術に比べて顕著に低くなるので、ゲート絶縁膜１５ａの信頼性を改善させることができる。言い換えれば、いかなるセルトランジスタを選択してプログラムさせてもワード駆動トランジスタに印加される最大ゲートバイアスは顕著に減少する。
【００４６】
引続き、図７を参照すれば、前記セルトランジスタＣ１１２を選択的にプログラムさせる間、接地駆動トランジスタＧＤＴ１のゲート電極１７ｂには第３駆動制御ラインＤＣＬ１３を通じて前記第３電圧、すなわち電源電圧にガンマγを足した電圧が印加される。さらに、前記接地駆動トランジスタＧＤＴ１のソース領域１３ｂには接地制御ラインＧＣＬを通じて０ボルトが印加され、バルク領域１１にも０ボルトが印加される。従って、前記接地駆動トランジスタＧＤＴ１はターンオンされ、前記接地駆動トランジスタＧＤＴ１のドレイン領域１３ｂに０ボルトが誘起される。結果的に、前記ゲート電極１７ｂ下のゲート絶縁膜１５ｂに印加される電界は従来の技術に比べて顕著に低くなるので、ゲート絶縁膜１５ｂの信頼性を改善させることができる。言い換えれば、いかなるセルトランジスタを選択してプログラムさせても接地駆動トランジスタＧＤＴ１に印加される最大ゲートバイアスは顕著に減少する。
【００４７】
図８は本発明によるナンド型フラッシュメモリ素子の他の実施例を説明するための回路図である。図８に示された本発明の他の実施例が図５に示された本発明の一実施例と異なる点は各ブロック駆動部のストリング駆動トランジスタ及び接地駆動トランジスタが各々第１駆動制御ライン及び第２駆動制御ラインにより制御されるということである。さらに、図８の変化された例として、各ブロック駆動部のストリング駆動トランジスタ及び接地駆動トランジスタは各々第２駆動制御ライン及び第１駆動制御ラインにより制御されることもある。図８のセルアレイ領域は図５のセルアレイ領域と同じ構成をもつ。従って、本発明の一実施例と同じ構成を有するセルアレイ領域に関する説明は省略する。
【００４８】
図８を参照すれば、ロウデコーダ３００ｃはストリング制御ラインＳＣＬ、ｎ本のワード制御ラインＷ１、Ｗ２、Ｗ３、．．．、Ｗｎならびに接地制御ラインＧＣＬを含む。さらに、前記ロウデコーダ３００ｃは複数のブロック駆動部、たとえば第１及び第２ブロック駆動部３１０ａ’、３１０ｂ’を含む。前記第１ブロック駆動部３１０ａ’は図５の第１ブロック駆動部３１０ａと同じく、ストリング駆動トランジスタＳＤＴ１、ｎ個のワード駆動トランジスタＷＤＴ１１、ＷＤＴ１２、ＷＤＴ１３、．．．、ＷＤＴ１ｎならびに接地駆動トランジスタＧＤＴ１から構成される。ここで、奇数番目のワード駆動トランジスタＷＤＴ１１、ＷＤＴ１３、．．．のゲート電極ならびにストリング駆動トランジスタＳＤＴ１のゲート電極は全て第１駆動制御ラインＤＣＬ１１と接続され、偶数番目のワード駆動トランジスタＷＤＴ１２、．．．のゲート電極ならびに接地駆動トランジスタＧＤＴ１のゲート電極は全て第２駆動制御ラインＤＣＬ１２と接続される。これとは異なり、前記ストリング駆動トランジスタＳＤＴ１のゲート電極ならびに接地駆動トランジスタＧＤＴ１のゲート電極は各々前記第２駆動制御ラインＤＣＬ１２及び第１駆動制御ラインＤＣＬ１１に接続されることもある。
【００４９】
前記第２ブロック駆動部３１０ｂ’もやはり第１ブロック駆動部３１０ａ’と同じ構成をもつ。すなわち、奇数番目のワード駆動トランジスタＷＤＴ２１、ＷＤＴ２３、．．．のゲート電極ならびにストリング駆動トランジスタＳＤＴ２のゲート電極は第１駆動制御ラインＤＣＬ２１と接続され、偶数番目のワード駆動トランジスタＷＤＴ２２、．．．、ＷＤＴ２ｎのゲート電極ならびに接地駆動トランジスタＧＤＴ２のゲート電極は第２駆動制御ラインＤＣＬ２２と接続される。
【００５０】
さて、図８に示されたナンド型フラッシュメモリ素子の駆動方法を説明する。
まず、第１セルブロックＢ１の全てのセルトランジスタを消去させるために、第１ブロック駆動部３１０ａ’の第１及び第２駆動制御ラインＤＣＬ１１、ＤＣＬ１２に電源電圧を印加して第２ブロック駆動部３１０ｂ’の第１及び第２駆動制御ラインＤＣＬ２１、ＤＣＬ２２に０ボルトを印加する。かつ、他の全ての制御ライン、たとえばストリング制御ラインＳＣＬ、ｎ本のワード制御ラインＷ１、Ｗ２、Ｗ３、．．．、Ｗｎ、接地制御ラインＧＣＬなｒばいにｍ本のビットラインＢＬ１’、．．．、ＢＬｍ’には図５にて説明した消去方法と同一のバイアスを印加する。これにより、前記第１セルブロックＢ１の全てのセルトランジスタは消去されて負のスレショルド電圧、たとえば−３ボルト程度のスレショルド電圧をもつ。
【００５１】
次に、前記第１セルブロックＢ１の全てのセルトランジスタを消去した後に、第１セルブロックＢ１の一つのセルトランジスタ、たとえば第１ストリングＳ１１の第２セルトランジスタＣ１１２を選択的にプログラムするための動作を説明する。具体的に、前記選択されたセルトランジスタＣ１１２を制御する第２ワード駆動トランジスタＷＤＴ１２のゲート電極と接続された第２駆動制御ラインＤＣＬ１２に前記第１電圧ＶPGM＋αを印加する。かつ、前記第１駆動制御ラインＤＣＬ１１には前記第２電圧ＶPASS＋βを印加する。さらに、前記第２ブロック駆動部３１０ｂ’の第１及び第２駆動制御ラインＤＣＬ２１、ＤＣＬ２２には０ボルトを印加して第２ブロック駆動部３１０ｂ’の全ての駆動トランジスタをターンオフさせる。この時、他の全ての制御ライン、たとえばストリング制御ラインＳＣＬ、ｎ本のワード制御ラインＷ１、Ｗ２、Ｗ３、．．．、Ｗｎ、接地制御ラインＧＣＬならびにｍ本のビットラインＢＬ１’、．．．、ＢＬｍ’には図５にて説明したプログラム方法と同一のバイアスを印加する。これにより、前記選択されたセルトランジスタＣ１１２だけプログラムされる。
【００５２】
図８に示されたナンド型フラッシュメモリ素子の駆動方法を要約すれば次の表２のようである。
【表２】
図９及び図１０は図８のナンド型フラッシュメモリ素子のセルトランジスタＣ１１２を選択的にプログラムさせる間、第１ブロック駆動部３１０ａ’のワード駆動トランジスタに印加されるバイアス条件のうちで最悪のバイアス条件だけを図示した断面図である。言い換えれば、図９は第１及び第３ワード駆動トランジスタＷＤＴ１１、ＷＤＴ１３に印加されるバイアス条件を表す断面図であり、図１０は接地駆動トランジスタＧＤＴ１に印加されるバイアス条件を表す断面図である。
【００５３】
図９を参照すれば、前記セルトランジスタＣ１１２を選択的にプログラムさせる間、第１及び第３ワード駆動トランジスタＷＤＴ１１、ＷＤＴ１３のゲート電極２７ａには第１駆動制御ラインＤＣＬ１１を通じて前記第２電圧ＶPASS＋βが印加される。さらに、前記第１及び第３ワード駆動トランジスタＷＤＴ１１、ＷＤＴ１３のソース領域２３ａには全て第１及び第３ワード制御ラインＷ１、Ｗ３を通じて０ボルトが印加され、バルク領域２１にも０ボルトが印加される。従って、前記第１及び第３ワード駆動トランジスタＷＤＴ１１、ＷＤＴ１３は全てターンオンされ、これらワード駆動トランジスタＷＤＴ１１、ＷＤＴ１３のドレイン領域２３ａに０ボルトが誘起される。結果的に、前記ゲート電極２７ａ下のゲート絶縁膜２５ａに印加される電界は従来の技術に比べて顕著に低くなるので、ゲート絶縁膜２５ａの信頼性を改善させることができる。言い換えれば、いかなるセルトランジスタを選択してプログラムさせてもワード駆動トランジスタに印加される最大ゲートバイアスは顕著に減少する。
【００５４】
引続き、図１０を参照すれば、前記セルトランジスタＣ１１２を選択的にプログラムさせる間、接地駆動トランジスタＧＤＴ１のゲート電極２７ｂには第２駆動制御ラインＤＣＬ１２を通じて前記第１電圧ＶPGM＋αが印加される。さらに、前記接地駆動トランジスタＧＤＴ１のソース領域２３ｂには接地制御ラインＧＣＬを通じて０ボルトが印加され、バルク領域２１にも０ボルトが印加される。従って、前記接地駆動トランジスタＧＤＴ１はターンオンされ前記接地駆動トランジスタＧＤＴ１のドレイン領域２３ｂに０ボルトが誘起される。結果的に、前記ゲート電極２７ｂ下のゲート絶縁膜２５ｂに印加される電界は従来の技術と同一である。しかし、前記接地駆動トランジスタＧＤＴ１のサブスレショルド特性は消去動作に直接的に影響を与えない。
【００５５】
従って、本発明の他の実施例によれば、各ブロック駆動部の駆動制御ラインの数を最小化させることができるのでナンド型フラッシュメモリ素子の集積度を極大化させることができる。
図１１は本発明によるナンド型フラッシュメモリ素子のさらに他の実施例を説明するための回路図である。図１１に示された本発明のさらに他の実施例が図８に示された本発明の他の実施例と異なる点は各ブロック駆動部のストリング駆動トランジスタ及び接地駆動トランジスタが全て第２駆動制御ラインにより制御されるということである。さらに、図１１の変化された例として、各ブロック駆動部のストリング駆動トランジスタ及び接地駆動トランジスタは全て第１駆動制御ラインにより制御されることもある。図１１のセルアレイ領域もやはり図５のセルアレイ領域と同じ構成をもつのでこれに関する説明は省略する。
【００５６】
図１１を参照すれば、ロウデコーダ３００ｄは複数のブロック駆動部、たとえば第１及び第２ブロック駆動部３１０ａ”、３１０ｂ”を含む。前記第１ブロック駆動部３１０ａ”は図８の第１ブロック駆動部３１０ａ’と同じようにストリング駆動トランジスタＳＤＴ１、ｎ個のワード駆動トランジスタＷＤＴ１１、ＷＤＴ１２、ＷＤＴ１３、．．．、ＷＤＴ１ｎならびに接地駆動トランジスタＧＤＴ１を含む。さらに、前記第１ブロック駆動部３１０ａ”は奇数番目のワード駆動トランジスタＷＤＴ１１、ＷＤＴ１３、．．．のゲート電極と接続された第１駆動制御ラインＤＣＬ１１と、偶数番目のワード駆動トランジスタＷＤＴ１２、．．．、ＷＤＴ１ｎのゲート電極、ストリング駆動トランジスタＳＤＴ１のゲート電極ならびに接地駆動トランジスタＧＤＴ１のゲート電極と接続された第２駆動制御ラインＤＣＬ１２とを含む。これとは異なり、前記ストリング駆動トランジスタＳＤＴ１のゲート電極ならびに接地駆動トランジスタＧＤＴ１のゲート電極は第１駆動制御ラインＤＣＬ１１と接続されることもある。
【００５７】
前記第２ブロック駆動部３１０ｂ”もやはり第１ブロック駆動部３１０ａ”と同じ構成をもつ。すなわち、奇数番目のワード駆動トランジスタＷＤＴ２１、ＷＤＴ２３、．．．のゲート電極は第１駆動制御ラインＤＣＬ２１と接続され、偶数番目のワード駆動トランジスタＷＤＴ２２、．．．、ＷＤＴ２ｎのゲート電極、ストリング駆動トランジスタＳＤＴ２のゲート電極ならびに接地駆動トランジスタＧＤＴ２のゲート電極は第２駆動制御ラインＤＣＬ２２と接続される。
【００５８】
図１１に示されたナンド型フラッシュメモリ素子の駆動方法は図８にて説明した方法と同一である。従って、これに関する説明は省略する。さらに、図１１のナンド型フラッシュメモリ素子の任意のセルトランジスタ、たとえばセルトランジスタＣ１１２をプログラムさせる間、第１ブロック駆動部３１０ａ”の駆動トランジスタに印加される最悪のバイアス条件もやはり図９及び図１０にて説明したバイアス条件と同一である。
【００５９】
【発明の効果】
前述したように本発明によれば、プログラム動作時に、各セルブロックに接続された駆動ブロック部の駆動トランジスタに印加されるゲートバイアスを最小化させることができる。これにより、駆動トランジスタの信頼性を改善させることができるので消去動作時にエラーが生じる現象を防止できる。
【図面の簡単な説明】
【図１】一般的なナンド型フラッシュメモリ素子のブロックダイアグラムである。
【図２】従来のナンド型フラッシュメモリ素子のセルアレイ領域の一部ならびにこれを駆動させるロウデコーダの一部を示す回路図である。
【図３】図２に示されたセルアレイ領域の任意のセルをプログラムさせる場合に、ロウデコーダの駆動トランジスタに印加される最悪のバイアス条件を示す断面図である。
【図４】図３に示されたバイアスが印加される駆動トランジスタの信頼性を測定した結果を示すグラフである。
【図５】本発明の一実施例によるナンド型フラッシュメモリ素子のロウデコーダの一部ならびにこれにより駆動されるセルアレイ領域の一部を示す回路図である。
【図６】図５の駆動トランジスタに印加される最悪のバイアス条件を示す断面図である。
【図７】図５の駆動トランジスタに印加される最悪のバイアス条件を示す断面図である。
【図８】本発明の他の実施例によるナンド型フラッシュメモリ素子のロウデコーダの一部ならびにこれにより駆動されるセルアレイ領域の一部を示す回路図である。
【図９】図８の駆動トランジスタに印加される最悪のバイアス条件を示す断面図である。
【図１０】図８の駆動トランジスタに印加される最悪のバイアス条件を示す断面図である。
【図１１】本発明のさらに他の実施例によるナンド型フラッシュメモリ素子のロウデコーダの一部ならびにこれにより駆動されるセルアレイ領域の一部を示す回路図である。
【符号の説明】
１００ｂ セルアレイ領域
３１０ａ、３１０ｂ ブロック駆動部
Ｂ１ 第1セルブロック
Ｂ２ 第２セルブロック
Ｓ２ｍ ストリング
【発明の属する技術分野】
本発明は、半導体素子及びその駆動方法に関し、特にナンド型フラッシュメモリ素子及びその駆動方法に関する。
【０００２】
【従来の技術】
半導体記憶素子のうちフラッシュメモリ素子は電源供給が遮断されても各メモリセルに保存された情報を保有する特徴をもつ。従って、フラッシュメモリ素子はコンピュータまたはメモリカードなどに広く使われている。
フラッシュメモリ素子はノア型フラッシュメモリ素子とナンド型フラッシュメモリ素子とに分類される。ノア型フラッシュメモリ素子はナンド型フラッシュメモリ素子に比べて大きいセル電流を得ることができるのでセンシングマージンが高い反面、集積度が低い問題点がある。従って、ナンド型フラッシュメモリ素子が高集積フラッシュメモリ素子に広く採択されている。
【０００３】
図１はナンド型フラッシュメモリ素子の一般的なブロックダイアグラムである。
図１を参照すれば、複数のメモリセルトランジスタがマトリックス状に配列されたセルアレイ領域（Ｃ／Ａ）１００の周辺に前記複数のメモリセルトランジスタを駆動させるロウデコーダ（Ｒ／Ｄ）３００、コラムデコーダ（Ｃ／Ｄ）５００が配置される。前記コラムデコーダ５００はセルアレイ領域１００から出力される信号を増幅させる感知増幅器（Ｓ／Ａ）を含む。さらに、前記ロウデコーダ３００及び前記コラムデコーダ５００は入出力部（Ｉ／Ｏ）７００により制御される。前記入出力部７００は複数のパッドを通じて入力される信号を処理してフラッシュメモリ素子の動作モード、たとえばプログラムモード、消去モードまたは読出しモードを決定するだけではなく、セルアレイ領域１００内の所望のセルまたはブロックを選択するための信号を出力させる。前記入出力部７００の出力信号はロウデコーダ３００及びコラムデコーダ５００によりセルアレイ領域内の所望のセルまたは所望のブロックを選択するための信号に変換される。さらに、前記入出力部７００は読出モードにて、感知増幅器（Ｓ／Ａ）を通じて増幅されたセルの情報を外部に出力させる機能をもつ。
【０００４】
図２は従来のナンド型フラッシュメモリ素子を構成するロウデコーダの一部及びセルアレイ領域の一部を図示した回路図である。
図２を参照すれば、セルアレイ領域１００ａは複数のセルブロックから構成され、一つのセルブロックは複数のストリング、たとえばｍ個のストリングＳ１、．．．、Ｓｍから構成される。前記各ストリングは一本のビットライン及び共通ソースラインＣＳ間に介在する。たとえば、第１ストリングＳ１は第１ビットラインＢＬ１及び共通ソースラインＣＳ間に介在し、ｍ番目のストリングＳｍはｍ番目のビットラインＢＬｍ及び共通ソースラインＣＳ間に介在する。一つのストリングは一つのストリング選択トランジスタ、複数のセルトランジスタ及び一つの接地選択トランジスタから構成される。たとえば、第１ストリングＳ１は第１ストリング選択トランジスタＳＳＴ１、第１接地選択トランジスタＧＳＴ１ならびに前記第１ストリング選択トランジスタＳＳＴ１と前記第１接地選択トランジスタＧＳＴ１との間に直列に連結されたｎ個のセルトランジスタＣ１１、Ｃ１２、Ｃ１３、．．．、Ｃ１ｎから構成される。前記第１ストリング選択トランジスタＳＳＴ１は第１ビットラインＢＬ１と接続され、前記第１接地選択トランジスタＧＳＴ１は共通ソースラインＣＳと接続される。これと同じく、ｍ番目のストリングＳｍはｍ番目のストリング選択トランジスタＳＳＴｍ、ｍ番目の接地選択トランジスタＧＳＴｍならびに前記ｍ番目のストリング選択トランジスタＳＳＴｍと前記ｍ番目の接地選択トランジスタＧＳＴｍとの間に直列に連結されたｎ個のセルトランジスタＣｍ１、Ｃｍ２、Ｃｍ３、．．．、Ｃｍｎから構成される。前記ｍ番目のストリング選択トランジスタＳＳＴｍはｍ番目のビットラインＢＬｍと接続され、前記ｍ番目の接地選択トランジスタＧＳＴｍは共通ソースラインＣＳと接続される。
【０００５】
その上、前記ｍ個のストリングＳ１、．．．、Ｓｍから構成されるセルブロックは一本のストリング選択ラインＳＳＬ、ｎ本のワードラインＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬｎならびに一本の接地選択ラインＧＳＬを具備する。前記ストリング選択ラインＳＳＬは前記第１ないしｍ番目のストリング選択トランジスタＳＳＴ１、．．．、ＳＳＴｍのゲート電極と接続され、前記接地選択ラインＧＳＬは前記第１ないしｍ番目の接地選択トランジスタＧＳＴ１、．．．、ＧＳＴｍのゲート電極と接続される。さらに、前記第１ワードラインＷＬ１は各ストリングＳ１、．．．、Ｓｍの第１セルトランジスタＣ１１、．．．、Ｃｍ１の制御ゲート電極と接続され、前記第２ワードラインＷＬ２は各ストリングの第２セルトランジスタＣ１２、．．．、Ｃｍ２の制御ゲート電極と接続される。同じく、前記第３ワードラインＷＬ３は各ストリングの第３セルトランジスタＣ１３、．．．、Ｃｍ３の制御ゲート電極と接続され、前記ｎ番目のワードラインＷＬｎは各ストリングＳ１、．．．、Ｓｍのｎ番目のセルトランジスタＣ１ｎ、．．．、Ｃｍｎの制御ゲート電極と接続される。
【０００６】
図２を再び参照すれば、従来のロウデコーダ３００ａは一本のストリング制御ラインＳＣＬ、ｎ本のワード制御ラインＷ１、Ｗ２、Ｗ３、．．．、Ｗｎ、一本の接地制御ラインＧＣＬならびに複数のブロック駆動部を含む。ここで、一つのブロック駆動部は一つのセルブロックだけを制御する。たとえば、前記一つのブロック駆動部３１０は前記第１ないしｍ番目のストリングＳ１、．．．、Ｓｍから構成された一つのセルブロックだけを制御する。前記ブロック駆動部３１０は一つのストリング駆動トランジスタＳＤＴ、ｎ個のワード駆動トランジスタＷＤＴ１、．．．、ＷＤＴｎならびに一つの接地駆動トランジスタＧＤＴから構成される。前記ストリング駆動トランジスタＳＤＴは前記ストリング制御ラインＳＣＬ及びストリング選択ラインＳＳＬ間に介在し、前記接地駆動トランジスタＧＤＴは前記接地制御ラインＧＣＬ及び接地選択ラインＧＳＬ間に介在する。さらに、前記第１ワード駆動トランジスタＷＤＴ１は第１ワード制御ラインＷ１及び第１ワードラインＷＬ１間に介在し、前記第２ワード駆動トランジスタＷＤＴ２は第２ワード制御ラインＷ２及び第２ワードラインＷＬ２間に介在する。同じく、前記第３ワード駆動トランジスタＷＤＴ３は前記第３ワード制御ラインＷ３及び第３ワードラインＷＬ３間に介在し、前記ｎ番目のワード駆動トランジスタＷＤＴｎは前記ｎ番目のワード制御ラインＷｎならびにｎ番目のワードラインＷＬｎ間に介在する。さらに、前記ブロック駆動部３１０は前記ストリング駆動トランジスタＳＤＴ、ｎ個のワード駆動トランジスタＷＤＴ１、．．．、ＷＤＴｎならびに接地駆動トランジスタＧＤＴのゲート電極と接続された一つの駆動制御ラインＤＣＬを含む。
【０００７】
図２に示された従来のナンド型フラッシュメモリ素子を駆動させる方法を説明する。
まず、セルアレイ領域１００ａの所望のセルトランジスタ、たとえば第１ストリングＳ１の第２セルトランジスタＣ１２を選択的にプログラムしようとする場合に、前記セルアレイ領域１００ａが形成された半導体基板、すなわちセルトランジスタのバルク領域及び前記共通ソースラインＣＳに０ボルトを印加する。さらに、前記第１ストリングＳ１と接続された第１ビットラインＢＬ１及び前記接地制御ラインＧＣＬに全て０ボルトを印加する。この時、第２ないしｍ番目のビットラインＢＬ２、．．．、ＢＬｍ、すなわち非選択のビットラインには全てプログラム防止電圧Ｖｐｉ、たとえば電源電圧Ｖｃｃを印加する。かつ、前記ストリング制御ラインＳＣＬに電源電圧Ｖｃｃを印加し、前記第２ワード制御ラインＷ２には約２０ボルトのプログラム電圧ＶPGMを印加する。さらに、前記第１及び第３ワード制御ラインＷ１、Ｗ３には０ボルトを印加し、第４ないしｎ番目のワード制御ラインＷ４、．．．、Ｗｎには約１１ボルトのパス電圧ＶPASSを印加する。前記駆動制御ラインＤＣＬには前記第２ワード制御ラインＷ２に印加されたプログラム電圧ＶPGMより高い電圧、すなわちＶPGM＋αに該当する電圧を印加して前記第２ワード駆動トランジスタＷＤＴ２を十分にターンオンさせる。ここで、前記αは第２ワード駆動トランジスタＷＤＴ２のスレショルド電圧より高くなければならない。
【０００８】
前記の如く従来のナンド型フラッシュメモリ素子をプログラムするためには、選択されたセルブロックを制御するブロック駆動部３１０の駆動制御ラインＤＣＬにプログラム電圧より高い高電圧を印加せねばならない。これにより、前記ストリング駆動トランジスタＳＤＴ、ｎ個のワード駆動トランジスタＷＤＴ１、ＷＤＴ２、．．．、ＷＤＴｎならびに接地駆動トランジスタＧＤＴは全てターンオンされる。この時、前記選択された第２セルトランジスタＣ１２のプログラムはＦ−Ｎトンネル電流によりなされ、非選択のセルトランジスタのプログラム防止は自己ブースティング現象によりなされる［Ｔａｅ−Ｓｕｎｇ Ｊｕｎｇ、 ｅｔ． ａｌ． 「Ａ ３．３Ｖ １２８Ｍｂ Ｍｕｌｔｉ−Ｌｅｖｅｌ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ ｆｏｒ Ｍａｓｓ Ｓｔｏｒａｇｅ Ａｐｐｌｉｃａｔｉｏｎｓ、」 ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、 ｐｐ．３２−３３、Ｆｅｂ．、１９９６．］。
【０００９】
図３は前記第１ストリングＳ１の第２セルトランジスタＣ１２を選択的にプログラムする時、第１及び第３ワード駆動トランジスタＷＤＴ１、ＷＤＴ３及び接地駆動トランジスタＧＤＴに印加されるバイアス条件を示す断面図である。
図３を参照すれば、前記第１及び第３ワード駆動トランジスタＷＤＴ１、ＷＤＴ３及び接地駆動トランジスタＧＤＴのゲート電極７にＶPGM＋αに該当する電圧が印加され、ソース／ドレイン領域３及びバルク領域１に０ボルトが印加される。これにより、前記ソース／ドレイン領域３間のバルク領域１の表面に０ボルトのチャンネル領域９が形成される。結果的に、ＶPGM＋αに起因する高い電界がゲート絶縁膜５に印加されてゲート絶縁膜５の信頼性を低下させることがある。
【００１０】
図４は前記駆動トランジスタＳＤＴ、ＷＤＴ１、．．．、ＷＤＴｎ、ＧＤＴの信頼性を測定した結果を図示したグラフである。ここで、横軸は前記駆動トランジスタＳＤＴ、ＷＤＴ１、．．．、ＷＤＴｎ、ＧＤＴのゲート電極に電気的なストレス、すなわち２５ボルトの電圧ならびに１．５ｍｓｅｃの幅を有するパルス信号を印加した回数Ｎを表し、縦軸は前記駆動トランジスタＳＤＴ、ＷＤＴ１、．．．、ＷＤＴｎ、ＧＤＴのスレショルド電圧Ｖｔｈを表す。この時、前記駆動トランジスタＳＤＴ、ＷＤＴ１、．．．、ＷＤＴｎ、ＧＤＴのバルク領域及びソース／ドレイン領域には全て０ボルトを印加した。さらに、前記電気的なストレスは８５℃の雰囲気において印加された。図４にてａで表示したデータは全て３３０Åの熱酸化膜から形成されたゲート絶縁膜を有する駆動トランジスタに関する測定結果であり、ｂで表示したデータは全て３００Åの熱酸化膜から形成されたゲート絶縁膜を有する駆動トランジスタに関する測定結果である。
【００１１】
図４から、駆動トランジスタのゲート電極に２５ボルト程度の高電圧が印加される回数が増加するほど駆動トランジスタのスレショルド電圧はますます低くなることが分かる。さらに、駆動トランジスタのゲート絶縁膜が薄いほど駆動トランジスタの信頼性をより一層低下させることが分かる。これにより、駆動トランジスタの信頼性が低下することを防止するためにはプログラム電圧を低くするか駆動トランジスタのゲート絶縁膜を厚くすべきである。しかし、セルトランジスタの浮遊ゲート及び制御ゲート電極間に介在するゲート層間絶縁膜と、浮遊ゲート及び半導体基板間に介在するトンネル酸化膜とに関連したカップリング比率に起因してプログラム電圧を下げ難い。さらに、駆動トランジスタのゲート絶縁膜を厚く形成する場合には別の工程が要求されて製造工程が複雑になる。
【００１２】
このように駆動トランジスタのスレショルド電圧が低くなれば、駆動トランジスタのサブスレショルド特性が低下する。従って、ゲート電極に０ボルトの電圧が印加されてもソース領域及びドレイン領域間に望ましくない漏洩電流が流れる。前記駆動トランジスタ、特にワード駆動トランジスタのサブスレショルド特性が低下すれば、ナンド型フラッシュメモリ素子の選択されたセルブロックを消去させる時に非選択のセルブロックもまた消去されるという問題点が生じることもある。
【００１３】
図２を再び参照して従来のナンド型フラッシュメモリ素子の消去動作を説明する。ここで、消去させようとする選択されたセルブロックは前記第１ないしｍ番目のストリングＳ１、．．．、Ｓｍから構成されるセルブロックと同じ構成をもち、前記ｍ本のビットラインＢＬ１、．．．、ＢＬｍを共有する特定セルブロック（図示せず）の場合を例にとる。これにより、図２に示したセルブロック、すなわち第１ないしｍ番目のストリングＳ１、．．．、Ｓｍから構成されるセルブロックは非選択である。この時、前記選択されたセルブロックは前述の如く図２のブロック駆動部３１０と同じ構成を有する別のブロック駆動部（図示せず）により制御される。
【００１４】
前記選択されたセルブロックだけを消去させるためには前記ｍ本のビットラインＢＬ１、．．．、ＢＬｍをフローティングさせ、セルアレイ領域１００ａが形成される半導体基板、すなわち前記選択されたセルブロックならびに非選択のセルブロックを構成するセルトランジスタのバルク領域に約２０ボルトの消去電圧Ｖｅｒａｓｅを印加する。さらに、全ての共通ソースラインＣＳはフローティングさせる。前記共通ソースラインＣＳは前記バルク領域と電気的に連結されることもある。この時、前記共通ソースラインＣＳには前記バルク領域と同じ消去電圧Ｖｅｒａｓｅが印加される。かつ、前記ストリング制御ラインＳＣＬ及び前記接地制御ラインＧＣＬはフローティングさせ、前記第１ないしｎ番目のワード制御ラインＷ１、Ｗ２、Ｗ３、．．．、Ｗｎには０ボルトを印加する。さらに、前記選択されたセルブロックを制御するブロック駆動部の駆動制御ラインには電源電圧Ｖｃｃを印加して前記選択されたブロック駆動部の全ての駆動トランジスタをターンオンさせる。一方、前記非選択のセルブロックを制御するブロック駆動部３１０の駆動制御ラインＤＣＬには０ボルトを印加して前記非選択のブロック駆動部３１０の全ての駆動トランジスタＳＤＴ、ＷＤＴ１、ＷＤＴ２、ＷＤＴ３、．．．、ＷＤＴｎ、ＧＤＴをターンオフさせる。
【００１５】
前記の如く各制御ラインに適切な電圧を印加すれば、選択されたセルブロック内の全てのセルトランジスタの制御ゲート電極に０ボルトが印加される。従って、選択されたセルブロック内の全てのセルトランジスタの浮遊ゲートにバルク領域から正孔が注入されてこれらセルトランジスタの情報が消去される。この時、前記非選択のセルブロックを制御するブロック駆動部３１０の第１ないしｎ番目のワード駆動トランジスタＷＤＴ１、ＷＤＴ２、ＷＤＴ３、．．．、ＷＤＴｎは全てターンオフされねばならない。しかし、図３及び図４にて説明した通り、一定回数以上のプログラム動作が実施される間に前記ブロック駆動部３１０の少なくとも一つのワード駆動トランジスタ、たとえば第１及び第３ワード駆動トランジスタＷＤＴ１、ＷＤＴ３は電気的なストレスに起因して低下した特性を示すことがある。これにより、ブロック駆動部３１０の駆動制御ラインＤＣＬに０ボルトが印加されても前記第１及び第３ワード駆動トランジスタＷＤＴ１、ＷＤＴ３は弱くターンオンされる。結果的に、前記非選択のセルブロックの第１ワードラインＷＬ１及び第３ワードラインＷＬ３に０ボルトまたは０ボルトに近い電圧が印加され、前記第１及び第３ワードラインＷＬ１、ＷＬ３に接続されたセルトランジスタに保存された情報が消去される。この時、接地駆動トランジスタＧＤＴのサブスレショルド漏洩電流は消去動作に直接的にエラーを誘発させない。
【００１６】
【発明が解決しようとする課題】
本発明の目的は、所望のセルトランジスタを選択的にプログラムする時、選択されたセルトランジスタを含むセルブロックと接続されたブロック駆動部の駆動トランジスタに印加されるゲートバイアスを最小化させることができるナンド型フラッシュメモリ素子及びその駆動方法を提供することにある。
本発明の他の目的は、ブロック駆動部の駆動トランジスタの信頼性を改善させることができるナンド型フラッシュメモリ素子及びその駆動方法を提供することにある。
【００１７】
【課題を解決するための手段】
前記目的を達成するために本発明は複数のセルブロックから構成されたセルアレイ領域と、前記複数のセルブロックと各々接続された複数のブロック駆動部、前記複数のブロック駆動部と接続されたストリング制御ライン、ｎ本のワード制御ラインならびに接地制御ラインから構成されたロウデコーダとを含む。ここで、前記各ブロック駆動部はストリング駆動トランジスタ、ｎ個のワード駆動トランジスタならびに接地駆動トランジスタを含む。さらに、前記各ブロック駆動部は前記ｎ個のワード駆動トランジスタのうち奇数番目のワード駆動トランジスタのゲート電極と接続された第１駆動制御ライン及び偶数番目のワード駆動トランジスタのゲート電極と接続された第２駆動制御ラインを含む。従って、前記各ブロック駆動部の奇数番目のワード駆動トランジスタは偶数番目のワード駆動トランジスタと独立的に制御される。
そして、複数のセルブロックに共有されるｍ本のビットラインに各々接続されたｍ個のストリングのうちの選択されたストリングのｎ個のセルトランジスタのうちからいずれか一つのセルトランジスタを選択的にプログラムさせるに際し、前記選択されたストリングと接続されたブロック駆動部の奇数番目のワード駆動トランジスタのゲート電極ならびに偶数番目のワード駆動トランジスタのゲート電極のうちいずれか一つのグループのゲート電極にプログラム電圧より高い第１電圧が印加され、他の一つのグループのゲート電極にプログラム電圧より低くパス電圧より高い第２電圧が印加される。
その上、前記各ブロック駆動部は前記ストリング駆動トランジスタのゲート電極ならびに前記接地駆動トランジスタのゲート電極と接続された第３駆動制御ラインをさらに具備することもある。これとは異なり、前記各ブロック駆動部のストリング駆動トランジスタのゲート電極は前記第１または第２駆動制御ラインと接続されることもあり、前記接地駆動トランジスタのゲート電極もやはり前記第１または第２駆動制御ラインと接続されることがある。
【００１８】
前記複数のセルブロックはｍ本のビットラインを共有する。さらに、前記各セルブロックは前記ｍ本のビットラインに各々接続されたｍ個のストリングを含む。従って、各ビットラインにはセルブロックの数と同じ複数のストリング、すなわち複数のストリングが接続される。前記各ストリングは各ビットラインに順次に直列に連結されたストリング選択トランジスタ、ｎ個のセルトランジスタ、接地選択トランジスタから構成される。従って、前記各ストリングはナンドストリングに該当する。前記各セルトランジスタは一般的な積層ゲート構造をもつ。言い換えれば、前記各セルトランジスタはソース領域及びドレイン領域間のチャンネル領域上部に順次に積層されたトンネル絶縁膜、浮遊ゲート、ゲート層間誘電体膜及び制御ゲート電極をもつ。
【００１９】
さらに、前記各セルブロックは前記ｍ本のビットラインを横切るストリング選択ライン、ｎ本のワードライン及び接地選択ラインを含む。前記各セルブロック内のストリング選択ラインは前記ｍ個のストリングの選択トランジスタのゲート電極と接続され、前記接地選択ラインは前記ｍ個のストリングの接地選択トランジスタのゲート電極と接続される。同じく、前記ｎ本のワードラインは各々前記各ストリングのｎ個のセルトランジスタの制御ゲート電極と接続される。
【００２０】
前記各ブロック駆動部はこれと接続されたセルブロックのストリング選択ライン、ｎ本のワードライン及び接地選択ラインに選択的に所望の電圧を印加させるスイッチの役割を果たす。前記各ブロック駆動部のストリング駆動トランジスタのソース領域及びドレイン領域は各々前記ストリング制御ライン及び前記ストリング選択ラインに接続される。さらに、前記各ブロック駆動部の接地駆動トランジスタのソース領域及びドレイン領域は各々前記接地制御ライン及び前記接地選択ラインに接続される。同じく、前記各ブロック駆動部のｎ個のワード駆動トランジスタのソース領域は各々前記ｎ本のワード制御ラインと接続され、前記ｎ個のワード駆動トランジスタのドレイン領域は各々前記ｎ本のワードラインと接続される。
【００２１】
前述したように本発明によれば、各セルブロックのｎ本のワードラインと１：１に対応して接続されたｎ個のワード駆動トランジスタのうち奇数番目のワード駆動トランジスタのゲート電極及び偶数番目のワード駆動トランジスタのゲート電極に互いに異なる電圧を印加できる。
前述したような構造を有するナンド型フラッシュメモリ素子を駆動させる方法、たとえばプログラムさせる方法は所望のセルブロックまたは全てのセルブロックを消去した後に実施される。すなわち、プログラムしようとする少なくとも一つのセルトランジスタを含む少なくとも一つのセルブロック内の全てのセルトランジスタが０ボルトより低いスレショルド電圧、たとえば−３ボルト程度のスレショルド電圧をもつように消去動作を実施した後にプログラム動作がなされる。
【００２２】
前記プログラム方法は前記ｍ本のビットラインのうちいず何れか一本のビットラインを選択する段階と、前記選択されたビットラインに接続された複数のストリングのうちいずれか一つのストリングを選択する段階と、前記選択されたストリングと接続されたブロック駆動部の第１駆動制御ライン及び第２駆動制御ラインのうちいずれか一本の駆動制御ラインにプログラム電圧より高い第１電圧を印加して他の一本の駆動制御ラインにプログラム電圧より低くパス電圧より高い第２電圧を印加し、前記選択されたストリングのｎのセルトランジスタのうちある一つのセルトランジスタをプログラムさせる段階とを含む。ここで、前記パス電圧は電源電圧より高い。さらに、前記第１電圧は前記プログラム電圧にアルファαを足した電圧であることが望ましく、前記第２電圧は前記パス電圧にベータβを足した電圧であることが望ましい。前記アルファαは前記ワード駆動トランジスタのバルク領域及びソース領域間に前記プログラム電圧に該当するバルクバイアスが印加された状態で前記ワード駆動トランジスタのスレショルド電圧と同一であるかそれより高い電圧に該当する。さらに、前記ベータβは前記ワード駆動トランジスタのバルク領域及びソース領域間に前記パス電圧に該当するバルクバイアスが印加された状態で前記ワード駆動トランジスタのスレショルド電圧と同一であるかそれより高い電圧に該当する。
【００２３】
前記一本のビットラインを選択する段階は前記ｍ本のビットラインのうちいずれか一本のビットラインを選択して接地させ、前記ｍ本のビットラインのうち非選択のビットラインにプログラム防止電圧、たとえば電源電圧を印加することによりなされる。
前記一つのストリングを選択する段階は前記ストリング制御ライン及び前記接地制御ラインに各々電源電圧及び０ボルトを印加し、前記選択されたビットラインに並列に接続された複数のストリングのうちいずれか一つのストリングと接続されたストリング駆動トランジスタ及び接地駆動トランジスタをターンオンさせることによりなされる。
【００２４】
前記ストリング駆動トランジスタ及び接地駆動トランジスタをターンオンさせる方法は前記ストリング駆動トランジスタのゲート電極ならびに前記接地駆動トランジスタのゲート電極に前記電源電圧より高い第３電圧を印加することによりなされる。望ましくは、前記第３電圧は前記プログラム電圧より低い。最も望ましくは、前記第３電圧は前記パス電圧より低く前記電源電圧にガンマγを足した電圧である。ここで、前記ガンマγは前記ストリング駆動トランジスタのバルク領域及びソース領域間に電源電圧に該当するバルクバイアスが印加された状態で前記ストリング駆動トランジスタのスレショルド電圧と同一であるかそれより高い電圧に該当する。これにより、前記ストリング駆動トランジスタ及び接地駆動トランジスタは全てターンオンされる。結果的に、前記選択されたストリングのストリング選択トランジスタがターンオンされ、前記選択されたビットラインに印加された接地電圧が前記ストリング選択トランジスタのチャンネル領域に誘起される。
【００２５】
前記ストリング駆動トランジスタ及び接地駆動トランジスタをターンオンさせる他の方法は前記ストリング駆動トランジスタのゲート電極に前記第１電圧または前記第２電圧を印加し、前記接地駆動トランジスタのゲート電極に前記第１電圧または前記第２電圧を印加することによりなされる。前記第１及び第２電圧はどちらも第３電圧より高いので前記ストリング駆動トランジスタはターンオンされる。
【００２６】
前記一つのセルトランジスタをプログラムさせる段階は前記ｎ本のワード制御ラインのうちいずれか一つのワード制御ライン、たとえば前記第１電圧が印加されたゲート電極を有するワード駆動トランジスタのうちいずれか一つのワード駆動トランジスタと接続されたワード制御ラインを選択してプログラム電圧を印加し、前記選択されたワード制御ラインの両側に各々配置された一対のワード制御ラインに０ボルトを印加する。さらに、前記ｎ本のワード制御ラインのうち前記選択されたワード制御ラインならびに前記接地された一対のワード制御ラインを除外した残りのワード制御ラインにパス電圧を印加する。これにより、前記選択されたストリングのｎのセルトランジスタのうち前記プログラム電圧が印加されたワード制御ラインと接続されたセルトランジスタが選択的にプログラムされる。この時、前記第１電圧が印加されたゲート電極を有するワード駆動トランジスタのチャンネル領域にはプログラム電圧またはパス電圧が誘起される。従って、これらワード駆動トランジスタのチャンネル領域及びゲート電極間に印加されるゲートバイアスの最大値はＶPGM＋α−ＶPASSである。さらに、前記第２電圧が印加されたゲート電極を有するワード駆動トランジスタのチャンネル領域には０ボルトまたはパス電圧が誘起される。従って、これらワード駆動トランジスタのチャンネル領域及びゲート電極間に印加されるゲートバイアスの最大値は（ＶPASS＋β）である。結果的に、本発明のナンド型フラッシュメモリ素子は従来技術に比べてプログラム動作時にワード駆動トランジスタに印加されるゲートバイアスを下げることができる。これにより、ワード駆動トランジスタの信頼性を改善させることができるので消去動作時に発生するエラーを減少させることができる。
【００２７】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施例を詳細に説明する。
図５は本発明によるナンド型フラッシュメモリ素子の一実施例を説明するための回路図である。ここで、セルアレイ領域のセルトランジスタ、ストリング選択トランジスタ及び接地選択トランジスタと、ロウデコーダの駆動トランジスタとは全てＮＭＯＳトランジスタの場合に例えて説明する。
【００２８】
図５を参照すれば、セルアレイ領域１００ｂは互いに平行なｍ本のビットラインＢＬ１’、．．．、ＢＬｍ’を共有し、前記セルアレイ領域１００ｂを駆動させるロウデコーダ３００ｂは一本のストリング制御ラインＳＣＬ、ｎ本のワード制御ラインＷ１、Ｗ２、Ｗ３、．．．、Ｗｎならびに一本の接地制御ラインＧＣＬを含む。さらに、前記ロウデコーダ３００ｂは前記ストリング制御ラインＳＣＬ、ｎ本のワード制御ラインＷ１、Ｗ２、．．．、Ｗｎと接続された複数のブロック駆動部、たとえば２個のブロック駆動部３１０ａ、３１０ｂを含む。
【００２９】
前記２個のブロック駆動部３１０ａ、３１０ｂのうち第１ブロック駆動部３１０ａは前記ストリング制御ラインＳＣＬと接続されたソース領域を有するストリング駆動トランジスタＳＤＴ１と、前記接地制御ラインＧＣＬと接続されたソース領域を有する接地駆動トランジスタＧＤＴ１とを含む。さらに、前記第１ブロック駆動部３１０ａは前記ｎ本のワード制御ラインＷ１、Ｗ２、Ｗ３、．．．、Ｗｎと各々接続されたソース領域を有するｎ個のワード駆動トランジスタＷＤＴ１１、ＷＤＴ１２、ＷＤＴ１３、．．．、ＷＤＴ１ｎを含む。前記ｎ個のワード駆動トランジスタＷＤＴ１１、ＷＤＴ１２、ＷＤＴ１３、．．．、ＷＤＴ１ｎのうち奇数番目のワード駆動トランジスタＷＤＴ１１、ＷＤＴ１３、．．．のゲート電極は第１駆動制御ラインＤＣＬ１１と接続され、前記ｎ個のワード駆動トランジスタＷＤＴ１１、ＷＤＴ１２、ＷＤＴ１３、．．．、ＷＤＴ１ｎのうち偶数番目のワード駆動トランジスタＷＤＴ１２、．．．のゲート電極は第２駆動制御ラインＤＣＬ１２と接続される。さらに、前記ストリング駆動トランジスタＳＤＴ１のゲート電極ならびに接地駆動トランジスタＧＤＴ１のゲート電極は第３駆動制御ラインＤＣＬ１３と接続される。従って、奇数番目のワード駆動トランジスタＷＤＴ１１、ＷＤＴ１３、．．．は第１駆動制御ラインＤＣＬ１１により制御され、偶数番目のワード駆動トランジスタＷＤＴ１２、．．．は第２駆動制御ラインＤＣＬ１２により制御される。さらに、ストリング駆動トランジスタＳＤＴ１及び接地駆動トランジスタＧＤＴ１は第３駆動制御ラインＤＣＬ１３により制御される。
【００３０】
前記第２ブロック駆動部３１０ｂもやはり第１ブロック駆動部３１０ａと同じ構成をもつ。言い換えれば、前記第２ブロック駆動部３１０ｂは前記ストリング制御ラインＳＣＬと接続されたソース領域を有するストリング駆動トランジスタＳＤＴ２と、前記接地制御ラインＧＣＬと接続されたソース領域を有する接地駆動トランジスタＧＤＴ２とを含む。さらに、前記第２ブロック駆動部３１０ｂは前記ｎ本のワード制御ラインＷ１、Ｗ２、Ｗ３、．．．、Ｗｎと各々接続されたソース領域を有するｎ個のワード駆動トランジスタＷＤＴ２１、ＷＤＴ２２、ＷＤＴ２３、．．．、ＷＤＴ２ｎを含む。前記ｎ個のワード駆動トランジスタＷＤＴ２１、ＷＤＴ２２、ＷＤＴ２３、．．．、ＷＤＴ２ｎのうち奇数番目のワード駆動トランジスタＷＤＴ２１、ＷＤＴ２３、．．．のゲート電極は第１駆動制御ラインＤＣＬ２１と接続され、前記ｎ個のワード駆動トランジスタＷＤＴ２１、ＷＤＴ２２、ＷＤＴ２３、．．．、ＷＤＴ２ｎのうち偶数番目のワード駆動トランジスタＷＤＴ２２、．．．のゲート電極は第２駆動制御ラインＤＣＬ２２と接続される。さらに、前記ストリング駆動トランジスタＳＤＴ２のゲート電極ならびに接地駆動トランジスタＧＤＴ２のゲート電極は第３駆動制御ラインＤＣＬ２３と接続される。従って、奇数番目のワード駆動トランジスタＷＤＴ２１、ＷＤＴ２３、．．．は第１駆動制御ラインＤＣＬ２１により制御され、偶数番目のワード駆動トランジスタＷＤＴ２２、．．．は第２駆動制御ラインＤＣＬ２２により制御される。さらに、ストリング駆動トランジスタＳＤＴ２及び接地駆動トランジスタＧＤＴ２は第３駆動制御ラインＤＣＬ２３により制御される。
【００３１】
一方、前記ｍ本のビットラインＢＬ１’、．．．、ＢＬｍ’を共有するセルアレイ領域１００ｂは複数のセルブロック、たとえば第１及び第２セルブロックＢ１、Ｂ２を含む。前記第１セルブロックＢ１は前記ｍ本のビットラインＢＬ１’、．．．、ＢＬｍ’に各々接続されたｍ個のストリングＳ１１、．．．、Ｓ１ｍを含む。前記各ストリングＳ１１、．．．またはＳ１ｍは一般的なナンドストリングと同じく、一本のビットラインに順次に直列に接続された一つのストリング選択トランジスタ、ｎ個のセルトランジスタ及び一つの接地選択トランジスタを含む。たとえば、前記ｍ個のストリングＳ１１、．．．、Ｓ１ｍのうち第１ストリングＳ１１は前記第１ビットラインＢＬ１’に順次に直列に接続されたストリング選択トランジスタＳＳＴ１１、ｎ個のセルトランジスタＣ１１１、Ｃ１１２、Ｃ１１３、．．．、Ｃ１１ｎ及び接地選択トランジスタＧＳＴ１１を含む。これと同じく、前記ｍ番目のストリングＳ１ｍは前記ｍ番目のビットラインＢＬｍ’に順次に直列に接続されたストリング選択トランジスタＳＳＴ１ｍ、ｎ個のセルトランジスタＣ１ｍ１、Ｃ１ｍ２、Ｃ１ｍ３、．．．、Ｃ１ｍｎ及び接地選択トランジスタＧＳＴ１ｍを含む。ここで、前記ｍ個の接地選択トランジスタＧＳＴ１１、．．．ＧＳＴ１ｍのソース領域は第１及び第２セルブロックＢ１、Ｂ２が共有する一本の共通ソースラインＣＳと接続される。前記各セルトランジスタは積層ゲート構造をもつ。言い換えれば、前記各セルトランジスタはソース領域及びドレイン領域間の半導体基板上にトンネル絶縁膜、浮遊ゲート、ゲート層間絶縁膜及び制御ゲート電極が順次に積層された構造をもつ。
【００３２】
さらに、前記第１セルブロックＢ１は前記ｍ本のビットラインＢＬ１’、．．．、ＢＬｍ’を横切るストリング選択ラインＳＳＬ１、ｎ本のワードラインＷＬ１１、ＷＬ１２、ＷＬ１３、．．．、ＷＬ１ｎ及び接地選択ラインＧＳＬ１を含む。前記ストリング選択ラインＳＳＬ１は前記ｍ個のストリング選択トランジスタＳＳＴ１１、．．．、ＳＳＴ１ｍのゲート電極と接続され、前記接地選択ラインＧＳＬ１は前記ｍ個の接地選択トランジスタＧＳＴ１１、．．．、ＧＳＴ１ｍのゲート電極と接続される。さらに、前記第１ワードラインＷＬ１１は前記ｍ個のストリングＳ１１、．．．、Ｓ１ｍの第１セルトランジスタＣ１１１、．．．、Ｃ１ｍ１のゲート電極と接続され、前記第２ワードラインＷＬ１２は前記各ストリングの第２セルトランジスタＣ１１２、．．．Ｃ１ｍ２のゲート電極と接続される。同じく、前記第３ワードラインＷＬ１３は前記各ストリングの第３セルトランジスタＣ１１３、．．．、Ｃ１ｍ３のゲート電極と接続され、前記ｎ番目のワードラインＷＬ１ｎは前記各ストリングのｎ番目のセルトランジスタＣ１１ｎ、．．．Ｃ１ｍｎのゲート電極と接続される。
【００３３】
前記第１セルブロックＢ１のストリング選択ラインＳＳＬ１、ｎ本のワードラインＷＬ１１、ＷＬ１２、ＷＬ１３、．．．、ＷＬ１ｎならびに接地選択ラインＧＳＬ１は前記第１ブロック駆動部３１０ａと接続される。さらに具体的に、前記ストリング選択ラインＳＳＬ１はストリング駆動トランジスタＳＤＴ１のドレイン領域と接続され、前記接地選択ラインＧＳＬ１は接地駆動トランジスタＧＤＴ１のドレイン領域と接続される。さらに、前記第１ワードラインＷＬ１１は第１ワード駆動トランジスタＷＤＴ１１のドレイン領域と接続され、前記第２ワードラインＷＬ１２は第２ワード駆動トランジスタＷＤＴ１２のドレイン領域と接続される。同じく、前記第３ワードラインＷＬ１３は第３ワード駆動トランジスタＷＤＴ１３のドレイン領域と接続され、ｎ番目のワードラインＷＬ１ｎはｎ番目のワード駆動トランジスタＷＤＴ１ｎのドレイン領域と接続される。
【００３４】
前記第２セルブロックＢ２もやはり第１セルブロックＢ１と同じ構成をもつ。言い換えれば、前記第２セルブロックＢ２は前記ｍ本のビットラインＢＬ１’、．．．、ＢＬｍ’に各々接続されたｍ個のストリングＳ２１、．．．、Ｓ２ｍを含む。前記各ストリングＳ２１、．．．またはＳ２ｍは一般的なナンドストリングと同じように一本のビットラインに順次に直列に接続された一つのストリング選択トランジスタ、ｎ個のセルトランジスタ及び一つの接地選択トランジスタを含む。たとえば、前記ｍ個のストリングＳ２１、．．．、Ｓ２ｍの中第１ストリングＳ２１は前記第１ビットラインＢＬ１’に順次に直列に接続されたストリング選択トランジスタＳＳＴ２１、ｎ個のセルトランジスタＣ２１１、Ｃ２１２、Ｃ２１３、．．．、Ｃ２１ｎ及び接地選択トランジスタＧＳＴ２１を含む。同じく、前記ｍ番目のストリングＳ２ｍは前記ｍ番目のビットラインＢＬｍ’に順次に直列に接続されたストリング選択トランジスタＳＳＴ２ｍ、ｎ個のセルトランジスタＣ２ｍ１、Ｃ２ｍ２、Ｃ２ｍ３、．．．、Ｃ２ｍｎ及び接地選択トランジスタＧＳＴ２ｍを含む。ここで、前記ｍ個の接地選択トランジスタＧＳＴ２１、．．．ＧＳＴ２ｍのソース領域は前記共通ソースラインＣＳと接続される。
【００３５】
さらに、前記第２セルブロックＢ２は第１セルブロックＢ１と同じく、前記ｍ本のビットラインＢＬ１’、．．．、ＢＬｍ’を横切るストリング選択ラインＳＳＬ２、ｎ本のワードラインＷＬ２１、ＷＬ２２、ＷＬ２３、．．．、ＷＬ２ｎ及び接地選択ラインＧＳＬ２を含む。前記ストリング選択ラインＳＳＬ２は前記ｍ個のストリング選択トランジスタＳＳＴ２１、．．．、ＳＳＴ２ｍのゲート電極と接続され、前記接地選択ラインＧＳＬ２は前記ｍ個の接地選択トランジスタＧＳＴ２１、．．．、ＧＳＴ２ｍのゲート電極と接続される。さらに、前記第１ワードラインＷＬ２１は前記ｍ個のストリングＳ２１、．．．、Ｓ２ｍの第１セルトランジスタＣ２１１、．．．、Ｃ２ｍ１のゲート電極と接続され、前記第２ワードラインＷＬ２２は前記各ストリングの第２セルトランジスタＣ２１２、．．．Ｃ２ｍ２のゲート電極と接続される。同じく、前記第３ワードラインＷＬ２３は前記各ストリングの第３セルトランジスタＣ２１３、．．．、Ｃ２ｍ３のゲート電極と接続され、前記ｎ番目のワードラインＷＬ２ｎは前記各ストリングのｎ番目のセルトランジスタＣ２１ｎ、．．．Ｃ２ｍｎのゲート電極と接続される。
【００３６】
前記第２セルブロックＢ２のストリング選択ラインＳＳＬ２、ｎ本のワードラインＷＬ２１、ＷＬ２２、ＷＬ２３、．．．、ＷＬ２ｎ及び接地選択ラインＧＳＬ２は前記第２ブロック駆動部３１０ｂと接続される。もう少し具体的に、前記ストリング選択ラインＳＳＬ２はストリング駆動トランジスタＳＤＴ２のドレイン領域と接続され、前記接地選択ラインＧＳＬ２は接地駆動トランジスタＧＤＴ２のドレイン領域と接続される。さらに、前記第１ワードラインＷＬ２１は第１ワード駆動トランジスタＷＤＴ２１のドレイン領域と接続され、前記第２ワードラインＷＬ２２は第２ワード駆動トランジスタＷＤＴ２２のドレイン領域と接続される。これと同じく、前記第３ワードラインＷＬ２３は第３ワード駆動トランジスタＷＤＴ２３のドレイン領域と接続され、ｎ番目のワードラインＷＬ２ｎはｎ番目のワード駆動トランジスタＷＤＴ２ｎのドレイン領域と接続される。
【００３７】
では、図５に示されたナンド型フラッシュメモリ素子の駆動方法を説明する。まず、前記２つのセルブロックＢ１、Ｂ２のうち一つのセルブロック、たとえば第１セルブロックＢ１を選択的に消去させる方法に例えて説明する。前記ロウデコーダ３００ｂのストリング制御ラインＳＣＬ及び接地制御ラインＧＣＬはどちらもフローティングさせ、前記ｎ本のワード制御ラインＷ１、Ｗ２、Ｗ３、．．．、Ｗｎに０Ｖを印加する。さらに、前記ｍ本のビットラインＢＬ１’、．．．、ＢＬｍ’ならびに前記共通ソースラインＣＳもやはりフローティングさせ、前記第１ブロック駆動部３１０ａの第１ないし第３駆動制御ラインＤＣＬ１１、ＤＣＬ１２、ＤＣＬ１３には全て電源電圧を印加する。かつ、前記セルアレイ領域１００ｂが形成される半導体基板、すなわち全てのセルトランジスタのバルク領域に消去電圧Ｖｅｒａｓｅ、たとえば約２０ボルトを印加する。この時、前記選択された第１セルブロックＢ１を除外した非選択のセルブロックと接続されたブロック駆動部の駆動制御ライン、たとえば第２ブロック駆動部３１０ｂの第１ないし第３駆動制御ラインＤＣＬ２１、ＤＣＬ２２、ＤＣＬ２３には０ボルトを印加する。
【００３８】
これにより、第２ブロック駆動部３１０ｂのｎ個のワード駆動トランジスタＷＤＴ２１、ＷＤＴ２２、ＷＤＴ２３、．．．、ＷＤＴ２ｎはターンオフされ、第２セルブロックＢ２のｎ本のワードラインＷＬ２１、ＷＬ２２、ＷＬ２３、．．．、ＷＬ２ｎが全てフローティングされる。結果的に、前記第１セルブロックＢ１のｎ本のワードラインＷＬ１１、ＷＬ１２、ＷＬ１３、．．．、ＷＬ１ｎにだけ選択的に０ボルトが印加され、第１セルブロックＢ１の全てのセルトランジスタの浮遊ゲートに正孔が注入される。従って、第１セルブロックＢ１の全てのセルトランジスタは負のスレショルド電圧、たとえば−３ボルト程度のスレショルド電圧を示す。
【００３９】
さらに、本実施例ではセルアレイ領域１００ｂの全てのセルトランジスタを消去させることもある。たとえば、第１及び第２ブロック駆動部３１０ａ、３１０ｂの全ての駆動制御ラインＤＣＬ１１、ＤＣＬ１２、ＤＣＬ１３、ＤＣＬ２１、ＤＣＬ２２、ＤＣＬ２３に電源電圧を印加すれば、第１及び第２セルブロックＢ１、Ｂ２の全てのセルトランジスタが消去される。
【００４０】
次に、前記第１セルブロックＢ１の全てのセルトランジスタを消去した後に、第１セルブロックＢ１の一つのセルトランジスタ、たとえば第１ストリングＳ１１の第２セルトランジスタＣ１１２を選択的にプログラムさせる方法を説明する。具体的に、前記選択されたセルトランジスタＣ１１２を含む第１ストリングＳ１１と接続されたビットライン、すなわち第１ビットラインＢＬ１’に０ボルトを印加し、第２ないしｍ番目のビットラインＢＬ２’、．．．、ＢＬｍ’にはプログラム防止電圧ＶPI、たとえば電源電圧を印加する。前記ストリング制御ラインＳＣＬには電源電圧を印加し、前記接地制御ラインＧＣＬ、共通ソースラインＣＳ及び前記セルアレイ領域１００ｂが形成される半導体基板、すなわちＰウェル領域には０ボルトを印加する。
【００４１】
さらに、前記選択されたセルトランジスタＣ１１２の制御ゲート電極と連結された第２ワード制御ラインＷ２には１８ボルトないし２３ボルト程度のプログラム電圧ＶPGMを印加し、前記第２ワード制御ラインＷ２の両側に各々配置された第１及び第３ワード制御ラインＷ１、Ｗ３には０ボルトを印加する。かつ、前記第４ないしｎ番目のワード制御ラインＷ４、．．．、Ｗｎには１０ボルトないし１２ボルト程度のパス電圧を印加する。
【００４２】
さらに、前記選択されたセルトランジスタＣ１１２を制御する第２ワード駆動トランジスタＷＤＴ１２のゲート電極と接続された第２駆動制御ラインＤＣＬ１２にはプログラム電圧より高い第１電圧を印加し、前記第１及び第３駆動制御ラインＤＣＬ１１、ＤＣＬ１３には各々プログラム電圧より低くパス電圧より高い第２電圧ならびにパス電圧より低く電源電圧より高い第３電圧を印加する。この時、非選択のブロック駆動部の全ての駆動制御ライン、すなわち第２ブロック駆動部３１０ｂの第１ないし第３駆動制御ラインＤＣＬ２１、ＤＣＬ２２、ＤＣＬ２３には０ボルトを印加し、第２ブロック駆動部３１０ｂのストリング駆動トランジスタＳＤＴ２、ｎ個のワード駆動トランジスタＷＤＴ２１、ＷＤＴ２２、ＷＤＴ２３、．．．、ＷＤＴ２ｎ及び接地駆動トランジスタＧＤＴ２をターンオフさせる。
【００４３】
前記第１電圧はプログラム電圧にアルファαを足した電圧に該当し、第２電圧はパス電圧にベータβを足した電圧に該当し、第３電圧は電源電圧にガンマγを足した電圧に該当する。前記アルファαは前記ｎ個の駆動トランジスタＷＤＴ１１、ＷＤＴ１２、ＷＤＴ１３、．．．、ＷＤＴ１ｎのバルク領域にプログラム電圧に該当するバックゲートバイアスを印加した状態で前記ｎ個の駆動トランジスタＷＤＴ１１、ＷＤＴ１２、ＷＤＴ１３、．．．、ＷＤＴ１ｎが示すスレショルド電圧と同一であるかそれより高い電圧である。さらに、前記ベータβは前記ｎ個の駆動トランジスタＷＤＴ１１、ＷＤＴ１２、ＷＤＴ１３、．．．、ＷＤＴ１ｎのバルク領域にパス電圧に該当するバックゲートバイアスを印加した状態で前記ｎ個の駆動トランジスタＷＤＴ１１、ＷＤＴ１２、ＷＤＴ１３、．．．、ＷＤＴ１ｎが示すスレショルド電圧と同一であるかそれより高い電圧であり、前記ガンマγは前記ストリング駆動トランジスタＳＤＴ１及び接地駆動トランジスタＧＤＴ１のバルク領域に電源電圧に該当するバックゲートバイアスを印加した状態で前記ストリング駆動トランジスタＳＤＴ１及び接地駆動トランジスタＧＤＴ１が示すスレショルド電圧と同一であるかそれより高い電圧である。
【００４４】
これにより、前記第１セルブロックＢ１のセルトランジスタＣ１１２だけ選択的にプログラムされ、正のスレショルド電圧をもつ。
図５に示されたナンド型フラッシュメモリ素子の駆動方法を要約すれば次の表１のようである。
【表１】
【００４５】
図６を参照すれば、前記セルトランジスタＣ１１２を選択的にプログラムさせる間、第１及び第３ワード駆動トランジスタＷＤＴ１１、ＷＤＴ１３のゲート電極１７ａには第１駆動制御ラインＤＣＬ１１を通じて前記第２電圧、すなわちパス電圧にベータβを足した電圧が印加される。さらに、前記第１及び第３ワード駆動トランジスタＷＤＴ１１、ＷＤＴ１３のソース領域１３ａには全て第１及び第３ワード制御ラインＷ１、Ｗ３を通じて０ボルトが印加され、バルク領域１１にも０ボルトが印加される。従って、前記第１及び第３ワード駆動トランジスタＷＤＴ１１、ＷＤＴ１３は全てターンオンされ、これら駆動トランジスタＷＤＴ１１、ＷＤＴ１３のドレイン領域１３ａに０ボルトが誘起される。結果的に、前記ゲート電極１７ａ下のゲート絶縁膜１５ａに印加される電界は従来の技術に比べて顕著に低くなるので、ゲート絶縁膜１５ａの信頼性を改善させることができる。言い換えれば、いかなるセルトランジスタを選択してプログラムさせてもワード駆動トランジスタに印加される最大ゲートバイアスは顕著に減少する。
【００４６】
引続き、図７を参照すれば、前記セルトランジスタＣ１１２を選択的にプログラムさせる間、接地駆動トランジスタＧＤＴ１のゲート電極１７ｂには第３駆動制御ラインＤＣＬ１３を通じて前記第３電圧、すなわち電源電圧にガンマγを足した電圧が印加される。さらに、前記接地駆動トランジスタＧＤＴ１のソース領域１３ｂには接地制御ラインＧＣＬを通じて０ボルトが印加され、バルク領域１１にも０ボルトが印加される。従って、前記接地駆動トランジスタＧＤＴ１はターンオンされ、前記接地駆動トランジスタＧＤＴ１のドレイン領域１３ｂに０ボルトが誘起される。結果的に、前記ゲート電極１７ｂ下のゲート絶縁膜１５ｂに印加される電界は従来の技術に比べて顕著に低くなるので、ゲート絶縁膜１５ｂの信頼性を改善させることができる。言い換えれば、いかなるセルトランジスタを選択してプログラムさせても接地駆動トランジスタＧＤＴ１に印加される最大ゲートバイアスは顕著に減少する。
【００４７】
図８は本発明によるナンド型フラッシュメモリ素子の他の実施例を説明するための回路図である。図８に示された本発明の他の実施例が図５に示された本発明の一実施例と異なる点は各ブロック駆動部のストリング駆動トランジスタ及び接地駆動トランジスタが各々第１駆動制御ライン及び第２駆動制御ラインにより制御されるということである。さらに、図８の変化された例として、各ブロック駆動部のストリング駆動トランジスタ及び接地駆動トランジスタは各々第２駆動制御ライン及び第１駆動制御ラインにより制御されることもある。図８のセルアレイ領域は図５のセルアレイ領域と同じ構成をもつ。従って、本発明の一実施例と同じ構成を有するセルアレイ領域に関する説明は省略する。
【００４８】
図８を参照すれば、ロウデコーダ３００ｃはストリング制御ラインＳＣＬ、ｎ本のワード制御ラインＷ１、Ｗ２、Ｗ３、．．．、Ｗｎならびに接地制御ラインＧＣＬを含む。さらに、前記ロウデコーダ３００ｃは複数のブロック駆動部、たとえば第１及び第２ブロック駆動部３１０ａ’、３１０ｂ’を含む。前記第１ブロック駆動部３１０ａ’は図５の第１ブロック駆動部３１０ａと同じく、ストリング駆動トランジスタＳＤＴ１、ｎ個のワード駆動トランジスタＷＤＴ１１、ＷＤＴ１２、ＷＤＴ１３、．．．、ＷＤＴ１ｎならびに接地駆動トランジスタＧＤＴ１から構成される。ここで、奇数番目のワード駆動トランジスタＷＤＴ１１、ＷＤＴ１３、．．．のゲート電極ならびにストリング駆動トランジスタＳＤＴ１のゲート電極は全て第１駆動制御ラインＤＣＬ１１と接続され、偶数番目のワード駆動トランジスタＷＤＴ１２、．．．のゲート電極ならびに接地駆動トランジスタＧＤＴ１のゲート電極は全て第２駆動制御ラインＤＣＬ１２と接続される。これとは異なり、前記ストリング駆動トランジスタＳＤＴ１のゲート電極ならびに接地駆動トランジスタＧＤＴ１のゲート電極は各々前記第２駆動制御ラインＤＣＬ１２及び第１駆動制御ラインＤＣＬ１１に接続されることもある。
【００４９】
前記第２ブロック駆動部３１０ｂ’もやはり第１ブロック駆動部３１０ａ’と同じ構成をもつ。すなわち、奇数番目のワード駆動トランジスタＷＤＴ２１、ＷＤＴ２３、．．．のゲート電極ならびにストリング駆動トランジスタＳＤＴ２のゲート電極は第１駆動制御ラインＤＣＬ２１と接続され、偶数番目のワード駆動トランジスタＷＤＴ２２、．．．、ＷＤＴ２ｎのゲート電極ならびに接地駆動トランジスタＧＤＴ２のゲート電極は第２駆動制御ラインＤＣＬ２２と接続される。
【００５０】
さて、図８に示されたナンド型フラッシュメモリ素子の駆動方法を説明する。
まず、第１セルブロックＢ１の全てのセルトランジスタを消去させるために、第１ブロック駆動部３１０ａ’の第１及び第２駆動制御ラインＤＣＬ１１、ＤＣＬ１２に電源電圧を印加して第２ブロック駆動部３１０ｂ’の第１及び第２駆動制御ラインＤＣＬ２１、ＤＣＬ２２に０ボルトを印加する。かつ、他の全ての制御ライン、たとえばストリング制御ラインＳＣＬ、ｎ本のワード制御ラインＷ１、Ｗ２、Ｗ３、．．．、Ｗｎ、接地制御ラインＧＣＬなｒばいにｍ本のビットラインＢＬ１’、．．．、ＢＬｍ’には図５にて説明した消去方法と同一のバイアスを印加する。これにより、前記第１セルブロックＢ１の全てのセルトランジスタは消去されて負のスレショルド電圧、たとえば−３ボルト程度のスレショルド電圧をもつ。
【００５１】
次に、前記第１セルブロックＢ１の全てのセルトランジスタを消去した後に、第１セルブロックＢ１の一つのセルトランジスタ、たとえば第１ストリングＳ１１の第２セルトランジスタＣ１１２を選択的にプログラムするための動作を説明する。具体的に、前記選択されたセルトランジスタＣ１１２を制御する第２ワード駆動トランジスタＷＤＴ１２のゲート電極と接続された第２駆動制御ラインＤＣＬ１２に前記第１電圧ＶPGM＋αを印加する。かつ、前記第１駆動制御ラインＤＣＬ１１には前記第２電圧ＶPASS＋βを印加する。さらに、前記第２ブロック駆動部３１０ｂ’の第１及び第２駆動制御ラインＤＣＬ２１、ＤＣＬ２２には０ボルトを印加して第２ブロック駆動部３１０ｂ’の全ての駆動トランジスタをターンオフさせる。この時、他の全ての制御ライン、たとえばストリング制御ラインＳＣＬ、ｎ本のワード制御ラインＷ１、Ｗ２、Ｗ３、．．．、Ｗｎ、接地制御ラインＧＣＬならびにｍ本のビットラインＢＬ１’、．．．、ＢＬｍ’には図５にて説明したプログラム方法と同一のバイアスを印加する。これにより、前記選択されたセルトランジスタＣ１１２だけプログラムされる。
【００５２】
図８に示されたナンド型フラッシュメモリ素子の駆動方法を要約すれば次の表２のようである。
【表２】
【００５３】
図９を参照すれば、前記セルトランジスタＣ１１２を選択的にプログラムさせる間、第１及び第３ワード駆動トランジスタＷＤＴ１１、ＷＤＴ１３のゲート電極２７ａには第１駆動制御ラインＤＣＬ１１を通じて前記第２電圧ＶPASS＋βが印加される。さらに、前記第１及び第３ワード駆動トランジスタＷＤＴ１１、ＷＤＴ１３のソース領域２３ａには全て第１及び第３ワード制御ラインＷ１、Ｗ３を通じて０ボルトが印加され、バルク領域２１にも０ボルトが印加される。従って、前記第１及び第３ワード駆動トランジスタＷＤＴ１１、ＷＤＴ１３は全てターンオンされ、これらワード駆動トランジスタＷＤＴ１１、ＷＤＴ１３のドレイン領域２３ａに０ボルトが誘起される。結果的に、前記ゲート電極２７ａ下のゲート絶縁膜２５ａに印加される電界は従来の技術に比べて顕著に低くなるので、ゲート絶縁膜２５ａの信頼性を改善させることができる。言い換えれば、いかなるセルトランジスタを選択してプログラムさせてもワード駆動トランジスタに印加される最大ゲートバイアスは顕著に減少する。
【００５４】
引続き、図１０を参照すれば、前記セルトランジスタＣ１１２を選択的にプログラムさせる間、接地駆動トランジスタＧＤＴ１のゲート電極２７ｂには第２駆動制御ラインＤＣＬ１２を通じて前記第１電圧ＶPGM＋αが印加される。さらに、前記接地駆動トランジスタＧＤＴ１のソース領域２３ｂには接地制御ラインＧＣＬを通じて０ボルトが印加され、バルク領域２１にも０ボルトが印加される。従って、前記接地駆動トランジスタＧＤＴ１はターンオンされ前記接地駆動トランジスタＧＤＴ１のドレイン領域２３ｂに０ボルトが誘起される。結果的に、前記ゲート電極２７ｂ下のゲート絶縁膜２５ｂに印加される電界は従来の技術と同一である。しかし、前記接地駆動トランジスタＧＤＴ１のサブスレショルド特性は消去動作に直接的に影響を与えない。
【００５５】
従って、本発明の他の実施例によれば、各ブロック駆動部の駆動制御ラインの数を最小化させることができるのでナンド型フラッシュメモリ素子の集積度を極大化させることができる。
図１１は本発明によるナンド型フラッシュメモリ素子のさらに他の実施例を説明するための回路図である。図１１に示された本発明のさらに他の実施例が図８に示された本発明の他の実施例と異なる点は各ブロック駆動部のストリング駆動トランジスタ及び接地駆動トランジスタが全て第２駆動制御ラインにより制御されるということである。さらに、図１１の変化された例として、各ブロック駆動部のストリング駆動トランジスタ及び接地駆動トランジスタは全て第１駆動制御ラインにより制御されることもある。図１１のセルアレイ領域もやはり図５のセルアレイ領域と同じ構成をもつのでこれに関する説明は省略する。
【００５６】
図１１を参照すれば、ロウデコーダ３００ｄは複数のブロック駆動部、たとえば第１及び第２ブロック駆動部３１０ａ”、３１０ｂ”を含む。前記第１ブロック駆動部３１０ａ”は図８の第１ブロック駆動部３１０ａ’と同じようにストリング駆動トランジスタＳＤＴ１、ｎ個のワード駆動トランジスタＷＤＴ１１、ＷＤＴ１２、ＷＤＴ１３、．．．、ＷＤＴ１ｎならびに接地駆動トランジスタＧＤＴ１を含む。さらに、前記第１ブロック駆動部３１０ａ”は奇数番目のワード駆動トランジスタＷＤＴ１１、ＷＤＴ１３、．．．のゲート電極と接続された第１駆動制御ラインＤＣＬ１１と、偶数番目のワード駆動トランジスタＷＤＴ１２、．．．、ＷＤＴ１ｎのゲート電極、ストリング駆動トランジスタＳＤＴ１のゲート電極ならびに接地駆動トランジスタＧＤＴ１のゲート電極と接続された第２駆動制御ラインＤＣＬ１２とを含む。これとは異なり、前記ストリング駆動トランジスタＳＤＴ１のゲート電極ならびに接地駆動トランジスタＧＤＴ１のゲート電極は第１駆動制御ラインＤＣＬ１１と接続されることもある。
【００５７】
前記第２ブロック駆動部３１０ｂ”もやはり第１ブロック駆動部３１０ａ”と同じ構成をもつ。すなわち、奇数番目のワード駆動トランジスタＷＤＴ２１、ＷＤＴ２３、．．．のゲート電極は第１駆動制御ラインＤＣＬ２１と接続され、偶数番目のワード駆動トランジスタＷＤＴ２２、．．．、ＷＤＴ２ｎのゲート電極、ストリング駆動トランジスタＳＤＴ２のゲート電極ならびに接地駆動トランジスタＧＤＴ２のゲート電極は第２駆動制御ラインＤＣＬ２２と接続される。
【００５８】
図１１に示されたナンド型フラッシュメモリ素子の駆動方法は図８にて説明した方法と同一である。従って、これに関する説明は省略する。さらに、図１１のナンド型フラッシュメモリ素子の任意のセルトランジスタ、たとえばセルトランジスタＣ１１２をプログラムさせる間、第１ブロック駆動部３１０ａ”の駆動トランジスタに印加される最悪のバイアス条件もやはり図９及び図１０にて説明したバイアス条件と同一である。
【００５９】
【発明の効果】
前述したように本発明によれば、プログラム動作時に、各セルブロックに接続された駆動ブロック部の駆動トランジスタに印加されるゲートバイアスを最小化させることができる。これにより、駆動トランジスタの信頼性を改善させることができるので消去動作時にエラーが生じる現象を防止できる。
【図面の簡単な説明】
【図１】一般的なナンド型フラッシュメモリ素子のブロックダイアグラムである。
【図２】従来のナンド型フラッシュメモリ素子のセルアレイ領域の一部ならびにこれを駆動させるロウデコーダの一部を示す回路図である。
【図３】図２に示されたセルアレイ領域の任意のセルをプログラムさせる場合に、ロウデコーダの駆動トランジスタに印加される最悪のバイアス条件を示す断面図である。
【図４】図３に示されたバイアスが印加される駆動トランジスタの信頼性を測定した結果を示すグラフである。
【図５】本発明の一実施例によるナンド型フラッシュメモリ素子のロウデコーダの一部ならびにこれにより駆動されるセルアレイ領域の一部を示す回路図である。
【図６】図５の駆動トランジスタに印加される最悪のバイアス条件を示す断面図である。
【図７】図５の駆動トランジスタに印加される最悪のバイアス条件を示す断面図である。
【図８】本発明の他の実施例によるナンド型フラッシュメモリ素子のロウデコーダの一部ならびにこれにより駆動されるセルアレイ領域の一部を示す回路図である。
【図９】図８の駆動トランジスタに印加される最悪のバイアス条件を示す断面図である。
【図１０】図８の駆動トランジスタに印加される最悪のバイアス条件を示す断面図である。
【図１１】本発明のさらに他の実施例によるナンド型フラッシュメモリ素子のロウデコーダの一部ならびにこれにより駆動されるセルアレイ領域の一部を示す回路図である。
【符号の説明】
１００ｂ セルアレイ領域
３１０ａ、３１０ｂ ブロック駆動部
Ｂ１ 第1セルブロック
Ｂ２ 第２セルブロック
Ｓ２ｍ ストリング
Claims (14)
- ｍ本のビットラインを共有する複数のセルブロックを有し、前記各セルブロックはストリング選択ライン、ｎ本のワードラインならびに接地選択ラインを含むセルアレイ領域と、前記複数のセルブロックと各々接続された複数のブロック駆動部、前記複数のブロック駆動部と接続されたストリング制御ライン、ｎ本のワード制御ラインならびに接地制御ラインを有するロウデコーダとを備えるナンド型フラッシュメモリ素子であって、
前記各ブロック駆動部は、
前記各セルブロックのストリング選択ラインと前記ストリング制御ラインとの間に介在するストリング駆動トランジスタと、
前記各セルブロックのｎ本のワードラインと前記ｎ本のワード制御ラインとの間に介在するｎ個のワード駆動トランジスタと、
前記各セルブロックの接地選択ラインと前記接地制御ラインとの間に介在する接地駆動トランジスタと、
前記ｎ個のワード駆動トランジスタのうち奇数番目のワード駆動トランジスタのゲート電極と接続された第１駆動制御ラインと、
前記ｎ個のワード駆動トランジスタのうち偶数番目のワード駆動トランジスタのゲート電極と接続された第２駆動制御ラインとを含み、
前記ｍ本のビットラインに各々接続されたｍ個のストリングのうちの選択されたストリングのｎ個のセルトランジスタのうちからいずれか一つのセルトランジスタを選択的にプログラムさせるに際し、前記選択されたストリングと接続されたブロック駆動部の奇数番目のワード駆動トランジスタのゲート電極ならびに偶数番目のワード駆動トランジスタのゲート電極のうちいずれか一つのグループのゲート電極にプログラム電圧より高い第１電圧が印加され、他の一つのグループのゲート電極にプログラム電圧より低くパス電圧より高い第２電圧が印加されることを特徴とするナンド型フラッシュメモリ素子。 - 前記各セルブロックは、前記ｍ本のビットラインと各々接続されたｍ個のストリングを含むことを特徴とする請求項１に記載のナンド型フラッシュメモリ素子。
- 前記各ストリングは、前記各ビットラインに順次に直列に連結されたストリング選択トランジスタ、ｎ個のセルトランジスタならびに接地選択トランジスタから構成され、前記ストリング選択トランジスタのゲート電極は前記ストリング選択ラインと接続され、前記ｎ個のセルトランジスタの制御ゲート電極は各々前記ｎ本のワードラインと１：１に接続され、前記接地選択トランジスタのゲート電極は前記接地選択ラインと接続されることを特徴とする請求項２に記載のナンド型フラッシュメモリ素子。
- 前記ストリング駆動トランジスタのゲート電極ならびに前記接地駆動トランジスタのゲート電極と接続された第３駆動制御ラインをさらに備えることを特徴とする請求項１に記載のナンド型フラッシュメモリ素子。
- 前記ストリング駆動トランジスタのゲート電極は前記第１及び第２駆動制御ラインのうちいずれか一つに接続されることを特徴とする請求項１に記載のナンド型フラッシュメモリ素子。
- 前記接地駆動トランジスタのゲート電極は前記第１及び第２駆動制御ラインのうちいずれか一つに接続されることを特徴とする請求項１に記載のナンド型フラッシュメモリ素子。
- ｍ本のビットラインを共有する複数のセルブロックを有し、前記各セルブロックは前記ｍ本のビットラインに各々接続されたｍ個のストリング、前記ｍ本のビットラインを横切るストリング選択ライン、ｎ本のワードラインならびに接地選択ラインを含むセルアレイ領域と、前記複数のセルブロックと各々接続された複数のブロック駆動部、前記複数のブロック駆動部と接続されたストリング制御ライン、ｎ本のワード制御ラインならびに接地制御ラインを有し、前記各ブロック駆動部は前記ストリング制御ラインと前記各セルブロックのストリング選択ラインとの間に介在するストリング駆動トランジスタ、前記ｎ本のワード制御ラインと前記各セルブロックのｎ本のワードラインとの間に介在するｎ個のワード駆動トランジスタ、ならびに前記接地制御ラインと前記各セルブロックの接地選択ラインとの間に介在する接地駆動トランジスタを含むロウデコーダとから構成されたナンド型フラッシュメモリ素子の駆動方法であって、
前記ｍ本のビットラインのうちいずれか一本のビットラインを選択する段階と、
前記選択されたビットラインに接続された複数のストリングのうちいずれか一つのストリングを選択する段階と、
前記選択されたストリングと接続されたブロック駆動部の奇数番目のワード駆動トランジスタのゲート電極ならびに偶数番目のワード駆動トランジスタのゲート電極のうちいずれか一つのグループのゲート電極にプログラム電圧より高い第１電圧を印加し、他の一つのグループのゲート電極にプログラム電圧より低くパス電圧より高い第２電圧を印加し、前記選択されたストリングのｎ個のセルトランジスタのうちいずれか一つのセルトランジスタを選択的にプログラムさせる段階とを含むことを特徴とするナンド型フラッシュメモリ素子の駆動方法。 - 前記一本のビットラインを選択する段階は、
前記ｍ本のビットラインのうちいずれか一本のビットラインを接地させて選択する段階と、
前記ｍ本のビットラインのうち非選択のビットラインにプログラム防止電圧を印加する段階とを含むことを特徴とする請求項７に記載のナンド型フラッシュメモリ素子の駆動方法。 - 前記プログラム防止電圧は、電源電圧と同一であることを特徴とする請求項８に記載のナンド型フラッシュメモリ素子の駆動方法。
- 前記一つのストリングを選択する段階は、
前記ストリング制御ラインに電源電圧を印加する段階と、
前記接地制御ラインを接地させる段階と、
前記選択されたビットラインに接続された複数のストリングのうちいずれか一つのストリングと接続されたストリング駆動トランジスタ及び接地駆動トランジスタをターンオンさせる段階とを含むことを特徴とする請求項７に記載のナンド型フラッシュメモリ素子の駆動方法。 - 前記ストリング駆動トランジスタ及び前記接地駆動トランジスタをターンオンさせる段階は、
前記ストリング駆動トランジスタのゲート電極に前記第１電圧または前記第２電圧を印加する段階と、
前記接地駆動トランジスタのゲート電極に前記第１電圧または前記第２電圧を印加する段階とを含むことを特徴とする請求項１０に記載のナンド型フラッシュメモリ素子の駆動方法。 - 前記ストリング駆動トランジスタ及び前記接地駆動トランジスタをターンオンさせる段階は、
前記ストリング駆動トランジスタのゲート電極ならびに前記接地駆動トランジスタのゲート電極に前記第２電圧より低く電源電圧より高い第３電圧を印加することにより実施することを特徴とする請求項１０に記載のナンド型フラッシュメモリ素子の駆動方法。 - 前記いずれか一つのセルトランジスタを選択的にプログラムさせる段階は、
前記第１電圧が印加されたゲート電極を有するワード駆動トランジスタのうちいずれか一つのワード駆動トランジスタと接続されたワード制御ラインを選択してプログラム電圧を印加する段階と、
前記選択されたワード制御ラインの両側に各々配置された一対のワード制御ラインを接地させる段階と、
前記ｎ本のワード制御ラインのうち前記選択されたワード制御ラインならびに前記接地された一対のワード制御ラインを除外した残りのワード制御ラインにパス電圧を印加する段階とを含むことを特徴とする請求項７に記載のナンド型フラッシュメモリ素子の駆動方法。 - 前記選択されたビットラインに接続された複数のストリングのうち前記選択されたストリングを除外した残りの非選択のストリングと接続された駆動トランジスタのゲート電極に全て０ボルトを印加する段階をさらに含むことを特徴とする請求項７に記載のナンド型フラッシュメモリ素子の駆動方法。
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