JP2862584B2 - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- gates
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、制御ゲートと半導体基板の間に電荷蓄積層
を有する電気的書き替え可能なメモリセルを用いた不揮
発性半導体メモリ装置に関する。
を有する電気的書き替え可能なメモリセルを用いた不揮
発性半導体メモリ装置に関する。
（従来の技術） 不揮発性半導体メモリ装置として、浮遊ゲートを持つ
MOSFET構造のメモリセルやMNOS構造のメモリセルを用い
て電気的消去および書き込みを可能としたものは、EEPR
OMとして知られている。この種のEEPROMのメモリアレイ
は、互いに交差する行線と列線の各交点にメモリセルを
配置して構成される。実際のパターン上では、二つのメ
モリセルのドレインを共通にしてここに列線がコンタク
トするようにして、セル面積をできるだけ小さくしてい
る。しかしこれでも、二つのメモリセルに一つのコンタ
クトを必要とし、このコンタクト部がセル占有面積の大
きい部分を占めている。
MOSFET構造のメモリセルやMNOS構造のメモリセルを用い
て電気的消去および書き込みを可能としたものは、EEPR
OMとして知られている。この種のEEPROMのメモリアレイ
は、互いに交差する行線と列線の各交点にメモリセルを
配置して構成される。実際のパターン上では、二つのメ
モリセルのドレインを共通にしてここに列線がコンタク
トするようにして、セル面積をできるだけ小さくしてい
る。しかしこれでも、二つのメモリセルに一つのコンタ
クトを必要とし、このコンタクト部がセル占有面積の大
きい部分を占めている。
これに対して最近、メモリセルを複数個直列接続して
NANDセルを構成し、コンタクト部を大幅に減らすことを
可能としたEEPROMが提案されている。ところがこのNAND
セル型のEEPROMでは、その書き込み動作や消去動作との
関係で従来のEEPROMと比べて制御ゲート駆動回路が複雑
であり、制御ゲート駆動回路の構成やレイアウトを十分
に考慮しないと、NANDセル構成としてコンタクト部を減
らしたこと等による占有面積の縮小という効果が半減し
てしまう。この点につき、少し詳しく説明する。
NANDセルを構成し、コンタクト部を大幅に減らすことを
可能としたEEPROMが提案されている。ところがこのNAND
セル型のEEPROMでは、その書き込み動作や消去動作との
関係で従来のEEPROMと比べて制御ゲート駆動回路が複雑
であり、制御ゲート駆動回路の構成やレイアウトを十分
に考慮しないと、NANDセル構成としてコンタクト部を減
らしたこと等による占有面積の縮小という効果が半減し
てしまう。この点につき、少し詳しく説明する。
トンネル電流によって電荷蓄積層と基板との間で電荷
の授受を行うことによりデータ書き替えを行うNANDセル
型EEPROMには、具体的なデータ書き込み，消去法として
幾つかの方法がある。メモリセルは全てｎチャネルとし
て説明する。
の授受を行うことによりデータ書き替えを行うNANDセル
型EEPROMには、具体的なデータ書き込み，消去法として
幾つかの方法がある。メモリセルは全てｎチャネルとし
て説明する。
第１の方法は、電荷蓄積層の電子を基板に放出させる
動作をデータ書き込みに対応させるものである。この方
法では、データ書き込みに際してNANDセルを構成するメ
モリセルのうち選択されたものの制御ゲートに“L"レベ
ル、選択されたメモリセルのドレイン側にあるすべての
メモリセルの制御ゲートに“L"レベル電位を与え、ビッ
ト線に正の“H"レベル電位を与える。このとき選択され
たメモリセルのソース側にあるメモリセルについては、
全て制御ゲートに“L"レベルを与えるようにデコーダが
構成される。この結果選択されたメモリセルで電荷蓄積
層から基板に電子の放出があり、しきい値が負方向に移
動する。データ消去は、NANDセルを構成する全てのメモ
リセルの制御ゲートに正の“H"レベル電位を与え、チャ
ネルを“L"レベルとして、メモリセルのチャネル領域か
ら電子を電荷蓄積層に注入する。これにより、メモリセ
ルでしきい値が正方向に移動して“0"状態が得られる。
この方法では、一括消去ができる。
動作をデータ書き込みに対応させるものである。この方
法では、データ書き込みに際してNANDセルを構成するメ
モリセルのうち選択されたものの制御ゲートに“L"レベ
ル、選択されたメモリセルのドレイン側にあるすべての
メモリセルの制御ゲートに“L"レベル電位を与え、ビッ
ト線に正の“H"レベル電位を与える。このとき選択され
たメモリセルのソース側にあるメモリセルについては、
全て制御ゲートに“L"レベルを与えるようにデコーダが
構成される。この結果選択されたメモリセルで電荷蓄積
層から基板に電子の放出があり、しきい値が負方向に移
動する。データ消去は、NANDセルを構成する全てのメモ
リセルの制御ゲートに正の“H"レベル電位を与え、チャ
ネルを“L"レベルとして、メモリセルのチャネル領域か
ら電子を電荷蓄積層に注入する。これにより、メモリセ
ルでしきい値が正方向に移動して“0"状態が得られる。
この方法では、一括消去ができる。
第２の方法は、第１の方法と逆に電荷蓄積層に電子を
注入する動作をデータ書き込みとして利用する。まずデ
ータ消去は、第１の方法でのデータ書き込みの原理にし
たがって、選択メモリセルで電荷蓄積層の電子を基板に
放出させるという動作をNANDセル内のメモリセルについ
て個々に行って、全てのメモリセルのしきい値を負方向
に移動させる。データ書き込みは、NANDセルを構成する
メモリセルのうち選択されたものの制御ゲートに正の
“H"レベル電位、非選択のメモリセルの制御ゲートには
それが導通する程度の中間電位を与え、ビット線に“L"
レベルを与える。これにより、選択されたメモリセルで
チャネル領域が電荷蓄積層に電荷が注入されてしきい値
が正方向に移動した“0"状態となる。
注入する動作をデータ書き込みとして利用する。まずデ
ータ消去は、第１の方法でのデータ書き込みの原理にし
たがって、選択メモリセルで電荷蓄積層の電子を基板に
放出させるという動作をNANDセル内のメモリセルについ
て個々に行って、全てのメモリセルのしきい値を負方向
に移動させる。データ書き込みは、NANDセルを構成する
メモリセルのうち選択されたものの制御ゲートに正の
“H"レベル電位、非選択のメモリセルの制御ゲートには
それが導通する程度の中間電位を与え、ビット線に“L"
レベルを与える。これにより、選択されたメモリセルで
チャネル領域が電荷蓄積層に電荷が注入されてしきい値
が正方向に移動した“0"状態となる。
第３の方法は、データ書き込みは第２の方法と同様と
し、データ消去はNANDセルの全ての制御ゲートを“L"レ
ベルとし、チャネル領域全体に正の“H"レベル電位を与
えて一括消去を行う方法である。
し、データ消去はNANDセルの全ての制御ゲートを“L"レ
ベルとし、チャネル領域全体に正の“H"レベル電位を与
えて一括消去を行う方法である。
データ読出し動作は、NANDセルを構成するメモリセル
のうち選択されたものの制御ゲートに“0",“1"のしき
い値の中間の読出し電位を与え、非選択のメモリセルに
は正方向に移動したしきい値電圧より高い電位を与える
ことによって非選択セルでのしきい値の影響がない状態
として、選択セルが導通するか否かをセンスする。
のうち選択されたものの制御ゲートに“0",“1"のしき
い値の中間の読出し電位を与え、非選択のメモリセルに
は正方向に移動したしきい値電圧より高い電位を与える
ことによって非選択セルでのしきい値の影響がない状態
として、選択セルが導通するか否かをセンスする。
以上のようにNANDセル型のEEPROMの制御ゲートの動作
は従来のEEPROMに比べて動作が複雑であるから、制御ゲ
ート駆動回路も複雑になる。更に同一デザイン・ルール
で比べた場合、レイアウト面積も従来のEEPROMより大き
くなる。制御ゲート駆動回路は通常、各制御ゲート線に
一つずつ設けるのである。したがって制御ゲート駆動回
路全体のレイアウト面積は、従来のEEPROMのそれより大
きくなってしまい、NANDセル構成としてメモリセルアレ
イの面積を小さくすることによりEEPROMの高密度化を図
るという目的が達成できなくなる。またデザイン・ルー
ルを厳しくしないと、パターン・レイアウトできないと
いう事態も起こり、１世代前の製造技術で大容量EEPROM
が構成できるというNANDセル型EEPROMの利点が無くな
る。
は従来のEEPROMに比べて動作が複雑であるから、制御ゲ
ート駆動回路も複雑になる。更に同一デザイン・ルール
で比べた場合、レイアウト面積も従来のEEPROMより大き
くなる。制御ゲート駆動回路は通常、各制御ゲート線に
一つずつ設けるのである。したがって制御ゲート駆動回
路全体のレイアウト面積は、従来のEEPROMのそれより大
きくなってしまい、NANDセル構成としてメモリセルアレ
イの面積を小さくすることによりEEPROMの高密度化を図
るという目的が達成できなくなる。またデザイン・ルー
ルを厳しくしないと、パターン・レイアウトできないと
いう事態も起こり、１世代前の製造技術で大容量EEPROM
が構成できるというNANDセル型EEPROMの利点が無くな
る。
（発明が解決しようとする課題） 以上のように、NANDセル型EEPROMにおいては、周辺制
御回路を工夫しないとNANDセル構成としたことのメリッ
トが活かせなくなるという問題があった。
御回路を工夫しないとNANDセル構成としたことのメリッ
トが活かせなくなるという問題があった。
本発明は、この様な問題を解決して高集積化を可能と
したNANDセル型のEEPROMを提供することを目的とする。
したNANDセル型のEEPROMを提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するための本発明の第１の不揮発性半
導体メモリ装置は、電荷蓄積層の上方に制御ゲートが設
けられており、電気的に消去及び書き換え可能なメモリ
セルをＮ個（Ｎは２以上の整数）直列に接続して構成さ
れるNANDセルと、前記NANDセルの一端が、第１の選択ゲ
ートを介して接続されたビット線と、前記NANDセルの他
端に接続された第２の選択ゲートと、Ｎ個のメモリセル
のそれぞれが有するＮ個の制御ゲートのそれぞれに対し
て接続された第１乃至第Ｎのワード線と、前記第１及び
第２の選択ゲートを選択するためのロウデコーダと、前
記第１乃至第Ｎのワード線を駆動し、かつ、それらのワ
ード線のそれぞれに設けられたＮ個の単位制御ゲート駆
動回路とを有し、前記ロウデコーダは、前記ビット線に
対して垂直な方向の一方に配置されており、かつ、前記
Ｎ個の単位制御ゲート駆動回路の内、所定数は前記ビッ
ト線に対して垂直な方向の一方に配置され、かつ、残り
は前記ビット線に対して垂直な方向の他方に配置されて
いることを特徴とする。
導体メモリ装置は、電荷蓄積層の上方に制御ゲートが設
けられており、電気的に消去及び書き換え可能なメモリ
セルをＮ個（Ｎは２以上の整数）直列に接続して構成さ
れるNANDセルと、前記NANDセルの一端が、第１の選択ゲ
ートを介して接続されたビット線と、前記NANDセルの他
端に接続された第２の選択ゲートと、Ｎ個のメモリセル
のそれぞれが有するＮ個の制御ゲートのそれぞれに対し
て接続された第１乃至第Ｎのワード線と、前記第１及び
第２の選択ゲートを選択するためのロウデコーダと、前
記第１乃至第Ｎのワード線を駆動し、かつ、それらのワ
ード線のそれぞれに設けられたＮ個の単位制御ゲート駆
動回路とを有し、前記ロウデコーダは、前記ビット線に
対して垂直な方向の一方に配置されており、かつ、前記
Ｎ個の単位制御ゲート駆動回路の内、所定数は前記ビッ
ト線に対して垂直な方向の一方に配置され、かつ、残り
は前記ビット線に対して垂直な方向の他方に配置されて
いることを特徴とする。
上記目的を達成するための本発明の第２の不揮発性半
導体メモリ装置は、電荷蓄積層の上方に制御ゲートが設
けられており、電気的に消去及び書き換え可能なメモリ
セルをＮ個（Ｎは２以上の整数）直列に接続して構成さ
れる第１と第２のNANDセルと、前記第１と第２のNANDセ
ルの一端が、それぞれ第１と第２の選択ゲートを介して
接続されたビット線と、前記第１と第２のNANDセルのそ
れぞれの他端に接続された第３と第４の選択ゲートと、
前記第１乃至第４の選択ゲートを選択するためのロウデ
コーダと、前記第１のNANDセルのＮ個のメモリセルのそ
れぞれが有するＮ個の制御ゲートのそれぞれに対して接
続された第１乃至第Ｎのワード線と、前記第２のNANDセ
ルのＮ個のメモリセルのそれぞれが有するＮ個の制御ゲ
ートのそれぞれに対して接続された第Ｎ＋１乃至第2Nの
ワード線と、前記ワード線を駆動するための複数個の単
位制御ゲート駆動回路とを有し、前記第１乃至第Ｎの制
御ゲートを前記単位制御ゲート駆動回路に選択的に接続
するための第１乃至第Ｎのトランスファゲートが、それ
ぞれ前記第１乃至第Ｎのワード線に設けられ、前記第１
乃至第Ｎのトランスファーゲートは前記第１の選択ゲー
トのゲートに共通接続されており、かつ、前記第Ｎ＋１
乃至第2Nの制御ゲートを前記単位制御ゲート駆動回路に
選択的に接続するための第Ｎ＋１乃至第2Nのトランスフ
ァゲートが、それぞれ前記第Ｎ＋１乃至第2Nのワード線
に設けられ、前記第Ｎ＋１乃至第2Nのトランスファーゲ
ートは前記第２の選択ゲートのゲートに共通接続されて
いることを特徴とする。
導体メモリ装置は、電荷蓄積層の上方に制御ゲートが設
けられており、電気的に消去及び書き換え可能なメモリ
セルをＮ個（Ｎは２以上の整数）直列に接続して構成さ
れる第１と第２のNANDセルと、前記第１と第２のNANDセ
ルの一端が、それぞれ第１と第２の選択ゲートを介して
接続されたビット線と、前記第１と第２のNANDセルのそ
れぞれの他端に接続された第３と第４の選択ゲートと、
前記第１乃至第４の選択ゲートを選択するためのロウデ
コーダと、前記第１のNANDセルのＮ個のメモリセルのそ
れぞれが有するＮ個の制御ゲートのそれぞれに対して接
続された第１乃至第Ｎのワード線と、前記第２のNANDセ
ルのＮ個のメモリセルのそれぞれが有するＮ個の制御ゲ
ートのそれぞれに対して接続された第Ｎ＋１乃至第2Nの
ワード線と、前記ワード線を駆動するための複数個の単
位制御ゲート駆動回路とを有し、前記第１乃至第Ｎの制
御ゲートを前記単位制御ゲート駆動回路に選択的に接続
するための第１乃至第Ｎのトランスファゲートが、それ
ぞれ前記第１乃至第Ｎのワード線に設けられ、前記第１
乃至第Ｎのトランスファーゲートは前記第１の選択ゲー
トのゲートに共通接続されており、かつ、前記第Ｎ＋１
乃至第2Nの制御ゲートを前記単位制御ゲート駆動回路に
選択的に接続するための第Ｎ＋１乃至第2Nのトランスフ
ァゲートが、それぞれ前記第Ｎ＋１乃至第2Nのワード線
に設けられ、前記第Ｎ＋１乃至第2Nのトランスファーゲ
ートは前記第２の選択ゲートのゲートに共通接続されて
いることを特徴とする。
（作用） 本発明の第１の不揮発性半導体メモリ装置によれば、
単位制御ゲート駆動回路の内、所定数は前記ビット線に
対して垂直な方向の一方に配置され、かつ、残りは前記
ビット線に対して垂直な方向の他方に配置されており、
デコーダ部がメモリセル部の一方の側に設けられてい
る。このような構成によれば、デコーダ部を一方の側に
配置したことにより、不揮発性半導体メモリ装置の集積
度を向上できる。
単位制御ゲート駆動回路の内、所定数は前記ビット線に
対して垂直な方向の一方に配置され、かつ、残りは前記
ビット線に対して垂直な方向の他方に配置されており、
デコーダ部がメモリセル部の一方の側に設けられてい
る。このような構成によれば、デコーダ部を一方の側に
配置したことにより、不揮発性半導体メモリ装置の集積
度を向上できる。
本発明の第２の不揮発性半導体メモリ装置によれば、
複数のNANDセルに対してそれぞれ設けられるＮ個のトラ
ンスファゲートが、それぞれＮ個のワード線に設けら
れ、Ｎ個のトランスファーゲートはビット線に接続され
る選択ゲートのゲートに共通接続されていることによ
り、不揮発性半導体メモリ装置の集積度を向上できる。
複数のNANDセルに対してそれぞれ設けられるＮ個のトラ
ンスファゲートが、それぞれＮ個のワード線に設けら
れ、Ｎ個のトランスファーゲートはビット線に接続され
る選択ゲートのゲートに共通接続されていることによ
り、不揮発性半導体メモリ装置の集積度を向上できる。
（実施例） 以下、本発明の実施例を説明する。
第１図は一実施例のNANDセル型EEPROMの要部構成を示
す等価回路である。図では一本のビット線BL1に沿う４
つのNANDセル配列が示されている。第２図は同じ実施例
のEEPROMの要部構成を示す等価回路であり、第１図の一
番上のNANDセルと共通の制御ゲート線に沿う256本のビ
ット線に接続されるNANDセル配列が示されている。この
実施例では第２図に示すように、NANDセルは８個のメモ
リセルM1〜M8がそれらのソース，ドレインを隣接するも
の同士で共用する形で直列接続されて構成され、その一
端部のドレインは選択ゲートSDを介してビット線BLに接
続され、他端部のソースは選択ゲートSSを介して接地電
位に接続されている。ビット線BLと交差する方向に並ぶ
複数のNANDセルの制御ゲートは、それぞれ共通に制御ゲ
ート線CG11,CG12,…に接続されている。選択ゲートSD,S
Sのゲート電極も同様にして制御ゲート線CG11,CG12,…
と並ぶ選択ゲート線SGD1,SGS1に接続されている。ドレ
イン側の選択ゲート線SGD1はＤタイプMOSトランジスタ
からなるトランスファゲートを介して、ソース側の選択
ゲート線SGS1は直接ロウ・デコーダ11の出力端子に接続
されている。ロウ・デコーダ11はこの実施例では、メイ
ン・ロウ・デコーダ111と、サブ・ロウ・デコーダ112に
より構成されている。選択ゲート線SGDには、第２図に
示すように書き込み，消去時に高電圧を印加するための
昇圧回路14が接続されている。
す等価回路である。図では一本のビット線BL1に沿う４
つのNANDセル配列が示されている。第２図は同じ実施例
のEEPROMの要部構成を示す等価回路であり、第１図の一
番上のNANDセルと共通の制御ゲート線に沿う256本のビ
ット線に接続されるNANDセル配列が示されている。この
実施例では第２図に示すように、NANDセルは８個のメモ
リセルM1〜M8がそれらのソース，ドレインを隣接するも
の同士で共用する形で直列接続されて構成され、その一
端部のドレインは選択ゲートSDを介してビット線BLに接
続され、他端部のソースは選択ゲートSSを介して接地電
位に接続されている。ビット線BLと交差する方向に並ぶ
複数のNANDセルの制御ゲートは、それぞれ共通に制御ゲ
ート線CG11,CG12,…に接続されている。選択ゲートSD,S
Sのゲート電極も同様にして制御ゲート線CG11,CG12,…
と並ぶ選択ゲート線SGD1,SGS1に接続されている。ドレ
イン側の選択ゲート線SGD1はＤタイプMOSトランジスタ
からなるトランスファゲートを介して、ソース側の選択
ゲート線SGS1は直接ロウ・デコーダ11の出力端子に接続
されている。ロウ・デコーダ11はこの実施例では、メイ
ン・ロウ・デコーダ111と、サブ・ロウ・デコーダ112に
より構成されている。選択ゲート線SGDには、第２図に
示すように書き込み，消去時に高電圧を印加するための
昇圧回路14が接続されている。
NANDセルの制御ゲート線CG11,CG12,…はそれぞれ、Ｄ
タイプMOSトランジスタからなるトランスファゲート12
を介して制御ゲート駆動回路13の出力線CG1,CG2,…に接
続されている。制御ゲート駆動回路13は、第１図から明
らかなようにNANDセルアレイの制御ゲート線の延長上で
はなく、NANDセルアレイ周辺に配置されている。そして
制御ゲート駆動回路13は、複数本の制御ゲート線に共用
される形で構成されている。例えば、単位駆動回路131
の出力線CG1は制御ゲート線CG11,CG21,CG31およびCG41
に対して共通に繋がり、単位駆動回路132の出力線CG2は
同様に制御ゲート線CG12,CG22,CG32およびCG42に対して
共通に繋がる。この制御ゲート駆動回路13の出力線CG1,
CG2,…を各制御ゲート線CG11,CG12,…に転送するための
トランスファゲート12は、NANDセルの選択ゲートSDのゲ
ート電極に繋がる選択ゲート線SGDにより制御されるよ
うになっている。
タイプMOSトランジスタからなるトランスファゲート12
を介して制御ゲート駆動回路13の出力線CG1,CG2,…に接
続されている。制御ゲート駆動回路13は、第１図から明
らかなようにNANDセルアレイの制御ゲート線の延長上で
はなく、NANDセルアレイ周辺に配置されている。そして
制御ゲート駆動回路13は、複数本の制御ゲート線に共用
される形で構成されている。例えば、単位駆動回路131
の出力線CG1は制御ゲート線CG11,CG21,CG31およびCG41
に対して共通に繋がり、単位駆動回路132の出力線CG2は
同様に制御ゲート線CG12,CG22,CG32およびCG42に対して
共通に繋がる。この制御ゲート駆動回路13の出力線CG1,
CG2,…を各制御ゲート線CG11,CG12,…に転送するための
トランスファゲート12は、NANDセルの選択ゲートSDのゲ
ート電極に繋がる選択ゲート線SGDにより制御されるよ
うになっている。
第３図は、NANDセルアレイ部のレイアウト例であり、
第４図（ａ）（ｂ）はそのＡ−Ａ′およびＢ−Ｂ′断面
図である。素子分離絶縁膜２が形成されたp-型シリコン
基板１にトンネル絶縁膜となる第１ゲート絶縁膜３を介
して第１層多結晶シリコン膜による浮遊ゲート４が形成
され、この上に第２ゲート絶縁膜５を介して第２層多結
晶シリコン膜による制御ゲート６が形成されている。こ
の積層ゲート構造が形成された後、不純物がドープされ
てソース，ドレインとなるn+型層９が形成されている。
選択ゲートSGD,SGS部分についてもメモリセル部に用い
られる２層の多結晶シリコン膜が、メモリセルの浮遊ゲ
ートのようにパターン形成されることなく積層された状
態で用いられている。メモリセルが形成された基板上は
CVD絶縁膜７で覆われ、これにコンタクト孔が開けられ
てビット線BLとなるAl配線８が形成されている。
第４図（ａ）（ｂ）はそのＡ−Ａ′およびＢ−Ｂ′断面
図である。素子分離絶縁膜２が形成されたp-型シリコン
基板１にトンネル絶縁膜となる第１ゲート絶縁膜３を介
して第１層多結晶シリコン膜による浮遊ゲート４が形成
され、この上に第２ゲート絶縁膜５を介して第２層多結
晶シリコン膜による制御ゲート６が形成されている。こ
の積層ゲート構造が形成された後、不純物がドープされ
てソース，ドレインとなるn+型層９が形成されている。
選択ゲートSGD,SGS部分についてもメモリセル部に用い
られる２層の多結晶シリコン膜が、メモリセルの浮遊ゲ
ートのようにパターン形成されることなく積層された状
態で用いられている。メモリセルが形成された基板上は
CVD絶縁膜７で覆われ、これにコンタクト孔が開けられ
てビット線BLとなるAl配線８が形成されている。
第５図および第６図は、次に別の実施例によるEEPROM
の構成を第１図および第２図に対応させて示す等価回路
である。この実施例では、NANDセルアレイの両側に制御
ゲート線を交互に引き出して、それぞれにトランスファ
ゲート12L,12Rを設けている。これに対応して制御ゲー
ト駆動回路13も、NANDセルアレイの両側に分割してそれ
ぞれ制御ゲート駆動回路13L,13Rを設けている。
の構成を第１図および第２図に対応させて示す等価回路
である。この実施例では、NANDセルアレイの両側に制御
ゲート線を交互に引き出して、それぞれにトランスファ
ゲート12L,12Rを設けている。これに対応して制御ゲー
ト駆動回路13も、NANDセルアレイの両側に分割してそれ
ぞれ制御ゲート駆動回路13L,13Rを設けている。
第７図はこの実施例でのNANDセルアレイ部のレイアウ
トを、第３図に対応させて示したものである。先の実施
例の場合、制御ゲート線CG11,CG12,…，および選択ゲー
ト線CGD,CGSをAl配線に接続するには、第３図に示すよ
うに狭いピッチの中にコンタクト部を設けなければなら
ないため、コンタクトをとるためだけに大きい面積を必
要とする。これに対してこの実施例の場合は、コンタク
ト部での制御ゲート線，選択ゲート線およびAl配線のピ
ッチが先の実施例に比べて緩くなっており、第７図から
明らかなようにレイアウト面積は小さくなっている。
トを、第３図に対応させて示したものである。先の実施
例の場合、制御ゲート線CG11,CG12,…，および選択ゲー
ト線CGD,CGSをAl配線に接続するには、第３図に示すよ
うに狭いピッチの中にコンタクト部を設けなければなら
ないため、コンタクトをとるためだけに大きい面積を必
要とする。これに対してこの実施例の場合は、コンタク
ト部での制御ゲート線，選択ゲート線およびAl配線のピ
ッチが先の実施例に比べて緩くなっており、第７図から
明らかなようにレイアウト面積は小さくなっている。
次に本発明によるEEPROMの具体的な動作を説明する。
先にデータ書き込みおよび消去に第１〜第３の方法があ
ることを説明したが、それぞれの場合について制御ゲー
ト駆動回路の動作を含めて、以下に詳細に説明する。
先にデータ書き込みおよび消去に第１〜第３の方法があ
ることを説明したが、それぞれの場合について制御ゲー
ト駆動回路の動作を含めて、以下に詳細に説明する。
まず第１の方法では、データ消去は、ロウ・デコーダ
11により選択されたNANDセル内の全メモリセルの制御ゲ
ートに20V程度の“H"レベル電位を与え、ビット線に
“L"レベル（例えば0V）を与える。例えばロウ・デコー
ダ11によって選択ゲート線SGD1のみが選択されて昇圧さ
れた“H"レベル電位になり、残りの選択ゲート線SGD2〜
SGD4が“L"レベルであれば、制御ゲート駆動回路13の出
力の“H"レベル電位は、選択ゲート線SGD1で選ばれたNA
NDセルブロックにのみトランスファゲート12を通して伝
達される。これにより、選択されたNANDセルブロックの
すべてのメモリセルは導通し、その基板から浮遊ゲート
に電子が注入される。これが一括消去であり、メモリセ
ルのしきい値は正方向に移動した“0"状態となる。
11により選択されたNANDセル内の全メモリセルの制御ゲ
ートに20V程度の“H"レベル電位を与え、ビット線に
“L"レベル（例えば0V）を与える。例えばロウ・デコー
ダ11によって選択ゲート線SGD1のみが選択されて昇圧さ
れた“H"レベル電位になり、残りの選択ゲート線SGD2〜
SGD4が“L"レベルであれば、制御ゲート駆動回路13の出
力の“H"レベル電位は、選択ゲート線SGD1で選ばれたNA
NDセルブロックにのみトランスファゲート12を通して伝
達される。これにより、選択されたNANDセルブロックの
すべてのメモリセルは導通し、その基板から浮遊ゲート
に電子が注入される。これが一括消去であり、メモリセ
ルのしきい値は正方向に移動した“0"状態となる。
データ書き込みは、ロウ・デコーダ11により選択され
たNANDセルのうちビット線から遠い方のメモリセルから
順に行う。このときビット線には例えば、23Vの“H"レ
ベル電位を与え、選択されたメモリセルに繋がる制御ゲ
ート線に0Vを与え、非選択制御ゲート線には23Vの“H"
レベル電位を与える。すでに書き込みが行われたメモリ
セルに繋がる制御ゲート線には0Vを与える。これによ
り、ビット線の“H"レベル電位は選択メモリセルのドレ
インまで伝達され、このメモリセルで浮遊ゲートの電子
がドレインに放出されてしきい値が負方向に移動した
“1"状態が得られる。選択メモリセルよりビット線側に
あるメモリセルではこのとき制御ゲートと基板間に電界
がかからず、消去状態を保つ。“0"書き込みの場合はビ
ット線に中間電位、例えば11.5Vを印加する。このとき
選択メモリセルよりビット線側のメモリセルでは弱い消
去モードになるがこれらはまだデータ書き込みがなされ
ていないし、また電界が弱いため過剰消去になることは
ない。この書込み動作も、複数のNANDセルで共用された
制御ゲート駆動回路13からの“H"レベル出力は、トラン
スファゲート12のうちロウ・デコーダ11で選ばれた“H"
レベルの選択ゲート線により選択されたトランスファゲ
ートのみを通って必要なNANDセルブロックにのみ与えら
れる。
たNANDセルのうちビット線から遠い方のメモリセルから
順に行う。このときビット線には例えば、23Vの“H"レ
ベル電位を与え、選択されたメモリセルに繋がる制御ゲ
ート線に0Vを与え、非選択制御ゲート線には23Vの“H"
レベル電位を与える。すでに書き込みが行われたメモリ
セルに繋がる制御ゲート線には0Vを与える。これによ
り、ビット線の“H"レベル電位は選択メモリセルのドレ
インまで伝達され、このメモリセルで浮遊ゲートの電子
がドレインに放出されてしきい値が負方向に移動した
“1"状態が得られる。選択メモリセルよりビット線側に
あるメモリセルではこのとき制御ゲートと基板間に電界
がかからず、消去状態を保つ。“0"書き込みの場合はビ
ット線に中間電位、例えば11.5Vを印加する。このとき
選択メモリセルよりビット線側のメモリセルでは弱い消
去モードになるがこれらはまだデータ書き込みがなされ
ていないし、また電界が弱いため過剰消去になることは
ない。この書込み動作も、複数のNANDセルで共用された
制御ゲート駆動回路13からの“H"レベル出力は、トラン
スファゲート12のうちロウ・デコーダ11で選ばれた“H"
レベルの選択ゲート線により選択されたトランスファゲ
ートのみを通って必要なNANDセルブロックにのみ与えら
れる。
データ読出しは、選択された制御ゲート線に0V、それ
以外の制御ゲート線に例えば5Vを与え、電流の有無を検
出することにより行う。
以外の制御ゲート線に例えば5Vを与え、電流の有無を検
出することにより行う。
以上の動作を実行するための制御ゲート駆動回路13の
具体的構成が第８図および第10図である。そして第９図
は、制御ゲート回路13の出力線CG5が選択されたとき
（すなわち、XN1＝H,XN2＝H,XN3＝Ｌの場合）の第８図
の回路の動作図であり、第11図は第10図の昇圧回路部の
動作図である。
具体的構成が第８図および第10図である。そして第９図
は、制御ゲート回路13の出力線CG5が選択されたとき
（すなわち、XN1＝H,XN2＝H,XN3＝Ｌの場合）の第８図
の回路の動作図であり、第11図は第10図の昇圧回路部の
動作図である。
XN1＝H,XN2＝H,XN3＝Ｌのとき、読出し時はイレーズ
信号Ｅ＝L,ライト信号＝Ｈであって、第８図の出力の
うちφCG1〜φCG4およびφCG6〜φCG8が“L"レベル（Vs
s）、φCG5のみがVccであり、これらが第10図，第11図
にに示すように反転されて出力線CGnに与えられるか
ら、出力線CG5のみが“L"レベルとなる。これにより前
述の読出し動作が実行される。消去時はＥ＝H,＝Ｈで
あり、第８図において出力φCG1〜φCG8の全てが“L"レ
ベルとなり、第10図の昇圧回路141によって出力線CG1〜
CG8は全てVpp−Ｅ（例えば20V）となる。これにより前
述のように一括消去が行われる。書込み時は、＝L,E
＝Ｌであり、第８図の出力はφCG1〜φCG4が“H"レベ
ル、φCG5〜φCG8が“L"レベルとなり、第10図の昇圧回
路142によって出力線CG1〜CG4がVpp−Ｗ（例えば23V）
となり、残りの出力線CG5〜CG8は“L"レベルとなる。こ
れにより前述のように出力線CG5により選択されたメモ
リセルで書込みが行われる。
信号Ｅ＝L,ライト信号＝Ｈであって、第８図の出力の
うちφCG1〜φCG4およびφCG6〜φCG8が“L"レベル（Vs
s）、φCG5のみがVccであり、これらが第10図，第11図
にに示すように反転されて出力線CGnに与えられるか
ら、出力線CG5のみが“L"レベルとなる。これにより前
述の読出し動作が実行される。消去時はＥ＝H,＝Ｈで
あり、第８図において出力φCG1〜φCG8の全てが“L"レ
ベルとなり、第10図の昇圧回路141によって出力線CG1〜
CG8は全てVpp−Ｅ（例えば20V）となる。これにより前
述のように一括消去が行われる。書込み時は、＝L,E
＝Ｌであり、第８図の出力はφCG1〜φCG4が“H"レベ
ル、φCG5〜φCG8が“L"レベルとなり、第10図の昇圧回
路142によって出力線CG1〜CG4がVpp−Ｗ（例えば23V）
となり、残りの出力線CG5〜CG8は“L"レベルとなる。こ
れにより前述のように出力線CG5により選択されたメモ
リセルで書込みが行われる。
次に、浮遊ゲートへの電子注入をデータ書き込みに対
応させる第２の方法による場合の具体的な動作を説明す
る。データ読出しは第１の方法と同じである。データ消
去は第１の方法におけるデータ書込みと同じである。す
なわちビット線には23V程度の昇圧された“H"レベル電
位を与え、選択されたメモリセルの制御ゲート線とそれ
よりソース側にあるメモリセルの制御ゲート線には“L"
レベル電位を与え、その他の非選択制御ゲート線には23
Vの“H"レベル電位を与える。これにより、ビット線の
“H"レベル電位は選択メモリセルのドレインまで伝達さ
れ、このメモリセルで浮遊ゲートの電子が放出されて、
しきい値が負方向に移動した消去状態（“1"）が得られ
る。消去の順番は問わないが一括消去は出来ないから、
選択ゲート線SGDにより選択されたNANDセルブロック内
で一つずつ、例えばソース側から順に消去を行う。
応させる第２の方法による場合の具体的な動作を説明す
る。データ読出しは第１の方法と同じである。データ消
去は第１の方法におけるデータ書込みと同じである。す
なわちビット線には23V程度の昇圧された“H"レベル電
位を与え、選択されたメモリセルの制御ゲート線とそれ
よりソース側にあるメモリセルの制御ゲート線には“L"
レベル電位を与え、その他の非選択制御ゲート線には23
Vの“H"レベル電位を与える。これにより、ビット線の
“H"レベル電位は選択メモリセルのドレインまで伝達さ
れ、このメモリセルで浮遊ゲートの電子が放出されて、
しきい値が負方向に移動した消去状態（“1"）が得られ
る。消去の順番は問わないが一括消去は出来ないから、
選択ゲート線SGDにより選択されたNANDセルブロック内
で一つずつ、例えばソース側から順に消去を行う。
データ書き込みは、選択されたNANDセルのビット線か
ら遠いほうのメモリセルから順に行う。選択メモリセル
の制御ゲートには昇圧された“H"レベル電位、例えば20
Vを与え、それ以外の制御ゲートには中間電位例えば10V
を与える。“1"書込みの場合は、ビット線に0Vを与える
事によって選択メモリセルで浮遊ゲートに電子を注入す
る。“0"書込みの場合はビット線に10Vを与える。この
とき選択メモリセルは弱い電子注入モードになるが、電
界が弱いためしきい値の移動はない。
ら遠いほうのメモリセルから順に行う。選択メモリセル
の制御ゲートには昇圧された“H"レベル電位、例えば20
Vを与え、それ以外の制御ゲートには中間電位例えば10V
を与える。“1"書込みの場合は、ビット線に0Vを与える
事によって選択メモリセルで浮遊ゲートに電子を注入す
る。“0"書込みの場合はビット線に10Vを与える。この
とき選択メモリセルは弱い電子注入モードになるが、電
界が弱いためしきい値の移動はない。
以上の動作を実行するための制御ゲート駆動回路13の
具体的構成が第12図および第14図である。そして第13図
は、制御ゲート回路13の出力線CG5が選択されたとき
（すなわち、XN1＝H,XN2＝H,XN3＝Ｌの場合）の第13図
の回路の動作図であり、第15図は第14図の昇圧回路部の
動作図である。
具体的構成が第12図および第14図である。そして第13図
は、制御ゲート回路13の出力線CG5が選択されたとき
（すなわち、XN1＝H,XN2＝H,XN3＝Ｌの場合）の第13図
の回路の動作図であり、第15図は第14図の昇圧回路部の
動作図である。
XN1＝H,XN2＝H,XN3＝Ｌのとき、読出し時は、先の例
と同様にCG1〜CG4,CG6〜CG8はVcc、CG5はVssであり、前
述の読出し動作が行れる。消去時は＝L,W＝Ｌであ
り、第12図において出力φCG1〜φCG4は“L"レベル、φ
CG5〜φCG8は“H"レベルとなり、第14図の昇圧回路143
によって出力線CG1〜CG4はV pp−Ｅ（例えば23V）、CG5
〜CG8は0Vとなる。これにより選択メモリセルからソー
ス側のメモリセルに繋がる制御ゲート線は0V、選択メモ
リセルからビット線側のメモリセルに繋がる制御ゲート
線は23Vとなり、前述のような消去が行われる。書込み
時は、Ｗ＝H,＝Ｈであり、第12図の出力はφCG5が
“H"レベル、残りの出力が“L"レベルとなり、第14図の
昇圧回路144,145によって出力線CG1〜CG4,CG6〜CG8が中
間電位V MM−Ｗ（例えば10V）となり、CG5はV pp−ｗ
（例えば20V）となる。これにより前述のように出力線C
G5により選択されたメモリセルで書込みが行われる。
と同様にCG1〜CG4,CG6〜CG8はVcc、CG5はVssであり、前
述の読出し動作が行れる。消去時は＝L,W＝Ｌであ
り、第12図において出力φCG1〜φCG4は“L"レベル、φ
CG5〜φCG8は“H"レベルとなり、第14図の昇圧回路143
によって出力線CG1〜CG4はV pp−Ｅ（例えば23V）、CG5
〜CG8は0Vとなる。これにより選択メモリセルからソー
ス側のメモリセルに繋がる制御ゲート線は0V、選択メモ
リセルからビット線側のメモリセルに繋がる制御ゲート
線は23Vとなり、前述のような消去が行われる。書込み
時は、Ｗ＝H,＝Ｈであり、第12図の出力はφCG5が
“H"レベル、残りの出力が“L"レベルとなり、第14図の
昇圧回路144,145によって出力線CG1〜CG4,CG6〜CG8が中
間電位V MM−Ｗ（例えば10V）となり、CG5はV pp−ｗ
（例えば20V）となる。これにより前述のように出力線C
G5により選択されたメモリセルで書込みが行われる。
第３の方法は、読出しおよび書き込みは第２の方法と
同じとし、データ消去はメモリセルのチャネル領域下に
高電位を与えて一括して浮遊ゲートの電子を基板に放出
させる事により行う。
同じとし、データ消去はメモリセルのチャネル領域下に
高電位を与えて一括して浮遊ゲートの電子を基板に放出
させる事により行う。
第16図はこの方法で用いられる制御ゲート駆動回路の
昇圧回路部であり、第14図の昇圧回路144,145にそれぞ
れ対応する昇圧回路146,147を持つ。第17図はその動作
図である。データ書き込み時は第２の方法と同様に、昇
圧回路147,148によって選択的にV pp−W,V MM−Ｗを制
御ゲート線に与えて、選択メモリセルで浮遊ゲートに電
子を注入する。データ消去は、制御ゲート線CGnを全て
“L"レベルとし、チャネル下の基板に高電位を与える事
により行う。
昇圧回路部であり、第14図の昇圧回路144,145にそれぞ
れ対応する昇圧回路146,147を持つ。第17図はその動作
図である。データ書き込み時は第２の方法と同様に、昇
圧回路147,148によって選択的にV pp−W,V MM−Ｗを制
御ゲート線に与えて、選択メモリセルで浮遊ゲートに電
子を注入する。データ消去は、制御ゲート線CGnを全て
“L"レベルとし、チャネル下の基板に高電位を与える事
により行う。
以上詳細な動作を説明したが、本発明は既に述べたよ
うに制御ゲート駆動回路が複数の制御ゲート線で共用さ
れること、そしてその駆動回路出力がNANDセルの選択ゲ
ート線で制御されるトランスファゲートを介して選択さ
れたNANDセルの制御ゲートに供給されるようにしたこと
が特徴である。これによって、NANDセルアレイが高集積
化できるという利点を損なうこと無く、EEPROM全体とし
ての高集積化を図ることができる。特に実施例で説明し
たように制御ゲート駆動回路を、NANDセルアレイの制御
ゲート線の延長上ではなく、これと直交する方向のセル
アレイ周辺に配置する事により、制御ゲート線ピッチが
十分小さい状態で制御ゲート駆動回をレイアウトするこ
とができる。また第５図および第７図の実施例で説明し
たように制御ゲート駆動回路をNANDセルアレイの両側に
分散配置すれば、制御ゲート線ピッチが小さくても制御
ゲート線と金属配線とのコンタクト余裕が十分にとれ、
コンタクトのためにレイアウト面積が無駄に大きくなる
ことが防止される。
うに制御ゲート駆動回路が複数の制御ゲート線で共用さ
れること、そしてその駆動回路出力がNANDセルの選択ゲ
ート線で制御されるトランスファゲートを介して選択さ
れたNANDセルの制御ゲートに供給されるようにしたこと
が特徴である。これによって、NANDセルアレイが高集積
化できるという利点を損なうこと無く、EEPROM全体とし
ての高集積化を図ることができる。特に実施例で説明し
たように制御ゲート駆動回路を、NANDセルアレイの制御
ゲート線の延長上ではなく、これと直交する方向のセル
アレイ周辺に配置する事により、制御ゲート線ピッチが
十分小さい状態で制御ゲート駆動回をレイアウトするこ
とができる。また第５図および第７図の実施例で説明し
たように制御ゲート駆動回路をNANDセルアレイの両側に
分散配置すれば、制御ゲート線ピッチが小さくても制御
ゲート線と金属配線とのコンタクト余裕が十分にとれ、
コンタクトのためにレイアウト面積が無駄に大きくなる
ことが防止される。
本発明は上記実施例に限られない。例えば実施例で
は、制御ゲート駆動回路出力をNANDセルの制御ゲート線
に転送するトランスファゲートとしてＤタイプMOSトラ
ンジスタを用いたが、これはＥタイプMOSトランジスタ
でもよい。その場合の第２図に対応する回路構成を第18
図に示す。ＥタイプMOSトランジスタをトランスファゲ
ートとして用いた場合、制御ゲート駆動回路出力がこの
トランスファゲートでしきい値電圧分電位低下する。こ
れを防止するため第18図では、昇圧キャパシタ15を設け
て、トランスファゲートの制御電位を昇圧している。
は、制御ゲート駆動回路出力をNANDセルの制御ゲート線
に転送するトランスファゲートとしてＤタイプMOSトラ
ンジスタを用いたが、これはＥタイプMOSトランジスタ
でもよい。その場合の第２図に対応する回路構成を第18
図に示す。ＥタイプMOSトランジスタをトランスファゲ
ートとして用いた場合、制御ゲート駆動回路出力がこの
トランスファゲートでしきい値電圧分電位低下する。こ
れを防止するため第18図では、昇圧キャパシタ15を設け
て、トランスファゲートの制御電位を昇圧している。
また以上の実施例では専ら浮遊ゲートを持つメモリセ
ル構造のEEPROMを説明したが、本発明はMNOS型のメモリ
セルを用いた場合にも同様に適用することが可能であ
る。
ル構造のEEPROMを説明したが、本発明はMNOS型のメモリ
セルを用いた場合にも同様に適用することが可能であ
る。
またセルアレイ全体で一つの制御ゲート駆動回路を共
用してもよいが、勿論分割しても構わない。分割法とし
ては、セルアレイを大きくブロックに分けて、各ブロッ
ク毎に制御ゲート駆動回路を設けるもの、ビット線に沿
う方向に番号付けをおこなったとして、その番号の奇数
と偶数でセルアレイを分ける方法、４の剰余或いは8,16
の剰余によってセルアレイを分けてそれぞれに制御ゲー
ト駆動回路を設ける方法等が考えられる。それらの例を
第19図（ａ）〜（ｄ）に示す。
用してもよいが、勿論分割しても構わない。分割法とし
ては、セルアレイを大きくブロックに分けて、各ブロッ
ク毎に制御ゲート駆動回路を設けるもの、ビット線に沿
う方向に番号付けをおこなったとして、その番号の奇数
と偶数でセルアレイを分ける方法、４の剰余或いは8,16
の剰余によってセルアレイを分けてそれぞれに制御ゲー
ト駆動回路を設ける方法等が考えられる。それらの例を
第19図（ａ）〜（ｄ）に示す。
また以上の実施例では、メモリセルが８個直列に繋が
ったものを用いているが、直列接続されるメモリセルの
数は４個,16個等、他の適当な個数でもよい。
ったものを用いているが、直列接続されるメモリセルの
数は４個,16個等、他の適当な個数でもよい。
［発明の効果］ 本発明の第１の不揮発性半導体メモリ装置によれば、
単位制御ゲート駆動回路の内、所定数は前記ビット線に
対して垂直な方向の一方に配置され、かつ、残りは前記
ビット線に対して垂直な方向の他方に配置されており、
デコーダ部がメモリセル部の一方の側に設けられてい
る。このような構成によれば、デコーダ部を一方の側に
配置したことにより、不揮発性半導体メモリ装置の集積
度を向上できる。
単位制御ゲート駆動回路の内、所定数は前記ビット線に
対して垂直な方向の一方に配置され、かつ、残りは前記
ビット線に対して垂直な方向の他方に配置されており、
デコーダ部がメモリセル部の一方の側に設けられてい
る。このような構成によれば、デコーダ部を一方の側に
配置したことにより、不揮発性半導体メモリ装置の集積
度を向上できる。
本発明の第２の不揮発性半導体メモリ装置によれば、
複数のNANDセルに対してそれぞれ設けられるＮ個のトラ
ンスファゲートが、それぞれＮ個のワード線に設けら
れ、Ｎ個のトランスファーゲートはビット線に接続され
る選択ゲートのゲートに共通接続されていることによ
り、不揮発性半導体メモリ装置の集積度を向上できる。
複数のNANDセルに対してそれぞれ設けられるＮ個のトラ
ンスファゲートが、それぞれＮ個のワード線に設けら
れ、Ｎ個のトランスファーゲートはビット線に接続され
る選択ゲートのゲートに共通接続されていることによ
り、不揮発性半導体メモリ装置の集積度を向上できる。
第１図は本発明の一実施例のEEPROMの要部構成を示す等
価回路図、 第２図はその要部構成を示す等価回路図、 第３図は同じくそのNANDセルアレイのレイアウトを示す
図、 第４図（ａ）（ｂ）は第３図のＡ−Ａ′およびＢ−Ｂ′
断面図、 第５図は他の実施例のEEPROMの要部構成を示す等価回路
図、 第６図はその要部構成を示す等価回路図、 第７図は同じくそのNANDセルアレイのレイアウトを示す
図、 第８図は第１の方法による場合の制御ゲート駆動回路の
要部の具体的構成を示す等価回路図、 第９図はその回路の動作を示す図、 第10図は同じく制御ゲート駆動回路の昇圧回路部の構成
例を示す図、 第11図はその回路の動作を示す図、 第12図は第２の方法による場合の制御ゲート駆動回路の
要部の具体的構成を示す等価回路図、 第13図はその回路の動作を示す図、 第14図は同じく制御ゲート駆動回路の昇圧回路部の構成
例を示す図、 第15図はその回路の動作を示す図、 第16図は第３の方法による場合の制御ゲート駆動回路の
昇圧回路部の構成を示す図、 第17図はその回路の動作を示す図、 第18図は他の実施例での第２図に対応する部分の回路構
成を示す等価回路図、 第19図（ａ）〜（ｄ）はセルアレイの各種分割法と制御
ゲート駆動回路の関係を示す図である。 11……ロウ・デコーダ、12……トランスファゲート、13
……制御ゲート駆動回路、14……昇圧回路、M1,M2,…,M
8……メモリセル、SD,SS……選択ゲート、CG11,CG12,
…,CG48……制御ゲート線、SGD1,SGD2,…SGD4,SGS1,SGS
2,…,SGS4……選択ゲート線。
価回路図、 第２図はその要部構成を示す等価回路図、 第３図は同じくそのNANDセルアレイのレイアウトを示す
図、 第４図（ａ）（ｂ）は第３図のＡ−Ａ′およびＢ−Ｂ′
断面図、 第５図は他の実施例のEEPROMの要部構成を示す等価回路
図、 第６図はその要部構成を示す等価回路図、 第７図は同じくそのNANDセルアレイのレイアウトを示す
図、 第８図は第１の方法による場合の制御ゲート駆動回路の
要部の具体的構成を示す等価回路図、 第９図はその回路の動作を示す図、 第10図は同じく制御ゲート駆動回路の昇圧回路部の構成
例を示す図、 第11図はその回路の動作を示す図、 第12図は第２の方法による場合の制御ゲート駆動回路の
要部の具体的構成を示す等価回路図、 第13図はその回路の動作を示す図、 第14図は同じく制御ゲート駆動回路の昇圧回路部の構成
例を示す図、 第15図はその回路の動作を示す図、 第16図は第３の方法による場合の制御ゲート駆動回路の
昇圧回路部の構成を示す図、 第17図はその回路の動作を示す図、 第18図は他の実施例での第２図に対応する部分の回路構
成を示す等価回路図、 第19図（ａ）〜（ｄ）はセルアレイの各種分割法と制御
ゲート駆動回路の関係を示す図である。 11……ロウ・デコーダ、12……トランスファゲート、13
……制御ゲート駆動回路、14……昇圧回路、M1,M2,…,M
8……メモリセル、SD,SS……選択ゲート、CG11,CG12,
…,CG48……制御ゲート線、SGD1,SGD2,…SGD4,SGS1,SGS
2,…,SGS4……選択ゲート線。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (72)発明者 大平 秀子 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 百冨 正樹 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭64−5072（ＪＰ，Ａ) 実開 昭63−168698（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 16/06
Claims (7)
- 【請求項１】電荷蓄積層の上方に制御ゲートが設けられ
ており、電気的に消去及び書き換え可能なメモリセルを
Ｎ個（Ｎは２以上の整数）直列に接続して構成されるNA
NDセルと、 前記NANDセルの一端が、第１の選択ゲートを介して接続
されたビット線と、 前記NANDセルの他端に接続された第２の選択ゲートと、 Ｎ個のメモリセルのそれぞれが有するＮ個の制御ゲート
のそれぞれに対して接続された第１乃至第Ｎのワード線
と、 前記第１及び第２の選択ゲートを選択するためのロウデ
コーダと、 前記第１乃至第Ｎのワード線を駆動し、かつ、それらの
ワード線のそれぞれに設けられたＮ個の単位制御ゲート
駆動回路と、を有し、 前記ロウデコーダは、前記ビット線に対して垂直な方向
の一方に配置されており、かつ、前記Ｎ個の単位制御ゲ
ート駆動回路の内、所定数は前記ビット線に対して垂直
な方向の一方に配置され、かつ、残りは前記ビット線に
対して垂直な方向の他方に配置されていることを特徴と
する不揮発性半導体メモリ装置。 - 【請求項２】前記NANDセルが複数存在し、前記単位制御
ゲート駆動回路の半分が、前記複数のNANDセルに共通に
接続されることを特徴とする請求項１記載の装置。 - 【請求項３】前記制御ゲートを前記単位制御ゲート駆動
回路に選択的に接続するためのトランスファゲート手段
が、それぞれ前記第１乃至第Ｎのワード線に設けられて
いることを特徴とする請求項１に記載の装置。 - 【請求項４】前記トランスファゲート手段が、 前記ビット線に対して垂直な方向の一方に配置され、か
つ、第１の駆動部に接続された第１のトランスファゲー
ト部と、 前記ビット線に対して垂直な方向の他方に配置され、か
つ、第２の駆動部に接続された前記第２のトランスファ
ゲートと、 を有することを特徴とする請求項３記載の装置。 - 【請求項５】前記第１のトランスファゲート部と前記第
１の駆動部とに接続された制御ゲート出力線の第１のグ
ループと、 前記第２のトランスファゲート部と前記第２の駆動部と
に接続された制御ゲート出力線の第２のグループと、 をさらに有することを特徴とする請求項４記載の装置。 - 【請求項６】電荷蓄積層の上方に制御ゲートが設けられ
たメモリセルを複数個直列に接続して構成されるNANDセ
ルと、 前記NANDセルの一端に、第１の選択ゲートを介して接続
されたビット線と、 前記NANDセルの他端に、第２の選択ゲートを介して接続
された基準電位と、 前記NANDセルを構成する複数個のメモリセルのそれぞれ
が有する制御ゲートのそれぞれに接続された複数本のワ
ード線と、 前記第１及び第２の選択ゲートを選択するためのロウデ
コーダと、 前記各ワード線にそれぞれ設けられ、かつ、前記各ワー
ド線を駆動する単位制御ゲート駆動回路とを有し、 前記ロウデコーダは、前記ビット線に対して垂直な方向
の一方の側に配置されており、かつ、前記単位制御ゲー
ト駆動回路の半分は前記ビット線に対して垂直な方向の
一方の側に配置され、かつ、残りの半分は前記ビット線
に対して垂直な方向の他方の側に配置されていることを
特徴とする不揮発性半導体メモリ装置。 - 【請求項７】電荷蓄積層の上方に制御ゲートが設けられ
ており、電気的に消去及び書き換え可能なメモリセルを
Ｎ個（Ｎは２以上の整数）直列に接続して構成される第
１と第２のNANDセルと、 前記第１と第２のNANDセルの一端が、それぞれ第１と第
２の選択ゲートを介して接続されたビット線と、 前記第１と第２のNANDセルのそれぞれの他端に接続され
た第３と第４の選択ゲートと、 前記第１乃至第４の選択ゲートを選択するためのロウデ
コーダと、 前記第１のNANDセルのＮ個のメモリセルのそれぞれが有
するＮ個の制御ゲートのそれぞれに対して接続された第
１乃至第Ｎのワード線と、 前記第２のNANDセルのＮ個のメモリセルのそれぞれが有
するＮ個の制御ゲートのそれぞれに対して接続された第
Ｎ＋１乃至第2Nのワード線と、 前記ワード線を駆動するための複数個の単位制御ゲート
駆動回路とを有し、 前記第１乃至第Ｎの制御ゲートを前記単位制御ゲート駆
動回路に選択的に接続するための第１乃至第Ｎのトラン
スファゲートが、それぞれ前記第１乃至第Ｎのワード線
に設けられ、前記第１乃至第Ｎのトランスファーゲート
は前記第１の選択ゲートのゲートに共通接続されてお
り、かつ、前記第Ｎ＋１乃至第2Nの制御ゲートを前記単
位制御ゲート駆動回路に選択的に接続するための第Ｎ＋
１乃至第2Nのトランスファゲートが、それぞれ前記第Ｎ
＋１乃至第2Nのワード線に設けられ、前記第Ｎ＋１乃至
第2Nのトランスファーゲートは前記第２の選択ゲートの
ゲートに共通接続されている ことを特徴とする不揮発性半導体メモリ装置。
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