DE4018118C2 - Nichtflüchtige Halbleiter-Speichervorrichtung - Google Patents

Description

Die Erfindung betrifft eine nichtflüchtige Halb­ leiter-Speichervorrichtung nach dem Oberbegriff des Patentanspruches 1.

Eine Halbleiter-Speichervorrichtung mit MOSFET- Struktur-Speicherzellen mit freischwebenden bzw. sog. "floating" Gates oder MNOS-Struktur-Speicherzellen, die Dateneinschreib- und elektrischen Löschoperationen zu­ gänglich sind, ist verbreitet als elektrisch löschbarer programmierbarer Festwertspeicher, abgekürzt als "EEPROM", bekannt. Das Speicherfeld oder -array eines solchen EEPROMs kann durch Anordnung von Speicherzellen in der Weise gebildet sein, daß diese Zellen jeweils an Kreuzungs- bzw. Schnittpunkten zwischen parallelen Zei­ lenleitungen und parallelen Spaltenleitungen unter Bil­ dung einer Matrixzellenanordnung vorgesehen sind. Bei einem derzeit verfügbaren EEPROM sind die Drainelektro­ den von je zwei benachbarten Speicherzellen zusammen als gemeinsame oder Sammel-Drainschicht ausgebildet, mit der eine entsprechende Spaltenleitung in elektri­ schem Kontakt steht; damit wird die nötige Zellenfläche auf einem Chip-Substrat verkleinert. Mit einer derar­ tigen Anordnung kann aber die Gesamt-Integrationsdichte der Speicherzellen im EEPROM nicht in dem erforderli­ chen Ausmaß erhöht werden, weil der elektrische Kon­ taktteil immer noch einen vergleichsweise großen Teil des Chip-Substrats einnimmt.

In neuerer Zeit ist ein weiterentwickelter EEPROM vor­ geschlagen worden, der Speicherzelleneinheiten auf­ weist, von denen jede aus einem Reihenarray einer vor­ gewählten Zahl von Datenspeichertransistoren besteht. Derartige Speicherzelleneinheiten werden als "NAND- Typ-Zelle" oder "NAND-Zelleneinheit" bezeichnet. Mit der NAND-Zellenanordnung kann die Zahl der Kontaktteile erheblich verkleinert werden. Die effektive Speicherfläche kann daher unter Verbesserung der Gesamt-Integrationsdichte des EEPROMs vergrößert werden.

Der NAND-Zellen-EEPROM krankt jedoch aus den im folgenden angegebenen Gründen immer noch an einer un­ zureichend großen Datenspeicherleistung bzw. -kapazi­ tät. Beim herkömmlichen NAND-Zellen-EEPROM sind Treiberschaltungen jeweils an die auch als "Wortlei­ tungen" bezeichneten Steuergateleitungen der Speicher­ zellentransistoren in jeder NAND-Zelleneinheit ange­ schlossen. Die Steuergate-Treiberschaltung beim NAND- Zellen-EEPROM ist komplizierter und größer als beim herkömmlichen EEPROM, weil bei ersterem die Da­ teneinschreib- und -löschoperationen nicht so einfach ausführbar sind wie beim herkömmlichen EEPROM. Ein kompliziertes Datenzugriffsschema verlangt eine Hoch­ leistungs-Steuergate-Treiberschaltungsausgestaltung, was natürlicherweise größere Abmessungen bedingt. Grö­ ßere Abmessungen der Steuergate-Treiberschaltung füh­ ren zu einer Verkleinerung der effektiven Speicherflä­ che auf dem Chip-Substrat auch bei Anwendung der NAND- Zellenanordnung zwecks Verkleinerung der Kontaktteile in den Speicherzellen. Aus diesem Grund kann auch beim NAND-Zellen-EEPROM eine Verbesserung oder Erhöhung der Speicher-Integrationsdichte nicht erwartet werden.

In der EP 0 297 540 A2 ist eine nichtflüchtige Halbleiter-Speichervorrichtung der eingangs genannten Art beschrieben. Diese Halbleiter-Speichervorrichtung hat insbesondere eine Steuergate-Treiberschaltung, wel­ che Signale für auf einem Substrat ausgebildete Leitun­ gen erzeugt. Diese Leitungen sind aber auf nur einer Seite der einzelnen Speicherzellenblöcke angeordnet.

Weiterhin ist aus der EP 0 342 880 A2 eine nicht­ flüchtige Halbleiter-Speichervorrichtung bekannt, bei der eine Steuergate-Treiberschaltung gemeinsam für Speicherzelleneinheiten vorgesehen und mit diesen über Übertragungsgatterabschnitte verbunden ist. Steuer­ leitungen sind mit der Steuergate-Treiberschaltung ver­ bunden, die aus einem einzigen Schaltungsabschnitt besteht, wobei die einzelnen Steuerleitungen auf nur einer Seite der Speicherzelleneinheiten auf einem Substrat liegen.

Schließlich ist aus der US 4 481 609 ein EPROM bekannt, bei dem zwei getrennte Wortansteuerschaltungen vorgesehen sind. Dabei hat jede Wortansteuerschaltung einen Decodierer, so daß insgesamt zwei Decodierer angeordnet sind.

Es ist Aufgabe der vorliegenden Erfindung, eine nichtflüchtige Halbleiter-Speichervorrichtung anzugeben, bei der aufgrund eines kompakten Layouts der Verdrah­ tungsleitungen eine weitere Erhöhung der Integrations­ dichte möglich ist.

Diese Aufgabe wird bei einer Halbleiter-Speicher­ vorrichtung nach dem Oberbegriff des Patentanspruches 1 erfindungsgemäß durch die in dessen kennzeichnendem Teil enthaltenen Merkmale gelöst.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Patentansprüchen 2 bis 7.

Die Erfindung schafft also eine spezielle nichtflüch­ tige Halbleiter-Speichervorrichtung mit einem Sub­ strat, auf dem Substrat geformten parallelen Datenübertragungsleitungen, einem Speicherteil und einer Steuergate-Treiberschaltung. Der Speicherteil um­ faßt ein Feld oder Array von NAND-Zelleneinhei­ ten, die je einer betreffenden der Datenübertragungs­ leitungen zugeordnet sind. Jede der NAND-Zellenein­ heiten enthält eine Reihenschaltung aus einer vorgegebenen Zahl von Datenspeichertransisto­ ren und einem Schalttransistor. Die Datenspeichertran­ sistoren weisen jeweils Trägerspeicherschichten und Steuergates auf. Der ein Wählgate aufweisende Schalt­ transistor ist zwischen der Reihenschaltung der Daten­ speichertransistoren und einer betreffenden Datenüber­ tragungsleitung angeordnet. Die Steuergate-Treiber­ schaltung ist auf dem Substrat angeordnet und gemein­ sam für eine Anzahl bestimmter NAND-Zelleneinheiten vorgesehen, die unter den der betreffenden Datenüber­ tragungsleitung zugeordneten NAND-Zelleneinheiten ausgewählt sind.

Im folgenden sind bevorzugte Ausführungsformen der Er­ findung anhand der Zeichnung näher erläutert. Es zei­ gen:

Fig. 1 ein Schaltbild eines Hauptteils eines elek­ trisch löschbaren programmierbaren Festwert­ speichers (EEPROMs) vom NAND-Typ gemäß einer Ausführungsform der Erfindung,

Fig. 2 ein Schaltbild der internen Schaltungskonfi­ guration einer der NAND-Zelleneinheiten des EEPROMs nach Fig. 1,

Fig. 3 eine schematische Aufsicht auf den prakti­ schen Musterplan der NAND-Zellen­ einheiten nach Fig. 1,

Fig. 4 einen Schnitt längs der Linie IV-IV in Fig. 3,

Fig. 5 einen Schnitt längs der Linie V-V in Fig. 3,

Fig. 6 ein Schaltbild eines Hauptteils eines elek­ trisch löschbaren programmierbaren Festwert­ speichers (EEPROMs) vom NAND-Typ gemäß einer anderen Ausführungsform der Erfindung,

Fig. 7 ein Schaltbild der internen Schaltungskonfi­ guration einer der NAND-Zelleneinheiten vom EEPROM nach Fig. 6,

Fig. 8 eine schematische Aufsicht auf den prakti­ schen Musterplan der NAND-Zellen­ einheiten nach Fig. 6,

Fig. 9 ein Schaltbild der Äquivalentschaltungskonfi­ guration einer Steuergate-Treiberschaltung, wie sie bevorzugt für Betrieb nach der ersten möglichen Datenzugriffsmethode benutzt wird,

Fig. 10 ein Schaltbild der internen Schaltungskonfi­ guration einer in der Steuergate-Treiber­ schaltung nach Fig. 9 vorgesehenen Spannungs­ anhebeschaltung

Fig. 11 ein Schaltbild der Äquivalentschaltungskonfi­ guration einer Steuergate-Treiberschaltung wie sie bevorzugt für Betrieb nach der zwei­ ten möglichen Datenzugriffsmethode benutzt wird,

Fig. 12 ein Schaltbild der internen Schaltungskonfi­ guration einer in der Steuergate-Treiber­ schaltung nach Fig. 11 vorgesehenen Span­ nungsanhebeschaltung,

Fig. 13 ein Schaltbild der Äquivalentschaltungskonfi­ guration einer Steuergate-Treiberschaltung, wie sie bevorzugt für Betrieb nach der drit­ ten möglichen Datenzugriffsmethode benutzt wird,

Fig. 14 ein Schaltbild einer abgewandelten internen Schaltungskonfiguration einer der NAND-Zel­ leneinheiten beim EEPROM nach Fig. 6 und

Fig. 15 und 16 schematische Darstellungen einiger möglicher Abwandlungen der Erfindung.

Gemäß Fig. 1 weist ein elektrisch löschbarer program­ mierbarer Festwertspeicher vom NAND-Zellentyp bzw. EEPROM gemäß einer bevorzugten Ausführungsform der Er­ findung auf einem Halbleiter-Substrat (später anhand von Fig. 3 noch näher zu beschreiben) eine vorgewählte bzw. vorgegebene Zahl von NAND-Zelleneinheiten U auf, die einer bestimmten Bitleitung BL1, d. h. einer Bit­ leitung aus einer gegebenen Zahl von z. B. 256 paralle­ len Bitleitungen BL im EEPROM, zugeordnet sind. Zur Vereinfachung der Darstellung sind in Fig. 1 nur vier NAND-Zelleneinheiten U1-U4 veranschaulicht.

Gemäß Fig. 2 weist die NAND-Zelleneinheit Ui (z. B. i = 1, 2, 3, . . . , n) eine Reihenschaltung aus acht als "Speicherzellentransistoren" oder "Zellentransistoren" bezeichneten Datenspeichertransistoren M1-M8 in sol­ cher Anordnung auf, daß je zwei benachbarte Zellen­ transistoren Mi und M(i+1) zusammen in einer gemeinsa­ men Drainschicht gebildet und die Drains bzw. Drainelektro­ den je zwei benachbarter Zellentransistoren Mi und M(i+1) aus einer gemeinsamen Drainschicht geformt sind.

Die NAND-Zelleneinheit U1 weist zwei Ansteuer- oder Wähltransistoren SD und SS auf. Die Reihenschaltung der Zellentransistoren M1-M8 ist an der einen Seite über den Wähltransistor SD mit der betreffenden Bitleitung BL1 verbunden, wenn der Transistor SD durchgeschaltet ist. Die Reihenschaltung der Zellentransistoren M1-M8 ist an der anderen Seite bei durchgeschaltetem Wähl­ transistor SS über diesen mit Massepotential verbun­ den. Es ist darauf hinzuweisen, daß die Zahl der in Reihe geschalteten Zellentransistoren nach Bedarf auf 4, 16 o. dgl. änderbar ist.

Die Speicherzellentransistoren M in der NAND-Zellenein­ heit U1 können Metalloxidhalbleiter-Feldeffektransi­ storen (MOSFETs) sein, die je ein Steuergate und ein freischwebendes ("floating") Gate, das unter Isolierung über dem schwach dotierten Substrat 20 vom p-Typ (p⁻-Typ) angeordnet ist, aufweisen. Die Steuergates der Zellentransistoren M1, M2, . . . , M8 sind jeweils an als "Steuergateleitungen" bezeichnete parallele, leit­ fähige Leiterzüge CG11, CG12, . . . , CG18 angeschlossen, die im EEPROM als "Wortleitungen" die­ nen.

Die Wähltransistoren SD und SS können MOSFETs ohne frei­ schwebende Gates sein. Die Steuergates der Wähltransi­ storen SD und SS sind an leitende Wählgateleitungen SGD1 bzw. SGS1, die parallel zu den Steuergateleitungen CG liegen, angeschlossen.

Gemäß Fig. 1 ist die an der Drainelektrode des Zellen­ transistors M1 in der NAND-Zelleneinheit U1 angeordnete Wählgateleitung SGD1 über ein Übertragungsgatter, das aus einem MOS-Transistor vom Ver­ armungstyp (kurz: D-Typ) besteht, mit der einen Aus­ gangsklemme eines Zellendecodiererteils 22 verbunden. Die an der Sourceelektrode des Zellentransistors M8 angeordnete Wählgateleitung SGS1 ist unmittelbar mit einer der Ausgangsklemmen des Zeilende­ codiererteils 22 verbunden. Die Wählgateleitungen der restlichen NAND-Zelleneinheiten U2, U3 und U4 entspre­ chen im wesentlichen derjenigen bei der Einheit U1, so daß auf eine nähere Beschreibung verzichtet wird. Der Zeilendecodiererteil 22 umfaßt eine Hauptzeilende­ codiererschaltung 24 und eine Nebenzei­ lendecodiererschaltung 26. Gemäß Fig. 2 ist die Wählgateleitung SGD1 auch an eine Spannungsanhebe­ schaltung 28 angeschlossen, die dazu dient, nach Bedarf eine spezifische Spannung eines erhöhten Spannungspoten­ tialpegels zu erzeugen, welche der Wählgateleitung SGD1 im Dateneinschreib- und im Datenlöschmodus des EEPROMs als hochpegelige Spannung zu­ gespeist wird.

Die Steuergate-Treiberschaltung 32 ist gemeinsam für die NAND-Zelleneinheiten U1, U2, . . . vorgesehen, die der gleichen Bitleitung BL1 zugeordnet sind. Steuergate­ leitungen CG11, CG12, . . ., CG18 der NAND-Zelleneinheit U1 sind über ein Übertragungsgatter 30 aus D-Typ- MOSFETs mit Ausgangsleitungen CG1, CG2, . . . , CG8 (vgl. Fig. 2) der Steuergate-Treiberschaltung 32 verbunden. Steuergateleitungen CG21, CG22, . . . , CG28 der NAND-Zel­ leneinheit U2 sind über ein Übertragungsgatter aus D-Typ-MOSFETs an Ausgangsleitungen CG1, CG2, . . . , CG8 der Steuergate-Treiberschaltung 32 angeschlossen. Das gleiche gilt für die restlichen NAND-Zelleneinheiten 3 und 4 gemäß Fig. 1. Sehr wesentlich ist dabei, daß die betreffenden oder jeweiligen Steuergateleitungen ver­ schiedener NAND-Zelleneinheiten U1, U2, U3, U4, z. B. Leitungen CG11, CG21, . . . , CG41, zusammen über jeweils verschiedene Übertragungsgatter an die gleiche Ausgangsleitung CG1 angeschlossen sind. In diesem Sinne wird die Schaltung 32 im folgenden als "gemeinsamer" oder "Sammel-Steuergatetreiber" bezeichnet werden.

Aus Fig. 1 geht hervor, daß der Sammel-Steuergatetrei­ ber 32 nicht längs der parallelen Steuergateleitungen der NAND-Zelleneinheiten U, sondern in einem Umfangs­ bereich der NAND-Zelleneinheiten U positioniert ist. "Gemeinsame" bzw. "Sammel"-Ausgangsleitungen CG sind in einem Substratflächenbereich ausgebildet, der zwischen dem Zeilendecodiererteil 22 und den Bitlei­ tungen BL festgelegt ist, und sie verlaufen parallel zu den Bitleitungen BL des EEPROMs, um in den Sammel-Steu­ ergatetreiber 32 einzutreten. Der Sammel- Steuergatetreiber 32 enthält eine gegebene Zahl von Ne­ bentreibereinheiten 34, deren Zahl der Zahl der Steuer­ gateleitungen CGi1-CGi8 der Zellentransistoren M1-M8 in jeder NAND-Zelleneinheit Ui entspricht. Die ge­ meinsamen oder Sammel-Steuergateausgangsleitungen CG1-CG8 sind mithin mit Nebentreibern 34-1, 34-2, . . . , 34-8 verbunden.

Insbesondere ist die Ausgangsleitung CG1 der Nebentrei­ bereinheit 34-1 mit den Steuergateleitungen CG11, CG21, CG31 und CG41 gemeinsam verbunden. Auf ähnliche Weise ist die Ausgangsleitung CG2 der Nebentreibereinheit 34-2 mit den Steuergateleitungen CG12, CG22, CG32 und CG42 gemeinsam verbunden. Das Übertragungsgatterarray 30 ist bezüglich jeder NAND-Zel­ leneinheit Ui vorgesehen, um jede der Steuergateleitun­ gen CGi1, CGi2, . . . , CGi8 selektiv mit einer betreffen­ den der Ausgangsleitungen CG zu verbinden. Die MOSFETs des Übertragungsgatterarrays 30 sind an ihren Gates mit der betreffenden Wählgateleitung SGDi verbunden, die an das Steuergate des Wähltransistors SD in der NAND-Zel­ leneinheit Ui angeschlossen ist; das Übertragungsgat­ terarray 30 kann über die Wählgateleitung SGDi gesteu­ ert werden.

Die Aufsicht von Fig. 3 veranschaulicht 256 NAND-Zel­ leneinheiten U1-U256, die Bitleitungen BL1-BL256 zugeordnet sind. Schnitte längs der Linien IV-IV und V-V (in Fig. 3) sind in Fig. 4 bzw. 5 dargestellt. Eine als Elementtrennschicht dienende Isolierschicht 40 ist auf dem Substrat 20 ausgebildet, bei dem es sich um ein schwach dotiertes p-Typ-(p⁻-Typ)-Siliziumsubstrat handeln kann. Ein gemäß Fig. 5 auf dem Substrat 20 er­ zeugter erster Gateisolier-Dünnfilm 42 dient als Durch­ tunnelungs-Isolierschicht. Ein erster polykristalliner Silizium-Dünnfilm 41 ist auf dem ersten Gateisolier- Dünnfilm 42 als freischwebende Gateschicht eines entsprechenden Speicherzellentransistors Mi ausgebil­ det. Ein zweiter Gateisolier-Dünnfilm 45 ist die freischwebende Gateschicht 41 bedeckend ausgebildet, und ein zweiter polykristalliner Silizium-Dünnfilm 44 ist auf dem zweiten Gateisolier-Dünnfilm 44 als Steuergateschicht des Zellentransistors Mi ausgebildet.

Bei dem Herstellungsprozeß des EEPROM werden nach Bil­ dung einer solchen Mehrschichten-Datenspeichertransi­ storstruktur Fremdstoffe in die Struktur dotiert, so daß stark dotierte n-Typ- (n⁺-Typ-) Halbleiterschich­ ten 46 als die Sources und Drains von in Reihe verbun­ denen Zellentransistoren M1 bis M8 dienen, wie dies in Fig. 4 gezeigt ist.

Was die Wähltransistoren SD und SS anbelangt, so haben diese Transistoren eine ähnliche doppellagige poly­ kristalline Gatestruktur wie die Strukturen in den Speicherzellentransistoren M: Sie weicht von den Spei­ cherzellentransistoren dadurch ab, daß die untere poly­ kristalline Schicht, beispielsweise der erste polykri­ stalline Dünnfilm, nicht der Musterbildung für die Her­ stellung freischwebender Gates in Zellentransistoren M unterworfen ist und daher unverändert bleibt.

Nach Herstellung der Speicherzellentransistoren von allen NAND-Zelleneinheiten im EEPROM wird das Chipsub­ strat 20 vollständig mit einem CVD-Isolationsdünnfilm 48 (CVD = chemische Dampfabscheidung) bedeckt. Danach wird der CVD-Isolationsdünnfilm 48 dem Musterbildungs­ prozeß unterworfen, so daß Kontaktlöcher im CVD-Isola­ tionsdünnfilm 48 gebildet werden. Aluminiumverdrah­ tungsschichten 50 werden auf der Oberseitenfläche des CVD-Isolationsdünnfilmes 48 gebildet; sie sind elek­ trisch mit der Drain des Wähltransistors SD verbunden, um als die Bitleitungen BL zu dienen.

Die oben erläuterte Schaltungskonfiguration des NAND- Zellen-EEPROM gemäß der Erfindung kann abgewandelt werden, wie dies aus den Fig. 6 und 7 zu ersehen ist: Diese Figuren sind gleichwertig zu Schaltungsdiagram­ men, die in entsprechender Weise wie in den Fig. 1 und 2 dargestellt sind.

Der vorliegende EEPROM zeichnet sich dadurch aus, daß die gemeinsame Steuergate-Treiberschaltung 32 in zwei Abschnitte unterteilt ist: Nämlich in einen rechtsseiti­ gen Treiberabschnitt 32R und einen linksseitigen Trei­ berabschnitt 32L, wobei "R" und "L" jeweils "rechts" bzw. "links" bedeuten. Diese beiden Treiberabschnitte 32R und 32L sind auf den entgegengesetzten Seiten eines Speicherabschnittes positioniert, der NAND-Zellenein­ heiten U enthält, wie dies am deutlichsten aus der Fig. 6 zu ersehen ist. Jeder der Treiberabschnitte 32R und 32L umfaßt vier Hilfstreibereinheiten 34, da jede NAND- Zelleneinheit Ui aus acht Speicherzellentransistoren M1 bis M8 besteht, wie dies auch aus dem Ausführungsbei­ spiel zu ersehen ist.

Wie in Fig. 6 gezeigt ist, hat der Treiberabschnitt 32R eine erste Gruppe von Steuergate-Ausgangsleitungen CG1, CG3, CG5 und CG7, während der Treiberabschnitt 32L eine zweite Gruppe von Steuergate-Ausgangsleitungen CG2, CG4, CG6 und CG8 aufweist. Diese ersten und zweiten Gruppen von Steuergate-Ausgangsleitungen sind an den entgegengesetzten Seiten des Speicherzellenabschnittes des EEPROM positioniert; sie verlaufen parallel mit Bitleitungen BL1 bis BL256.

In jeder der der entsprechenden Bitleitung BLi (i = 2, . . . , 256) zugeordneten NAND-Zelleneinheiten sind Steuergateleitungen CGi1, CGi2, . . . , CGi8 alternativ aus dem Speicherzellenabschnitt herausgeführt und mit entsprechenden Steuergate-Ausgangsleitungen CG über entweder das rechtsseitige Transfer- oder Übertragungs­ gatterarray 30R oder das linksseitige Transfer- oder Übertragungsgatterarray 30L verbunden. Mit anderen Wor­ ten, jede Steuergateleitung ist aus den Steuergates eines Arrays oder einer Anordnung von Datenspeichertransi­ storen, beispielsweise Speicherzellentransistoren M, herausgeführt in die entgegengesetzten Seiten des Spei­ cherzellenabschnittes derart, daß beispielsweise in einer NAND-Zelleneinheit U1 eine Steuergateleitung SGD1 in die rechte Seite der NAND-Zelleneinheit herausge­ führt und mit einer entsprechenden Ausgangsleitung CG1 über ein Transfergatterarray 30R verbunden ist, daß wei­ terhin die nächste Steuergateleitung SGD2 in die entge­ gengesetzte Seite der NAND-Zelleneinheit, beispielswei­ se die linke Seite, herausgeführt und mit einer ent­ sprechenden Ausgangsleitung CG2 über das andere Trans­ fergatterarray 30L verbunden ist, und daß noch eine an­ dere Steuergateleitung SGD3 in die rechte Seite der NAND-Zelleneinheit herausgeführt und mit einer ent­ sprechenden Ausgangsleitung CG3 über ein Transfergatter­ array 30R verbunden ist. Eine derartige Anordnung führt zu abwechselnden Verdrahtungsmustern von Steuergate­ leitungen CGi1 bis CGi8, wie dies in Fig. 6 gezeigt ist, wobei die Steuergateleitungen der linken Hälfte in jeder NAND-Zelleneinheit einem Treiberabschnitt 32R über die erste Gruppe von Ausgangsleitungen zugeordnet ist und wobei die zweite Hälfte der Steuergateleitun­ gen dem anderen Treiberabschnitt 32L über die zweite Gruppe von Ausgangsleitungen zugeordnet ist.

Fig. 8 zeigt eine Draufsicht des tatsächlichen Ver­ drahtungsmuster-Layouts der NAND-Zelleneinheiten des EEPROMs. Es ist durch einfaches Vergleichen dieser Figur mit Fig. 3 sofort zu verstehen, daß der entsprechende Oberflächenbereich in Fig. 8 im Vergleich mit demje­ nigen von Fig. 3 stark verkleinert werden kann, um so die Integrationsdichte des EEPROM zu verbessern. Eine derartige Verringerung in der Fläche beruht hauptsäch­ lich darauf, daß Kontaktteile CT zum Verbin­ den von Steuergateleitungen CG mit den entsprechenden Ausgangsleitungen CG1, CG3, CG5, CG7 (oder CG2, CG4, CG6, CG8) des Treiberabschnittes 32R (32L) linear pa­ rallel mit den Bitleitungen BL ausgerichtet werden kön­ nen, selbst wenn die gleiche Musterbildungsregel für beide oben erwähnten Ausführungsbeispiele angewandt wird. Mit dem Merkmal der "abwechselnden Leitungs­ herausführung" des in den Fig. 6 bis 8 gezeigten Aus­ führungsbeispiels kann genügend Raum für jede Kontakt­ schicht zwischen einer Steuergateleitung und einer Aus­ gangsleitung von jedem einzelnen der Treiberabschnitte 32R oder 32L auf dem Substrat 20 erhalten werden. Dies erlaubt eine Ausrichtung der Kontaktteile CT entlang einer Linie parallel zu den Bitleitungen BL, wie dies in Fig. 8 gezeigt ist, wodurch die gesamte eingenommene Fläche, die für derartige Verdrahtungsleitungen benö­ tigt wird, welche die Kontaktabschnitte CT enthalten, komprimiert werden kann, so daß die Chipfläche, die für den Speicherzellenabschnitt reserviert werden muß, der die NAND-Zelleneinheiten U enthält, erfolgreich ver­ größert werden kann.

Die Betriebsarten der erfindungsgemäßen EEPROMs werden im folgenden näher erläutert. Der Dateneinschreib/Lösch­ betrieb kann im wesentlichen unter drei verschiedenen Methoden erfolgen: Eine erste Methode, eine zweite Me­ thode und eine dritte Methode. Es wird in der folgen­ den Beschreibung gezeigt werden, daß das oben erwähnte erfindungsgemäße Konzept einer "gemeinsamen Treiber­ schaltung" in NAND-Zellentyp-EEPROMs verwendet werden kann, die so ausgelegt sind, daß sie Dateneinschreib/- und -löschoperationen unter irgendeiner der drei er­ wähnten Betriebsarten ausführen. Es sei in der folgen­ den Beschreibung darauf hingewiesen, daß alle Speicher­ zellentransistoren vom n-Kanal-Typ sind.

Gemäß der ersten Methode wird das Auslösen oder Frei­ machen von Elektronen, die in den freischwebenden Gates von Speicherzellentransistoren gespeichert sind, in das Substrat als die "Dateneinschreib"-Operation bezeich­ net. Wenn der EEPROM so ausgelegt ist, daß er gemäß der ersten Methode arbeitet, so wird eine Decodierschaltung 22 hiervon wie folgt angeordnet: Wenn Daten in einen gewünschten Zellentransistor eingeschrieben werden, der in einer gewissen NAND-Zelleneinheit gewählt ist, so erzeugt dies eine "L"-Pegelspannung (L = niedrig), die am Steuergate CGi des gewählten Speicherzellentransi­ stors liegt und die auch an den Steuergates der Zellen­ transistoren der gleichen NAND-Zelleneinheit liegt, wo­ bei diese Transistoren zwischen dem gewählten Zellen­ transistor und der entsprechenden Bitleitung angeordnet sind, die dieser NAND-Zelleneinheit zugeordnet ist, und eine "H"-Pegelspannung (H = hoch), die an dieser Bit­ leitung liegt. Unter einer derartigen Bedingung liegen die verbleibenden Zellentransistoren in der gleichen NAND-Zelleneinheit an ihren Steuergates an der "L"-Pe­ gelspannung; somit wird die "H"-Pegelspannung zum Drain des gewählten Zellentransistors übertragen. Mit einem derartigen Anlegen der "H"- und "L"-Pegelspannungen werden Elektronen von dem freischwebenden Gate 41 zum Substrat 20 in dem gewählten Zellentransistor Mi frei­ gegeben, so daß der Schwellenspannungswert dieses Tran­ sistors derart verschoben wird, daß er eine negative Polarität hat; der "1"-Zustand kann so erhalten werden.

Wenn andererseits Daten gelöscht werden, liefert die Decodierschaltung 22 die "H"- und "L"-Pe­ gelspannungen auf die im folgenden erläuterte Art. Die "H"-Pegelspannung wird an die Steuergates von allen Speicherzellentransistoren gelegt, welche die NAND-Zel­ leneinheit Ui bilden, während die Kanäle hiervon auf das "L"-Pegelspannungspotential gesetzt werden. Mit einer derartigen Spannungsanlegung werden Elektronen aus dem Kanalbereich von jedem NAND-Speicherzellen­ transistor M in dessen freischwebendes Gate injiziert. Als Ergebnis wird der schwellenspannungswert des NAND- Zellentransistors Mi in Richtung positiver Polarität verschoben; der "0"-Zustand kann so erhalten werden. Mit dieser Technik kann das obige Datenlöschen gleich­ zeitig bei Bedarf bezüglich aller NAND-Zellentransi­ storen M durchgeführt werden.

Die zweite Methode ist zur ersten Methode insofern im Gegensatz als das Injizieren von Elektronen in das freischwebende Gate als die "Dateneinschreib"-Opera­ tion festgelegt ist. Im Löschbetrieb werden Elektronen aus dem freischwebenden Gate 41 in das Drain 46 eines gewissen NAND-Zellentransistors freigegeben. Ein derartiges Freigeben von Elektronen wird einzeln für jeden Transistor in allen NAND-Zellenein­ heiten U wiederholt, bis der Schwellenwert aller Tran­ sistoren auf einen bestimmten Wert negativer Polarität verschoben ist.

Im Schreibbetrieb liegt eine "H"-Pegelspannung an einem ausgewählten oder Zielzellentransistor, der aus den Transistoren einer NAND-Zelleneinheit Ui ausgewählt ist, während die verbleibenden, nicht gewählten Zel­ lentransistoren in dieser NAND-Zelleneinheit mit einer Zwischenspannung beaufschlagt sind, die nur hoch genug ist, um diese Transistoren leitend zu machen. Zu dieser Zeit ist die der NAND-Zelleneinheit Ui zugeordnete Bitlei­ tung mit einer "L"-Pegelspannung beaufschlagt. Als Er­ gebnis werden Ladungsträger aus dem Kanalbereich des gewählten Zellentransistors in das freischwebende Gate 41 hiervon injiziert, so daß der Schwel­ lenwert in Richtung positiver Polarität verschoben wird, wodurch der "0"-Zustand erhalten werden kann.

Die dritte Methode ist, was die Dateneinschreibtechnik anbelangt, gleich wie die zweite Methode und unter­ scheidet sich von den vorangehenden Methoden dadurch, daß ein Löschen so durchgeführt wird, daß eine "L"-Pe­ gelspannung an allen Steuergates einer NAND-Zellenein­ heit liegt, während eine "H"-Pegelspannung positiver Polarität den gesamten Kanalbereichen angelegt ist, um so das zu liefern, was als das "gleichzeitige Löschen" bezeichnet ist.

Ein Datenlesen kann so durchgeführt werden, daß ein ge­ wählter Zellentransistor Mi in einer NAND-Zelleneinheit Ui an seinem Steuergate mit einer Zwischenspannung mit einem bestimmten Potentialpegel beaufschlagt ist, der höher ist als die "L"-Pegelspannung und niedriger als die "H"-Pegelspannung. Zu dieser Zeit sind die verblei­ benden, nicht gewählten Zellentransistoren M1, M2, M(i-1), M(i+1), . . . , M8 mit einer spezifischen Spannung beaufschlagt, die höher ist als der entlang der Rich­ tung positiver Polarität pegelverschobene Schwellen­ wert, um so einen "pegelwertfreien" Zustand zu liefern. In dem gewählten Zellentransistor gespeicherte Daten können abgegriffen und bestimmt werden, indem erfaßt wird, ob der gewählte Zellentransistor Mi leitend ge­ macht ist oder nicht leitend gehalten ist.

Im folgenden wird die erste Methode näher erläutert. Bei der ersten Methode erzeugt ein Zeilendecodierer 22 die "H"-Pegelspannung, wie beispielsweise 20 Volt, wel­ che dann an die Steuergates aller Speicherzellentran­ sistoren M in einer gewählten NAND-Zelleneinheit Ui ge­ legt wird. Die dieser NAND-Zelleneinheit zugeordnete Bitleitung ist dann mit der "L"-Pegelspannung von z. B. 0 Volt beaufschlagt. Beispielsweise ist lediglich das Wählgate SGD1 durch den Zeilendecodierer 22 bezeichnet und mit einer angehobenen Spannung des "H"-Pegelpotentiales beaufschlagt; die verbleibenden Wählgateleitungen SGD2 bis SGD4 sind auf der "L"-Pegel­ spannung gehalten. Unter einem derartigen Zustand wird die "H"-Pegelspannung des Ausgangssignales der in Fig. 1 gezeigten Steuergate-Treiberschaltung 32 über das Übertragungsgatter 30 lediglich zu einer gewählten NAND-Zelle übertragen, die die gewählte NAND- Zelleneinheit U1 enthält, die durch die Wählgateleitung SGD1 bezeichnet ist. Als Ergebnis werden alle Spei­ cherzellentransistoren, die in dem gewählten NAND-Zel­ lenblock enthalten sind, gleichzeitig leitend gemacht, so daß Elektronen vom Substrat 20 in dessen freischwe­ bende Gates injiziert werden. Das "gleichzeitige Da­ tenlöschen" kann so durchgeführt werden. Der Schwellen­ wert der NAND-Zellentransistoren M wird in die positive Polarität pegelverschoben, um den "0"-Zustand zu lie­ fern.

Ein Datenschreiben wird sequentiell bezüglich der Zel­ lentransistoren in einer NAND-Zelleneinheit Ui in der folgenden Reihenfolge durchgeführt: Der Zellentransi­ stor M8, der am weitesten von einem Knoten zwischen dieser NAND-Zelleneinheit und der hiermit zugeordneten entsprechenden Bitleitung positioniert ist, der Zellen­ transistor M7, der neben dem Transistor M8 angeordnet ist, usw. Mit anderen Worten, in der NAND-Zellenein­ heit U1 wird der Zellentransistor M8 zuerst einem Da­ teneinschreiben ausgesetzt. Der Zellentransistor M7 wird dann einem Schreiben unterworfen. Die verbleiben­ den Transistoren M6, M5, M4, . . . werden sequentiell einem Dateneinschreiben in dieser Reihenfolge ausge­ setzt. Das Datenschreiben endet in der NAND-Zellenein­ heit U1, wenn der Zellentransistor M1, der am nächsten zu der entsprechenden Bitleitung BL1 positioniert ist, einem Dateneinschreiben ausgesetzt ist.

Im Dateneinschreibbetrieb ist die Bitleitung Bli mit einer "H"-Pegelspannung von beispielsweise 23 Volt be­ aufschlagt. Eine Spannung von 0 Volt liegt an der Steu­ ergateleitung, die mit dem gewählten Speicherzellen­ transistor Mi verbunden ist; die "H"-Pegelspannung von 23 Volt liegt an den verbleibenden, nicht gewählten Zellentransistoren in dieser NAND-Zelleneinheit, die zwischen dem gewählten Zellentransistor und der ent­ sprechenden Bitleitung liegen, welche dieser NAND-Zel­ leneinheit zugeordnet ist. Eine Spannung von 0 Volt wird an die Steuergateleitung gelegt werden, die mit einem Speicherzellentransistor und den verbleibenden, nicht gewählten Zellentransistoren verbunden ist, in welche Daten geschrieben wurden. Mit einer derartigen Spannungsanlegung kann die "H"-Pegelspannung, die an der Bitleitung BLi liegt, zu der Drain des gewählten Zellentransistors Mi übertragen werden, wodurch Elek­ tronen, die im freischwebenden Gate des gewählten Zel­ lentransistors gespeichert sind, in dessen Drain frei­ gegeben werden, so daß der "1"-Zustand erhalten werden kann, wobei der Schwellenwert in der Richtung negati­ ver Polarität verschoben wird. Unter diesem Zustand werden Speicherzellentransistoren M1, M2, . . ., M(i-1), die zwischen dem gewählten Zellentransistor Mi und der Bitleitung BLi oder einem Wähltransistor SD positio­ niert sind, in den "neutralen" Zustand gesetzt, da kein elektrisches Feld zwischen den Steuergates 41 und dem Substrat 20 hervorgerufen wird.

In dem Fall des Einschreibens von Daten "0" liegt die Zwischenspannung von beispielsweise 11,5 Volt an der Bitleitung BLi, die der gewählten NAND-Zelleneinheit Ui zugeordnet ist. Kein "Überlöschen" tritt zu dieser Zeit aus den folgenden Gründen auf: Die Speicherzellentran­ sistoren M1, M2, . . ., M(i-1), die zwischen dem gewähl­ ten Zellentransistor Mi und der Bitleitung BLi oder dem Wähltransistor SD positioniert sind, werden in eine leichte "Lösch"-Betriebsart gesetzt; jedoch ist das elektrische Feld so schwach, daß der obige Zustand nicht zu der "Überlösch"-Erscheinung unter einer Be­ dingung führt, bei der keine Daten darin eingeschrie­ ben wurden. In der Dateneinschreibbetriebsart wird die "H"-Pegelspannung, die durch die gemeinsame Steuergate- Treiberschaltung 32 ausgegeben ist, nur zu einem spezi­ fischen NAND-Zellenblock, der die gewählte NAND-Zellen­ einheit Ui enthält, über ein entsprechendes Transfer- oder Übertragungsgatter 30 gespeist, das abhängig von der "H"-Pegelspannung, die an einer Wählgatterleitung SGDi auftritt, welche durch den Zeilendecodierer 22 bezeichnet ist, gewählt und aktiviert.

Ein Datenauslesen kann derart durchgeführt werden, daß eine Lesespannung, beispielsweise eine Spannung von 0 Volt, an dem Steuergate eines gewählten Speicherzellen­ transistors Mi liegt, wobei die verbleibenden Zellen­ transistoren M1, M2, . . ., M(i-1), M(i+1), . . ., M8 in dieser NAND-Zelleneinheit Ui mit einer Spannung von 5 Volt beaufschlagt sind. Der Datenwert kann abgetastet werden, indem erfaßt wird, ob ein Strom in dieser NAND- Zelleneinheit fließt oder nicht.

Der praktische Schaltungsaufbau der Steuergate-Treiber­ schaltung 32 zum Durchführen der oben erwähnten ver­ schiedenen Betriebsarten ist in den Fig. 9 und 10 ge­ zeigt. Die Beziehung der logischen Werte unter verschie­ denen Hauptsignalen ist aus der folgenden Tabelle 1 für einen Fall zu ersehen, in welchem eine Ausgangsleitung CG5 der Steuergate-Treiberschaltung 32 gewählt ist, und in welchem Signale XN1 und XN2, die in Fig. 9 ge­ zeigt sind, ein logisches "H"-Pegelsignal sind, wohin­ gegen ein Signal XN3 das "L"-Pegelsignal bedeutet. Wei­ terhin zeigt die anschließende Tabelle 2 die Betriebs­ beziehung in der in Fig. 10 dargestellten Spannungsan­ hebeschaltung.

Tabelle 1

Tabelle 2

Wenn XN1 = H, XN2 = H und XN3 = L vorliegen, gelten Löschsignal E = L und Schreibsignal = H in der Lesebetriebsart. Ausgangssignale Φcg1 bis Φcg4 und Φcg6 bis Φcg8 in der in Fig. 9 gezeigten Schaltung sind auf die "L"-Pegelspannung Vss gesetzt; lediglich das Aus­ gangssignal Φcg5 liegt auf der Versorgungsspannung Vcc. Diese Spannungen werden invertiert, wie dies aus der Fig. 10 und der Tabelle 2 zu ersehen ist, und dann zur Steuergate-Ausgangsleitung CGn gespeist, so daß nur die Ausgangsleitung CG5 auf die "L"-Pegelspannung gesetzt ist. Mit einer derartigen Spannungsanlegung wird der oben erläuterte Lesebetrieb durchgeführt.

In der Löschbetriebsart ist E = H und = H gesetzt. Unter dieser Bedingung sind alle Steuergate-Ausgangs­ signale Φcg1 bis Φcg8 in Fig. 10 auf den "L"-Pegel gesetzt; alle Steuergate-Ausgangsleitungen CG1 bis CG8 sind auf eine Spannung Vpp - E (beispielsweise 20 Volt) durch die in Fig. 10 gezeigte Spannungsanhebeschaltung festgelegt. Als Ergebnis kann der gleichzeitige Lösch­ betrieb in der Weise durchgeführt werden, wie dies oben erläutert wurde.

In der Schreibbetriebsart werden = L und E = L gesetzt. Unter dieser Bedingung sind die Ausgangssignale Φcg1 bis Φcg4 in der in Fig. 9 gezeigten Schaltung auf die "L"-Pegelspannung gesetzt, und die Ausgangssignale Φcg5 bis Φcg8 sind auf die "H"-Pegelspannung (Vss) gesetzt. Ausgangsleitungen CG1 bis CG4 sind auf eine Spannung Vpp - W von z. B. 23 Volt durch die in Fig. 10 gezeigte Spannungsanhebeschaltung 28-2 gesetzt, während die verbleibenden Ausgangsleitungen CG5 bis CG8 auf die "L"-Pegelspannung, beispielsweise die Substratspannung Vss, gesetzt sind. Mit einer der­ artigen Spannungsanlegung kann das Dateneinschreiben bezüglich eines gewählten Speicherzellentransistors M5 in der NAND-Zelleneinheit Ui, die durch die Ausgangs­ leitung CG5 gewählt ist, in der gleichen Weise durch­ geführt werden, wie dies oben erläutert wurde.

Im folgenden wird eine genaue Beschreibung der zweiten Methode gegeben. Das Datenlesen mit der zweiten Metho­ de erfolgt in gleicher Weise wie dies oben anhand der ersten Methode erläutert wurde. Das sequentielle Daten­ löschen in der zweiten Methode wird ebenfalls in glei­ cher Weise wie bei der oben beschriebenen ersten Metho­ de vorgenommen. Es sei darauf hingewiesen, daß in der Datenlöschbetriebsart die Speicherzellentransistoren M in einer bestimmten NAND-Zelleneinheit Ui, die in einem NAND-Zellenblock enthalten ist, der durch die Wählgat­ terleitung SGD festgelegt ist, sequentiell einem Daten­ löschen unterworfen sind, da in der zweiten Methode das gleichzeitige Löschen nicht verfügbar ist. In diesem Fall werden die Zellentransistoren M8, M7, M6, M3, M2 und M1 sequentiell in dieser Reihenfolge gelöscht.

In der Datenschreibbetriebsart werden Speicherzellen­ transistoren M in einer gewählten NAND-Zelleneinheit Ui sequentiell einem Datenschreiben in einer derartigen Reihenfolge unterworfen, daß der Zellentransistor Mi8, der am weitesten von der entsprechenden Bitleitung BLi entfernt ist, zuerst dem Datenschreiben ausgesetzt ist, und daß der Zellentransistor Mi1, der am nächsten zur entsprechenden Bitleitung BLi liegt, zuletzt dem Daten­ einschreiben ausgesetzt ist. Zu dieser Zeit liegt die "H"-Pegelspannung, die auf beispielsweise 20 Volt an­ gehoben ist, am Steuergate eines gewünschten Speicher­ zellentransistors, der gerade in der NAND-Zelleneinheit Ui gewählt ist, während die verbleibenden Steuergates mit einer Zwischenspannung von beispielsweise 10 Volt beaufschlagt sind. Um logische Daten "1" einzuschrei­ ben, werden Elektronen in das freischwebende Gate des gewählten Transistors injiziert, indem an die Bitlei­ tung BLi eine Spannung von 0 Volt angelegt wird. Um da­ gegen logische Daten "0" zu schreiben, wird eine Span­ nung von 10 Volt an die Bitleitung BLi angelegt. Unter einer derartigen Bedingung wird der gewählte Zellentran­ sistor in eine schwache Elektroneninjektionsbetriebsart gesetzt; jedoch wird der Schwellenwert hiervon nicht verschoben, da das elektrische Feld so schwach ist.

Der praktische Schaltungsaufbau der Steuergate-Trei­ berschaltung 32 zum Durchführen der obigen verschiede­ nen Betriebsarten ist in den Fig. 14 und 12 gezeigt. Die Beziehung der logischen Werte unter den verschiedenen Hauptsignalen ist in der folgenden Tabelle 3 für einen Fall dargestellt, bin welchem die Ausgangsleitung CG5 der Steuergate-Treiberschaltung 32 gewählt ist, wobei in Fig. 9 gezeigte Signale XN1 und XN2 das logische "H"-Pegelsignal sind, wohingegen das Signal XN3 das "L"-Pegelsignal ist. Weiterhin zeigt die folgende Tabel­ le 4 die Betriebsbeziehung in der in Fig. 12 darge­ stellten Spannungsanhebeschaltung.

Tabelle 3

Tabelle 4

Wenn XN1 = H, XN2 = H und XN3 = L in der Lesebetriebs­ art vorliegen, sind die Ausgangsleitungen CG1 bis CG4 und CG6 bis CG8 auf die Versorgungsspannung Vcc ge­ setzt, während die Ausgangsleitung CG5 auf der Sub­ stratspannung Vss gehalten ist. Mit einer derartigen Spannungsanlegung wird der gleiche Betrieb durchge­ führt, wie dies oben anhand der ersten Methode erläu­ tert wurde.

In der Löschbetriebsart wird eingestellt, daß E = L und W = L vorliegt. Unter diesen Bedingungen sind die Aus­ gangssignale Φcg1 bis Φcg4 auf den "L"-Pegel einge­ stellt, während die Ausgangssignale Φcg6 bis Φcg8 auf den "H"-Pegel eingestellt sind, wie dies aus Fig. 11 zu ersehen ist. Die Steuergate-Ausgangsleitungen CG1 bis CG4 sind durch die Spannungsanhebeschaltung 28-3 (vgl. Fig. 12) auf die Spannung Vpp-E (beispielsweise 23 Volt) eingestellt. Gleichzeitig sind die Ausgangslei­ tungen CG5 bis CG8 durch die gleiche, in Fig. 12 ge­ zeigte Spannungsanhebeschaltung 28-3 auf eine Spannung von 0 Volt eingestellt. Als Ergebnis liegt eine Span­ nung von 0 Volt an den Steuergateleitungen, die mit Speicherzellentransistoren einer gewählten NAND-Zellen­ einheit Ui verbunden sind, welche zwischen dem gewähl­ ten Zellentransistor und der entsprechenden Bitleitung BLi angeordnet sind; eine Spannung von 23 Volt liegt an den verbleibenden Steuergateleitungen, die mit Spei­ cherzellentransistoren einer gewählten NAND-Zellenein­ heit Ui verbunden sind, welche zwischen dem gewählten Zellentransistor und dem zweiten Wähltransistor SS an­ geordnet sind, wodurch der Löschbetrieb in der gleichen Weise durchgeführt werden kann, wie dies oben erläutert wurde.

In der Schreibbetriebsart wird eingestellt, daß W = H und E = H vorliegen. Unter diesen Bedingungen ist das Aus­ gangssignal Φcg5 der in Fig. 11 gezeigten Spannung auf die "H"-Pegelspannung eingestellt; die verbleibenden Ausgangssignale sind auf die "L"-Pegelspannung einge­ stellt. Die Ausgangsleitungen CG1 bis CG4 und CG6 bis CG8 sind auf die Zwischenspannung Vmm-W (beispiels­ weise 10 Volt) durch die in Fig. 12 gezeigte Spannungs­ anhebeschaltung 28-5 eingestellt. Zu dieser Zeit ist lediglich die Ausgangsleitung CG5 auf die Spannung Vpp - W (beispielsweise 20 Volt) eingestellt. Mit einer derartigen Spannungsanlegung kann das Datenschreiben bezüglich eines gewählten Speicherzellentransistors Mi5 in einer NAND-Zelleneinheit Ui, die durch die Ausgangs­ leitung CG5 gewählt ist, in ähnlicher Art durchgeführt werden, wie dies oben erläutert wurde.

Zuletzt soll noch die dritte Methode genau erläutert werden. Das Datenlesen und -schreiben in der dritten Methode ist wie das Datenlesen und -schreiben in der oben erläuterten zweiten Methode. Das Datenlöschen in der dritten Methode ist ein gleichzeitiges Datenlö­ schen, bei dem eine Hochpegelspannung einem Substrat­ oberflächenabschnitt vermittelt wird, der unter den Ka­ nalbereichen aller NAND-Speicherzellentransistoren M liegt, wodurch Elektronen von allen freischwebenden Gates zum Substrat 20 gleichzeitig freigegeben werden.

Der praktische Schaltungsaufbau der Steuergate-Treiber­ schaltung 32 zum Durchführen der oben erläuterten Be­ triebsarten ist in Fig. 13 gezeigt. Diese Schaltung 32 um­ faßt Spannungsanhebeschaltungsabschnitte 28-6 und 28-7, die jeweils den in Fig. 12 gezeigten Spannungsanhebe­ schaltungen 28-4 und 28-5 entsprechen. Die Beziehung von logischen Werten unter verschiedenen Hauptsignalen ist in der folgenden Tabelle 5 angegeben.

Tabelle 5

Das Datenschreiben kann in ähnlicher Weise wie bei der zweiten Methode durchgeführt werden: Spannungen Vpp - W und Vmm - W werden wahlweise durch die Spannungsanhebe­ schaltungen 28-7 und 28-8 an Steuergateleitungen ange­ legt, um dadurch Elektronen zu veranlassen, aus dem Substrat 20 in das freischwebende Gate eines gewählten Zellentransistors Mi injiziert zu werden. Ein Datenlö­ schen kann durchgeführt werden durch Anlegen einer "L"-Pegelspannung an alle Steuergateleitungen CGn, so daß ein Substratabschnitt unter dem Kanalbereich mit einer hohen Spannung beaufschlagt ist.

Entsprechend der vorliegenden Erfindung ist eine Steuer­ gate-Treiberschaltung 32 gemeinsam bezüglich einer Viel­ zahl von Steuergateleitungen für NAND-Zelleneinheiten U vorgesehen: Die "gemeinsame" Steuergate-Treiberschal­ tung 32 ist mit diesen Leitungen über Übertragungs- oder Transfergatterarrays 30 verbunden, deren jedes einer entsprechenden NAND-Zelleneinheit zugewiesen ist. Das Schalten in den Übertragungsgattern 30 erlaubt es, daß die gemeinsame Steuergate-Treiberschaltung 32 nur mit gewählten Steuergateleitungen CG arbeitet, die je­ weils von NAND-Zelleneinheiten kontaktiert sind, welche einer entsprechenden Bitleitung BLi zugeordnet sind. Mit diesem "gemeinsamen Treiber"-Merkmal kann der Ober­ flächenbereich, der für die Steuergate-Treiberschaltung und Signalübertragungsleitungen zwischen dem Speicher­ zellenabschnitt und der Steuergate-Treiberschaltung er­ forderlich ist, stark vermindert werden, um so die wirksame Speicherzellenfläche auf dem Chipsubstrat 20 der festen Abmessung zu vergrößern. Diese Tatsache kann zu einer Verbesserung in der gesamten Datenspei­ cherkapazität eines hochintegrierten EEPROMs von NAND- Zellenstruktur beitragen.

Weiterhin kann die gemeinsame Treiber­ schaltung 32 im Randoberflächenbereich angeordnet sein, der neben dem Speicherzellenblock liegt, welcher eine Anzahl von NAND-Zelleneinheiten enthält, nachdem die Steuergate-Ausgangsleitungen CG1 bis CG8, die parallel mit Bitleitungen BL verlaufen, dazu verwendet werden, eine elektrische Verbindung zwischen NAND-Zelleneinhei­ ten und der gemeinsamen Treiberschaltung 32 herzustel­ len. Dadurch kann die Layout-Regel für die NAND-Zellen­ einheiten enthaltenden Speicherzellenblöcke in ihrer Flexibilität stark erweitert werden; die Speicherzel­ leneinnahmefläche auf dem Chipsubstrat 20 kann so ge­ steigert und frei entsprechend dem Bedarf angeordnet werden, ohne die Abmessung des Chipsubstrates 20 zu steigern.

Von großer Bedeutung ist, daß die gemeinsame Steuer­ gate-Treiberschaltung 32 in zwei Abschnitte 32R und 32L wie bei dem in Fig. 6 gezeigten zweiten Ausführungs­ beispiel der Erfindung unterteilt werden kann. In die­ sem Fall kann für den EEPROM erwartet werden, daß die Speicherintegrationsdichte aufgrund des kompakten Lay­ outs der Verdrahtungsleitungen zum Verbinden der Steuer­ gateleitungen CG der NAND-Zellentransistoren M mit den gemeinsamen Treiberschaltungen 32R und 32L, die oben anhand der Fig. 8 erläutert wurden, maximal gemacht ist. Ein Steigern in der Wirksamkeit des verwendeten Substratoberflächenbereiches für NAND-Zellenarrays kann die Integrationsdichte von NAND-Zellentyp-EEPROMs maxi­ mieren.

In den obigen Ausführungsbeispielen bestehen die Transfer- oder Übertragungs­ gatter 30 aus D-Typ-MOSFETs; jedoch können bei Bedarf hierfür auch E-Typ-MOSFETs verwendet werden.

Eine für einen solchen Fall geeignete Schaltungskonfi­ guration ist in Fig. 14 gezeigt. Wenn E-Typ-MOSFETs in Übertragungsgattern 30 verwendet werden, so fallen die Ausgangssignale der Steuergate-Treiber­ schaltung 32 um einen Potentialpegel entsprechend dem Schwellenwert dieser Transistoren ab, die in den Über­ tragungsgattern 30 verwendet sind. Bei der in der Fig. 14 gezeigten Schaltung ist ein Spannungskompensations­ kondensator Cb zusätzlich vorgesehen, um einen derarti­ gen Spannungsabfall durch Anheben der Steuerspannung in dem entsprechenden Übertragungsgatter zu kompensieren.

In den obigen Ausführungsbeispielen sind die NAND-Spei­ cherzellentransistoren M MOSFETs mit freischwebendem Gate; jedoch können auch MNOS-Typ-Speicherzellentran­ sistoren entsprechend der vorliegenden Erfindung in den EEPROMs verwendet werden. Es sei darauf hingewiesen, daß die gemeinsame Treiberschaltung 32 so abgeändert werden kann, daß sie in eine Vielzahl von getrennten Treiberabschnitten unterteilt ist, obwohl die Treiber­ schaltung 32 gemeinsam für den gesamten Speicherzellen­ abschnitt des EEPROMs arbeiten kann. Verschiedene Unter­ teilungsmethoden können in Erwägung gezogen werden; beispielsweise ist der gesamte Speicherzellenabschnitt in eine vorbestimmte Anzahl von quadratisch geformten Speicherunterabschnitten geteilt, deren jeder mit einer unabhängigen Steuergate-Treiberschaltung versehen ist. Alternativ ist der Speicherzellenabschnitt auf dem Chip­ substrat 20 in eine Reihe von Speicherunterabschnitten geteilt, die in einer vorbestimmten Richtung ausgerich­ tet sind; jeder Speicherunterabschnitt ist mit unab­ hängig arbeitenden Steuergate-Treiberabschnitten ver­ sehen. Es folgt eine genaue Beschreibung bezüglich zwei möglichen, abgewandelten EEPROMs anhand der Fig. 15 und 16.

Gemäß dem in Fig. 15 gezeigten Ausführungsbeispiel ist der Speicherzellenabschnitt 60 in vier quadratisch ge­ formte Speicherunterabschnitte 62A, 62B, 62C und 62D unterteilt, deren jeder eine vorgewählte Anzahl von Arrays von NAND-Zelleneinheiten ent­ hält. Vier Steuergate-Treiberschaltungen 64A, 62B, 64C und 64D sind vorgesehen und jeweils den Speicherunter­ abschnitten 62A, 62B, 62C und 62D zugeordnet. Anderer­ seits ist bei dem anderen, in Fig. 16 gezeigten Aus­ führungsbeispiel der Speicherzellenabschnitt in eine An­ zahl von Zellenarrays 66 unterteilt, die linear längs der sich in Bitleitung erstreckenden Richtung auf einem Chipsubstrat (in Fig. 16 nicht gezeigt) angeordnet sind. Mit jeder dieser Anordnungen kann jeder der Trei­ berabschnitte 64 oder 68 in seiner Steuergate-Treiber­ arbeitsbelastung erleichtert werden, was das Datenzu­ griffvermögen und die Betriebsgeschwindigkeit der EEPROMs verbessert.

Claims (8)

1. Nichtflüchtige Halbleiter-Speichervorrichtung mit:

• - einem Substrat (20),
• - parallelen Datenübertragungsleitungen (BL), die über dem Substrat (20) gebildet sind,
• - einem Speicherzellenabschnitt einschließlich eines Arrays von NAND-Typ-Zelleneinheiten (U1, U2, U3, U4), die einer entsprechenden einen Datenübertra­ gungsleitung (BL1) der Datenübertragungsleitungen (BL) zugeordnet sind und deren jede eine Reihen­ schaltung einer vorgewählten Anzahl von Datenspei­ chertransistoren (M1 bis M8) mit Steuergates und Schalttransistoren (SS, SD) hat,
• - einem Decodiererabschnitt (22) zum Auswählen eines der Schalttransistoren (SS, SD), und
• - einer Steuergate-Treiberschaltung (32), die ge­ meinsam für eine Vielzahl von bestimmten NAND-Typ- Zelleneinheiten vorgesehen ist, die unter den NAND-Typ-Zelleneinheiten (U1, U2, U3, U4) festge­ legt sind, welche der entsprechenden Datenübertra­ gungsleitung (BL1) zugeordnet sind,

dadurch gekennzeichnet, daß

• - die Steuergate-Treiberschaltung (32) zwei Gruppen von Ausgängen aufweist, nämlich eine erste Gruppe (32R), die auf einer Seite des Speicherzellenab­ schnittes vorgesehen ist, und eine zweite Gruppe (32L), die auf der anderen Seite des Speicherzel­ lenabschnittes auf dem Substrat (20) vorgesehen ist, und
• - der Decodiererabschnitt (22) auf der einen Seite des Speicherzellenabschnittes gelegen ist.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jeder der Datenspeichertransistoren (M) eine La­ dungsträgerspeicherschicht (41) hat, die isoliert über dem Substrat (20) vorgesehen ist, und daß der Schalttransistor (SD) ein Wählgate hat und zwischen der Reihenschaltung der Datenspeichertransistoren und einer entsprechenden Datenübertragungsleitung vorgesehen ist.

3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Steuergate-Treiberschaltung (32) gemeinsam mit den NAND-Typ-Zelleneinheiten (U1, U2, U3, U4) verbunden ist, die der gleichen Datenübertragungs­ leitung (BL1) zugeordnet sind.

4. Vorrichtung nach Anspruch 3, gekennzeichnet durch eine Übertragungsgattereinrichtung (30), die zwi­ schen den NAND-Typ-Zelleneinheiten (U1, U2, U3, U4) und der Steuergate-Treiberschaltung (32) vorgesehen ist, um wahlweise entsprechende Steuergates der Steuergates der NAND-Typ-Zelleneinheiten (U1, U2, U3, U4) mit der Steuergate-Treiberschaltung (32) zu verbinden, wobei die entsprechenden Steuergates sol­ che Steuergates umfassen, deren jedes von verschie­ denen NAND-Typ-Zelleneinheiten (U1, U2, U3, U4) ge­ wählt ist, die der gleichen Datenübertragungsleitung (BL1) zugeordnet sind.

5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Übertragungsgattereinrichtung (32) mit dem Wählgate des Schalttransistors (SD) verbunden ist.

6. Vorrichtung nach Anspruch 1, gekennzeichnet durch eine Übertragungsgattereinrichtung (30), die auf­ weist:

• - einen ersten Übertragungsgatterabschnitt (30R), der auf einer Seite des Speicherzellenabschnittes vorgesehen ist und mit der ersten Gruppe (32R) verbunden ist, und
• - einen zweiten Übertragungsgatterabschnitt (30L), der auf der anderen Seite des Speicherzellenab­ schnittes vorgesehen und mit der zweiten Gruppe (32L) verbunden ist.

7. Vorrichtung nach Anspruch 6, gekennzeichnet durch:

• - eine erste Gruppe von Steuergate-Ausgangsleitungen (CG1, CG3, CG5, CG7), die zwischen dem ersten Übertragungsgatterabschnitt (30R) und der ersten Gruppe (32R) verbunden sind, und
• - eine zweite Gruppe von Steuergate-Ausgangsleitun­ gen (CG2, CG4, CG6, CG8), die mit dem zweiten Übertragungsgatterabschnitt (30L) und der zweiten Gruppe (32L) verbunden sind.