WO2006029594A1 - Halbleiterspeicherbauelement - Google Patents

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WO2006029594A1
WO2006029594A1 PCT/DE2005/001558 DE2005001558W WO2006029594A1 WO 2006029594 A1 WO2006029594 A1 WO 2006029594A1 DE 2005001558 W DE2005001558 W DE 2005001558W WO 2006029594 A1 WO2006029594 A1 WO 2006029594A1
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WO
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lines
memory elements
line
read
write
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Application number
PCT/DE2005/001558
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Inventor
Corvin Liaw
Original Assignee
Infineon Technologies Ag
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Definitions

  • Semiconductor memory devices have a matrix-like arrangement of memory cells in columns and rows, which are addressed via word lines extending along the lines and bit lines running along the columns.
  • word lines extending along the lines and bit lines running along the columns.
  • bit lines running along the columns.
  • B. is formed by ionic solid state memory elements. Der ⁇ like memory elements are z.
  • R. Symanczyk et al. “Electrical Characterization of Solid State Ionic Memory Elements", Non-volatile Memory Technology Symposium 2003.
  • a thin film of a silver-doped chalcogenide or oxide glass as a solid electrolyte between a silver
  • a voltage of suitable polarity is applied to the electrodes, electrons flow from the cathode to the anode and reduce a corresponding number of positive silver ions from the anode to the chalcogenide or oxide glass
  • the deposition of the silver atoms in the solid electrolyte can be reversed, so that the silver atoms are oxidized and, as a result, a deposition of silver atoms is formed in the solid electrolyte Ions into the silver anode to be transported back and thereby the electrical resistance of the material is increased.
  • the programming state of a memory cell formed by such a memory element can be determined by the electrical resistance of the solid electrolyte Applying suitable voltages can thus be changed in a simple manner.
  • bit lines are already required within the memory cell field for each memory cell present along a word line. These bit lines are usually produced in the second metallization level and determine the minimum structural fineness of the memory cell array.
  • the object of the present invention is to provide a semiconductor memory device in which the memory cells can be addressed together with comparison or reference elements and which does not have the disadvantages of a high noise level or a large area requirement.
  • the semiconductor memory component has resistive memory elements arranged in rows and columns, which may be, in particular, the ionic solid-state memory elements which are connected to line-by-line read / write lines, two memory elements of selection transistors succeeding each other along a read / write line are connected, which are connected to ver ⁇ different word lines. It is thus achieved that only selection transistors are opened by the selection of a word line, of which a selection transistor connects the selected bit line to the memory element to be read, but no selection transistor connects the memory elements following a write / read line to a bit line, in particular does not connect to a bit line adjacent to the selected bit line. It is therefore possible to use the respective bit lines adjacent to the selected bit line as reference bit lines. Due to the adjacent arrangement of the selected bit line and the reference bit line, the influence of injected noise can be reduced.
  • bit lines adjacent to the selected bit line and not corresponding to those of the It is also possible to compare the addressed memory cell with a plurality of reference resistors, so that multi-level programming and thus multi-bit storage is possible.
  • bit lines can be combined in one bit line, or in other words, each bit line can be provided simultaneously for several columns of memory elements, so that the bit line pitch can be increased. This is advantageous because the bitlines are implemented in a higher metallization.
  • Each select transistor driven via a word line may be connected to a plurality of resistive memory elements. These memory elements then belong to different rows of the arrangement and are connected to different read / write lines. In each embodiment, it is provided that no two memory elements which are connected to the same selection transistor are connected to the same read / write line,
  • the totality of the memory elements is divided into groups comprising the same number of memory elements; the memory elements of the same group are connected to the same selection transistor, it also being possible for a plurality of groups of memory elements to be connected to the same selection transistor; the entirety of the read / write lines is also divided into groups each comprising as many read / write lines as memory elements are connected to a respective select transistor; Each group of read / write lines is connected to groups of memory elements, so that of all groups of memory elements, one memory element of which is connected to a read / write line of this group, each memory cell element is connected to another read / write line of this group. That is, the read / write lines are grouped according to the groups of the memory elements.
  • FIG. 1 shows a circuit diagram for a first embodiment of the component.
  • FIG. 2 shows a circuit diagram for an exemplary embodiment with bit lines which are each provided for two columns.
  • FIG. 3 shows a circuit diagram for another exemplary embodiment, in which the bit lines are provided in each case for four columns.
  • FIG. 4 shows a section from a plan view of a component with the arrangement of the bit lines, word lines and read / write lines.
  • FIG. 5 shows the plan view according to FIG. 4, supplemented by the arrangement of the doped regions and the isolation regions in the semiconductor body.
  • FIG. 6 shows a detail of a cross section through the component along a bit line.
  • FIG. 7 shows a plan view according to FIG. 4 for the exemplary embodiment according to FIG. 2.
  • FIG. 8 shows a plan view according to FIG. 4 for an exemplary embodiment according to FIG. 3.
  • the word lines are each perpendicular and the bit lines are drawn horizontally.
  • the orientation of the word lines and bit lines is therefore rotated by 90 ° with respect to the usual representations.
  • the memory elements are shown with small black squares which are connected between a respective selection transistor and a respective read / write line.
  • FIG. 1 shows a circuit diagram of word lines 4, bit lines 5 and read / write lines 7 for an exemplary embodiment which is particularly simple for explanation.
  • the word lines 4 are connected in rows to the gate electrodes of the selection transistors 1, respectively.
  • the selection transistors 1 are connected in pairs to one of the bit lines 5, each with one of its source / drain regions. Between the respective other source / drain region and at least one associated read / write line 7, a memory element 6 is connected in each case.
  • a plurality of memory elements 6 can be connected in parallel to each selection transistor 1, which are read out via mutually independent read / write lines. To simplify the illustration, only one memory element 6 and only one associated read / write line are shown in the diagram of FIG. 1 for each selection transistor.
  • the depicted pairs of selection transistors 1 are respectively connected to the two adjacent word lines 4. In the direction along the word lines 4, the successive selection transistors are each connected to the next but one bit lines 5. If one of the word lines 4 for addressing a ner memory cell is selected and for this purpose a ge suitable electrical potential is applied to this word line, all selection transistors of the relevant line are switched. However, not all bit lines 5 are thereby connected via the source-channel-drain path of the respective select transistors to the read / write line 6 of the relevant line, but only the respectively next-to-second bit lines. Therefore, there is always a bit line between two bit lines, which is only connected to selection transistors which are not addressed via the relevant selected word line. It is therefore possible in this scheme to use a bit line adjacent to a selected bit line as a reference bit line, which can be connected with a reference resistor.
  • FIG. 2 shows an alternative circuit diagram, in which, in comparison to the circuit diagram of FIG. 1, two mutually adjacent bit lines are combined to form a bit line.
  • the selection transistors along a respective word line are each connected to overclocked bit lines.
  • eight columns of memory elements are shown, which are numbered for clarity on the right edge with the numbers from 1 to 8. It can be seen that each bit line in this circuit diagram according to FIG. 2 is provided for the memory elements in two mutually adjacent columns.
  • the memory elements addressed via a selection transistor do not need to be present in only one line in each case, as in the schematic representation of FIG. 2, but can be arranged in a plurality of preferably successive lines; the read / write lines may be in the case of densely arranged memory elements in each Column be connected to a memory element. This will be explained in more detail with reference to the embodiment of FIG.
  • FIG. 3 shows a further circuit diagram in which the number of bit lines is again halved.
  • the above-drawn bit line 5 is provided here for the addressing of the memory elements in the columns 1, 2, 3 and 4, while the bit line 5 shown below is provided for the nach ⁇ following columns 5, 6, 7 and 8.
  • the bit lines are arranged here so that two of the associated columns of memory elements are present on both sides. Instead, however, only one column of memory elements can be present on one side, while three columns of memory elements are present on the opposite side of the associated bit line. Finally, the bit line can also be arranged so that all the memory elements connected thereto lie on the same side of this bit line.
  • the selection transistors 1 which follow one another along a respective word line 4 are indeed connected to mutually adjacent bit lines 5 in this arrangement; However, the memory elements arranged in mutually adjacent columns are read out via selection transistors, which are driven via different word lines. In this case, the bit lines which are respectively adjacent to a selected bit line can not be switched as a reference bit line. The bitline pitch can thus be increased.
  • FIG. 4 shows a semiconductor memory component in a view of the word lines 4, the bit lines 5 and the read / write lines 7, in which the interconnection of the memory elements with these lines corresponds to the circuit diagram of FIG.
  • the bit lines 5 are connected via terminal contacts 8 on the doped regions for source or drain of the selection transistors electrically contacted.
  • four memory elements are provided for each selection transistor controlled via a word line 4, which are connected to the associated four read / write lines 7.
  • the memory elements are resistor elements with two terminals, one of which is connected to the relevant read / write line and the other is connected to a source / drain region of the respective selection transistor, for which purpose the further terminal contacts 9 are provided.
  • connection contacts 8 of the bit lines are shaded from top left to bottom right for the purpose of better distinction, while the further connection contacts 9 of the connection surfaces 10 are hatched from bottom left to top right.
  • These further connection contacts 9 are each connected to a connection surface 10, the z. B. may be formed in a first metallization.
  • one of the terminals of the memory elements are arranged and electrically contacted on this connection surface 10. Therefore, the four memory elements, which are assigned to a selection transistor, can be connected via the connection surfaces 10.
  • the number of memory elements selected by means of each selection transistor is four in this example; this number is basically arbitrary.
  • the entirety of the memory elements 6 is divided into groups corresponding to the pads 10, so that no two memory elements 6 of the same group are connected to the same read / write line 7, all memory elements 6 of a group in each case are connected to the samencetran ⁇ sistor 1 and the read / write lines 7, which are connected to the memory elements 6 of the same group are connected to other memory elements 6, that of all groups of memory elements 6, one of which Memory element ange ⁇ is connected to one of these read / write lines 7, each memory element is connected to another of these read / write lines.
  • FIG. 4 The structure shown in FIG. 4 is again shown in FIG. 5, in which the contours of the side of the source / drain regions 2 of the selection transistors are shown with dashed contours.
  • a broader area hatching indicates the area in which the substrate can be provided with areas of an insulation 11, in particular an STI (shallow trench isolation). This insulation 11 does not extend between the source / drain regions 2, since there are the channel regions of the selection transistors.
  • STI shallow trench isolation
  • FIG. 5 the cross section through the component along the section line marked in FIG. 5 is shown in FIG.
  • the arranged in the semiconductor body or substrate source / drain regions 2 of the selection transistors are located.
  • the gate electrodes 3 above the channel region and electrically separated from them by a gate dielectric are connected to one another by the word lines 4.
  • the selection transistors are in each case connected in pairs to the bit line 5, from which vertical conductive connections with a connection contact 8 lead to respectively one of the source / drain regions 2 of the selection transistors.
  • the cross section shown in FIG. 6 runs along the inscribed bit line 5.
  • the insulation area is located within the plane of the first plane.
  • the respective second source / drain region of the selection transistors is provided with the further connection contact 9, from which a vertical connection leads to the connection surface 10, which is shown here ange ⁇ arranged first metallization.
  • four memory elements 6 are arranged on the pad 10, which are contacted on the top and are connected to one another line by line with the word lines 4, ie perpendicular to the plane of FIG. 6, via the read / write lines 7.
  • four Speieheretti 6 are provided for each selection transistor. This number is , however, in principle arbitrary.
  • FIG. 7 shows a further exemplary embodiment in a plan view corresponding to FIG. This embodiment corresponds to the circuit diagram of FIG. 2.
  • the bit lines 5 contact the source / drain regions of the respective selection transistors in each case in the region between two mutually adjacent word lines 4.
  • the contours of the word lines 4, the read / write lines 7 and the on Final surfaces 10 are drawn through or dashed corresponding to the mutual overlap of the relevant components. Contours of conductors which are only covered by the bit lines 5, which are located in the uppermost Ebe ⁇ ne, are here not ge as a hidden contours ge draws, but as if the bit lines 5 Maschinensich ⁇ tig. This facilitates the overview of the various levels of metallization.
  • connection contacts 8 of the bit lines 5 are hatched in FIG. 7 corresponding to FIG. It can be seen in FIG. 7 that the connection contacts of the bit lines 5 because the left and right sides of a respective center line of the bit line are arranged, so that two columns of the memory elements which are adjacent to one another are connected via the respective selection transistors.
  • the connection contacts 8 are here preferably connected via vertical conductive connections initially to a first metallization plane in which the connection surfaces 10 are present. In this metallization, there are also electrical conductors which lead from the vertical conductive connections via the connection contacts 8 to the positions designated by crosses, where in each case a further vertical conductive connection leads into the higher metallization level of the bit lines 5 and contacts them. If the bit lines are formed so wide that they overlap the positions of the connection contacts 8, a single respective vertical connection between the connection contact 8 and the bit line 5 can also suffice.
  • connection areas 10 drawn with dash-dot contours connect the memory elements selected with the relevant selection transistor; In the example of FIG. 7, these are in each case six memory elements which are connected to six successive read / write lines.
  • the pads 10 are each over four alstim ⁇ following word lines 4. To standardize the Darstel ⁇ ment the word lines were in each case Cushionzeich ⁇ as under one of the read / write lines in Figure 7, so that the arrangement is substantially the representation of FIG 6 corresponds.
  • each selection area 10 carries six memory elements, in contrast to the four memory elements that were illustrated in the embodiment according to FIGS. 4 and 5. It is essential here that two selection transistors succeeding one another in a row are connected to the next but one bit lines.
  • connection contacts 8 of two bit lines arranged in the same row there is therefore in each case one further bit line whose connection contacts 8 are arranged in other lines between the corresponding word lines.
  • These bit lines can therefore be used as reference bit line for determining a reference resistance.
  • a respectively selected word line switches the selection transistors connected along this line to this word line, so that the connection contacts 8 of the bit lines extending transversely to the word line are connected electrically conductively to the connection contacts 9 of the storage elements opposite the relevant word line.
  • the various memory elements on the associated connection surfaces 10 can be read out separately from one another via the assigned read / write lines. The programming is done by applying the opposite voltages to the bit line and the read / write line.
  • the selection transistors are connected in four successive columns to the same bit line 5.
  • the selection transistors which follow one another in succession along a word line are therefore connected to mutually adjacent bit lines.
  • An adjacent bit line can therefore sem embodiment can not be switched as a reference bit line.
  • the connecting contacts 8 in this example too, preferably vertical electrically conductive connections are made to the first metallization plane of the connection surfaces 10, in which further conductors are arranged, which lead to the points marked with crosses or to other points below the relevant bit line.
  • connection contacts 8 are arranged along a respective bit line 5 according to their sequence along the bit line one after the other in each of the associated four columns of memory elements in the sequence of their physical arrangement.
  • the bit lines with respect to the connected columns of memory elements can also be chosen differently, as already mentioned above.
  • the four gaps in question can also be successively connected in succession through the connection contacts 8 along a bit line in any order. following be contacted. It is only important here that, by means of the terminal contacts successive along a bit line, different columns of the columns addressed via this bit line are contacted successively.
  • the number of columns connected per bit line can basically be arbitrary. If very few bit lines and a dense arrangement of memory elements are provided, it will be expedient to correspondingly increase the number of memory elements addressed via a respective selection transistor. In this case, a larger number of memory elements are addressed via a respective selected word line and a respectively selected bit line, among which the memory element to be read out is selected by means of the relevant read / write line. In any case, the arrangement is to be carried out so that the memory elements present along a read / write line are each addressed by exactly one pair of a selected bit line and a selected word line. When selecting a specific word line and a particular bit line, only one memory element may therefore be addressed per read / write line. This is achieved in the arrangements shown in FIGS.
  • connection surfaces 10 are present in each case only in one column, in which the source / drain regions of the selection transistors are also arranged, so that one through a selected one Bit line and a selected word line addressed Aus ⁇ election transistor ange ⁇ only connected to memory elements of the same column, which are read via write / read lines in under ⁇ different lines.
  • the illustrated embodiments withideallytransisto ⁇ Ren, along a respective word line not to zueinan- the adjacent bit lines are connected in particular have the advantages that, when reading, the possibility arises of switching an adjacent free bit line as reference bit line, whereby the influence of coupled noise is reduced; if there are several free bit lines, a memory cell with several different reference variables can be compared, which are each switched to one of the free bit lines (multi-level sensing); the number of bit lines can be reduced, so that the space requirement is reduced; and because of the smaller number of selection transistors, which are driven by a selected word line, the parasitic currents are reduced.
  • the latter advantage offers the possibility of arranging more cells than previously in the direction of the word lines in the memory cell array.
  • the bit lines connected as reference bit lines can assume the function of a read line when the selected word line changes, while the previous read line becomes the reference bit line.
  • the exemplary embodiments described each have four or six memory elements per selection transistor, which are arranged in one column, but the groups of memory elements belonging to one another are not arranged in the same groups of four or six rows.
  • a shift of these groups of memory elements in the direction of the columns results from the presence of additional word lines which, as so-called passing wordlines, each address only a portion of the columns, while the remaining columns are addressed by other word lines
  • Selection transistors addressed by a particular word line therefore do not follow each other from one column to the next, but have larger spaces in which are present, whose selection transistors are addressed via word lines, which are arranged in other rows.
  • the manner in which the number of memory elements respectively assigned to a selection transistor and their arrangement in the respective columns can be varied together with the arrangement and number of bit lines and word lines to adjacent bit lines as reference bit lines to provide and / or to reduce the number of total required bitlines.

Landscapes

  • Semiconductor Memories (AREA)

Abstract

Halbleiterspeicherbauelement mit Widerstandsspeicherelementen (6) , die an Auswahltransistoren (1) angeschlossen sind, die mittels Wortleitungen (4) und Bitleitungen (5) adressiert werden, wobei die Speicherelemente mittels parallel zu den Wortleitungen angeordneten Schreib-/Leseleitungen (7) ausgelesen werden und jeweils zwei längs einer Schreib-/Leseleitung (7) aufeinanderfolgende Speicherelemente an Auswahltransistoren angeschlossen sind, die an verschiedene Wortleitungen angeschlossen sind. Auf diese Weise ist es möglich, eine zu einer Ausgewählten Bitleitung benachbarte Bitleitung als Bezugsbitleitung zu schalten und/oder die Anzahl der insgesamt erforderlichen Bitleitungen zu reduzieren.

Description

Beschreibung
Halbleiterspeicherbauelement
Halbleiterspeicherbauelemente besitzen eine matrixartige An¬ ordnung von Speicherzellen in Spalten und Zeilen, die über längs der Zeilen verlaufende Wortleitungen und längs der Spalten verlaufende Bitleitungen adressiert werden. Unter ei¬ ner Vielzahl möglicher Speichermedien kommt auch ein program¬ mierbarer elektrischer Widerstand in Frage, wie er z. B. durch ionische Festkörperspeicherelemente gebildet wird. Der¬ artige Speicherelemente sind z. B. in der Veröffentlichung von R. Symanczyk et al . , „Electrical Characterization of So¬ lid State Ionic Memory Elements", Non-volatile Memory Techno¬ logy Symposium 2003, beschrieben. Sie bestehen z. B. aus ei¬ nem dünnen Film eines mit Silber dotierten Chalcogenides oder Oxidglases als Festkörperelektrolyten zwischen einer Silber¬ anode und einer Kathode aus einem chemisch inerten Material . Wenn an die Elektroden eine elektrische Spannung geeigneter Polung angelegt wird, fließen Elektronen von der Kathode zur Anode und reduzieren eine entsprechende Anzahl von positiven Silberionen, die von der Anode in das Chalcogenid oder Oxid¬ glas austreten. Dadurch wird in dem Festkörperelektrolyten eine Abscheidung aus Silberatomen gebildet, die den elektri¬ schen Widerstand des Materials herabsetzen. Durch Anlegen ei¬ ner entgegengesetzt gepolten elektrischen Spannung kann die Abscheidung der Silberatome in dem Festkörperelektrolyten rückgängig gemacht werden, sodass die Silberatome oxidiert und als Ionen in die Silberanode zurücktransportiert werden und dadurch der elektrische Widerstand des Materials erhöht wird. Der durch den elektrischen Widerstand des Festkörper¬ elektrolyten definierte Programmierzustand einer mit einem solchen Speicherelement gebildeten Speicherzelle kann durch Anlegen geeigneter Spannungen somit auf einfache Weise verän¬ dert werden.
Zum Auslesen des Inhalts einer Speicherzelle ist es erforder¬ lich, einen weiteren elektrischen Widerstand als Bezugsgröße zu haben, mit dem der aktuelle Widerstandswert der Speicher¬ zelle verglichen werden kann, um festzustellen, ob die Spei¬ cherzelle programmiert oder nicht programmiert ist. Beim zei¬ lenweisen Adressieren der Speicherzellen über eine Wortlei- tung sind jedoch alle Speicherzellen der betreffenden Zeile adressiert, sodass die spaltenweise angeordneten Bitleitungen auf die Leseleitungen oder Source-Leitungen kurzgeschlossen werden. Um eine Bitleitung als Bezugsbitleitung benutzen zu können, darf diese nicht mit derselben Wortleitung angesteu¬ ert werden, mit der auch die auszulesende Speicherzelle ad¬ ressiert wird, damit die Bitleitung mit einem separaten Be¬ zugswiderstand beschaltet werden kann. Bei einer herkömmli¬ chen Anordnung der Speicherzellen in Zeilen und Spalten mit entsprechend in Zeilen angeordneten Wortleitungen und in Spalten angeordneten Bitleitungen kann keine zu einer ausge¬ wählten Bitleitungen benachbarte Bitleitung als Bezugsbitlei¬ tung geschaltet werden. Der Bezugswiderstand muss daher über eine von der ausgewählten Bitleitung weit entfernt angeordne¬ te Leitung ermittelt werden. Ein in die Leitungen eingekop¬ pelter Rauschpegel kann sich dabei störend bemerkbar machen. Zusätzlich erforderliche Bezugsbitleitungen erhöhen außerdem den Flächenbedarf. Es sind jedoch innerhalb des Speicherzel¬ lenfeldes bereits Bitleitungen für jede entlang einer Wort- leitung vorhandene Speicherzelle erforderlich. Diese Bitlei¬ tungen werden üblicherweise in der zweiten Metallisierungs- ebene hergestellt und bestimmen die minimale Strukturfeinheit des Speicherzellenfeldes. Aufgabe der vorliegenden Erfindung ist es, ein Halbleiter¬ speicherbauelement anzugeben, bei dem die Speicherzellen zu- • sammen mit Vergleichs- oder Bezugselementen adressiert werden können und das nicht die Nachteile eines hohen Rauschpegels oder eines großen Flächenbedarfs aufweist.
Diese Aufgabe wird mit dem Halbleiterspeicherbauelement mit den Merkmalen des Anspruchs 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
Das Halbleiterspeicherbauelement besitzt in Zeilen und Spal¬ ten angeordnete Widerstandsspeicherelemente, die insbesondere die eingangs beschriebenen ionischen Festkörperspeicherele¬ mente sein können, die an zeilenweise verlaufende Schreib- /Leseleitungen angeschlossen sind, wobei jeweils zwei längs einer Schreib-/Leseleitung aufeinanderfolgende Speicherele¬ mente an Auswahltransistoren angeschlossen sind, die an ver¬ schiedene Wortleitungen angeschlossen sind. Damit wird er¬ reicht, dass durch die Auswahl einer Wortleitung jeweils nur Auswahltransistoren geöffnet werden, von denen ein Auswahl- transistor die ausgewählte Bitleitung mit dem auszulesenden Speicherelement verbindet, aber kein Auswahltransistor die längs der Schreib-/Leseleitung folgenden Speicherelemente mit einer Bitleitung, insbesondere nicht mit einer zu der ausge¬ wählten Bitleitung benachbarten Bitleitung, verbindet. Es ist daher möglich, die jeweils zu der ausgewählten Bitleitung be¬ nachbarten Bitleitungen als Bezugsbitleitungen zu verwenden. Aufgrund der benachbarten Anordnung der ausgewählten Bitlei- tung und der Bezugsbitleitung kann der Einfluss eingekoppel¬ ten Rauschens reduziert werden.
Bei Ausführungsformen mit mehreren zu der ausgewählten Bit- leitung benachbarten Bitleitungen, die nicht an die von der betreffenden Wortleitung adressierten Auswahltransistoren an¬ geschlossen sind, ist es auch möglich, die adressierte Spei¬ cherzelle mit mehreren Bezugswiderständen zu vergleichen, so- dass eine mehrpegelige Programmierung und damit eine Multi- Bit-Speicherung möglich ist. Außerdem können mehrere Bitlei¬ tungen in einer Bitleitung zusammengefasst sein, oder, anders ausgedrückt, jede Bitleitung kann gleichzeitig für mehrere Spalten von Speicherelementen vorgesehen sein, sodass der Bitlinepitch erhöht werden kann. Dies ist vorteilhaft, da die Bitleitungen in einer höheren Metallisierung ausgeführt sind. Jeder über eine Wortleitung angesteuerte Auswahltransistor kann mit mehreren Widerstandsspeicherelementen verbunden sein. Diese Speicherelemente gehören dann zu verschiedenen Zeilen der Anordnung und sind an verschiedene Schreib- /Leseleitungen angeschlossen. Bei jedem Ausführungsbeispiel ist vorgesehen, dass keine zwei Speicherelemente, die an den¬ selben Auswahltransistor angeschlossen sind, an dieselbe Schreib-/Leseleitung angeschlossen sind,
Besonders bevorzugte Ausführungsbeispiele sehen vor, dass die Gesamtheit der Speicherelemente in Gruppen aufgeteilt ist, die dieselbe Anzahl von Speicherelementen umfassen; die Spei¬ cherelemente derselben Gruppe an denselben Auswahltransistor angeschlossen sind, wobei auch mehrere Gruppen von Speicher¬ elementen an denselben Auswahltransistor angeschlossen sein können; die Gesamtheit der Schreib-/Leseleitungen ebenfalls in Gruppen aufgeteilt ist, die jeweils so viele Schreib- /Leseleitungen umfassen, wie Speicherelemente an jeweils ei¬ nen Auswähltransistor angeschlossen sind; jede Gruppe von Schreib-/Leseleitungen an Gruppen von Speicherelementen ange¬ schlossen ist, so dass von allen Gruppen von Speicherelemen¬ ten, von denen ein Speicherelement an eine Schreib- /Leseleitung dieser Gruppe angeschlossen ist, jedes Speicher- element an eine andere Schreib-/Leseleitungen dieser Gruppe angeschlossen ist. Das heißt, dass die Schreib-/Leseleitungen entsprechend den Gruppen der Speicherelemente gruppiert sind.
Es folgt eine genauere Beschreibung von Beispielen des Halb¬ leiterspeicherbauelementes anhand der beigefügten Figuren 1 bis 8.
Die Figur 1 zeigt ein SchaltungsSchema für eine erste Ausfüh¬ rungsform des Bauelements.
Die Figur 2 zeigt ein Schaltungsschema für ein Ausführungs- beispiel mit Bitleitungen, die jeweils für zwei Spalten vor¬ gesehen sind.
Die Figur 3 zeigt ein Schaltungsschema für ein anderes Aus¬ führungsbeispiel, bei dem die Bitleitungen jeweils für vier Spalten vorgesehen sind.
Die Figur 4 zeigt einen Ausschnitt aus einer Aufsicht auf ein Bauelement mit der Anordnung der Bitleitungen, Wortleitungen und Schreib-/Leseleitungen.
Die Figur 5 zeigt die Aufsicht gemäß Figur 4, ergänzt um die Anordnung der dotierten Bereiche und der Isolationsbereiche in dem Halbleiterkörper.
Die Figur 6 zeigt einen Ausschnitt aus einem Querschnitt durch das Bauelement längs einer Bitleitung.
Die Figur 7 zeigt eine Aufsicht gemäß der Figur 4 für das Ausführungsbeispiel gemäß der Figur 2. Die Figur 8 zeigt eine Aufsicht gemäß der Figur 4 für ein Ausführungsbeispiel gemäß der Figur 3.
In den SchaltungsSchemata der Figuren 1 bis 3 sind die Wort- leitungen jeweils senkrecht und die Bitleitungen jeweils waagrecht eingezeichnet. Die Ausrichtung der Wortleitungen und Bitleitungen ist daher gegenüber den üblichen Darstellun¬ gen um 90° gedreht. Die Speicherelemente sind mit kleinen schwarzen Quadraten dargestellt, die zwischen einen jeweili¬ gen Auswahltransistor und eine jeweilige Schreib-/Leseleitung geschaltet sind.
Die Figur 1 zeigt ein Schaltungsschema aus Wortleitungen 4, Bitleitungen 5 und Schreib-/Leseleitungen 7 für ein zur Er¬ läuterung besonders einfach gewähltes Ausführungsbeispiel. Die Wortleitungen 4 sind jeweils zeilenweise an die Gate- Elektroden der Auswahltransistoren 1 angeschlossen. Die Aus¬ wahltransistoren 1 sind paarweise mit jeweils einem ihrer Source-/Drain-Bereiche an eine der Bitleitungen 5 angeschlos¬ sen. Zwischen den jeweils anderen Source-/Drain-Bereich und mindestens eine zugehörige Schreib-/Leseleitung 7 ist jeweils ein Speicherelement 6 geschaltet. An jeden Auswahltransistor 1 kann eine Mehrzahl von Speicherelementen 6 parallel ange¬ schlossen sein, die über voneinander unabhängige Schreib- /Leseleitungen ausgelesen werden. Zur Vereinfachung der Dar¬ stellung sind in dem Schema der Figur 1 zu jedem Auswahltran¬ sistor nur jeweils ein Speicherelement 6 und nur eine zugehö¬ rige Schreib-/Leseleitung eingezeichnet. Die eingezeichneten Paare von Auswahltransistoren 1 sind jeweils an die beiden benachbarten Wortleitungen 4 angeschlossen. In der Richtung längs der Wortleitungen 4 sind die aufeinanderfolgenden Aus¬ wahltransistoren jeweils an übernächste Bitleitungen 5 ange¬ schlossen. Wenn eine der Wortleitungen 4 zur Adressierung ei- ner Speicherzelle ausgewählt wird und zu diesem Zweck ein ge¬ eignetes elektrisches Potenzial an diese Wortleitung angelegt wird, werden alle Auswahltransistoren der betreffenden Zeile geschaltet. Es werden dadurch aber nicht alle Bitleitungen 5 über die Source-Kanal-Drain-Strecke der betreffenden Auswahl¬ transistoren mit der Schreib-/Leseleitung 6 der betreffenden Zeile verbunden, sondern nur die jeweils übernächsten Bitlei¬ tungen. Zwischen zwei Bitleitungen befindet sich daher immer eine Bitleitung, die nur an Auswahltransistoren angeschlossen ist, die über die betreffende ausgewählte Wortleitung nicht adressiert werden. Es ist daher bei diesem Schema möglich, eine zu einer ausgewählten Bitleitung benachbarte Bitleitung als Bezugsbitleitung zu verwenden, die mit einem Bezugswider¬ stand beschaltet werden kann.
Die Figur 2 zeigt ein alternatives Schaltungsschema, bei dem im Vergleich zu dem SchaltungsSchema der Figur 1 zwei zuein¬ ander benachbarte Bitleitungen jeweils zu einer Bitleitung zusammengefasst sind. Auch hierbei sind die Auswahltransisto¬ ren längs einer jeweiligen Wortleitung jeweils mit übernächs¬ ten Bitleitungen verbunden. In dem Ausschnitt der Figur 2 sind acht Spalten von Speicherelementen wiedergegeben, die zur Verdeutlichung am rechten Rand mit den Ziffern von 1 bis 8 durchnummeriert sind. Daran ist erkennbar, dass jede Bit- leitung bei diesem Schaltungsschema gemäß der Figur 2 für die Speicherelemente in zwei zueinander benachbarten Spalten vor¬ gesehen ist . Die über einen Auswahltransistor adressierten Speicherelemente brauchen nicht wie in der schematischen Dar¬ stellung der Figur 2 jeweils nur in einer Zeile vorhanden zu sein, sondern können in mehreren, vorzugsweise aufeinander¬ folgenden Zeilen angeordnet sein; die Schreib-/Leseleitungen können im Fall dicht angeordneter Speicherelemente in jeder Spalte mit einem Speicherelement verbunden sein. Das wird an¬ hand des Ausführungsbeispiels der Figur 7 näher erläutert.
Die Figur 3 zeigt ein weiteres SchaltungsSchema, bei dem die Anzahl der Bitleitungen nochmals halbiert ist . Die oben ein¬ gezeichnete Bitleitung 5 ist hier für die Adressierung der Speicherelemente in den Spalten 1, 2, 3 und 4 vorgesehen, während die unten eingezeichnete Bitleitung 5 für die nach¬ folgenden Spalten 5, 6, 7 und 8 vorgesehen ist. Die Bitlei- tungen sind hier so angeordnet, dass auf beiden Seiten je zwei der zugehörigen Spalten von Speicherelementen vorhanden sind. Statt dessen kann aber auf einer Seite nur eine Spalte aus Speicherelementen vorhanden sein, während auf der gegenü¬ berliegenden Seite der zugehörigen Bitleitung drei Spalten von Speicherelementen vorhanden sind. Schließlich kann die Bitleitung auch so angeordnet sein, dass alle daran ange¬ schlossenen Speicherelemente auf derselben Seite dieser Bit- leitung liegen. Die längs einer jeweiligen Wortleitung 4 auf¬ einanderfolgenden Auswahltransistoren 1 sind zwar bei dieser Anordnung an zueinander benachbarte Bitleitungen 5 ange¬ schlossen; die in zueinander benachbarten Spalten angeordne¬ ten Speicherelemente werden aber über Auswahltransistoren ausgelesen, die über verschiedene Wortleitungen angesteuert werden. Die zu einer ausgewählten Bitleitung jeweils benach¬ barten Bitleitungen können dabei nicht als Bezugsbitleitung geschaltet werden. Der Bitlinepitch kann somit erhöht werden.
Die Figur 4 zeigt ein Halbleiterspeicherbauelement in Auf¬ sicht mit den Wortleitungen 4, den Bitleitungen 5 und den Schreib-/Leseleitungen 7, bei dem die Verschaltung der Spei¬ cherelemente mit diesen Leitungen dem Schaltungsschema der Figur 1 entspricht. Die Bitleitungen 5 sind mittels An¬ schlusskontakten 8 auf den dotierten Bereichen für Source bzw. Drain der Auswahltransistoren elektrisch kontaktiert. Bei diesem Ausführungsbeispiel sind für jeden über eine Wort- leitung 4 angesteuerten Auswahltransistor vier Speicherele¬ mente vorgesehen, die an die zugehörigen vier Schreib- /Leseleitungen 7 angeschlossen sind. Die Speicherelemente sind Widerstandselemente mit zwei Anschlüssen, von denen je¬ weils einer an die betreffende Schreib-/Leseleitung ange¬ schlossen ist und der andere an einen Source-/Drain-Bereich des betreffenden Auswahltransistors, wofür die weiteren An¬ schlusskontakte 9 vorgesehen sind. Die Anschlusskontakte 8 der Bitleitungen sind zwecks besserer Unterscheidung jeweils von links oben nach rechts unten schraffiert, während die weiteren Anschlusskontakte 9 der Anschlussflächen 10 von links unten nach rechts oben schraffiert sind. Diese weiteren Anschlusskontakte 9 sind jeweils mit einer Anschlussfläche 10 verbunden, die z. B. in einer ersten Metallisierungsebene ausgebildet sein kann. Auf dieser Anschlussfläche 10 sind je¬ weils die einen Anschlüsse der Speicherelemente angeordnet und elektrisch kontaktiert. Über die Anschlussflächen 10 kön¬ nen daher jeweils die vier Speicherelemente, die einem Aus¬ wahltransistor zugeordnet sind, angeschlossen werden. Die An¬ zahl der mittels jedes Auswahltransistors angewählten Spei¬ cherelemente ist in diesem Beispiel vier; diese Anzahl ist aber grundsätzlich beliebig. Bei dem dargestellten Ausfüh¬ rungsbeispiel ist die Gesamtheit der Speicherelemente 6 ent¬ sprechend den Anschlussflächen 10 in Gruppen aufgeteilt, so dass keine zwei Speicherelemente 6 derselben Gruppe an die¬ selbe Schreib-/Leseleitung 7 angeschlossen sind, alle Spei¬ cherelemente 6 einer Gruppe jeweils an denselben Auswahltran¬ sistor 1 angeschlossen sind und die Schreib-/Leseleitungen 7, die an die Speicherelemente 6 derselben Gruppe angeschlossen sind, so an weitere Speicherelemente 6 angeschlossen sind, dass von allen Gruppen von Speicherelementen 6, von denen ein Speicherelement an eine dieser Schreib-/Leseleitungen 7 ange¬ schlossen ist, jedes Speicherelement an eine andere dieser Schreib-/Leseleitungen angeschlossen ist.
Die in der Figur 4 gezeigte Struktur ist nochmals in der Fi¬ gur 5 dargestellt, in der mit gestrichelt eingezeichneten verdeckten Konturen die seitlichen Berandungen der Source- /Drain-Bereiche 2 der Auswahltransistören dargestellt sind. Eine breitere großflächige Schraffierung gibt den Bereich an, in dem das Substrat mit Bereichen einer Isolation 11, insbe¬ sondere einer STI (shallow trench Isolation) , versehen sein kann. Diese Isolation 11 erstreckt sich nicht zwischen die Source-/Drain-Bereiche 2, da sich dort die Kanalbereiche der Auswahltransistoren befinden.
Zur weiteren Erläuterung dieses Ausführungsbeispiels ist in der Figur 6 der Querschnitt durch das Bauelement längs der in der Figur 5 markierten Schnittlinie dargestellt. In diesem Querschnitt sind die in dem Halbleiterkörper oder Substrat angeordneten Source-/Drain-Bereiche 2 der Auswahltransistoren eingezeichnet. Die Gate-Elektroden 3 oberhalb der Kanalberei¬ che und von diesen durch ein Gate-Dielektrikum elektrisch ge¬ trennt, sind durch die Wortleitungen 4 miteinander verbunden. Die Auswahltransistoren sind jeweils paarweise an die Bitlei¬ tung 5 angeschlossen, von der vertikale leitende Verbindungen mit einem Anschlusskontakt 8 auf jeweils einen der Source- /Drain-Bereiche 2 der Auswahltransistoren führt. Der in der Figur 6 dargestellte Querschnitt verläuft entlang der einge¬ zeichneten Bitleitung 5. Mit gestrichelten Konturen ist im mittleren Bereich die Anordnung der vertikalen leitenden Ver¬ bindung sowie der Source-/Drain-Bereiche des in der Blick¬ richtung nachfolgenden, aber nicht in der Schnittebene lie¬ genden Auswahltransistors wiedergegeben. In dem betreffenden Bereich befindet sich innerhalb der Sσhnittebene die Isolati¬ on 11. Der jeweils zweite Source-/Drain-Bereich der Auswahl¬ transistoren ist mit dem weiteren Anschlusskontakt 9 verse¬ hen, von dem eine vertikale Verbindung zu der Anschlussfläche 10 führt, die hier in der ersten Metallisierungsebene ange¬ ordnet ist. Auf der Anschlussfläche 10 sind in diesem Bei¬ spiel jeweils vier Speicherelemente 6 angeordnet, die ober¬ halb kontaktiert sind und parallel zu den Wortleitungen 4, d. h. senkrecht zur Zeichenebene der Figur 6, über die Schreib- /Leseleitungen 7 zeilenweise miteinander verbunden sind. In dem Beispiel der Figur 6 sind zu jedem Auswahltransistor vier Speieherelemente 6 vorgesehen. Diese Zahl ist,jedoch grund¬ sätzlich beliebig.
In der Figur 7 ist ein weiteres Ausführungsbeispiel in einer der Figur 4 entsprechenden Aufsicht dargestellt. Diese Aus¬ führungsform entspricht dem Schaltungsschema der Figur 2. Die Bitleitungen 5 kontaktieren die Source-/Drain-Bereiche der betreffenden Auswahltransistoren jeweils im Bereich zwischen zwei zueinander benachbarten Wortleitungen 4. Die Konturen der Wortleitungen 4, der Schreib-/Leseleitungen 7 und der An¬ schlussflächen 10 sind durchgezogen oder gestrichelt entspre¬ chend der gegenseitigen Überdeckung der betreffenden Kompo¬ nenten. Konturen von Leitern, die nur von den Bitleitungen 5 überdeckt werden, die sich in der obersten dargestellten Ebe¬ ne befinden, sind hierbei nicht als verdeckte Konturen ge¬ zeichnet, sondern so, als wären die Bitleitungen 5 durchsich¬ tig. Das erleichtert die Übersicht über die verschiedenen Me¬ tallisierungsebenen.
Die Anschlusskontakte 8 der Bitleitungen 5 sind in der Figur 7 entsprechend der Figur 4 schraffiert. In der Figur 7 ist erkennbar, dass die Anschlusskontakte der Bitleitungen 5 je- weils links und rechts seitlich einer jeweiligen Mittellinie der Bitleitung angeordnet sind, sodass zwei zueinander be¬ nachbarte Spalten der Speicherelemente über die betreffenden Auswahltransistoren angeschlossen werden. Die Anschlusskon¬ takte 8 sind hier vorzugsweise über vertikale leitende Ver¬ bindungen zunächst mit einer ersten Metallisierungsebene ver¬ bunden, in der die Anschlussflächen 10 vorhanden sind. In dieser Metallisierungsebene befinden sich auch elektrische Leiter, die von den vertikalen leitenden Verbindungen über den Anschlusskontakten 8 zu den mit Kreuzen bezeichneten Po¬ sitionen führen, wo jeweils eine weitere vertikale leitende Verbindung in die höher angeordnete Metallisierungsebene der Bitleitungen 5 führt und diese kontaktiert. Wenn die Bitlei¬ tungen so breit ausgebildet sind, dass sie die Positionen der Anschlusskontakte 8 überlappen, kann auch eine einzige jewei¬ lige vertikale Verbindung zwischen dem Anschlusskontakt 8 und der Bitleitung 5 genügen.
Die mit strichpunktierten Konturen eingezeichneten Anschluss- flächen 10 schließen die mit dem betreffenden Auswahltransis- tor gewählten Speicherelemente an; das sind in dem Beispiel der Figur 7 jeweils sechs Speicherelemente, die an sechs auf¬ einanderfolgende Schreib-/Leseleitungen angeschlossen sind. Die Anschlussflächen 10 liegen jeweils über vier aufeinander¬ folgenden Wortleitungen 4. Zur Vereinheitlichung der Darstel¬ lung wurden auch in der Figur 7 die Wortleitungen jeweils als unter einer der Schreib-/Leseleitungen verlaufend eingezeich¬ net, sodass die Anordnung im Wesentlichen der Darstellung der Figur 6 entspricht. Jede Auswahlfläche 10 trägt in diesem Beispiel jedoch sechs Speicherelemente im Unterschied zu den vier Speicherelementen, die bei dem Ausführungsbeispiel gemäß den Figuren 4 und 5 dargestellt waren. Wesentlich hierbei ist, dass zwei in einer Zeile aufeinander¬ folgende Auswahltransistoren an übernächste Bitleitungen an¬ geschlossen sind. Zwischen zwei in derselben Zeile angeordne¬ ten Anschlusskontakten 8 zweier Bitleitungen befindet sich daher jeweils eine weitere Bitleitung, deren Anschlusskontak¬ te 8 in anderen Zeilen zwischen den entsprechenden Wortlei- tungen angebracht sind. Diese Bitleitungen können daher als Bezugsbitleitung zum Bestimmen eines Bezugswiderstands ver¬ wendet werden. Eine jeweils ausgewählte Wortleitung schaltet die längs der betreffenden Zeile an diese Wortleitung ange¬ schlossenen Auswahltransistoren, sodass die Anschlusskontakte 8 der quer zu der Wortleitung verlaufenden Bitleitungen elek¬ trisch leitend mit den der betreffenden Wortleitung gegen¬ überliegenden Anschlusskontakten 9 der Speieherelemente ver¬ bunden werden. Die verschiedenen Speicherelemente auf den zu¬ gehörigen Anschlussflächen 10 können über die zugeordneten Schreib-/Leseleitungen getrennt voneinander ausgelesen wer¬ den. Das Programmieren geschieht jeweils durch Anlegen der entgegengesetzten Spannungen an die Bitleitung und die Schreib-/Leseleitung. In den Zeilen zwischen zwei zueinander benachbarten Wortleitungen 4 befinden sich daher jeweils nur Anschlusskontakte 8 eines Teils der Bitleitungen, bei diesem Ausführungsbeispiel insbesondere nur jeweils übernächster Bitleitungen. Das ermöglicht es, eine dazwischen vorhandene, bei Auswahl einer bestimmten Wortleitung sozusagen freie Bit¬ leitung, jeweils als Bezugsbitleitung einzusetzen.
Bei dem Ausführungsbeispiel gemäß der Figur 8 sind die Aus¬ wahltransistoren in jeweils vier aufeinanderfolgenden Spalten an dieselbe Bitleitung 5 angeschlossen. Die in einer Zeile längs einer Wortleitung aufeinanderfolgenden Auswahltransis¬ toren sind daher an zueinander benachbarte Bitleitungen ange¬ schlossen. Eine benachbarte Bitleitung kann folglich bei die- sem Ausführungsbeispiel nicht als Bezugsbitleitung geschaltet werden. Es ist jedoch möglich, die gesamte Anzahl der erfor¬ derlichen Bitleitungen wesentlich zu reduzieren, sodass der Flächenbedarf des Speicherzellenfeldes deutlich verringert ist. Von den Anschlusskontakten 8 gehen auch bei diesem Bei¬ spiel vorzugsweise vertikale elektrisch leitende Verbindungen zu der ersten Metallisierungsebene der Anschlussflächen 10, in der weitere Leiter strukturiert sind, die zu den mit Kreu¬ zen markierten Punkten oder zu anderen Stellen unterhalb der betreffenden Bitleitung führen. Dort sind weitere vertikale elektrisch leitende Verbindungen vorhanden, mit denen die Leiter mit den Bitleitungen verbunden werden, die zum Bei¬ spiel in der zweiten Metallisierungsebene ausgebildet sind. Statt dessen können die vertikalen Verbindungen von den An¬ schlusskontakten 8 in die Ebene der Bitleitungen reichen. In diesem Fall sind die Bitleitungen so breit ausgebildet oder die Ränder der Bitleitungen so ausgestaltet, zum Beispiel mit angesetzten Leiterbahnen, dass die Bitleitungen oder diese angesetzten Leiterbahnen die Anschlusskontakte 8 überdecken und so direkt über nur eine vertikale Verbindung an die An¬ schlusskontakte 8 angeschlossen werden können. Bei dem Aus¬ führungsbeispiel der Figur 8 befinden sich die Anschlusskon¬ takte 8 längs einer jeweiligen Bitleitung 5 entsprechend ih¬ rer Abfolge längs der Bitleitung nacheinander in je einer der zugehörigen vier Spalten von Speicherelementen in der Abfolge ihrer physikalischen Anordnung. Von diesen vier Spalten lie¬ gen eine links von der Mittellinie der Bitleitung und drei rechts von der Mittellinie der Bitleitung. Die Anordnung der Bitleitungen in Bezug auf die angeschlossenen Spalten von Speicherelementen kann aber auch anders gewählt sein, wie o- ben bereits erwähnt. Auch können die vier betreffenden Spal¬ ten im Prinzip in beliebiger Reihenfolge nacheinander durch die Anschlusskontakte 8 längs einer Bitleitung aufeinander- folgend kontaktiert sein. Wesentlich ist hierbei nur, dass durch die längs einer Bitleitung aufeinanderfolgenden An¬ schlusskontakte nacheinander verschiedene der über diese Bit- leitung adressierten Spalten kontaktiert werden.
Die Anzahl der pro Bitleitung angeschlossenen Spalten kann grundsätzlich beliebig sein. Falls sehr wenige Bitleitungen und eine möglichst dichte Anordnung von Speicherelementen vorgesehen sind, wird es zweckmäßig sein, die Anzahl der über einen jeweiligen Auswahltransistor adressierten Speicherele¬ mente entsprechend zu erhöhen. Über eine jeweils ausgewählte Wortleitung und eine jeweils ausgewählte Bitleitung wird in diesem Fall eine größere Anzahl von Speicherelementen adres¬ siert, unter denen das auszulesende Speicherelement mittels der betreffenden Schreib-/Leseleitung ausgewählt wird. Die Anordnung ist in jedem Fall so vorzunehmen, dass die längs einer Schreib-/Leseleitung vorhandenen Speicherelemente je¬ weils durch genau ein Paar einer ausgewählten Bitleitung und einer ausgewählten Wortleitung adressiert werden. Bei der Auswahl einer bestimmten Wortleitung und einer bestimmten Bitleitung darf daher pro Schreib-/Leseleitung nur ein Spei¬ cherelement adressiert sein. Das wird bei den in den Figuren 7 und 8 dargestellten Anordnungen dadurch erreicht, dass die Anschlussflächen 10 jeweils nur in einer Spalte vorhanden sind, in der auch die Source-/Drain-Bereiche der Auswahltran¬ sistoren angeordnet sind, so dass ein durch eine ausgewählte Bitleitung und eine ausgewählte Wortleitung adressierter Aus¬ wahltransistor nur an Speicherelemente derselben Spalte ange¬ schlossen ist, die über Schreib-/Leseleitungen in unter¬ schiedlichen Zeilen ausgelesen werden.
Die dargestellten Ausführungsbeispiele mit Auswahltransisto¬ ren, die längs einer jeweiligen Wortleitung nicht an zueinan- der benachbarte Bitleitungen angeschlossen sind, haben insbe¬ sondere die Vorteile, dass sich beim Lesen die Möglichkeit ergibt, eine benachbarte freie Bitleitung als Bezugsbitlei¬ tung zu schalten, wodurch der Einfluss eingekoppelten Rau¬ schens (noise) reduziert wird; bei mehreren freien Bitleitun¬ gen eine Speicherzelle mit mehreren verschiedenen Bezugsgrö¬ ßen verglichen werden kann, die jeweils auf eine der freien Bitleitungen geschaltet werden (multi-level sensing) ; die An¬ zahl der Bitleitungen verringert werden kann, sodass der Flä¬ chenbedarf verringert ist; und wegen der geringeren Anzahl von Auswahltransistoren, die durch eine ausgewählte Wortlei¬ tung angesteuert werden, die parasitären Ströme verringert werden. Insbesondere der letztgenannte Vorteil bietet die Möglichkeit, mehr Zellen als bisher in Richtung der Wortlei¬ tungen in dem Speicherzellenfeld anzuordnen. Die als Bezugs- bitleitungen geschalteten Bitleitungen können beim Wechsel der ausgewählten Wortleitung die Funktion einer Leseleitung übernehmen, während die vorherige Leseleitung zur Bezugsbit- leitung wird.
Die beschriebenen Ausführungsbeispiele besitzen pro Auswahl- transistor jeweils vier bzw. sechs Speicherelemente, die in einer Spalte angeordnet sind, wobei die Gruppen einander zu¬ gehöriger Speicherelemente aber nicht in denselben Gruppen von vier bzw. sechs Zeilen angeordnet sind. Eine Verschiebung dieser Gruppen von Speicherelementen in der Richtung der Spalten ergibt sich dadurch, dass zusätzliche Wortleitungen vorhanden sind, die als so genannte „passing wordlines" je¬ weils nur einen Anteil der Spalten adressieren, während die übrigen Spalten durch andere Wortleitungen adressiert werden. Die von einer bestimmten Wortleitung adressierten Auswahl- transistoren folgen daher nicht von Spalte zu Spalte aufein¬ ander, sondern besitzen größere Zwischenräume, in denen Spal- ten vorhanden sind, deren Auswahltransistoren über Wortlei¬ tungen adressiert werden, die in anderen Zeilen angeordnet sind. Aus den dargestellten Ausführungsbeispielen geht her¬ vor, in welcher Weise die Anzahl der jeweils einem Auswahl¬ transistor zugeordneten Speicherelemente sowie deren Anord¬ nung in den jeweiligen Spalten zusammen mit der Anordnung und Anzahl der Bitleitungen und Wortleitungen variiert werden können, um benachbarte Bitleitungen als Bezugsbitleitungen zur Verfügung zu stellen und/oder die Anzahl der insgesamt erforderlichen Bitleitungen zu reduzieren.
Bezugszeichenliste
1 Auswahltransistor
2 Source-/Drain-Bereich
3 Gate-Elektrode
4 Wortleitung
5 Bitleitung
6 Speicherelement
7 Schreib-/Leseleitung
8 Anschlusskontakt
9 weiterer Anschlusskontakt
10 Anschlussfläche
11 Isolation

Claims

Patentansprüche
1. Halbleiterspeicherbauelement mit einer matrixartigen An¬ ordnung von Speicherelementen in Zeilen und Spalten, bei dem Auswahltransistoren (1) vorhanden sind, die jeweils zwei Source-/Drain-Bereiche (2) und einen dazwischen vorhandenen und mittels einer Gate-Elektrode (3) gesteuerten Kanal auf¬ weisen und die in Zeilen aufeinanderfolgend angeordnet sind, Wortleitungen (4) vorhanden sind, die jeweils an die Gate- Elektroden (3) der in einer jeweiligen Zeile vorhandenen Aus¬ wahltransistoren (1) angeschlossen sind,
Bitleitungen (5) vorhanden sind, die jeweils an je einen Source-/Drain-Bereich (2) einer Mehrzahl von Auswähltransis- toren (1) angeschlossen sind, von denen keine zwei in dersel¬ ben Zeile angeordnet sind, derart, dass alle Auswähltransis- toren (1) an genau eine Bitleitung (5) angeschlossen sind, Speicherelemente (6) vorhanden sind, die als Widerstandsspei¬ cherelemente ausgebildet und zeilenweise mit jeweils einer Schreib-/Leseleitung (7) verbunden sind und die zwischen die betreffende Schreib-/Leseleitung (7) und den nicht mit einer Bitleitung (5) verbundenen Source-/Drain-Bereich (2) eines Auswahltransistors (1) geschaltet sind, und jeweils zwei längs einer Schreib-/Leseleitung (7) aufeinan¬ derfolgende Speicherelemente (6) an Auswahltransistoren (1) angeschlossen sind, die an verschiedene Wortleitungen (4) an¬ geschlossen sind.
2. Halbleiterspeicherbauelement nach Anspruch 1, bei dem die Gesamtheit der Speicherelemente (β) in Gruppen aufgeteilt ist, die dieselbe Anzahl von Speicherelementen umfassen, keine zwei Speicherelemente (6) derselben Gruppe an dieselbe Schreib-/Leseleitung (7) angeschlossen sind, alle Speicherelemente derselben Gruppe an denselben Auswahl- transistor (1) angeschlossen sind, wobei auch mehrere Gruppen von Speicherelementen an denselben Auswahltransistor ange¬ schlossen sein können, die Gesamtheit der Schreib-/Leseleitungen (7) ebenfalls in Gruppen aufgeteilt ist, die jeweils so viele Schreib- /Leseleitungen (7) umfassen, wie Speicherelemente an jeweils einen Auswahltransistor angeschlossen sind, jede Gruppe von Schreib-/Leseleitungen an Gruppen von Spei¬ cherelementen angeschlossen ist, so dass von allen Gruppen von Speicherelementen, von denen ein Speicherelement an eine Schreib-/Leseleitung dieser Gruppe angeschlossen ist, jedes Speicherelement an eine andere Schreib-/Leseleitungen dieser Gruppe angeschlossen ist .
3. Halbleiterspeicherbauelement nach Anspruch 2 , bei dem an jeden Auswahltransistor (1) die Speicherelemente (6) nur einer Gruppe von Speicherelementen angeschlossen sind und die Schreib-/Leseleitungen (7) , die an die Speicherelemente (6) derselben Gruppe angeschlossen sind, so an weitere Spei¬ cherelemente (β) angeschlossen sind, dass von allen Gruppen von Speicherelementen (6) , von denen ein Speicherelement an eine dieser Schreib-/Leseleitungen (7) angeschlossen ist, je¬ des Speicherelement an eine andere dieser Schreib- /Leseleitungen angeschlossen ist .
4. Halbleiterspeicherbauelement nach Anspruch 2 oder 3, bei dem die Speicherelemente (6) derselben Gruppe in derselben Spalte angeordnet sind und die in einer jeweiligen Spalte vorhandenen Gruppen von Spei¬ cherelementen paarweise an Auswahltransistoren (1) ange- schlössen sind, die an dieselbe Bitleitung (5) angeschlossen sind.
5. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 4, bei dem die Bitleitungen (5) an Paare von Auswahltransistören (1) an¬ geschlossen sind, die an zwei zueinander benachbarte Wortlei¬ tungen (4) angeschlossen sind, und die längs einer jeweiligen Wortleitung (4) aufeinanderfolgen¬ den Auswahltransistoren (1) nicht an zueinander benachbarte Bitleitungen (5) angeschlossen sind.
6. Halbleiterspeicherbauelement nach Anspruch 5, bei dem die Bitleitungen (5) entlang der Spalten verlaufen und für eine Adressierung von jeweils zwei zueinander benachbarten Spalten von Speicherelementen (6) vorgesehen sind, die Bitleitungen (5) mit Anschlusskontakten (8) versehen sind, die jeweils einen Source-/Drain-Bereich der Auswahl¬ transistoren (1) eines Paares von Auswahltransistoren (1) kontaktieren, die in derselben Spalte angeordnet und an zwei zueinander benachbarte Wortleitungen (4) angeschlossen sind, zwischen zwei in derselben Spalte vorhandenen Anschlusskon¬ takten (8) einer Bitleitung (5) jeweils acht Wortleitungen (4) angeordnet sind, zwischen zwei in verschiedenen Spalten vorhandenen Anschluss- kontakten (8) einer Bitleitung (5) jeweils vier Wortleitungen (4) oder abwechselnd zwei und sechs Wortleitungen (4) ange¬ ordnet sind und zwei zu der betreffenden Bitleitung (5) benachbarte Bitlei¬ tungen (5) Anschlusskontakte (8) besitzen, die diese Bitlei¬ tungen (5) mit Auswahltransistören (1) verbinden, die nicht an denjenigen Wortleitungen (4) angeschlossen sind, an denen die mit der betreffenden Bitleitung verbundenen Auswahltran¬ sistoren (1) angeschlossen sind.
7. Halbleiterspeicherbauelement nach Anspruch 5, bei dem die Bitleitungen (5) entlang der Spalten verlaufen und für eine Adressierung von jeweils vier aufeinanderfolgenden Spal¬ ten von Speicherelementen (6) vorgesehen sind, die Bitleitungen (5) mit Anschlusskontakten (8) versehen sind, die jeweils einen Source-/Drain-Bereich der Auswahl¬ transistoren (1) eines Paares von Auswahltransistoren (1) kontaktieren, die in derselben Spalte angeordnet und an zwei zueinander benachbarte Wortleitungen (4) angeschlossen sind, zwischen zwei in derselben Spalte vorhandenen Anschlusskon¬ takten (8) einer Bitleitung (5) jeweils acht Wortleitungen (4) angeordnet sind, zwischen zwei in verschiedenen Spalten vorhandenen Anschluss- kontakten (8) einer Bitleitung (5) jeweils vier Wortleitungen (4) oder abwechselnd zwei und sechs Wortleitungen (4) ange¬ ordnet sind und zwischen zwei in derselben Zeile angeordneten Anschlusskon¬ takten (8) jeweils drei Spalten von Speicherelementen (6) vorhanden sind.
8. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 7, bei dem die Speicherelemente (6) Widerstandsspeicherelemente sind, deren elektrischer Widerstand beim Programmieren durch einen angelegten Programmierström verändert wird.
9. Halbleiterspeicherbauelement nach Anspruch 8, bei dem die Speicherelemente (6) ionische Festkörperspeicherelemente sind und die Schreib-/Leseleitungen (7) jeweils eine Elektrode eines an die betreffende Schreib-/Leseleitung angeschlossenen Spei¬ cherelements (6) bilden.
10. Halbleiterspeicherbauelement nach Anspruch 8 oder 9, bei dem eine Ansteuerschaltung integriert ist, die dafür vorgesehen ist, zur Adressierung eines Speicherelementes (6) elektrische Potenziale an eine ausgewählte Bitleitung und an eine ausge¬ wählte Wortleitung anzulegen und eine zu der ausgewählten Bitleitung benachbarte weitere Bit- leitung, die an keinen der an die ausgewählte Wortleitung an¬ geschlossenen Auswahltransistoren angeschlossen ist, als Be¬ zugsbegleitung mit einem separaten Bezugswiderstand zu be¬ schälten.
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