TWI727960B - 具形成於位元線下共用導體之具可程式阻抗元件記憶體裝置 - Google Patents

具形成於位元線下共用導體之具可程式阻抗元件記憶體裝置 Download PDF

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Abstract

積體電路裝置可包括：形成在基板中的多個存取電晶體，多個存取電晶體具有連接至字線的控制終端，字線在第一方向中延伸；形成在基板上的多個二端可程式化阻抗元件；形成在可程式化阻抗元件上、並具有連接至可程式化阻抗元件的共用傳導連接、並在至少第一方向中延伸的至少一個傳導板結構；從每個存取電晶體的第一電流終端延伸至其中一個可程式化阻抗元件的多個儲存接觸；形成在至少一個傳導板結構上的多個位元線，位元線在與第一方向不同的第二方向中延伸；以及穿過至少一個板結構中的開口從每個存取電晶體的第二電流終端延伸至其中一條位元線的多個位元線接觸。

Description

具形成於位元線下共用導體之具可程式阻抗元件記憶體裝置
本揭露內容大體上與包括可程式化阻抗元件的積體電路（IC）有關，且更特別地與具有連接至形成在位元線下的共用導體（例如，板結構）的這樣的元件的IC有關。
傳統的可變電阻式記憶體（RRAM）裝置，例如CBRAM類型裝置，可包括可在不同的電阻值之間程式化的兩個終端儲存元件。一些傳統的CBRAM裝置可具有記憶體元件，記憶體元件具有藉由傳導層的方式通常連接至彼此的一個終端（即，陽極或陰極），有時稱為板子。傳統的CBRAM裝置典型地在接近製造過程結束時形成記憶體元件。特別地，在包括形成形成位元線的形成金屬化層的形成之後形成這樣的元件。因此，傳統的CBRAM類型裝置典型地包括在位元線上形成的板子。
積體電路裝置可包括在基板中形成的存取電晶體。可在基板上形成多個二端可程式化阻抗元件。一或更多個傳導板結構可被形成具有連接至可程式化阻抗元件的共用傳導連接。板結構可在至少第一方向中延伸。多個儲存接觸可從每個存取電晶體垂直地延伸至其中一個可程式化阻抗元件。可在板結構之上形成位元線。位元線可在與第一（字線）方向不同的第二方向中延伸。位元線接觸可從每個存取電晶體垂直地延伸穿過板結構中的開口至其中一條位元線。
IC裝置可包括在基板中形成、連接至字線的存取電晶體。字線可在第一方向中延伸。二端可程式化阻抗元件可被形成在基板之上且被配置成組。傳導板結構可被形成具有連接至不同組可程式化阻抗元件的共用傳導連接。每個傳導板結構可在第一方向中延伸。儲存接觸可從每個存取電晶體垂直地延伸至其中一個可程式化阻抗元件。可在板結構之上形成在第二方向中延伸的位元線。位元線接觸可從每個存取電晶體垂直地延伸穿過板結構中的開口至位元線。
IC裝置可包括在第一方向中延伸的位元線。可在IC裝置的位元線以及基板之間形成一或更多個傳導板結構。板結構可在第二方向中延伸。二端可程式化阻抗元件可具有連接至板結構的共用傳導連接。存取電晶體可在基板中形成，並具有連接至在第二方向中延伸的字線的控制終端。位元線接觸可從其中一條位元線垂直地延伸穿過板結構中的開口至存取電晶體。儲存接觸可從相對應的可程式化阻抗元件垂直地延伸至存取電晶體。
實施方式可包括具有記憶體胞元的記憶體裝置，記憶體胞元每個包括存取電晶體以及一或更多個可程式化阻抗儲存元件。儲存元件可通常連接至形成在位元線下的板狀導體。位元線可藉由穿過板狀導體中的開口延伸的位元線接觸來連接至記憶體胞元。存取電晶體可具有通常連接至字線的閘極，字線可在第一方向中延伸。板狀導體也可在第一方向中延伸。
以此方式，可在金屬化層之下的某水平(包括在第一金屬化層之下)，將可程式化阻抗元件併入至積體電路裝置中。
在下面各種實施方式中，藉由相同的參照符號，但以相對應於圖式數字的開頭數字來提及類似的項目。
第1圖是根據一個實施方式的積體電路裝置100的側截面圖。IC裝置100可包括存取裝置（一個示為102）、可程式化阻抗儲存元件104、傳導板結構106、位元線（一條示為108）以及板分接頭結構110。儲存接觸112可從基板114垂直地延伸至儲存元件104。位元線接觸116可從基板114垂直地延伸至位元線108。
存取裝置102可為可被控制以讓電流能夠流經相對應的儲存元件104的任何適合的電路元件。僅舉出一些非限制性的範例，存取裝置102可包括二極管類型裝置、閘流體類型裝置或電晶體。在所示出的特別實施方式中，存取裝置是存取電晶體102。存取電晶體102可為能夠讓電流路徑對在控制終端的訊號做出反應的任何適合電晶體。在所示出的特別實施方式中，存取電晶體102可為絕緣閘極場效應電晶體，在本文中稱為金屬氧化物半導體（MOS）電晶體，但不限於任何特別的閘極絕緣體。存取電晶體102可具有以傳導方式連接至字線的控制終端118（即，閘極）。在一些實施方式中，字線可為整體地包括存取電晶體控制終端的連續結構。字線可為大體上在一個方向中延伸的延長結構（例如，延伸入以及延伸出第1圖視野中的頁面）。存取電晶體可包括第一電流終端（例如，源極/汲極）120-0以及第二電流終端（例如，汲極/源極）120-1，藉由控制終端118的操作，電流可流經電流終端。在所示出的實施方式中，鄰接的存取電晶體可共享一個電流終端120-0。然而，其他的實施方式可包括不與另一個存取電晶體共享源極或汲極的存取電晶體。
儲存接觸112可在第二電流終端120-1以及相對應的儲存元件104之間提供傳導連接。儲存接觸可包括單一傳導結構（例如，接觸），或可包括堆疊在彼此頂部上的多個傳導結構（例如，具有通路的接觸或金屬化平臺墊，等等）。可在一或更多個絕緣層中產生的開口中形成儲存接觸112。
儲存元件104可為可程式化於二或更多個阻抗狀態之間以儲存資料值的二端元件。在一些實施方式中，儲存元件104可由施加電場來程式化。在所示出的實施方式中，儲存元件104可包括藉由施加電場所誘導的氧化還原反應來可程式化於不同阻抗狀態之間的記憶體層122。在一個非常特別的實施方式中，儲存元件可為CBRAM類型記憶體元件。記憶體層122可包括多個子層（例如，由不同層的堆疊所形成）。此外，記憶體層122（或任何其子層）可為多個儲存元件共用的連續層、或可為與每個儲存元件不同的層（或子層）。更進一步，雖然第1圖將記憶體層122示出為平坦、連續的層，替代實施方式中，所有或一部分的記憶體層（或子層）可位在與儲存接觸112共享的開口中。也就是，可將所有或部分的儲存元件104形成在接觸開口或類似類型的開口中。
板結構106可延伸超過且傳導地連接至、或形成部分的一些儲存元件104。在一些實施方式中，板結構106作為，或傳導地連接至每個儲存元件104的一個終端。所了解的是，IC裝置可包括相對應於不同組儲存元件的多個板結構106，每個板結構能夠被分別地驅動於二或更多個板電壓之間。因此，在IC裝置的存取操作中，一個板子可被驅動至一個電壓，而另一個板子是以不同的電壓來驅動（或維持）。板結構106可在與字線相同的方向中延伸（例如，延伸入以及延伸出第1圖視野中的頁面）。板結構106可由單一傳導層構成，或可包括一些傳導子層。
仍參照第1圖，IC裝置可包括板開口124，其可被概念化為穿過板結構106延伸，或存在於鄰接的板結構106之間。
板分接頭結構110可將板結構106偏壓一些不同的電壓的其中任一個。板分接頭結構110可採用任何適合的形式，其提供電壓驅動電路以及板結構106之間的傳導連接。在第1圖中示出了一些特別但非限制性的範例。在一些實施方式中，板分接頭導體110可只包括與板結構106直接接觸的第一分接頭導體110-0。可從一或更多個金屬化層圖案化第一分接頭導體110-0，例如形成IC裝置100中其他互連的層。在一個特別實施方式中，可從在IC裝置中形成位元線的相同金屬化層形成第一分接頭導體110-0。
在其他的實施方式中，板分接頭結構110可包括多個分接頭導體。例如，在一些實施方式中，板分接頭結構110可包括第一分接頭導體110-0以及第二分接頭導體110-1。在這樣的配置中，第一分接頭導體110-0可為接觸結構（例如，通路），其從板結構106延伸至第二分接頭導體110-1，其可從一或更多個金屬化層形成，包括那些用以形成位元線108的層。在另外的其他的實施方式中，板分接頭結構110可延伸在位元線108的垂直水平之上，包括多個分接頭導體的任一（例如，110-0/1/2/3的任一）或一個大的傳導結構。
以此方式，板分接頭結構可在低於位元線，與位元線相同，或高於位元線的垂直水平。
位元線接觸116可在第一電流終端120-0以及位元線108之間提供傳導連接。如同在儲存接觸的例子中，位元線接觸116可包括單一傳導結構或堆疊在彼此頂部的多個傳導結構。位元線接觸116延伸穿過板開口124。所了解的是，一個位元線接觸可由多個鄰接的存取電晶體102共享。
可從在板結構106上形成的一或更多個金屬化層圖案化位元線108。在一些實施方式中，位元線108可為在與字線不同方向中延伸的延長結構。在特別的實施方式中，位元線108可大體上垂直於字線（例如，在第1圖視野中水平地）。位元線108可位在比板結構106高的垂直水平。雖然在第1圖中將位元線108示出在特別垂直水平，所了解的是，可在較高的垂直水平形成位元線108（即，在板結構106之上）。在一些實施方式中，可從「金屬1」（M1）層（在製造過程中形成的第一金屬化層）形成位元線108。然而，在其他的實施方式中，可從任何其他較高的垂直水平傳導層形成位元線。以另一個方式來說，只要位元線108在板結構106之上，板結構106可在任何其他傳導/金屬化層之下。
以此方式，IC裝置可包括在字線方向中延伸的板結構，且位在位元線以及基板之間，而位元線接觸從位元線延伸穿過板開口至基板。
第2A圖至第2C圖是根據另一個實施方式的IC裝置200的一連串的頂部平面圖。第2A圖示出了基板表面上字線的形成（一個示出為226）。字線226可整體地包括，或傳導地連接至多個存取電晶體的控制終端。存取電晶體的一個可能位置由202示出。字線226可為在第一方向中延伸的延長結構，由箭頭230示出。儲存接觸（一個示為212）可被形成鄰接於字線，且可被概念化為被安排成在第一方向230中延伸的儲存接觸組232-0/1/2。儲存接觸組232-0/1/2可被概念化為儲存接觸的不同列。
隨選地，IC裝置200可包括作為偽字線或隔離字線的其他額外字線228。偽字線可能不會被偏壓，且可位在形成在基板中的隔離結構上。隔離字線可被偏壓以將鄰接的儲存接觸彼此電隔離。其他的實施方式可不包括額外的字線228、且可隨選地具有基板隔離結構。
第2B圖示出了在字線226上板結構206的形成。所了解的是，可在板結構206之下已先形成記憶體層，以在儲存接觸212的位置產生儲存元件。板結構206可具有形成於其中的板開口（一個示出為224）。在第2B圖的特別實施方式中，可在位元線接觸的未來位置形成板開口224。雖然開口224具有圓形，實施方式可包括任何適合的形狀。板結構206可在儲存接觸組232-0/1/2上在第一方向230中延伸。此外，在一些實施方式中，板結構206也可在與第一方向不同的第二方向中延伸（即，在垂直於方向230的方向中）。IC裝置200可包括可分別偏壓的多個這樣的板結構。
第2C圖示出了位元線接觸的形成（一個示出為216），位元線接觸延伸穿過板開口224至基板（並因此延伸至存取電晶體）。第2C圖也示出了在板結構206之上且與位元線接觸216接觸的位元線208的形成。位元線208可具有延長的形狀、並在由箭頭234示出、與第一方向230不同的第二方向中延伸。在所示出的實施方式中，第一方向230可垂直於第二方向234。雖然第2C圖示出了只覆蓋在字線方向230中的一個位元線接觸216的位元線208，替代實施方式可包括覆蓋在字線方向中的多於一個位元線接觸的位元線（例如，位元線是大於一行寬）。
雖然第2A圖至第2C圖的實施方式示出了可在儲存接觸組上連續的板結構，替代實施方式可包括在不同儲存接觸組上延伸的較窄板結構。在第3A圖以及第3B圖中示出了這種替代實施方式。
第3A圖是根據一個實施方式的IC裝置300的頂部平面圖、並示出在字線以及像是第2A圖中所示的儲存接觸之上的板結構306-0/1的形成。可在兩組（例如，列）的儲存接觸上形成每個板結構306-0/1。特別地，可在儲存接觸列332-0（以及未示出的另一個列）上形成板結構306-0，而可在儲存接觸列332-1/2上形成板結構306-1。在鄰接的板結構306-0/1之間的區域可為板開口324-0/1。可分別地偏壓板結構306-0/1。可在此結構之上形成位元線，例如第2C圖中所示，但僅作為一個範例。第3A圖示出了位元線方向334中板開口335的寬度。根據實施方式，板開口的最窄寬度可不多於相同方向中位元線接觸寬度的兩倍。
第3B圖是根據另一個實施方式的IC裝置300’的頂部平面圖，並示出了字線之上的板結構306-0’/1’/2’的形成以及如同第3A圖中例子的儲存接觸。然而，不像第3A圖，可在單組（例如，列）的儲存接觸上形成板結構306-0’/1’/2’。可如第2C圖中所示在此結構上形成位元線，但僅作為一個範例。
所了解的是，雖然第2A圖至第3B圖示出了具有大體上為直的形狀的字線以及位元線，替代的實施方式可包括具有不同形狀的這種結構，包括Z字形（例如，蛇形）以及提供接觸平臺以讓字線能夠被驅動至特別電壓的較寬區域。
第4A圖至第4C圖是根據另一個實施方式的IC裝置400的一連串頂部平面圖。第4A圖至第4C圖的實施方式示出了像第2A圖至第2C圖的那些項目，且類似的項目由相同的參照符號、但以「4」代替「2」的開頭數字來提及。
第4A圖與第2A圖不同之處在於，字線426可具有不同的配置。在所示出的範例中，字線426可與額外的字線428交錯。然而，所了解的是，如第2A圖描述中所提到的，任何額外的字線可為偽或隔離字線。額外地或替代地，在額外字線的位置可有隔離結構。
第4B圖以及第4C圖分別示出了像第2B圖以及第2C圖的那些結構。
第5A圖以及第5B圖是示出在字線以及像那些第4A圖中所示出的儲存接觸之上的板結構（506-0至-2以及506-0’至-2’）的頂部平面圖。雖然每個板結構被形成在一組儲存接觸（532-0至-2）之上，每個板結構506-0至-2可被形成在兩條字線上，而每個板結構506-0’至-2’可被形成在一條字線之上。雖然第5B圖示出了只與一條字線重疊的板結構，在其他的實施方式中，板結構可不與字線重疊。但僅作為一個範例，當從上方看時，板結構可被形成在一組儲存接觸上，並位在字線之間。
雖然第2A圖至第5B圖已示出了可包括額外字線的配置，替代的實施方式可不包括額外的字線及/或隔離結構。
雖然第2A圖至第5B圖示出了具有在字線方向中相連的板結構的特別實施方式，所了解的是，實施方式可包括由在字線（例如，列）方向中延伸的多個延長板片段所形成的板結構。第6圖示出了這種實施方式的一個範例。
第6圖是具有板結構606的IC裝置600的頂部平面圖，板結構606具有在列方向630中延伸的多個板片段606-0至-2。每個板片段（606-0至-2）可在如本文中對於板結構所描述的一或更多組儲存接觸組及/或字線或均等物之上延伸。此外，板片段可具有連接至其的一或更多個板分接頭結構，以將板片段在二或更多個不同板電壓之間驅動至。第6圖的特別實施方式示出了具有一個板分接頭結構610-0至-2的每個板片段（606-0至-2）板分接頭結構610-0至-2位在每個板片段（606-0至-2）中央位置。然而，替代的實施方式可包括在板結構的另一個位置的板分接頭結構，及/或如先前提到的，每個板片段可有多個板分接頭結構。
在一些實施方式中，板分接頭結構可在頂部表面接觸板片段/板結構，例如，如第1圖中所示。然而，在替代的實施方式中，板分接頭結構可從底部表面接觸板片段/板結構。在第7圖中示出了一個這樣的實施方式。
第7圖是具有儲存接觸712的IC裝置700的側截面圖，儲存接觸712可從基板（或其他的較低結構）向上延伸至包括一或更多個記憶體層722的儲存元件704，記憶體層722可直接或間接地連接至板結構706。板分接頭結構710可從基板（或其他的較低結構）向上延伸、並具有連接至板結構706的傳導連接。如本文中所描述的，板結構706可經由板分接頭結構710在二或更多個不同的板電壓之間，或以等效的方式被驅動。
根據一些實施方式，IC裝置可包括形成在位元線之下、被驅動至不同板電壓的板結構。在特別的實施方式中，可基於位址資料及/或模式資料來解碼板結構。位址資料可識別操作中將要存取的記憶體胞元。模式資料可識別當存取記憶體胞元時正被IC裝置執行的操作。因此，模式資料可識別包括、但不限於讀取或阻抗設定操作的操作。阻抗設定操作可包括那些將記憶體元件設定至特別阻抗狀態的設定，包括但不限於「程式」以及「消除」，包括個別及/或群組的消除操作。
第8圖是示出根據一個實施方式具有解碼板結構的IC裝置800的圖式。IC裝置800可包括一些板結構806-0至-n，其每個可包括如本文中所描述的形成在儲存接觸位置的儲存元件（兩個示出為812）或均等物。
IC裝置800可進一步包括板解碼器電路834以及一些板驅動器電路836-0至-n。板解碼器電路834可接收位址及/或模式訊號（ADD/MODE），以及隨選地，計時訊號（TIMING）。從這樣的訊號，板解碼器電路834可產生板驅動訊號（PDRV0至PDRVn），板驅動訊號可確定板結構可被驅動至的電壓。每個板驅動器電路836-0至-n可接收相對應的板驅動器訊號（PDRV0至PDRVn），並在反應中將其相對應的板結構（806-0至-n）驅動至板電壓VPL0至VPLn。在所示出的特別實施方式中，每個板驅動器電路（836-0至-n）可將其板子驅動至選擇電壓（VSEL）或取消選擇電壓（VDSEL）。然而，替代的實施方式可包括多於兩個可能的板電壓。但僅作為一個範例，基於所執行的特別操作（例如，讀取選擇/取消選擇與程式選擇/取消選擇不同），實施方式可包括不同的選擇及/或取消選擇電壓。
第9A圖以及第9B圖是示出根據一個特別實施方式的IC裝置900的圖式。IC裝置900可包括具有存取電晶體以及可程式化阻抗儲存元件的記憶體胞元，其中這樣的儲存元件可傳導地連接至形成在位元線之下的共用板結構。
第9A圖示出了IC裝置900的三個剖面圖。視圖950是沿著IC裝置900的記憶體陣列內垂直於字線（例如，行的方向）的方向取得。視圖952是沿著平行於字線（例如，列的方向）的方向、穿過IC裝置900的記憶體陣列內的一組儲存接觸取得。視圖954是在IC裝置900的記憶體外的位置內取得（例如，周圍，或IC裝置900的其他的電路部分）。第9B圖是IC裝置900的頂部平面圖。
參照第9A圖，IC裝置900可包括形成於基板914上以及之中的存取裝置（兩個示出為902-0/1）。在所示出的實施方式中，存取裝置902-0/1是MOS類型電晶體，具有控制終端（閘極，一個示出為918）以及電流終端920-0/1（源極/汲極）。存取裝置902-0/1可藉由儲存接觸912連接至儲存元件（兩個示出為904-0/1）。儲存元件904-0/1可包括配置在儲存接觸以及板結構906-1之間的記憶體層922。記憶體層922可由多個子層所形成。在所示出的實施方式中，可在鄰接的字線926-1/2之間形成額外的字線928（或偽字線）。額外地或替代地，可在基板914中的鄰接字線926-1/2之間形成列隔離940。
在第9A圖的實施方式中，每個板結構906-0/1/2可被形成在兩個字線926-1/2（以及偽字線928）之上、並可在字線方向中延伸（即，延伸入以及延伸出950的視野中的頁面）。板開口924-0/1可在側向（平行於基板表面的方向）將鄰接的板結構與另一個分開。在第9A圖中，可藉由板分接頭結構910的方式將結構906-1偏壓於二或更多個板電壓之間。在所示出的特別實施方式中，板分接頭結構910可包括第一板接觸結構910-0以及第二板接觸結構910-1。如第9B圖的視圖中所示，第二板接觸結構910-1可為在字線方向930中延伸的延長結構。如同在位元線接觸的例子，在替代的實施方式中，板分接頭結構由一個接觸結構形成。在第9A圖的實施方式中，板結構906-0/1/2可在頂部表面上被頂板絕緣體909覆蓋，且板分接頭結構910可延伸穿過頂板絕緣體909以接觸板結構906-0/1/2。此外，第9A圖也示出了在板結構906-0/1/2以及記憶體層922側表面的絕緣側壁911。
在第9A圖的實施方式中，位元線（BL）接觸可由堆疊在彼此頂部的第一以及第二接觸結構所形成。因此，第一BL接觸（916-00/01）可包括延伸穿過板結構906-0/1中開口924-0的第一BL結構916-00，以及形成在第一位元線接觸結構916-00頂部上的第二BL接觸結構916-01。類似地，第二BL接觸（916-10/11）可包括延伸穿過板結構906-1/2中開口924-1的第一BL結構916-10，以及形成在第一位元線接觸結構916-10頂部上的第二BL接觸結構916-11。在一些實施方式中，第二BL接觸結構916-01/11可為從金屬化圖案形成的金屬化「平臺墊」。然而，在替代的實施方式中，位元線接觸可由單一接觸結構，或多於兩個接觸結構所形成。
在第9A圖的實施方式中，位元線908可被形成在BL接觸916-00/01-10/11之上並與其接觸。也就是說，位元線908可與位元線接觸的兩行接觸（其中這樣的行在垂直於字線的位元線方向中延伸）。然而，在其他的實施方式中，存在可以用於位元線接觸的每行的一條位元線。要提到的是，位元線908未示於第9B圖中，且被解為在所示出的各種層上在垂直於字線方向930的方向中延伸。
在一個特別的實施方式中，第一位元線接觸結構916-00/10以及第一板接觸結構910-0可具有相同的物理結構（例如，以相同的製程步驟形成），且第二位元線接觸結構916-10/11以及第二板接觸結構910-1可具有相同的物理結構。
從平行於字線（且穿過一組儲存接觸912）取得的視圖952示出了基板914中的位元線隔離結構938，其可在位元線方向中延伸，並定義了主動區域（在第9B圖中示出為956-0/1）。
從陣列之外的區域取得的視圖954示出了在基板914中形成的周邊電晶體948。在一些實施方式中，周邊電晶體948可具有與存取電晶體902-0/1相同的結構。然而，在替代的實施方式中，可以與存取電晶體902-0/1不同的製造步驟來形成周邊電晶體948。在第9A圖中，可藉由閘極偏壓結構958-0/1的方式來偏壓周邊電晶體948。在所示出的特別實施方式中，閘極偏壓結構958-0/1可包括第一閘極接觸結構958-0以及第二閘極接觸結構958-1。在一個特別實施方式中，第一以及第二閘極接觸結構958-0/958-1可分別具有與第一以及第二位元線接觸結構916-00/01以及916-10/11相同的結構。
第9A圖示出了用於IC裝置900的各種絕緣層。可在電晶體（902-0/1、948）之上形成第一絕緣層942-0。此外，可將儲存接觸912形成穿過第一絕緣層942-0，且將板結構906-0/1/2形成在第一絕緣層942-0上。可在第一絕緣層942-0上形成第二絕緣層942-1。此外，第一位元線接觸結構916-00/10可延伸穿過第一以及第二絕緣層942-0/1以接觸基板914。第一閘極偏壓結構958-1可延伸穿過第一以及第二絕緣層942-0/1以接觸周邊電晶體948的閘極。第一板分接頭接觸結構910-0可延伸穿過第二絕緣層942-1以接觸板結構906-1。可在第二絕緣層942-1之上形成第三絕緣層942-2。第二位元線接觸結構916-01/11、第二板接觸結構910-1以及第二閘極偏壓結構958-1可延伸穿過第三絕緣層942-2以分別接觸第一位元線接觸結構916-00/10、第一板接觸結構910-0以及第一閘極偏壓結構958-0。可在第三絕緣層942-2之上形成第四絕緣層942-3。位元線908可延伸穿過第四絕緣層以與第二位元線接觸結構916-10/11接觸。
在所示出的實施方式中，IC裝置900可進一步包括在第二以及第三絕緣層942-1/2之間的第一中間絕緣層944-0。在特別的實施方式中，第一中間絕緣層944-0可作為蝕刻終止層或硬蝕刻遮罩，以定義開口及/或幫助製備或調整至第一位元線結構916-00/10、第一板分接頭結構910-0以及第一閘極偏壓結構958-0的開口。類似地，可在第三以及第四絕緣層942-2/3之間形成第二中間絕緣層944-1。在特別的實施方式中，第二中間絕緣層944-1可作為蝕刻終止層或硬蝕刻遮罩，以定義/製備/調整至第二位元線結構916-10/11的開口。所了解的是，任何的絕緣層942-0至-3及/或944-0/1可包括多個子層。
參照第9B圖，第一板分接頭接觸結構910-0被示出相對於位元線接觸以及儲存接觸的行是「未對準」的。然而，替代的實施方式可包括與這種行對準的板分接頭接觸結構，或如本文中其他地方所提到的，可包括在板結構及/或接觸的遠端對準、從基板向上延伸的接觸。
在一個非常特別的實施方式中，可以IC製程的第一金屬化層（M1）來形成第二位元線接觸結構916-01/11、第二板接觸結構910-1以及第二閘極偏壓結構958-1，且可從IC製程的第二金屬化層（M2）來形成位元線908。然而，這樣的配置不應被理解為具限制性。
第10A圖以及第10B圖是示出根據另一個特別實施方式的IC裝置1000的圖式。IC裝置1000可具有像第9A圖以及第9B圖的結構。
IC裝置1000與第9A圖/第9B圖的不同可在於，儲存接觸1012可具有與第一位元線接觸結構1016-00/10相同的結構。因此，可以相同的製程來形成儲存接觸1012以及第一位元線接觸結構1016-00/10。
IC裝置1000與第9A圖/第9B圖的不同也可在於，可從單一層（例如，金屬化或其他的水平互連層/圖案）來形成板分接頭結構1010。在一些實施方式中，可以用以形成第二位元線接觸結構1016-01/11的相同製造步驟來形成板分接頭結構1010。
IC裝置1000與第9A圖/第9B圖的不同可進一步在於，儲存接觸1012（以及在所示出的實施方式中，第一位元線接觸結構1016-00/01）可包括修飾的接觸表面（一個示出為1060）。可藉由處理接觸結構的頂部及/或在接觸結構的頂部上沉積一或更多的其他層來形成修飾接觸表面1060。在一些實施方式中，修飾的接觸表面1060可形成部分的儲存元件1004-0/1。
第10A圖/第10B圖的特別範例與第9A圖/第9B圖的不同也在於，可有較少的絕緣層。特別地，可在電晶體（1002-0/1、1048）之上形成第一絕緣層1042-0。此外，儲存接觸1012以及第一位元線接觸結構1016-00/10可延伸穿過第一絕緣層1042-0以接觸基板1014。第一閘極偏壓結構1058-0可延伸穿過第一絕緣層1042-0以接觸周邊電晶體1048的閘極。可在第一絕緣層1042-0之上形成第二絕緣層1042-1。第二位元線接觸結構1016-01/11以及第二閘極偏壓結構1058-1可延伸穿過第二絕緣層1042-1以分別接觸第一位元線接觸結構1016-00/10以及第一閘極偏壓結構1058-0。板分接頭結構1010可延伸穿過第二絕緣層1042-1至板結構1006-1。可在第二絕緣層1042-1之上形成第三絕緣層1042-2。位元線1008可延伸穿過第三絕緣層以與第二位元線接觸結構1016-01/11接觸。在所示出的實施方式中，IC裝置1000可進一步包括在第二以及第三絕緣層942-1/2之間的中間絕緣層1044，其可，在特別的實施方式中，可作為蝕刻終止層或硬蝕刻遮罩，以定義及/或幫助製備或調整至第二位元線結構1016-01/11的開口。
第10A圖示出了視圖1052中的位元線1008。所了解的是，這樣的位元線1008在垂直於字線方向的方向中延伸。
在一個非常特別的實施方式中，可以IC製程的第一金屬化層（M1）來形成第二位元線接觸結構1016-01/11、板分接頭結構1010以及第二閘極偏壓結構1058-1，且可從IC製程的第二金屬化層（M2）來形成位元線1008。然而，這樣的配置不應被理解為具限制性。
第11A圖以及第11B圖是示出根據另一個特別實施方式的IC裝置1100的圖式。IC裝置1100可具有像第9A圖以及第9B圖的結構。
然而，IC裝置1100與第9A/B圖的不同可在於，位元線接觸1116可為從基板1114直接延伸至位元線1108的單一結構。也就是說，沒有第二位元線接觸結構（即，916-01/11）。
IC裝置1100與第9A圖/第9B圖的不同也可在於，可在板結構的遠端形成板分接頭結構1110。在第11A圖/第11B圖的實施方式中，視圖1152示出了向下延伸以與板結構1106-1接觸的板分接頭結構1110。板分接頭結構1110可包括第一板接觸結構1110-0以及第二板接觸結構1110-1。在一些實施方式中，可以與形成位元線接觸1116相同的過程步驟來形成第一板接觸結構1110-0。額外地或替代地，可以與形成位元線1108相同的過程步驟來形成第二板接觸結構1110-1。類似地，在陣列之外（視圖1154），可以與形成位元線接觸1116相同的過程步驟來形成第一閘極偏壓結構1158-0及/或可以與形成位元線1108相同的過程步驟來形成第二閘極偏壓結構1158-1。
第11A圖/第11B圖的特別範例與第9A圖/第9B圖的不同也在於，可有較少的絕緣層。特別地，可形成穿過第一絕緣層1142-0的儲存接觸1112，且可在第一絕緣層1142-0上形成板結構（1106-0/1/2）。可在第一絕緣層1142-0之上形成第二絕緣層1142-1。位元線接觸1116可從位元線1108在板開口1124-0/1內延伸穿過第一以及第二絕緣層1142-0/1，以接觸存取電晶體1102-0/1。第一閘極偏壓結構1158-0可延伸穿過第一以及第二絕緣層1142-1/2以接觸周邊電晶體1148。第一板接觸結構1110-0可延伸穿過第二絕緣層1142-1以接觸板結構1106-1。可在第二絕緣層1142-1之上形成第三絕緣層1142-2。位元線1108、第二板接觸結構1110-1以及第二閘極偏壓結構1158-1延伸穿過第三絕緣層1142-2以分別接觸位元線接觸1116、第一板接觸結構1110-0以及第一閘極偏壓結構1158-0。
第11A圖示出了在視圖1152中的位元線1108。此外，在第11B圖中也示出了位元線，其延伸在垂直於字線方向1130的方向。
在一個非常特別的實施方式中，可以IC製程的第一金屬化層（M1）來形成位元線1108、第二板接觸結構1110-1以及第二閘極偏壓結構1158-1。然而，這樣的配置不應被理解為具限制性。
第12A圖以及第12B圖是示出根據一個進一步特別實施方式的IC裝置1200的圖式。IC裝置1200可具有像第9A圖以及第9B圖的結構。
IC裝置1200與第9A/B圖的不同可在於，字線的配置可包括與額外字線1228交錯的字線1202-0/1。如同上面其他範例中，可不包括額外的字線，且相反地，列隔離1240可在位元線方向中隔離記憶體胞元。
第12A圖/第12B圖的實施方式與第9A圖/第9B圖的不同也在於，板結構1206-0/1/2在位元線方向中可較窄，不延伸超過多於兩個字線。
第12A圖/第12B圖的實施方式與第9A圖/第9B圖的不同進一步在於位元線接觸的結構。雖然IC裝置1200的位元線接觸可包括第一以及第二位元線結構1216-0/1，第二位元線接觸結構1216-1可為接觸/通路類型連接的形式，而非平臺墊（例如，金屬化）形式。在一些實施方式中，可以相同的製程步驟形成儲存接觸1212以及第一位元線接觸結構1216-0。此外，第一板接觸結構1210-0以及第二位元線接觸結構1216-1可以相同的製程步驟形成。
在第12A圖/第12B圖的實施方式中，修飾的接觸表面1260可在儲存接觸1212的頂部上提供，且可為對於第11A圖中1060所描述的任何形式。
所了解的是，板分接頭結構1210可不一定與第二位元線接觸結構1208對準，且可如第9B圖的例子中被偏移，或如第11A圖的例子中位在遠端。
雖然第12A圖不包括非陣列區域（例如，周圍）的剖面圖，所了解的是，IC裝置1200可包括如其他實施方式中所示的非陣列區域或均等物。
在第12A圖中，可形成穿過第一絕緣層1142-0的儲存接觸1212以及第一位元線接觸結構1216-0，且可在第一絕緣層1142-0上形成板結構（1206-0/1/2）。可在第一絕緣層1242-0上形成第二絕緣層1242-1。第二位元線接觸結構1216-1以及第一板接觸結構1210-0可延伸穿過第二絕緣層1242-1。可在第二絕緣層1242-1上形成第三絕緣層1242-2。位元線1208以及第二板接觸結構1210-1分別延伸穿過第三絕緣層1242-2，以接觸第二位元線接觸結構1216-1以及第一板接觸結構1210-0。
第12A圖也示出了可形成在第一絕緣層1242-0以及第二絕緣層1242-1之間的絕緣層1244-0。可在這樣的層內形成修飾的接觸表面1260。此外，可在第二絕緣層1242-1以及第三絕緣層1242-2之間形成絕緣層1244-1。在一些實施方式中，絕緣層1244-1可作為蝕刻終止層或硬蝕刻遮罩。
第12A圖示出了視圖1252中的位元線1208。此外，在第12B圖中也示出了位元線，其以垂直於字線方向1230的方向延伸。
在一個非常特別的實施方式中，可以IC製程的第一金屬化層（M1）形成位元線1208以及第二板接觸結構1210-1。然而，這樣的配置不應被理解為具限制性。
應領略的是，此說明書中對於「一個（one）實施方式」或「一（an）實施方式」的提及意指與該實施方式相關的所描述特定特色、結構或特徵是包括在本發明的至少一個實施方式中。因此，要強調的且應領略的是，在此說明書各部分中對於「一（an）實施方式」、「一個（one）實施方式」或「替代實施方式」的提及不一定全意指相同的實施方式。此外，可如本發明的一或更多個實施方式中所適合的來結合特色、結構或特徵。
也要了解的是，可在缺少本文中所具體揭露的元件/步驟下實施此發明的其他實施方式。
類似地，應領略的是，在本發明示範性實施方式的前述描述中，為了簡化揭露內容、幫助了解一或更多個各種具創造性的方面，有時在單一實施方式、圖式或其描述中將本發明的各種特徵聚集在一起。然而，此揭露內容的方法不被解讀為反映申請專利範圍需要多於每個申請專利範圍中列舉的特徵的意圖。更確切而言，具創造性的方面在於少於單一前述揭露的實施方式的所有特徵。因此，在詳細描述之後的申請專利範圍藉此被明確地併入於此詳細描述中，每項申請專利範圍作為此發明的個別實施方式是獨立的。
100、200、300、300’、400、600、700、800、900、1000、1100、1200‧‧‧積體電路（IC）裝置 102、202、902-0、902-1‧‧‧存取裝置 104、704、904-0、904-1、1004-0、1004-1‧‧‧儲存元件 106、206、306-0、306-1、306-0’、306-1’、306-2’、606、706、806-0…806-n、906-0、906-1、906-2、1006-1、1106-0、1106-1、1106-2、1206-0、1206-1‧‧‧板結構 108、208、908、1008、1108、1208‧‧‧位元線 110、610-0、610-1、610-2、710、1010、1210‧‧‧板分接頭結構 110-0、110-1、110-2、110-3‧‧‧分接頭導體 112、212、712、812、912、1012、1112、1212‧‧‧儲存接觸 114、914、1014、1114‧‧‧基板 116、216、916-00、916-01、916-10、916-11、1016-00、1016-01、1016-10、1016-11、1116、1216-0、1216-1‧‧‧位元線（BL）接觸 118、918‧‧‧控制終端 120-0、120-1、920-0、920-1‧‧‧電流終端 122、722、922‧‧‧記憶體層 124、224、324-0、324-1、924-0、924-1、1124-0、1124-1‧‧‧板開口 226、228、426、428、926-1、926-2、928、1202-0、1202-1‧‧‧字線 230、234、330、430、530、930、1130、1230‧‧‧箭頭、方向 232-0、232-1、232-2、332-0、332-1、332-2‧‧‧儲存接觸組 606-0、606-1、606-2‧‧‧板片段834‧‧‧板解碼器電路 836-0…836-n‧‧‧板驅動器電路 909‧‧‧頂板絕緣體 910-0、910-1、1110-0、1110-1‧‧‧接觸結構 911‧‧‧絕緣側壁 938‧‧‧位元線隔離結構 940、1240‧‧‧列隔離 942-0、942-1、942-2、942-3、944-0、944-1、1042-0、1042-1、1044、1142-0、1142-1、1142-2、1242-0、1242-1、1244-0、1244-1‧‧‧絕緣層 948、1148‧‧‧周邊電晶體 950、952、954、1052、1152、1154、1252‧‧‧視圖 956-0、956-1‧‧‧主動區域 1002-0、1002-1、1048、1102-0、1102-1‧‧‧電晶體 1058-0、1058-1、1158-0、1158-1‧‧‧閘極偏壓結構 1060‧‧‧接觸表面 ADD/MODE‧‧‧位址及/或模式訊號 PDRV0…PDRVn‧‧‧板驅動訊號 TIMING‧‧‧計時訊號 VDSEL‧‧‧取消選擇電壓 VPL0…VPLn‧‧‧板電壓 VSEL‧‧‧選擇電壓
第1圖是根據實施方式的積體電路（IC）裝置的側截面圖。 第2A圖至第2C圖是根據一個實施方式的IC裝置的平面圖。 第3A圖以及第3B圖是示出用於像第2A圖至第2C圖位元線的接觸圖案的替代板結構的IC裝置平面圖。 第4A圖至第4C圖是根據另一個實施方式的IC裝置的平面圖。 第5A圖以及第5B圖是示出用於像第4A圖至第4C圖的位元線接觸圖案的替代板結構的IC裝置的平面圖。 第6圖是可被包括在實施方式中的板結構的頂部平面圖。 第7圖是可被包括在實施方式中的板分接頭結構的側截面圖。 第8圖是可被包括在實施方式中的板子解碼配置的區塊示意圖。 第9A圖以及第9B圖是示出根據一個特別實施方式的IC裝置的圖式。 第10A圖以及第10B圖是示出根據另一個特別實施方式的IC裝置的圖式。 第11A圖以及第11B圖是示出根據一個進一步特別實施方式的IC裝置的圖式。 第12A圖以及第12B圖是示出根據另一個特別實施方式的IC裝置的圖式。
100‧‧‧積體電路(IC)裝置
102‧‧‧存取裝置
104‧‧‧儲存元件
106‧‧‧板結構
108‧‧‧位元線
110‧‧‧板分接頭結構
110-0、110-1、110-2、110-3‧‧‧分接頭導體
112‧‧‧儲存接觸
114‧‧‧基板
116‧‧‧位元線(BL)接觸
118‧‧‧控制終端
120-0、120-1‧‧‧電流終端
122‧‧‧記憶體層
124‧‧‧板開口

Claims (20)

  1. 一種積體電路(IC)裝置，包括：多個存取電晶體，其形成於一基板中而具有連接至字線的控制終端，該字線在一第一方向中延伸；形成在該基板上的多個二端可程式化阻抗元件；形成在該可程式化阻抗元件的多個行與列上的至少一傳導板結構，並且該至少一傳導板結構具有連接至該可程式化阻抗元件的多個行與列的一共用傳導連接，該至少一傳導板結構在至少該第一方向中延伸；多個儲存接觸，每個該多個儲存接觸從每個存取電晶體的一第一電流終端延伸至該可程式化阻抗元件其中之一；形成在該至少一傳導板結構上的多個位元線，該位元線在與該第一方向不同的一第二方向中延伸；以及從每個存取電晶體的一第二電流終端穿過該至少一板結構的開口延伸至該位元線其中之一的多個位元線接觸，其中該存取電晶體和該可程式化阻抗元件形成一個電晶體和一個可程式化阻抗元件的多個記憶體胞元。
  2. 如申請專利範圍第1項所述的IC裝置，其中：該至少一板結構包括相對應於每條位元線接觸的一開口，每條位元線接觸延伸穿過該開口。
  3. 如申請專利範圍第1項所述的IC裝置，其中：該至少一板結構包括開口，多個位元線接觸延伸穿過該開口。
  4. 如申請專利範圍第1項所述的IC裝置，其中：該至少一板結構包括在該第一方向中延伸的多個延長板構件，該位元線接觸在該延長板構件至該位元線之間延伸。
  5. 如申請專利範圍第4項所述的IC裝置，其中：該儲存接觸被配置成在該第一方向中延伸的兩列；以及每個板構件傳導地連接至不多於兩列的儲存接觸。
  6. 如申請專利範圍第1項所述的IC裝置，進一步包括：一板分接頭結構，其具有連接至該至少一板構件的一傳導連接、並被配置用以將一可變板電壓施加至該至少一板構件。
  7. 如申請專利範圍第6項所述的IC裝置，其中：該板分接頭結構包括形成在該至少一板構件上的一板電壓導體，以及從該至少一板構件延伸至該板電壓導體的一板分接頭通路。
  8. 如申請專利範圍第1項所述的IC裝置，其中：該可程式化阻抗元件包括至少一記憶體層，該至少一記憶體層可對誘導該記憶體層中的一氧化還原反應的電場做出反應來程式化於至少兩個不同阻抗狀態之間。
  9. 一種積體電路(IC)裝置，包括：多個存取電晶體，該多個存取電晶體形成於一基板中、具有連接至字線的控制終端，該字線在一第一方向中延伸；形成在該基板上、被置成多個組的多個二端可程式化阻抗元件；多個傳導板結構，每個形成在一不同組的該多個可程式化阻抗元件上、並具有連接至該不同組的該多個可程式化阻抗元件的一共用傳導連接，每組包括該可程式化阻抗元件的多個行與列，每個傳導板結構在至少該第一方向中延伸；多個儲存接觸，每個該多個儲存接觸從每個存取電晶體的一第一電流終端延伸至該可程式化阻抗元件其中之一；形成在該板結構上的多個位元線，該位元線在與該第一方向不同的一第二方 向中延伸；以及從每個存取電晶體的一第二電流終端穿過該至少一板結構的開口延伸至該位元線其中之一的多個位元線接觸，其中該存取電晶體和該可程式化阻抗元件形成一個電晶體和一個可程式化阻抗元件的多個記憶體胞元。
  10. 如申請專利範圍第9項所述的IC裝置，其中：每個儲存接觸包括從該基板垂直地延伸的至少一第一型接觸結構；以及每條位元線接觸包括相較該第一型接觸結構而在距該基板的一較大垂直距離終止的至少一第二型接觸結構。
  11. 如申請專利範圍第10項所述的IC裝置，進一步包括：一板分接頭結構，其具有連接至該板構件的至少其中之一的一傳導連接，該板分接頭結構包括形成在該至少一板構件上的一板電壓導體，以及從該至少一板構件延伸至該板電壓導體的一板分接頭通路，該板分接頭通路在該基板之上在相較於該第二型接觸結構的一相同距離終止。
  12. 如申請專利範圍第9項所述的IC裝置，其中：每個儲存接觸包括垂直地從該基板延伸的至少一第一型接觸結構；以及每條位元線接觸包括至少該第一型接觸結構。
  13. 如申請專利範圍第12項所述的IC裝置，其中：每條位元線接觸進一步包括垂直地從該相對應的第一型接觸結構延伸的至少一第二型接觸結構。
  14. 如申請專利範圍第12項所述的IC裝置，進一步包括：從形成在該板結構上之一金屬化層圖案化、並具有連接至該板結構的至少其中之一的一傳導連接的一板分接頭結構。
  15. 如申請專利範圍第14項所述的IC裝置，其中：該板分接頭結構與該至少一板結構直接接觸。
  16. 如申請專利範圍第9項所述的IC裝置，其中：該可程式化阻抗元件包括至少一記憶體層，該至少一記憶體層對該記憶體層中的一氧化還原反應所包括的電場做出反應來在至少兩個不同阻抗狀態之間可程式化。
  17. 一種積體電路(IC)裝置，包括：在一第一方向中延伸的多條位元線；形成在該位元線以及一基板之間、並在與該第一方向的不同的一第二方向中延伸的至少一傳導板結構；多個二端可程式化阻抗元件，該多個二端可程式化阻抗元件被配置成多個行與列，且具有連接至該至少一板結構的一共用傳導連接；形成在該基板中而具有連接至在該第二方向中延伸的字線的控制終端連接之多個存取電晶體；多個位元線接觸，其每個從該位元線其中之一穿過該至少一板結構的一開口延伸至該存取電晶體其中之一的一第一電流終端；以及多個儲存接觸，其每個從一個可程式化阻抗元件延伸至一個相對應的存取電晶體的一第二電流終端，其中每個存取電晶體和其一個相對應的可程式化阻抗元件形成一個記憶體胞元。
  18. 如申請專利範圍第17項所述的IC裝置，其中：該至少一傳導板結構包括在該第二方向中延伸的多個板構件。
  19. 如申請專利範圍第17項所述的IC裝置，其中：每條位元線接觸包括一第一型接觸結構以及堆疊在該第一型接觸結構上的一第二型接觸結構；以及 每個儲存接觸包括該第一型接觸結構且不包括該第二型接觸結構。
  20. 如申請專利範圍第17項所述的IC裝置，其中：該可程式化阻抗元件包括至少一記憶體層，該至少一記憶體層對該記憶體層中的一氧化還原反應所包括的電場做出反應來於至少兩個不同阻抗狀態之間可程式化。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111029363B (zh) * 2019-12-24 2021-05-11 厦门半导体工业技术研发有限公司 一种电阻式存储器及其制备方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060050547A1 (en) * 2004-08-30 2006-03-09 Corvin Liaw Resistive memory arrangement
TW200903497A (en) * 2007-05-16 2009-01-16 Atmel Corp High density non-volatile memory array
TW200951957A (en) * 2008-02-26 2009-12-16 Ovonyx Inc Method and apparatus for accessing a multi-mode programmable resistance memory
US20100103722A1 (en) * 2008-10-27 2010-04-29 Infineon Technologies Ag Method of programming resistivity changing memory
TW201027987A (en) * 2008-11-18 2010-07-16 Omnivision Tech Inc CMOS image sensor array with integrated non-volatile memory pixels
TW201225100A (en) * 2010-07-13 2012-06-16 Sandisk Technologies Inc Dynamic optimization of back-end memory system interface
TW201324517A (zh) * 2011-08-26 2013-06-16 Micron Technology Inc 記憶體中的閾值電壓補償
TW201342537A (zh) * 2012-02-22 2013-10-16 Eui-Pil Kwon 非易失性記憶體及其製造方法
TW201407623A (zh) * 2012-08-01 2014-02-16 Powerchip Technology Corp 非揮發性半導體記憶體裝置及其讀出方法
TW201447896A (zh) * 2013-03-15 2014-12-16 Micron Technology Inc 使用於選擇或隔離記憶體單元之裝置及方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004041330B3 (de) 2004-08-26 2006-03-16 Infineon Technologies Ag Speicherschaltung mit ein Widerstandsspeicherelement aufweisenden Speicherzellen
DE102004044413A1 (de) 2004-09-14 2006-03-16 Infineon Technologies Ag Halbleiterspeicherbauelement
DE102004061548A1 (de) * 2004-12-21 2006-06-29 Infineon Technologies Ag Integration von 1T1R-CBRAM-Speicherzellen
JP2009135216A (ja) * 2007-11-29 2009-06-18 Nec Electronics Corp 半導体装置
US8107273B1 (en) 2008-07-28 2012-01-31 Adesto Technologies Corporation Integrated circuits having programmable metallization cells (PMCs) and operating methods therefor
US8274842B1 (en) 2008-09-25 2012-09-25 Adesto Technologies Corporation Variable impedance memory device having simultaneous program and erase, and corresponding methods and circuits
JP4956598B2 (ja) * 2009-02-27 2012-06-20 シャープ株式会社 不揮発性半導体記憶装置及びその製造方法
JP5549105B2 (ja) 2009-04-15 2014-07-16 ソニー株式会社 抵抗変化型メモリデバイスおよびその動作方法
JP2010251529A (ja) 2009-04-16 2010-11-04 Sony Corp 半導体記憶装置およびその製造方法
US8294488B1 (en) 2009-04-24 2012-10-23 Adesto Technologies Corporation Programmable impedance element circuits and methods
US8687403B1 (en) 2010-06-10 2014-04-01 Adesto Technologies Corporation Circuits having programmable impedance elements
KR101886382B1 (ko) * 2011-12-14 2018-08-09 삼성전자주식회사 정보 저장 소자 및 그 제조 방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060050547A1 (en) * 2004-08-30 2006-03-09 Corvin Liaw Resistive memory arrangement
TW200903497A (en) * 2007-05-16 2009-01-16 Atmel Corp High density non-volatile memory array
TW200951957A (en) * 2008-02-26 2009-12-16 Ovonyx Inc Method and apparatus for accessing a multi-mode programmable resistance memory
US20100103722A1 (en) * 2008-10-27 2010-04-29 Infineon Technologies Ag Method of programming resistivity changing memory
TW201027987A (en) * 2008-11-18 2010-07-16 Omnivision Tech Inc CMOS image sensor array with integrated non-volatile memory pixels
TW201225100A (en) * 2010-07-13 2012-06-16 Sandisk Technologies Inc Dynamic optimization of back-end memory system interface
TW201324517A (zh) * 2011-08-26 2013-06-16 Micron Technology Inc 記憶體中的閾值電壓補償
TW201342537A (zh) * 2012-02-22 2013-10-16 Eui-Pil Kwon 非易失性記憶體及其製造方法
TW201407623A (zh) * 2012-08-01 2014-02-16 Powerchip Technology Corp 非揮發性半導體記憶體裝置及其讀出方法
TW201447896A (zh) * 2013-03-15 2014-12-16 Micron Technology Inc 使用於選擇或隔離記憶體單元之裝置及方法

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