TWI559585B - 電阻式隨機存取記憶體及其製造方法 - Google Patents

Description

電阻式隨機存取記憶體及其製造方法

本發明是有關於一種記憶體及其製造方法，且特別是有關於一種電阻式隨機存取記憶體及其製造方法。

由於，非揮發性記憶體具有資料在斷電後也不會消失的優點，因此許多電器產品中必須具備此類記憶體，以維持電器產品開機時的正常操作。目前，業界積極發展的一種非揮發性記憶體元件是電阻式隨機存取記憶體(resistive random access memory，RRAM)，其具有寫入操作電壓低、寫入抹除時間短、記憶時間長、非破壞性讀取、多狀態記憶、結構簡單以及所需面積小等優點，因此在未來將可成為個人電腦和電子設備所廣泛採用的非揮發性記憶體元件之一。

為了提升記憶體的密度，目前業界提出一種高密度的垂直排列的三維電阻式隨機存取記憶體(3D resistive random access memory，3D RRAM)。然而，目前的三維電阻式隨機存取記憶體通常需要進行深蝕刻製程與深填孔製程，因此無法直接與先進邏輯製程進行整合。

本發明提供一種電阻式隨機存取記憶體及其製造方法，其可直接與先進邏輯製程進行整合。

本發明提出一種電阻式隨機存取記憶體，包括基底、介電層與至少一記憶胞串。介電層設置於基底上。記憶胞串包括多個記憶胞與多個第二介層窗。記憶胞垂直相鄰地設置於介電層中，且各個記憶胞包括第一介層窗、二條導線與二個可變電阻結構。導線分別設置於第一介層窗的兩側。可變電阻結構分別設置於第一介層窗與導線之間。在垂直相鄰的兩個記憶胞中，位於上方的記憶胞的可變電阻結構與位於下方的記憶胞的可變電阻結構彼此隔離。第二介層窗分別設置於第一介層窗下方的介電層中並連接於第一介層窗，且垂直相鄰的兩個第一介層窗藉由第二介層窗進行連接。

依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體中，第一介層窗的寬度例如是大於第二介層窗的寬度。

依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體中，導線的底面例如是高於位於其下方的第二介層窗的頂面。

依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體中，可變電阻結構包括可變電阻層。

依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體中，可變電阻結構更包括絕緣層，設置於可變電阻層與第一介層窗之間或可變電阻層與導線之間。

依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體中，當記憶胞串為多串時，水平相鄰的兩個記憶胞共用位於其間的導線。

依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體中，導線的形狀例如是條狀或指狀。

依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體中，更包括至少一電晶體，設置於基底上，且電晶體的一個端子藉由第二介層窗電性連接於第一介層窗。

依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體中，當電晶體為多個時，更包括至少一隔離結構。隔離結構設置於基底中，且電晶體藉由隔離結構而彼此隔離。

本發明提出一種電阻式隨機存取記憶體的製造方法，包括下列步驟。在基底上形成介電層。在介電層中形成至少一記憶胞串。記憶胞串包括多個記憶胞與多個第二介層窗。記憶胞垂直相鄰地設置於介電層中，且各個記憶胞包括第一介層窗、二條導線與二個可變電阻結構。導線分別設置於第一介層窗的兩側。可變電阻結構分別設置於第一介層窗與導線之間。在垂直相鄰的兩 個記憶胞中，位於上方的記憶胞的可變電阻結構與位於下方的記憶胞的可變電阻結構彼此隔離。第二介層窗分別設置於第一介層窗下方的介電層中並連接於第一介層窗，且垂直相鄰的兩個第一介層窗藉由第二介層窗進行連接。

依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體的製造方法中，介電層的形成方法例如是化學氣相沉積法。

依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體的製造方法中，第一介層窗的形成方法可組合使用微影製程、蝕刻製程與沉積製程而形成或藉由金屬鑲嵌法而形成。

依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體的製造方法中，第一介層窗的寬度例如是大於第二介層窗的寬度。

依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體的製造方法中，導線的形成方法包括下列步驟。將位於第一介層窗兩側的介電層移除，以於第一介層窗兩側分別形成開口。形成填滿開口的導線材料層。移除位於開口以外的導線材料層。

依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體的製造方法中，開口的底部例如是高於第一介層窗的底面。

依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體的製造方法中，可變電阻結構的形成方法包括下列步驟。在第一介層窗上形成共形的可變電阻材料層。對可變電阻材料層 進行回蝕刻製程。

依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體的製造方法中，可變電阻結構的形成方法更包括於形成可變電阻材料層之前或之後，在第一介層窗上形成共形的絕緣材料層。

依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體的製造方法中，第二介層窗的形成方法可組合使用微影製程、蝕刻製程與沉積製程而形成或藉由金屬鑲嵌法而形成。

依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體的製造方法中，更包括於形成介電層之前，在基底上形成至少一電晶體，且電晶體的一個端子藉由第二介層窗電性連接於第一介層窗。

依照本發明的一實施例所述，在上述之電阻式隨機存取記憶體的製造方法中，當電晶體為多個時，更包括在基底中形成至少一隔離結構，且電晶體藉由隔離結構而彼此隔離。

基於上述，在本發明所提出的電阻式隨機存取記憶體及其製造方法中，由於在垂直相鄰的兩個記憶胞中，位於上方的記憶胞的可變電阻結構與位於下方的記憶胞的可變電阻結構彼此隔離，且垂直相鄰的兩個第一介層窗藉由第二介層窗進行連接，因此在電阻式隨機存取記憶體的製造過程中不需進行深蝕刻製程與深填孔製程，因此可直接與先進邏輯製程(如，互補式金氧半導體(CMOS)邏輯製程)進行整合。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

10‧‧‧電阻式隨機存取記憶體

100‧‧‧基底

101‧‧‧隔離結構

102‧‧‧電晶體

104‧‧‧閘極

106‧‧‧閘介電層

108、110‧‧‧摻雜區

112‧‧‧間隙壁

114‧‧‧摻雜延伸區

116、124、132、136、142、146、146a、146b、164‧‧‧介電層

118、120、122、126、128、130、134、138‧‧‧導體層

140‧‧‧內連線結構

144、148‧‧‧介層窗

150‧‧‧開口

152‧‧‧絕緣材料層

152a‧‧‧絕緣層

154‧‧‧可變電阻材料層

154a‧‧‧可變電阻層

156‧‧‧可變電阻結構

158‧‧‧導線材料層

158a‧‧‧導線

160‧‧‧記憶胞

162‧‧‧記憶胞串

166‧‧‧源極線

168‧‧‧插塞

圖1所繪示為本發明的一實施例的電阻式隨機存取記憶體的立體圖。

圖2A至圖2F所繪示為圖1中的電阻式隨機存取記憶體的製造流程上視圖。

圖3A至圖3F所繪示為沿圖1中的I-I’剖面線的電阻式隨機存取記憶體的製造流程剖面圖。

圖4為本發明的另一實施例的導線的上視圖。

圖1所繪示為本發明的一實施例的電阻式隨機存取記憶體的立體圖。在圖1中，為了清楚地進行說明，僅繪示出位於介層窗兩側的可變電阻結構之間的介電層。圖2A至圖2F所繪示為圖1中的電阻式隨機存取記憶體的製造流程上視圖。圖3A至圖3F所繪示為沿圖1中的I-I’剖面線的電阻式隨機存取記憶體的製造流程剖面圖。圖4為本發明的另一實施例的導線的上視圖。

首先，請同時參照圖1、圖2A與圖3A，可選擇性地在基底100上形成至少一電晶體102。電晶體102例如是金氧半場效 電晶體(MOSFET)或雙極接面電晶體(BJT)。在此實施例中，是以形成三個電晶體102為例進行說明，但本發明並不以此為限。

在此實施例中，電晶體102是以金氧半場效電晶體為例進行說明，但本發明並不以此為限。電晶體102包括閘極104、閘介電層106、摻雜區108、110、間隙壁112及摻雜延伸區114。閘介電層106位於閘極104與基底100之間。摻雜區108、110分別位於閘極104兩側的基底100中。在此實施例中，摻雜區108、110可作為電晶體102的端子。舉例來說，摻雜區108可作為源極使用，且摻雜區110可作為汲極使用。間隙壁112位於閘極104兩側的基底100上。摻雜延伸區114位於間隙壁112下方的基底100中，且可作為輕摻雜汲極(LDD)使用。電晶體102中各構件的材料與製造方法為本領域技術人員所周知，故於此不再贅述。

此外，在形成電晶體102之前，更可在基底100中形成至少一隔離結構101。電晶體102藉由隔離結構101而彼此隔離。隔離結構101例如是淺溝渠隔離(shallow trench isolation，STI)結構。隔離結構101的材料例如是氧化矽。隔離結構101的製造方法為本領域技術人員所周知，故於此不再贅述。

接著，在基底100上形成介電層116及位於介電層116中的導體層118、120、122。在介電層116上形成介電層124及位於介電層124中的導體層126、128、130。在介電層124上形成介電層132及位於介電層132中的導體層134。在介電層132上形成介電層136及位於介電層136中的導體層138。介電層116、124、 132、136的材料例如是氧化矽等介電材料。介電層116、124、132、136的形成方法例如是化學氣相沉積法。導體層118、120、122、126、128、130、134、138的材料例如是鎢、銅或鋁等導體材料。導體層118、120、122、126、128、130、134、138的形成方法可組合使用微影製程、蝕刻製程與沉積製程而形成或藉由金屬鑲嵌法而形成。

其中，導體層126可作為字元線使用且可藉由導體層118而電性連接至閘極104。導體層128可作為源極線使用且可藉由導體層120而電性連接至摻雜區108。導體層122、130、134、138可形成連接至摻雜區110的內連線結構140。

然後，在介電層136上形成介電層142。介電層142的材料例如是氧化矽等介電材料。介電層142的形成方法例如是化學氣相沉積法。

接下來，在介電層142中形成介層窗144，且介層窗144連接至內連線結構140。介層窗144的材料例如是鎢、銅或鋁。介層窗144的形成方法可組合使用微影製程、蝕刻製程與沉積製程而形成或藉由金屬鑲嵌法而形成，如單重金屬鑲嵌法。

之後，在介電層142上形成介電層146。介電層146的材料例如是氧化矽等介電材料。介電層146的形成方法例如是化學氣相沉積法。

再者，在介電層146中形成介層窗148，且介層窗148連接至介層窗144。介層窗146可藉由介層窗144電性連接至至電 晶體102的摻雜區110(端子)。介層窗148的材料例如是鎢、銅或鋁。介層窗148的形成方法可組合使用微影製程、蝕刻製程與沉積製程而形成或藉由金屬鑲嵌法而形成，如單重金屬鑲嵌法。此外，於此技術領域具有通常知識者依照製程整合設計需求，亦可將介層窗148與位於其下方的介層窗144藉由雙重金屬鑲嵌法而同時形成。

在此實施例中，介層窗148的寬度是以大於介層窗144的寬度為例進行說明。如此一來，由於介層窗148的寬度大於介層窗144的寬度，因此可使得後續形成於介層窗148上的介層窗144(如圖3F所示)較容易進行對準。此外，當介層窗148與介層窗144的對準發生偏差(如，最左側的介層窗148與介層窗144)時，藉由介層窗148的寬度大於介層窗144，可防止後續形成於介層窗148兩側的導線158a與介層窗144發生短路(如圖3E所示)。

在另一實施例中，當介層窗148與介層窗144可準確對準時，介層窗148的寬度亦可等於介層窗144的寬度。

繼之，請同時參照圖1、圖2B與圖3B，將位於介層窗148兩側的介電層146移除，以於介層窗148兩側分別形成開口150。開口150的形成方法例如是對介電層146進行圖案化製程，以部分移除位於介層窗148兩側的介電層146，而形成位於介層窗148兩側的介電層146a以及位於開口150之間的介電層146b(圖2B)。在對介電層146進行圖案化製程的過程中，可藉由圖案化光阻層(未繪示)覆蓋介電層146b，因此介電層146b可保有與介電層 146約略相同的厚度。

在此實施例中，是以部分移除位於介層窗148兩側的介電層146為例進行說明。亦即，位於介層窗148兩側的介電層146的移除深度小於介電層146的厚度，而形成介電層146a，因此可使得開口150的底部高於介層窗148的底面。如此一來，當介層窗148與介層窗144的對準發生偏差時(如，最左側的介層窗148與介層窗144)，藉由介電層146a可防止後續形成於介層窗148兩側的導線158a與介層窗144發生短路(如圖3E所示)。

在另一實施例中，當介層窗148與介層窗144可準確對準時，亦可完全移除位於介層窗148兩側的介電層146。亦即，開口150的底部高度可等於介層窗148的底面高度。

隨後，請同時參照圖1、圖2C與圖3C，可選擇性地在介層窗148上形成共形的絕緣材料層152，且絕緣材料層152可覆蓋介電層146a、146b。絕緣材料層152的材料例如是氧化物等絕緣材料，如氧化矽等。絕緣材料層152的形成方法例如是化學氣相沉積法。

接著，在絕緣材料層152上形成共形的可變電阻材料層154。可變電阻材料層154的材料例如是金屬氧化物，如氧化鉿、氧化鎂、氧化鎳、氧化鈮、氧化鈦、氧化鋁、氧化釩、氧化鎢、氧化鋅或氧化鈷。可變電阻材料層154的形成方法例如是化學氣相沉積法。在此實施例中，是以於形成可變電阻材料層154之前先形成絕緣材料層152為例進行說明。在另一實施例中，亦可於 形成可變電阻材料層154之後再形成絕緣材料層152。

然後，請同時參照圖1、圖2D與圖3D，對可變電阻材料層154與絕緣材料層152進行回蝕刻製程，而分別於介層窗148兩側形成可變電阻層154a與絕緣層152a。可變電阻層154a與絕緣層152a可形成可變電阻結構156。當可變電阻結構156中具有絕緣層152a時，可使得可變電阻結構156具有二極體的效果，而能夠有效地阻擋漏電流(sneak current)，進而防止誤動作產生。

接下來，形成填滿開口150的導線材料層158。導線材料層158的材料例如是銅、鎢或鋁。導線材料層158的形成方法例如是電鍍法或物理氣相沉積法。

之後，請同時參照圖1、圖2E與圖3E，移除位於開口150以外的導線材料層158，而形成導線158a。位於開口150以外的導線材料層158的移除方法例如是化學機械研磨法。

在此實施例中，由於開口150的底部高於介層窗148的底面，因此形成於開口150中的導線158a的底面會高於位於其下方的介層窗144的頂面。如此一來，當介層窗148與介層窗144的對準發生偏差時(如，最左側的介層窗148與介層窗144)，由於導線158a的底面會高於位於其下方的介層窗144的頂面，因此可防止導線158a與介層窗144發生短路。在另一實施例中，當介層窗148與介層窗144可準確對準時，導線158a的底面高度亦可等於位於其下方的介層窗144的頂面高度。

在此實施例中，導線158a的形狀是以條狀為例進行說 明，但本發明並不以此為限。所屬技術領域具有通常知識者可依照設計需求而調整導線158a的形狀。請參照圖4，在另一實施例中，亦可將第單數條的多條導線158a進行連接，且將第雙數條的多條導線158a進行連接，而使得導線158a的形狀為指狀。

此外，由介層窗148、位於介層窗148兩側的導線158a、以及於位於介層窗148與導線158a之間的可變電阻結構156可形成記憶胞160。其中，介層窗148兩側的可變電阻結構156分別可作為記憶單元，而形成單一記憶胞儲存二位元(two bits per cell)的記憶胞結構。

再者，請同時參照圖1、圖2F與圖3F，可重複進行形成介層窗144與記憶胞160的步驟，而由多個介層窗144與多個記憶胞160堆疊形成記憶胞串162。所屬技術領域具有通常知識者可依照產品設計需求來調整介層窗144與記憶胞160的形成步驟的重複次數。在此實施例中，是以形成三串記憶胞串162為例進行說明，但本發明並不以此為限。

藉由上述製造方法已完成單一電晶體驅動N個電阻式記憶胞(1 Transistor driving n Resistive memory cells，1T-NR)的電阻式隨機存取記憶體10。上述實施例的電阻式隨機存取記憶體10為可具有高密度排列的三維電阻式隨機存取記憶體。此外，由於上述製造方法不需進行深蝕刻製程與深填孔製程，因此可直接與先進邏輯製程(如，互補式金氧半導體(CMOS)邏輯製程)進行整合。另外，上述製造方法可藉由將記憶胞串162之間的距離縮到 最近，以減少繞線距離，進而將寄生電容值降到最低。另一方面，每一層的記憶胞160的製造方式簡單，因此可藉由簡單重複的製作流程而完成電阻式隨機存取記憶體10的製作。

以下，藉由圖1、圖2F、圖3F與圖4來說明本實施例的電阻式隨機存取記憶體10的結構。

電阻式隨機存取記憶體10，包括基底100、介電層164與至少一記憶胞串162。介電層164設置於基底100上。在此實施例的圖3F中，介電層164例如是由介電層116、124、132、136、142、146a所形成，但本發明並不以此為限。

記憶胞串162包括多個記憶胞160與多個介層窗144。記憶胞160垂直相鄰地設置於介電層164中，且各個記憶胞160包括介層窗148、二條導線158a與二個可變電阻結構156。導線158a分別設置於介層窗148的兩側。導線158a的形狀可為條狀(圖2E)或指狀(圖4)。可變電阻結構156分別設置於介層窗148與導線158a之間。可變電阻結構156包括可變電阻層154a。可變電阻結構156更可包括絕緣層152a，設置於可變電阻層154a與介層窗148之間。在另一實施例中，絕緣層152a亦可設置於可變電阻層154a與導線158a之間。在垂直相鄰的兩個記憶胞160中，位於上方的記憶胞160的可變電阻結構156與位於下方的記憶胞160的可變電阻結構156彼此隔離。介層窗144分別設置於介層窗148下方的介電層164中並連接於介層窗148，且垂直相鄰的兩個介層窗148藉由介層窗144進行連接。當記憶胞串162為多串時，水 平相鄰的兩個記憶胞160共用位於其間的導線158a。

在此實施例中，介層窗148的寬度是以大於介層窗144的寬度為例進行說明。在另一實施例中，介層窗148的寬度亦可等於介層窗144的寬度。

在此實施例中，導線158a的底面會高於位於其下方的介層窗144的頂面。在另一實施例中，導線158a的底面高度亦可等於位於其下方的介層窗144的頂面高度。

電阻式隨機存取記憶體10更可包括至少一電晶體102。電晶體102設置於基底100上。電晶體102的摻雜區110(端子)可藉由內連線結構140與介層窗144電性連接於介層窗148，但電晶體102與介層窗148的電性連接方式並不以此為限。在此實施例中，雖然電晶體102是以平面式的電晶體為例進行說明，但本發明並不以此為限。在其他實施例中，電晶體102亦可採用垂直式的電晶體，以更進一步地減少電晶體102所佔用的晶圓面積，進而提升空間利用率。此外，當電晶體102為多個時，電阻式隨機存取記憶體10更可包括至少一隔離結構101。隔離結構101設置於基底100中，且電晶體102藉由隔離結構101而彼此隔離。

此外，電阻式隨機存取記憶體10更可選擇性地包括源極線166。源極線166的材料例如是銅、鎢或鋁。源極線166的形成方法例如是金屬鑲嵌法。源極線166可藉由插塞168電性連接至導體層128。

此外，電阻式隨機存取記憶體10中各構件的材料、設置 方式、形成方法與功效已於上述圖3A至圖3F的製造方法中進行詳盡地說明，故於此不再贅述。

綜上所述，上述實施例的電阻式隨機存取記憶體10的特點如下。由於在垂直相鄰的兩個記憶胞160中，位於上方的記憶胞160的可變電阻結構156與位於下方的記憶胞160的可變電阻結構160彼此隔離，且垂直相鄰的兩個介層窗148藉由介層窗144進行連接，因此在電阻式隨機存取記憶體10的製造過程中不需進行深蝕刻製程與深填孔製程，因此可直接與先進邏輯製程(如，互補式金氧半導體(CMOS)邏輯製程)進行整合。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧電阻式隨機存取記憶體

100‧‧‧基底

101‧‧‧隔離結構

102‧‧‧電晶體

104‧‧‧閘極

106‧‧‧閘介電層

108、110‧‧‧摻雜區

112‧‧‧間隙壁

114‧‧‧摻雜延伸區

116、124、132、136、142、146a、164‧‧‧介電層

118、120、122、126、128、130、134、138‧‧‧導體層

140‧‧‧內連線結構

144、148‧‧‧介層窗

150‧‧‧開口

152a‧‧‧絕緣層

154a‧‧‧可變電阻層

156‧‧‧可變電阻結構

158a‧‧‧導線

160‧‧‧記憶胞

162‧‧‧記憶胞串

Claims (17)

1. 一種電阻式隨機存取記憶體，包括：一基底；一介電層，設置於該基底上；至少一記憶胞串，包括：多個記憶胞，該些記憶胞垂直相鄰地設置於該介電層中，且各該記憶胞包括：一第一介層窗；二導線，分別設置於該第一介層窗的兩側；以及二可變電阻結構，分別設置於該第一介層窗與該些導線之間，其中在垂直相鄰的兩個記憶胞中，位於上方的該記憶胞的該些可變電阻結構與位於下方的該記憶胞的該些可變電阻結構彼此隔離，且各該可變電阻結構包括：一可變電阻層；以及一絕緣層，設置於該可變電阻層與各該第一介層窗之間或該可變電阻層與各該導線之間；以及多個第二介層窗，分別設置於該些第一介層窗下方的該介電層中並連接於該些第一介層窗，且垂直相鄰的兩個第一介層窗藉由該第二介層窗進行連接。
2. 如申請專利範圍第1項所述的電阻式隨機存取記憶體，其中該些第一介層窗的寬度大於該些第二介層窗的寬度。
3. 如申請專利範圍第1項所述的電阻式隨機存取記憶體，其中各該導線的底面高於位於其下方的各該第二介層窗的頂面。
4. 如申請專利範圍第1項所述的電阻式隨機存取記憶體，其中當該至少一記憶胞串為多串時，水平相鄰的兩個記憶胞共用位於其間的該導線。
5. 如申請專利範圍第1項所述的電阻式隨機存取記憶體，其中該些導線的形狀包括條狀或指狀。
6. 如申請專利範圍第1項所述的電阻式隨機存取記憶體，更包括至少一電晶體，設置於該基底上，且該至少一電晶體的一端子藉由該些第二介層窗電性連接於該些第一介層窗。
7. 如申請專利範圍第6項所述的電阻式隨機存取記憶體，其中當該至少一電晶體為多個時，更包括至少一隔離結構，設置於該基底中，且該些電晶體藉由該至少一隔離結構而彼此隔離。
8. 一種電阻式隨機存取記憶體的製造方法，包括：在一基底上形成一介電層；在該介電層中形成至少一記憶胞串，該至少一記憶胞串包括：多個記憶胞，該些記憶胞垂直相鄰地設置於該介電層中，且各該記憶胞包括：一第一介層窗；二導線，分別設置於該第一介層窗的兩側；以及二可變電阻結構，分別設置於該第一介層窗與該些導線之間，其中 在垂直相鄰的兩個記憶胞中，位於上方的該記憶胞的該些可變電阻結構與位於下方的該記憶胞的該些可變電阻結構彼此隔離，且該些可變電阻結構的形成方法包括：在該些第一介層窗上形成共形的一可變電阻材料層；以及對該可變電阻材料層進行一回蝕刻製程；以及多個第二介層窗，分別設置於該些第一介層窗下方的該介電層中並連接於該些第一介層窗，且垂直相鄰的兩個第一介層窗藉由該第二介層窗進行連接。
9. 如申請專利範圍第8項所述的電阻式隨機存取記憶體的製造方法，其中該介電層的形成方法包括化學氣相沉積法。
10. 如申請專利範圍第8項所述的電阻式隨機存取記憶體的製造方法，其中該些第一介層窗的形成方法包括組合使用微影製程、蝕刻製程與沉積製程而形成或藉由金屬鑲嵌法而形成。
11. 如申請專利範圍第8項所述的電阻式隨機存取記憶體的製造方法，其中該些第一介層窗的寬度大於該些第二介層窗的寬度。
12. 如申請專利範圍第8項所述的電阻式隨機存取記憶體的製造方法，其中各該導線的形成方法包括：將位於各該第一介層窗兩側的該介電層移除，以於各該第一介層窗兩側分別形成一開口； 形成填滿該些開口的一導線材料層；以及移除位於該些開口以外的該導線材料層。
13. 如申請專利範圍第12項所述的電阻式隨機存取記憶體的製造方法，其中各該開口的底部高於各該第一介層窗的底面。
14. 如申請專利範圍第8項所述的電阻式隨機存取記憶體的製造方法，其中該些可變電阻結構的形成方法更包括於形成該可變電阻材料層之前或之後，在該些第一介層窗上形成共形的一絕緣材料層。
15. 如申請專利範圍第8項所述的電阻式隨機存取記憶體的製造方法，其中該些第二介層窗的形成方法包括組合使用微影製程、蝕刻製程與沉積製程而形成或藉由金屬鑲嵌法而形成。
16. 如申請專利範圍第8項所述的電阻式隨機存取記憶體的製造方法，更包括於形成該介電層之前，在該基底上形成至少一電晶體，且該至少一電晶體的一端子藉由該些第二介層窗電性連接於該些第一介層窗。
17. 如申請專利範圍第16項所述的電阻式隨機存取記憶體的製造方法，其中當該至少一電晶體為多個時，更包括在該基底中形成至少一隔離結構，且該些電晶體藉由該至少一隔離結構而彼此隔離。