TWI518883B - 記憶裝置及其製造方法 - Google Patents

Description

記憶裝置及其製造方法

本揭露內容是有關於一種記憶裝置及其製造方法，且特別是有關於一種具有垂直堆疊結構之記憶裝置及其製造方法。

近年來半導體元件的結構不斷地改變，且元件的記憶體儲存容量也不斷增加。記憶裝置係使用於許多產品之中，例如MP3播放器、數位相機、電腦檔案等等之儲存元件中。隨著應用的增加，對於記憶裝置的需求也趨向較小的尺寸、較大的記憶容量。因應這種需求，係需要製造高元件密度及具有小尺寸的記憶裝置。

因此，設計者們無不致力於開發一種三維記憶裝置，不但具有許多堆疊平面而達到更高的記憶儲存容量，具備良好之特性，同時具有更微小的尺寸。

本揭露內容係有關於一種記憶裝置及其製造方法。記憶裝置中，將三維記憶陣列與周邊電路垂直堆疊，可以將元件在晶片表面佔據的面積大幅縮減，進而有效地達到晶片尺寸微縮的效果。

根據本揭露內容之一實施例，係提出一種記憶裝置。記憶裝置包括一基板、一三維記憶陣列(3D memory array)、一周邊電路(periphery circuit)以及一導電連接結構(conductive connection structure)。三維記憶陣列及周邊電路堆疊設置於基板上。周邊電路包括一圖案化金屬層及一接觸結構(contact structure)，接觸結構電性連接於圖案化金屬層。導電連接結構電性連接於圖案化金屬層，三維記憶陣列經由導電連接結構電性連接至周邊電路。

根據本揭露內容之另一實施例，係提出一種記憶裝置的製造方法。記憶裝置的製造方法包括以下步驟。提供一基板；設置一三維記憶陣列及一周邊電路堆疊於基板上；以及形成一導電連接結構。周邊電路包括一圖案化金屬層及一接觸結構，接觸結構電性連接於圖案化金屬層。導電連接結構電性連接於圖案化金屬層，三維記憶陣列經由導電連接結構電性連接至周邊電路。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

100、200‧‧‧記憶裝置
110‧‧‧基板
120‧‧‧三維記憶陣列
130‧‧‧周邊電路
131、131a、131b‧‧‧圖案化金屬層
133、133a、133b‧‧‧接觸結構
135‧‧‧電晶體
140、140’、340、540、540’‧‧‧導電連接結構
150‧‧‧絕緣層
360‧‧‧磊晶矽層
580‧‧‧晶片
ML、ML1、ML2、ML3‧‧‧金屬層

第1圖繪示根據本揭露內容一實施例之記憶裝置之立體圖。
第2圖繪示根據本揭露內容一實施例之記憶裝置之側視圖。
第3圖繪示根據本揭露內容另一實施例之記憶裝置之立體圖。
第4圖繪示根據本揭露內容另一實施例之記憶裝置之側視圖。
第5圖繪示根據本揭露內容一實施例之導電連接結構之簡化立體圖。
第6A圖至第6C圖繪示依照本發明之一實施例之記憶裝置之製造方法示意圖。
第7A圖至第7C圖繪示依照本發明之另一實施例之記憶裝置之製造方法示意圖。

在此揭露內容之實施例中，係提出一種記憶裝置及其製造方法。記憶裝置中，將三維記憶陣列與周邊電路垂直堆疊，可以將元件在晶片表面佔據的面積大幅縮減，進而有效地達到晶片尺寸微縮的效果。以下係提出各種實施例進行詳細說明。然而，實施例僅用以作為範例說明，並不會限縮本發明欲保護之範圍。此外，實施例中之圖式係省略部份要之元件，以清楚顯示本發明之技術特點。

第1圖繪示根據本揭露內容一實施例之記憶裝置100之立體圖，第2圖繪示根據本揭露內容一實施例之記憶裝置100之側視圖。請參照第1~2圖，記憶裝置100包括基板110、三維記憶陣列(3D memory array)120、周邊電路(periphery circuit)130以及導電連接結構(conductive connection structure)140。三維記憶陣列120及周邊電路130堆疊設置於基板110上。周邊電路130包括圖案化金屬層131及接觸結構(contact structure)133，接觸結構133電性連接於圖案化金屬層131。導電連接結構140電性連接於圖案化金屬層131，三維記憶陣列120經由導電連接結構140電性連接至周邊電路130。本實施例中，三維記憶陣列120堆疊於周邊電路130之上，記憶裝置100具有陣列位於周邊電路上(array-on-periphery，AOP)之結構。

一實施例中，相異於周邊電路130原本用於連接至各個電晶體135的接觸點(contact)及金屬拉線(metal routing)，圖案化金屬層131例如是一層額外的金屬拉線，接觸結構133例如是一額外的接觸點，專用於連接至導電連接結構140，以達到電性連接三維記憶陣列120和周邊電路130的目的。

記憶裝置100中，三維記憶陣列120堆疊於周邊電路130之上，兩者經由垂直的導電連接結構140電性連接。相較於以往將記憶陣列和周邊電路設置於晶片的同一平面上的結構而言，根據本揭露內容之實施例，將三維記憶陣列120與周邊電路130在單一晶片上垂直堆疊的結構，可以將元件在晶片表面佔據的面積大幅縮減，進而有效地達到晶片尺寸微縮的效果。舉例來說，當三維記憶陣列120與周邊電路130各別所佔的平面面積大約相等時，將兩者垂直堆疊於單一晶片上，可以將元件(主要係三維記憶陣列120與周邊電路130)在晶片表面佔據的面積大幅縮減高達約50%。

一實施例中，如第1圖所示，導電連接結構140例如具有垂直的柱狀結構，導電連接結構140的長寬比(aspect ratio)例如大於2，較佳地例如大於10。

如第2圖所示，周邊電路130更包括複數個電晶體135，電晶體135經由接觸結構133電性連接於圖案化金屬層131。實施例中，電晶體135例如是金氧半導體元件(metal oxide semiconductor，MOS)。

實施例中，如第1~2圖所示，係以周邊電路130包括一層圖案化金屬層131為例。然實際應用時，亦可視應用狀況增加圖案化金屬層131的數量，用以電性連接接觸結構133與導電連接結構140，而接觸結構133的數量亦可視應用狀況增加，並不以前述之單層圖案化金屬層131及接觸結構133為限。

實施例中，圖案化金屬層131和接觸結構133採用低片電阻值(sheet resistance)及耐高溫的材質。舉例來說，圖案化金屬層131和接觸結構133之材質分別可獨立地包括鋁、銅、鎢、或金屬矽化物之至少其中之一。材質會影響後續製程的溫度範圍。舉例來說，當圖案化金屬層131和接觸結構133之材質為鎢時，後段製程(back end of line，BEOL)的溫度可以承受至約800˚C，當圖案化金屬層131和接觸結構133之材質為鋁或銅時，後段製程的溫度需低於約400˚C，但鋁或銅具有較高的導電性。

如第1~2圖所示，三維記憶陣列120包括至少一金屬層ML1，導電連接結構140電性連接於金屬層ML1。實施例中，如第1圖所示，三維記憶陣列120可包括三層金屬層ML1、ML2和ML3，導電連接結構140電性連接於金屬層ML1，導電連接結構140’電性連接於金屬層ML3，三維記憶陣列120亦可經由導電連接結構140’依序電性連接於圖案化金屬層131、接觸結構133至周邊電路130。

一實施例中，三維記憶陣列120例如是三維垂直閘極反及閘記憶體(3D vertical gate NAND flash memory)，金屬層ML1例如是字元線，金屬層ML2例如是串選擇線，金屬層ML3例如是位元線。然實際應用時，三維記憶陣列120的種類、金屬層數目亦視應用狀況作適當選擇，並不以前述之實施例所列之種類及數目為限。

如第1~2圖所示，本實施例中，三維記憶陣列120堆疊於周邊電路130之上，圖案化金屬層131設置於三維記憶陣列120與周邊電路130之間。實施例中，記憶裝置100更包括絕緣層150，絕緣層150設置於三維記憶陣列120與周邊電路130之間並包覆圖案化金屬層131。絕緣層150鄰接於三維記憶陣列120的表面係為平坦表面。實施例中，絕緣層150例如是層間介電層(interlayer dielectric)。

請參照第3~4圖，第3圖繪示根據本揭露內容另一實施例之記憶裝置200之立體圖，第4圖繪示根據本揭露內容另一實施例之記憶裝置200之側視圖。本實施例之記憶裝置200與前述實施例之記憶裝置100不同之處在於三維記憶陣列和周邊電路的堆疊方式不同。本實施例中，周邊電路130堆疊於三維記憶陣列120之上，記憶裝置200具有周邊電路位於陣列上(periphery on array，POA)之結構。

同樣地，記憶裝置200中，周邊電路130堆疊於三維記憶陣列120之上，兩者經由垂直的導電連接結構340電性連接。根據本揭露內容之實施例，將三維記憶陣列與周邊電路在單一晶片上垂直堆疊的結構，可以將元件在晶片表面佔據的面積大幅縮減大約50%，進而有效地達到晶片尺寸微縮的效果。

實施例中，如第4圖所示，周邊電路130例如包括複數層圖案化金屬層131、131a、131b以及複數層接觸結構133、133a、133b，周邊電路130的電晶體135經由圖案化金屬層131、131a、131b以及接觸結構133、133a、133b電性連接至導電連接結構340，進一步電性連接至三維記憶陣列120。

如第3~4圖所示，本實施例中，周邊電路130堆疊於三維記憶陣列120之上。一實施例中，如第4圖所示，記憶裝置200更包括磊晶矽(epi-Si)層360，磊晶矽層360設置於三維記憶陣列120與周邊電路130之間。磊晶矽層360鄰接於周邊電路130的表面係為平坦表面。另一實施例中，記憶裝置200亦可更包括絕緣層上覆矽(SOI)層(未繪示於圖中)，絕緣層上覆矽層設置於三維記憶陣列120與周邊電路130之間。絕緣層上覆矽層鄰接於周邊電路130的表面係為平坦表面。

第5圖繪示根據本揭露內容一實施例之導電連接結構之簡化立體圖。導電連接結構可以經由三維記憶陣列120的外側或通過三維記憶陣列120的內部電性連接三維記憶陣列120和周邊電路130。

一實施例中，如第5圖所示，可以在三維記憶陣列120中的晶片580之間開孔製作導電連接結構540。雖然從三維記憶陣列120的內部製作導電連接結構540必須配合陣列的設計以規劃開孔的空間，製程可能會比較複雜，但經由陣列內部製作導電連接結構540，使得走線比較短，進而使得字元線的RC延遲會比較短。如第5圖所示，導電連接結構540的一端可以直接連接至周邊電路130原有用於連接至各個電晶體135的金屬拉線，而另一端連接至三維記憶陣列120的金屬層ML。

另一實施例中，如第5圖所示，可以在三維記憶陣列120的外側製作導電連接結構540’。雖然如此一來，走線會比較長，字元線的RC延遲會比較長，但製程相對會簡單許多，製程良率也能夠提升。如第5圖所示，導電連接結構540’的一端連接至圖案化金屬層131及接觸結構133，而另一端連接至三維記憶陣列120的金屬層ML。舉例而言，如第1圖所示，記憶裝置100中，導電連接結構140和140’係製作於三維記憶陣列120的外側。

以下係提出實施例之一種記憶裝置之製造方法，然該些步驟僅為舉例說明之用，並非用以限縮本發明。具有通常知識者當可依據實際實施態樣的需要對該些步驟加以修飾或變化。需注意的是，部分圖式中的一些元件係以透視方式繪示，部份次要元件係省略，以更清楚表達本發明內容。

第6A圖至第6C圖繪示依照本發明之一實施例之記憶裝置100之製造方法示意圖。請參照第6A圖至第6C圖。

如第6A~6B圖所示，提供基板110，以及形成周邊電路130於基板110上。實施例中，形成周邊電路130的步驟例如包括形成圖案化金屬層131、接觸結構133及電晶體135。接觸結構133電性連接於圖案化金屬層131，電晶體135經由接觸結構133電性連接於圖案化金屬層131。

接著，如第6B圖所示，設置絕緣層150於周邊電路130上並包覆圖案化金屬層131。實施例中，例如是先形成金屬氧化層150於圖案化金屬層131上，接著平坦化絕緣層150的表面。此絕緣層的表面之平坦化的步驟係關鍵的，平坦化的表面有利於後續的堆疊步驟之進行。

接著，如第6C圖所示，堆疊三維記憶陣列120於周邊電路130上、形成導電連接結構140以及進行後段製程之製作(未繪示)。實施例中，三維記憶陣列120形成於絕緣層150的平坦化的表面上。換句話說，圖案化金屬層131和絕緣層150均位於三維記憶陣列120與周邊電路130之間。至此，形成於第6C圖(第2圖)所示的記憶裝置100。

實施例中，例如是在製作後段製程時，也就是在平坦化絕緣層150的表面之後，一併於氧化層(例如是絕緣層150)中製作複數個溝槽或圖案化的金屬連接層(未繪示)連接至周邊電路130的圖案化金屬層131，接著再在溝槽中填入導電材料，便形成導電連接結構140。導電連接結構140電性連接於圖案化金屬層131，三維記憶陣列120包括至少一金屬層ML1，導電連接結構140電性連接於金屬層ML1。三維記憶陣列120經由垂直的導電連接結構140電性連接至周邊電路130。

第7A圖至第7C圖繪示依照本發明之另一實施例之記憶裝置200之製造方法示意圖。請參照第7A圖至第7C圖。

如第7A圖所示，提供基板110，以及形成三維記憶陣列120於基板110上。三維記憶陣列120包括至少一金屬層ML1，金屬層ML1用於電性連接於後續製程中所製作的導電連接結構。

接著，如第7B圖所示，設置磊晶矽層360於三維記憶陣列120上。另一實施例中，亦可設置一絕緣層上覆矽層(未繪示)於三維記憶陣列120上。此磊晶矽層360或絕緣層上覆矽層的設置係關鍵的，如此一來，後續的周邊電路130可以直接形成於磊晶矽層360或絕緣層上覆矽層上，因此可以採用既有的製程堆疊周邊電路130，並且堆疊周邊電路130的製程不會與既有的三維記憶陣列120的製程產生不相容的問題，因而能提高整個記憶裝置200的製程可行性。

接著，如第7C圖所示，堆疊周邊電路130於三維記憶陣列120上、形成導電連接結構140以及進行後段製程之製作(未繪示)。實施例中，例如是在製作後段製程時，一併於氧化層中製作複數個溝槽或圖案化的金屬連接層連接至三維記憶陣列120的金屬層(例如是金屬層ML1)，接著再在溝槽中填入導電材料，便形成導電連接結構140。實施例中，堆疊周邊電路130的步驟例如包括形成圖案化金屬層131、接觸結構133及電晶體135。接觸結構133電性連接於圖案化金屬層131，電晶體135經由接觸結構133電性連接於圖案化金屬層131。導電連接結構140電性連接於圖案化金屬層131及金屬層ML1。三維記憶陣列120經由垂直的導電連接結構140電性連接至周邊電路130。實施例中，周邊電路130形成於磊晶矽層360或絕緣層上覆矽層上。換句話說，磊晶矽層360或絕緣層上覆矽層位於三維記憶陣列120與周邊電路130之間。至此，形成於第7C圖(第4圖)所示的記憶裝置200。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

 

100‧‧‧記憶裝置

120‧‧‧三維記憶陣列

130‧‧‧周邊電路

131‧‧‧圖案化金屬層

133‧‧‧接觸結構

140、140’‧‧‧導電連接結構

ML1、ML2、ML3‧‧‧金屬層

Claims (10)

1. 一種記憶裝置，包括：
   一基板；
   一三維記憶陣列(3D memory array)及一周邊電路(periphery circuit)堆疊設置於該基板上，該周邊電路包括：
   一圖案化金屬層；及
   一接觸結構(contact structure)，電性連接於該圖案化金屬層；以及
   一導電連接結構(conductive connection structure)，電性連接於該圖案化金屬層，其中該三維記憶陣列經由該導電連接結構電性連接至該周邊電路。
2. 如申請專利範圍第1項所述之記憶裝置，其中該三維記憶陣列堆疊於該周邊電路之上。
3. 如申請專利範圍第1項所述之記憶裝置，其中該周邊電路堆疊於該三維記憶陣列之上。
4. 如申請專利範圍第3項所述之記憶裝置，更包括：
   一磊晶矽(epi-Si)層或一絕緣層上覆矽(SOI)層，設置於該三維記憶陣列與該周邊電路之間。
5. 如申請專利範圍第1項所述之記憶裝置，其中該導電連接結構之長寬比(aspect ratio)係大於2。
6. 一種記憶裝置之製造方法，包括：
   提供一基板；
   設置一三維記憶陣列及一周邊電路堆疊於該基板上，其中該周邊電路包括：
   一圖案化金屬層；及
   一接觸結構，電性連接於該圖案化金屬層；以及
   形成一導電連接結構，電性連接於該圖案化金屬層，其中該三維記憶陣列經由該導電連接結構電性連接至該周邊電路。
7. 如申請專利範圍第6項所述之記憶裝置之製造方法，其中該周邊電路更包括複數個電晶體，該些電晶體經由該接觸結構電性連接於該圖案化金屬層。
8. 如申請專利範圍第6項所述之記憶裝置之製造方法，其中設置該三維記憶陣列及該周邊電路堆疊於該基板上之步驟包括：
   形成該周邊電路於該基板上；以及
   堆疊該三維記憶陣列於該周邊電路上。
9. 如申請專利範圍第8項所述之記憶裝置之製造方法，更包括：
   設置一絕緣層於該三維記憶陣列與該周邊電路之間並包覆該圖案化金屬層。
10. 如申請專利範圍第6項所述之記憶裝置之製造方法，其中設置該三維記憶陣列及該周邊電路堆疊於該基板上之步驟包括：
    形成該三維記憶陣列於該基板上；以及
    堆疊該周邊電路於該三維記憶陣列上。