TWI569366B - 用於製造貫通基板穿孔及前側結構之器件、系統及方法 - Google Patents

用於製造貫通基板穿孔及前側結構之器件、系統及方法 Download PDF

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Description

用於製造貫通基板穿孔及前側結構之器件、系統及方法
本發明技術係關於製造半導體器件，且更具體而言，數項實施例係關於貫通基板穿孔(TSV)及相關聯金屬化結構。
形成半導體器件通常包含執行在一基板或其他總成中及/或上添加、移除及/或變更材料之一系列程序。累積地，此等程序可精確地形成極高密度之電晶體、電容器、二極體、導電線、介電結構及一積體電路之其他組件。電組件之間的電連接可係複雜的且通常延伸於多層介電、導電及半導電材料上方且穿過該等多層材料。自一層至另一層之電連接可形成於開口或孔中，該等開口或孔可以所要圖案經選擇性地蝕刻。舉例而言，貫通基板穿孔(TSV)形成於延伸穿過基板或封裝材料之TSV孔中，使得TSV可電耦合一晶圓或封裝之相對側上之接合墊或其他觸點。此等開口及TSV孔通常係用一介電材料(例如，二氧化矽)經加襯裡以使開口內之金屬或其他導電材料與半導體基板或其他鄰近結構電隔離。僅僅在開口中沈積介電襯裡技術上可具有挑戰性，因此通常藉由將介電襯裡材料之一連續層(亦即，保形毯覆層)沈積於晶圓之前側上方及至開口中並執行一回蝕程序以自晶圓之背側或前側外表面完全移除介電襯裡材料之部分來形成介電襯裡。
習用地，在用一導電材料填充TSV孔之前使用經由一適合漿液之 一化學機械平坦化程序(「間隔物CMP」)來移除晶圓之外表面上之介電襯裡材料。間隔物CMP程序力圖藉由以顯著不同之速率移除介電材料及金屬且使得一相對厚之低k值介電材料在介電襯裡材料底下來在不損壞下伏結構之情況下移除連續介電襯裡材料之頂部部分。此外，在形成TSV之後，沈積及圖案化與介電襯裡材料分隔開之一永久性介電材料以在TSV及與TSV橫向地間隔開之其他觸點上方形成溝槽。然後，用一導電材料填充該等溝槽以形成電耦合至對應觸點及TSV之導電線。習用TSV製造需要增加製造程序之複雜性之數個程序步驟及材料。因此，需要在此領域及半導體器件製造之相關領域中之創新。
本申請案揭示一種製造一半導體器件之方法，其包括：形成穿過一介電結構且穿過該介電結構下方之一半導體基板之至少一部分之一開口，其中該開口經組態以接收用於一貫通基板穿孔(TSV)之材料；形成一介電襯裡材料，使得該介電襯裡材料具有給該開口加襯裡之一第一部分及在該介電結構之在該開口之橫向外側之一外表面上之一第二部分；沈積一導電材料，使得該導電材料之一第一部分係在該開口中且該導電材料之一第二部分係在該介電襯裡材料之在該開口之橫向外側之該第二部分之一經曝露表面上；移除該導電材料之該第二部分以使得該介電襯裡材料之該第二部分曝露，其中該介電襯裡材料之該第二部分之至少一部分保持在該介電結構上且該導電材料之該第一部分之一大部分保持在該開口中，使得該導電材料之該第一部分之剩餘部分界定一TSV；及在該介電襯裡材料中形成電耦合至該TSV之一鑲嵌導電線。
本申請案揭示一種製造一半導體器件之方法，該半導體器件具有：一半導體基板；固態特徵，其形成於該基板上；一介電結構，其在該半導體基板上且在該固態特徵上方；及一觸點，其延伸穿過該介 電結構且電耦合至該固態特徵，該方法包括：形成延伸穿過該介電結構且至少部分地穿過該半導體基板之一貫通基板穿孔(TSV)開口，其中該TSV開口與該觸點橫向地間隔開；在該TSV開口中及在該介電結構之一外表面上形成一連續介電襯裡材料，使得該介電襯裡材料具有疊加於該觸點上方之一部分；沈積TSV材料至該介電襯裡材料上，使得該TSV材料至少部分地填充該TSV開口且覆蓋該介電襯裡材料之疊加於該觸點上方之該部分；移除該TSV材料之一部分直至該介電襯裡材料之疊加於該觸點上方之該部分曝露為止且該TSV材料之一剩餘部分駐存於該TSV開口中，其中該TSV材料之該剩餘部分界定一TSV；圖案化該介電襯裡材料中包含曝露該觸點之一第一溝槽及與該TSV對準之一第二溝槽之溝槽；及用一導電材料填充該第一溝槽及該第二溝槽，藉此分別形成第一導電線及第二導電線。
本申請案揭示一種半導體器件，其包括：一半導體基板，其具有固態特徵；一介電結構，其在該半導體基板上；一導電觸點，其延伸穿過該介電結構且電耦合至該固態特徵；一貫通基板穿孔(TSV)開口，其延伸穿過該介電結構且至少部分地穿過該半導體基板，其中該觸點與該TSV開口橫向地間隔開；一介電襯裡材料，其具有給該TSV開口加襯裡之一第一部分及在該介電結構之在該TSV開口之橫向外側之一外表面上之一第二部分；一導電材料，其在該TSV開口中，該導電材料界定與該觸點橫向地間隔開之一TSV；及複數個導電線，其在該介電襯裡材料中，該複數個導電線至少包含與該TSV對準之一第一導電線及與該觸點對準之一第二導電線，其中該介電襯裡材料之該第一部分及該第二部分係成品器件之永久性組件。
本申請案揭示一種半導體器件，其包括：一半導體基板，其具有固態特徵；一介電結構，其在該半導體基板上；一導電觸點，其穿過該介電結構且電耦合至該固態特徵；一貫通基板穿孔(TSV)開口， 其具有延伸穿過該介電結構且至少部分地穿過該半導體基板之側壁，其中該觸點與該TSV開口橫向地間隔開；一連續襯裡介電材料，其延伸於該介電結構之在該TSV開口之橫向外側之一表面上方且沿著該等TSV開口之該等側壁，其中該連續襯裡介電材料具有與該TSV開口橫向地分隔開且與該導電觸點對準之至少一個開口；一導電材料，其在該TSV開口中，該導電材料界定一TSV；及一導電材料，其在穿過該連續襯裡之該開口中，該導電材料界定電耦合至該導電觸點之一導電線。
100‧‧‧半導體器件/成品半導體器件
102‧‧‧基板
104‧‧‧電組件
106‧‧‧觸點
108‧‧‧第一介電材料
109‧‧‧大體平坦表面/平坦表面
110‧‧‧停止材料/停止層
111‧‧‧介電結構
112‧‧‧光阻劑
113‧‧‧外表面
114‧‧‧開口
116‧‧‧連續、保形介電襯裡材料/介電襯裡材料
116a‧‧‧第一部分
116b‧‧‧第二部分
118‧‧‧障壁/晶種結構
119a‧‧‧第一開口/開口
119b‧‧‧第二開口/開口
120‧‧‧塊體導電材料/導電材料
120a‧‧‧插塞部分/經退火插塞部分
120b‧‧‧過量部分
121‧‧‧概念海拔
128‧‧‧導電材料/導電線
130‧‧‧額外介電及金屬化結構
131‧‧‧貫通基板穿孔
140‧‧‧額外鑲嵌介電材料/額外鑲嵌材料/鑲嵌介電材料
141a‧‧‧第一開口
141b‧‧‧第二開口
142a‧‧‧第一鑲嵌結構
142b‧‧‧第二鑲嵌結構
143‧‧‧介電特徵
300‧‧‧系統
302‧‧‧處理器
304‧‧‧記憶體
306‧‧‧輸入/輸出器件
308‧‧‧其他子系統或組件
W‧‧‧寬度
可參考以下圖式更好地理解本發明技術之諸多態樣。圖式中之組件未必按比例，而是著重於清晰地圖解說明本發明技術之原理。
圖1至圖13係圖解說明根據本發明技術之一實施例之用於製作導電結構之一方法中之選定步驟處之一半導體器件之部分示意性剖面圖。
圖14係圖解說明藉由圖1至圖13中所展示之方法製作之一半導體器件之一部分示意性剖面圖。
圖15至圖17係圖解說明根據本發明技術之另一實施例之用於製作導電結構之一方法中之選定步驟處之一半導體器件之部分示意性剖面圖。更具體而言，圖15至圖17對應於圖11至圖13中所展示之階段之替代實施例。
圖18及圖19係根據本發明技術之方法之實施例之流程圖。
圖20係圖解說明根據本發明技術之一實施例之併入有一半導體器件之一系統之一方塊圖。
本文中闡述用於製作半導體器件以及相關器件及系統之方法之數項實施例之特定細節。術語「半導體器件」通常係指包含一或多個 半導體材料之一固態器件。半導體器件之實例包含邏輯器件、記憶體器件及二極體以及其他。此外，術語「半導體器件」可係指一成品器件或係指在成為一成品器件之前之各個處理階段處之一總成或其他結構。取決於其中使用術語「基板」之內容脈絡，該術語可係指一晶圓級基板或係指一經單粒化晶粒級基板。熟習此項技術者將認識到可以晶圓級或以晶粒級執行本文中所闡述之方法之適合步驟。此外，除非內容脈絡另有指示，否則本文中所揭示之結構可使用習用半導體製造技術形成。材料可(舉例而言)使用化學汽相沈積、物理汽相沈積、原子層沈積、旋塗及/或其他適合技術來沈積。類似地，材料可(舉例而言)使用電漿蝕刻、濕法蝕刻、化學機械平坦化或其他適合技術來移除。
下文在TSV(例如，貫通矽穿孔)之內容脈絡中闡述本發明技術之諸多實施例，諸如當完成時完全延伸穿過基板及/或封裝材料之導電插塞或連接器。熟習相關技術者亦將理解，本發明技術可具有額外實施例(諸如在一晶圓中包含其他電連接器之實施例)且本發明技術可在無本文中所闡述實施例之細節中之數個之情況下參考圖1至圖17進行實踐。為易於參考，貫穿本發明之相同元件符號用以識別類似或相似組件或特徵，但相同元件符號之使用並不暗指應將特徵理解為相同的。實際上，在本文中所闡述之諸多實例中，具相同元件符號之特徵或程序具有結構及/或功能上彼此不同之複數項實施例。此外，相同陰影可用以在剖面中指示組成上可係類似之材料，但除非本文中具體注明，否則相同陰影之使用並不暗指應將材料理解為相同的。
使半導體器件平坦化以移除一毯覆或連續介電材料之圍繞未經填充開口之過量部分可係不利的。舉例而言，在習用程序中，間隔物CMP步驟必須在不使毯覆介電材料自TSV開口凹陷或移除過多下伏介電材料及損壞導電特徵(例如，鎢觸點)之情況下自晶圓之前側移除介 電襯裡材料。如此，間隔物CMP步驟可需要一相對厚之下伏介電材料(例如，350Å)以保護下伏特徵。此外，在移除介電襯裡材料之頂部部分並用一導電材料填充TSV開口之後，必須沈積及圖案化適合作為用於鑲嵌導電線之一永久性介電質之一額外介電鑲嵌材料以形成所要金屬化。因此，介電襯裡需要一單獨移除步驟(例如，間隔物CMP)，且介電襯裡及上覆於TSV上之額外介電鑲嵌材料兩者必須沈積於晶圓上。
根據本發明技術之實施例之方法消除間隔物CMP步驟，使得在晶圓之在TSV開口之橫向外側之背側或前側表面上的介電襯裡材料之外部部分替代一鑲嵌介電材料或除鑲嵌介電材料以外併入至成品器件中。因此，介電襯裡材料之外部部分可提供其中一金屬化結構之導電線形成於晶圓上之介電材料。藉由將介電襯裡材料之外部部分留在晶圓上，任何下伏介電材料可係相對薄的(例如，150Å)，此乃因介電襯裡材料本身在後續CMP程序期間保護下伏結構。此外，將介電襯裡材料之外部部分留在晶圓上可消除沈積一額外鑲嵌介電材料以用於前側金屬化之需要。此外，與在沈積一障壁/晶種材料並用導電插塞材料填充TSV開口之前移除頂側介電襯裡材料之程序相比，頂側介電襯裡材料可減少凹陷。因此，本發明技術之數項實施例藉由消除數個程序步驟(例如，間隔物CMP及一前側鑲嵌介電材料之後續沈積)以及減少用以形成TSV之材料之體積及數目(例如，介電襯裡材料下方之下伏介電材料及額外前側鑲嵌介電材料之厚度)來簡化製造TSV。參考圖1至圖14，此等特徵將變得更明瞭。
圖1至圖13係圖解說明根據本發明技術之一實施例之用於製作貫通基板穿孔或其他連接器之一方法之一系列階段處之一半導體器件100之一部分之部分示意性剖面圖。如圖1中所展示，半導體器件100可包含一基板102、一電組件104(示意性地展示)及自電組件104延伸 穿過一第一介電材料108之一觸點106。電組件104可係一電晶體(例如，一雙極或場效應電晶體)、一個二極體、一電容器或形成於基板102中及/或上之另一適合固態組件。在某些實施例中，觸點106可係一閘極電極且半導體器件100可進一步包含一源極電極(未展示)及一汲極電極(未展示)。觸點106之適合材料包含鎢及其他。如圖1中所展示，第一介電材料108可具有一大體平坦表面109。
圖2展示已在平坦表面109上形成一停止材料110之後之半導體器件100。停止層110可係不同於第一介電材料108之一第二介電材料。在數項實施例中，停止材料110可包含一低k值介電材料(例如，具有比二氧化矽低的一介電常數之一介電材料)。此外，停止材料110可經選擇以具有一低移除速率以增強對平坦化之控制。在某些實施例中，停止材料110可包含氮化矽(例如，經碳摻雜氮化矽)或另一適合材料。第一介電材料108及停止材料110可一起界定具有一外表面113之一介電結構111。
圖3展示已穿過第一介電材料108形成一開口114之一第一部分之後之半導體器件100。開口114可藉由此項技術中已知之方法(例如，在停止材料110上沈積一光阻劑112且使用光微影或其他適合技術來圖案化光阻劑112)而形成。然後，可使用一第一蝕刻來蝕刻停止材料110及第一介電材料108以形成開口114之第一部分至基板102之深度。儘管為圖解說明之簡單起見僅在圖3中展示一個開口114，但半導體器件100可包含複數個開口114。
圖4展示一第二蝕刻將開口114之深度延伸穿過基板102之至少一部分之後之半導體器件100。可使用電漿蝕刻或其他適合技術來執行分別展示於圖3及圖4中之第一蝕刻及第二蝕刻，且第一蝕刻及第二蝕刻可涉及經選擇以用於分別移除第一介電材料108及基板102之至少一部分之不同材料之不同處理參數。在其他實施例中，可使用一單個蝕 刻來形成穿過第一介電材料108及基板102之開口114。
圖5展示已將開口114蝕刻至其在基板102中之全深度及已移除剩餘光阻劑112(例如，使用電漿灰化、濕法清洗或其他適合移除技術)之後之半導體器件100。開口114可具有延伸至基板102內(但不完全穿過基板)之一深度之一側壁，如圖5中所展示(例如，具有一閉合底部之一盲孔)。另一選擇係，開口114可在程序之此階段處具有完全延伸穿過基板102之一側壁。
圖6展示已在外表面113上及開口114中形成一連續、保形介電襯裡材料116之後之半導體器件100。介電襯裡材料116具有給開口114內之側壁及底部表面加襯裡之一第一部分116a以及在介電結構111之在開口114之橫向外側之外表面113上之一第二部分116b。介電襯裡材料116之第一部分116a及第二部分116b係彼此連續的。舉例而言，第一部分116a及第二部分116b在一單個程序中由相同材料形成。介電襯裡材料116之組成及/或厚度可經選擇以增強第一部分116a之性質。舉例而言，介電襯裡材料116可係足夠厚的(例如，自約0.05微米至約1.5微米或自約0.1微米至約0.4微米)以使基板102與在後續程序(如下文所闡述)中形成於開口114中之一導電結構(圖6中未展示)電隔離。介電襯裡材料116之組成及厚度亦可經選擇以增強第二部分116b之性質。舉例而言，介電襯裡材料116可由一未經摻雜氧化物膜(以及其他材料)製成且具有3000Å至8000Å之一初始厚度。
圖7展示已在介電襯裡材料116上形成一障壁/晶種結構118之後之半導體器件100。障壁/晶種結構118可經組態以減少用以在後續程序中在開口114中形成導電結構(圖7中未展示)之導電材料之擴散，以及藉由鍍敷(例如，電式鍍敷或無電式鍍敷程序)來為導電結構之形成接種。在數項實施例中，障壁/晶種結構118可具有不為導電結構之形成接種之一障壁材料及在該障壁材料上之一晶種材料。障壁材料(舉例 而言)可包含鉭、氮化鉭或另一適合材料，且晶種材料可係銅、銅合金或其他導電材料。在其他實施例中，障壁/晶種結構118可僅具有限制擴散並為一塊體導電材料之形成接種之一單個材料。在某些實施例中，可消除障壁/晶種結構118。
圖8展示已在障壁/晶種結構118上方形成一塊體導電材料120之後之半導體器件100。塊體導電材料120可包含在開口114內之一插塞部分120a及在插塞部分120a上方且在介電結構111之在開口114之橫向外側之外表面113上方(例如，在介電襯裡材料116之第二部分116b上方)之一過量部分120b。舉例而言，過量部分120b可係塊體導電材料120之在一概念海拔121(展示為一虛線)上面之部分。在數項實施例中，塊體導電材料120可係與障壁/晶種結構118之晶種材料相同之材料，諸如銅或銅合金，或塊體材料可係具有一鎢襯裡之多晶矽或其他適合材料。
圖9展示已移除導電材料120之過量部分120b之後之半導體器件100。舉例而言，可使用化學機械移除程序來處理半導體器件100。在某些實施例中，當塊體導電材料120包含銅時，漿液可經組態來以與其他材料相比之高速率及/或選擇性移除銅。移除步驟可完全移除導電材料120之過量部分120b(如圖9中所展示)，或留下過量部分120b中之某些以用於在後續處理期間移除。在某些情形中，使用障壁/晶種結構118作為一停止材料之塊體導電材料120之高移除速率可造成開口114中之插塞部分120a之頂部中之一凹痕。可在進一步處理期間消除此凹痕。舉例而言，圖10展示其中可在已移除導電材料120之過量部分120b之後對插塞部分120a進行退火之一選用步驟，該選用步驟使插塞部分120a膨脹以使得插塞部分120a突出超過障壁/晶種結構118之水平面。退火亦可增強插塞部分120a之顆粒結構及/或減少或消除插塞部分120a與障壁/晶種結構118之間的界面處之間隙或其他不規則物。 此可在半導體器件100之操作期間增強電子流動穿過插塞部分120a及/或增強半導體器件100之可靠性。在移除導電材料120之過量部分120b時，亦可完全地或部分地移除障壁/晶種結構118。
圖11展示其中移除介電襯裡材料116之第二部分116b上方之障壁/晶種結構118及經退火插塞部分120a之突出體積之一選項。在數項實施例中，可使用一化學機械移除程序來移除此等特徵。化學機械移除程序之參數可經選擇來以一相對高移除速率移除障壁/晶種結構118之橫向部分及插塞部分120a之突出體積以提高整個製造程序之效率。在某些情形中，亦可移除介電襯裡材料116之第二部分116b之部分，但本發明技術之一項態樣係介電襯裡材料116之至少足夠量之第二部分116b保持完整且成為提供用於在觸點106及插塞部分120a上面形成導電特徵之介電材料之一永久性特徵。在數項實施例中，障壁/晶種結構118之橫向部分及插塞部分120a之突出體積之移除程序曝露介電襯裡材料116之第二部分116b，使得介電襯裡材料116之第二部分116b具有一足夠厚度以用於在觸點106及/或插塞部分120a上形成鑲嵌型導電線或其他導電線。
圖12圖解說明已圖案化及蝕刻介電襯裡材料116之第二部分116b以分別形成第一開口119a及第二開口119b之後之半導體器件100。開口119a及開口119b可分別係第一溝槽及第二溝槽，使得第一開口119a與觸點106對準且第二開口119b與插塞部分120a對準。可使用移除介電襯裡材料116之選定部分比移除停止材料110及插塞部分120a之導電材料快之一適合蝕刻來在介電襯裡材料116之第二部分116b中形成開口119a及119b。然後，可以一第二蝕刻移除觸點106上方之停止材料110之剩餘部分。然而，在其他實施例中，一單個蝕刻可移除介電襯裡材料116之第二部分116b之區及觸點106上方之停止材料110兩者。
圖13圖解說明已用一導電材料128填充第一開口119a及第二開口 119b且然後將其平坦化至介電襯裡材料116之第二部分116b之水平面之後之根據該技術之一方法之一實施例之一後續階段。在數項實施例中，導電線128之組成可與插塞部分120a之組成相同。導電線128可包含(舉例而言)銅或另一適合導電材料。
圖14係示意性地圖解說明在額外處理之後但在封裝之前之成品半導體器件100之一實施例之一部分剖面圖。在此階段處，可在導電線128上方形成額外介電及金屬化結構130(示意性地展示)以完成半導體器件100內之電連接之一適合電路。如圖14中所展示，亦可藉由背面研磨或其他適合移除程序來移除基板102之一下部部分以由插塞部分120a形成一TSV 131。值得注意地，圖14中之成品半導體器件包含介電襯裡材料116之第二部分116b之剩餘厚度。
然後，可將圖14中所展示之半導體器件100單獨地或與其他半導體器件一起併入至一適合封裝(未展示)中。舉例而言，可使用導線接合(未展示)、焊料凸塊(未展示)或其他適合電連接器將TSV 131連接至封裝之引線(未展示)。半導體器件100亦可堆疊於一經堆疊晶粒器件中之類似器件上。半導體器件100或半導體器件100與相關聯結構之一堆疊亦可出於保護及在操作期間促進熱耗散之目的而經囊封。
圖15展示已形成圖11中之結構且已在介電襯裡材料116及插塞部分120a上方形成一額外鑲嵌介電材料140之後之半導體器件100之另一實施例。額外鑲嵌材料140可提供用於形成可耦合至觸點106及/或插塞部分120a之鑲嵌結構之額外介電材料。舉例而言，圖16及圖17展示形成於額外鑲嵌介電材料140及介電襯裡材料116之第二部分116b中之不同鑲嵌結構。更具體而言，圖16展示形成於一第一開口141a中之延伸穿過觸點106上方之鑲嵌介電材料140及介電襯裡材料116之第二部分116b之一第一鑲嵌結構142a。第一鑲嵌結構142a可具有比觸點106之寬度寬之一寬度。半導體器件100可包含一第二鑲嵌結構142b，第 二鑲嵌結構142b形成於一第二開口141b中，使得第二鑲嵌結構142b電連接至插塞部分120a。第二鑲嵌結構142b可具有比插塞部分120a之寬度或其他剖面尺寸大之一寬度或其他剖面尺寸。舉例而言，第二鑲嵌結構142b之寬度W可比插塞部分120a之寬度大大約5%至50%。圖17圖解說明其中第二鑲嵌結構142b以介電特徵143分段之另一實施例。
圖18係根據該技術之一實施例之一方法200之一流程圖。在此實施例中，方法200係關於包含形成穿過一介電結構及一半導體基板之至少一部分之一開口之製造一半導體器件之一方法(方塊202)。舉例而言，可如上文關於圖3至圖5所陳述地形成該開口。方法200進一步包含形成具有給開口加襯裡之一第一部分及在介電結構之在開口之橫向外側之一外表面上之一第二部分之一介電襯裡材料(方塊204)。舉例而言，可如上文關於圖6所陳述地形成該介電襯裡材料。方法200可進一步包含沈積一導電材料，使得該導電材料之一第一部分係在開口中，且該導電材料之一第二部分係在介電襯裡材料之在開口之橫向外側之一第二部分之一經曝露表面上(方塊206)。可使用一汽相沈積程序、鍍敷程序或其他適合程序來沈積該導電材料。舉例而言，可如上文關於圖7至圖8所陳述地形成該導電材料。方法200可進一步包含移除導電材料之第二部分，使得襯裡材料之第二部分曝露，其中介電襯裡材料之第二部分之至少一部分保持在介電結構上(方塊208)。上文關於圖9至圖11闡釋了導電材料之一第二部分之此移除之一實施例。方法200可進一步包含在介電襯裡材料之第二部分中形成一鑲嵌導電線，使得導電線電耦合至開口中之導電材料(方塊210)。舉例而言，鑲嵌導電線可形成於與開口中之導電材料對準之一溝槽中。上文關於圖12及圖13闡述了方法200之此階段之一項實例。在圖15至圖17中所展示之一替代實施例中，一額外鑲嵌介電材料可沈積於介電襯裡材料之第二部分上，且鑲嵌導電線可形成於穿過額外鑲嵌介電材料及介電 襯裡材料之第二部分之一溝槽中。
圖19圖解說明根據本發明技術之一方法220之另一實施例。方法220可包含形成延伸穿過一介電結構且至少部分地穿過一半導體基板之一TSV開口(方塊222)。TSV開口與電耦合至基板上及/或中之一固態特徵之一觸點橫向地間隔開。方法220可進一步包含在TSV開口中及在介電結構之一外表面上形成一連續介電襯裡材料，使得介電襯裡材料之一部分疊加於觸點上方(方塊224)。方法220進一步包含沈積TSV材料至介電襯裡材料上，使得TSV材料至少部分地填充TSV開口且覆蓋介電襯裡材料之疊加於觸點上方之部分(方塊226)。在沈積TSV材料之後，方法220藉由移除TSV材料之一部分而繼續，直至介電襯裡材料之疊加於觸點上方之部分曝露為止(方塊228)。TSV材料之剩餘部分駐存於TSV開口中且界定一TSV。方法220進一步包含在介電襯裡材料中形成溝槽，使得一第一溝槽曝露觸點且一第二溝槽與TSV對準(方塊230)。然後，用一導電材料填充第一溝槽及第二溝槽以藉此形成第一導電線及第二導電線(方塊232)。
可將具有上文參考圖1至圖16所闡述之特徵之半導體器件中之任一者併入至無數較大及/或較複雜系統中之任一者中，該等系統之一代表實例係示意性地展示於圖17中之系統300。系統300可包含一處理器302、一記憶體304(例如，SRAM、DRAM、快閃及/或其他記憶體器件)、輸入/輸出器件306及/或其他子系統或組件308。上文參考圖1至圖16所闡述之半導體器件100可包含於圖17中所展示之元件中之任一者中。所得系統300可經組態以執行各種各樣之適合計算、處理、儲存、感測、成像及/或其他功能中之任一者。因此，系統300之代表實例包含(而不限於)電腦及/或其他資料處理器，諸如桌上型電腦、膝上型電腦、網際網路器具、手持式器件(例如，掌上型電腦、隨身電腦、蜂巢式或行動電話、個人數位助理、音樂播放器 等)、平板電腦、多處理器系統、基於處理器或可程式化消費性電子裝置、網路電腦及小型電腦。系統300之額外代表實例包含燈、相機、車輛等。關於此等及其他實例，系統300可裝納於一單個單元中或分佈於多個經互連單元上(例如，透過一通信網路)。因此，系統300之組件可包含本端及/或遠端記憶體儲存器件及各種各樣之適合電腦可讀媒體中之任一者。
本發明並非意欲為窮盡性或將本發明技術限制於本文中所揭示之精確形式。如熟悉此項技術者將認識到，儘管出於說明性目的在本文中揭示特定實施例，但各種等效修改在不背離本發明技術之情況下係可能的。在某些情形中，並未詳細展示或闡述眾所周知之結構及功能以避免不必要地模糊對本發明技術之實施例之說明。儘管可在本文中以一特定次序呈現方法之步驟，但替代實施例可以一不同次序執行該等步驟。類似地，可在其他實施例中組合或消除在特定實施例之內容脈絡中所揭示之本發明技術之某些態樣。此外，儘管可已在彼等實施例之內容脈絡中揭示與本發明技術之某些實施例相關聯之優點，但其他實施例亦可展現此等優點，且並非所有實施例皆必須展現此等優點或本文中所揭示之落於該技術之範疇內之其他優點。因此，本發明及相關聯技術可囊括本文中未明確展示或闡述之其他實施例。
除非內容脈絡另有明確指示，否則本發明通篇中，單數術語「一(a、an)」及「該」包含複數個指示物。類似地，除非詞語「或」在參考兩個或兩個以上項目之一列表時明確地被限制於僅意指排斥其他項目之一單個項目，否則在此一列表中使用「或」將理解為包含(a)列表中之任何單個項目，(b)列表中之所有項目或(c)列表中之項目之任何組合。另外，通篇中使用術語「包括」以意指至少包含(若干)所敘述之特徵，使得不排除任何較大數目個相同特徵及/或額外類型之其他特徵。諸如「上部」、「下部」、「前部」、「背部」、「垂 直」及「水平」之方向術語可在本文中用以表達及闡明各種元件之間的關係。應理解，此等術語並不表示絕對定向。本文中對「一項實施例」、「一實施例」或類似表述之提及意指結合實施例闡述之一特定特徵、結構、操作或特性可包含於本發明技術之至少一項實施例中。因此，本文中之此等片語或表述之出現未必皆係指同一實施例。此外，可在一或多項實施例中以任何適合方式組合各種特定特徵、結構、操作或特性。
100‧‧‧半導體器件/成品半導體器件
102‧‧‧基板
104‧‧‧電組件
106‧‧‧觸點
108‧‧‧第一介電材料
110‧‧‧停止材料/停止層
116a‧‧‧第一部分
116b‧‧‧第二部分
118‧‧‧障壁/晶種結構
128‧‧‧導電材料/導電線
130‧‧‧額外介電及金屬化結構
131‧‧‧貫通基板穿孔

Claims (24)

  1. 一種製造一半導體器件之方法，其包括：形成穿過一介電結構且穿過該介電結構下方之一半導體基板之至少一部分之一開口，其中該開口經組態以接收用於一貫通基板穿孔(TSV)之材料；形成一介電襯裡材料，使得該介電襯裡材料具有給該開口加襯裡之一第一部分及在該介電結構之在該開口之橫向外側之一外表面上之一第二部分；沈積一導電材料，使得該導電材料之一第一部分係在該開口中且該導電材料之一第二部分係在該介電襯裡材料之在該開口之橫向外側之該第二部分之一經曝露表面上；移除該導電材料之該第二部分，使得該介電襯裡材料之該第二部分曝露，其中該介電襯裡材料之該第二部分之至少一部分保持在該介電結構上且該導電材料之該第一部分之一大部分保持在該開口中，使得該導電材料之該第一部分之剩餘部分界定一TSV；及在該介電襯裡材料中形成一鑲嵌導電線，其中該鑲嵌導電線在相對於該TSV之該介電結構上橫向延伸穿過該介電襯裡材料。
  2. 如請求項1之方法，其中該鑲嵌導電線形成於該介電襯裡材料內，使得鑲嵌線及介電襯裡材料具有相等厚度。
  3. 如請求項1之方法，其中形成該介電襯裡材料包括：沈積一未經摻雜氧化物至該介電結構上。
  4. 如請求項1之方法，其中移除該導電材料之該第二部分包括：執行一化學機械移除過程，該化學機械移除程序在該介電襯裡材料上或在該介電襯裡材料中但不完全穿過該介電襯裡材料之一 深度處停止。
  5. 如請求項1之方法，其中該介電襯裡材料之該第二部分係半導體晶粒中之一永久性層。
  6. 如請求項1之方法，其中在移除該導電材料之該第二部分之後，該方法進一步包括：對該導電材料之該第一部分進行退火，且隨後移除該導電材料之該經退火第一部分之一部分及一障壁/晶種結構，使得該介電襯裡材料之該第二部分曝露。
  7. 如請求項1之方法，其中形成該鑲嵌線包括：在該介電襯裡材料中形成至少大體與該TSV對準之一溝槽且自該TSV橫向延伸；沈積一導電材料至該溝槽中；及移除沈積至該溝槽中之該導電材料之一上覆部分，且其中在移除沈積至該溝槽中之該導電材料之該上覆部分之後，該介電襯裡材料之一厚度保持在該介電結構之該外表面上。
  8. 如請求項7之方法，其進一步包括：在與該TSV橫向地間隔開之一觸點上方於該介電襯裡材料之該第二部分中形成一第二溝槽；及在該第二溝槽中形成一第二鑲嵌線。
  9. 如請求項1之方法，其中：形成該介電襯裡材料包括：沈積一未經摻雜氧化物至該介電結構上；移除該導電材料之該第二部分包括：執行一化學機械移除過程，該化學機械移除過程在該介電襯裡材料上或在該介電襯裡材料中但不完全穿過該介電襯裡材料之一深度處停止；形成該鑲嵌線包括：在該介電襯裡材料中形成至少大體與該TSV對準之一溝槽；沈積一導電材料至該溝槽中；及移除沈積至該溝槽中之該導電材料之一上覆部分，且其中在移除沈積至該溝槽中之該導電材料之該上覆部分之後，該介電襯裡材料之一 厚度保持在該介電結構之該外表面上。
  10. 如請求項1之方法，其中在形成該鑲嵌導電線之前，該方法進一步包括：在該介電襯裡之該第二部分上沈積一額外鑲嵌介電材料；形成穿過該鑲嵌介電材料及該介電襯裡之該第二部分之一開口，其中該開口與該TSV對準；及在穿過該鑲嵌介電材料及該介電襯裡之該第二部分之該開口中沈積一導電材料。
  11. 一種製造一半導體器件之方法，該半導體器件具有：一半導體基板；固態特徵，其形成於該基板上；一介電結構，其在該半導體基板上且在該固態特徵上方；及一觸點，其延伸穿過該介電結構且電耦合至該固態特徵，該方法包括：形成延伸穿過該介電結構且至少部分地穿過該半導體基板之一貫通基板穿孔(TSV)開口，其中該TSV開口與該觸點橫向地間隔開；在該TSV開口中及在該介電結構之一外表面上形成一連續介電襯裡材料，使得該介電襯裡材料具有疊加於該觸點上方之一部分；沈積TSV材料至該介電襯裡材料上，使得該TSV材料至少部分地填充該TSV開口且覆蓋該介電襯裡材料之疊加於該觸點上方之該部分；移除該TSV材料之一部分直至該介電襯裡材料之疊加於該觸點上方之該部分曝露為止，且該TSV材料之一剩餘部分駐存於該TSV開口中，其中該TSV材料之該剩餘部分界定一TSV；圖案化該介電襯裡材料中包含曝露該觸點之一第一溝槽及與該TSV對準之一第二溝槽之溝槽，其中該第一溝槽及該第二溝槽 分別相對於該觸點及該TSV在該介電結構上橫向延伸；及用一導電材料填充該第一溝槽及該第二溝槽，藉此分別形成相對於該觸點及該TSV在該介電結構上延伸之第一導電線及第二導電線。
  12. 如請求項11之方法，其中形成該連續介電襯裡材料包括：沈積一永久性介電材料，使得該介電襯裡之一第一部分為該TSV開口加襯裡且該介電襯裡材料之第二部分覆蓋該介電結構。
  13. 如請求項12之方法，其中沈積該TSV材料包括：沈積一塊體銅至該TSV開口中及至該介電襯裡材料之該第二部分上，且移除該TSV材料之一部分包括一化學機械移除程序，該化學機械移除程序在該介電襯裡材料上或在該介電襯裡材料中但不完全穿過該介電襯裡材料之深度處停止。
  14. 如請求項13之方法，其中該介電襯裡材料包括一未經摻雜氧化物。
  15. 一種半導體器件，其包括：一半導體基板，其具有固態特徵；一介電結構，其在該半導體基板上；一導電觸點，其延伸穿過該介電結構且電耦合至該固態特徵；一貫通基板穿孔(TSV)開口，其延伸穿過該介電結構且至少部分地穿過該半導體基板，其中該觸點與該TSV開口橫向地間隔開；一介電襯裡材料，其具有為該TSV開口加襯裡之一第一部分及在該介電結構之在該TSV開口之橫向外側之一外表面上之一第二部分；一導電材料，其在該TSV開口中，該導電材料界定與該觸點橫 向地間隔開之一TSV；及複數個導電線，其在該介電襯裡材料中，該複數個導電線至少包含與該TSV對準之一第一導電線及與該觸點對準之一第二導電線，其中該介電襯裡材料之該第一部分及該第二部分係成品器件之永久性組件。
  16. 如請求項15之半導體器件，其中該介電襯裡材料包括一未經摻雜氧化物。
  17. 如請求項15之半導體器件，其中：該介電襯裡材料包括一未經摻雜氧化物；該TSV開口中之該導電材料包括銅；且該介電襯裡材料之該第二部分具有至少近似等於該介電襯裡材料中之該導電線之一厚度。
  18. 如請求項15之半導體器件，其中該介電襯裡材料之該第一部分及該第二部分係連續的。
  19. 如請求項18之半導體器件，其中該介電襯裡材料之該第一部分及該第二部分彼此成整體。
  20. 如請求項15之半導體器件，其中該介電襯裡材料中之該導電線包括銅鑲嵌線。
  21. 一種半導體器件，其包括：一半導體基板，其具有固態特徵；一介電結構，其在該半導體基板上；一導電觸點，其穿過該介電結構且電耦合至該固態特徵；一貫通基板穿孔(TSV)開口，其具有延伸穿過該介電結構且至少部分地穿過該半導體基板之側壁，其中該觸點與該TSV開口橫向地間隔開；一連續襯裡介電材料，其延伸於該介電結構之在該TSV開口之 橫向外側之一表面上方且沿著該等TSV開口之該等側壁，其中該連續襯裡介電材料具有與該TSV開口橫向地分隔開且與該導電觸點對準之至少一個開口；一第一導電材料，其在該TSV開口中，該導電材料界定一TSV；及一第二導電材料，其在穿過該連續襯裡之該開口中，該導電材料界定電耦合至該導電觸點之一導電線。
  22. 如請求項21之半導體器件，其中該介電襯裡材料具有給該TSV開口加襯裡之一第一部分及覆蓋該介電結構之一第二部分。
  23. 如請求項22之半導體器件，其中該介電襯裡材料之該第一部分及該第二部分包括一未經摻雜氧化物之一保形層。
  24. 如請求項21之半導體器件，其中：該介電襯裡材料包括一未經摻雜氧化物；該TSV開口中之該第一導電材料包括銅；且延伸於該介電結構之該表面上方之該介電襯裡材料具有至少近似等於該介電襯裡材料中之該導電線之一厚度。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9761509B2 (en) 2015-12-29 2017-09-12 United Microelectronics Corp. Semiconductor device with throgh-substrate via and method for fabrication the semiconductor device
WO2017173613A1 (en) * 2016-04-07 2017-10-12 Acm Research (Shanghai) Inc. Tsv structure planarization process and apparatus
US10211093B2 (en) * 2016-07-08 2019-02-19 Samsung Electronics Co., Ltd. Interconnect structure formed with a high aspect ratio single damascene copper line on a non-damascene via
TWI706434B (zh) * 2016-10-13 2020-10-01 大陸商盛美半導體設備（上海）股份有限公司 加工互連結構使阻擋層側壁凹進最小化的方法
US10153195B1 (en) * 2017-05-18 2018-12-11 Micron Technology, Inc. Semiconductor constructions comprising dielectric material
JP7121499B2 (ja) * 2018-02-07 2022-08-18 株式会社岡本工作機械製作所 半導体装置の製造方法
US10790251B2 (en) * 2018-06-20 2020-09-29 Micron Technology, Inc. Methods for enhancing adhesion of three-dimensional structures to substrates
US10707151B2 (en) * 2018-11-20 2020-07-07 Nanya Technology Corporation Through silicon via structure and method for manufacturing the same
US11158571B2 (en) * 2018-12-20 2021-10-26 Micron Technology, Inc. Devices including conductive interconnect structures, related electronic systems, and related methods
US11081460B2 (en) 2018-12-28 2021-08-03 Micron Technology, Inc. Methods and systems for manufacturing pillar structures on semiconductor devices
US11823989B2 (en) * 2020-07-17 2023-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-liner TSV structure and method forming same
DE102021100529A1 (de) * 2020-08-13 2022-02-17 Taiwan Semiconductor Manufacturing Co., Ltd. Tsv-struktur und verfahren zum bilden davon
US11527439B2 (en) 2020-09-22 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. TSV structure and method forming same
CN114141698A (zh) * 2020-09-04 2022-03-04 盛合晶微半导体(江阴)有限公司 半导体结构及其制备方法
CN114141699A (zh) * 2020-09-04 2022-03-04 盛合晶微半导体(江阴)有限公司 半导体结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201230281A (en) * 2010-11-29 2012-07-16 Samsung Electronics Co Ltd Semiconductor device, fabricating method thereof and semiconductor package including the semiconductor device
US20130161796A1 (en) * 2011-12-23 2013-06-27 Kuo-Hsiung Huang Through silicon via and method of forming the same
US20130200519A1 (en) * 2012-02-02 2013-08-08 Ji Feng Through silicon via structure and method of fabricating the same

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5846881A (en) * 1995-12-28 1998-12-08 Micron Technology, Inc. Low cost DRAM metallization
JP3447941B2 (ja) * 1998-01-05 2003-09-16 株式会社東芝 半導体装置及びその製造方法
US6936536B2 (en) * 2002-10-09 2005-08-30 Micron Technology, Inc. Methods of forming conductive through-wafer vias
US7135401B2 (en) * 2004-05-06 2006-11-14 Micron Technology, Inc. Methods of forming electrical connections for semiconductor constructions
US7094666B2 (en) * 2004-07-29 2006-08-22 Silicon Genesis Corporation Method and system for fabricating strained layers for the manufacture of integrated circuits
WO2006032946A1 (en) * 2004-09-21 2006-03-30 S.O.I.Tec Silicon On Insulator Technologies Transfer method with a treatment of a surface to be bonded
US7968460B2 (en) * 2008-06-19 2011-06-28 Micron Technology, Inc. Semiconductor with through-substrate interconnect
JP5496598B2 (ja) * 2008-10-31 2014-05-21 信越化学工業株式会社 シリコン薄膜転写絶縁性ウェーハの製造方法
US8501587B2 (en) * 2009-01-13 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated chips and methods of fabrication thereof
US8329557B2 (en) * 2009-05-13 2012-12-11 Silicon Genesis Corporation Techniques for forming thin films by implantation with reduced channeling
US8264066B2 (en) * 2009-07-08 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Liner formation in 3DIC structures
JP5426417B2 (ja) * 2010-02-03 2014-02-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8709948B2 (en) * 2010-03-12 2014-04-29 Novellus Systems, Inc. Tungsten barrier and seed for copper filled TSV
US8222139B2 (en) 2010-03-30 2012-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Chemical mechanical polishing (CMP) processing of through-silicon via (TSV) and contact plug simultaneously
US20110241185A1 (en) * 2010-04-05 2011-10-06 International Business Machines Corporation Signal shielding through-substrate vias for 3d integration
KR20120000748A (ko) * 2010-06-28 2012-01-04 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP2012011931A (ja) * 2010-07-02 2012-01-19 Panasonic Corp 車両用液体循環システム
US8492878B2 (en) * 2010-07-21 2013-07-23 International Business Machines Corporation Metal-contamination-free through-substrate via structure
US8580682B2 (en) * 2010-09-30 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cost-effective TSV formation
US8492241B2 (en) * 2010-10-14 2013-07-23 International Business Machines Corporation Method for simultaneously forming a through silicon via and a deep trench structure
US8753981B2 (en) * 2011-04-22 2014-06-17 Micron Technology, Inc. Microelectronic devices with through-silicon vias and associated methods of manufacturing
US8587127B2 (en) * 2011-06-15 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods of forming the same
US20130075268A1 (en) * 2011-09-28 2013-03-28 Micron Technology, Inc. Methods of Forming Through-Substrate Vias
WO2013062590A1 (en) * 2011-10-28 2013-05-02 Intel Corporation 3d interconnect structure comprising through-silicon vias combined with fine pitch backside metal redistribution lines fabricated using a dual damascene type approach
KR20130053338A (ko) * 2011-11-15 2013-05-23 삼성전자주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자
JP5938920B2 (ja) * 2012-01-26 2016-06-22 富士通セミコンダクター株式会社 半導体装置の製造方法
US8497202B1 (en) * 2012-02-21 2013-07-30 International Business Machines Corporation Interconnect structures and methods of manufacturing of interconnect structures
JP5925006B2 (ja) * 2012-03-26 2016-05-25 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US8969200B2 (en) * 2012-04-12 2015-03-03 The Research Foundation Of State University Of New York Apparatus and method for integration of through substrate vias
US20130270712A1 (en) * 2012-04-16 2013-10-17 Hsin-Yu Chen Through silicon via structure and method of fabricating the same
US9330975B2 (en) * 2012-05-31 2016-05-03 Micron Technology, Inc. Integrated circuit substrates comprising through-substrate vias and methods of forming through-substrate vias
US20140117545A1 (en) * 2012-10-26 2014-05-01 Globalfoundries Singapore Pte. Ltd Copper hillock prevention with hydrogen plasma treatment in a dedicated chamber
US9966339B2 (en) * 2014-03-14 2018-05-08 Taiwan Semiconductor Manufacturing Company Barrier structure for copper interconnect

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201230281A (en) * 2010-11-29 2012-07-16 Samsung Electronics Co Ltd Semiconductor device, fabricating method thereof and semiconductor package including the semiconductor device
US20130161796A1 (en) * 2011-12-23 2013-06-27 Kuo-Hsiung Huang Through silicon via and method of forming the same
US20130200519A1 (en) * 2012-02-02 2013-08-08 Ji Feng Through silicon via structure and method of fabricating the same

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