KR101842814B1 - 기판-관통 전극 및 전면 구조를 제조하기 위한 방법, 시스템 및 디바이스 - Google Patents

기판-관통 전극 및 전면 구조를 제조하기 위한 방법, 시스템 및 디바이스 Download PDF

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Abstract

반도체 디바이스를 제조하는 방법 및 기판-관통 전극(TSV)을 갖는 반도체 디바이스. 반도체 디바이스를 제조하는 방법의 일 실시형태는 유전체 구조 및 반도체 기판의 적어도 일부를 통해 개구부를 형성하는 단계, 및 개구부를 라이닝하는 제1 부분 및 개구부의 측방 바깥쪽 유전체 구조의 외측 표면 상의 제2 부분을 갖는 유전체 라이너 재료를 형성하는 단계를 포함한다. 그 방법은 유전체 라이너 재료의 제2 부분이 노출되도록 도전성 재료를 제거하는 단계, 및 TSV에 전기적으로 결합되는 유전체 라이너 재료의 제2 부분에서의 상감 도전성 라인을 형성하는 단계를 더 포함한다.

Description

기판-관통 전극 및 전면 구조를 제조하기 위한 방법, 시스템 및 디바이스{DEVICES, SYSTEMS AND METHODS FOR MANUFACTURING THROUGH-SUBSTRATE VIAS AND FRONT-SIDE STRUCTURES}
본 기술은 반도체 디바이스를 제조하는 것에 관한 것이고, 더 구체적으로 수개의 실시형태는 기판-관통 전극(through-substrate via: TSV) 및 연관된 금속배선 구조에 관한 것이다.
반도체 디바이스를 형성하는 것은 전형적으로는 기판 또는 다른 조립체 상에 그리고/또는 거기에 재료를 부가, 제거 및/또는 개조하는 일련의 공정을 수행하는 것을 포함한다. 점증적으로, 이들 공정은 초고밀도의 트랜지스터, 커패시터, 다이오드, 도전성 라인, 유전체 구조, 및 집적 회로의 다른 컴포넌트를 정밀하게 형성할 수 있다. 전기 컴포넌트들 간 전기적 접속은 복잡하고 전형적으로는 유전체, 도전성 및 반도전성 재료의 다수 층에 걸쳐 그리고 통해 뻗어있을 수 있다. 하나의 층으로부터 다른 하나의 층으로의 전기적 접속은, 소망 패턴으로 선택적으로 식각될 수 있는, 개구부 또는 홀에 형성될 수 있다. 예를 들어, 기판-관통 전극(TSV)은 TSV가 웨이퍼 또는 패키지의 반대 양면 상의 본드 패드 또는 다른 컨택트(contact)를 전기적으로 결합할 수 있게 되도록 기판 또는 패키징 재료를 통해 뻗어있는 TSV 홀에 형성된다. 그러한 개구부 및 TSV 홀은 전형적으로는 개구부 내 금속 또는 다른 도전성 재료를 반도체 기판 또는 다른 인근 구조와 전기적으로 격리시키도록 유전체 재료, 예를 들어, 실리콘 이산화물로 라이닝된다. 개구부에 배타적으로 유전체 라이너를 퇴적시키는 것은 기술적으로 도전적 과제일 수 있고, 그래서 유전체 라이너는 일반적으로는 유전체 라이너 재료의 연속 층(즉, 컨포멀 블랭킷 층(conformal blanket layer))을 웨이퍼의 전면 위에 그리고 개구부 내에 퇴적시키고, 그리고 에치-백 공정(etch-back process)을 수행하여 웨이퍼의 후면 또는 전면 외측 표면으로부터 유전체 라이너 재료의 부분을 완전히 제거함으로써 형성된다.
관용적으로, 웨이퍼의 외측 표면 상의 유전체 라이너 재료는 도전성 재료로 TSV 홀을 채우기 전에 적합한 슬러리로 화학적-기계적 평탄화 공정("스페이서 CMP")을 사용하여 제거된다. 스페이서 CMP 공정은 유전체 재료 및 금속을 상당히 다른 레이트로 제거하고 그리고 상대적으로 두꺼운 저-k 유전체 재료를 유전체 라이너 재료 밑에 있게 함으로써 기저 구조를 손상시키지 않고 연속 유전체 라이너 재료의 상부 부분을 제거하려고 추구한다. 더욱, TSV를 형성한 후에, 유전체 라이너 재료와 별개의 영구적 유전체 재료가 TSV 및 TSV로부터 떨어져 측방으로 이격되어 있는 다른 컨택트 위에 퇴적되어 트렌치(trench)를 형성하도록 패터닝된다. 그 후 트렌치는 대응하는 컨택트 및 TSV에 전기적으로 결합되는 도전성 라인을 형성하도록 도전성 재료로 채워진다. 관용적 TSV 제조는 제조 공정의 복잡도를 증가시키는 수개의 공정 단계 및 재료를 필요로 한다. 따라서, 이러한 영역에서 그리고 반도체 디바이스 제조의 관련 영역에서 혁신에 대한 필요성이 있다.
본 기술의 많은 양상이 이하의 도면을 참조하여 더 잘 이해될 수 있다. 도면에서의 컴포넌트는 반드시 축척대로는 아니며, 그보다는, 본 기술의 원리를 명확히 예시하는데 역점을 둔다.
도 1 내지 도 13은 본 기술의 일 실시형태에 따라 도전성 구조를 제작하기 위한 방법에서 선택된 단계에서의 반도체 디바이스를 예시하는 부분적 도식적 단면도;
도 14는 도 1 내지 도 13에 도시된 방법에 의해 제작된 반도체 디바이스를 예시하는 부분적 도식적 단면도;
도 15 내지 도 17은 본 기술의 다른 일 실시형태에 따라 도전성 구조를 제작하기 위한 방법에서 선택된 단계에서의 반도체 디바이스를 예시하는 부분적 도식적 단면도로서, 더 구체적으로, 도 15 내지 도 17은 도 11 내지 도 13에 도시된 스테이지의 대체 실시형태에 대응하는 단면도;
도 18 및 도 19는 본 기술에 따른 방법의 실시형태의 순서도; 및
도 20은 본 기술의 일 실시형태에 따라 반도체 디바이스를 편입하고 있는 시스템을 예시하는 블록 선도.
반도체 디바이스를 제작하기 위한 방법의 수개의 실시형태의 특정 상세가 관련 디바이스 및 시스템과 함께 여기에서 설명된다. 용어 "반도체 디바이스"는 일반적으로는 하나 이상의 반도체 재료를 포함하는 고체-상태 디바이스를 지칭한다. 반도체 디바이스의 예는 특히 논리 디바이스, 메모리 디바이스 및 다이오드를 포함한다. 더욱, 용어 "반도체 디바이스"는 완성된 디바이스 또는 완성된 디바이스가 되기 전에 다양한 가공 스테이지에서의 조립체 또는 다른 구조를 지칭할 수 있다. 그것이 사용되는 맥락에 의존하여, 용어 "기판"은 웨이퍼-레벨 기판 또는 싱귤레이팅된, 다이-레벨 기판을 지칭할 수 있다. 관련 분야의 당업자는 여기에서 설명되는 방법의 적합한 단계가 웨이퍼 레벨에서 또는 다이 레벨에서 수행될 수 있음을 인식할 것이다. 더욱, 맥락이 달리 나타내지 않는 한, 여기에서 개시되는 구조는 관용적 반도체 제조 기술을 사용하여 형성될 수 있다. 재료는, 예를 들어, 화학적 증착, 물리적 증착, 원자 층 증착, 스핀 코팅, 및/또는 다른 적합한 기술을 사용하여 퇴적될 수 있다. 유사하게, 재료는, 예를 들어, 플라즈마 식각, 습식 식각, 화학적-기계적 평탄화, 또는 다른 적합한 기술을 사용하여 제거될 수 있다.
본 기술의 많은 실시형태는, 완성되었을 때 기판 및/또는 패키징 재료를 완전히 통해 뻗어있는 전기적 도전성 플러그 또는 커넥터와 같은, TSV(예를 들어, 실리콘-관통 전극)의 맥락에서 아래에 설명된다. 관련 분야의 당업자는 또한 본 기술이 웨이퍼에서의 다른 전기 커넥터를 포함하는 실시형태와 같은 부가적 실시형태를 가질 수 있음과 본 기술이 도 1 내지 도 17을 참조하여 여기에서 설명되는 실시형태의 상세 중 몇몇 없이도 실시될 수 있음을 이해할 것이다. 참조의 용이함을 위해, 똑같은 참조 번호는 본 개시의 곳곳에서 비슷하거나 유사한 컴포넌트 또는 특징을 식별시키도록 사용되지만, 동일한 참조 번호의 사용이 특징이 똑같다고 해석되어야 함을 내포하지는 않는다. 실로, 여기에서 설명되는 많은 예에 있어서, 똑같은 번호가 매겨진 특징 또는 공정은 구조 및/또는 기능에서 서로 구별되는 복수의 실시형태를 갖는다. 더욱, 동일한 음영은 조성이 유사할 수 있는 단면에서의 재료를 나타내도록 사용될 수 있지만, 동일한 음영의 사용이 재료가 여기에서 특별히 언급되지 않는 한 똑같다고 해석되어야 함을 내포하지는 않는다.
채워지지 않은 개구부 주위 블랭킷 또는 연속 유전체 재료의 초과 부분을 제거하도록 반도체 디바이스를 평탄화하는 것은 불리할 수 있다. 예를 들어, 관용적 공정에서 스페이서 CMP 단계는 TSV 개구부로부터 블랭킷 유전체 재료를 디싱하거나 또는 기저 유전체 재료의 너무 많은 것을 제거하여 도전성 특징부(예를 들어, 텅스텐 컨택트)를 손상시킴이 없이 웨이퍼의 전면으로부터 유전체 라이너 재료를 제거하여야 한다. 그와 같이, 스페이서 CMP 단계는 기저 특징부를 보호하도록 상대적으로 두꺼운 기저 유전체 재료(예를 들어, 350Å)를 필요로 할 수 있다. 더욱, 유전체 라이너 재료의 상부 부분을 제거하고 도전성 재료로 TSV 개구부를 채운 후에, 상감 도전성 라인에 영구적 유전체로서 적합한 부가적 유전체 상감 재료가 퇴적되어 소망 금속배선을 형성하도록 패터닝되어야 한다. 결과로서, 유전체 라이너는 별개의 제거 단계(예를 들어, 스페이서 CMP)를 필요로 하고, 유전체 라이너도 그리고 TSV를 덮어씌우는 부가적 유전체 상감 재료도 웨이퍼 상에 퇴적되어야 한다.
본 기술의 실시형태에 따른 방법은 TSV 개구부의 측방 바깥쪽 웨이퍼의 후면 또는 전면 표면 상의 유전체 라이너 재료의 외측 부분이 상감 유전체 재료 대신에든 그에 부가적으로든 최종 디바이스에 편입되도록 스페이서 CMP 단계를 없앤다. 따라서 유전체 라인 재료의 외측 부분은 금속배선 구조의 도전성 라인이 웨이퍼 상에 형성되는 유전체 재료를 제공할 수 있다. 웨이퍼 상에 유전체 라이너 재료의 외측 부분을 남겨둠으로써, 유전체 라이너 재료 자체가 후속 CMP 공정 동안 기저 구조를 보호하기 때문에 어느 기저 유전체 재료라도 상대적으로 얇을 수 있다(예를 들어, 150Å). 또한, 웨이퍼 상에 유전체 라이너 재료의 외측 부분을 남겨두는 것은 전면 금속배선을 위해 부가적 상감 유전체 재료를 퇴적시킬 필요성을 없앨 수 있다. 더욱, 상면 유전체 라이너 재료는 배리어/시드 재료를 퇴적시키고 그리고 도전성 플러그 재료로 TSV 개구부를 채우기 전에 상면 유전체 라이너 재료를 제거하는 공정에 비해 디싱을 감축할 수 있다. 따라서, 본 기술의 수개의 실시형태는 수개의 공정 단계(예를 들어, 스페이서 CMP 및 전면 상감 유전체 재료의 후속 퇴적)를 없애고 그리고 TSV를 형성하기 위한 재료의 볼륨 및 수(예를 들어, 유전체 라이너 재료 아래의 기저 유전체 재료 및 부가적 전면 상감 유전체 재료의 두께)를 감축함으로써 TSV 제조를 단순화한다. 이들 특징은 도 1 내지 도 14를 참조하여 더 명백하게 될 것이다.
도 1 내지 도 13은 본 기술의 일 실시형태에 따라 기판-관통 전극 또는 다른 커넥터를 제작하기 위한 방법의 일련의 스테이지에서의 반도체 디바이스(100)의 일부를 예시하는 부분적 도식적 단면도이다. 도 1에 도시된 바와 같이, 반도체 디바이스(100)는 기판(102), 전기 컴포넌트(104)(도식적으로 도시됨), 및 제1 유전체 재료(108)를 통해 전기 컴포넌트(104)로부터 뻗어있는 컨택트(106)를 포함할 수 있다. 전기 컴포넌트(104)는 기판(102) 상에 그리고/또는 거기에 형성된 트랜지스터(예를 들어, 바이폴라 또는 전계-효과 트랜지스터), 다이오드, 커패시터, 또는 다른 적합한 고체-상태 컴포넌트일 수 있다. 일부 실시형태에 있어서, 컨택트(106)는 게이트 전극일 수 있고 반도체 디바이스(100)는 소스 전극(도시되지 않음) 및 드레인 전극(도시되지 않음)을 더 포함할 수 있다. 컨택트(106)에 적합한 재료는 특히 텅스텐을 포함한다. 도 1에 도시된 바와 같이, 제1 유전체 재료(108)는 일반적으로는 평면(109)을 가질 수 있다.
도 2는 정지 재료(110)가 평면(109) 상에 형성된 후의 반도체 디바이스(100)를 도시하고 있다. 정지 층(110)은 제1 유전체 재료(108)와는 다른 제2 유전체 재료일 수 있다. 수개의 실시형태에 있어서, 정지 재료(110)는 저-k 유전체 재료, 예를 들어, 실리콘 이산화물보다 더 낮은 유전 상수를 갖는 유전체 재료를 포함할 수 있다. 더욱, 정지 재료(110)는 평탄화에 대한 제어를 강화하기 위해 낮은 제거 레이트를 갖도록 선택될 수 있다. 일부 실시형태에 있어서, 정지 재료(110)는 실리콘 질화물, 예를 들어, 탄소-도핑된 실리콘 질화물, 또는 다른 적합한 재료를 포함할 수 있다. 제1 유전체 재료(108)와 정지 재료(110)는 함께 외측 표면(113)을 갖는 유전체 구조(111)를 획정할 수 있다.
도 3은 개구부(114)의 제1 부분이 제1 유전체 재료(108)를 통해 형성된 후의 반도체 디바이스(100)를 도시하고 있다. 개구부(114)는 당업계에 알려져 있는 방법에 의해, 예를 들어, 정지 재료(110) 상에 포토레지스트(112)를 퇴적시키고, 그리고 포토리소그래피 또는 다른 적합한 기술을 사용하여 포토레지스트(112)를 패터닝함으로써 형성될 수 있다. 그 후 정지 재료(110) 및 제1 유전체 재료(108)는 기판(102)의 깊이까지 개구부(114)의 제1 부분을 형성하도록 제1 식각을 사용하여 식각될 수 있다. 예시의 단순화를 위해 도 3에는 단 하나의 개구부(114)만이 도시되었기는 하지만, 반도체 디바이스(100)는 복수의 개구부(114)를 포함할 수 있다.
도 4는 제2 식각이 기판(102)의 적어도 일부를 통해 개구부(114)의 깊이를 늘린 후의 반도체 디바이스(100)를 도시하고 있다. 도 3 및 도 4에 도시된 제1 및 제2 식각은, 각각, 플라즈마 식각 또는 다른 적합한 기술을 사용하여 수행될 수 있고, 제1 및 제2 식각은, 각각, 제1 유전체 재료(108) 및 기판(102)의 적어도 일부의 다른 재료를 제거하도록 선택된 다른 가공 파라미터를 수반할 수 있다. 다른 실시형태에 있어서, 개구부(114)는 단일 식각을 사용하여 제1 유전체 재료(108)와 기판(102)을 통해 형성될 수 있다.
도 5는 개구부(114)가 기판(102)에서 그 전 깊이까지 식각된 후의 그리고 남아있는 포토레지스트(112)가, 예를 들어, 플라즈마 애싱, 습식 클린, 또는 다른 적합한 제거 기술을 사용하여 제거된 후의 반도체 디바이스(100)를 도시하고 있다. 개구부(114)는 도 5에 도시된 바와 같이, 완전히 통하지는 않지만, 기판(102) 내 소정 깊이까지 뻗어있는 측벽을 가질 수 있다(예를 들어, 닫힌 저부를 갖는 블라인드 홀). 대안으로, 개구부(114)는 이 공정 스테이지에서 기판(102)을 완전히 통해 뻗어있는 측벽을 가질 수 있다.
도 6은 연속, 컨포멀 유전체 라이너 재료(116)가 외측 표면(113) 상에 그리고 개구부(114)에 형성된 후의 반도체 디바이스(100)를 도시하고 있다. 유전체 라이너 재료(116)는 개구부(114) 내 측벽과 저부 표면을 라이닝하는 제1 부분(116a) 및 개구부(114)의 측방 바깥쪽 유전체 구조(111)의 외측 표면(113) 상의 제2 부분(116b)을 갖는다. 유전체 라이너 재료(116)의 제1 및 제2 부분(116a, 116b)은 서로 연속이다. 예를 들어, 제1 및 제2 부분(116a, 116b)은 단일 공정에서 동일한 재료로 형성된다. 유전체 라이너 재료(116)의 조성 및/또는 두께는 제1 부분(116a)의 속성을 강화하도록 선택될 수 있다. 예를 들어, 유전체 라이너 재료(116)는 아래에 설명되는 바와 같이 후속 공정에서 개구부(114)에 형성되는 도전성 구조(도 6에는 도시되지 않음)로부터 기판(102)을 전기적으로 격리시키기에 충분히 두꺼울 수 있다(예를 들어, 약 0.05 마이크론 내지 약 1.5 마이크론 또는 약 0.1 마이크론 내지 약 0.4 마이크론). 유전체 라이너 재료(116)의 조성 및 두께는 또한 제2 부분(116b)의 속성을 강화하도록 선택될 수 있다. 예를 들어, 유전체 라이너 재료(116)는, 여러 다른 재료들 중에서도, 도핑되지 않은 산화물막으로 제작되고 3000-8000Å의 초기 두께를 가질 수 있다.
도 7은 배리어/시드 구조(118)가 유전체 라이너 재료(116) 상에 형성된 후의 반도체 디바이스(100)를 도시하고 있다. 배리어/시드 구조(118)는 후속 공정에서 개구부(114)에 도전성 구조(도 7에는 도시되지 않음)를 형성하는데는 물론, 도금, 예를 들어, 전기-도금 또는 무전해-도금 공정에 의해 도전성 구조의 형성을 시딩하는데도 사용된 도전성 재료의 확산을 감축하도록 구성될 수 있다. 수개의 실시형태에 있어서, 배리어/시드 구조(118)는 도전성 구조의 형성을 시딩하지 않는 배리어 재료 및 배리어 재료 상의 시드 재료를 가질 수 있다. 배리어 재료는, 예를 들어, 탄탈룸, 탄탈룸 질화물, 또는 다른 적합한 재료를 포함할 수 있고, 시드 재료는 구리, 구리 합금, 또는 다른 도전성 재료일 수 있다. 다른 실시형태에 있어서, 배리어/시드 구조(118)는 벌크 도전성 재료의 확산을 제한하고 그 형성을 시딩하는 단일 재료만을 가질 수 있다. 일부 실시형태에 있어서, 배리어/시드 구조(118)는 없앨 수 있다.
도 8은 벌크 도전성 재료(120)가 배리어/시드 구조(118) 위에 형성된 후의 반도체 디바이스(100)를 도시하고 있다. 벌크 도전성 재료(120)는 개구부(114) 내의 플러그 부분(120a) 및 플러그 부분(120a) 위의 그리고 개구부(114)의 측방 바깥쪽 유전체 구조(111)의 외측 표면(113) 위의(예를 들어, 유전체 라이너 재료(116)의 제2 부분(116b) 위의) 초과 부분(120b)을 포함할 수 있다. 예를 들어, 초과 부분(120b)은 (파선으로서 도시된) 개념상 고도(121) 위 벌크 도전성 재료(120)의 부분일 수 있다. 수개의 실시형태에 있어서, 벌크 도전성 재료(120)는, 구리 또는 구리 합금과 같은, 배리어/시드 구조(118)의 시드 재료와 동일한 재료일 수 있거나, 또는 벌크 재료는 텅스텐 라이너 또는 다른 적합한 재료를 갖는 다결정 실리콘일 수 있다.
도 9는 도전성 재료(120)의 초과 부분(120b)이 제거된 후의 반도체 디바이스(100)를 도시하고 있다. 예를 들어, 반도체 디바이스(100)는 화학적-기계적 제거 공정을 사용하여 처리될 수 있다. 일부 실시형태에 있어서, 벌크 도전성 재료(120)가 구리를 포함할 때, 슬러리는 다른 재료에 비해 높은 레이트 및/또는 선택도로 구리를 제거하도록 구성될 수 있다. 제거 단계는, 도 9에 도시된 바와 같이, 도전성 재료(120)의 초과 부분(120b)을 전적으로 제거하거나, 또는 후속 가공 동안 제거를 위해 초과 부분(120b)의 일부를 남겨둘 수 있다. 일부 경우에 있어서, 정지 재료로서 배리어/시드 구조(118)를 사용하는 벌크 도전성 재료(120)의 높은 제거 레이트는 개구부(114)에서의 플러그 부분(120a)의 상부에 압흔을 야기할 수 있다. 이러한 압흔은 추가적 가공 동안 없앨 수 있다. 예를 들어, 도 10은 도전성 재료(120)의 초과 부분(120b)이 제거된 후에 플러그 부분(120a)이 어닐링될 수 있는 옵션 단계로서, 플러그 부분(120a)이 배리어/시드 구조(118)의 레벨 너머로 돌출하도록 플러그 부분(120a)을 확장시키는 단계를 도시하고 있다. 어닐링은 또한 플러그 부분(120a)의 그레인 구조를 강화하고 그리고/또는 플러그 부분(120a)과 배리어/시드 구조(118) 간 계면에서의 갭 또는 다른 불규칙을 감축하거나 없앨 수 있다. 이것은 반도체 디바이스(100)의 동작 동안 플러그 부분(120a)을 통한 전자 흐름을 강화하고 그리고/또는 반도체 디바이스(100)의 신뢰도를 강화할 수 있다. 배리어/시드 구조(118)는 또한 도전성 재료(120)의 초과 부분(120b)이 제거될 때 부분적으로 또는 완전히 제거될 수 있다.
도 11은 유전체 라이너 재료(116)의 제2 부분(116b) 위의 배리어/시드 구조(118) 및 어닐링된 플러그 부분(120a)의 돌출하는 볼륨이 제거되는 옵션을 도시하고 있다. 수개의 실시형태에 있어서, 이들 특징부는 화학적-기계적 제거 공정을 사용하여 제거될 수 있다. 화학적-기계적 제거 공정의 파라미터는 전반적 제조 공정의 효율을 강화하기 위해 상대적으로 높은 제거 레이트로 플러그 부분(120a)의 돌출하는 볼륨 및 배리어/시드 구조(118)의 측방 부분을 제거하도록 선택될 수 있다. 일부 경우에 있어서, 유전체 라이너 재료(116)의 제2 부분(116b)의 일부분이 제거될 수 있지만, 본 기술의 일 양상은 컨택트(106) 및 플러그 부분(120a) 위에 도전성 특징부를 형성하도록 적어도 유전체 라이너 재료(116)의 제2 부분(116b)의 충분한 양이 온전하게 남아있고 유전체 재료를 제공하는 영구적 특징부가 되는 것이다. 수개의 실시형태에 있어서, 배리어/시드 구조(118)의 측방 부분 및 플러그 부분(120a)의 돌출하는 볼륨의 제거 공정은 유전체 라이너 재료(116)의 제2 부분(116b)이 컨택트(106) 및/또는 플러그 부분(120a) 상에 상감-유형 도전성 라인 또는 다른 도전성 라인을 형성하기에 충분한 두께를 갖게 되도록 유전체 라이너 재료(116)의 제2 부분(116b)을 노출시킨다.
도 12는 유전체 라이너 재료(116)의 제2 부분(116b)이, 각각, 제1 및 제2 개구부(119a, 119b)를 형성하도록 패터닝 및 식각된 후의 반도체 디바이스(100)를 예시하고 있다. 개구부(119a, 119b)는, 각각, 제1 개구부(119a)가 컨택트(106)와 정렬되고 제2 개구부(119b)가 플러그 부분(120a)과 정렬되도록 제1 및 제2 트렌치일 수 있다. 개구부(119a, 119b)는 플러그 부분(120a)의 도전성 재료 및 정지 재료(110)보다 더 빨리 유전체 라이너 재료(116)의 선택된 부분을 제거하는 적합한 식각을 사용하여 유전체 라이너 재료(116)의 제2 부분(116b)에 형성될 수 있다. 컨택트(106) 위 정지 재료(110)의 남아있는 부분은 그 후 제2 식각에서 제거될 수 있다. 그렇지만, 다른 실시형태에 있어서, 단일 식각은 컨택트(106) 위 정지 재료(110)와 유전체 라이너 재료(116)의 제2 부분(116b)의 영역 둘 다를 제거할 수 있다.
도 13은 제1 및 제2 개구부(119a, 119b)가 도전성 재료(128)로 채워지고 그 후 유전체 라이너 재료(116)의 제2 부분(116b)의 레벨로 평탄화된 후의 본 기술에 따른 방법의 일 실시형태의 후속 스테이지를 예시하고 있다. 수개의 실시형태에 있어서, 도전성 라인(128)의 조성은 플러그 부분(120a)의 조성과 동일할 수 있다. 도전성 라인(128)은, 예를 들어, 구리 또는 다른 적합한 도전성 재료를 포함할 수 있다.
도 14는 부가적 가공 후 그러나 패키징 전의 최종 반도체 디바이스(100)의 일 실시형태를 도식적으로 예시하는 부분적 단면도이다. 이러한 스테이지에서, 부가적 유전체 및 금속배선 구조(130)(도식적으로 도시됨)는 반도체 디바이스(100) 내에 전기적 접속의 적합한 회로를 완성하도록 도전성 라인(128) 위에 형성될 수 있다. 도 14에 도시된 바와 같이, 기판(102)의 하위 부분은 또한 플러그 부분(120a)으로부터 TSV(131)를 형성하도록 백 그라인딩 또는 다른 적합한 제거 공정에 의해 제거될 수 있다. 도 14에서의 최종 반도체 디바이스는 유전체 라이너 재료(116)의 제2 부분(116b)의 남아있는 두께를 포함함을 주목할만하다.
도 14에 도시된 반도체 디바이스(100)는 그 후 단독으로 또는 다른 반도체 디바이스와 적합한 패키지(도시되지 않음) 내에 편입될 수 있다. 예를 들어, TSV(131)는 와이어 본드(도시되지 않음), 솔더 범프(도시되지 않음), 또는 다른 적합한 전기 커넥터를 사용하여 패키지의 리드(도시되지 않음)에 접속될 수 있다. 반도체 디바이스(100)는 또한 적층형-다이 디바이스에서 유사한 디바이스 상에 적층될 수 있다. 반도체 디바이스(100), 또는 반도체 디바이스(100)와 연관 구조의 적층은 또한 보호를 위해 그리고 동작 동안 열 소산을 용이하게 하기 위해 캡슐화될 수 있다.
도 15는 도 11에서의 구조가 형성되고 부가적 상감 유전체 재료(140)가 유전체 라이너 재료(116) 및 플러그 부분(120a) 위에 형성된 후의 반도체 디바이스(100)의 다른 일 실시형태를 도시하고 있다. 부가적 상감 재료(140)는 컨택트(106) 및/또는 플러그 부분(120a)에 결합될 수 있는 상감 구조를 형성하도록 부가적 유전체 재료를 제공할 수 있다. 예를 들어, 도 16 및 도 17은 유전체 라이너 재료(116)의 제2 부분(116b) 및 부가적 상감 유전체 재료(140)에 형성된 여러 다른 상감 구조를 도시하고 있다. 도 16은, 더 구체적으로, 컨택트(106) 위 유전체 라이너 재료(116)의 제2 부분(116b) 및 상감 유전체 재료(140)를 통해 뻗어있는 제1 개구부(141a)에 형성된 제1 상감 구조(142a)를 도시하고 있다. 제1 상감 구조(142a)는 컨택트(106)의 그것보다 더 넓은 폭을 가질 수 있다. 반도체 디바이스(100)는 제2 상감 구조(142b)가 플러그 부분(120a)에 전기적으로 접속되도록 제2 개구부(141b)에 형성된 제2 상감 구조(142b)를 포함할 수 있다. 제2 상감 구조(142b)는 플러그 부분(120a)의 그것보다 더 큰 폭 또는 다른 단면 치수를 가질 수 있다. 예를 들어, 제2 상감 구조(142b)의 폭(W)은 플러그 부분(120a)의 그것보다 대략 5 내지 50% 더 클 수 있다. 도 17은 제2 상감 구조(142b)가 유전체 특징부(143)로 세그멘팅되는 다른 일 실시형태를 예시하고 있다.
도 18은 본 기술의 일 실시형태에 따른 방법(200)의 순서도이다. 이러한 실시형태에 있어서, 방법(200)은 반도체 기판의 적어도 일부에 유전체 구조를 통해 개구부를 형성하는 단계(블록(202))를 포함하는 반도체 디바이스 제조 방법에 관한 것이다. 개구부는, 예를 들어, 도 3 내지 도 5에 관하여 위에서 제시된 바와 같이 형성될 수 있다. 방법(200)은 개구부를 라이닝하는 제1 부분 및 개구부의 측방 바깥쪽 유전체 구조의 외측 표면 상의 제2 부분을 갖는 유전체 라이너 재료를 형성하는 단계(블록(204))를 더 포함한다. 유전체 라이너 재료는, 예를 들어, 도 6에 관하여 위에서 제시된 바와 같이 형성될 수 있다. 방법(200)은 도전성 재료의 제1 부분이 개구부에 있고 도전성 재료의 제2 부분이 개구부의 측방 바깥쪽 유전체 라이너 재료의 제2 부분의 노출된 표면 상에 있게 되도록 도전성 재료를 퇴적시키는 단계(블록(206))를 더 포함할 수 있다. 도전성 재료는 증착 공정, 도금 공정 또는 다른 적합한 공정을 사용하여 퇴적될 수 있다. 예를 들어, 도전성 재료는 도 7 내지 도 8에 관하여 위에서 제시된 바와 같이 형성될 수 있다. 방법(200)은 라이너 재료의 제2 부분이 노출되도록 도전성 재료의 제2 부분을 제거하는 단계를 더 포함할 수 있되, 유전체 라이너 재료의 제2 부분의 적어도 일부는 유전체 구조 상에 남아있다(블록(208)). 도전성 재료의 제2 부분의 그러한 제거의 일 실시형태는 도 9 내지 도 11에 관하여 위에서 설명되어 있다. 방법(200)은 도전성 라인이 개구부에서의 도전성 재료에 전기적으로 결합되도록 유전체 라이너 재료의 제2 부분에 상감 도전성 라인을 형성하는 단계(블록(210))를 더 포함할 수 있다. 예를 들어, 상감 도전성 라인은 개구부에서의 도전성 재료와 정렬된 트렌치에 형성될 수 있다. 방법(200)의 이러한 스테이지의 일례는 도 12 및 도 13에 관하여 위에서 설명되어 있다. 도 15 내지 도 17에 도시된 대안의 실시형태에 있어서, 부가적 상감 유전체 재료는 유전체 라이너 재료의 제2 부분 상에 퇴적될 수 있고, 상감 도전성 라인은 유전체 라이너 재료의 제2 부분 및 부가적 상감 유전체 재료를 통하는 트렌치에 형성될 수 있다.
도 19는 본 기술에 따른 방법(220)의 다른 일 실시형태를 예시하고 있다. 방법(220)은 유전체 구조를 통해 그리고 적어도 부분적으로 반도체 기판을 통해 뻗는 TSV 개구부를 형성하는 단계(블록(222))를 포함할 수 있다. TSV 개구부는 기판 상의 그리고/또는 거기의 고체-상태 특징부에 전기적으로 결합되는 컨택트로부터 떨어져 측방으로 이격되어 있다. 방법(220)은 유전체 라이너 재료의 일부가 컨택트 위에 겹쳐 놓이도록 유전체 구조의 외측 표면 상에 그리고 TSV 개구부에 연속 유전체 라이너 재료를 형성하는 단계(블록(224))를 더 포함할 수 있다. 방법(220)은 TSV 재료가 적어도 부분적으로 TSV 개구부를 채우고 그리고 컨택트 위에 겹쳐 놓이는 유전체 라이너 재료의 부분을 덮게 되도록 유전체 라이너 재료 상에 TSV 재료를 퇴적시키는 단계(블록(226))를 더 포함한다. TSV 재료를 퇴적시킨 후에, 방법(220)은 컨택트 위에 겹쳐 놓인 유전체 라이너 재료의 부분이 노출될 때까지 TSV 재료의 일부를 제거하는 단계(블록(228))에 의해 계속된다. TSV 재료의 남아있는 부분은 TSV 개구부에 거처하고 TSV를 획정한다. 방법(220)은 제1 트렌치가 컨택트를 노출시키고 제2 트렌치가 TSV와 정렬되도록 유전체 라이너 재료에 트렌치를 형성하는 단계(블록(230))를 더 포함한다. 그 후 제1 및 제2 트렌치는 도전성 재료로 채워져 그로써 제1 및 제2 도전성 라인을 형성한다(블록(232)).
도 1 내지 도 16을 참조하여 위에서 설명된 특징을 갖는 반도체 디바이스 중 어느 하나라도 무수한 더 큰 그리고/또는 더 복잡한 시스템 중 어느 하나에 편입될 수 있으며, 그 대표적 예는 도 17에 도식적으로 도시된 시스템(300)이다. 시스템(300)은 프로세서(302), 메모리(304)(예를 들어, SRAM, DRAM, 플래시, 및/또는 다른 메모리 디바이스), 입/출력 디바이스(306), 및/또는 다른 서브시스템 또는 컴포넌트(308)를 포함할 수 있다. 도 1 내지 도 16에 관하여 위에서 설명된 반도체 디바이스(100)는 도 17에 도시된 요소 중 어느 하나에라도 포함될 수 있다. 결과적 시스템(300)은 광범위한 각종 적합한 컴퓨팅, 프로세싱, 저장, 감지, 이미징 및/또는 다른 기능 중 어느 하나라도 수행하도록 구성될 수 있다. 따라서, 시스템(300)의 대표적 예는, 국한되는 것은 아니지만, 데스크톱 컴퓨터, 랩톱 컴퓨터, 인터넷 기기, 핸드-헬드 디바이스(예를 들어, 팜-톱 컴퓨터, 착용식 컴퓨터, 셀룰러 또는 모바일 폰, 피디에이, 음악 플레이어 등), 태블릿, 멀티-프로세서 시스템, 프로세서-기반 또는 프로그래밍 가능한 소비자 전자제품, 네트워크 컴퓨터, 및 미니컴퓨터와 같은, 컴퓨터 및/또는 다른 데이터 프로세서를 포함한다. 시스템(300)의 부가적 대표적 예는 라이트, 카메라, 차량 등을 포함한다. 이들 및 다른 예에 관하여, 시스템(300)은 단일 유닛에 하우징되거나 또는, 예를 들어, 통신 네트워크를 통해 다수의 상호접속된 유닛에 걸쳐 분산될 수 있다. 따라서, 시스템(300)의 컴포넌트는 로컬 및/또는 원격 메모리 저장 디바이스 및 광범위한 각종 적합한 컴퓨터-판독가능한 매체 중 어느 하나라도 포함할 수 있다.
본 개시는 본 기술을 여기에서 개시된 바로 그 형태로 한정하거나 총망라한 것으로 의도되는 것은 아니다. 여기에서는 예시의 목적으로 특정 실시형태가 개시되고 있기는 하지만, 관련 분야의 당업자가 인식할 바와 같이, 다양한 균등한 수정이 본 기술로부터 벗어남이 없이 가능하다. 일부 경우에 있어서, 주지의 구조 및 기능은 본 기술의 실시형태의 설명을 불필요하게 모호하게 하는 것을 회피하도록 상세히 도시 또는 설명되지는 않았다. 방법의 단계들이 여기에서는 특정 순서로 제시될 수 있기는 하지만, 대안의 실시형태는 단계들을 다른 순서로 수행할 수 있다. 유사하게, 특정 실시형태의 맥락에서 개시된 본 기술의 소정 양상은 다른 실시형태에서는 조합 또는 제거될 수 있다. 더욱, 본 기술의 소정 실시형태와 연관된 이점이 그들 실시형태의 맥락에서 개시되었을 수 있지만, 다른 실시형태가 또한 그러한 이점을 나타내 보일 수 있고, 모든 실시형태가 본 기술의 범위 내에 들기 위해 여기에서 개시된 그러한 이점 또는 다른 이점을 반드시 나타내 보일 필요가 있는 것은 아니다. 따라서, 본 개시 및 연관된 기술은 여기에서 명시적으로 도시 또는 설명되지는 않은 다른 실시형태를 망라할 수 있다.
본 개시의 곳곳에서, 단수형 부정관사 및 정관사는 맥락이 명확히 달리 나타내지 않는 한 복수형 지시물을 포함한다. 유사하게, 단어 "또는"이 2개 이상의 품목의 목록의 언급에서 다른 품목과 배타적으로 단일의 품목만을 의미하는 것으로 명시적으로 한정되지 않는 한, 그때 그러한 목록에서 "또는"의 사용은 (a) 목록 내 어느 단일 품목, (b) 목록 내 품목 전부, 또는 (c) 목록 내 품목의 어느 조합을 포함한다고 해석되는 것이다. 부가적으로, 용어 "포함하는"은 어느 많은 수의 동일한 특징 및/또는 부가적 유형의 다른 특징이라도 못하게 되지 않도록 적어도 그 나열된 특징(들)을 포함함을 의미하도록 곳곳에서 사용된다. "상위", "하위", "전", "후", "수직" 및 "수평"과 같은 방향 용어는 여기에서는 다양한 요소들 간 관계를 표현하고 명확히 하도록 사용될 수 있다. 그러한 용어는 절대적 정향을 뜻하지는 않는다고 이해되어야 한다. "하나의 실시형태", "일 실시형태" 또는 유사한 어구의 여기에서의 언급은 그 실시형태와 연관하여 설명되는 특정 특징, 구조, 동작 또는 특성이 본 기술의 적어도 하나의 실시형태에 포함될 수 있음을 의미한다. 그리하여, 여기에서의 그러한 구절 또는 어구는 반드시 모두 동일한 실시형태를 지칭하는 것은 아니다. 더욱, 다양한 특정 특징, 구조, 동작 또는 특성은 하나 이상의 실시형태에서 어느 적합한 방식으로라도 조합될 수 있다.

Claims (24)

  1. 반도체 디바이스를 제조하는 방법으로서,
    기판-관통 전극(through-substrate via: TSV)용 재료를 수용하도록 구성되는 개구부를 유전체 구조를 통해 그리고 상기 유전체 구조의 아래의 반도체 기판의 적어도 일부를 통해 형성하는 단계;
    유전체 라이너 재료가 상기 개구부를 라이닝하는 제1 부분 및 상기 개구부의 측방 바깥쪽 상기 유전체 구조의 외측 표면 상의 제2 부분을 갖도록 상기 유전체 라이너 재료를 형성하는 단계;
    도전성 재료의 제1 부분이 상기 개구부에 있고 상기 도전성 재료의 제2 부분이 상기 개구부의 측방 바깥쪽 상기 유전체 라이너 재료의 상기 제2 부분의 노출된 표면 상에 있도록 상기 도전성 재료를 퇴적시키는 단계;
    상기 유전체 라이너 재료의 상기 제2 부분이 노출되도록 상기 도전성 재료의 상기 제2 부분을 제거하는 단계로서, 상기 유전체 라이너 재료의 상기 제2 부분의 적어도 일부는 상기 유전체 구조 상에 남아있고 상기 도전성 재료의 상기 제1 부분의 실질적 부분은 상기 도전성 재료의 상기 제1 부분의 남아있는 부분이 TSV를 획정하도록 상기 개구부에 남아있는, 상기 제거하는 단계; 및
    상기 TSV에 전기적으로 결합되는 상기 유전체 라이너 재료에서의 상감 도전성 라인을 형성하는 단계를 포함하며,
    상기 상감 도전성 라인을 형성하는 단계는, 상기 TSV와 정렬되는 부분과 상기 TSV로부터 측방으로 뻗어있는 부분을 갖는 상기 유전체 라이너 재료에 트렌치(trench)를 형성하는 단계, 도전성 재료의 일부가 상기 유전체 라이너 재료 내에 있도록 상기 트렌치 내에 상기 도전성 재료를 퇴적시키는 단계 및 상기 트렌치 내에 퇴적된 상기 도전성 재료의 초과적재된 부분을 제거하는 단계를 포함하되, 상기 유전체 라이너 재료의 소정 두께는 상기 트렌치 내에 퇴적된 상기 도전성 재료의 상기 초과적재된 부분을 제거한 후에 상기 유전체 구조의 상기 외측 표면 상에 남아있는, 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서, 상기 상감 도전성 라인은 상감 라인과 유전체 라이너 재료가 같은 두께를 갖도록 상기 유전체 라이너 재료 내에 형성되는, 반도체 디바이스를 제조하는 방법.
  3. 제1항에 있어서, 상기 유전체 라이너 재료를 형성하는 단계는 도핑되지 않은 산화물을 상기 유전체 구조 상에 퇴적시키는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
  4. 제1항에 있어서, 상기 도전성 재료의 상기 제2 부분을 제거하는 단계는 상기 유전체 라이너 재료에서, 완전히 통해서는 아니고, 소정 깊이에서 또는 소정 깊이 상에서 정지하는 화학적-기계적 제거 절차를 수행하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
  5. 제1항에 있어서, 상기 유전체 라이너 재료의 상기 제2 부분은 반도체 다이에서의 영구적 층인, 반도체 디바이스를 제조하는 방법.
  6. 제1항에 있어서, 상기 도전성 재료의 상기 제2 부분을 제거하는 단계 후에, 상기 방법은 상기 도전성 재료의 상기 제1 부분을 어닐링하고 그리고 후속하여 상기 유전체 라이너 재료의 상기 제2 부분이 노출되도록 배리어/시드 구조 및 상기 도전성 재료의 상기 어닐링된 제1 부분의 일부를 제거하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  7. 제1항에 있어서, (a) 상기 TSV와 적어도 일반적으로 정렬되는 상기 유전체 라이너 재료에 상기 트렌치를 형성하는 단계는, 상기 TSV로부터 측방 바깥쪽으로 뻗는 상기 유전체 라이너 재료에 제1 트렌치를 형성하는 단계를 포함하고, (b) 상기 방법은, 고체-상태 디바이스에 전기적으로 접속되는 컨택트와 정렬되고 상기 컨택트로부터 측방 바깥쪽으로 뻗는 상기 유전체 라이너 재료에 제2 트렌치를 형성하는 단계를 더 포함하며, (c) 상기 트렌치 내에 상기 도전성 재료를 퇴적시키는 단계는, 상기 TSV와 상기 컨택트에 대하여 측방으로 상기 유전체 구조 위에서 상기 유전체 라이너 재료를 통해 뻗는 제1 및 제2 상감 도전성 라인을 각각 형성하기 위해 상기 제1 및 제2 트렌치에 상기 도전성 재료를 퇴적시키는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
  8. 제7항에 있어서, 상기 TSV로부터 떨어져 측방으로 이격된 컨택트(contact) 위에 제2 트렌치를 형성하고, 그리고 상기 유전체 라이너 재료를 통하는 상기 제2 트렌치에 제2 상감 라인을 형성하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  9. 제1항에 있어서,
    상기 유전체 라이너 재료를 형성하는 단계는 도핑되지 않은 산화물을 상기 유전체 구조 상에 퇴적시키는 단계를 포함하고;
    상기 도전성 재료의 상기 제2 부분을 제거하는 단계는 상기 유전체 라이너 재료에서, 완전히 통해서는 아니고, 소정 깊이에서 또는 소정 깊이 상에서 정지하는 화학적-기계적 제거 절차를 수행하는 단계를 포함하며;
    상기 상감 도전성 라인을 형성하는 단계는 상기 TSV와 적어도 일반적으로 정렬되는 상기 유전체 라이너 재료에 트렌치를 형성하는 단계, 상기 트렌치 내에 도전성 재료를 퇴적시키는 단계, 및 상기 트렌치 내에 퇴적된 상기 도전성 재료의 초과적재된 부분을 제거하는 단계를 포함하되, 상기 유전체 라이너 재료의 소정 두께는 상기 트렌치 내에 퇴적된 상기 도전성 재료의 상기 초과적재된 부분을 제거한 후에 상기 유전체 구조의 상기 외측 표면 상에 남아있는, 반도체 디바이스를 제조하는 방법.
  10. 제1항에 있어서, 상기 상감 도전성 라인을 형성하는 단계 전에, 상기 방법은
    부가적 상감 유전체 재료를 상기 유전체 라이너의 상기 제2 부분 상에 퇴적시키는 단계;
    상기 TSV와 정렬되는 개구부를 상기 상감 유전체 재료 및 상기 유전체 라이너의 상기 제2 부분을 통해 형성하는 단계; 및
    상기 상감 유전체 재료 및 상기 유전체 라이너의 상기 제2 부분을 통하는 상기 개구부에 도전성 재료를 퇴적시키는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  11. 반도체 기판, 상기 기판 상에 형성되는 고체-상태 특징부, 상기 반도체 기판 상의 그리고 상기 고체-상태 특징부 위의 유전체 구조, 및 상기 유전체 구조를 통해 뻗는 그리고 컨택트에 전기적으로 결합되는 컨택트를 갖는 반도체 디바이스를 제조하는 방법으로서,
    상기 컨택트로부터 떨어져 측방으로 이격되어 있는 기판-관통 전극(TSV) 개구부로서 상기 유전체 구조를 통해 그리고 적어도 부분적으로 상기 반도체 기판을 통해 뻗는 상기 TSV 개구부를 형성하는 단계;
    유전체 라이너 재료가 상기 컨택트 위에 겹쳐 놓이는 부분을 갖도록 상기 유전체 구조의 외측 표면 상에 그리고 상기 TSV 개구부에 연속 유전체 라이너 재료를 형성하는 단계;
    TSV 재료가 적어도 부분적으로 상기 TSV 개구부를 채우고 그리고 상기 컨택트 위에 겹쳐 놓이는 상기 유전체 라이너 재료의 상기 부분을 덮도록 상기 TSV 재료를 상기 유전체 라이너 재료 상에 퇴적시키는 단계;
    상기 컨택트 위에 겹쳐 놓인 상기 유전체 라이너 재료의 상기 부분이 노출되고 상기 TSV 재료의 남아있는 부분이 상기 TSV 개구부에 거처할 때까지 상기 TSV 재료의 일부를 제거하는 단계로서, 상기 TSV 재료의 상기 남아있는 부분은 TSV를 획정하는, 상기 제거하는 단계;
    상기 컨택트를 노출시키는 제1 트렌치 및 상기 TSV와 정렬된 제2 트렌치를 포함하는 상기 유전체 라이너 재료에서의 트렌치를 패터닝하는 단계; 및
    상기 제1 및 제2 트렌치를 도전성 재료로 채움으로써, 각각, 제1 및 제2 도전성 라인을 형성하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
  12. 제11항에 있어서, 상기 연속 유전체 라이너 재료를 형성하는 단계는 상기 유전체 라이너의 제1 부분이 상기 TSV 개구부를 라이닝하고 상기 유전체 라이너 재료의 제2 부분이 상기 유전체 구조를 덮도록 영구적 유전체 재료를 퇴적시키는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
  13. 제12항에 있어서, 상기 TSV 재료를 퇴적시키는 단계는 벌크 구리를 상기 TSV 개구부 내에 그리고 상기 유전체 라이너 재료의 상기 제2 부분 상에 퇴적시키는 단계를 포함하고, 상기 TSV 재료의 일부를 제거하는 단계는 상기 유전체 라이너 재료를 완전히 통해서는 아니고 상기 유전체 라이너 재료에서 소정 깊이에서 또는 소정 깊이 상에서 정지하는 화학적-기계적 제거 공정을 포함하는, 반도체 디바이스를 제조하는 방법.
  14. 제13항에 있어서, 상기 유전체 라이너 재료는 도핑되지 않은 산화물을 포함하는, 반도체 디바이스를 제조하는 방법.
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  21. 반도체 디바이스로서,
    고체-상태 특징부를 갖는 반도체 기판;
    상기 반도체 기판 상의 유전체 구조;
    상기 유전체 구조를 통하고 상기 고체-상태 특징부에 전기적으로 결합된 도전성 컨택트;
    상기 유전체 구조를 통해 그리고 적어도 부분적으로 상기 반도체 기판을 통해 뻗어있는 측벽을 갖는 기판-관통 전극(TSV) 개구부로서, 상기 컨택트는 상기 TSV 개구부로부터 떨어져 측방으로 이격되어 있는, 상기 TSV 개구부;
    상기 TSV 개구부의 측방 바깥쪽 상기 유전체 구조의 표면 위에 그리고 상기 TSV 개구부의 상기 측벽을 따라 뻗어있는 연속 라이너 유전체 재료로서, 상기 TSV와 정렬되는 하나의 부분과 상기 TSV로부터 측방으로 뻗어있는 다른 부분을 갖는 상기 연속 라이너 유전체 재료를 통하는 제1 트렌치 및 상기 도전성 컨택트와 정렬되는 하나의 부분과 상기 도전성 컨택트로부터 측방으로 뻗어있는 다른 부분을 갖는 상기 연속 라이너 유전체 재료를 통하는 제2 트렌치를 갖는, 상기 연속 라이너 유전체 재료;
    TSV를 획정하는 상기 TSV 개구부에서의 도전성 재료; 및
    상기 TSV와 전기적으로 결합되고 상기 TSV로부터 측방으로 뻗어있는 부분을 갖는 상기 연속 라이너 유전체 재료 내의 제1 상감 도전성 라인 및 상기 도전성 컨택트와 전기적으로 결합되고 상기 컨택트로부터 측방으로 뻗어있는 상기 연속 라이너 유전체 재료 내의 제2 상감 도전성 라인을 획정하는 상기 연속 라이너 유전체 재료를 통하는 상기 제1 및 제2 트렌치에서의 도전성 재료를 포함하는, 반도체 디바이스.
  22. 제21항에 있어서, 상기 라이너 유전체 재료는 상기 TSV 개구부를 라이닝하는 제1 부분 및 상기 유전체 구조를 덮는 제2 부분을 갖는, 반도체 디바이스.
  23. 제22항에 있어서, 상기 라이너 유전체 재료의 상기 제1 및 제2 부분은 도핑되지 않은 산화물의 컨포멀 층(conformal layer)을 포함하는, 반도체 디바이스.
  24. 제21항에 있어서,
    상기 라이너 유전체 재료는 도핑되지 않은 산화물을 포함하고;
    상기 TSV 개구부에서의 상기 도전성 재료는 구리를 포함하며; 그리고
    상기 유전체 구조의 상기 표면 위에 뻗어있는 상기 라이너 유전체 재료는 상기 라이너 유전체 재료에서의 상기 도전성 라인과 적어도 같은 두께를 갖는, 반도체 디바이스.
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