JP5938920B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5938920B2 JP5938920B2 JP2012013872A JP2012013872A JP5938920B2 JP 5938920 B2 JP5938920 B2 JP 5938920B2 JP 2012013872 A JP2012013872 A JP 2012013872A JP 2012013872 A JP2012013872 A JP 2012013872A JP 5938920 B2 JP5938920 B2 JP 5938920B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- semiconductor device
- manufacturing
- pattern
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
本発明は、半導体装置の製造方法に関する。
近時、基板を貫通するビア（貫通ビア）を形成し、かかる貫通ビアを介して信号の授受や電力の供給を行う技術が提案されている。
なお、シリコン基板に貫通ビアを形成する技術は、ＴＳＶ（Through Silicon Via）プロセスと称されている。
貫通ビアが形成された半導体チップ同士を接合すれば、ボンディングワイヤを用いた場合と比較して、信号の授受を高速化することができ、電力ロスを軽減することが可能となる。また、省スペース化を図ることができ、電子デバイスの小型化に寄与することができる。
しかしながら、提案されている技術では、信頼性やスループットの低下等を招いてしまう場合があった。
本発明の目的は、信頼性やスループットの低下等を招くことなく製造し得る半導体装置の製造方法を提供することにある。
実施形態の一観点によれば、半導体基板の一方の主面側に開口部を形成する工程と、前記主面上と前記開口部内に、第１の導電層を形成する工程と、前記開口部内の前記第１の導電層を露出しつつ、前記開口部の周囲における前記第１の導電層の表層である周囲表層部と前記周囲表層部に連続する前記主面上の前記第１の導電層の表層の一部を酸化し、残りの一部を露出することにより、酸化物パターンを形成する工程と、前記酸化物パターンに対する研磨速度より速い研磨速度で前記第１の導電層を研磨することにより、前記開口部内の前記第１の導電層と、前記開口部内の前記第１の導電層と接続する前記主面上の前記酸化物パターンの下の前記第１の導電層の少なくとも一部を残しつつ、前記主面上の前記露出した前記第１の導電層を除去して、前記第１の導電層の導電パターンを形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
開示の半導体装置の製造方法によれば、第１の導電層の表層部を酸化することにより、第１の導電層より研磨速度が遅い酸化物パターンを形成し、この後、第１の導電層を研磨する。このため、酸化物パターンが形成されていた領域に、第１の導電層により形成された導電パターンを形成することができる。そして、このように形成された導電パターンをシード層として用いて、開口部内の第１の導電層上に電気めっき法により第２の導電層を形成することができる。このため、開口部内に第２の導電層を電気めっき法により比較的短い時間で形成することが可能である。また、半導体基板上の全面に厚い第２の導電層が形成されるわけではないため、大きなストレスが生じるのを防止することができる。このため、めっき膜等の剥がれや、半導体ウェハの反りや、クラック等が生じるのを防止することができ、信頼性の高い半導体装置を提供することができる。また、開口部内を除く領域の第２の導電層を研磨する際に、全面に形成された厚い第２の導電層を研磨するわけではないため、比較的高いスループットで第２の導電層を研磨することができる。従って、信頼性やスループットを低下させることなく、半導体装置を低コストで提供することが可能となる。
参考例による半導体装置の製造方法について図２５乃至図２７を用いて説明する。図２５乃至図２７は、参考例による半導体装置の製造方法を示す工程断面図である。図２５乃至図２７における紙面左側はトランジスタが形成される領域２０２を示しており、トランジスタが形成される領域２０２の紙面右側は、貫通ビアが形成される領域２０４を示している。貫通ビアが形成される領域２０４の紙面右側は、シリコンウェハの周縁部の領域２０８を示している。
まず、素子領域を画定する素子分離領域２１２を、シリコン基板（シリコンウェハ）２１０に形成する。次に、ゲート電極２１４とソース／ドレイン領域２１６とを有するトランジスタ２１８を素子領域に形成する。次に、全面に、層間絶縁膜２２０を形成する。次に、フォトリソグラフィ技術を用い、ソース／ドレイン領域２１６に達するコンタクトホール２２２を層間絶縁膜２２０に形成する。次に、コンタクトホール２２２内に導体プラグ２２４を埋め込む。次に、全面に、シリコンカーバイト（ＳｉＣ）膜２２６を形成する。次に、全面に、層間絶縁膜２２８を形成する（図２５（ａ）参照）。
次に、全面に、フォトレジスト膜２３０を形成する。この後、貫通ビア２６４（図２７（ａ）参照）が埋め込まれる箇所に開口部２３４（図２５（ｃ）参照）を形成するための開口部２３２を、フォトレジスト膜２３０に形成する（図２５（ｂ）参照）。
次に、フォトレジスト膜２３０を用いて層間絶縁膜２２８及びＳｉＣ膜２２６をエッチングする。これにより、ＳｉＣのハードマスク２２６が形成される。
次に、フォトレジスト膜２３０及びハードマスク２２６をマスクとして、層間絶縁膜２２０及び半導体基板２１０をドライエッチングする。これにより、貫通ビア２６４を埋め込むための開口部２３４が半導体基板２１０に形成される（図２５（ｃ）参照）。開口部２３４の径は、例えば５μｍ程度とする。開口部２３４の深さは、例えば５０μｍ程度とする。
次に、全面に、絶縁膜２３６を形成する（図２６（ａ）参照）。
次に、全面に、ＰＶＤ（Physical Vapor Deposition、物理気相成長）法により、バリアメタル膜２３８を形成する。次に、全面に、ＰＶＤ法により、Ｃｕのシード層２４０を形成する（図２６（ｂ）参照）。
次に、全面に、電気めっき法（電解めっき法）により、Ｃｕのめっき膜２４２を形成する（図２６（ｃ）参照）。
図２８は、電気めっき法によるめっき膜の形成過程を示す概略図である。
図２８（ａ）は、シリコンウェハ２１０を電気めっき装置のクランプ（図示せず）により支持した状態を示している。
図２８（ｂ）は、めっき液２１１に浸漬した状態を示している。
図２８（ｃ）は、シード層２４０の表面にめっき膜２４２が成長している過程を示している。
図２８（ｄ）は、めっき膜２４２により開口部２３４内が埋め込まれた状態を示している。開口部２３４以外の領域にも、例えば５μｍ以上のめっき膜２４２が形成された状態となる。
次に、ＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、めっき膜２４２、シード層２４０及びバリアメタル膜２３８を研磨することにより、開口部２３４内に貫通ビア２６４を埋め込む（図２７（ａ）参照）。
次に、多層配線構造３０２を形成する（図２７（ｂ）参照）。
次に、多層配線構造３０２が形成された半導体基板２１０の上面側を支持体（図示せず）により支持し、半導体基板２１０の下面側（背面側）を研削する。これにより、半導体基板２１０を貫通するビア２６４が得られることとなる。
こうして、参考例による半導体装置が製造される（図２７（ｃ）参照）。
参考例による半導体装置の製造方法では、深い開口部２３４を埋め込むようにめっき膜２４２を形成するため、めっき膜２４２を形成するのに非常に長い時間を要してしまう。また、シリコンウェハ２１０上の全面に厚いめっき膜２４２が形成されるため、大きなストレスが生じ、めっき膜２４２等の剥がれやシリコンウェハ２１０の反り等が生じてしまう場合がある。また、シリコンウェハ２１０上の全面に形成した厚いめっき膜２４２をＣＭＰ法により研磨するため、高いスループットが得られず、ひいては、高コスト化を招いてしまう。
［第１実施形態］
第１実施形態による半導体装置の製造方法は、半導体基板を貫通するビアを半導体基板に埋め込むものである。上述したように、シリコン基板を貫通するビアを形成する技術は、ＴＳＶプロセスと称されている。本実施形態による半導体装置の製造方法について説明するのに先立って、ＴＳＶプロセスの概要について説明する。図１は、ＴＳＶプロセスの概要を示す工程断面図である。なお、ここでは、ＴＳＶプロセスの主要な工程等について説明し、細部についての説明は省略することとする。
第１実施形態による半導体装置の製造方法は、半導体基板を貫通するビアを半導体基板に埋め込むものである。上述したように、シリコン基板を貫通するビアを形成する技術は、ＴＳＶプロセスと称されている。本実施形態による半導体装置の製造方法について説明するのに先立って、ＴＳＶプロセスの概要について説明する。図１は、ＴＳＶプロセスの概要を示す工程断面図である。なお、ここでは、ＴＳＶプロセスの主要な工程等について説明し、細部についての説明は省略することとする。
まず、シリコンウェハ（シリコン基板）１０を用意する（図１（ａ）参照）。
次に、シリコン基板１０に、トランジスタ１８等を形成する。この後、シリコン基板１０上に層間絶縁膜２０を形成する。この後、トランジスタ１８のソース／ドレイン（図示せず）に接続される導体プラグ２４を層間絶縁膜２０に埋め込む（図１（ｂ）参照）。
次に、貫通ビア６４を埋め込むための開口部３４をシリコン基板１０に形成する。この後、電気めっき法により、開口部３４内にＣｕのビア６４を埋め込む（図２（ｃ）参照）。
次に、シリコン基板１０上に多層配線構造１０２を形成する。
次に、多層配線構造１０２が形成されたシリコン基板１０の上面側を支持体１０４により支持した状態で、シリコン基板１０の下面側（背面側）を研削することにより、ビア６４の下端を露出させる。これにより、シリコン基板１０を貫通するビア（貫通ビア、貫通電極）６４が得られることとなる。
次に、第１実施形態による半導体装置の製造方法について図２乃至図１７を用いて説明する。
図２は、半導体ウェハに形成される通電用パターンのレイアウトの例を示す平面図（その１）である。図２は、本実施形態による半導体装置を製造する際の途中段階を示したものであり、具体的には、通電用パターン４４ａが形成された段階を示している。
図２に示すように、半導体ウェハ１０には、複数のチップ領域（半導体チップ領域）１１がマトリクス状に形成される。
チップ領域１１とチップ領域１１との間の領域は、ダイシングを行うためのスクライブライン領域５２となる。
図３は、半導体ウェハに形成される通電用パターンのレイアウトの例を示す平面図（その２）である。図３は、図２において破線で囲んだ部分を拡大して示したものである。
図４は、半導体ウェハに形成される通電用パターンのレイアウトの例を示す平面図（その３）である。図４は、図３において破線で囲んだ部分を拡大して示したものである。
図２乃至図４に示すように、半導体ウェハ１０の周縁部、スクライブライン領域５２、及び、チップ領域１１内には、導電パターン（通電用パターン）４４ａが形成される。通電用パターン４４ａは、電気めっき法によりめっき膜（導電層）６２を形成する際に、シード層として機能するものである。半導体ウェハ１０の周縁部に形成される導電パターン４４ａと、スクライブライン領域５２に形成される導電パターン４４ａと、チップ領域１１内に形成される導電パターン４４ａとは、一体的に形成されている。チップ領域１１内においては、導電パターン４４ａは、貫通ビアが形成される箇所１３のパターンを互いに接続するように形成される。従って、貫通ビアが形成される箇所１３の導電パターン４４ａと、半導体ウェハ１０の周縁部の導電パターン４４ａとは、電気的に接続された状態となっている。
図５乃至図１５は、本実施形態による半導体装置の製造方法を示す工程断面図である。図５乃至図１５における紙面左側はトランジスタが形成される領域２を示しており、図３におけるＡ−Ａ′線断面に対応している。トランジスタが形成される領域２の紙面右側は、貫通ビアが形成される領域４を示しており、図４におけるＢ−Ｂ′線断面に対応している。貫通ビアが形成される領域４の紙面右側は、通電用パターンが形成される領域６を示しており、図４におけるＣ−Ｃ′断面に対応している。通電用パターンが形成される領域６の紙面右側は、半導体ウェハの周縁部の領域８を示しており、図２におけるＤ−Ｄ′線断面に対応している。
まず、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域を画定する素子分離領域１２を、半導体基板（半導体ウェハ）１０に形成する（図５（ａ）参照）。半導体基板１０としては、例えばシリコン基板が用いられる。素子分離領域１２の材料としては、例えばシリコン酸化膜が用いられる。
次に、通常のトランジスタの形成方法により、ゲート電極１４とソース／ドレイン領域１６とを有するトランジスタ１８を素子領域に形成する。
こうして、トランジスタが形成される領域２に、トランジスタ１８が形成されることとなる。
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、例えば膜厚２３０ｎｍ程度のシリコン酸化膜の層間絶縁膜２０を形成する。
次に、フォトリソグラフィ技術を用い、ソース／ドレイン領域１６に達するコンタクトホール２２を層間絶縁膜２０に形成する。
次に、全面に、例えばＰＶＤ法により、例えば、膜厚７ｎｍ程度のチタン（Ｔｉ）膜と、膜厚７ｎｍ程度のチタン窒化膜（ＴｉＮ）膜とを順次形成することにより、バリアメタル膜（図示せず）を形成する。
次に、全面に、例えばＣＶＤ法により、例えば膜厚２００ｎｍ程度のタングステン（Ｗ）膜を形成する。
次に、例えばＣＭＰ法により、層間絶縁膜２０の表面が露出するまでタングステン膜及びバリアメタル膜を研磨する。こうして、タングステンの導体プラグ２４がコンタクトホール２２内に埋め込まれる（図５（ｂ）参照）。
次に、全面に、例えばＣＶＤ法により、例えば、膜厚１００ｎｍ程度のシリコンカーバイト（炭化シリコン、ＳｉＣ）膜２６を形成する（図６（ａ）参照）。ＳｉＣ膜２６は、後工程において、ハードマスクや研磨ストッパ等として機能するものである。
次に、全面に、例えばＣＶＤ法により、例えば膜厚２００ｎｍ程度のシリコン酸化膜の層間絶縁膜２８を形成する（図６（ｂ）参照）。
次に、全面に、例えばスピンコート法により、例えば膜厚３μｍ程度のフォトレジスト膜３０を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜３０をパターニングする。これにより、貫通ビア６４（図１３（ｂ）参照）が埋め込まれる箇所１３（図３及び図４参照）に開口部３４（図７（ｂ）参照）を形成するための開口部３２が、フォトレジスト膜３０に形成される（図７（ａ）参照）。
次に、フォトレジスト膜３０を用いて層間絶縁膜２８及びＳｉＣ膜２６をエッチングする。これにより、ＳｉＣのハードマスク２６が形成される。
次に、フォトレジスト膜３０及びハードマスク２６をマスクとして、層間絶縁膜２０及び半導体基板１０をドライエッチングする。これにより、ビア６４を埋め込むための開口部３４が半導体基板１０に形成される（図７（ｂ）参照）。開口部３４の径は、例えば１μｍ〜２０μｍ程度とする。ここでは、開口部３４の径を、例えば５μｍ程度とする。開口部３４の深さは、例えば５０〜２００μｍ程度とする。ここでは、開口部３４の深さを５０μｍ程度とする。
次に、全面に、例えばＣＶＤ法により、例えば膜厚２００ｎｍ程度のシリコン酸化膜の絶縁膜３６を形成する（図８（ａ）参照）。絶縁膜３６は、開口部３４の内側にも形成される。絶縁膜３６は、後工程において開口部３４内に埋め込まれるビア６４（図１３（ｂ）参照）と半導体基板１０との間の絶縁性を確保するためのものである。
次に、全面に、例えばＰＶＤ法により、例えば膜厚２５０ｎｍ程度のタンタル系化合物（Ｔａ系化合物）のバリアメタル膜３８を形成する。バリアメタル膜３８は、絶縁膜３６が形成された開口部３４の内側にも形成される（図８（ｂ）参照）。
なお、バリアメタル膜３８の材料は、タンタル系化合物に限定されるものではない。例えば、バリアメタル膜３８の材料として、Ｔｉ系化合物等を用いてもよい。
また、水分や異物等を除去すべく、バリアメタル膜３８を形成する前に、還元性ガスの雰囲気中で熱処理を行うようにしてもよい。かかる還元性ガスとしては、例えばＨ２ガスやＮＨ３ガス等を用いる。熱処理温度は、例えば１５０〜３５０℃程度とする。熱処理時間は、例えば１〜５分程度とする。
また、熱処理を行う代わりに、Ａｒイオン等を用いたエッチング等により異物等を除去するようにしてもよい。
次に、全面に、例えばＰＶＤ法により、例えば膜厚５００〜８００ｎｍ程度のＣｕ膜（シード層）４０を形成する（図９（ａ）参照）。
次に、全面に、例えば電気めっき法（電解めっき法）により、膜厚５００ｎｍのＣｕのめっき膜４２を形成する（図９（ｂ）参照）。こうして、ＰＶＤ法により形成されたＣｕ膜４０と、電気めっき法により形成されたＣｕのめっき膜４２とにより、厚さ１μｍ〜１．３μｍ程度のＣｕの導電層４４が形成されることとなる。
なお、電気めっき法によりめっき膜４２を形成する際には、図１６及び図１７に示すような電気めっき装置が用いられるが、図１６及び図１７については、めっき膜６２を形成する工程について説明する際に、詳述することとする。
導電層４４は、通電用パターン（導電パターン）４４ａとなるものである。通電用パターン４４ａは、後述するように、酸化物パターン５０を導電層４４の表層部に形成し、酸化物パターン５０に対する研磨速度より速い研磨速度で導電層４４を研磨し、酸化物パターン５０が存在していた領域に導電層４４を残存させることにより形成する。このようにして通電用パターン４４ａを形成するため、導電層４４を比較的厚く形成しておくことが好ましい。このため、本実施形態では、ＰＶＤ法により形成したＣｕ膜４０上に、電気めっき法によりＣｕのめっき膜４２を更に形成することにより、導電層４４を形成している。
次に、全面に、例えばスピンコート法により、フォトレジスト膜４６を形成する（図１０（ａ）参照）。フォトレジスト膜４６は、絶縁膜３６、バリアメタル膜３８及びＣｕ膜４０が形成された開口部３４内にも埋め込まれることとなる。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜４６をパターニングする（図１０（ｂ）参照）。これにより、後工程において酸化物パターン５０（図１１（ａ）参照）を形成するための開口部４８がフォトレジスト膜４６に形成される。開口部４８のパターンは、酸化物パターン５０の平面形状に形成される（図２乃至図４参照）。酸化物パターン５０は、開口部３４の周囲にも形成されるため、開口部４８のパターンは、開口部３４の周囲をも露出するように形成される。
なお、後工程においてフォトレジスト膜４６をマスクとして導電層４４を酸化させる際に、開口部３４内に存在する導電層４４の表面が酸化されないようにすることが好ましい。開口部３４内に存在する導電層４４の表面が酸化されると、開口部３４内にめっき膜６２を成長することが困難となるためである。このため、開口部３４内にフォトレジスト膜４６が埋め込まれた状態となるように、開口部４８のパターンをフォトレジスト膜４６に形成する。
次に、フォトレジスト膜４６をマスクとし、酸化剤４９を用いて導電層４４の表層部（上層部）を酸化することにより、酸化物パターン（酸化物層）５０を形成する（図１１（ａ）参照）。酸化剤４９としては、例えば希硫酸を用いる。ここでは、希硫酸４９の塗布を行うことにより、酸化物層５０の表層部を酸化する。希硫酸４９における硫酸の濃度は、例えば１％〜１０％程度とする。より好ましくは、希硫酸４９における硫酸の濃度を、１％〜５％程度とする。ここでは、希硫酸４９における硫酸の濃度を、例えば２％程度とする。
なお、希硫酸４９を塗布した後、余分な希硫酸４９を導電層４４上から除去するようにしてもよい。例えば、希硫酸４９を振り切ることにより、余分な希硫酸４９を導電層４４上から除去する。図１１（ａ）は、余分な希硫酸４９を導電層４４上から除去した後の状態を示している。そして、所定時間放置することにより、導電層４４上に残存した希硫酸４９中の水分を気化させ、希硫酸４９中における硫酸の濃度を向上させる。放置時間は、例えば３０秒程度とすることができる。これにより、導電層４４上に残存した希硫酸４９の酸化力が向上し、導電層４４を適度に酸化することができる。
また、希硫酸４９を振り切ることにより、余分な希硫酸４９を導電層４４から除去した後、ベーク（熱処理）を行うようにしてもよい。この場合にも、導電層４４上に残存した希硫酸４９中の水分が気化され、希硫酸４９中における硫酸の濃度が向上し、希硫酸４９の酸化力が向上する。
導電層４４の材料としてＣｕが用いられているため、酸化物パターン５０は酸化銅により形成されることとなる。酸化物パターン５０の厚さは、例えば１００〜２００ｎｍ程度とする。
こうして、希硫酸４９を用いた処理により、導電層４４の表層部に酸化物パターン５０が形成されることとなる。
所望の厚さの酸化物パターン５０が形成された後には、水洗を行う。
なお、酸化パターン５０の形成直後に研磨する場合や、表面が乾燥状態の場合には、水洗を省略するようにしてもよい。
本実施形態において、導電層４４の表層部に酸化物パターン５０を形成するのは、酸化物５０に対する研磨速度が導電層４４に対する研磨速度より遅いためである。具体的には、Ｃｕに対する研磨レートは、例えば７．５ｎｍ／秒程度であるのに対し、ＣｕＯに対する研磨レートは、例えば３．７５ｎｍ／秒程度である。
なお、ＣｕＯに対する研磨レートは、酸化の具合に応じて異なったものとなるが、Ｃｕに対する研磨レートに対して十分に遅いことにはかわりがない。
酸化物５０に対する研磨速度が導電層４４に対する研磨速度より遅いため、後工程において導電層４４の研磨を行った際に、酸化物パターン５０が形成された領域において研磨速度を遅くすることができる。このため、酸化物パターン５０が形成されていた領域に導電層４４を選択的に残存させることが可能となり、導電層４４により形成された導電パターン４４ａが得られる。従って、酸化物パターン５０は、所望の導電パターン４４ａが得られるように形成される。開口部３４の周囲にも導電パターン４４ａを形成するため、酸化物パターン５０は、開口部３４の周囲における導電層４４上にも形成される。
この後、例えば、ＮＭＰ（Ｎ−メチル−２−ピロリドン）を用いて、フォトレジスト膜４６を剥離する（図１１（ｂ）参照）。
次に、ＣＭＰ法により、酸化物パターン５０及び導電層４４を研磨する。研磨剤としては、砥粒を含有しない研磨剤を用いることが好ましい。砥粒を含有する研磨剤を用いた場合には、酸化物パターン５０に対する研磨速度を導電層４４に対する研磨速度に対して十分に遅くすることが困難なためである。かかる研磨剤としては、例えば日立化成工業株式会社製の研磨剤（「ＨＳ−Ｃ」シリーズ）等を用いることができる。
図１２（ａ）は、導電層４４を研磨する途中の段階を示している。酸化物パターン５０に対する研磨速度が導電層４４に対する研磨速度に対して十分に遅いため、酸化物パターン５０が存在していない領域において、導電層４４の研磨が比較的速く進行する。一方、酸化物パターン５０が存在している領域においては、導電層４４に対する研磨速度より遅い研磨速度で酸化物パターン５０が研磨される。
図１２（ｂ）は、酸化物パターン５０が形成されていた領域と開口部３４内とを除く領域において、導電層４４が除去され、バリアメタル膜３８の表面が露出した状態を示している。酸化物パターン５０が形成されていた領域においては、研磨速度が比較的遅かったため、導電層４４が残存している。
こうして、酸化物パターン５０が形成されていた領域と開口部３４内とを除く領域においてバリアメタル膜３８の表面が露出するまで、導電層４４に対する研磨が行われる。これにより、酸化物パターン５０が形成されていた領域において、導電層４４が残存する。また、開口部３４内においても導電層４４が残存する。開口部３４の周囲にも酸化物パターン５０が形成されていたため、開口部３４の周囲に残存した導電層４４は、開口部３４内の導電層４４と接続された状態が維持される。このようにして残存した導電層４４により、通電用パターン（導電パターン）４４ａが形成される。酸化物パターン５０は、導電層４４を研磨する際に除去されることとなる。通電用パターン４４ａは、上述したように、電気めっき法によりめっき膜６２を形成する際に、シード層として機能するものである。通電用パターン４４ａの厚さは、例えば８００ｎｍ程度とする。貫通ビアが形成される箇所１３どうしの間に位置する通電用パターン４４ａの幅ｗ（図１３（ａ）参照）は、例えば１００ｎｍ程度とする。
なお、導電層４４上に酸化物パターン５０が残存している場合には、かかる酸化物パターン５０をエッチング除去するようにしてもよい。
図２乃至図４を用いて上述したように、通電用パターン４４ａは、半導体ウェハ１０の周縁部、スクライブライン領域５２、及び、チップ領域１１内に形成される。
このため、半導体ウェハ１０の周縁部と貫通ビアが形成される箇所１３とが、通電用パターン４４ａにより電気的に接続された状態となる。
図１６は、電気めっき装置を示す概略図である。
図１６に示すように、給電しながら回転する給電・ローターユニット５４の下部には、半導体ウェハ１０を支持するクランプ（ウェハクランプ）５６が設けられている。
半導体ウェハ１０は、フェースダウンでクランプ５６により支持される。即ち、半導体ウェハ１０をクランプ５６により支持する際には、半導体ウェハ１０のうちの導電層４４が形成されている側が下側となるようにする。
給電・ローターユニット５４の下方には、めっき浴を貯留するめっき槽５８が配されている。めっき槽５８内には、電気めっき用の電源（図示せず）のプラス側の端子（図示せず）に接続された電極（図示せず）が配されている。
図１７は、電気めっき装置の一部を示す図である。図１７は、図１６において丸印で囲んだ部分を拡大して示したものである。
図１７に示すように、クランプ５６の内側には、電源供給ピン（コンタクトピン）５８が設けられている。コンタクトピン５８は、電気めっき法によりめっき膜６２を形成する際に、半導体ウェハ１０側のシード層に電源を供給するためのものである。コンタクトピン５８は、電気めっき用の電源（図示せず）の例えばマイナス側の端子（図示せず）に電気的に接続されている。
コンタクトピン５８とクランプ５６とは、絶縁部材６０により絶縁されている。
コンタクトピン５８は、半導体ウェハ１０の周縁部の通電用パターン（導電パターン、シード層、導電層）４４ａに接続される。半導体ウェハ１０の周縁部と貫通ビアが形成される箇所１３とが、通電用パターン４４ａにより電気的に接続されているため、貫通ビアが形成される領域１３の導電体パターン４４ａとコンタクトピン５８とを通電することが可能である。
次に、半導体ウェハ１０のうちの導電体パターン４４ａが形成された面側を、めっき槽５８のめっき液に浸漬し、コンタクトピン５８を介して半導体ウェハ１０の通電用パターン４４ａに電圧を印加しながら、電気めっきを行う。シード層として機能する通電用パターン４４ａを介して電流が流れ、めっき液から供給されるＣｕイオンが導電パターン４４ａにおいて還元され、導電パターン４４ａ上にＣｕが析出する。これにより、導電パターン４４ａ上にＣｕのめっき膜（導電層）６２が形成される。めっき膜６２の厚さは、例えば１μｍ程度とする。こうして、開口部３４内に導電層６２が埋め込まれることとなる。
なお、バリアメタル膜３８の電気抵抗が通電用パターン４４ａの電気抵抗と比較して十分に大きいため、バリアメタル膜３８上にはめっき膜６２は殆ど形成されない。
このように、本実施形態によれば、通電用パターン４４ａ上にめっき膜６２が形成される一方、導電層パターン４４ａが形成されていない領域にはめっき膜６２が殆ど形成されない。
本実施形態によれば、めっき膜６２を半導体ウェハ１０上の全面に形成するわけではなく、導電パターン４４ａ上にめっき膜６２を選択的に形成するため、効率的に電気めっきを行うことができ、比較的短い時間で厚いめっき膜６２を形成することができる。
また、本実施形態によれば、厚いめっき膜６２を全面に形成するわけではないため、大きなストレスが生じるのを防止することができる。このため、クラック等が生じるのを防止することができ、半導体ウェハ１０の反り等が生じるのを防止することができ、ひいては、信頼性を向上することができる。
次に、例えばＣＭＰ法により、開口部３４内を除く領域のめっき膜６２、導電パターン４４ａ及びバリアメタル膜３８を研磨除去する。この際、ＳｉＣ膜２６が研磨ストッパとして用いられる。
本実施形態によれば、厚いめっき膜６２が半導体ウェハ１０上の全面に形成されているわけではないため、比較的高いスループットでめっき膜６２を研磨することが可能である。
こうして、導電層（導電パターン）４４ａとめっき膜６２とにより形成されたビア６４が、開口部３４内に埋め込まれることとなる（図１３（ｂ）参照）。
次に、全面に、例えばＣＶＤ法により、例えばシリコン酸化膜の層間絶縁膜６６を形成する。
次に、フォトリソグラフィ技術を用い、中継配線７０ａや配線７０ｂを埋め込むための溝６８を層間絶縁膜６６に形成する（図１４（ａ）参照）。中継配線７０ａは、貫通ビア６４を外部に接続するためのものであり、貫通ビアが形成される領域４内に形成される。配線７０ａは、例えば、トランジスタが形成される領域２において、トランジスタの上方に形成される。
次に、例えばスパッタリング法により、バリアメタル膜（図示せず）を形成する。
次に、例えば電気めっき法により、例えばＣｕ膜を形成する。
次に、例えばＣＭＰ法により、層間絶縁膜６６の表面が露出するまでＣｕ膜及びバリアメタル膜を研磨する。これにより、溝６８内にＣｕの中継配線７０ａ及びＣｕの配線７０ｂが埋め込まれる。
次に、全面に、例えばＣＶＤ法により、層間絶縁膜７２を形成する（図１３（ｂ）参照）。
次に、全面に、例えばＣＶＤ法により、層間絶縁膜７４を形成する。
次に、フォトリソグラフィ技術を用い、中継配線７０ａに達するコンタクトホール７６を層間絶縁膜７２に形成するとともに、コンタクトホール７６に接続された溝７８を層間絶縁膜７４に形成する。
次に、例えばスパッタリング法により、バリアメタル膜（図示せず）を形成する。
次に、例えば電気めっき法により、例えばＣｕ膜を形成する。
次に、例えばＣＭＰ法により、層間絶縁膜７４の表面が露出するまでＣｕ膜及びバリアメタル膜を研磨する。これにより、コンタクトホール７６内にＣｕの導体プラグ８０が埋め込まれるとともに、溝７８内にＣｕの中継配線８２ａが埋め込まれる。
なお、トランジスタが形成される領域２においても、トランジスタ１８の上方に配線８２ｂや導体プラグ（図示せず）が同様に形成される。
次に、全面に、例えばＣＶＤ法により、層間絶縁膜８４を形成する。
次に、全面に、例えばＣＶＤ法により、層間絶縁膜８６を形成する。
次に、フォトリソグラフィ技術を用い、中継配線８２ａに達するコンタクトホール８８を層間絶縁膜８４に形成するとともに、コンタクトホール８８に接続された溝９０を層間絶縁膜８６に形成する。
次に、例えばスパッタリング法により、バリアメタル膜（図示せず）を形成する。
次に、例えば電気めっき法により、例えばＣｕ膜を形成する。
次に、例えばＣＭＰ法により、層間絶縁膜８６の表面が露出するまでＣｕ膜及びバリアメタル膜を研磨する。これにより、コンタクトホール８８内にＣｕの導体プラグ９２が埋め込まれるとともに、溝９０内にＣｕの中継配線９４ａが埋め込まれる。
なお、トランジスタが形成される領域２においても、トランジスタ１８の上方に配線９４ｂや導体プラグ（図示せず）が同様に形成される。
次に、全面に、例えばＣＶＤ法により、例えば膜厚１８０ｎｍ程度のＳｉＯＣの保護膜９６を形成する（図１５（ａ）参照）。
次に、フォトリソグラフィ技術を用い、中継配線９４ａに達する開口部９８を保護膜９６に形成する。
次に、例えばスパッタリング法により、例えばアルミニウム（Ａｌ）の導電膜を形成する。
次に、フォトリソグラフィ技術を用い、導電膜をパターニングする。これにより、開口部９８において中継配線９４ａに接続された導電膜の電極パッド１００が形成される。
こうして、半導体基板１０の上方に多層配線構造１０２が形成される。
次に、多層配線構造１０２が形成された半導体基板１０の上面側を支持体１０４（図１（ｅ）参照）により支持し、半導体基板１０の下面側（背面側）を研削する。これにより、半導体基板１０を貫通するビア６４が得られることとなる（図１５（ｂ）参照）。
この後、スクライブライン領域５２に沿ってダイシングが行われ、個片化された半導体チップ１１が得られる。
こうして、本実施形態による半導体装置が製造される。
このように、本実施形態によれば、導電層４４より研磨速度が遅い酸化物パターン５０を導電層４４の表層部に形成し、この後、導電層４４を研磨する。このため、酸化物パターン５０が形成されていた領域に、導電層４４により形成された導電パターン４４ａを形成することができる。そして、このように形成された導電パターン４４ａをシード層として用いて、開口部３４内の導電層４４上に電気めっき法により導電層６２を形成することができる。このため、開口部３４内に導電層６２を電気めっき法により比較的短い時間で形成することが可能である。また、半導体基板１０上の全面に厚い導電層６２が形成されるわけではないため、大きなストレスが生じるのを防止することができる。このため、めっき膜等の剥がれや、半導体ウェハ１０の反りや、クラック等が生じるのを防止することができ、信頼性の高い半導体装置を提供することができる。また、開口部３４内を除く領域の導電層６２を研磨する際に、全面に形成された厚い導電層を研磨するわけではないため、比較的高いスループットで導電層６２を研磨することができる。従って、信頼性やスループットを低下させることなく、半導体装置を低コストで提供することが可能となる。
（変形例）
次に、本実施形態の変形例による半導体装置の製造方法について図１８を用いて説明する。
次に、本実施形態の変形例による半導体装置の製造方法について図１８を用いて説明する。
図１８は、半導体ウェハに形成される通電用パターンのレイアウトの変形例を示す平面図である。
図１８に示すように、本変形例では、紙面上下方向に隣接するチップ領域１１の通電パターン（導電パターン）４４ｂ同士が互いに接続されているのみならず、紙面左右方向に隣接するチップ領域１１の通電パターン４４ｂ同士も互いに接続されている。
このように、様々な方向に延在するように通電用パターン４４ａを形成してもよい。
［第２実施形態］
第２実施形態による半導体装置の製造方法について図１９を用いて説明する。図１９は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図１８に示す第１実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
第２実施形態による半導体装置の製造方法について図１９を用いて説明する。図１９は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図１８に示す第１実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による半導体装置の製造方法は、ＰＶＤ法により形成したＣｕ膜４０ａだけで導電層４４を形成するものである。
まず、半導体基板１０上にトランジスタ１８を形成する工程からバリアメタル膜３８を形成する工程までは、図５（ａ）乃至図８（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する（図１９（ａ）参照）。
次に、全面に、例えばＰＶＤ法により、例えば膜厚６００ｎｍ〜１μｍ程度のＣｕ膜（シード層）４０ａを形成する（図１９（ｂ）参照）。こうして、Ｃｕ膜４０ａにより、厚さ６００ｎｍ〜１μｍ程度のＣｕの導電層４４が形成されることとなる。
この後の半導体装置の製造方法は、図１０（ａ）乃至図１５（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
こうして、本実施形態による半導体装置が製造される（図１５（ｂ）参照）。
このように、ＰＶＤ法で形成したＣｕ膜４０ａだけで導電層４４を形成してもよい。ＰＶＤ法で形成したＣｕ膜４０だけで導電層４４を形成した場合であっても、ある程度の厚さで通電用パターン４４ａを形成することは可能である。
但し、ＰＶＤ法で形成したＣｕ膜４０ａだけで導電層４４を形成する場合には、ＰＶＤ法で形成するＣｕ膜４０ａの厚さを厚めに設定することが好ましい。
［第３実施形態］
第３実施形態による半導体装置の製造方法について図２０を用いて説明する。図２０は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図１９に示す第１又は第２実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
第３実施形態による半導体装置の製造方法について図２０を用いて説明する。図２０は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図１９に示す第１又は第２実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による半導体装置の製造方法は、希硫酸の蒸気を用いた処理を行うことにより、導電層４４の表層部を酸化するものである。
まず、半導体基板１０上にトランジスタ１８を形成する工程から、フォトレジスト膜４６をパターニングする工程までは、図５（ａ）乃至図１０（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
次に、フォトレジスト膜４６をマスクとし、希硫酸の蒸気を用いて、導電層４４の表層部を酸化することにより、酸化物層（酸化物パターン）５０を形成する（図２０参照）。即ち、希硫酸の蒸気を用いた処理（ベーパー処理）により、酸化物層５０を形成する。
図２０は、希硫酸の蒸気１０６が供給されている様子を概念的に示したものである。
希硫酸の蒸気１０６を用いた処理は、例えば以下のようにして行うことができる。
即ち、まず、ベーパー処理装置のチャンバ内に、フォトレジスト膜４６が形成された半導体基板１０を載置する。ベーパー処理装置としては、例えばオメガセミコン電子株式会社製の液体気化＆気体加熱装置（商品名：ＪｅｔII）等を用いることができる。
次に、ベーパー処理装置のチャンバ内に、希硫酸の蒸気１０６を供給することにより、フォトレジスト膜４６から露出している導電層４４の表層部を酸化する。処理時間は、例えば２０〜６０秒程度とする。酸化物層５０の厚さは、例えば１００〜２００ｎｍ程度とする。
こうして、希硫酸の蒸気１０６を用いた処理により、導電層４４の表層部に、酸化物パターン５０が形成されることとなる。
所望の厚さの酸化物層５０が形成された後には、水洗を行う。
なお、酸化物層５０の形成直後に研磨する場合や、表面が乾燥状態の場合には、水洗を省略するようにしてもよい。
この後の半導体装置の製造方法は、図１２（ａ）乃至図１５（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
こうして、本実施形態による半導体装置が製造される（図１５（ｂ）参照）。
このように、希硫酸の蒸気を用いた処理により酸化物層１５を形成してもよい。
［第４実施形態］
第４実施形態による半導体装置の製造方法について図２１を用いて説明する。図２１は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図２０に示す第１乃至第３実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
第４実施形態による半導体装置の製造方法について図２１を用いて説明する。図２１は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図２０に示す第１乃至第３実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による半導体装置の製造方法は、水素機能水を用いた処理を行うことにより、導電層４４の表層部を酸化するものである。
まず、半導体基板１０上にトランジスタ１８を形成する工程から、フォトレジスト膜４６をパターニングする工程までは、図５（ａ）乃至図１０（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
次に、フォトレジスト膜４６をマスクとし、水素機能水（酸化剤）１０８を用いて、導電層４４の表層部を酸化することにより、酸化物層（酸化物パターン）５０を形成する（図２１参照）。具体的には、全面に水素機能水１０８を塗布し、一定時間放置することにより、導電層４４の表層部を酸化する。水素機能水とは、純水に水素ガスを高濃度で溶解させることにより形成された液体、即ち、水素ガスを高濃度で溶解させた水である。換言すれば、水素機能水は、水素ガスを溶解させた薬液である。なお、水素機能水は、機能性水素水とも称される。本実施形態において用いる水素機能水における水素の濃度は、例えば１〜１．５ｐｐｍ程度とする。酸化物層５０の厚さは、例えば１００〜２００ｎｍ程度とする。
なお、水素機能水を単独で用いるのではなく、ＫＯＨやＮＨ４ＯＨ等のアルカリ性の液体を併用してもよい。具体的は、水素機能水とアルカリ性の液体とを混合することにより形成された薬液を用いて、酸化物層５０を形成してもよい。
また、超音波を印加した水素機能水に浸漬することにより、導電層４４の表層部に酸化物層５０を形成するようにしてもよい。
こうして、水素機能水１０８を用いた処理により、導電層４４の表層部に、酸化物パターン５０が形成されることとなる。
所望の厚さの酸化物層５０が形成された後には、水洗を行う。
なお、酸化物層５０の形成直後に研磨する場合や、表面が乾燥状態の場合には、水洗を省略するようにしてもよい。
この後の半導体装置の製造方法は、図１２（ａ）乃至図１５（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
こうして、本実施形態による半導体装置が製造される（図１５（ｂ）参照）。
このように、水素機能水を用いた処理により酸化物層１５を形成してもよい。
［第５実施形態］
第５実施形態による半導体装置の製造方法について図２２を用いて説明する。図２２は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図２１に示す第１乃至第４実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
第５実施形態による半導体装置の製造方法について図２２を用いて説明する。図２２は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図２１に示す第１乃至第４実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による半導体装置の製造方法は、オゾンガスを用いた処理を行うことにより、導電層４４の表層部を酸化するものである。
まず、半導体基板１０上にトランジスタ１８を形成する工程から、フォトレジスト膜４６をパターニングする工程までは、図５（ａ）乃至図１０（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
次に、フォトレジスト膜４６をマスクとし、オゾンガス（酸化剤）を用いて、導電層４４の表層部を酸化することにより、酸化物層（酸化物パターン）５０を形成する（図２２参照）。具体的には、まず、チャンバ内に半導体基板１０を載置する。次に、チャンバ内にオゾンガスを供給しながら、紫外線を照射することにより、導電層４４の表層部を酸化する。処理時間は、例えば６０秒程度とする。酸化物層５０の厚さは、例えば１００〜２００ｎｍ程度とする。
こうして、オゾンガスを用いた処理により、導電層４４の表層部に、酸化物パターン５０が形成されることとなる。
この後の半導体装置の製造方法は、図１２（ａ）乃至図１５（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
こうして、本実施形態による半導体装置が製造される（図１５（ｂ）参照）。
このように、オゾンガスを用いた処理により酸化物層１５を形成してもよい。
［第６実施形態］
第６実施形態による半導体装置の製造方法について図２３を用いて説明する。図２３は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図２２に示す第１乃至第５実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
第６実施形態による半導体装置の製造方法について図２３を用いて説明する。図２３は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図２２に示す第１乃至第５実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による半導体装置の製造方法は、オゾン水１１０を用いた処理を行うことにより、導電層４４の表層部を酸化するものである。
まず、半導体基板１０上にトランジスタ１８を形成する工程から、フォトレジスト膜４６をパターニングする工程までは、図５（ａ）乃至図１０（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
次に、フォトレジスト膜４６をマスクとし、オゾン水（酸化剤）１１０を用いて、導電層４４の表層部を酸化することにより、酸化物層（酸化物パターン）５０を形成する（図２３参照）。具体的には、オゾン水１１０を塗布することにより、導電層４４の表層部を酸化する。オゾン水は、純水にオゾンガスを溶解させることにより形成される。本実施形態において用いられるオゾン水におけるオゾンガスの濃度は、例えば５〜２０ｍｇ／リットル程度とする。処理時間は、例えば１０〜３０秒程度とする。酸化物層５０の厚さは、例えば１００〜２００ｎｍ程度とする。
なお、オゾン水を単独で用いるのではなく、希フッ酸を併用してもよい。具体的は、オゾン水に希フッ酸を混合することにより形成された薬液を用いて、酸化物層５０を形成してもよい。
こうして、オゾン水を用いた処理により、導電層４４の表層部に、酸化物パターン５０が形成されることとなる。
この後の半導体装置の製造方法は、図１２（ａ）乃至図１５（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
こうして、本実施形態による半導体装置が製造される（図１５（ｂ）参照）。
このように、オゾン水を用いた処理により酸化物層１５を形成してもよい。
［第７実施形態］
第７実施形態による半導体装置の製造方法について図２４を用いて説明する。図２４は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図２３に示す第１乃至第６実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
第７実施形態による半導体装置の製造方法について図２４を用いて説明する。図２４は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図２３に示す第１乃至第６実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による半導体装置の製造方法は、酸素を含む雰囲気中でのプラズマ処理により、導電層４４の表層部を酸化するものである。
まず、半導体基板１０上にトランジスタ１８を形成する工程から、フォトレジスト膜４６をパターニングする工程までは、図５（ａ）乃至図１０（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
次に、フォトレジスト膜４６をマスクとし、酸素を含む雰囲気中でのプラズマ処理により、導電層４４の表層部を酸化することにより、酸化物層（酸化物パターン）５０を形成する（図２４参照）。具体的には、まず、チャンバ内に半導体基板１０載置する。次に、チャンバ内に酸素ガスを導入するとともに、プラズマを照射することにより、導電層４４の表層部を酸化する。チャンバ内の圧力は、例えば１００ｍＴ程度とする。印加する高周波電力は、例えば５００Ｗ程度とする。酸素ガスの流量は、例えば５００ｓｃｃｍ程度とする。基板温度は、例えば２０℃程度とする。処理時間は、例えば６０秒程度とする。形成する酸化物層５０の厚さは、例えば１００〜２００ｎｍ程度とする。
こうして、酸素を含む雰囲気中でのプラズマ処理により、導電層４４の表層部に、酸化物パターン５０が形成されることとなる。
この後の半導体装置の製造方法は、図１２（ａ）乃至図１５（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
こうして、本実施形態による半導体装置が製造される（図１５（ｂ）参照）。
このように、酸素を含む雰囲気中でのプラズマ処理により酸化物層１５を形成してもよい。
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、開口部４８が形成されたフォトレジスト４６をマスクとして用いて、酸化剤の塗布等を行う場合を例に説明したが、これに限定されるものではない。例えば、酸化剤を吹き付けることにより、酸化物パターン５０を形成すべき領域に酸化剤を供給するようにしてもよい。例えば、スプレー等を用いて吹き付けることにより、酸化物パターン５０を形成すべき領域に酸化剤を供給するようにしてもよい。また、印刷法により、酸化物パターン５０を形成すべき領域に酸化剤を供給するようにしてもよい。例えば、インクジェットプリンターと同様の機構を用いることにより、酸化剤を印刷法により供給することが可能である。これらの場合には、フォトレジスト膜４６のマスクを用いることなく、酸化物パターン５０を形成すべき領域に選択的に酸化剤を供給し得るため、フォトレジスト膜４６を形成しなくてもよい。
また、導電層４４の表層部を酸化するための酸化剤は、上記に限定されるものではなく、様々な酸化剤を適宜用いることができる。
また、上記実施形態では、ＰＶＤ法によりＣｕのシード層４０を形成する場合を例に説明したが、シード層４０はＣｕ膜に限定されるものではない。例えば、Ｃｕ合金のシード層４０を形成してもよい。
また、上記実施形態では、電気めっき法によりＣｕのめっき膜４２を形成する場合を例に説明したが、これに限定されるものではない。例えば、電気めっき法によりＣｕ合金のめっき膜４２を形成してもよい。
また、上記実施形態では、電気めっき法により、Ｃｕのめっき膜６２を形成する場合を例に説明したが、これに限定されるものではない。例えば、電気めっき法によりＣｕ合金のめっき膜６２を形成してもよい。
また、第３乃至第７実施形態では、ＰＶＤ法により形成したＣｕ膜４０と電気めっき法により形成しためっき膜４２とにより導電層４４を形成したが、ＰＶＤ法により形成したＣｕ膜４０ａだけで導電層４４を形成してもよい。この場合には、ＰＶＤ法により形成するＣｕ膜４０ａを厚めに形成することが好ましい。
また、上記実施形態では、シード層４０、めっき膜４２、めっき膜６２の材料としてＣｕを含む材料を用いたが、これに限定されるものではない。シード層４０、めっき膜４２、めっき膜６２の材料として、例えば、アルミニウムを含む材料、タングステンを含む材料、又は、銀を含む材料を用いてもよい。
上記実施形態に関し、更に以下の付記を開示する。
（付記１）
半導体基板の一方の主面上に、第１の導電層を形成する工程と、
前記第１の導電層の表層部を酸化することにより、酸化物パターンを形成する工程と、
前記酸化物パターンに対する研磨速度より速い研磨速度で前記第１の導電層を研磨することにより、前記酸化物パターンが存在していた領域に前記第１の導電層の導電パターンを形成する工程と
を有することを特徴とする半導体装置の製造方法。
半導体基板の一方の主面上に、第１の導電層を形成する工程と、
前記第１の導電層の表層部を酸化することにより、酸化物パターンを形成する工程と、
前記酸化物パターンに対する研磨速度より速い研磨速度で前記第１の導電層を研磨することにより、前記酸化物パターンが存在していた領域に前記第１の導電層の導電パターンを形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記２）
付記１記載の半導体装置の製造方法において、
前記第１の導電層を形成する工程の前に、前記半導体基板の前記一方の主面側に開口部を形成する工程を更に有し、
前記第１の導電層を形成する工程では、前記第１の導電層を前記開口部内にも形成し、
前記酸化物パターンを形成する工程では、前記開口部の周囲における前記第１の導電層の前記表層部にも前記酸化物パターンを形成し、
前記導電パターンを形成する工程では、前記開口部の周囲にも前記導電パターンを形成し、
前記導電パターンを形成する工程の後、電気めっき法により、前記開口部内の前記第１の導電層上に、第２の導電層を形成する工程と、前記開口部内を除く領域の前記第２の導電層及び前記第１の導電層を研磨除去することにより、前記第１の導電層及び前記第２の導電層を含むビアを形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
付記１記載の半導体装置の製造方法において、
前記第１の導電層を形成する工程の前に、前記半導体基板の前記一方の主面側に開口部を形成する工程を更に有し、
前記第１の導電層を形成する工程では、前記第１の導電層を前記開口部内にも形成し、
前記酸化物パターンを形成する工程では、前記開口部の周囲における前記第１の導電層の前記表層部にも前記酸化物パターンを形成し、
前記導電パターンを形成する工程では、前記開口部の周囲にも前記導電パターンを形成し、
前記導電パターンを形成する工程の後、電気めっき法により、前記開口部内の前記第１の導電層上に、第２の導電層を形成する工程と、前記開口部内を除く領域の前記第２の導電層及び前記第１の導電層を研磨除去することにより、前記第１の導電層及び前記第２の導電層を含むビアを形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
（付記３）
付記２記載の半導体装置の製造方法において、
前記酸化物パターンを形成する工程では、前記半導体基板の前記周縁部に達する前記酸化物パターンを形成し、
前記導電パターンを形成する工程では、前記半導体基板の前記周縁部に達する前記導電パターンを形成し、
前記第２の導電層を形成する工程では、電気めっき用の電源に電気的に接続されたコンタクトピンを前記半導体基板の前記周縁部の前記導電パターンに接続する
ことを特徴とする半導体装置の製造方法。
付記２記載の半導体装置の製造方法において、
前記酸化物パターンを形成する工程では、前記半導体基板の前記周縁部に達する前記酸化物パターンを形成し、
前記導電パターンを形成する工程では、前記半導体基板の前記周縁部に達する前記導電パターンを形成し、
前記第２の導電層を形成する工程では、電気めっき用の電源に電気的に接続されたコンタクトピンを前記半導体基板の前記周縁部の前記導電パターンに接続する
ことを特徴とする半導体装置の製造方法。
（付記４）
付記２又は３記載の半導体装置の製造方法において、
前記ビアを形成する工程の後、前記半導体基板の他方の主面側を研削することにより、前記ビアの下端を露出させる工程を更に有する
ことを特徴とする半導体装置の製造方法。
付記２又は３記載の半導体装置の製造方法において、
前記ビアを形成する工程の後、前記半導体基板の他方の主面側を研削することにより、前記ビアの下端を露出させる工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記５）
付記２乃至４のいずれかに記載の半導体装置の製造方法において、
前記開口部を形成する工程の後、前記第１の導電層を形成する工程の前に、前記半導体基板上及び前記開口部内にバリアメタル膜を形成する工程を更に有し、
前記導電パターンを形成する工程では、前記バリアメタル膜の表面が露出するまで前記前記第１の導電層を研磨し、
前記ビアを形成する工程では、前記開口部内を除く領域の前記バリア膜を更に研磨除去する
ことを特徴とする半導体装置の製造方法。
付記２乃至４のいずれかに記載の半導体装置の製造方法において、
前記開口部を形成する工程の後、前記第１の導電層を形成する工程の前に、前記半導体基板上及び前記開口部内にバリアメタル膜を形成する工程を更に有し、
前記導電パターンを形成する工程では、前記バリアメタル膜の表面が露出するまで前記前記第１の導電層を研磨し、
前記ビアを形成する工程では、前記開口部内を除く領域の前記バリア膜を更に研磨除去する
ことを特徴とする半導体装置の製造方法。
（付記６）
付記５記載の半導体装置の製造方法において、
前記開口部を形成する工程の後、前記バリアメタル膜を形成する工程の前に、前記半導体基板上及び前記開口部内に絶縁膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
付記５記載の半導体装置の製造方法において、
前記開口部を形成する工程の後、前記バリアメタル膜を形成する工程の前に、前記半導体基板上及び前記開口部内に絶縁膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記７）
付記１乃至６のいずれかに記載の半導体装置の製造方法において、
前記第１の導電層は、Ｃｕを含む
ことを特徴とする半導体装置の製造方法。
付記１乃至６のいずれかに記載の半導体装置の製造方法において、
前記第１の導電層は、Ｃｕを含む
ことを特徴とする半導体装置の製造方法。
（付記８）
付記２乃至６のいずれかに記載の半導体装置の製造方法において、
前記第２の導電層は、Ｃｕを含む
ことを特徴とする半導体装置の製造方法。
付記２乃至６のいずれかに記載の半導体装置の製造方法において、
前記第２の導電層は、Ｃｕを含む
ことを特徴とする半導体装置の製造方法。
（付記９）
付記１乃至８のいずれかに記載の半導体装置の製造方法において、
前記酸化物パターンを形成する工程では、希硫酸を用いた処理、希硫酸の蒸気を用いた処理、水素ガスを溶解させた水を用いた処理、オゾンガスを用いた処理、オゾン水を用いた処理、又は、酸素を含む雰囲気中におけるプラズマ処理により、前記第１の導電層の前記表層部を酸化する
ことを特徴とする半導体装置の製造方法。
付記１乃至８のいずれかに記載の半導体装置の製造方法において、
前記酸化物パターンを形成する工程では、希硫酸を用いた処理、希硫酸の蒸気を用いた処理、水素ガスを溶解させた水を用いた処理、オゾンガスを用いた処理、オゾン水を用いた処理、又は、酸素を含む雰囲気中におけるプラズマ処理により、前記第１の導電層の前記表層部を酸化する
ことを特徴とする半導体装置の製造方法。
（付記１０）
付記１乃至９のいずれかに記載の半導体装置の製造方法において、
前記酸化物パターンを形成する工程は、前記第１の導電層上にフォトレジスト膜を形成する工程と、前記第１の導電層を露出する開口部を前記フォトレジスト膜に形成する工程と、前記フォトレジスト膜をマスクとして、前記第１の導電層の前記表層部を酸化する工程と、前記フォトレジスト膜を除去する工程とを含む
ことを特徴とする半導体装置の製造方法。
付記１乃至９のいずれかに記載の半導体装置の製造方法において、
前記酸化物パターンを形成する工程は、前記第１の導電層上にフォトレジスト膜を形成する工程と、前記第１の導電層を露出する開口部を前記フォトレジスト膜に形成する工程と、前記フォトレジスト膜をマスクとして、前記第１の導電層の前記表層部を酸化する工程と、前記フォトレジスト膜を除去する工程とを含む
ことを特徴とする半導体装置の製造方法。
（付記１１）
付記１乃至１０のいずれかに記載の半導体装置の製造方法において、
前記第１の導電層を形成する工程は、物理気相成長法により第１の導電膜を形成する工程と、電気めっき法により第２の導電膜を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
付記１乃至１０のいずれかに記載の半導体装置の製造方法において、
前記第１の導電層を形成する工程は、物理気相成長法により第１の導電膜を形成する工程と、電気めっき法により第２の導電膜を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
（付記１２）
付記１乃至１０のいずれか１項に記載の半導体装置の製造方法において、
前記第１の導電層を形成する工程では、物理気相成長法により前記第１の導電層を形成する
ことを特徴とする半導体装置の製造方法。
付記１乃至１０のいずれか１項に記載の半導体装置の製造方法において、
前記第１の導電層を形成する工程では、物理気相成長法により前記第１の導電層を形成する
ことを特徴とする半導体装置の製造方法。
２…トランジスタが形成される領域
４…貫通ビアが形成される領域
６…導通用のパターンが形成される領域
８…半導体ウェハの周縁部の領域
１０…半導体基板、半導体ウェハ
１１…半導体チップ
１２…素子分離領域
１３…ビアが形成される箇所
１４…ゲート電極
１６…ソース／ドレイン領域
１８…トランジスタ
２０…層間絶縁膜
２２…コンタクトホール
２４…導体プラグ
２６…ＳｉＣ膜
２８…層間絶縁膜
３０…フォトレジスト膜
３２…開口部
３４…開口部
３６…絶縁膜
３８…バリアメタル膜
４０…Ｃｕ膜、シード層
４２…めっき膜、Ｃｕ膜
４４…導電層
４４ａ…導通用のパターン
４６…フォトレジスト膜
４８…開口部
４９…酸化剤、希硫酸
５０…酸化物、酸化物層、酸化物パターン
５２…スクライブライン領域
５４…給電・ローターユニット
５６…クランプ
５８…メッキ槽
６０…絶縁部材
６２…めっき膜、導電層
６４…ビア、貫通ビア、貫通電極
６６…層間絶縁膜
６８…開口部
７０ａ…中継配線
７０ｂ…配線
７２…層間絶縁膜
７４…層間絶縁膜
７６…コンタクトホール
７８…溝
８０…導体プラグ
８２ａ…中継配線
８２ｂ…配線
８４…層間絶縁膜
８６…層間絶縁膜
８８…コンタクトホール
９０…溝
９２…導体プラグ
９４ａ…中継配線
９４ｂ…配線
９６…保護膜
９８…開口部
１００…電極パッド
１０２…多層配線構造
１０４…支持体
１０６…希硫酸の蒸気
１０８…水素機能水
１１０…オゾン水
２０２…トランジスタが形成される領域
２０４…貫通ビアが形成される領域
２０８…半導体ウェハの周縁部の領域
２１０…シリコン基板、シリコンウェハ
２１１…めっき液
２１２…素子分離領域
２１４…ゲート電極
２１６…ソース／ドレイン領域
２１８…トランジスタ
２２０…層間絶縁膜
２２２…コンタクトホール
２２４…導体プラグ
２３０…フォトレジスト膜
２３２…開口部
２３４…開口部
２３６…絶縁膜
２３８…バリアメタル膜
２４０…シード層
２４２…めっき膜
２６４…ビア、貫通ビア
３０２…多層配線構造
４…貫通ビアが形成される領域
６…導通用のパターンが形成される領域
８…半導体ウェハの周縁部の領域
１０…半導体基板、半導体ウェハ
１１…半導体チップ
１２…素子分離領域
１３…ビアが形成される箇所
１４…ゲート電極
１６…ソース／ドレイン領域
１８…トランジスタ
２０…層間絶縁膜
２２…コンタクトホール
２４…導体プラグ
２６…ＳｉＣ膜
２８…層間絶縁膜
３０…フォトレジスト膜
３２…開口部
３４…開口部
３６…絶縁膜
３８…バリアメタル膜
４０…Ｃｕ膜、シード層
４２…めっき膜、Ｃｕ膜
４４…導電層
４４ａ…導通用のパターン
４６…フォトレジスト膜
４８…開口部
４９…酸化剤、希硫酸
５０…酸化物、酸化物層、酸化物パターン
５２…スクライブライン領域
５４…給電・ローターユニット
５６…クランプ
５８…メッキ槽
６０…絶縁部材
６２…めっき膜、導電層
６４…ビア、貫通ビア、貫通電極
６６…層間絶縁膜
６８…開口部
７０ａ…中継配線
７０ｂ…配線
７２…層間絶縁膜
７４…層間絶縁膜
７６…コンタクトホール
７８…溝
８０…導体プラグ
８２ａ…中継配線
８２ｂ…配線
８４…層間絶縁膜
８６…層間絶縁膜
８８…コンタクトホール
９０…溝
９２…導体プラグ
９４ａ…中継配線
９４ｂ…配線
９６…保護膜
９８…開口部
１００…電極パッド
１０２…多層配線構造
１０４…支持体
１０６…希硫酸の蒸気
１０８…水素機能水
１１０…オゾン水
２０２…トランジスタが形成される領域
２０４…貫通ビアが形成される領域
２０８…半導体ウェハの周縁部の領域
２１０…シリコン基板、シリコンウェハ
２１１…めっき液
２１２…素子分離領域
２１４…ゲート電極
２１６…ソース／ドレイン領域
２１８…トランジスタ
２２０…層間絶縁膜
２２２…コンタクトホール
２２４…導体プラグ
２３０…フォトレジスト膜
２３２…開口部
２３４…開口部
２３６…絶縁膜
２３８…バリアメタル膜
２４０…シード層
２４２…めっき膜
２６４…ビア、貫通ビア
３０２…多層配線構造
Claims (7)
- 半導体基板の一方の主面側に開口部を形成する工程と、
前記主面上と前記開口部内に、第１の導電層を形成する工程と、
前記開口部内の前記第１の導電層を露出しつつ、前記開口部の周囲における前記第１の導電層の表層である周囲表層部と前記周囲表層部に連続する前記主面上の前記第１の導電層の表層の一部を酸化し、残りの一部を露出することにより、酸化物パターンを形成する工程と、
前記酸化物パターンに対する研磨速度より速い研磨速度で前記第１の導電層を研磨することにより、前記開口部内の前記第１の導電層と、前記開口部内の前記第１の導電層と接続する前記主面上の前記酸化物パターンの下の前記第１の導電層の少なくとも一部を残しつつ、前記主面上の前記露出した前記第１の導電層を除去して、前記第１の導電層の導電パターンを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記導電パターンを形成する工程では、前記第１の導電層の表層に前記酸化物パターンが残存している場合に、前記酸化物パターンを除去する工程を更に有することを特徴とする半導体装置の製造方法。 - 請求項１又は２記載の半導体装置の製造方法において、
前記導電パターンを形成する工程の後、電気めっき法により、前記開口部内の前記第１の導電層上に、第２の導電層を形成する工程と、前記開口部内を除く領域の前記第２の導電層及び前記第１の導電層を研磨除去することにより、前記第１の導電層及び前記第２の導電層を含むビアを形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項３記載の半導体装置の製造方法において、
前記酸化物パターンを形成する工程では、前記半導体基板の周縁部に達する前記酸化物パターンを形成し、
前記導電パターンを形成する工程では、前記半導体基板の前記周縁部に達する前記導電パターンを形成し、
前記第２の導電層を形成する工程では、電気めっき用の電源に電気的に接続されたコンタクトピンを前記半導体基板の前記周縁部の前記導電パターンに接続する
ことを特徴とする半導体装置の製造方法。 - 請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第１の導電層は、Ｃｕを含む
ことを特徴とする半導体装置の製造方法。 - 請求項３又は４記載の半導体装置の製造方法において、
前記第２の導電層は、Ｃｕを含む
ことを特徴とする半導体装置の製造方法。 - 請求項１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記酸化物パターンを形成する工程では、希硫酸を用いた処理、希硫酸の蒸気を用いた処理、水素ガスを溶解させた水を用いた処理、オゾンガスを用いた処理、オゾン水を用いた処理、又は、酸素を含む雰囲気中におけるプラズマ処理により、前記第１の導電層の前記表層部を酸化する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012013872A JP5938920B2 (ja) | 2012-01-26 | 2012-01-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012013872A JP5938920B2 (ja) | 2012-01-26 | 2012-01-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2013153099A JP2013153099A (ja) | 2013-08-08 |
| JP5938920B2 true JP5938920B2 (ja) | 2016-06-22 |
Family
ID=49049225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012013872A Expired - Fee Related JP5938920B2 (ja) | 2012-01-26 | 2012-01-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5938920B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9305865B2 (en) * | 2013-10-31 | 2016-04-05 | Micron Technology, Inc. | Devices, systems and methods for manufacturing through-substrate vias and front-side structures |
| JP6697411B2 (ja) * | 2017-03-29 | 2020-05-20 | キオクシア株式会社 | 半導体装置の製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57169259A (en) * | 1981-04-09 | 1982-10-18 | Nec Corp | Manufacture of semiconductor device |
| JPS6436024A (en) * | 1987-07-31 | 1989-02-07 | Nec Corp | Formation of wiring of semiconductor device |
| DE4311484A1 (de) * | 1992-04-09 | 1993-10-14 | Micron Technology Inc | Verfahren zur Bildung einer leitfähigen Struktur auf der Oberfläche eines Substrats |
| US6759180B2 (en) * | 2002-04-23 | 2004-07-06 | Hewlett-Packard Development Company, L.P. | Method of fabricating sub-lithographic sized line and space patterns for nano-imprinting lithography |
| JP2005191034A (ja) * | 2003-12-24 | 2005-07-14 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2006005237A (ja) * | 2004-06-18 | 2006-01-05 | Sharp Corp | 半導体装置の製造方法 |
| JP2008016692A (ja) * | 2006-07-07 | 2008-01-24 | Fujifilm Corp | 半導体装置の製造方法 |
| WO2011111308A1 (ja) * | 2010-03-09 | 2011-09-15 | パナソニック株式会社 | 半導体装置の製造方法及び半導体装置 |
-
2012
- 2012-01-26 JP JP2012013872A patent/JP5938920B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2013153099A (ja) | 2013-08-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4350337B2 (ja) | 半導体装置 | |
| TW483105B (en) | A semiconductor integrated circuit device and a method of manufacturing the same | |
| TWI567895B (zh) | 形成積體電路結構的方法及其結構 | |
| WO2012176392A1 (ja) | 半導体装置及びその製造方法 | |
| JP3880602B2 (ja) | 半導体装置の製造方法、半導体装置 | |
| US20050014359A1 (en) | Semiconductor device manufacturing method | |
| JP2006210508A (ja) | 半導体装置およびその製造方法 | |
| JP2009278132A (ja) | 配線構造の製造方法 | |
| JP2011204750A (ja) | 半導体装置の製造方法 | |
| US7553743B2 (en) | Wafer bonding method of system in package | |
| TW200537576A (en) | Method of fabricate interconnect structures | |
| JP2007115980A (ja) | 半導体装置及びその製造方法 | |
| JP5938920B2 (ja) | 半導体装置の製造方法 | |
| JP2009283569A (ja) | 半導体装置 | |
| JP4906417B2 (ja) | 半導体装置の製造方法 | |
| US6518648B1 (en) | Superconductor barrier layer for integrated circuit interconnects | |
| JP2006016684A (ja) | 配線形成方法及び配線形成装置 | |
| JP2006179950A (ja) | 半導体集積回路装置の製造方法 | |
| JP4864949B2 (ja) | 半導体装置の製造方法及び半導体製造装置 | |
| JP2009141199A (ja) | 半導体装置及びその製造方法 | |
| JP2003243499A (ja) | 半導体装置及びその製造方法 | |
| JP2011071175A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2006080559A (ja) | 半導体装置の製造方法、半導体製造装置及び半導体装置 | |
| US7452802B2 (en) | Method of forming metal wiring for high voltage element | |
| JP4757372B2 (ja) | 埋込配線層の形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20131106 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20141001 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150805 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150908 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151027 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160419 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160502 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5938920 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |