JP2006179950A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

【課題】半導体集積回路装置の高速化を図り、また、エレクトロマイグレーションやストレスマイグレーションの発生を抑え、配線寿命を長くする技術を提供する。
【解決手段】半導体基板１上に形成された酸化シリコン膜２３および窒化シリコン膜２２中の配線溝内を含む酸化シリコン膜２３上にバリア層２６ａおよび銅膜２６ｂを順次形成後、前記配線溝外部のバリア層２６ａおよび銅膜２６ｂを除去することによって配線２６を形成し、配線２６上にタングステンを選択成長もしくは優先成長させることにより、配線２６上にタングステン膜２６ｃを形成する。
【選択図】図７

Description

本発明は、半導体集積回路装置およびその製造技術に関するものであって、特に、絶縁膜中に配線用の溝を形成後、導電膜を溝内部に埋め込む、いわゆるダマシン法により形成される配線に適用して有効な技術に関するものである。

近年、半導体集積回路装置における配線の微細化および多層化に伴い、例えば、T.Saito et.al,in Proceedings of International Interconnect Technology Conference in 1998,pp.160-162（非特許文献１）等に、絶縁膜中に配線用の溝を形成後、導電膜を溝内部に埋め込むことにより配線を形成する、いわゆるダマシン技術が検討されている。

なお、特開平８-２２２５６８号公報（特許文献１）には、絶縁膜中に配線用の溝を形成し、ＣＶＤ法によりＴｉＮ薄膜からなるバリア層を成膜し、さらに、このバリア層上に銅薄膜を成膜した後、銅薄膜をエッチバックし、さらに、ＴｉＮ薄膜から成る保護膜を形成後、エッチングすることにより銅薄膜配線上に保護膜を残存させる技術が記載されている。

また、三菱電機技報pp333-336,1997（非特許文献２）には、銅ダマシン配線上面にＴｉＷＮ等のバリア層を設けるという技術が記載されている。
特開平８-２２２５６８号公報 T.Saito et.al,in Proceedings of International Interconnect Technology Conference in 1998,pp.160-162 三菱電機技報pp333-336,1997

上記絶縁膜中に配線用の溝を形成後、導電膜を溝内部に埋め込むことにより配線を形成する、いわゆるダマシン技術による配線の形成において、本発明者らは、以下に示すような問題を認識した。

例えば、上記導電膜には銅が用いられるが、銅は、アルミニウムやタングステン等の金属と比較して、絶縁膜である酸化シリコン膜中を拡散しやすいという性質を有する。また、導電膜上に直接、酸化シリコン膜を形成すると、接触部分の銅が酸化され配線抵抗が上昇する。

従って、配線を覆うバリア膜の検討が重要となる。この配線を覆うバリア膜のうち、配線溝内部のバリア膜としては、窒化チタン膜が検討されており、配線上部を覆う被膜（キャップ膜）として窒化シリコン膜が検討されている。

しかしながら、配線上部を覆う窒化シリコン膜によって銅の拡散や酸化を防止するためには、ある程度の厚さの窒化シリコン膜の形成が必要となる。また、窒化シリコン膜は、誘電率が高いことから配線のＲＣ時定数が大きくなり、装置の高速動作を妨げる。

また、銅配線内あるいは銅表面での銅の拡散によりエレクトロマイグレーションが生じ得るが、銅の拡散のしやすさを本発明者らが検討した結果、銅−バリア膜界面と銅−窒化シリコン膜界面とでは、拡散の活性化エネルギーが銅−バリア膜界面の方が大きい（すなわち、銅が拡散しにくい）と推測された。従って、エレクトロマイグレーション寿命は、銅−窒化シリコン膜界面での銅の拡散の活性化エネルギー値により律則されることになる。

また、銅配線上に絶縁膜を介してさらに上層の配線を形成する場合、絶縁膜中に形成されたプラグを介して銅配線と上層配線とが接続されるが、この場合、銅配線上の窒化シリコン膜は、コンタクトを取るため除去されており、プラグ底面は下層配線の銅と直接に接している。このため、プラグ底部から下層の銅配線への電流パスにより電流が集中してエレクトロマイグレーションが生じやすい。さらに、プラグ直下において、エレクトロマイグレーションによりボイドが発生すると、プラグと下層の銅配線との接触面積が小さくなり、加速的に配線寿命が低下してしまう。

また、上記プラグの形成に際し、コンタクトホールを開孔するが、この際もしくはコンタクト特性を向上させるためのコンタクトホール底部のエッチングの際に、コンタクトホール底部の銅配線自身がスパッタエッチングされてしまうため、コンタクトホール側壁に銅が付着してしまう。かかる銅は、前述した通り、絶縁膜中に拡散しやすく、絶縁耐圧の低下やリーク電流の増加をもたらす。

また、上述の導電膜を配線溝内部に埋め込むには、配線溝内部を含む絶縁膜上に、例えば銅膜を形成し、溝外部の余分な銅膜を化学機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）により除去する。この際、銅配線上部には、窪みが生じたり種々の欠陥が生じる。次いで、銅配線上に窒化シリコン膜を形成すると、上記欠陥部にボイドが生じ、このボイドがエレクトロマイグレーションの起点と成り得る。

さらに、下層の銅配線に対して上述のコンタクトホール用のマスクがずれた場合、下層配線の側部に微細な窪みが生じ得る。このような微細な窪み内には、プラグを埋め込むことが困難で、上述の場合と同様にボイドとなり、エレクトロマイグレーションの起点と成り得る。さらに、この場合は、プラグと下層配線との接触面積がマスクずれにより少なくなっているため、かかる接触部界面に前述のボイドが移動した場合、プラグと下層配線の接続を確保できず接続不良となる。

本発明の目的は、配線上にキャップ導電性膜を形成することにより、半導体集積回路装置の高速化を図ることである。

また、本発明の他の目的は、エレクトロマイグレーションやストレスマイグレーションの発生を抑え、配線寿命を長くすることである。

また、本発明の他の目的は、コンタクトホール底部エッチングの際に、下地である銅配線が直接スパッタされることを防止し、絶縁耐圧の向上や、リーク電流の低減を図ることである。

また、本発明の他の目的は、コンタクトホールが配線に対してずれた場合であっても、コンタクト不良を低減することである。

本発明の前記目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。

本発明の半導体集積回路装置の製造方法は、配線溝内にバリア層および導電性膜を順次形成後、配線溝外部のバリア層および導電性膜を除去することによって配線を形成した後、配線上にキャップ導電性膜を選択成長もしくは優先成長させることにより、配線上にキャップ導電性膜を形成するものである。

このように、配線上にキャップ導電性膜を選択成長もしくは優先成長させることにより、容易にキャップ導電性膜を形成することができ、半導体集積回路装置の高速化を図ることができる。また、エレクトロマイグレーションやストレスマイグレーションの発生を抑え、配線寿命を長くすることができる。さらに、配線上に形成されるコンタクトホール底部エッチングの際に、下地である配線が直接スパッタされることを防止でき、絶縁耐圧の向上や、リーク電流の低減を図ることができる。また、このコンタクトホールが配線に対してずれた場合であっても、コンタクトを維持でき、コンタクト不良を低減することができる。

なお、前記配線には、例えば、銅、銀、アルミニウムもしくはこれらの金属を主成分とする合金から成る配線が用いられ、また、前記キャップ導電性膜には、例えば、Ｗ膜が用いられる。このキャップ導電性膜には、ＷＮ、ＴｉＮ、Ｔａ，ＴａＮもしくはＮｉ膜を用いることもできる。さらに、このキャップ導電性膜は、１Ｔｏｒｒ（１×１．３３３２２×１０²Ｐａ）以下の圧力下で形成することができる。

また、前記キャップ導電性膜上の絶縁膜を、ＴＥＯＳ膜もしくは炭素を含むシリコン系絶縁膜とこれらの膜より誘電率の低い膜との積層膜とすることもできる。また、前記キャップ導電性膜上の絶縁膜を、導電性膜を構成する導電体材料の拡散を防止する拡散防止絶縁膜と低誘電絶縁膜とすることもできる。この拡散防止絶縁膜には、例えば、窒化シリコン膜、ＰＳＧ膜もしくは炭化シリコン膜等が用いられる。また、低誘電絶縁膜には、例えば、ＴＥＯＳ膜もしくはＳｉＯＦ膜等が用いられる。

さらに、前記キャップ導電性膜形成前に、基板表面をフッ化水素（ＨＦ）を含む溶液で洗浄することもできる。また、前記キャップ導電性膜形成前に、基板表面を水素処理することもできる。また、前記キャップ導電性膜形成後に、基板表面をフッ化水素（ＨＦ）もしくは過酸化水素（Ｈ₂Ｏ₂）を含む溶液で洗浄することもできる。

これらの処理により信頼性の高いキャップ導電性膜を形成することができる。

また、本発明の半導体集積回路装置は、配線溝側壁および底部に形成されたバリア層と、バリア層上に形成された導電性膜と、導電性膜上に形成されたキャップ導電性膜とを有するものである。

このように、導電性膜（配線）上にキャップ導電性膜を形成することにより、半導体集積回路装置の高速化を図ることができる。また、エレクトロマイグレーションやストレスマイグレーションの発生を抑え、配線寿命を長くすることができる。さらに、配線上に形成されるコンタクトホール底部エッチングの際に、下地である配線が直接スパッタされることを防止でき、絶縁耐圧の向上や、リーク電流の低減を図ることができる。また、このコンタクトホールが配線に対してずれた場合であっても、コンタクトを維持でき、コンタクト不良を低減することができる。

なお、前記配線には、例えば、銅、銀、アルミニウムもしくはこれらの金属を主成分とする合金から成る配線が用いられ、また、前記キャップ導電性膜には、例えば、Ｗ膜が用いられる。このキャップ導電性膜には、ＷＮ、ＴｉＮ、Ｔａ，ＴａＮもしくはＮｉ膜を用いることもできる。さらに、このキャップ導電性膜は、選択成長もしくは優先成長により形成された膜であっても良く、また、１Ｔｏｒｒ（１×１．３３３２２×１０²Ｐａ）以下の圧力下で形成された膜であっても良い。また、このキャップ導電性膜の膜厚は、同一配線内で均一であり、また、配線幅にかかわらず均一とすることができる。さらに、このキャップ導電性膜の膜厚のばらつきを５０％以下とすることができる。また、このキャップ導電性膜の膜厚を、配線溝底部のバリア層より薄くすることができる。また、このキャップ導電性膜の膜厚は、例えば２〜２０ｎｍである。

また、前記キャップ導電性膜上の絶縁膜を、ＴＥＯＳ膜もしくは炭素を含むシリコン系絶縁膜とこれらの膜より誘電率の低い膜との積層膜とすることもできる。また、前記キャップ導電性膜上の絶縁膜を、導電性膜を構成する導電体材料の拡散を防止する拡散防止絶縁膜と低誘電絶縁膜とすることもできる。この拡散防止絶縁膜には、例えば、窒化シリコン膜、ＰＳＧ膜もしくは炭化シリコン膜等が用いられる。また、低誘電絶縁膜には、例えば、ＴＥＯＳ膜もしくはＳｉＯＦ膜等が用いられる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。

本発明の半導体集積回路装置の製造方法によれば、配線上にキャップ導電性膜を選択成長もしくは優先成長させたので、半導体集積回路装置の高速化を図ることができる。

また、エレクトロマイグレーションやストレスマイグレーションの発生を抑え、配線寿命を長くすることができる。

さらに、配線上に形成されるコンタクトホール底部エッチングの際に、下地である配線が直接スパッタされることを防止でき、絶縁耐圧の向上や、リーク電流の低減を図ることができる。

また、このコンタクトホールが配線に対してずれた場合であっても、コンタクトを維持でき、コンタクト不良を低減することができる。

また、配線表面の酸化を防止することができ、配線抵抗の上昇を低減することができる。

さらに、前記キャップ導電性膜形成前に、基板表面をフッ化水素（ＨＦ）を含む溶液で洗浄する、もしくは、基板表面を水素処理する等の前処理を行えば、信頼性の高いキャップ導電性膜を形成することができる。また、前記キャップ導電性膜形成後に、基板表面をフッ化水素（ＨＦ）もしくは過酸化水素（Ｈ₂Ｏ₂）を含む溶液で洗浄すれば、信頼性の高いキャップ導電性膜を形成することができる。

また、本発明の半導体集積回路装置によれば、配線上にキャップ導電性膜を形成したので、半導体集積回路装置の高速化を図ることができる。

また、エレクトロマイグレーションやストレスマイグレーションの発生を抑え、配線寿命を長くすることができる。

さらに、配線上に形成されるコンタクトホール底部エッチングの際に、下地である配線が直接スパッタされることを防止でき、絶縁耐圧の向上や、リーク電流の低減を図ることができる。

また、このコンタクトホールが配線に対してずれた場合であっても、コンタクトを維持でき、コンタクト不良を低減することができる。

また、配線表面の酸化を防止することができ、配線抵抗の上昇を低減することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１から図１１は、本発明の実施の形態１である半導体集積回路装置の製造方法を工程順に示した断面図である。

まず、図１（ａ）に示すように、例えばｐ型の単結晶シリコンからなる半導体基板１を用意し、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２を形成するには、まず素子分離領域の半導体基板１をエッチングして深さ３５０nm程度の溝を形成した後、半導体基板１を約８５０℃〜１０００℃で熱酸化することによって、この溝の内壁に膜厚１０nm程度の薄い酸化シリコン膜（図示せず）を形成する。次に、溝の内部を含む半導体基板１上にＣＶＤ法で膜厚４５０〜５００nm程度の酸化シリコン膜を堆積し、溝外部の酸化シリコン膜をＣＭＰにより除去することによって、その表面を平坦化する。

次に、半導体基板１にｐ型不純物（例えばホウ素）およびｎ型不純物（例えばリン）をイオン打込みした後、半導体基板１を約９５０℃で熱処理し、上記不純物を拡散させることによって、ｐ型ウエル３およびｎ型ウエル４を形成する。

その後、図１（ｂ）に示すように、フッ酸を用いたウェットエッチングで半導体基板１の表面を洗浄し、続いて半導体基板１を約８００〜８５０℃で熱酸化することによって、その表面に膜厚７nm程度の清浄なゲート酸化膜５を形成する。

次に、多結晶シリコン膜６を形成し、エッチングすることにより図２（ａ）に示すように、ゲート電極７を形成する。この際、ｐウエル３上の多結晶シリコン６中にｎ型不純物（例えばリン）を注入し、また、ｎウエル４上の多結晶シリコン６中にｐ型不純物（例えばホウ素）を注入しすることにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極をｎ型と、ｐチャネル型ＭＩＳＦＥＴのゲート電極をｐ型とした、いわゆるデュアルゲート構造とすることも可能である。デュアルゲート構造を採用することにより、ＭＩＳＦＥＴの閾値（Ｖｔｈ）を下げることができ、低電圧でＭＩＳＦＥＴを駆動することが可能となる。

次に、図２（ｂ）に示すように、ｐ型ウエル３上のゲート電極７の両側の半導体基板１にｎ型不純物（リンまたはヒ素）をイオン打込みしてｎ型半導体領域８（ソース、ドレイン）を形成する。また、ｎ型ウエル４上のゲート電極７の両側の半導体基板１にｐ型不純物（例えばホウ素）をイオン打込みしてｐ型半導体領域９（ソース、ドレイン）を形成する。

次いで、サイドウォール１０をゲート電極７の側壁に形成する。サイドウォール１０は、例えば、半導体基板１上にＣＶＤ法で膜厚５０〜１００nm程度の窒化シリコン膜を堆積した後、この窒化シリコン膜を異方的にエッチングすることにより形成する。

次いで、ゲート電極７およびサイドウォール１０をマスクに、ｐ型ウエル３には、ｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ⁺型半導体領域１１（ソース、ドレイン）を形成し、ｎ型ウエル４には、ｐ型不純物（ホウ素）をイオン打ち込みすることによってｐ⁺型半導体領域１２（ソース、ドレイン）を形成する。ここまでの工程で、ＬＤＤ(Lightly Doped Drain)構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。

次に、図３（ａ）に示すように、広い素子分離領域２上に抵抗素子を形成する。この抵抗素子は、素子分離領域２上の導体膜Ｒ、導体膜Ｒを覆う絶縁膜１３および絶縁膜１３上の引き出し電極１４からなり、次のごとく形成する。例えば半導体基板１の全面に不純物の導入量の少ない多結晶シリコン等の導体膜を堆積し、これをパターニングすることにより導体膜Ｒを形成する。この導体膜Ｒには、多結晶シリコン膜等の半導体膜の他、タングステン等の金属膜を用いることもできる。

次いで、導体膜Ｒ上にＣＶＤ法（Chemical Vapor Deposition）もしくはスパッタ法により、酸化シリコン膜あるいは窒化シリコン膜等から成る絶縁膜１３を堆積する。

さらに、上記絶縁膜１３の一部をエッチングすることにより接続孔を形成し、この接続孔内を含む絶縁膜１３上に多結晶シリコン膜をＣＶＤ法により堆積した後、接続孔上部に残存するようパターニングすることにより引き出し電極１４を形成する。

次に、半導体基板１の全面にチタン等の高融点金属膜（図示せず）を形成する。かかる膜には、チタンの他、タングステン、コバルト等の金属を用いることもできる。

次に、図３（ｂ）に示すように、半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いた熱処理を施すことにより、高融点金属膜とゲート電極７、引き出し電極１４および半導体基板１との接触部に、シリサイド層１６を形成する。その後、未反応の高融点金属膜を除去する。これらシリサイド層１６を形成することにより、シリサイド層１６と、後述するその上部に形成されるプラグ２１等との接続抵抗を低減することができ、また、ゲート電極７やｎ⁺型半導体領域１１もしくはｐ⁺型半導体領域１２自身のシート抵抗を低減することができる。

次に、図４（ａ）に示すように、ＣＶＤ法により酸化シリコン膜を堆積することにより、層間絶縁膜１８を形成する。この層間絶縁膜１８として、ＰＳＧ（Phosphor Silicate Glass）膜もしくはＳＯＧ（Spin On Glass）膜を使用してもよい。また、この層間絶縁膜１８の表面をＣＭＰにより平坦化してもよい。

次に、図４（ｂ）に示すように、ｎ⁺型半導体領域１１もしくはｐ⁺型半導体領域１２上および抵抗素子Ｒを構成するシリサイド層１６上の層間絶縁膜１８をエッチングにより除去することによりコンタクトホール２０を形成する。

次に、図５（ａ）に示すように、コンタクトホール２０内を含む層間絶縁膜１８上に、ＣＶＤ法により窒化チタン膜（図示せず）を形成した後、ＣＶＤ法によりタングステン（Ｗ）膜（請求項３の第１の導電性膜）を形成する。次いで、コンタクトホール２０以外の窒化チタン膜（ＴｉＮ）およびタングステン膜をＣＭＰにより除去し、プラグ２１を形成する。なお、前記窒化チタン膜は、スパッタ法により形成してもよい。また、この窒化チタン膜は、チタンと窒化チタンとの積層膜とすることもできる。

次に、図５（ｂ）に示すように、層間絶縁膜１８およびプラグ２１上に、窒化シリコン膜２２を形成し、次いで、酸化シリコン膜２３をＣＶＤ法により堆積する。

次いで、図６（ａ）に示すように、第１層配線形成予定領域上の酸化シリコン膜２３をエッチングにより除去し、さらに、このエッチングにより露出した窒化シリコン膜２２をエッチングすることにより配線溝２５を形成する。従って、酸化シリコン膜２３のエッチングは、窒化シリコン膜２２がエッチングされ難く、酸化シリコン膜２３がエッチングされ易い条件で行う。次いで、窒化シリコン膜２２がエッチングされ易い条件でエッチングを行う。このように、窒化シリコン膜２２は、エッチングストッパーとして利用されるが、エッチング量を時間等で制御可能な場合は、窒化シリコン膜２２を形成せず、酸化シリコン膜１８上に酸化シリコン膜２３を直接形成してもよい。

次に、図６（ｂ）に示すように、配線溝２５内を含む酸化シリコン膜２３上に窒化チタンからなるバリア層２６ａをスパッタ法もしくはＣＶＤ法により堆積し、次いで、バリア層２６ａ上に、銅膜２６ｂ（請求項１、１８および１９の導電性膜、請求項２の第１の導電性膜、請求項３の第２の導電性膜）をスパッタ法により形成する。この際、ターゲットとウエハ間距離は３００ｍｍ、成膜圧力は０．２ｍＴｏｒｒ（０．２×１．３３３２２×１０^-1Ｐａ）以下、成膜初期温度は２０℃で最終到達温度は３００℃の条件で、平坦部で厚さ０．４μｍの銅膜を形成する。次いで、還元雰囲気中でアニール、例えば、１５Ｔｏｒｒ（１５×１．３３３２２×１０²Ｐａ）、４３０℃の水素雰囲気中で２分間処理を行う。この処理は、銅膜表面の酸化層を還元し、かつ、銅膜を流動化させることにより、配線溝内への銅の埋めこみ特性を向上させるために行う。なお、銅膜を電解メッキ法により形成することもできる。その場合は、スパッタ法により薄い銅膜を形成した後、かかる膜をシード膜としメッキ膜を成長させることも可能である。また、バリア層２６ａは、窒化チタンのみならず、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）もしくは窒化タングステン（ＷＮ）等の単層膜を用いることもできる。また、チタン膜上に窒化チタン膜を形成し、さらにチタン膜を形成した３層の積層膜（Ｔｉ／ＴｉＮ／Ｔｉ）の他、Ｔｉ／ＴｉＮ、Ｔａ／ＴａＮ／Ｔａ、Ｔａ／ＴａＮ等の積層膜を用いることもできる。

次に、図７（ａ）に示すように、配線溝２５外部の銅膜２６ｂおよび窒化チタン膜２６ａをＣＭＰにより除去して配線２６を形成する。

次いで、配線２６上にタングステンを選択成長もしくは優先成長させることにより、配線２６（銅膜２６ｂ）上に２〜２０ｎｍ程度のタングステン膜２６ｃ（請求項のキャップ導電性膜）を形成する。タングステン膜２６ｃは、例えば、０．３Ｔｏｒｒ（０．３×１．３３３２２×１０²Ｐａ）、設定温度４６０℃で、６フッ化タングステン（ＷＦ₆）流量５ｓｃｃ、水素（Ｈ₂）流量５００ｓｃｃの条件下で、１．５分間処理を行うことにより形成する。

かかる処理により、配線２６上にのみにタングステンが選択的に成長もしくは、酸化シリコン膜１８上に比べ配線２６上にタングステンが優先的に成長する。

なお、この選択成長もしくは優先成長は、ＣＶＤ法もしくはメッキ法により達成することができ、ＣＶＤ法により成膜する場合は、成膜圧力２Ｔｏｒｒ（２×１．３３３２２×１０²Ｐａ）以下、温度２５０℃、６フッ化タングステン（ＷＦ₆）と水素（Ｈ₂）の流量比ＷＦ₆／Ｈ₂が１／５０以下の条件で成膜することができる。

また、タングステンの他、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ若しくはＮｉ膜等も配線２６上のキャップ導電性膜として使用できる。ここで、タングステンの抵抗が５〜２０μΩ・ｃｍとＴｉＮのそれ８０〜１５０μΩ・ｃｍより小さいことからタングステン膜を用いることにより低抵抗で良好なコンタクトを図ることができる。

このように、本実施の形態によれば、配線２６上にタングステンを選択成長もしくは優先成長により形成したので、配線２６の上面が直接窒化シリコン膜や酸化シリコン膜等の絶縁膜と接触することがなく、同じ金属であるタングステン膜２６ｃと接触するためエレクトロマイグレーションを低減することができる。これは、前述した通り、銅とバリア膜界面と銅と窒化シリコン膜界面とでは、拡散の活性化エネルギーが銅とバリア膜界面の方が大きい（すなわち、銅が拡散しにくい）ためと推測される。この結果、配線寿命を向上させることができる。

また、配線２６の側面および底面はバリア層２６ａで、その上面はタングステン膜２６ｃで覆われ、配線２６の周囲がすべて硬い金属で覆われることとなるためストレスマイグレーションによる配線欠け等をも防止することができる。この結果、配線寿命を向上させることができる。

また、配線溝２５内に銅膜２６ｂを埋め込む際の埋めこみ不良や、配線２６形成時のＣＭＰやその後の熱処理によって配線２６表面に、欠け、収縮もしくはスクラッチ等が生じた場合であっても（図２２（ａ））、配線２６表面にタングステン膜２６ｃが形成されることにより、欠け等の欠陥部を被覆することとなり、欠陥の修復を行うことができる（図２２（ｂ））。なお、図２２（ａ）は、配線２６上に欠陥が生じた場合を模式的に現した図であり、図２２（ｂ）は、（ａ）に示す配線２６上に、前述のタングステン膜を選択成長もしくは優先成長させた後の模式図である。

特に、上述したように、膜厚２〜２０ｎｍ程度のタングステンの成長は、比較的低圧（１Ｔｏｒｒ（１×１．３３３２２×１０²Ｐａ）以下）で行うことが可能であるため、配線２６表面の被覆性が良く、小さな欠陥をも修復することができる。

さらに、これら欠陥はボイドの原因となり、かかるボイドを起点としエレクトロマイグレーションが誘発されるため、欠陥を修復することによりエレクトロマイグレーションを低減することができる。この結果、配線寿命を向上させることができる。

次に、図８（ａ）に示すように、酸化シリコン膜２３および配線２６（タングステン膜２６ｃ）上に、窒化シリコン膜２８を形成し、次いで、酸化シリコン膜２９をＣＶＤ法により堆積する。

次いで、配線２６のコンタクト領域上の酸化シリコン膜２９をエッチングにより除去し、さらに、このエッチングにより露出した窒化シリコン膜２８をエッチングすることによりコンタクトホール３０を形成する。従って、酸化シリコン膜２９のエッチングは、窒化シリコン膜２８がエッチングされ難く、酸化シリコン膜２９がエッチングされ易い条件で行う。次いで、窒化シリコン膜２８がエッチングされ易い条件でエッチングを行う。このように、窒化シリコン膜２８は、エッチングストッパーとして利用されるが、エッチング量を時間等で制御可能な場合は、窒化シリコン膜２８を形成せず、酸化シリコン膜２３および配線２６上に酸化シリコン膜２９を直接形成してもよい。なお、窒化シリコン膜を用いない場合は、配線間容量を低減することができ、回路動作の高速化を図ることができる。

ここで、コンタクトホール３０形成の際もしくは後述するコンタクトホール３０の底面のエッチングの際、下層の配線２６は、その表面が固いタングステン膜２６ｃで覆われているため、スパッタエッチングの際の銅の飛散を防止することができる。即ち、タングステン膜２６ｃが形成されない場合は、図２３（ａ）に示すように、配線表面がエッチングされ、飛散した銅がコンタクトホール３０側壁に付着する。これに対し、下層の配線２６の表面が固いタングステン膜２６ｃで覆われている本実施の形態の場合は、図２３（ｂ）に示すように、銅の飛散を防止することができる。従って、後述するバリア層の下部に銅の汚染層が形成されることがなく、酸化シリコン膜（絶縁膜）への銅汚染を防止することができる。

また、選択成長もしくは優先成長を利用することにより、配線２６（銅膜２６ｃ）表面に容易にタングステン膜２６ｃを形成することができる。また、このような選択成長もしくは優先成長によれば配線表面に比較的均一なタングステン膜２６ｃを形成することができる。例えば、配線幅の異なる複数の配線を形成するような場合であっても、配線幅によらずに比較的均一なタングステン膜を形成することができる。また、同一配線内においても、その端部や中央部における膜厚を比較的均一（ばらつき５０％以下）にすることができる。また、選択成長もしくは優先成長によれば配線２６表面のタングステン膜２６ｃを、配線側壁および底部を覆うバリア層２６ａ（特にその底部の膜厚）より薄く形成することができ、上層配線との間で良好なコンタクト特性を得ることができる。

また、従来検討されていた配線２６表面の窒化シリコン膜を、タングステン膜とすることができるため、誘電率が高く、高速動作の妨げとなっていた銅の拡散防止用の窒化シリコン膜の使用量を低減もしくは廃止することができ、装置の高速動作を図ることができる。

また、後述するプラグ３０直下にボイドが発生しコンタクト領域を覆った場合においても、図２４（ｂ）に示すように、タングステン膜２６ｃが電流パスとなりコンタクトを図ることができる。なお、従来検討されていた窒化シリコン膜を配線２６表面に形成した場合には図２４（ａ）に示すように、発生したボイドによりコンタクトが阻害される。

図２９は、銅膜のＣＭＰ後：Ａ、タングステン膜形成後：Ｂおよび酸化シリコン膜形成後：Ｃの配線抵抗を示す図である。なお、この場合、配線上に直接酸化シリコン膜を形成しており、窒化シリコン膜は使用していない。２種の配線（０．４μｍ幅（○、●）および０．８μｍ幅（□、■））に対し、配線上にタングステン膜を形成した場合（●、■）と、形成しなかった場合（○、□）とにおいて、タングステン膜形成の前後の状態について配線抵抗を測定した。この場合の配線抵抗とは、深さ０．４μｍ、長さ１ｍｍにパターニングされた配線の抵抗をいう。図２９に示すように、タングステン膜を形成した場合（●、■）においては、タングステン膜形成後に酸化シリコン膜を形成しても配線抵抗は、ほとんど変化しなかった（●：１４０Ω、■６５Ω）のに対し、タングステン膜を形成せず（○、□）、配線上に直接酸化シリコン膜を形成した場合には、配線抵抗が極端に上昇した（○：１４０から４００Ω、□：６５から１８０Ω）。

これは、配線と酸化シリコンの接触部において配線（銅膜２６ｃ）が酸化されたことが原因と考えられる。このように、タングステン膜２６ｃを形成することにより、配線２６表面の酸化を防止することができ、配線抵抗の上昇を低減することができる。

次に、図８（ｂ）に示すようにコンタクトホール３０内に、プラグ３１を形成する。このプラグ３１の形成前に、良好なコンタクト特性を得るため、コンタクトホール３０の底面をエッチングする。

なお、このエッチングもしくは前述のコンタクトホール３０の開孔の際のエッチングによって、コンタクトホール３０底面のタングステン膜２６ｃもエッチングされる。また、これらのエッチングによってコンタクトホール底面のタングステン膜２６ｃが消失してもかまわなし、別途、コンタクトホール底面のタングステン膜２６ｃのエッチングを行ってもよい。

前記プラグ３１は次のように形成する。まず、コンタクトホール３０内を含む酸化シリコン膜２９上に、ＣＶＤ法もしくはスパッタ法により窒化チタン膜３１ａを形成した後、ＣＶＤ法によりタングステン膜３１ｂを形成する。次いで、コンタクトホール３０外部の窒化チタン膜３１ａおよびタングステン膜３１ｂをＣＭＰにより除去し、プラグ３１を形成する。なお、配線２６と同様に、窒化チタン膜３１ａ上に、銅膜をスッパタ法もしくはメッキ法により形成し、銅プラグ３１としても良い。この場合、窒化チタン膜３１ａに変えて、例えば、タンタル、窒化タンタル、タングステンもしくは窒化タングステン等の単層膜や、チタン膜上に窒化チタン膜を形成し、さらにチタン膜を形成した３層の積層膜（Ｔｉ／ＴｉＮ／Ｔｉ）の他、Ｔｉ／ＴｉＮ、Ｔａ／ＴａＮ／Ｔａ、Ｔａ／ＴａＮ等の積層膜を用いても良い。

次に、図９に示すように、配線２６の場合と同様に、配線３５を形成する。まず、酸化シリコン膜２９およびプラグ３１上に、窒化シリコン膜３２を形成し、次いで、酸化シリコン膜３３をＣＶＤ法により堆積する。

次いで、配線溝２５の場合と同様に、第２層配線形成予定領域上の酸化シリコン膜３３をエッチングにより除去し、さらに、このエッチングにより露出した窒化シリコン膜３２をエッチングすることにより配線溝３４を形成する。

次に、配線溝３４内を含む酸化シリコン膜３３上に窒化チタンからなるバリア層３５ａをスパッタ法もしくはＣＶＤ法により堆積し、次いで、バリア層３５ａ上に、銅膜３５ｂをスパッタ法により形成する。この際の成膜条件は、銅膜２６ｂの場合と同じである。

次に、配線溝３４外部の銅膜３５ｂおよびバリア層３５ａをＣＭＰにより除去して配線３５を形成する。

次いで、配線３５（銅膜３５ｂ）上にタングステンを選択成長もしくは優先成長させることにより配線３５上にタングステン膜３５ｃを選択的もしくは優先的に形成する。この際の成膜条件は、配線２６上のタングステン膜２６ｃの場合と同じである。

次に、図１０に示すように、酸化シリコン膜３３および配線３５（タングステン膜３５ｃ）上に、窒化シリコン膜３６を形成し、次いで、酸化シリコン膜３７をＣＶＤ法により堆積する。

次いで、コンタクトホール３０と同様に、配線３５のコンタクト領域上の酸化シリコン膜３７をエッチングにより除去し、さらに、このエッチングにより露出した窒化シリコン膜３６をエッチングすることによりコンタクトホール３８を形成する。

次に、プラグ３１と同様に、コンタクトホール３８内を含む酸化シリコン膜３７上に、スパッタ法もしくはＣＶＤ法により窒化チタン膜３９ａを形成し後、ＣＶＤ法によりタングステン膜３９ｂを形成する。次いで、コンタクトホール３８以外の窒化チタン膜３９ａおよびタングステン膜３９ｂをＣＭＰにより除去し、プラグ３９を形成する。なお、プラグ３９も銅プラグとしても良い。

次に、酸化シリコン膜３７およびプラグ３９上にチタン膜もしくは窒化チタン膜４０ａ、アルミニウム膜４０ｂおよび窒化チタン膜４０ｃを順次堆積し、これら積層膜を所望の形状にパターニングすることによりプラグ３９上まで延在する配線４０を形成する。

次いで、図１１に示すように、配線４０および酸化シリコン膜３７上に酸化シリコン膜４１をＣＶＤ法により堆積した後、この酸化シリコン膜４１上にＳＯＧ膜４２を形成する。このＳＯＧ膜４２を形成することにより、配線４０により生じた凹凸を平坦化することができる。なお、ＳＯＧ膜４２上にＣＶＤ法によりＴＥＯＳ膜等の酸化シリコン膜４２ａを形成しても良い。

さらに、配線４０のコンタクト領域上の酸化シリコン膜４２ａ、ＳＯＧ膜４２および酸化シリコン膜４１をエッチングにより除去する。続いて、配線４０のコンタクト領域および酸化シリコン膜４２ａ上に、スパッタ法によりアルミニウム膜を堆積し、所望の形状にパターニングすることによって、配線４３を形成する。

次いで、配線４３上に窒化シリコン膜４４を形成し、窒化シリコン４４上に酸化シリコン膜４５形成する。これら窒化シリコン膜４４および酸化シリコン膜４５は、外部からの水分や不純物の侵入防止や、α線の透過の抑制を行うパッシベーション膜として機能する。

次に、酸化シリコン膜４５および窒化シリコン膜４４をエッチングにより除去することにより配線４３の一部（ボンディングパッド部）を露出させる。続いて、露出した配線４３上に金膜およびニッケル膜等の積層膜からなるバンプ下地電極４７を形成し、バンプ下地電極４７上に金もしくは半田等からなるバンプ電極４８を形成する。このバンプ電極４８は外部接続用電極となる。

この後、パッケージ基板等に実装され半導体集積回路装置が完成するが、それらの説明は省略する。

なお、本実施の形態においては、第１層配線として配線２６を、第２層配線として配線３５を形成し、第２層配線上にプラグ３９を介してアルミニウム配線４０を形成したが、図１２に示すように、第２層配線３５とアルミニウム配線４０との間に第３層配線Ｍ３および第４層配線Ｍ４を形成してもよい。かかる場合、第３層配線Ｍ３および第４層配線Ｍ４も、第１および第２層配線２６、３５と同様に形成し、配線表面にはタングステン膜Ｍ３ｃ、Ｍ４ｃが形成される。また、第３層配線と第４層配線との間のプラグＰ３および第４層配線とアルミニウム配線４おとの間のプラグＰ４は、プラグ３１および３９と同様に形成する。ここで、４９、５１、５３、５５は、窒化シリコン膜であり、５０、５２、５４、５６は、酸化シリコン膜である。

また、本実施の形態においては、配線２６、３５等上に、タングステン膜２６ｃ、３５ｃ等を選択成長もしくは優先成長させたが、プラグ３１、３９等上にタングステン膜を選択成長もしくは優先成長させても良い。

（実施の形態２）
実施の形態１においては、配線を、配線間を接続するプラグと異なる工程で形成する、いわゆるシングルダマシン法により形成したが、デュアルダマシン法により形成することもできる。図１３から図２０は、本発明の実施の形態２である半導体集積回路装置の製造方法を工程順に示した断面図である。なお、図１から図６（ａ）を用いて説明したプラグ２１形成までの工程は、実施の形態１の場合と同じであるためその説明を省略する。

図６（ａ）に示す半導体基板１には、ｐ型ウエル３上およびｎ型ウエル４上に、それぞれＬＤＤ(Lightly Doped Drain)構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成され、また、広い素子分離領域２上に導体膜Ｒ、導体膜Ｒを覆う絶縁膜１３および絶縁膜１３上の引き出し電極１４から成る抵抗素子が形成されている。さらに、これら半導体素子上には層間絶縁膜１８が形成され、かかる層間絶縁膜１８中には、ＭＩＳＦＥＴのソース・ドレイン領域上および抵抗素子上に到達するプラグ２１が形成されている。

このような半導体基板１を準備し、図１３（ａ）に示すように、層間絶縁膜１８およびプラグ２１上に、窒化シリコン膜２２を形成し、次いで、酸化シリコン膜２３をＣＶＤ法により堆積する。

次いで、図１３（ｂ）に示すように、第１層配線形成予定領域上の酸化シリコン膜２３をエッチングにより除去し、さらに、このエッチングにより露出した窒化シリコン膜２２をエッチングすることにより配線溝２５を形成する。従って、酸化シリコン膜２３のエッチングは、窒化シリコン膜２２がエッチングされ難く、酸化シリコン膜２３がエッチングされ易い条件で行う。次いで、窒化シリコン膜２２がエッチングされ易い条件でエッチングを行う。このように、窒化シリコン膜２２は、エッチングストッパーとして利用されるが、エッチング量を時間等で制御可能な場合は、窒化シリコン膜２２を形成せず、酸化シリコン膜１８上に酸化シリコン膜２３を直接形成してもよい。

次に、図１４（ａ）に示すように、配線溝２５内を含む酸化シリコン膜２２上に窒化チタンからなるバリア層２６ａをスパッタ法もしくはＣＶＤ法により堆積し、次いで、バリア層２６ａ上に、銅をスパッタ法により形成する。この際、ターゲットとウエハ間距離は３００ｍｍ、成膜圧力は０．２ｍＴｏｒｒ（０．２×１．３３３２２×１０^-1Ｐａ）以下、成膜初期温度は２０℃で最終到達温度は３００℃の条件で、平坦部で厚さ０．４μｍの銅膜を形成する。次いで、還元雰囲気中でアニール、例えば、１５Ｔｏｒｒ（１５×１．３３３２２×１０²Ｐａ）、４３０℃の水素雰囲気中で２分間処理を行う。この処理は、銅膜表面の酸化層を還元し、かつ、銅膜を流動化させることにより、配線溝内への銅の埋めこみ特性を向上させるために行う。

なお、銅膜を電解メッキ法により形成することもできる。この場合、スパッタ法により薄い銅膜を形成した後、かかる膜をシード膜としメッキ膜を成長させる。即ち、ターゲットとウエハ間距離は３００ｍｍ、成膜圧力は０．２ｍＴｏｒｒ（０．２×１．３３３２２×１０^-1Ｐａ）以下、成膜初期温度は１０℃、最終到達温度は５０℃の条件で、平坦部で厚さ２００ｎｍの銅膜を形成する。次いで、硫酸および硫酸銅ベースのメッキ液に半導体基板１を浸漬し、半導体基板１に負の電位を印加することにより電解メッキを行い、平坦部において膜厚６００ｎｍの銅膜を形成する。図１４（ａ）中には、この電解メッキ法により形成された銅膜２６ｂの状態を示す。また、前記シード膜をＣＶＤ法により形成してもよい。

また、バリア層２６ａは、窒化チタンのみならず、タンタル、窒化タンタル、タングステンもしくは窒化タングステン等の単層膜を用いることもできる。また、チタン膜上に窒化チタン膜を形成し、さらにチタン膜を形成した３層の積層膜（Ｔｉ／ＴｉＮ／Ｔｉ）の他、Ｔｉ／ＴｉＮ、Ｔａ／ＴａＮ／Ｔａ、Ｔａ／ＴａＮ等の積層膜を用いることもできる。

次に、図１４（ｂ）に示すように、配線溝２５外部の銅膜２６ｂおよびバリア層２６ａをＣＭＰにより除去して配線２６を形成する。

次いで、図１５（ａ）に示すように、配線２６（銅膜２６ｂ）上にタングステンを選択成長もしくは優先成長させることにより、配線２６上に２〜２０ｎｍ程度のタングステン膜２６ｃを形成する。タングステン膜２６ｃは、例えば、０．３Ｔｏｒｒ（０．３×１．３３３２２×１０²Ｐａ）、設定温度４６０℃で、フッ化タングステン（ＷＦ₆）流量５ｓｃｃ、水素（Ｈ₂）流量５００ｓｃｃの条件下で、１．５分間処理を行うことにより形成する。

かかる処理により、配線２６上にのみにタングステンが選択的に成長もしくは、酸化シリコン膜１８上に比べ配線２６上にタングステンが優先的に成長する。

なお、タングステンの他、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ若しくはなお、タングステンの他、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ若しくはＮｉ膜等も配線２６上のキャップ導電性膜として使用できる。ここで、タングステンの抵抗が５〜２０μΩ・ｃｍとＴｉＮのそれ８０〜１５０μΩ・ｃｍより小さいことからタングステン膜を用いることにより低抵抗で良好なコンタクトを図ることができる。

このように、本実施の形態によれば、配線２６上にタングステンを選択成長もしくは優先成長により形成したので、配線２６の上面が直接窒化シリコン膜や酸化シリコン膜等の絶縁膜と接触することがなく、同じ金属であるタングステン膜２６ｃと接触するためエレクトロマイグレーションを低減することができる。これは、前述した通り、銅とバリア膜界面と銅と窒化シリコン膜界面とでは、拡散の活性化エネルギーが銅とバリア膜界面の方が大きい（すなわち、銅が拡散しにくい）ためと推測される。この結果、配線寿命を向上させることができる。

また、配線２６の側面および底面はバリア層２６ａで、その上面はタングステン膜２６ｃで覆われ、配線２６の周囲がすべて硬い金属で覆われることとなるためストレスマイグレーションによる配線欠け等をも防止することができる。この結果、配線寿命を向上させることができる。

また、配線溝２５内に銅膜２６ｂを埋め込む際の埋めこみ不良や、配線２６形成時のＣＭＰやその後の熱処理によって配線２６表面に、欠け、収縮もしくはスクラッチ等が生じた場合であっても（図２２（ａ））、配線２６表面にタングステン膜２６ｃが形成されることにより、欠け等の欠陥部を被覆することとなり、欠陥の修復を行うことができる（図２２（ｂ））。

特に、上述したように、膜厚２〜２０ｎｍ程度のタングステンの成長は、比較的低圧（１Ｔｏｒｒ（１×１．３３３２２×１０²Ｐａ）以下）で行うことが可能であるため、配線２６表面の被覆性が良く、小さな欠陥をも修復することができる。

さらに、これら欠陥はボイドの原因となり、かかるボイドを起点としエレクトロマイグレーションが誘発されるため、欠陥を修復することによりエレクトロマイグレーションを低減することができる。この結果、配線寿命を向上させることができる。

次に、図１５（ｂ）に示すように、酸化シリコン膜２３および配線２６上に、窒化シリコン膜２８、酸化シリコン膜２９、窒化シリコン膜３２および酸化シリコン膜３３を順次ＣＶＤ法により堆積する。ここで、窒化シリコン膜３２は、配線溝３４を形成する際のエッチングストッパーとして、また、窒化シリコン膜２８は、下層配線２６との接続を図るためのコンタクトホール３０を形成する際のエッチングストッパーとして機能する。

次に、図１６（ａ）に示すように、配線２６のコンタクト領域上の酸化シリコン膜３３、窒化シリコン膜３２および酸化シリコン膜２９をエッチングにより除去し、さらに、このエッチングにより露出した窒化シリコン膜２８をエッチングすることによりコンタクトホール３０を形成する。

次いで、図１６（ｂ）に示すように、コンタクトホール３０内を含む酸化シリコン膜３３上に反射防止膜もしくはレジスト膜３３ａを形成し、コンタクトホール内を反射防止膜もしくはレジスト膜３３ａで埋め込む。さらに、図１７（ａ）に示すように、第２層配線形成予定領域を開口したフォトレジスト膜（図示せず）をマスクに、反射防止膜もしくはレジスト膜３３ａ、酸化シリコン膜３３をエッチングする。続いて、このエッチングにより露出した窒化シリコン膜３２をエッチングすることにより配線溝３４を形成する。この際コンタクトホール３０内には、反射防止膜もしくはレジスト膜３３ａが残存する。次に、コンタクトホール内に残存した反射防止膜もしくはレジスト膜３３ａと上記フォトレジスト膜を除去する。

以上の工程により、図１７（ｂ）に示すように、第２層配線用の配線溝３４と、第２層配線と第１層配線とを接続するためのコンタクトホール３０が形成される。

なお、第２層配線形成予定領域を開口したフォトレジスト膜をマスクに、酸化シリコン膜３３および窒化シリコン膜３２をエッチングすることにより、配線溝３４を形成した後、配線溝３４内を反射防止膜等で埋め込み、第１層配線上のコンタクト領域を開口したフォトレジスト膜をマスクに、反射防止膜、酸化シリコン膜２９および窒化シリコン膜２８をエッチングすることによりコンタクトホール３０を形成してもよい。

また、エッチングストッパーとして用いられる窒化シリコン膜３２、２８は、エッチング量を時間等で制御可能な場合は、省略することが可能である。即ち、酸化シリコン膜２３および配線２６上に酸化シリコン膜２９および３３の膜厚を合わせた膜厚を有する酸化シリコン膜を形成し、第２層配線形成予定領域を開口したレジスト膜をマスクに、一定時間酸化シリコン膜をエッチングし、配線溝３４を形成した後、第１層配線上のコンタクト領域を開口したレジスト膜をマスクに、コンタクトホール３０を形成してもよい。この場合においても、コンタクトホール３０を形成後、配線溝３４を形成してもよい。

また、タングステン膜２６ｃおよび酸化シリコン膜２３（Ａ膜種という）上に、酸化シリコン膜２９（Ｂ膜種という）を形成した後、その上に、酸化シリコン膜３３をＡ膜種で、もしくは、酸化シリコン膜２９、２３とそれぞれ異なるＣ膜種で形成し、酸化シリコン膜３３（ＡもしくはＣ膜種）のエッチングにおいては、その下層の酸化シリコン膜２９（Ｂ膜種）がエッチングされ難く、酸化シリコン膜３３（ＡもしくはＣ膜種）がエッチングされ易い条件で行う。次いで、酸化シリコン膜２９（Ｂ膜種）のエッチングにおいては、その下層のタングステン膜２６ｃがエッチングされ難く、酸化シリコン膜２９（Ｂ膜種）がエッチングされ易い条件で行う。

これらＡ、ＢおよびＣ膜種は、酸化シリコン膜に限られず、絶縁膜であれば良い。これらの膜の例としては、ＣＶＤ酸化シリコン膜、有機系もしくは無機系の塗布剤、ＰＩＱ膜の他、ＳｉＯＦ膜もしくはポーラスシリカ等が挙げられる。

続いて、良好なコンタクト特性を得るため、コンタクトホール３０底面をエッチングする。

次に、図１８（ａ）に示すように、配線溝３４およびコンタクトホール３０内を含む酸化シリコン膜３２上に窒化チタンからなるバリア層３５ａをスパッタ法もしくはＣＶＤ法により堆積し、次いで、バリア層３５ａ上に、銅膜３５ｂ（請求項１、４、５、１８および１９記載の導電性膜、請求項２および２０記載の第１の導電性膜）を銅膜２６ｂと同様に、電解メッキ法により形成する。また、銅膜３５ｂを、スパッタ法により形成することもできる。また、バリア層は、窒化チタンのみならず、実施の形態１で説明したように、タンタル等の単層膜もしくは、Ｔｉ／ＴｉＮ／Ｔｉ膜等の積層膜とすることもできる。

次に、図１８（ｂ）に示すように、配線溝３４およびコンタクトホール３０外部の銅膜３５ｂおよびバリア層３５ａをＣＭＰにより除去して、配線３５および配線３５と配線２６との接続部を形成する。

このように、デュアルダマシン法により、配線溝３５およびコンタクトホール３０内に同時に銅膜３５ｂを埋め込めば、第２層配線と第１層配線との接続が、銅膜３５ｂ−窒化チタン３５ａ−タングステン３５ｃ−銅膜２６ｂとなるため実施の形態１に比べ良好なコンタクト特性を得ることができる。

次いで、図１９に示すように、配線３５（銅膜３５ｂ）上にタングステンを選択成長もしくは優先成長させることにより２から２０ｎｍ程度のタングステン膜３５ｃ（請求項のキャップ導電性膜）を形成する。タングステン膜３５ｃは、例えば、０．３Ｔｏｒｒ（０．３×１．３３３２２×１０²Ｐａ）、設定温度４６０℃で、ＷＦ₆流量５ｓｃｃ、Ｈ₂流量５００ｓｃｃの条件で、１．５分間処理を行うことにより形成する。

かかる処理により、配線３５（銅膜３５ｂ）上のみにタングステンが選択的に成長もしくは、酸化シリコン膜３４上より配線３５上にタングステンが優先的に成長する。

ここで、コンタクトホール３０形成の際もしくはコンタクトホール３０底面のエッチングの際、スパッタエッチングの際の銅の飛散を防止することができるのは、図２３を参照しながら説明した実施の形態１の場合と同様である。

また、選択成長もしくは優先成長を利用することにより、配線３５表面に容易にタングステン膜を形成することができ、配線表面に比較的均一なタングステン膜を形成することができるのも実施の形態１で説明した通りである。また、選択成長もしくは優先成長によれば配線表面のタングステン膜を、薄く形成することができ、良好なコンタクト特性を得ることができる点、誘電率が高く、高速動作の妨げとなっていた銅膜表面の窒化シリコン膜を、タングステン膜とすることができるため装置の高速動作を図ることができる点、後述するプラグ近傍にボイドが発生し、コンタクト領域を覆った場合においてもタングステン膜が電流パスとなりコンタクトを図ることができる点（図２４参照）も実施の形態１で説明した通りである。

さらに、実施の形態１において、図２９を参照しながら説明した通り、タングステン膜３５ｃを形成することにより、配線３５表面の酸化を防止することができ、配線抵抗の上昇を低減することができる。

また、タングステンの他、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ若しくはＮｉ等を銅配線上に形成することも考え得るが、タングステンの抵抗が５〜２０μΩ・ｃｍと例えば、ＴｉＮのそれ８０〜１５０μΩ・ｃｍより小さいことからタングステン膜を用いることにより良好なコンタクトを図ることができる。

次に、図２０に示すように、酸化シリコン膜３３および配線３５上に、窒化シリコン膜３６および酸化シリコン膜３７をＣＶＤ法により順次形成した後、プラグ３９を形成し、さらに、配線４０を形成するのであるが、これらの形成工程は実施の形態１の場合と同様であるためその詳細な説明は省略する。また、配線４０上に酸化シリコン膜４１等を介して形成される配線４３および配線４３上に窒化シリコン膜４４および酸化シリコン膜４５を介して形成されるバンプ下地電極４７およびバンプ電極４８も実施の形態１と同様の工程で形成されるため、その詳細な説明は省略する。

また、バンプ電極４８形成後、パッケージ基板等に実装され半導体集積回路装置が完成するがそれらの説明は省略する。

なお、本実施の形態においては、第１層配線２６、第２層配線３５を形成し、第２層配線３５上にプラグ３９を介してアルミニウム配線４０を形成したが、実施の形態１の場合と同様に、第２層配線とアルミニウム配線４０との間に第３層配線Ｍ３および第４層配線Ｍ４を形成してもよい（図２１）。かかる場合、第３層配線および第４層配線も、第１および第２層配線と同様にデュアルダマシン法により形成する。即ち、配線溝とコンタクトホールを形成した後、これらを同時に埋め込むことにより配線を形成する。さらに、この配線表面にはタングステン膜（３Ｍｃ、４Ｍｃ）が形成される。

（実施の形態３）
実施の形態１および実施の形態２では、タングステン膜２６ｃ、３５ｃ形成後（実施の形態１においては図７（ｂ）、実施の形態２においては図１９参照）、タングステン膜２６ｃ、３５ｃ上に窒化シリコン膜２８、３６および酸化シリコン膜２９、３７を形成したが、図２５（ａ）および（ｂ）に示すように、タングステン膜２６ｃ、３５ｃ上にテトラエトキシシランを原料ガスとしてＣＶＤ法により堆積した酸化シリコン膜（以下ＴＥＯＳ膜という）３２８、３３６を薄く形成し、その上部にＴＥＯＳ膜より誘電率の低い絶縁膜（誘電率４以下）３２９、３３７を形成してもよい。なお、ＴＥＯＳ膜３２８、３３６に変えて、炭化シリコン膜等の炭素を含むシリコン系絶縁膜としても良い。

このように、タングステン膜２６ｃ、３５ｃ上にＴＥＯＳ膜３２８、３３６を形成すれば、緻密なＴＥＯＳ膜によって配線２６、３５を保護することができ、誘電率の低い絶縁膜３２９、３３７を形成すれば、半導体集積回路装置の動作の高速化を図ることができる。

なお、タングステン膜２６ｃ、３５ｃ形成までの工程は、実施の形態１もしくは実施の形態２で説明した場合と同様であるためその説明を省略する。

また、前記絶縁膜３２９、３３７の形成後の工程は、実施の形態１および実施の形態２における酸化シリコン膜２９、３７の形成後の工程と同様であるためその説明を省略する。

（実施の形態４）
実施の形態１および実施の形態２では、タングステン膜２６ｃ、３５ｃ形成後（実施の形態１においては図７（ｂ）、実施の形態２においては図１９参照）、タングステン膜２６ｃ、３５ｃ上に窒化シリコン膜２８、３６および酸化シリコン膜２９、３７を形成したが、図２６（ａ）および（ｂ）に示すように、タングステン膜２６ｃ、３５ｃ上に窒化シリコン膜、ＰＳＧ膜もしくは炭化シリコン膜等の銅の拡散を防止する能力のある絶縁膜４２８、４３６を形成し、その上部に、この絶縁膜４２８、４３６より誘電率の低い低誘電材料からなる絶縁膜４２９、４３７を形成してもよい。この低誘電材料からなる絶縁膜４２９、４３７には、例えば、誘電率４以下の絶縁膜が挙げられ、ＴＥＯＳ膜、ＳｉＯＦ膜、有機系塗布膜およびポーラスシリカ膜等が挙げられる。

このように、タングステン膜２６ｃ、３５ｃ上に窒化シリコン膜等４２８、４３６を形成すれば、タングステン膜２６ｃ、３５ｃの膜厚が充分でない部分においても窒化シリコン膜等４２８、４３６によって銅の窒化シリコン膜４２８、４３６およびＴＥＯＳ膜４２９、４３７への拡散を防止することができる。また、ＴＥＯＳ膜４２９、４３７は、誘電率が４以下であり比較的低誘電であるため、絶縁膜全体の誘電率を低下させることができ、半導体集積回路装置の動作の高速化を図ることができる。

なお、タングステン膜２６ｃ、３５ｃ形成までの工程は、実施の形態１もしくは実施の形態２で説明した場合と同様であるためその説明を省略する。

また、低誘電材料からなる絶縁膜４２９、４３７の形成後の工程は、実施の形態１および実施の形態２における酸化シリコン膜２９、３７の形成後の工程と同様であるためその説明を省略する。

（実施の形態５）
実施の形態１および実施の形態２では、銅膜２６ｂ、３５ｂ等のＣＭＰ後、配線２６、３５の表面にタングステン膜２６ｃ、３５ｃを選択成長もしくは優先成長させたが、タングステン膜２６ｃ、３５ｃ形成前に、次のような前処理を行ってもよい。

銅膜２６ｂ、３５ｂのＣＭＰ後（実施の形態１においては図７（ａ）、実施の形態２においては図１８（ｂ）参照）、基板表面（銅膜２６ｂ、３５ｂおよび酸化シリコン膜２３、３３表面）をフッ化水素（ＨＦ）溶液等の洗浄液で洗浄した後、配線２６、３５上にタングステン膜２６ｃ、３５ｃを選択成長もしくは優先成長させる。

このように、配線２６、３５上にタングステン膜２６ｃ、３５ｃを選択成長もしくは優先成長させる前に、基板表面をフッ化水素（ＨＦ）を含む溶液で洗浄すれば、酸化シリコン膜上のメタル汚染がエッチングされるため（図２７（ｂ））、選択性もしくは優先性がよく、配線２６、３５上にタングステン膜を形成することができる（図２７（ｃ））。これに対して、銅膜２６ｂ、３５ｂ等のＣＭＰ後、酸化シリコン膜２３、３３上に汚染メタルが存在した場合、図２７（ａ）に示すように汚染メタル上にもタングステン膜が成長してしまう。

図２８（ａ）は、フッ化水素（ＨＦ）溶液での洗浄を行った場合（処理時間２０秒：Ｂ、処理時間６０秒：Ｃ）と、フッ化水素（ＨＦ）溶液での洗浄を行わなかった場合：Ａの配線ショート歩留まりを示したグラフである。

図２８（ａ）に示すように、フッ化水素（ＨＦ）溶液での洗浄を行わなかった場合：Ａは、歩留まりが３０％程度であるのに対し、フッ化水素（ＨＦ）溶液での洗浄を行った場合は、処理時間が２０秒：Ｂ、６０秒：Ｃの双方とも歩留まりは１００％であった。

なお、本実施の形態における前処理は、実施の形態３および実施の形態４で説明した半導体集積回路装置の製造に際しても適用することができる。

（実施の形態６）
また、実施の形態１および実施の形態２では、銅膜２６ｂ、３５ｂ等のＣＭＰ後、配線２６、３５の表面にタングステン膜２６ｃ、３５ｃを選択成長もしくは優先成長させたが、タングステン膜２６ｃ、３５ｃ形成前に、次のような前処理を行ってもよい。

銅膜２６ｂ、３５ｂのＣＭＰ後（実施の形態１においては図７（ａ）、実施の形態２においては図１８（ｂ）参照）、基板表面に対し、例えば、４３０℃、１０Ｔｏｒｒ（１０×１．３３３２２×１０²Ｐａ）の条件下で、水素処理を１分間行う。なお、この水素処理は、タングステン膜２６ｃ、３５ｃの成膜と同じ装置内で行うことが可能である。

このように、配線２６、３５上にタングステン膜２６ｃ、３５ｃを選択成長もしくは優先成長させる前に、基板表面を水素処理すれば、配線上の酸化物が還元され、また、基板表面の吸着ガス、水分および有機物が除去される。また、配線表面に水素が吸着・吸蔵されることにより、その後のタングステン膜２６ｃ、３５ｃ形成時に、タングステンが選択成長もしくは優先成長しやすくなる。

従って、信頼性の高いタングステン膜を形成することができ、また、タングステン膜と銅膜２６ｂ、３５ｂとの密着性を向上させることができる。

図２８（ｂ）は、水素処理行った場合（処理時間６０秒：Ｂ、処理時間３００秒：Ｃ）と、水素処理を行わなかった場合：Ａの配線ショート歩留まりを、また、図２８（ｃ）は、配線抵抗歩留まりを示したグラフである。なお、タングステン膜の成長条件は、設定温度４６０℃、ＷＦ₆流量７ｓｃｃ、水素流量５００ｓｃｃ、圧力０．４５Ｔｏｒｒ（０．４５×１．３３３２２×１０²Ｐａ）で、処理時間１２０秒である。また、実施の形態５および後述の実施の形態７で説明する洗浄処理は行っていない。

図２８（ｂ）に示すように、水素処理を行わなかった場合：Ａは、配線ショート歩留まりがほぼ０％であるのに対し、水素処理を行った場合は、処理時間が６０秒：Ｂ、３００秒：Ｃの双方とも歩留まりは１００％となった。また、図２８（ｃ）に示すように、水素処理を行わなかった場合：Ａは、配線抵抗歩留まりが３０％程度であるのに対し、水素処理を行った場合は、処理時間が６０秒：Ｂ、３００秒：Ｃの双方とも歩留まりは１００％であった。

また、タングステン膜２６ｃ、３５ｃ形成後にも同様の還元処理、例えば、３６０℃でのアンモニア（ＮＨ_３）プラズマ処理を行えば、タングステン膜２６ｃ、３５ｃ上を含む基板表面の吸着ガス、水分および有機物が除去され、信頼性の高いタングステン膜を形成することができる。また、タングステン膜２６ｃ、３５ｃ上に形成される窒化シリコン膜等の絶縁膜との密着性を向上させることができる。なお、この還元処理は、前記絶縁膜の成膜と同一装置内で行うことが可能である。

なお、本実施の形態における前処理は、実施の形態３および実施の形態４で説明した半導体集積回路装置の製造に際しても適用することができる。

また、実施の形態１〜４で説明した半導体集積回路装置に対し、実施の形態５で説明した洗浄処理と本実施の形態の還元処理を併用することもできる。

（実施の形態７）
また、配線表面にタングステン膜２６ｃ、３５ｃ形成を選択成長もしくは優先成長させた後、次のような後処理を行ってもよい。

配線２６、３５表面にタングステン膜２６ｃ、３５ｃを選択成長もしくは優先成長させた後（実施の形態１においては図７（ｂ）、実施の形態２においては図１９（ａ）参照）、基板表面（タングステン膜２６ｃ、３５ｃおよび酸化シリコン膜２３、３３表面等）をフッ化水素（ＨＦ）もしくは過酸化水素（Ｈ₂Ｏ₂）等を含む溶液で洗浄する。

このように、タングステン膜２６ｃ、３５ｃを選択成長もしくは優先成長させた後に、基板表面をフッ化水素（ＨＦ）溶液等で洗浄すれば、図２７（ａ）に示すように、酸化シリコン膜上にタングステン膜が成長し（選択性のやぶれが生じ）、もしくは、実施の形態５において説明したように酸化シリコン膜上の汚染メタル上にタングステン膜が成長した場合であっても、これら不必要なタングステン膜および汚染メタルがエッチングされ、信頼性の高いタングステン膜を形成することができる。

なお、不必要なタングステン膜の除去に際してはＣＭＰを用いても良い。配線上に形成されたタングステン膜は相対的に厚く連続膜であるのに対して、絶縁膜上のタングステン膜は不連続でかつ薄いため、絶縁膜上のタングステン膜のみを除去することができる。

また、本実施の形態における後処理は、実施の形態１〜４で説明した半導体集積回路装置の製造に際しても適用することができる。

また、実施の形態１〜４で説明した半導体集積回路装置に対し、実施の形態５もしくは実施の形態６で説明した前処理と本実施の形態の後処理を併用することもできる。

さらに、実施の形態１〜４で説明した半導体集積回路装置に対し、実施の形態５で説明した洗浄処理および実施の形態６で説明した還元処理と本実施の形態の後処理を併用することもできる。

以上、発明者によってなされた本発明を、実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

特に、前述の実施の形態においては、ＭＩＳＦＥＴおよび抵抗素子上に形成された配線に本発明を適用したが、本発明は、多層配線を用いた半導体集積回路装置に広く適用可能である。

また、前述の実施の形態においては、銅配線（銅膜２６ｂ）としたが、銅、銀、アルミニウムもしくはこれらの金属を主成分とする合金から成る配線としても良い。また、銅合金には、Ｍｇ含有量が５％以下の合金もしくはＡｌ含有量が３％以下の合金を含む。

また、前述の実施の形態においては、バリア層２６ａ、３５ａ等上に銅膜２６ｂ、３５ｂ等を形成したが、図３０に示すように、（ａ）タングステン膜８２６ａ、８３５ａを配線溝底部にのみ残存させる、（ｂ）バリア層３５ａ上に更にタングステン膜８３５ｄを形成する、もしくは、（ｃ）（ａ）に示したタングステン膜８２６ａ、８３５ａ上にさらにバリア層２６ａ、３５ａを形成する等種々の変更、組み合わせが可能である。

本発明の半導体集積回路装置の製造方法は、たとえばダマシン法を用いて形成された配線を有する半導体集積回路装置の製造工程に適用することができる。

本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。 本発明の実施の形態２である半導体集積回路装置の製造工程を示す断面図である。 本発明の実施の形態２である半導体集積回路装置の製造工程を示す断面図である。 本発明の実施の形態２である半導体集積回路装置の製造工程を示す断面図である。 本発明の実施の形態２である半導体集積回路装置の製造工程を示す断面図である。 本発明の実施の形態２である半導体集積回路装置の製造工程を示す断面図である。 本発明の実施の形態２である半導体集積回路装置の製造工程を示す断面図である。 本発明の実施の形態２である半導体集積回路装置の製造工程を示す断面図である。 本発明の実施の形態２である半導体集積回路装置の製造工程を示す断面図である。 本発明の実施の形態２である半導体集積回路装置の製造工程を示す断面図である。 本発明の効果を説明するための図である。 本発明の効果を説明するための図である。 本発明の効果を説明するための図である。 本発明の実施の形態３である半導体集積回路装置の製造工程を示す断面図である。 本発明の実施の形態４である半導体集積回路装置の製造工程を示す断面図である。 本発明の実施の形態５および実施の形態７に関する効果を説明するための図である。 本発明の実施の形態５および実施の形態６に関する効果を説明するための図である。 本発明の効果を説明するための図である。 本発明のその他の実施の形態である半導体集積回路装置の製造工程を示す断面図である。

符号の説明

１ 半導体基板
２ 素子分離領域
３ ｐウエル
４ ｎウエル
５ ゲート酸化膜
６ 多結晶シリコン膜
７ ゲート電極
８ ｎ型半導体領域
９ ｐ型半導体領域
１０ サイドウォール
１１ ｎ^＋型半導体領域
１２ ｐ^＋型半導体領域
１３ 絶縁膜
１４ 引き出し電極
１６ シリサイド層
１８ 層間絶縁膜
２０ コンタクトホール
２１ プラグ
２２ 窒化シリコン膜
２３ 酸化シリコン膜
２５ 配線溝
２６ 配線
２６ａ バリア層
２６ｂ 銅膜
２６ｃ タングステン膜
２８ 窒化シリコン膜
２９ 酸化シリコン膜
３０ コンタクトホール
３１ プラグ
３１ａ 窒化チタン膜
３１ｂ タングステン膜
３２ 窒化シリコン膜
３３ 酸化シリコン膜
３４ 配線溝
３５ 配線
３５ａ バリア層
３５ｂ 銅膜
３５ｃ タングステン膜
３６ 窒化シリコン膜
３７ 酸化シリコン膜
３８ コンタクトホール
３９ プラグ
３９ａ 窒化チタン膜
３９ｂ タングステン膜
４０ アルミニウム配線
４０ａ チタン膜
４０ｂ アルミニウム膜
４０ｃ 窒化チタン膜
４１ 酸化シリコン膜
４２ ＳＯＧ膜
４２ａ 酸化シリコン膜
４３ 配線
４４ 窒化シリコン膜
４５ 酸化シリコン膜
４７ バンプ下地電極
４８ バンプ電極
４９、５１、５３、５５ 窒化シリコン膜
５０、５２、５４、５６ 酸化シリコン膜
３３ａ 反射防止膜もしくはレジスト膜
３２８、３３６ ＴＥＯＳ膜
３２９、３３７ 絶縁膜
４２８、４３６ 窒化シリコン膜
４２９、４３７ ＴＥＯＳ膜
Ｍ３ 第３層配線
Ｍ３ｃ タングステン膜
Ｍ４ 第４層配線
Ｍ４ｃ タングステン膜
Ｐ３ プラグ
Ｐ４ プラグ
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｒ 導体膜

Claims (17)

1. （ａ）半導体基板上に形成された第１の絶縁膜中に配線溝を形成する工程と、
   （ｂ）前記配線溝内を含む前記第1の絶縁膜上にバリア層および導電性膜を順次形成後、前記配線溝外部の前記バリア層および導電性膜を除去することによって前記配線溝内に配線を形成する工程と、
   （ｃ）前記配線上にキャップ導電性膜を選択成長もしくは優先成長させることにより、前記配線上にキャップ導電性膜を形成する工程と、
   （ｄ）前記キャップ導電性膜および前記第1の絶縁膜上にバリア絶縁膜となる第２の絶縁膜を形成する工程と、
   を有することを特徴とする半導体集積回路装置の製造方法。
2. （ａ）半導体基板上に形成された第１の絶縁膜中に配線溝を形成する工程と、
   （ｂ）前記配線溝内にバリア層および第１の導電性膜を順次形成することによって前記配線溝内に配線を形成する工程と、
   （ｃ）前記配線上にキャップ導電性膜を選択成長もしくは優先成長させることにより、前記配線上にキャップ導電性膜を形成する工程と、
   （ｄ）前記キャップ導電性膜および前記第1の絶縁膜上にバリア絶縁膜となる第２の絶縁膜を形成する工程と、
   （ｅ）前記配線上の前記第２の絶縁膜を部分的に除去して、前記キャップ導電性膜を露出する開孔を形成する工程と、
   （ｆ）前記開孔内に第２の導電性膜を形成する工程と、
   を有することを特徴とする半導体集積回路装置の製造方法。
3. （ａ）半導体基板上に第１の配線を形成する工程と、
   （ｂ）前記第１の配線上に第１の絶縁膜を形成する工程と、
   （ｃ）前記第１の配線のコンタクト領域上の前記第1の絶縁膜を除去することによりコンタクトホールを形成する工程と、
   （ｄ）前記コンタクトホール内を含む第１の絶縁膜上に第１の導電性膜を形成する工程と、
   （ｅ）前記コンタクトホール外部の第１の導電性膜を除去することによりプラグを形成する工程と、
   （ｆ）前記第１の絶縁膜および前記プラグ上に第２の絶縁膜を形成する工程と、
   （ｇ）第２の配線形成予定領域の前記第２の絶縁膜を除去することにより配線溝を形成する工程と、
   （ｈ）前記配線溝内を含む前記第２の絶縁膜上にバリア層および第２の導電性膜を順次形成する工程と、
   （ｉ）前記配線溝外部の前記バリア層および第２の導電性膜を除去することにより前記配線溝内に第２の配線を形成する工程と、
   （ｊ）前記第２の配線上にキャップ導電性膜を選択成長もしくは優先成長させることにより、前記第２の配線上にキャップ導電性膜を形成する工程と、
   （ｋ）前記キャップ導電性膜および前記第２の絶縁膜上にバリア絶縁膜となる第３の絶縁膜を形成する工程と、
   を有することを特徴とする半導体集積回路装置の製造方法。
4. （ａ）半導体基板上に第１の配線を形成する工程と、
   （ｂ）前記第１の配線上に第１の絶縁膜および第２の絶縁膜を順次形成する工程と、
   （ｃ）前記第１の配線のコンタクト領域上の前記第１および第２の絶縁膜を除去することによりコンタクトホールを形成する工程と、
   （ｄ）第２の配線形成予定領域の前記第２の絶縁膜を除去することにより配線溝を形成する工程と、
   （ｅ）前記コンタクトホールおよび配線溝内を含む前記第２の絶縁膜上にバリア層および導電性膜を順次形成する工程と、
   （ｆ）前記コンタクトホールおよび配線溝外部の前記バリア層および導電性膜を除去することにより第２の配線および前記第１の配線と第２の配線との接続部を形成する工程と、
   （ｇ）前記第２の配線上にキャップ導電性膜を選択成長もしくは優先成長させることにより、前記第２の配線上にキャップ導電性膜を形成する工程と、
   （ｈ）前記キャップ導電性膜および前記第２の絶縁膜上にバリア絶縁膜となる第３の絶縁膜を形成する工程と、
   を有することを特徴とする半導体集積回路装置の製造方法。
5. （ａ）半導体基板上に第１の配線を形成する工程と、
   （ｂ）前記第１の配線上に第１の絶縁膜および第２の絶縁膜を順次形成する工程と、
   （ｃ）第２の配線形成予定領域の前記第２の絶縁膜を除去することにより配線溝を形成する工程と、
   （ｄ）前記第１の配線のコンタクト領域上の第１の絶縁膜を除去することによりコンタクトホールを形成する工程と、
   （ｅ）前記コンタクトホールおよび配線溝内を含む前記第２の絶縁膜上にバリア層および導電性膜を順次形成する工程と、
   （ｆ）前記コンタクトホールおよび配線溝外部の前記バリア層および導電性膜を除去することにより第２の配線および前記第１の配線と第２の配線との接続部を形成する工程と、
   （ｇ）前記第２の配線上にキャップ導電性膜を選択成長もしくは優先成長させることにより、前記第２の配線上にキャップ導電性膜を形成する工程と、
   （ｈ）前記キャップ導電性膜および前記第２の絶縁膜上にバリア絶縁膜となる第３の絶縁膜を形成する工程と、
   を有することを特徴とする半導体集積回路装置の製造方法。
6. 請求項１、４もしくは５記載の半導体集積回路装置の製造方法であって、
   前記半導体集積回路装置の製造方法は、さらに、
   前記請求項１記載の第２の絶縁膜、請求項４記載の第３の絶縁膜もしくは請求項５記載の第３の絶縁膜を部分的に除去して、前記キャップ導電性膜を露出する開孔を形成する工程と、
   前記開孔内に導電材料を埋め込むことによりプラグを形成する工程と、
   前記請求項１記載の第２の絶縁膜、請求項４記載の第３の絶縁膜もしくは請求項５記載の第３の絶縁膜上に前記プラグ上まで延在する上層配線を形成する工程と、
   を有することを特徴とする半導体集積回路装置の製造方法。
7. 請求項１乃至５のいずれか１項に記載の半導体集積回路装置の製造方法であって、
   前記請求項１記載の配線もしくは請求項２乃至５記載の第２の配線は、銅、銀、アルミニウムもしくはこれらの金属を主成分とする合金から成る配線であることを特徴とする半導体集積回路装置の製造方法。
8. 請求項１乃至５のいずれか１項に記載の半導体集積回路装置の製造方法であって、
   前記キャップ導電性膜は、Ｗより成る膜であることを特徴とする半導体集積回路装置の製造方法。
9. 請求項１乃至５のいずれか１項に記載の半導体集積回路装置の製造方法であって、
   前記キャップ導電性膜はＷＮ、ＴｉＮ、Ｔａ，ＴａＮもしくはＮｉから成る膜であることを特徴とする半導体集積回路装置の製造方法。
10. 請求項１乃至５のいずれか１項に記載の半導体集積回路装置の製造方法であって、
    前記キャップ導電性膜は、１Ｔｏｒｒ（１×１．３３３２２×１０²Ｐａ）以下の圧力下で形成されることを特徴とする半導体集積回路装置の製造方法。
11. 請求項１乃至５のいずれか１項に記載の半導体集積回路装置の製造方法であって、
    前記請求項１もしくは２記載の第２の絶縁膜もしくは請求項３乃至５記載の第３の絶縁膜の形成工程は、
    （ａ）前記キャップ導電性膜上にＴＥＯＳ膜もしくは炭素を含むシリコン系絶縁膜を形成する工程と、
    （ｂ）前記ＴＥＯＳ膜もしくは炭素を含むシリコン系絶縁膜上に前記ＴＥＯＳ膜もしくは炭素を含むシリコン系絶縁膜より誘電率の低い膜を形成する工程と、
    を有することを特徴とする半導体集積回路装置の製造方法。
12. 請求項１乃至５のいずれか１項に記載の半導体集積回路装置の製造方法であって、
    前記請求項１もしくは２記載の第２の絶縁膜もしくは請求項３乃至５記載の第３の絶縁膜の形成工程は、
    （ａ）前記キャップ導電性膜上に、前記キャップ導電性膜を構成する導電体材料の拡散を防止する拡散防止絶縁膜を形成する工程と、
    （ｂ）前記拡散防止絶縁膜上に前記拡散防止絶縁膜よりも誘電率の低い低誘電絶縁膜を形成する工程と、
    を有することを特徴とする半導体集積回路装置の製造方法。
13. 請求項１２記載の半導体集積回路装置の製造方法であって、
    前記拡散防止絶縁膜は、窒化シリコン膜、ＰＳＧ膜もしくは炭化シリコン膜であることを特徴とする半導体集積回路装置の製造方法。
14. 請求項１２記載の半導体集積回路装置の製造方法であって、
    前記低誘電絶縁膜は、ＴＥＯＳ膜もしくはＳｉＯＦ膜であることを特徴とする半導体集積回路装置の製造方法。
15. 請求項１乃至５のいずれか１項に記載の半導体集積回路装置の製造方法であって、
    前記キャップ導電性膜は、基板表面をフッ化水素（ＨＦ）を含む溶液で洗浄した後形成されることを特徴とする半導体集積回路装置の製造方法。
16. 請求項１乃至５のいずれか１項に記載の半導体集積回路装置の製造方法であって、
    前記キャップ導電性膜は、基板表面を水素処理した後形成されることを特徴とする半導体集積回路装置の製造方法。
17. 請求項１乃至５のいずれか１項に記載の半導体集積回路装置の製造方法であって、
    前記キャップ導電性膜形成工程は、前記選択成長もしくは優先成長後に、基板表面をフッ化水素（ＨＦ）もしくは過酸化水素（Ｈ₂Ｏ₂）を含む溶液で洗浄する工程を含むことを特徴とする半導体集積回路装置の製造方法。

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