KR100832177B1 - 반도체 집적회로장치 및 그 제조방법 - Google Patents

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타츠유키 사이토
나오후미 오오하시
토시노리 이마이
준지 노구치
쯔요시 타마루
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

반도체 기판상에 형성된 산화실리콘막 및 질화실리콘막중에 배선홈 내부를 포함하는 산화실리콘막상에 배리어층 및 동막을 순차 형성한 후, 상기 배선홈 외부의 배리어층 및 동막을 제거함으로써 배선을 형성한다. 배선상에 텅스텐을 선택성장 혹은 우선성장시킴으로써, 배선상에 선택적으로 텅스텐막을 형성한다. 또한, 동막형성 후 수소처리를 행한다. 또, 배선형성 후, 이물 또는 오염금속을 제거하는 용액 등의 세정액으로 세정한다. 다시, 배선형성 후, 수소처리를 행한다.
반도체 집적회로장치, 배선홈, 배리어층, 도전성막, 선택성장, 우선성장, 수소처리

Description

반도체 집적회로장치 및 그 제조방법{A SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND A METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체 집적회로장치 및 그 제조기술에 관한 것으로, 특히, 절연막중에 배선용 홈을 형성한 후, 도전막을 홈 내부에 매립하여, 이른바 다마씬(damascene)법에 의해 형성되는 배선에 적용하는 유효한 기술에 관한 것이다.
근래, 반도체 집적회로장치에서의 배선의 미세화 및 다층화에 따라, 예를 들면, T. Saito et. al, in Proceedings of International Interconnect Technology Conference in 1998, pp. 160-162 등에, 절연막중에 배선용 홈을 형성한 후, 도전막을 홈 내부에 매립함으로써 배선을 형성하는, 이른바 다마씬(damascene) 기술이 검토되고 있다.
또한, 일본특허공개 평 8-222568호 공보에는, 절연막중에 배선용 홈을 형성하고, CVD(Chemical Vapor Deposition)법에 의해 질화티탄(TiN) 박막으로 이루어지는 배리어(barrier)층을 성막하고, 또한, 이 배리어층상에 동(銅)박막을 성막한 후, 동박막을 에치백(etched back)하고, 다시, TiN 박막으로 이루어지는 보호막을 형성한 후, 에칭함으로써 동박막 배선상에 보호막을 잔존시키는 기술이 기재되어 있다.
또한, 미쯔비시 전기기보 pp333-336, 1997에는, 동(銅) 다마씬 배선 상면에 TiWN 등의 배리어층을 설치하는 기술이 기재되어 있다.
상기 절연막중에 배선용 홈을 형성한 후, 도전막을 홈 내부에 매립함으로써 배선을 형성하는, 이른바 다마씬 기술에 의한 배선의 형성에서, 본 발명자들은, 이하에 나타내는 바와 같은 공지의 기술이 아닌 문제를 인식하였다.
예를 들면, 상기 도전막에는 동(銅)이 이용되지만, 동(Cu)은, 알루미늄(Al)이나 텅스텐(W) 등의 금속과 비교하여, 절연막인 산화실리콘막중을 산화하기 쉬운 성질을 갖는다. 또한, 도전막상에 직접 산화실리콘막을 형성하면, 접촉부분의 동이 산화되어 배선저항이 상승한다.
따라서, 배선을 덮는 배리어막의 검토가 중요해진다. 이 배선을 덮는 배리어막 중, 배선홈 내부의 배리어막으로서는, 질화티탄(TiN)막이 검토되고 있고, 배선 상부를 덮는 피막(캡막)으로서 질화실리콘(SiN)막이 검토되고 있다.
그러나, 배선 상부를 덮는 질화실리콘막에 의해 동의 확산이나 산화를 방지하기 위해서는, 어느 정도 두께의 질화실리콘막의 형성이 필요해진다. 또한, 질화실리콘막은, 유전율이 높기 때문에 배선의 RC 시정수(時定數)가 커져, 장치의 고속동작을 방해한다.
또한, 동배선내 혹은 동표면에서의 동의 확산에 의해 전자이동이 생길 수 있지만, 동의 확산의 용이함을 본 발명자들이 검토한 결과, 동-배리어막 계면과 동-질화실리콘막 계면에서는, 확산의 활성화 에너지가 동-배리어막 계면쪽이 크다(즉, 동이 확산하기 어렵다)고 추측된다. 따라서, 전자이동 수명은, 동-질화실리콘막 계면에서의 동의 확산의 활성화 에너지값에 의해 법칙이 되게 된다.
또한, 동배선상에 절연막을 통하여 더욱 상층의 배선을 형성할 경우, 절연막중에 형성된 플래그를 통하여 동배선과 상층배선이 접속되지만, 이 경우, 동배선상에 질화실리콘막은, 콘택트를 얻기 위해 제거되어 있고, 플래그 저면은 하층배선의 동과 직접 접해 있다. 이 때문에, 플래그 저부에서 하층의 동배선으로의 전류패스에 의해 전류가 집중하여 전자이동이 발생하기 쉽다. 또한, 플래그 바로 밑에서, 전자이동에 의해 보이드(void)가 발생하면, 플래그와 하층의 동배선과의 접촉면적이 작아지져, 가속적으로 배선수명이 저하해버린다.
또한, 상기 플래그의 형성에 있어서, 콘택트홀을 개공하지만, 이때 혹은 콘택트 특성을 향상시키기 위한 콘택트홀 저부의 에칭시에, 콘택트홀 저부의 동배선 자체가 스퍼터 에칭되어버리기 때문에, 콘택트홀 측벽에 동이 부착해버린다. 이러한 동은, 상술한 바와 같이, 절연막중으로 확산하기 쉽고, 절연내압의 저하나 리크전류의 증가를 초래한다.
또한, 상술의 도전막을 배선홈 내부에 매립하는데는, 배선홈 내부를 포함하는 절연막상에, 예를 들면 동막을 형성하고, 홈 외부의 여분의 동막을 화학기계적 연마(CMP : Chemical Mechanical Polishing)에 의해 제거한다. 이 때, 동배선 상부는, 움푹 패이거가 생기거나 여러 가지 결함이 발생한다. 이어서, 동배선상에 질화실리콘막을 형성하면, 상기 결함부에 보이드가 발생하고, 이 보이드가 전자이동의 기점이 될 수 있다.
또한, 하층의 동배선에 대하여 상술한 콘택트홀용의 마스크가 어긋난 경우, 하층배선의 측부가 미세하게 움푹 패일 수 있다. 이렇게 미세하게 패인 곳에는, 플래그를 매립하는 것이 곤란하고, 상술의 경우와 마찬가지로 보이드가 되어, 전자이동의 기점이 될 수 있다. 또한, 이 경우에는, 플래그와 하층배선과의 접촉면적이 마스크 어긋남에 의해 적게 되어 있으므로, 이러한 접촉부 계면에 상술한 보이드가 이동한 경우, 플래그와 하층배선의 접속을 확보할 수 없고 접속불량이 된다.
본 발명의 목적은, 배선상에 캡 도전성막을 형성함으로써, 반도체 집적회로장치의 고속화를 도모하는데 있다.
또한, 본 발명의 다른 목적은, 전자이동이나 스트레스 마이그레이션의 발생을 억제하고, 배선수명을 길게 하는데 있다.
또한, 본 발명의 다른 목적은, 콘택트홀 저부의 에칭시에, 베이스인 동배선이 직접 스퍼터되는 것을 방지하고, 절연내압의 향상이나, 리크전류의 저감을 도모하는데 있다.
또한, 본 발명의 다른 목적은, 콘택트홀이 배선에 대하여 어긋난 경우라도, 콘택트 불량을 저감하는데 있다.
본 발명의 상기 목적과 신규한 특징은, 본 명세서의 기술 및 첨부도면에서 명백하게 될 것이다.
본원에서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면, 하기와 같다.
본 발명의 반도체 집적회로장치의 제조방법은, 배선홈 내부에 배리어층 및 도전성막을 순차적으로 형성한 후, 배선홈 외부의 배리어층 및 도전성 막을 제거함으로써, 배선을 형성한 후, 배선상에 캡 도전성막을 선택성장 혹은 우선성장시킴으로써, 배선상에 캡 도전성막을 형성하는 것이다.
이와 같이, 배선상에 캡 도전성막을 선택성장 혹은 우선성장시킴으로써, 용이하게 캡 도전성막을 형성할 수 있고, 반도체 집적회로장치의 고속화를 도모할 수 있다. 또한, 전자이동이나 스트레스 마이그레이션의 발생을 억제하고, 배선수명을 길게 할 수 있다. 또한, 배선상에 형성되는 콘택트홀 저부의 에칭시에, 베이스인 배선이 직접 스퍼터되는 것을 방지할 수 있고, 절연내압의 향상이나, 리크전류의 저감을 도모할 수 있다. 또한, 이 콘택트홀이 배선에 대하여 어긋난 경우라도, 콘택트홀을 유지할 수 있고, 콘택트 불량을 저감할 수 있다.
또한, 상기 배선에는, 예를 들면, 동(Cu), 은(Ag), 알루미늄(Al) 중 적어도 하나를 포함하는 합금으로 이루어진 배선이 이용되고, 또한, 상기 캡 도전성막에는, 예를 들면, 텅스텐(W)막이 이용된다. 이 캡 도전성막에는, 질화텅스텐(WN), 질화티탄(TiN), 탄탈(Ta), 질화탄탈(TaN) 혹은 니켈(Ni)막을 이용할 수도 있다. 또한, 이 캡 도전성막은, 1 Torr(1×1.33322×102Pa) 이하의 압력하에서 형성할 수 있다.
또한, 상기 캡 도전성막상에 절연막을, TEOS(Tetraethylorthosilicate)막 혹은 탄소를 포함하는 실리콘계 절연막과 이들 막보다 유전율이 낮은 막과의 적층막으로 할 수도 있다. 또한, 상기 캡 도전성막상의 절연막을, 도전성막을 구성하는 도전체 재료의 확산을 방지하는 확산방지 절연막과 저유전 절연막으로 할 수도 있다. 이 확산방지 절연막에는, 예를 들면, 질화실리콘막, PSG막 혹은 탄화실리콘막 등이 이용된다. 또한, 저유전 절연막에는, 예를 들면, TEOS막 혹은 SiOF막 등이 이 용된다.
또한, 상기 캡 도전성막 형성전에, 기판표면을 이물 또는 오염금속을 제거하는 불화수소(HF) 등을 포함하는 용액으로 세정할 수도 있다. 또한, 상기 캡 도전성막 형성전에, 기판표면을 수소처리할 수도 있다. 또한, 상기 캡 도전성막 형성후에, 기판표면을 불화수소(HF) 혹은 과산화수소(H2O2)를 포함하는 용액으로 세정할 수도 있다.
이들 처리에 의해 신뢰성이 높은 캡 도전성막을 형성할 수 있다.
또한, 본 발명의 반도체 집적회로장치는, 배선홈 측벽 및 저부에 형성된 배리어층과, 배리어층상에 형성된 도전성막과, 도전성막상에 형성된 캡 도전성막을 갖는 것이다.
이와 같이, 도전성막(배선)상에 캡 도전성막을 형성함으로써, 반도체 집적회로장치의 고속화를 도모할 수 있다. 또한, 전자이동이나 스트레스 마이그레이션의 발생을 억제하고, 배선수명을 길게할 수 있다. 또한, 배선상에 형성되는 콘택트홀 저부의 에칭시에, 베이스인 배선이 직접 스퍼터되는 것을 방지할 수 있고, 절연내압의 향상이나, 리크전류의 저감을 도모할 수 있다. 또한, 이 콘택트홀이 배선에 대하여 어긋난 경우라도, 콘택트를 유지할 수 있고, 콘택트 불량을 저감할 수 있다.
또한, 상기 배선에는, 예를 들면, 동, 은, 알루미늄 중 적어도 하나를 포함하는 합금으로 이루어지는 배선이 이용되고, 또한, 상기 캡 도전성막에는, 예를 들 면, W막이 이용된다. 이 캡 도전성막에는, WN, TiN, Ta, TaN 혹은 Ni막을 이용할 수도 있다. 또한, 이 캡 도전성막은, 선택성장 혹은 우선성장에 의해 형성된 막이라도 되고, 또, 1Torr(1×1.33322×102Pa) 이하의 압력하에서 형성된 막이라도 된다. 또한, 이 캡 도전성막의 막두께는, 동일배선 내에서 균일하며, 또한, 배선폭에 관계없이 균일하게 할 수 있다. 또, 이 캡 도전성막의 막두께의 편차를 50% 이하로 할 수 있다. 또한, 이 캡 도전성막의 막두께를, 배선홈 저부의 배리어층보다 얇게 할 수 있다. 또한, 이 캡 도전성막의 막두께는, 예를 들면 2∼20㎚이다.
또한, 상기 캡 도전성막상의 절연막을, TEOS막 혹은 탄소를 포함하는 실리콘계 절연막과 이들 막에 의해 유전율이 낮은 막과의 적층막으로 할 수도 있다. 또한, 상기 캡 도전성막상의 절연막을, 도전성막을 구성하는 도전체 재료의 확산을 방지하는 확산방지 절연막과 저유전 절연막으로 할 수도 있다. 이 확산방지 절연막에는, 예를 들면, 질화실리콘막, PSG막 혹은 탄화실리콘막 등이 이용된다. 또한, 저유전 절연막에는, 예를 들면, TEOS막 혹은 SiOF막 등이 이용된다.
본원에서 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 하기와 같다.
본 발명의 반도체 집적회로장치의 제조방법에 의하면, 배선상에 캡 도전성막을 선택성장 혹은 우선성장시켰으므로, 반도체 집적회로장치의 고속화를 도모할 수 있다.
또한, 전자이동이나 스트레스 마이그레이션의 발생을 억제하고, 배선수명을 길게 할 수 있다.
게다가, 배선상에 형성되는 콘택트홀 저부의 에칭시에, 베이스인 배선이 직접 스퍼터되는 것을 방지할 수 있고, 절연내압의 향상이나, 리크전류의 저감을 도모할 수 있다.
또한, 이 콘택트홀이 배선이 대하여 어긋난 경우라도, 콘택트를 유지할 수 있고, 콘택트 불량을 저감할 수 있다.
또한, 배선표면의 산화를 방지할 수 있고, 배선저항의 상승을 저감할 수 있다.
또한, 상기 캡 도전성막 형성 전에, 기판표면을 불화수소(HF)를 포함하는 용액으로 세정한다. 혹은, 기판표면을 수소처리하는 등의 전(前)처리를 행하면, 신뢰성이 높은 캡 도전성막을 형성할 수 있다. 또한, 상기 캡 도전성막 형성 후에, 기판표면을 불화수소(HF) 혹은 과산화수소(H2O2)를 포함하는 용액으로 세정하면, 신뢰성이 높은 캡 도전성막을 형성할 수 있다.
또한, 본 발명의 반도체 집적회로장치에 의하면, 배선상에 캡 도전성막을 형성했으므로, 반도체 집적회로장치의 고속화를 도모할 수 있다.
또한, 전자이동이나 스트레스 마이그레이션의 발생을 억제하고, 배선수명을 길게할 수 있다.
또한, 배선상에 형성되는 콘택트홀 저부의 에칭시, 베이스인 배선이 직접 스 퍼터되는 것을 방지할 수 있고, 절연내압의 향상이나, 리크전류의 저감을 도모할 수 있다.
또한, 이 콘택트홀이 배선에 대하여 어긋난 경우라도, 콘택트를 유지할 수 있고, 콘택트홀 불량을 저감할 수 있다.
또한, 배선표면의 산화를 방지할 수 있고, 배선저항의 상승을 저감할 수 있다.
이하, 본 발명의 실시형태를 도면에 의거하여 상세하게 설명한다. 또한, 실시형태를 설명하기 위한 모든 도면에서, 동일한 부재에는 동일 부호를 붙이고, 그 반복 설명은 생략한다.
(실시형태 1)
도 1에서 도 11은, 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 공정순으로 나타낸 단면도이다.
우선, 도 1의 (a)에 나타내는 바와 같이, 예를 들면 p형의 단결정 실리콘으로 이루어지는 반도체 기판(1)을 준비하고, 반도체 기판(1)의 주면에 소자분리영역(2)을 형성한다. 소자분리영역(2)을 형성하는데는, 우선 소자분리영역의 반도체 기판(1)을 에칭하여 깊이 350㎚ 정도의 홈을 형성한 후, 반도체 기판(1)을 약 850℃∼1000℃로 열산화함으로써, 이 홈의 내벽에 막두께 10㎚ 정도의 얇은 산화실리콘막(도시하지 않음)을 형성한다. 다음에, 홈의 내부를 포함하는 반도체 기판(1)상에 CVD법으로 막두께 450∼500㎚ 정도의 산화실리콘막을 퇴적하고, 홈 외부의 산화 실리콘막을 CMP에 의해 제거함으로써, 그 표면을 평탄화한다.
다음에, 반도체 기판(1)에 p형 불순물(예를 들면 붕소(B)) 및 n형 불순물(예를 들면 인(P))을 이온 주입한 후, 반도체 기판(1)을 약 950℃로 열처리하고, 상기 불순물을 확산시킴으로써, p형 웰(3) 및 n형 웰(4)을 형성한다.
그 후, 도 1의 (b)에 나타내는 바와 같이, 예를 들면 불산을 이용한 웨트에칭(wet etching)으로 반도체 기판(1)의 표면을 세정하고, 이어서 반도체 기판(1)을 약 800∼850℃로 열산화함으로써, 그 표면에 막두께 7㎚ 정도의 청정한 게이트 산화막(5)을 형성한다.
다음에, 예를 들면 다결정 실리콘막(6)을 형성하고, 에칭함으로써 도 2의 (a)에 나타내는 바와 같이, 게이트 전극(7)을 형성한다. 이 때, p형 웰(3)상의 다결정 실리콘(6)중에 n형 불순물(예를 들면 인)을 주입하고, 또, n형 웰(4)상의 다결정 실리콘(6)중에 p형 불순물(예를 들면 붕소)을 주입함으로써, n채널형 MISFET의 게이트 전극을 n형과, p채널형 MISFET의 게이트 전극을 p형으로 한, 이른바 듀얼 게이트 구조로 하는 것도 가능하다. 듀얼 게이트 구조를 채용함으로써, MISFET의 문턱치(Vth)를 떨어뜨릴 수 있고, 저전압에서 MISFET를 구동하는 것이 가능해진다.
다음에, 도 2의 (b)에 나타내는 바와 같이, p형웰(3)상의 게이트 전극(7)의 양측의 반도체 기판(1)에 n형 불순물(인(P) 또는 비소(As))을 이온주입하여 n형 반도체 영역(8)(소스, 드레인)을 형성한다. 또한, n형 웰(4)상의 게이트 전극(7) 양측의 반도체 기판(1)에 p형 불순물(예를 들면 붕소)을 이온주입하여 p형 반도체 영역(9)(소스, 드레인)을 형성한다.
이어서, 사이드월(side wall)(10)을 게이트 전극(7)의 측벽에 형성한다. 사이드월(10)은, 예를 들면, 반도체 기판(1)상에 CVD법으로 막두께 50∼100㎚ 정도의 절연막으로서의 질화실리콘막을 퇴적한 후, 이 질화실리콘막을 이방적으로 에칭함으로써 형성한다. 또한, 절연막은 산화실리콘막으로 구성해도 된다.
이어서, 게이트 전극(7) 및 사이드월(10)을 마스크로(즉, 자기 정합적으로) p형웰(3)에는, n형 불순물(인 또는 비소)을 이온주입함으로써 n+형 반도체 영역(11)(소스, 드레인)을 형성하고, n형웰(4)에는, p형 불순물(붕소)을 이온주입함으로써 p+형 반도체 영역(12)(소스, 드레인)을 형성한다. 여기까지의 공정으로, LDD(Lightly Doped Drain) 구조의 소스, 드레인을 구비한 n채널형 MISFET(Qn) 및 p채널형 MISFET(Qp)가 형성된다.
다음에, 도 3의 (a)에 나타내는 바와 같이, 넓은 소자분리영역(2)상에 저항소자를 형성한다. 이 저항소자는, 소자분리영역(2)상에 도체막(R), 도체막(R)을 덮는 절연막(13) 및 절연막(13)상의 인출전극(14)으로 이루어지며, 다음과 같이 형성한다. 예를 들면 반도체 기판(1)의 전면에 불순물의 도입량의 적어도 다결정 실리콘 등의 도체막을 퇴적하고, 이것을 패터닝함으로써 도체막(R)을 형성한다. 이 도체막(R)에는, 다결정 실리콘막 등의 반도체막의 이외에, 텅스텐 등의 금속막을 이용할 수도 있다.
이어서, 도체막(R)상에 CVD법 (Chemical Vapor Deposition) 혹은 스퍼터법에 의해, 산화실리콘막 혹은 질화실리콘막 등으로 이루어지는 절연막(13)을 퇴적한다.
또한, 상기 절연막(13)의 일부를 에칭함으로써 접속공(孔)을 형성하고, 이 접속공을 포함하는 절연막(13)상에 다결정 실리콘막을 CVD법으로 퇴적한 후, 접속공 상부에 잔존하도록 패터닝함으로써 인출전극(14)을 형성한다.
다음에, 반도체 기판(1)의 전면에 티탄 등의 고융점 금속막(도시하지 않음)을 형성한다. 이러한 막에는, 티탄 이외에, 텅스텐, 코발트 등의 금속을 이용할 수도 있다.
다음에, 도 3의 (b)에 나타내는 바와 같이, 반도체 기판(1)에 RTA(Rapid Thermal Anneal)법을 이용한 열처리를 시행함으로써, 고융점 금속막과 게이트 전극(7), 인출전극(14) 및 반도체 기판(1)과의 접촉부에, 실리사이드층(16)을 형성한다. 그 후, 미반응의 고융점 금속막을 제거한다. 이들 실리사이드층(16)을 형성함으로써, 실리사이드층(16)과, 후술하는 그 상부에 형성되는 플래그(21) 등과의 접속저항을 저감할 수 있고, 또한, 게이트 전극(7)이나 n+형 반도체 영역(11) 혹은 p+형 반도체 영역(12) 자체의 시트저항을 저감할 수 있다.
다음에, 도 4의 (a)에 나타내는 바와 같이, CVD법에 의해 산화실리콘막을 퇴적함으로써, 층간 절연막(18)을 형성한다. 이 층간절연막(18)으로서, PSG(Phosphor Silicate Glass)막 혹은 SOG(Spin On Glass)막을 사용해도 된다. 또한, 이 층간절연막(18)의 표면을 CMP에 의해 평탄화해도 된다. 본 실시형태에 있어서는, 층간절연막(18)의 표면을 CMP에 의해 평탄화하고 있다.
다음에, 도 4의 (b)에 나타내는 바와 같이, n+형 반도체 영역(11) 혹은 p+형 반도체 영역(12)상 및 저항소자(R)를 구성하는 실리사이드층(16)상의 층간절연막(18)을 에칭에 의해 제거함으로써 콘택트홀(20)을 형성한다.
다음에, 도 5의 (a)에 나타내는 바와 같이, 콘택트홀(20) 내부를 포함하는 층간 절연막(18)상에, CVD법에 의해 질화티탄막(도시하지 않음)을 형성한 후, CVD법에 의해 텅스텐(W)막(청구항 3의 제1도전성막)을 형성한다. 이어서, 콘택트홀(20) 이외의 질화티탄막(TiN) 및 텅스텐막을 CMP에 의해 제거하고, 플래그(21)를 형성한다. 또한, 상기 질화티탄막은, 스퍼터법으로 형성해도 된다. 또한, 이 질화티탄막은, 티탄(Ti)과 질화티탄(TiN)과의 적층막으로 하는 것도 가능하다.
다음에, 도 5의 (b)에 나타내는 바와 같이, 층간 절연막(18) 및 플래그(21)상에, 질화실리콘막(22)을 형성하고, 이어서, 산화실리콘막(23)을 CVD법에 의해 퇴적한다.
이어서, 도 6의 (a)에 나타내는 바와 같이, 제1층 배선형성 예정영역상의 산화실리콘막(23)을 에칭에 의해 제거하고, 또한, 이 에칭에 의해 노출한 질화실리콘막(22)을 에칭함으로써 배선홈(25)을 형성한다. 따라서, 산화실리콘막(23)의 에칭은, 질화실리콘막(22)이 에칭되기 어렵고, 산화실리콘막(23)이 에칭되기 쉬운 조건에서 행한다. 이어서, 질화실리콘막(22)이 에칭되기 쉬운 조건에서 에칭을 행한다. 이와 같이, 질화실리콘막(22)은, 에칭 스토퍼(stopper)로서 이용되지만, 에칭량을 시간 등으로 제어 가능한 경우는, 질화실리콘막(22)을 형성하지 않고, 산화실리콘막(18)상에 산화실리콘막(23)을 직접 형성해도 된다.
다음에, 도 6의 (b)에 나타내는 바와 같이, 배선홈(25) 내부를 산화실리콘 막(23)상에 질화티탄으로 이루어지는 배리어층(26a)을 스퍼터법 혹은 CVD법으로 퇴적하고, 이어서, 배리어층(26a)상에, 동막(26b)(청구항1, 18 및 19의 도전성막, 청구항 2의 제1도전성막, 청구항 3의 제2도전성막)을 스퍼터법에 의해 형성(피착)한다. 이때, 타겟과 웨이퍼간 간격은 300㎜, 성막압력은 0.2mTorr(0.2×1.33322×10-1Pa) 이하, 성막 초기온도는 20℃, 최종 도달온도는 300℃의 조건에서, 평탄부로 두께 0.4㎛의 동막(26b)을 형성한다. 이어서, 환원 분위기중에서 어닐, 예를 들면, 15Torr(15×1.33322×102Pa), 430℃의 수소 분위기중에서 2분간 처리를 행한다. 이 수소어닐 처리는, 동막표면의 산화층을 환원하고, 또, 동막을 유동화시킴으로써, 배선홈 내부로의 동(銅)의 매립특성을 향상시키기 위해 행한다. 또한, 이 수소(어닐)처리에 의해 동막(26b)의 막질이 개선되고, Cu배선(26)의 신뢰성을 향상시킬 수 있다. 또한, 동막(26b)을 전해 도금법에 의해 형성(피착)할 수도 있다. 그 경우는, 스퍼터법에 의해 얇은 동막을 형성한 후, 이러한 막을 시드막으로 하여 도금막을 성장시키는 것도 가능하다. 또한, 도금법에 의해 피착한 동막에 이 수소(어닐)처리를 시행함으로써 동막(26b)의 막질을 개선할 수 있으며, Cu 배선(26)의 신뢰성을 향상시킬 수 있다. 또한, 배리어층(26a)은, 질화티탄뿐만 아니라, 탄탈(Ta), 질화탄탈(TaN), 텅스텐(W) 혹은 질화텅스텐(WN) 등의 단층막을 이용할 수도 있다. 또한, 티탄막상에 질화티탄막을 형성하고, 다시 티탄막을 형성한 3층의 퇴적층(Ti/TiN/Ti) 이외에, Ti/TiN, Ta/TaN/Ta, Ta/TaN 등의 적층막을 이용할 수도 있다.
다음에, 도 7의 (a)에 나타내는 바와 같이, 배선홈(25) 외부의 동막(26b) 및 배리어층(26a)을 CMP에 의해 제거하여 배선(26)을 형성한다.
이어서, 배선(26)상에 텅스텐을 선택성장 혹은 우선성장시킴으로써, 배선(26)(동막(26b))상에 2∼20㎚ 정도의 텅스텐막(26c)(청구항의 캡 도전성막)을 형성한다. 텅스텐막(26c)은, 예를 들면, 0.3Torr(0.3×1.33322×102Pa), 설정온도 460℃, 6불화텅스텐(WF6) 유량 5scc, 수소(H2) 유량 500scc의 조건하에서, 1.5분간 처리를 행함으로써 형성한다.
이러한 처리에 의해, 배선(26)상에만 텅스텐이 선택적으로 성장 혹은, 산화실리콘막(18)상에 비해 배선(26)상에 텅스텐이 우선적으로 성장한다.
또한, 이 선택성장 혹은 우선성장은, CVD법 혹은 도금법에 의해 달성할 수 있고, CVD법에 의해 성막하는 경우는, 성막압력 2Torr(2×1.33322×102Pa) 이하, 온도 250℃, 6불화텅스텐(WF6)과 수소(H2)의 유량비(WF6/H2)가 1/50 이하의 조건에서 성막할 수 있다.
또한, 텅스텐 이외에, TiN, Ta, TaN, WN 혹은 Ni막 등도 배선(26)상의 캡 도전성막으로서 사용할 수 있다. 여기서, 텅스텐의 저항이 5~20μΩㆍ㎝로 TiN의 저항 80~150μΩㆍ㎝보다 작으므로 텅스텐막을 이용함으로써 저저항으로 양호한 콘택트를 도모할 수 있다.
이와 같이, 본 실시형태에 의하면, 배선(26)상에 텅스텐을 선택성장 혹은 우 선성장에 의해 형성했기 때문에, 배선(26)의 상면이 직접 질화실리콘막이나 산화실리콘막 등의 절연막과 접촉하지 않고, 같은 금속인 텅스텐막(26c)과 접촉하기 때문에 전자이동을 저감할 수 있다. 이것은, 상술한 바와 같이, 동(銅)과 배리어막 계면과 동과 질화실리콘막 계면에서는, 확산의 활성화 에너지가 동과 배리어막 계면쪽이 크기(즉, 동이 확산하기 어렵기)때문이라고 추측된다. 이 결과, 배선수명을 향상시킬 수 있다.
또한, 배선(26)의 측면 및 저면은 배리어층(26a)으로, 그 상면은 텅스텐막(26c)으로 덮여지고, 배선(26)의 주위가 모두 단단한 금속으로 덮히게 되므로 스트레스 마이그레이션에 의한 배선결함 등도 방지할 수 있다. 이 결과, 배선수명을 향상시킬 수 있다.
또한, 배선홈(25)내에 동막(26b)을 매립할 때의 매립불량이나, 배선(26)형성시의 CMP나 그 이후의 열처리에 의해 배선(26) 표면에, 결함, 수축 혹은 스크래치 등이 발생한 경우라도(도 22의 (a)), 배선(26) 표면에 텅스텐막(26c)이 형성됨으로써, 결함 등의 결함부를 피복하게 되고, 결함의 수복(修復)을 행할 수 있다(도 22의 (b)). 또한, 도 22의 (a)는, 배선(26)상에 결함이 발생한 경우를 모식적으로 나타낸 도면이고, 도 22의 (b)는, (a)에 나타내는 배선(26)상에, 상술의 텅스텐막을 선택성장 혹은 우선성장시킨 후의 모식도이다.
특히, 상술한 바와 같이, 막두께 2 ~ 20㎚ 정도의 텅스텐의 성장은, 비교적 저압(1Torr(1×1.33322×102Pa) 이하)에서 행하는 것이 가능하므로, 배선(26)표면의 피복성이 좋고, 작은 결함도 수복할 수 있다.
게다가, 이들 결함은 보이드의 원인이 되며, 이러한 보이드를 기점으로 하여 전자이동이 유발되기 때문에, 결함을 수복함으로써 전자이동을 저감할 수 있다. 이 결과, 배선수명을 향상시킬 수 있다.
다음에, 도 8의 (a)에 나타내는 바와 같이, 산화실리콘막(23) 및 배선(26)(텅스텐막(26c))상에, 질화실리콘막(28)을 형성하고, 이어서, 산화실리콘막(29)을 CVD법으로 퇴적한다.
이어서, 배선(26)의 콘택트 영역상의 산화실리콘막(29)을 에칭에 의해 제거하고, 다시, 이 에칭에 의해 노출한 질화실리콘막(28)을 에칭함으로써 콘택트홀(30)을 형성한다. 따라서, 산화실리콘막(29)의 에칭은, 질화실리콘막(28)이 에칭되기 어렵고, 산화실리콘막(29)이 에칭되기 쉬운 조건에서 행한다. 이어서, 질화실리콘막(28)이 에칭되기 쉬운 조건에서 에칭을 행한다. 이와 같이, 질화실리콘막(28)은, 에칭 스토퍼(topper)로 이용되지만, 에칭량을 시간 등으로 제어 가능한 경우는, 질화실리콘막(28)을 형성하지 않고, 질화실리콘막(23) 및 배선(26)상에 산화실리콘막(29)을 직접 형성해도 된다. 또한, 질화실리콘막을 사용하지 않는 경우는, 배선간 용량을 저감할 수 있어며, 회로동작의 고속화를 도모할 수 있다.
여기서, 콘택트홀(30) 형성시 혹은 후술하는 콘택트홀(30) 저면의 에칭시, 하층의 배선(26)은, 그 표면이 단단한 텅스텐막(26c)으로 덮여있으므로, 스퍼터 에칭시 동(銅)의 비산을 방지할 수 있다. 즉, 텅스텐막(26c)이 형성되지 않는 경우는, 도 23의 (a)에 나타내는 바와 같이, 배선표면이 에칭되고, 비산한 동(SCu)이 콘택트홀(30)측 벽에 부착한다. 이것에 비해, 하층배선(26)의 표면이 단단한 텅스텐막(26c)으로 덮여있는 본 실시형태의 경우는, 도 23의 (b)에 나타내는 바와 같이, 동의 비산을 방지할 수 있다. 따라서, 후술하는 배리어층의 하부에 동(銅)의 오염층이 형성되지 않고, 산화실리콘막(절연막)으로의 동오염을 방지할 수 있다.
또한, 선택성장 혹은 우선성장을 이용함으로써, 배선(26)(동막(26c))표면에 용이하게 텅스텐막(26c)을 형성할 수 있다. 또한, 이러한 선택성장 혹은 우선성장에 의하면 배선표면에 비교적 균일한 텅스텐막(26c)을 형성할 수 있다. 예를 들면, 배선폭이 다른 복수의 배선을 형성하는 경우라도, 배선폭에 의하지 않고 비교적 균일한 텅스텐막을 형성할 수 있다. 또한, 동일배선 내에서도, 그 단부나 중앙부에서의 막두께를 비교적 균일(편차 50% 이하)하게 할 수 있다. 또한, 선택성장 혹은 우선성장에 의하면 배선(26)표면의 텅스텐막(26c)을, 배선측벽 및 저부를 덮는 배리어층(26a)(특히, 그 저부의 막두께)보다 얇게 형성할 수 있고, 상층 배선과의 사이에서 양호한 콘택트 특성을 얻을 수 있다.
또한, 종래 검토되고 있던 배선(26)표면의 질화실리콘막(28)을, 텅스텐막으로 할 수 있으므로, 유전율이 높고, 고속동작의 방해가 되고 있던 동의 확산 방지용의 질화실리콘막(28)의 사용량을 저감 혹은 폐지할 수 있어, 장치의 고속동작을 도모할 수 있다. 즉, 텅스텐막(26c)이 없는 경우에 비해 질화실리콘막(28)의 막두께를 얇게 할 수 있으므로 장치의 고속동작을 도모할 수 있다.
또한, 후술하는 플래그(30) 바로 밑에 보이드가 발생하고 콘택트 영역을 덮은 경우에도, 도 24의 (b)에 나타내는 바와 같이, 텅스텐막(26c)이 전류패스가 되 어 콘택트를 도모할 수 있다. 또한, 종래 검토되고 있던 질화실리콘막을 배선(26)표면에 형성한 경우에는 도 24의 (a)에 나타내는 바와 같이, 발생한 보이드에 의해 콘택트가 저해된다.
도 29는, 동막의 CMP 후 : A, 텅스텐막 형성 후 : B 및 산화실리콘막 형성 후 : C의 배선저항을 나타내는 도면이다. 또한, 이 경우, 배선상에 직접 산화실리콘막을 형성해 두고, 질화실리콘막은 사용하지 않는다. 2종의 배선(0.4㎛폭(○, ●) 및 0.8㎛(□, ■))에 대하여, 배선상에 텅스텐막을 형성한 경우(●, ■)와, 형성하지 않았던 경우(○, □)에 있어서, 텅스텐막 형성의 전후의 상태에 대해서 배선저항을 측정하였다. 이 경우의 배선저항이란, 깊이 0.4㎛, 길이 1㎜로 패터닝된 배선의 저항을 말한다. 도 29에 나타내는 바와 같이, 텅스텐막을 형성한 경우(●, ■)에는, 텅스텐막 형성 후에 산화실리콘막을 형성해도 배선저항은, 거의 변화하지 않았던(●: 140Ω, ■: 65Ω) 것에 비해, 텅스텐막을 형성하지 않고(○, □) 배선상에 직접 산화실리콘막을 형성한 경우에는, 배선저항이 극단으로 상승하였다(○: 140에서 400Ω, □: 65에서 180Ω).
이것은, 배선과 산화실리콘의 접촉부에서 배선(동막(26c))이 산화된 것이 원인이라고 생각된다. 이와 같이, 텅스텐막(26c)을 형성함으로써, 배선(26) 표면의 산화를 방지할 수 있고, 배선저항의 상승은 저감할 수 있다.
다음에, 도 8의 (b)에 나타내는 바와 같이 콘택트홀(30)내에, 플래그(31)를 형성한다. 이 플래그(31)의 형성 전에, 양호한 콘택트 특성을 얻기 위해, 콘택트홀(30)의 저면을 에칭한다.
또한, 이 에칭 혹은 상술한 콘택트홀(30)의 개공시의 에칭에 의해, 콘택트홀(30) 저면의 텅스텐막(26c)도 에칭된다. 또한, 이들 에칭에 의해 콘택트홀 저면의 텅스텐막(26c)이 소실해도 관계없으며, 별도, 콘택트홀 저면의 텅스텐막(26c)의 에칭을 행해도 된다.
상기 플래그(31)는 다음과 같이 형성한다. 우선, 콘택트홀(30) 내부를 포함하는 산화실리콘막(29)상에, CVD법 혹은 스퍼터법에 의해 질화티탄막(31a)을 형성한 후, CVD법에 의해 텅스텐막(31b)을 형성한다. 이어서, 콘택트홀(30) 외부의 질화티탄막(31a) 및 텅스텐막(31b)을 CMP에 의해 제거하고, 플래그(31)를 형성한다. 또한, 배선(26)과 동일하게, 질화티탄막(31a)상에, 동막을 스퍼터법 혹은 도금법으로 형성하고, 동(銅)플래그(31)로 해도 된다. 이 경우, 질화티탄막(31a)으로 바꾸어, 예를 들면, 탄탈, 질화탄탈, 텅스텐 혹은 질화텅스텐 등의 단층막이나, 티탄막상에 질화티탄막을 형성하고, 다시 티탄막을 형성한 3층의 적층막(Ti/TiN/Ti) 이외에, Ti/TiN, Ta/TaN/Ta, Ta/TaN 등의 적층막을 이용해도 된다.
다음에, 도 9에 나타내는 바와 같이, 배선(26)의 경우와 동일하게, 배선(35)을 형성한다. 우선, 산화실리콘막(29) 및 플래그(31)상에, 질화실리콘막(32)을 형성하고, 이어서, 산화실리콘막(33)을 CVD법에 의해 퇴적한다.
이어서, 배선홈(25)의 경우와 동일하게, 제2층 배선형성 예정영역상의 산화실리콘막(33)을 에칭에 의헤 제거하고, 또, 이 에칭에 의해 노출한 질화실리콘막(32)을 에칭함으로써 배선홈(34)을 형성한다.
이어서, 배선홈(34) 내부를 포함하는 산화실리콘막(33)상에 질화티탄으로 이 루어지는 배리어층(35a)을 스퍼터법 혹은 CVD법으로 퇴적하고, 이어서, 배리어층(35a)상에, 동막(35b)을 스퍼터법으로 형성한다. 이때 성막조건은, 동막(26b)의 경우와 동일하다.
다음에, 배선홈(34) 외부의 동막(35b) 및 배리어층(35a)을 CMP에 의해 제거하여 배선(35)를 형성한다.
이어서, 배선(35)(동막(35b))상에 텅스텐을 선택성장 혹은 우선성장시킴으로써 배선(35)상에 텅스텐막(35c)을 선택적 혹은 우선적으로 형성한다. 이때의 성막조건은, 배선(26)상의 텅스텐막(26c)의 경우와 동일하다.
다음에, 도 10에 나타내는 바와 같이, 산화실리콘막(33) 및 배선(35)(텅스텐막(35c))상에, 질화실리콘막(36)을 형성하고, 이어서, 산화실리콘막(37)을 CVD법으로 퇴적한다.
이어서, 콘택트홀(30)과 동일하게, 배선(35)의 콘택트 영역상의 산화실리콘막(37)을 에칭에 의해 제거하고, 다시, 이 에칭에 의해 노출한 질화실리콘막(36)을 에칭함으로써 콘택트홀(38)을 형성한다.
다음에, 플래그(31)와 동일하게, 콘택트홀(38) 내부를 포함하는 산화실리콘막(37)상에, 스퍼터법 혹은 CVD법에 의해 질화티탄막(39a)을 형성한 후, CVD법에 의해 텅스텐막(39b)을 형성한다. 이어서, 콘택트홀(38) 이외의 산화티탄막(39a) 및 텅스텐막(39b)을 CMP에 의해 제거하고, 플래그(39)를 형성한다. 또한, 플래그(39)도 동(銅) 플래그로 해도 된다.
다음에, 산화실리콘막(37) 및 플래그(39)상에 티탄막 혹은 질화티탄막(40a), 알루미늄막(40b) 및 질화티탄막(40c)을 순차 퇴적하고, 이들 적층막을 소망의 형상으로 패터닝함으로써 플래그(39)상까지 연장하는 배선(40)을 형성한다.
이어서, 도 11에 나타내는 바와 같이, 배선(40) 및 산화실리콘막(37)상에 산화실리콘막(41)을 CVD법에 의해 퇴적한 후, 이 산화실리콘막(41)상에 SOG막(42)을 형성한다. 이 SOG막(42)을 형성함으로써, 배선(40)에 의해 발생한 요철(凹凸)을 평탄화할 수 있다. 또한, SOG막(42)상에 CVD법에 의해 TEOS막 등의 산화실리콘막(42a)을 형성해도 된다.
또한, 배선(40)의 콘택트 영역상의 산화실리콘막(42a), SOG막(42) 및 산화실리콘막(41)을 에칭에 의해 제거한다. 이어서, 배선(40)의 콘택트 영역 및 산화실리콘막(42a)상에, 스퍼터법으로 알루미늄막을 퇴적하고, 소망의 형상으로 패터닝함으로써, 배선(43)을 형성한다.
이어서, 배선(43)상에 질화실리콘막(44)을 형성하고, 질화실리콘(44)상에 산화실리콘막(45)을 형성한다. 이들 질화실리콘막(44) 및 산화실리콘막(45)은, 외부에서의 수분이나 불순물의 침입방지나, α선의 투과 제어를 행하는 패시베이션(passivation)막으로서 기능한다.
다음에, 산화실리콘막(45) 및 질화실리콘막(44)을 에칭에 의해 제거함으로써 배선(43)의 일부(본딩패드부)를 노출시킨다. 이어서, 노출한 배선(43)상에 금막 및 니켈막 등의 적층막으로 이루어지는 범프 베이스전극(47)을 형성하고, 범프 베이스전극(47)상에 금 혹은 땜납 등으로 이루어지는 범프전극(48)을 형성한다. 이 범프전극(48)은 외부접속용 전극이 된다.
이 후, 패키지 기판 등에 실장되어 반도체 집적회로장치가 완성되지만, 이들의 설명은 생략한다.
또한, 본 실시형태에서는, 제1층 배선으로 배선(26)을, 제2층 배선으로 배선(35)을 형성하고, 제2층 배선상에 플래그(39)를 통하여 알루미늄 배선(40)을 형성하였지만, 도 12에 나타내는 바와 같이, 제2층 배선(35)과 알루미늄 배선(40)과의 사이에 제3층 배선(M3) 및 제4층 배선(M4)을 형성해도 된다. 이러한 경우, 제3층 배선(M3) 및 제4층 배선(M4)도, 제1 및 제2층 배선(26, 35)과 동일하게 형성하고, 배선표면에는 텅스텐막(M3c, M4c)이 형성된다. 또한, 제3층 배선과 제4층 배선과의 사이의 플래그(P3) 및 제4층 배선과 알루미늄 배선(4)과의 사이의 플래그(P4)는, 플래그(31, 39)와 동일하게 형성한다. 여기서, 49, 51, 53, 55는, 질화실리콘막이며, 50, 52, 54, 56은, 산화실리콘막이다.
또한, 본 실시형태에서는, 배선(26, 35) 등 위에, 텅스텐막(26c, 35c) 등을 선택성장 혹은 우선성장시켰지만, 플래그(31, 39) 등 위에 텅스텐막을 선택성장 혹은 우선성장시켜도 된다.
(실시형태 2)
실시형태 1에서는, 배선을, 배선간을 접속하는 플래그와 다른 공정으로 형성하는, 이른바 싱글 다마씬(single damascene)법에 의해 형성하였지만, 듀얼 다마씬(dual damascene)법에 의해 형성할 수도 있다. 도 13에서 도 20은, 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 공정순으로 나타낸 단면도이다. 또한, 도 1에서 도 6(a)를 이용하여 설명한 플래그(21) 형성까지의 공정은, 실시형태 1의 경우와 동일하므로 그 설명을 생략한다.
도 6의 (a)에 나타내는 반도체 기판(1)에는, p형 웰(3)상 및 n형 웰(4)상에 각각 LDD(Lightly Doped Drain) 구조의 소스, 드레인을 구비한 n채널형 MISFET(Qn) 및 p채널형 MISFET(Qp)가 형성되고, 또한, 넓은 소자 분리영역(2)상에 도체막(R), 도체막(R)을 덮는 절연막(13) 및 절연막(13)상에 인출전극(14)으로 이루어지는 저항소자가 형성되어 있다. 또한, 이들 반도체 소자상에는 층간 절연막(18)이 형성되고, 이러한 층간 절연막(18)중에는, MISFET의 소스ㆍ드레인 영역상 및 저항소자상에 도달하는 플래그(21)가 형성되어 있다.
이러한 반도체 기판(1)을 준비하고, 도 13의 (a)에 나타내는 바와 같이, 층간 절연막(18) 및 플래그(21)상에, 질화실리콘막(22)을 형성하고, 이어서, 산화실리콘막(23)을 CVD법으로 퇴적한다.
이어서, 도 13의 (b)에 나타내는 바와 같이, 제1층 배선형성 예정영역상의 산화실리콘막(23)을 에칭에 의해 제거하고, 다시, 이 에칭에 의해 노출한 질화실리콘막(22)을 에칭함으로써 배선홈(25)을 형성한다. 따라서, 산화실리콘막(23)의 에칭은, 질화실리콘막(22)이 에칭되기 어렵고, 산화실리콘막(23)이 에칭되기 쉬운 조건에서 행한다. 이어서, 질화실리콘막(22)이 에칭되기 쉬운 조건에서 에칭을 행한다. 이와 같이, 질화실리콘막(22)은 에칭 스토퍼로 이용되지만 에칭량을 시간 등으로 제어 가능한 경우는, 질화실리콘막(22)을 형성하지 않고, 산화실리콘막(18)상에 산화실리콘막(23)을 직접 형성해도 된다.
다음에, 도 14의 (a)에 나타내는 바와 같이, 배선홈(25) 내부를 포함하는 산 화실리콘막(22)상에 질화티탄으로 이루어지는 배리어층(26a)을 스퍼터법 혹은 CVD법으로 퇴적하고, 이어서, 배리어층(26a)상에 동막(26b)을 스퍼터법으로 형성한다. 이때, 타겟과 웨이퍼간 거리는 300㎜, 성막압력은 0.2mTorr(0.2×1.33322×10-1Pa) 이하, 성막 초기온도는 20℃, 최종 도달온도는 300℃의 조건에서, 평탄부에서 두께 0.4㎛의 동막(26b)을 형성한다. 이어서, 환원 분위기중에서 어닐, 예를 들면, 15Torr(15×1.33322×102Pa), 430℃의 수소 분위기중에서 2분간 처리를 행한다. 이 수소처리는, 동막표면의 산화층을 환원하고, 또, 동막을 유동화시킴으로써, 배선홈내로의 동의 매립특성을 향상시키기 위해 행한다. 또한, 이 수소처리에 의해, 동막(26b)의 막질이 개선되고, Cu배선(26)의 신뢰성을 향상시킬 수 있다.
또한, 동막(26b)을 전해 도금법에 의해 형성할 수도 있다. 이 경우, 스퍼터법에 의해 얇은 동막을 형성한 후, 이러한 막을 시드(seed)막으로 하여 도금막을 성장시킨다. 즉, 타겟과 웨이퍼간 거리는 300㎜, 성막압력은 0.2mTorr(0.2×1.33322×10-1Pa) 이하, 성막 초기온도는 10℃, 최종 도달온도는 50℃의 조건에서, 평탄부에서 두께 200㎚의 동막을 형성한다. 이어서, 황산 및 황산구리 베이스의 도금액에 반도체 기판(1)을 침지(浸漬)하고, 반도체 기판(1)에 부(負)의 전위를 인가함으로써 전해도금을 행하고, 평탄부에서 막두께 600㎚의 동막을 형성한다. 도 14의 (a)중에는, 이 전해도금법으로 형성된 동막(26b)의 상태를 나타낸다. 또한, 상기 시드막을 CVD법에 의해 형성해도 된다. 이 동막(26b)에는 상술한 바와 같이, 수소처리가 행해진다. 이 수소처리에 의해 동막(26b)의 막질이 개선되고, Cu배선의 신뢰성을 향상시킬 수 있다.
또한, 배리어층(26a)은, 질화티탄뿐만 아니라, 탄탈, 질화탄탈, 텅스텐 혹은 질화텅스텐 등의 단층막을 이용할 수도 있다. 또한, 티탄막상에 질화티탄막을 형성하고, 또 티탄막을 형성한 3층의 적층막(Ti/TiN/Ti) 이외에, Ti/TiN, Ta/TaN/Ta, Ta/TaN 등의 적층막을 이용할 수도 있다.
다음에, 도 14의 (b)에 나타내는 바와 같이, 배선홈(25) 외부의 동막(26b) 및 배리어층(26a)을 CMP에 의해 제거하여 배선(26)을 형성한다.
이어서, 도 15의 (a)에 나타내는 바와 같이, 배선(26(동막(26b))상에 텅스텐을 선택성장 혹은 우선성장시킴으로써, 배선(26)상에 2~20㎚정도의 텅스텐막(26c)을 형성한다. 텅스텐막(26c)은, 예를 들면, 0.3Torr(0.3×1.33322×102Pa), 설정온도 460℃에서, 불화 텅스텐(WF6) 유량 5scc, 수소(H2) 유량 500scc의 조건하에서, 1.5분간 처리를 행함으로써 형성한다.
이러한 처리에 의해, 배선(26)상에만 텅스텐이 선택적으로 성장 혹은 산화실리콘막(18)상에 비해 배선(26)상에 텅스텐이 우선적으로 성장한다.
또한, 텅스텐 이외에, TiN, Ta, TaN, WN 혹은 또, 텅스텐 이외에, TiN, Ta, TaN, WN 혹은 Ni막 등도 배선(26)상의 캡 도전성막으로서 사용할 수 있다. 여기서, 텅스텐의 저항이 5~20μΩㆍ㎝으로 TiN의 저항이 80~150μΩㆍ㎝보다 작기 때문에 텅스텐막을 이용함으로써 저저항이며 양호한 콘택트를 도모할 수 있다.
이와 같이, 본 실시형태에 의하면, 배선(26)상에 텅스텐을 선택성장 혹은 우 선성장에 의해 형성했으므로, 배선(26)의 상면이 직접 질화실리콘막이나 산화실리콘막 등의 절연막과 접촉하지 않고, 같은 금속인 텅스텐막(26c)과 접촉하므로 전자이동을 저감할 수 있다. 이것은, 상술한 바와 같이, 동(銅)과 배리어막 계면과 동과 질화실리콘막 계면에서는, 확산의 활성화 에너지가 동과 배리어막 계면쪽이 크기(즉, 동이 확산하기 어렵기)때문이라고 추측된다. 이 결과, 배선수명을 향상시킬 수 있다.
또한, 배선(26)의 측면 및 저면은 배리어층(26a)에서, 그 상면은 텅스텐막(26c)으로 덮이고, 배선(26)의 주위가 모두 단단한 금속으로 덮여지게 되므로 스트레스 마이그레이션에 의한 배선결함 등도 방지할 수 있다. 이 결과, 배선수명을 향상시킬 수 있다.
또한, 배선홈(25)내에 동막(26b)을 매립할 때의 매립불량이나, 배선(26)형성시의 CMP나 그 후의 열처리에 의해 배선(26)표면에, 결함, 수축 혹은 스크래치 등이 발생한 경우라도(도 22의 (a)), 배선(26)표면에 텅스텐막(26c)이 형성됨으로써, 결함 등의 결함부를 피복하게 되고, 결함의 수복(修復)을 행할 수 있다(도 22의 (b)).
특히, 상술한 바와 같이, 막두께 2 ~ 20㎚ 정도의 텅스텐의 성장은, 비교적 저압(1Torr(1×1.33322×102Pa) 이하)으로 행하는 것이 가능하므로, 배선(26) 표면의 피복성이 좋아 작은 결함도 수복할 수 있다.
또한, 이들 결함은 보이드의 원인이 되어, 이러한 보이드를 기점으로 하여 전자이동이 유발되기 때문에, 결함을 수복함으로써 전자이동을 저감할 수 있다. 이 결과, 배선수명을 향상시킬 수 있다.
다음에, 도 15의(b)에 나타내는 바와 같이, 산화실리콘막(23) 및 배선(26)상에, 질화실리콘막(28), 산화실리콘막(29), 질화실리콘막(32) 및 산화실리콘막(33)을 순차 CVD법에 의해 퇴적한다. 여기서, 질화실리콘막(32)은, 배선홈(34)을 형성할 때의 에칭 스토퍼로 하고, 또한, 질화실리콘막(28)은, 하층배선(26)과의 접속을 도모하기 위한 콘택트홀(30)을 형성할 때의 에칭 스토퍼로서 기능한다.
다음에, 도 16의 (a)에 나타내는 바와 같이, 배선(26)의 콘택트 영역상의 산화실리콘막(33), 질화실리콘막(32) 및 산화실리콘막(29)을 에칭에 의해 제거하고, 다시, 이 에칭에 의해 노출한 질화실리콘막(28)을 에칭함으로써 콘택트홀(30)을 형성한다.
이어서, 도 16의 (b)에 나타내는 바와 같이, 콘택트홀(30) 내부를 포함하는 산화실리콘막(33)상에 반사 방지막 혹은 레지스트막(33a)을 형성하고, 콘택트홀 내를 반사 방지막 혹은 레지스트막(33a)으로 매립한다. 또한, 도 17의 (a)에 나타내는 바와 같이, 제2층 배선형성 예정영역을 개구한 포토레지스트막(도시하지 않음)을 마스크로, 반사 방지막 혹은 레지스트막(33a), 산화실리콘막(33)을 에칭한다. 이어서, 이 에칭에 의해 노출한 질화실리콘막(32)을 에칭함으로써 배선홈(34)을 형성한다. 이때 콘택트홀(30) 내에는, 반사 방지막 혹은 레지스트막(33a)이 잔존한다. 다음에, 콘택트홀 내에 잔존한 반사 방지막 혹은 레지스트막(33a)과 상기 포토레지스트막을 제거한다.
이상의 공정에 의해, 도 17의 (b)에 나타내는 바와 같이, 제2층 배선용의 배선홈(34)과, 제2층 배선과 제1층 배선을 접속하기 위한 콘택트홀(30)이 형성된다.
또한, 제2층 배선형성 예정영역을 개구한 포토레지스트막을 마스크로, 산화실리콘막(33) 및 질화실리콘막(32)을 에칭함으로써, 배선홈(34)을 형성한 후, 배선홈(34) 내부를 반사 방지막 등으로 매립하고, 제1층 배선상의 콘택트 영역을 개구한 포토레지스트막을 마스크로, 반사 방지막, 산화실리콘막(29) 및 질화실리콘막(28)을 에칭함으로써 콘택트홀(30)을 형성해도 된다.
또한, 에칭 스토퍼로 이용되는 질화실리콘막(32, 28)은, 에칭량을 시간 등으로 제어 가능한 경우는, 생략하는 것이 가능하다. 즉, 산화실리콘막(23) 및 배선(26)상에 질화실리콘막(29, 33)의 막두께를 합친 막두께를 갖는 산화실리콘막을 형성하고, 제2층 배선형성 예정영역을 개구한 레지스트막을 마스크로, 일정시간 산화실리콘막을 에칭하고, 배선홈(34)을 형성한 후, 제1층 배선상의 콘택트 영역을 개구한 레지스트막을 마스크로, 콘택트홀(30)을 형성해도 된다. 이 경우에서도, 콘택트홀(30)을 형성한 후, 배선홈(34)을 형성해도 된다.
또한, 텅스텐막(26c) 및 산화실리콘막(23)(A막 종류라 함)상에, 산화실리콘막(29)(B막 종류라 함)을 형성한 후, 그 위에, 산화실리콘막(33)을 A막 종류로, 혹은 산화실리콘막(29, 23)과 각기 다른 C막 종류로 형성하고, 산화실리콘막(33)(A 혹은 C막 종류)의 에칭에 있어서는, 그 하층의 산화실리콘막(29)(B막 종류)이 에칭되기 어렵고, 산화실리콘막(33)(A 혹은 C막 종류)이 에칭되기 쉬운 조건에서 행한다. 이어서, 산화실리콘막(29)(B막 종류)의 에칭에 있어서는, 그 하층의 텅스텐 막(26c)이 에칭되기 어렵고, 산화실리콘막(29)(B막 종류)이 에칭되기 쉬운 조건에서 행한다.
이들 A, B 및 C막 종류는, 산화실리콘막에 한정하지 않고, 절연막이면 된다. 이들 막의 예로서는, CVD 산화실리콘막, 유기계 혹은 무기계의 도포막, PIQ막 이외에, SiOF막 혹은 포러스 실리카(porous silica), 유기 절연막 등을 들 수 있다.
이어서, 양호한 콘택트 특성을 얻기 위해, 콘택트홀(30) 저면을 에칭한다.
다음에, 도 18의 (a)에 나타내는 바와 같이, 배선홈(34) 및 콘택트홀(30) 내부를 포함하는 산화실리콘막(32)상에 질화티탄으로 이루어지는 배리어층(35a)을 스퍼터법 혹은 CVD법에 의해 퇴적하고, 이어서, 배리어층(35a)상에, 동막(35b)(청구항1, 4, 5, 18 및 19에 기재된 도전성막, 청구항 2 및 20에 기재된 제1도전성막)을 동막(26b)과 동일하게, 전해 도금법으로 형성한다. 또한, 동막(35b)을, 스퍼터법으로 형성할 수도 있다. 또한, 배리어층은, 질화티탄뿐만 아니라, 실시형태 1에서 설명한 바와 같이, 탄탈 등의 단층막 혹은, Ti/TiN/Ti막 등의 적층막으로 할 수도 있다.
다음에, 도 18의 (b)에 나타내는 바와 같이, 배선홈(34) 및 콘택트홀(30) 외부의 동막(35b) 및 배리어층(35a)을 CMP에 의해 제거하여, 배선(35) 및 배선(35)과 배선(26)과의 접속부를 형성한다.
이와 같이, 듀얼 다마씬법(dual damascene)에 의해, 배선홈(35) 및 콘택트홀(30)내에 동시에 동막(35b)을 매립하면, 제2층 배선과 제1층 배선과의 접속이, 동막(35b)-질화티탄(35a)-텅스텐(35c)-동막(26b)이 되기 때문에 실시형태 1에 비해 양호한 콘택트 특성을 얻을 수 있다.
이어서, 도 19에 나타내는 바와 같이, 배선(35)(동막(35b))상에 텅스텐을 선택성장 혹은 우선성장시킴으로써 2∼20㎚ 정도의 텅스텐막(35c)(청구항의 캡 도전성막)을 형성한다. 텅스텐막(35c)은, 예를 들면, 0.3Torr(0.3×1.33322×102Pa), 설정온도 460℃, WF6 유량 5scc, H2 유량 500scc의 조건에서, 1.5분간 처리를 행함으로써 형성한다.
이러한 처리에 의해, 배선(35)(동막(35b))상에만 텅스텐이 선택적으로 성장 혹은, 산화실리콘막(34)상에서 배선(35)상에 텅스텐이 우선적으로 성장한다.
여기서, 콘택트홀(30) 형성시 혹은 콘택트홀(30) 저면의 에칭시, 스퍼터 에칭시 동의 비산을 방지할 수 있는 것은, 도 23을 참조하면서 설명한 실시형태 1의 경우와 동일하다.
또한, 선택성장 혹은 우선성장을 이용함으로써, 배선(35)표면에 용이하게 텅스텐막을 형성할 수 있고, 배선표면에 비교적 균일한 텅스텐막을 형성할 수 있는 것도 실시형태 1에서 설명한 바와 같다. 또한, 선택성장 혹은 우선성장에 의하면 배선표면의 텅스텐막을, 얇게 형성할 수 있고, 양호한 콘택트 특성을 얻을 수 있는 점, 유전율이 높고, 고속동작의 방해가 되고 있던 동막표면의 질화실리콘막을, 텅스텐막으로 할 수 있으므로 장치의 고속동작을 도모할 수 있는 점, 후술하는 플래그 근방에 보이드가 발생하고, 콘택트 영역을 덮은 경우에 있어서도 텅스텐막이 전류패스가 되어 콘택트를 도모할 수 있는 점(도 24 참조)도 실시형태 1에서 설명한 바와 같다.
또한, 실시형태 1에서, 도 29를 참조하면서 설명한 바와 같이, 텅스텐막(35c)을 형성함으로써, 배선(35)표면의 산화를 방지할 수 있고, 배선저항의 상승을 저감할 수 있다.
또한, 텅스텐 이외에, TiN, Ta, TaN, WN 혹은 Ni 등을 동배선상에 형성하는 것도 생각할 수 있지만, 텅스텐의 저항이 5∼20μΩㆍ㎝로 예를 들면, TiN의 저항 80∼150μΩㆍ㎝보다 작으므로 텅스텐막을 이용함으로써 양호한 콘택트를 도모할 수 있다.
다음에, 도 20에 나타내는 바와 같이, 산화실리콘막(33) 및 배선(35)상에, 질화실리콘막(36) 및 산화실리콘막(37)을 CVD법에 의해 순차 형성한 후, 플래그(39)를 형성하고, 또한, 배선(40)을 형성하는 것이지만, 이들 형성공정은 실시형태 1의 경우와 동일하므로 그 상세한 설명은 생략한다. 또한, 배선(40)상에 산화실리콘막(41) 등을 통하여 형성되는 배선(43) 및 배선(43)상에 질화실리콘막(44) 및 산화실리콘막(45)을 통하여 형성되는 범프 베이스전극(47) 및 범프전극(48)도 실시형태 1과 동일한 공정으로 형성되므로, 그 상세한 설명은 생략한다.
또한, 범프전극(48) 형성 후, 패키지 기판 등에 실장되어 반도체 집적회로장치가 완성되지만 그것들의 설명은 생략한다.
또한, 본 실시형태에서는, 제1층 배선(26), 제2층 배선(35)을 형성하고, 제2층 배선(35)상에 플래그(39)를 통하여 알루미늄 배선(40)을 형성하였지만, 실시형태 1의 경우과 동일하게, 제2층 배선과 알류미늄 배선(40)과의 사이에 제3층 배 선(M3) 및 제4층 배선(M4)을 형성해도 된다(도 21). 이러한 경우, 제3층 배선 및 제4층 배선도, 제1 및 제2층 배선과 동일하게 듀얼 다마씬법으로 형성한다. 즉, 배선홈과 콘택트홀을 형성한 후, 이들을 동시에 매립함으로써 배선을 형성한다. 또한, 이 배선표면에는 텅스텐막(3Mc, 4Mc)이 형성된다.
(실시형태 3)
실시형태 1 및 실시형태 2에서는, 텅스텐막(26c, 35c) 형성 후(실시형태 1에서는 도 7의 (b), 실시형태 2에서는 도 19 참조), 텅스텐막(26c, 35c)상에 질화실리콘막(28, 36) 및 산화실리콘막(29, 37)을 형성하였지만, 도 25의 (a) 및 (b)에 나타내는 바와 같이, 텅스텐막(26c, 35c)상에 테트라에톡시실란(tetraethoxysilane)을 원료가스로 하여 CVD법으로 퇴적한 산화실리콘막(이하 TEOS막이라 함)(328, 336)을 얇게 형성하고, 그 상부에 TEOS막보다 유전율이 낮은 절연막(유전율 4 이하)(329, 337)을 형성해도 된다. 또한, TEOS막(328, 336)으로 바꾸어, 탄화실리콘(SiC)막, SiCO막 등의 탄소를 포함하는 실리콘계 절연막으로 해도 된다. 탄소를 포함하는 실리콘계 절연막(SiC, SiCO)은, 유전율이 ε
Figure 112007056309802-pat00001
4 ~ 6으로 낮고, 또 질화실리콘막(SiN)과 동일하게 Cu의 확산방지(배리어)층으로서 동작한다.
이와 같이, 텅스텐막(26c, 35c)상에 TEOS막(328, 336)을 형성하면, 치밀한 TEOS막에 의해 배선(26, 35)을 보호할 수 있고, 유전율이 낮은 절연막(329, 337)을 형성하면, 반도체 집적회로장치 동작의 고속화를 도모할 수 있다. 또한, 텅스텐막(26c, 35c)상에, SiC막 또는 SiCO막 등의 탄소를 포함하는 실리콘계 절연막(328, 336)을 형성함으로써, 유전율(ε
Figure 112007056309802-pat00002
4 ~ 6)이 질화실리콘막보다 낮고, 또한 질화실리콘막과 동일하게 Cu의 확산 배리어로서 동작하므로 반도체 집적회로장치의 고속화, 고신뢰성을 도모할 수 있다.
또한, 텅스텐막(26c, 35c) 형성까지의 공정은, 실시형태 1 혹은 실시형태 2에서 설명한 경우와 동일하므로 그 설명을 생략한다.
또한, 상기 절연막(329, 337) 형성 후의 공정은, 실시형태 1 및 실시형태 2에서의 산화실리콘막(29, 37)의 형성 후의 공정과 동일하므로 그 설명을 생략한다.
(실시형태 4)
실시형태 1 ~ 실시형태 3에서는, 텅스텐막(26c, 35c) 형성 후(실시형태 1에서는 도 7의 (b), 실시형태 2에서는 도 19 참조), 텅스텐막(26c, 35c)상에 질화실리콘막(28, 36) 및 산화실리콘막(29, 37)을 형성하였지만, 도 26의 (a) 및 (b)에 나타내는 바와 같이, 텅스텐막(26c, 35c)상에 질화실리콘막, PSG막 혹은 탄소를 포함하는 실리콘계 절연막, 탄화실리콘(SiC)막, SiCO막 등이 동의 확산을 방지하는 능력 있는 절연막(428, 436)을 형성하고, 그 상부에, 이 절연막(428, 436)보다 유전율이 낮은 저(低)유전재료로 이루어지는 절연막(429, 437)을 형성해도 된다. 이 저유전개료로 이루어지는 절연막(429, 437)으로는, 예를 들면, 유전율 4 이하의 절연막을 들 수 있고, TEOS막, SiOF막, 유기계 도포막 및 포러스 실리카(porous silica)막 등을 들 수 있다.
이와 같이, 텅스텐막(26c, 35c)상에 질화실리콘막(428, 436) 등을 형성하면, 텅스텐막(26c, 35c)의 막두께가 충분하지 않은 부분에 있어서도 질화실리콘막(428, 436) 등에 의해 동의 질화실리콘막(428, 436) 및 TEOS막(429, 437)으로의 확산을 방지할 수 있다. 또한 TEOS막(429, 437)은, 유전율이 4 이하이며 비교적 저유전이므로, 절연막 전체의 유전율을 저하시킬 수 있고, 반도체 집적회로장치의 동작의 고속화를 도모할 수 있다. 또한, 탄소(C)를 포함하는 실리콘계 절연막인 탄화실리콘(SiC)막, SiCO막(428, 436)을 이용함으로써, 절연막 전체의 유전율을 저하시킬 수 있음과 동시에, Cu의 확산 배리어층으로서 동작하므로 반도체 집적회로장치의 동작의 고속화, 신뢰성의 향상을 도모할 수 있다.
또한, 텅스텐막(26c, 35c) 형성까지의 공정은, 실시형태 1 혹은 실시형태 2에서 설명한 경우와 동일하므로 그 설명을 생략한다.
또한, 저유전재료로 이루어지는 절연막(429, 437)의 형성 후의 공정은, 실시형태 1 및 실시형태 2에서 산화실리콘막(29, 37)의 형성 후의 공정과 동일하므로 그 설명을 생략한다.
(실시형태 5)
실시형태 1 ~ 실시형태 4에서는, 동막(26b, 35b) 등의 CMP 후, 배선(26, 35)의 표면에 텅스텐막(26c, 35c)을 선택성장 혹은 우선성장시켰지만, 텅스텐막(26c, 35c) 형성 전에, 다음과 같은 전(前)처리를 행해도 된다.
동막(26b, 35b)의 CMP 후(실시형태 1에서는 도 7의 (a), 실시형태 2에서는 도 18의 (b) 참조), 기판표면(동막(26b, 35b) 및 산화실리콘막(23, 33) 표면)을 이물, 오염금속을 제거하는 불화수소(HF), 구연산(citric acid), 수산(oxalic acid), 과산화수소(H2O2), 염산(HCL), 황산(H2SO4), 암모니아(NH3), 아미노에타놀(aminoethanol)의 적어도 1개 이상을 포함하는 용액 등의 세정액으로 세정한 후, 배선(26, 35)상에 텅스텐막(26c, 35c)을 선택성장 혹은 우선성장시킨다.
이와 같이, 배선(26, 35)상에 텅스텐막(26c, 35c)을 선택성장 혹은 우선성장시키기 전에, 기판표면을 불화수소(HF)를 포함하는 용액으로 세정하면, 산화실리콘막상의 금속오염이 에칭되므로(도 27의 (b)), 선택성 혹은 우선성이 좋고, 배선(26, 35)상에 텅스텐막을 형성할 수 있다(도 27의 (c)). 이것에 대하여, 동막(26b, 35b) 등의 CMP 후, 산화실리콘막(23, 33)상에 오염금속이 존재한 경우, 도 27의 (a)에 나타내는 바와 같이 오염금속상에도 텅스텐막이 성장해버린다.
도 28의 (a)는, 불화수소(HF) 용액으로 세정을 행한 경우(처리시간 20초 : B, 처리시간 60초 : C)와, 불화수소(HF) 용액으로 세정을 행하지 않은 경우 : A의 배선쇼트 수율을 나타낸 그래프이다.
도 28의 (a)에 나타내는 바와 같이, 불화수소(HF) 용액으로 세정을 행하지 않은 경우 : A는, 수율이 30% 정도인데 비해, 불화수소(HF) 용액으로 세정을 행한 경우는, 처리시간이 20초 : B, 60초 : C의 쌍방 모두 수율은 100%였다. 이와 같이, 배선쇼트 수율을 크게 향상시킬 수 있다.
또한, 본 실시형태에서의 전(前)처리는, 실시형태 1 ~ 4에서 설명한 반도체 집적회로장치의 제조에도 적용할 수 있다. 또한, 본 실시형태에서의 전(前)처리는, Cu 배선(26, 35)상에 배리어막으로서의 텅스텐막(26c, 35c)을 설치하지 않는 경우 에도, 이물이나 오염금속을 제거하기 위해 배선쇼트 수율 등의 수율을 향상시킬 수 있다. 즉, 도 7의 (a)에 나타내는 바와 같이 동막(26b, 35b)의 CMP 후, 본 실시형태에서의 이물, 오염금속을 제거하는 HF, HCl, H2SO4, H2O2, 구연산, 수산, 암모니아, 아미노에탄올 중의 적어도 1개 이상을 포함하는 용액의 세정액으로 세정하고, 그 후, 도 8의 (a)에 나타내는 바와 같이 질화실리콘막(28)을 형성한다. 이것에 의해, 이물, 오염금속이 제거되고, 배선쇼트 수율 등의 수율을 향상시킬 수 있다. 텅스텐막(26c, 35c)을 선택성장 전과 후에 상술한 세정액으로 세정처리함으로써, 배선쇼트 수율 등의 수율을 더 향상시킬 수 있다.
(실시형태 6)
또한, 실시형태 1 및 실시형태 2에서는, 동막(26b, 35b) 등의 CMP 후, 배선(26, 35)의 표면에 텅스텐막(26c, 35c)을 선택성장 혹은 우선성장시켰지만, 텅스텐막(26c, 35c) 형성 전에, 다음과 같은 전처리를 행해도 된다.
동막(26b, 35b)의 CMP 후, (실시형태 1에서는 도 7의 (a), 실시형태 2에서는 도 18의 (b) 참조), 기판표면에 대하여, 예를 들면, 430℃, 10Torr(10×1.33322×102Pa)의 조건하에서, 수소 어닐처리를 1분간 행한다. 또한, 이 수소처리는, 텅스텐막(26c, 35c)의 성장과 같은 장치 내에서 행하는 것이 가능하다.
이와 같이, 배선(26, 35)상에 텅스텐막(26c, 35c)을 선택성장 혹은 우선성장시키기 전에, 기판표면을 수소처리하면, 배선상의 산화물이 환원되고, 또, 기판표면의 흡착가스, 수분 및 유기물이 제거된다. 또한, 배선표면에 수소가 흡착·흡장 (吸藏)됨으로써, 그 후의 텅스텐막(26c, 35c) 형성시에 텅스텐이 선택성장 혹은 우선성장하기 쉬워진다.
따라서, 신뢰성이 높은 텅스텐막을 형성할 수 있고, 또한, 텅스텐막과 동막(26b, 35b)과의 밀착성을 향상시킬 수 있다.
도 28의 (b)는, 수소처리를 행한 경우(처리시간 60초 : B, 처리시간 300초 : C)와, 수소처리를 행하지 않은 경우 : A의 배선쇼트 수율을, 또, 도 28의 (c)는, 배선저항 수율을 나타낸 그래프이다. 또한, 텅스텐막의 성장조건은, 설정온도 460℃, WF6 유량 7scc, 수소유량 500scc, 압력 0.45Torr(0.45×1.33322×102Pa)에서, 처리시간 120초이다. 또한, 실시형태 5 및 후술의 실시형태 7에서 설명하는 세정처리는 행하고 있지 않다.
도 28의 (b)에 나타내는 바와 같이, 수소처리를 행하지 않은 경우 : A는, 배선쇼트 수율이 거의 0%인데 비해, 수소처리를 행한 경우는, 처리시간이 60초 : B, 300초 : C의 쌍방 모두 수율은 100%였다. 또한, 도 28의 (c)에 나타내는 바와 같이, 수소처리를 행하지 않은 경우 : A는, 배선저항 수율이 30% 정도인데 비해, 수소처리를 행한 경우는, 처리시간이 60초 : B, 300초 : C의 쌍방 모두 수율은 100%였다. 이와 같이, 배선저항 수율 등의 수율을 향상시킬 수 있다. 또한 도 6의 (b)에 나타낸 바와 같이, 동막을 피착한 후에 행하는 수소(어닐)처리와, 동막을 CMP한 후의 수소처리를 행함으로써 Cu 배선(26)의 신뢰성을 더 향상시킬 수 있다. 또한, 텅스텐막(26c, 35c)을 설치하지 않는 경우라도, 동막을 피착한 후에 행하는 수소 (어닐)처리와, 동막을 CMP한 후에 행하는 수소(어닐)처리를 행함으로써, Cu배선(26)의 신뢰성을 더욱 향상시킬 수 있다.
또한, 텅스텐막(26c, 35c) 형성 후에도 동일한 환원처리, 예를 들면, 360℃에서의 암모니아(NH3) 플라즈마 처리를 행하면, 텅스텐막(26c, 25c)상을 포함한 기판표면의 흡착가스, 수분 및 유기물이 제거되어, 신뢰성이 높은 텅스텐막을 형성할 수가 있다. 또한 텅스텐막(26c, 25c)상에 형성된 질화 실리콘막 등의 절연막과의 밀착성을 향상시킬 수 있다. 또, 이 환원처리는 상기 절연막의 성막과 동일 장치 내에서 행하는 것이 가능하다.
또한, 본 실시형태에서의 전처리는, 실시형태 3 ~ 5에서 설명한 반도체 집적회로장치의 제조에 있어서도 적용할 수 있다.
또한, 실시형태 1 ~ 4에서 설명한 반도체 집적회로장치에 대해서, 실시형태 5에서 설명한 세정처리와 본 실시형태의 환원처리를 병용함으로써, 수율을 더 향상시키고, 배선의 신뢰성을 향상시킬 수 있다. 즉, 동막 피착 후의 수소(어닐)처리와, 동막을 CMP한 후에 실시형태 5에서 설명한 세정처리를 행하고, 그 후 수소(어닐)처리를 행함으로써, Cu배선의 신뢰성을 더욱 향상시킬 수 있다.
(실시형태 7)
또한, 배선표면에 텅스텐막(26c, 35c) 형성을 선택성장 혹은 우선성장시킨 후, 다음과 같은 후처리를 행해도 된다.
배선(26, 35)표면에 텅스텐막(26c, 35c)을 선택성장 혹은 우선성장시킨 후 (실시형태 1에서는 도 7의 (b), 실시형태 2에서는 도 19의 (a) 참조), 기판표면(텅스텐막(26c, 35c) 및 산화실리콘막(23, 33) 표면 등)을 오염금속을 제거하는 불화수소(HF) 혹은 과산화수소(H2O2), 구연산 등을 적어도 1개 이상을 포함하는 용액으로 세정한다.
이와 같이, 텅스텐막(26c, 35c)을 선택성장 혹은 우선성장시킨 후에, 기판표면을 불화수소(HF) 용액 등으로 세정하면, 도 27의 (a)에 나타내는 바와 같이, 산화실리콘막상에 텅스텐막이 성장하고(선택성의 파괴가 발생한다), 혹은, 실시형태 5에서 설명한 바와 같이 산화실리콘막상의 오염금속상에 텅스텐막이 성장한 경우라도, 이들 불필요한 텅스텐막 및 오염금속이 에칭되고, 신뢰성이 높은 텅스텐막을 형성할 수 있다.
또한, 불필요한 텅스텐막의 제거에 있어서, CMP를 이용해도 된다. 배선상에 형성된 텅스텐막은 상대적으로 두껍운 연속막인데 비해, 절연막상의 텅스텐막은 불연속이고 또, 얇기 때문에, 절연막상의 텅스텐막만을 제거할 수 있다.
또한, 본 실시형태에서의 후(後)처리는, 실시형태 1 ~ 6에서 설명한 반도체 집적회로장치의 제조에도 적용할 수 있다.
또한, 실시형태 1 ~ 4에서 설명한 반도체 집적회로장치에 대하여, 실시형태 5 혹은 실시형태 6에서 설명한 전(前)처리와 본 실시형태의 후(後)처리를 병용함으로써, 배선의 수율, 신뢰성을 더 향상시킬 수 있다.
또한, 실시형태 1 ~ 4에서 설명한 반도체 집적회로장치에 대하여, 본 실시형 태 5에서 설명한 세정처리 및 실시형태 6에서 설명한 환원처리와 본 실시형태의 후처리를 병용함으로써, 배선의 수율, 신뢰성을 더 향상시킬 수 있다.
이상, 본 발명자에 의해 이루어진 본 발명을, 실시형태에 의거하여 구체적으로 설명하였지만, 본 발명은 상기 실시형태에 한정되지 않고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능하다는 것은 말할 필요도 없다.
특히, 상술의 실시형태에서는, MISFET 및 저항소자상에 형성된 배선에 본 발명을 적용하였지만, 본 발명은, 다층 배선을 이용한 반도체 집적회로장치에 널리 적용 가능하다.
또한, 상술의 실시형태에서는, 동배선(동막(26b))으로 하였지만, 동, 은, 알루미늄 중 적어도 하나를 포함하는 합금으로 이루어지는 배선으로 해도 된다. 또한, 동합금에는, Mg 함유량이 5% 이하의 합금 혹은 Al 함유율이 3% 이하의 합금을 포함한다.
또한, 상술의 실시형태에서는, 배리어층(26a, 35a)등 상에 동막(26b, 35b) 등을 형성하였지만, 도 30에 나타내는 바와 같이, (a) 텅스텐막(826a, 835a)을 배선홈 저부에만 잔존시키고, (b) 배리어층(35a)상에 다시 텅스텐막(835d)을 형성한다. 혹은 (c), (a)에 나타낸 텅스텐막(826a, 835a)상에 다시 배리어층(26a, 35a)을 형성하는 등 여러 가지의 변경, 조합이 가능하다.
도 1은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조공정을 나타내는 단면도,
도 2는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조공정을 나타내는 단면도,
도 3은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조공정을 나타내는 단면도,
도 4는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조공정을 나타내는 단면도,
도 5는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조공정을 나타내는 단면도,
도 6은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조공정을 나타내는 단면도,
도 7은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조공정을 나타내는 단면도,
도 8은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조공정을 나타내는 단면도,
도 9는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조공정을 나타내는 단면도,
도 10은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조공정을 나타내 는 단면도,
도 11은, 본 발명의 실시형태 1인 반도체 집적회로장치의 제조공정을 나타내는 단면도,
도 12는, 본 발명의 실시형태 1인 반도체 집적회로장치의 제조공정을 나타내는 단면도,
도 13은, 본 발명의 실시형태 2인 반도체 집적회로장치의 제조공정을 나타내는 단면도,
도 14는, 본 발명의 실시형태 2인 반도체 집적회로장치의 제조공정을 나타내는 단면도,
도 15는 본 발명의 실시형태 2인 반도체 집적회로장치의 제조공정을 나타내는 단면도,
도 16은 본 발명의 실시형태 2인 반도체 집적회로장치의 제조공정을 나타내는 단면도,
도 17은 본 발명의 실시형태 2인 반도체 집적회로장치의 제조공정을 나타내는 단면도,
도 18은 본 발명의 실시형태 2인 반도체 집적회로장치의 제조공정을 나타내는 단면도,
도 19는 본 발명의 실시형태 2인 반도체 집적회로장치의 제조공정을 나타내는 단면도,
도 20은 본 발명의 실시형태 2인 반도체 집적회로장치의 제조공정을 나타내 는 단면도,
도 21은 본 발명의 실시형태 2인 반도체 집적회로장치의 제조공정을 나타내는 단면도,
도 22는 본 발명의 효과를 설명하기 위한 도면,
도 23은 본 발명의 효과를 설명하기 위한 도면,
도 24는 본 발명의 효과를 설명하기 위한 도면,
도 25는 본 발명의 실시형태 3인 반도체 집적회로장치의 제조공정을 나타내는 단면도,
도 26은 본 발명의 실시형태 4인 반도체 집적회로장치의 제조공정을 나타내는 단면도,
도 27은 본 발명의 실시형태 5 및 실시형태 7에 관한 효과를 설명하기 위한 도면,
도 28은 본 발명의 실시형태 5 및 실시형태 6에 관한 효과를 설명하기 위한 도면,
도 29는 본 발명의 효과를 설명하기 위한 도면,
도 30은 본 발명의 그 이외의 실시형태인 반도체 집적회로장치의 제조공정을 나타내는 단면도이다.

Claims (22)

  1. (a) 반도체기판상에 형성된 제1 절연막 중에 제1 배선홈을 형성하는 공정,
    (b) 상기 (a)공정 후에, 상기 제1 배선홈 내부를 포함하는 상기 제1 절연막 상에, 제1 배리어층을 형성하는 공정,
    (c) 상기 (b)공정 후에, 상기 제1 배리어층상에, 동막으로 이루어진 제1도전성막을 형성하는 공정,
    (d) 상기 (c)공정 후에, ＣＭＰ법에 의해 상기 제1 배선홈 외부의 상기 제1 배리어층 및 상기 제1 도전성막을 제거하는 공정,
    (e) 상기 (d)공정 후에, 상기 제1 도전성막상에 캡 도전성막을 형성하는 공정과,
    (f) 상기 (e)공정 후에, 상기 캡 도전성막 및 상기 제1 절연막상에 제2 절연막을 형성하는 공정,
    (g) 상기 (f)공정 후에, 상기 제2 절연막 및 상기 캡 도전성막을 에칭함으로써, 상기 제1 도전성막과 접속하는 콘택트홀을 형성하는 공정,
    (h) 상기 (g)공정 후에, 상기 콘택트홀 내부를 포함하는 상기 제2 절연막상에, 제2 배리어층을 형성하는 공정,
    (i) 상기 (h)공정 후에, 상기 제2 배리어층상에, 동막으로 이루어진 제2 도전성막을 형성하는 공정,
    을 포함하며,
    상기 (d)공정과 상기 (e)공정과의 사이에, 상기 제1 도전성막 및 상기 제1 절연막의 표면에, 암모니아 플라즈마 처리를 행하는 공정을 더 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 (e)공정에서, 상기 캡 도전성막은, 선택 성장 또는 우선 성장에 의해 형성되는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 (d)공정과 상기 (e)공정과의 사이에, 상기 제1 도전성막 및 상기 제1 절연막의 표면에, 수소처리를 행하는 공정을 더 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 (e)공정 전에, 상기 제1 도전성막 및 상기 제1 절연막의 표면을 세정하는 공정을 더 포함하고,
    상기 세정 공정은, 불화수소(HF), 구연산(citric acid), 수산(oxalic acid), 과산화수소(H2O2), 염산(HCl), 황산(H2SO4), 암모니아(NH3) 또는 아미노에타놀 (aminoethanol)을 포함하는 용액을 이용해서 행해지는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  6. 제 1 항에 있어서,
    상기 (e)공정 후에, 상기 제1 도전성막 및 상기 제1 절연막의 표면을 세정하는 공정을 더 포함하고,
    상기 세정 공정은, 불화수소(HF), 과산화수소(H2O2) 또는 구연산(citric acid)을 포함하는 용액을 이용해서 행해지는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  7. 제 1 항에 있어서,
    상기 캡 도전성막은, W, WN, TIN, Ta, TaN 혹은 Ni로 이루어진 막인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  8. 제 1 항에 있어서,
    상기 (f)공정에서, 상기 제2 절연막을 형성하는 공정은,
    (f 1) 상기 캡 도전성막상에, 확산방지 절연막을 형성하는 공정,
    (f 2) 상기 확산방지 절연막상에, 상기 확산방지 절연막보다도 유전율 이 낮은 저유전 절연막을 형성하는 공정,
    에 의해서 형성되는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 확산방지 절연막은, SiN, SiC 또는 SiCO로 이루어진 막인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  10. 제 8 항에 있어서,
    상기 저유전 절연막은, TEOS막, SiOF막, SiCO막, 유기절연막, 또는, 포러스 실리카(porous silica)막인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  11. (a) 반도체기판상에 형성된 제1 절연막중에 제1 배선홈를 형성하는 공정,
    (b) 상기 (a)공정 후에, 상기 제1 배선홈 내부를 포함하는 상기 제1 절연막상에, 제1 배리어층을 형성하는 공정,
    (c) 상기 (b)공정 후에, 상기 제1 배리어층상에, 동막으로 이루어진 제1 도전성막을 형성하는 공정,
    (d) 상기 (c)공정 후에, ＣＭＰ법에 의해 상기 제1 배선홈 외부의 상기 제1 배리어층 및 상기 제1 도전성막을 제거하는 공정,
    (e) 상기 (d)공정 후에, 상기 제1 도전성막상에 캡 도전성막을 형성하는 공정,
    (f) 상기 (e)공정 후에, 상기 캡 도전성막 및 상기 제1 절연막상에, 제2 절연막 및 제3 절연막을 순서대로 형성하는 공정,
    (g) 상기 (f)공정 후에, 상기 제2 절연막, 상기 제3 절연막 및 상기 캡 도전성막을 에칭함으로써, 상기 제1 도전성막과 접속하는 콘택트홀을 형성하는 공정,
    (h) 상기 (f)공정 후에, 상기 제3 절연막을 에칭함으로써, 제2 배선홈를 형성하는 공정,
    (i) 상기 (g)공정 및 상기(h)공정 후에, 상기 제2 배선홈 내부 및 상기 콘택트홀 내부를 포함하는 상기 제2 절연막상에, 제2 배리어층을 형성하는 공정,
    (j) 상기 (i)공정 후에, 상기 제2 배리어층상에, 동막으로 이루어진 제2 도전성막을 형성하는 공정,
    을 포함하며,
    상기 (d)공정과 상기 (e)공정과의 사이에, 상기 제1 도전성막 및 상기 제1 절연막의 표면에, 암모니아 플라즈마 처리를 행하는 공정을 더 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 (e)공정에서, 상기 캡 도전성막은, 선택 성장 또는 우선 성장에 의해 형성되는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  13. 삭제
  14. 제 11 항에 있어서,
    상기 (d)공정과 상기 (e)공정과의 사이에, 상기 제1 도전성막 및 상기 제1 절연막의 표면에, 수소처리를 행하는 공정을 더 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  15. 제 11 항에 있어서,
    상기 (e)공정 전에, 상기 제1 도전성막 및 상기 제1 절연막의 표면을 세정하는 공정을 더 포함하고,
    상기 세정 공정은, 불화수소(HF), 구연산(citric acid), 수산(oxalic acid), 과산화수소(H2O2), 염산(HCl), 황산(H2SO4), 암모니아(NH3) 또는 아미노에타놀 (aminoethanol)을 포함하는 용액을 이용해서 행해지는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  16. 제 11 항에 있어서,
    상기 (e)공정 후에, 상기 제1 도전성막 및 상기 제1 절연막의 표면을 세정하는 공정을 더 포함하고,
    상기 세정 공정은, 불화수소(HF), 과산화수소(H2O2) 또는 구연산(citric acid)을 포함하는 용액을 이용해서 행해지는 것을 특징으로 하는 반도체집적회로장 치의 제조방법.
  17. 제 11 항에 있어서,
    상기 캡 도전성막은, W, WN, TIN, Ta, TaN 혹은 Ni로 이루어진 막인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  18. 제 11 항에 있어서,
    상기 (f)공정에서, 상기 제2 절연막을 형성하는 공정은,
    (f 1) 상기 캡 도전성막상에, 확산방지 절연막을 형성하는 공정,
    (f 2) 상기 확산방지 절연막상에, 상기 확산방지 절연막보다도 유전율이 낮은 저유전 절연막을 형성하는 공정,
    에 의해서 형성되는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 확산방지 절연막은, SiN, SiC 또는 SiCO로 이루어진 막인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  20. 제 18 항에 있어서,
    상기 저유전 절연막은, TEOS막, SiOF막, SiCO막, 유기절연막, 또는, 포러스 실리카(porous silica)막인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  21. 제 11 항에 있어서,
    상기 (g)공정은, 상기 (h)공정 전에 행해지는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  22. 제 11 항에 있어서,
    상기 (g)공정은, 상기 (h)공정 후에 행해지는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
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