KR100641980B1 - 반도체 소자의 배선 및 그 형성방법 - Google Patents

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Abstract

본 발명의 목적은 반도체 소자의 배선에서 콘택 면적을 극대화하고 비아홀 형성 시 하부 배선의 손상을 방지하여 고집적화에 대응하는 우수한 콘택 저항 특성을 확보하는 것이다.
본 발명에 따른 반도체 소자의 배선은 반도체 기판; 기판 상에 형성된 하부 층간절연막; 하부 층간절연막 상에 형성된 하부 배선; 하부 층간절연막 상에 형성되고 하부 배선을 노출시키는 비아홀을 구비한 상부 층간절연막을 포함하고, 하부 배선이 돌출부를 구비한 금속막 패턴과, 금속막 패턴의 돌출부 상부에 형성되고 돌출부를 노출시키는 홀을 구비한 도전막 패턴을 포함한다.
배선, 콘택, 비아홀, 폴리실리콘막, 금속막

Description

반도체 소자의 배선 및 그 형성방법{Interconnection line of semiconductor device and method of forming the same}
도 1a 내지 도 1c는 종래 반도체 소자의 배선 형성방법을 설명하기 위한 순차적 공정 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 순차적 공정 단면도.
도 3은 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 도면으로서, 도 2a의 평면도.
본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히 반도체 소자의 배선 및 그 형성방법에 관한 것이다.
일반적으로, 배선 기술은 집적회로(Integrated Circuit; IC)에서 트랜지스터의 상호 연결회로, 전원공급 및 신호전달의 통로를 구현하는 기술을 말한다.
최근, 반도체 소자의 고집적화에 따른 디자인룰(design rule) 감소로 인해 메모리 셀들이 스택(stack) 구조화되면서 배선 설계가 자유롭고 배선 저항 및 전류 용량 등의 설정이 용이하도록 배선도 다층으로 형성하고 있다.
또한, 디자인룰 감소로 인해 콘택홀 또는 비아홀의 어스펙트비(aspect ratio)가 증가하면서 다층 배선을 콘택 플러그를 적용하여 전기적으로 연결시키고 있다.
또한, 고집적화에 대응하는 콘택 저항 확보를 위해 콘택홀 또는 비아홀을 하부 배선의 폭과 거의 동일하게 형성하여 콘택 면적을 향상시키고 있다.
종래 반도체 소자의 배선 형성방법을 도 1a 내지 도 1c를 참조하여 설명한다.
도 1a를 참조하면, 반도체 기판(10) 상에 하부 층간절연막(20)을 형성하고, 하부 층간절연막(20) 상에 배선 물질로서 금속막(30)을 증착한다. 그 다음, 포토리소그라피 공정에 의해 금속막(30) 상부에 제 1 포토레지스트 패턴(40)을 형성한다.
도 1b를 참조하면, 제 1 포토레지스트 패턴(40; 도 1a 참조)을 마스크로하여 금속막(30)을 식각하여 하부 배선(31)을 형성하고, 공지된 방법에 의해 제 1 포토레지스트 패턴(40)을 제거한다. 그 후, 하부 배선(31)을 덮도록 하부 층간절연막(20) 상에 상부 층간절연막(50)을 형성하고, 포토리소그라피 공정에 의해 상부 층간절연막(50) 상에 제 2 포토레지스트 패턴(미도시)을 형성한다.
그 다음, 제 2 포토레지스트 패턴을 마스크로하여 플라즈마 식각 공정에 의해 상부 층간절연막(50)을 식각하여 하부 배선(31)을 노출시키면서 하부 배선(31)과 거의 동일한 폭을 가지는 비아홀(60)을 형성하고, 공지된 방법에 의해 제 2 포 토레지스트 패턴을 제거한다.
도 1c를 참조하면, 비아홀(60)을 매립하도록 기판(10) 전면 상에 플러그 물질로서 텅스텐막을 증착하고, 화학기계연마(Chemical Mechanical Polishing; CMP) 공정에 의해 상부 층간절연막(50)이 노출되도록 텅스텐막을 제거하여 텅스텐막을 서로 분리시켜 하부 배선(31)과 콘택하는 콘택 플러그(70)를 형성한다.
그 후, 기판(10) 전면 상에 배선 물질로서 금속막을 증착하고 포토리소그라피 및 식각 공정에 의해 패터닝하여, 콘택 플러그(70)를 통하여 하부 배선(31)과 전기적으로 연결되는 상부 배선(80)을 형성한다.
그러나, 고집적화가 가속화됨에 따라 상술한 바와 같이 하부 배선(31)과 거의 동일한 폭을 갖도록 비아홀(60)을 형성하여 콘택을 형성하더라도 콘택 면적을 증가시키는 데에는 한계가 있다.
또한, 플라즈마 식각 공정에 의해 어스펙트비가 높은 비아홀(60)을 형성하기 위해서는 다량의 폴리머 가스가 요구될 뿐만 아니라 높은 RF 전력 및 낮은 압력 등의 물리적인 식각 특성이 요구되기 때문에, 상부 층간절연막(50)의 식각 시 하부 배선(31)에 극심한 손상이 발생할 가능성이 높다.
이에 따라, 고집적화에 대응하는 우수한 콘택 저항 특성을 확보하기가 어려우므로 소자의 특성 및 신뢰성이 저하된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 반도체 소자의 배선에서 콘택 면적을 극대화하고 비아홀 형성 시 하부 배선의 손상을 방지하여 고집적화에 대응하는 우수한 콘택 저항 특성을 확보하는데 그 목적이 있다.
상기한 바와 같은 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 배선은 반도체 기판; 기판 상에 형성된 하부 층간절연막; 하부 층간절연막 상에 형성된 하부 배선; 하부 층간절연막 상에 형성되고 하부 배선을 노출시키는 비아홀을 구비한 상부 층간절연막을 포함하고, 하부 배선이 돌출부를 구비한 금속막 패턴과, 금속막 패턴의 돌출부 상부에 형성되고 돌출부를 노출시키는 홀을 구비한 도전막 패턴을 포함한다.
여기서, 도전막 패턴은 상기 금속막 패턴보다 높은 경도 및 상기 금속막 패턴과의 높은 식각 선택비를 가지는 폴리실리콘막 패턴으로 이루어진다.
또한, 도전막 패턴의 홀이 금속막 패턴의 돌출부의 임계치수의 약 50% 정도의 임계치수를 가진다.
상기한 바와 같은 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 배선 형성방법은 하부 층간절연막이 형성된 반도체 기판 상에 금속막과 도전막을 순차적으로 형성하는 단계; 도전막을 패터닝하여 금속막을 일부 노출시키는 홀을 구비한 제 1 도전막 패턴을 형성하는 단계; 제 1 도전막 패턴 상에 홀을 매립하면서 홀 주변의 제 1 도전막 패턴을 마스킹하는 마스크 패턴을 형성하는 단계; 마스크 패턴을 이용하여 제 1 도전막 패턴을 식각하여 서로 이격된 제 2 도전막 패턴을 형성하는 단계; 마스크 패턴과 제 2 도전막 패턴을 이용하여 금속막을 일부 두께만큼 식각하여 돌출부를 구비한 제 1 금속막 패턴을 형성하는 단계; 마스 크 패턴을 제거하는 단계; 제 2 폴리실리콘막 패턴과 제 1 금속막 패턴의 돌출부 측벽에 스페이서를 형성하는 단계; 및 스페이서를 이용하여 제 1 금속막 패턴을 식각하여 서로 이격된 제 2 금속막 패턴을 형성하여, 제 2 폴리실리콘막 패턴과 상기 제 2 금속막 패턴으로 이루어진 하부 배선을 형성하는 단계를 포함한다.
여기서, 도전막은 금속막보다 높은 경도 및 금속막과의 높은 식각 선택비를 가지는 폴리실리콘막으로 이루어진다.
또한, 제 1 도전막 패턴의 홀이 마스크 패턴의 임계치수의 약 50% 정도의 임계치수를 가진다.
또한, 제 1 금속막 패턴을 형성하는 단계에서 금속막을 총 두께의 약 50 내지 60% 정도의 두께만큼 식각한다.
또한, 스페이서는 산화막으로 이루어지고, 하부 배선을 형성하는 단계에서 제 1 금속막 패턴의 식각은 Cl 함유 가스 플라즈마를 이용하여 100 내지 300W의 전력과 5 내지 20mTorr의 압력 하에서 수행한다.
또한, 하부 배선을 형성하는 단계 이후에, 스페이서를 제거하는 단계; 하부 배선을 덮도록 하부 층간절연막 상에 상부 층간절연막을 형성하는 단계; 및 상부 층간절연막을 식각하여 하부 배선을 노출시키는 비아홀을 형성하는 단계를 더욱 포함할 수도 있고, 하부 배선 및 스페이서를 덮도록 하부 층간절연막 상에 상부 층간절연막을 형성하는 단계; 및 상부 층간절연막을 식각하여 하부 배선을 노출시키는 비아홀을 형성함과 동시에 스페이서를 제거하는 단계를 더욱 포함할 수도 있다.
이때, 상부 층간절연막의 식각은 메인 식각과 오버 식각의 2 단계로 수행하 는데, 메인 식각은 CF4, CHF3, C4F8등의 F 함유 가스 플라즈마를 이용하여 1000 내지 2000W의 전력과 50 내지 100mTorr의 압력 하에서 수행하고, 오버 식각은 CF4, SF6 등의 F 함유 가스 플라즈마를 이용하여 100 내지 500W 의 전력과 100 내지 500mTorr의 압력하에서 수행한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 2a 내지 도 2h와 도 3을 참조하여, 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 설명한다.
도 2a 및 도 3을 참조하면, 반도체 기판(110) 상에 하부 층간절연막(120)을 형성하고, 하부 층간절연막(120) 상에 배선 물질로서 금속막(130)을 증착한다. 여기서, 금속막(130)은 Al막, Al-Cu 합금막, Cu막, W막, Pt막, Au막, Ti막, TiN막, TiW막 중 선택되는 하나의 막으로, 약 5000Å의 두께로 증착한다.
그 다음, 금속막(130) 상부에 이후 플라즈마 식각 공정에 의한 비아홀 형성 시 금속막(130)의 극심한 손상 등을 방지하도록 금속막(130) 보다 높은 경도를 가지면서 금속막(130)과의 식각 선택비(etching selectivity)가 높은 도전막, 바람직하게 폴리실리콘막(140)을 약 1000Å의 두께로 증착한다.
그 후, 포토리소그라피 공정에 의해 폴리실리콘막(140) 상부에 폴리실리콘막(140)을 일부 노출시키는 홀(151)을 구비한 제 1 포토레지스트 패턴(150)을 형성한다. 여기서, 제 1 포토레지스트 패턴(150)의 홀(151)은 이후 형성될 배선 형상의 제 2 포토레지스트 패턴의 임계치수(Critical Dimension; CD, 이하 CD라 칭함)보다 작은 CD, 바람직하게는 제 2 포토레지스트 패턴 CD의 약 50% 정도의 CD를 갖도록 한다.
도 2b를 참조하면, 제 1 포토레지스트 패턴(150; 도 2a)을 마스크로하여 폴리실리콘막(140)을 식각하여 제 1 포토레지스트 패턴(150)의 홀(151)과 동일한 CD를 가지면서 금속막(130)을 노출시키는 홀(141)을 가지는 제 1 폴리실리콘막 패턴(141)을 형성한다. 그 후, 공지된 방법에 의해 제 1 포토레지스트 패턴(150)을 제거한다.
도 2c를 참조하면, 포토리소그라피 공정에 의해 제 1 폴리실리콘막 패턴(141) 상에 제 1 폴리실리콘막 패턴(142)의 홀(141)을 매립하면서 홀(141) 주변의 제 1 폴리실리콘막 패턴(142)을 마스킹하는 배선 형상의 제 2 포토레지스트 패턴(160)을 형성한다.
도 2d를 참조하면, 제 2 포토레지스트 패턴(160; 도 2c 참조)을 마스크로하여 제 1 폴리실리콘막 패턴(142)을 식각하여 서로 이격된 제 2 폴리실리콘막 패턴(143)을 형성하고, 다시 제 2 폴리실리콘막 패턴(143)과 제 2 포토레지스트 패턴(160)을 마스크로하여 금속막(130)을 일부 두께, 바람직하게 총 두께의 약 50 내지 60% 정도의 두께만큼 식각하여 배선 형상의 돌출부(131)를 구비한 제 1 금속막 패턴(132)을 형성한다. 그 후, 공지된 방법에 의해 제 2 포토레지스트 패턴(160)을 제거한다.
도 2e를 참조하면, 제 2 폴리실리콘막 패턴(142) 및 제 1 금속막 패턴(132) 상부에 스페이서 물질로서 절연막, 바람직하게 산화막을 약 1000Å의 두께로 증착한다. 그 다음, 제 2 폴리실리콘막 패턴(143)의 표면이 노출되도록 산화막을 식각하여 제 2 폴리실리콘막 패턴(143) 및 제 1 금속막 패턴(132)의 돌출부(131) 측벽에 스페이서(170)를 형성한다.
여기서, 산화막의 식각은 CF4, C2F6, C4F8, CHF 3 등의 F 함유 가스 플라즈마를 이용하여 1000 내지 2000W의 전력과 100 내지 500mTorr의 압력 하에서 수행한다. 이때, F 함유 가스 플라즈마로 CF4 가스를 사용하는 경우에는 유량을 50 내지 200sccm으로 조절하고, C4F8 가스를 사용하는 경우에는 유량을 10 내지 50sccm으로 조절하며, CHF3 가스를 사용하는 경우에는 유량을 20 내지 100sccm으로 조절한다.
도 2f를 참조하면, 스페이서(170; 도 2e 참조)를 마스크로하여 제 1 금속막 패턴(132)을 식각하여 서로 이격된 제 2 금속막 패턴(133)을 형성하여, 홀(141)을 구비한 제 2 폴리실리콘막 패턴(143)과 돌출부(131)를 구비한 제 2 금속막 패턴(133)으로 이루어진 하부 배선을 형성한 후 스페이서(170)를 제거한다.
여기서, 제 1 금속막 패턴(132)의 식각은 Cl2, BCl3 등의 Cl 함유 가스 플라즈마를 이용하여 100 내지 300W의 전력과 5 내지 20mTorr의 압력 하에서 수행한다. 이때, Cl 함유 가스로 Cl2 가스를 사용하는 경우에는 유량을 10 내지 100sccm으로 조절하고, BCl3 가스를 사용하는 경우에는 유량을 10 내지 100sccm으로 조절한다.
즉, 하부 배선이 돌출부(131)를 구비한 제 2 금속막 패턴(133)과 홀(141)을 구비한 제 2 폴리실리콘막 패턴(142)으로 이루어지게 되면, 돌출부(131) 및 홀(141) 등에 의해 이후 콘택 플러그와 콘택하는 하부 배선의 콘택 면적이 현저하게 증가하므로 콘택 저항 특성을 향상시킬 수 있다.
도 2g를 참조하면, 하부 배선을 덮도록 하부 층간절연막(120) 상에 상부 층간절연막(180)을 형성하고, 포토리소그라피 공정에 의해 상부 층간절연막(180) 상에 제 3 포토레지스트 패턴(미도시)을 형성한다. 그 다음, 제 3 포토레지스트 패턴을 마스크로하여 상부 층간절연막(180)을 식각하여 하부 배선을 노출시키면서 하부 배선의 제 2 금속막 패턴(133)과 거의 동일한 폭을 가지는 비아홀(190)을 형성하고, 공지된 방법에 의해 제 3 포토레지스트 패턴을 제거한다.
여기서, 상부 층간절연막(180)의 식각은 메인 식각(main etch)과 오버 식각(over etch)의 2단계로 수행할 수 있는데, 메인 식각은 CF4, CHF3, C4F 8등의 F 함유 가스 플라즈마를 이용하여 1000 내지 2000W의 전력과 50 내지 100mTorr의 압력 하에서 수행하고, 오버 식각은 CF4, SF6 등의 F 함유 가스 플라즈마를 이용하여 100 내지 500W 의 전력과 100 내지 500mTorr의 압력하에서 수행한다.
또한, 메인 식각에서 F 함유 가스 플라즈마로 CF4 가스를 사용하는 경우에는 유량을 50 내지 200sccm으로 조절하고, CHF3 가스를 사용하는 경우에는 유량을 20 내지 100sccm으로 조절하며, C4F8 가스를 사용하는 경우에는 유량을 10 내지 50sccm으로 조절한다.
또한, 오버 식각에서 F 함유 가스 플라즈마로 CF4 가스를 사용하는 경우에는 유량을 100 내지 200sccm으로 조절하고, SF6 가스를 사용하는 경우에는 유량을 5 내지 100sccm으로 조절한다.
이때, 하부 배선의 제 2 금속막 패턴(133) 상부에 형성된 제 2 폴리실리콘막 패턴(143)에 의해 제 2 금속막 패턴(133)이 보호되므로 하부 배선의 손상이 최소화될 수 있다.
한편, 본 실시예에서는 하부 배선의 형성 후 스페이서(170)를 제거하였지만, 비아홀(190) 형성을 위한 층간절연막(120)의 식각 시 스페이서(170)를 함께 제거할 수도 있다.
도 2h를 참조하면, 비아홀(190)을 매립하도록 기판(110) 전면 상에 플러그 물질로서 텅스텐막을 증착하고, 화학기계연마(Chemical Mechanical Polishing; CMP) 공정에 의해 상부 층간절연막(180)이 노출되도록 텅스텐막을 제거하여 텅스텐막을 서로 분리시켜 하부 배선과 콘택하는 콘택 플러그(200)를 형성한다.
그 후, 도시되지는 않았지만, 기판(110) 전면 상에 배선 물질로서 금속막을 증착하고 포토리소그라피 및 식각 공정에 의해 패터닝하여, 콘택 플러그(70)를 통하여 하부 배선과 전기적으로 연결되는 상부 배선을 형성한다.
상술한 바와 같이, 본 발명에서는 하부 배선을 돌출부를 구비한 금속막 패턴과 금속막 패턴의 돌출부를 노출시키는 홀을 구비한 폴리실리콘막 패턴의 이중막으 로 형성한다.
이에 따라, 비아홀 형성 시 하부 배선의 손상을 최소화할 수 있을 뿐만 아니라 콘택 플러그와 하부 배선의 콘택 면적을 극대화할 수 있으므로, 고집적화에 대응하는 우수한 콘택 저항 특성을 확보할 수 있다.
그 결과, 소자의 특성 및 신뢰성을 개선할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (15)

  1. 반도체 기판;
    상기 기판 상에 형성된 하부 층간절연막;
    상기 하부 층간절연막 상에 형성되어 있고, 돌출부를 포함하는 하부 배선;
    상기 하부 배선 돌출부의 소정 영역에 형성되어 있는 도전막 패턴;
    상기 하부 층간절연막 상에 형성되고 상기 하부 배선을 노출하는 비아홀을 구비한 상부 층간절연막을 포함하고,
    상기 하부 배선 및 상기 도전막 패턴 위에 존재하며, 상기 상부 층간 절연막의 비아홀을 채우는 콘택 플러그를 포함하며,
    상기 도전막 패턴의 홀이 상기 금속막 패턴의 돌출부의 임계치수의 약 50% 정도의 임계치수를 가지는 반도체 소자의 배선.
  2. 제 1 항에 있어서,
    상기 도전막 패턴이 상기 금속막 패턴보다 높은 경도 및 상기 금속막 패턴과의 높은 식각 선택비를 가지는 반도체 소자의 배선.
  3. 제 2 항에 있어서,
    상기 도전막 패턴이 폴리실리콘막 패턴인 반도체 소자의 배선.
  4. 삭제
  5. 하부 층간절연막이 형성된 반도체 기판 상에 금속막과 도전막을 순차적으로 형성하는 단계;
    상기 도전막을 패터닝하여 상기 금속막을 일부 노출시키는 홀을 구비한 제 1 도전막 패턴을 형성하는 단계;
    상기 제 1 도전막 패턴 상에 상기 홀을 매립하면서 상기 홀 주변의 상기 제 1 도전막 패턴을 마스킹하는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 이용하여 상기 제 1 도전막 패턴을 식각하여 서로 이격된 제 2 도전막 패턴을 형성하는 단계;
    상기 상기 마스크 패턴과 상기 제 2 도전막 패턴을 이용하여 상기 금속막을 일부 두께만큼 식각하여 돌출부를 구비한 제 1 금속막 패턴을 형성하는 단계;
    상기 마스크 패턴을 제거하는 단계;
    상기 제 2 폴리실리콘막 패턴과 상기 제 1 금속막 패턴의 돌출부 측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서를 이용하여 상기 제 1 금속막 패턴을 식각하여 서로 이격된 제 2 금속막 패턴을 형성하여, 상기 제 2 폴리실리콘막 패턴과 상기 제 2 금속막 패턴으로 이루어진 하부 배선을 형성하는 단계를 포함하는 반도체 소자의 배선 형성방법.
  6. 제 5 항에 있어서,
    상기 도전막이 상기 금속막보다 높은 경도 및 상기 금속막과의 높은 식각 선택비를 가지는 반도체 소자의 배선 형성방법.
  7. 제 6 항에 있어서,
    상기 도전막이 폴리실리콘막인 반도체 소자의 배선 형성방법.
  8. 제 5 항에 있어서,
    상기 제 1 도전막 패턴의 홀이 상기 마스크 패턴의 임계치수의 약 50% 정도의 임계치수를 가지는 반도체 소자의 배선 형성방법.
  9. 제 5 항에 있어서,
    상기 제 1 금속막 패턴을 형성하는 단계에서 상기 금속막을 총 두께의 약 50 내지 60% 정도의 두께만큼 식각하는 반도체 소자의 배선 형성방법.
  10. 제 5 항에 있어서,
    상기 스페이서가 산화막으로 이루어진 반도체 소자의 배선 형성방법.
  11. 제 5 항 또는 제 10 항에 있어서,
    상기 하부 배선을 형성하는 단계에서 상기 제 1 금속막 패턴의 식각은 Cl 함유 가스 플라즈마를 이용하여 100 내지 300W의 전력과 5 내지 20mTorr의 압력 하에서 수행하는 반도체 소자의 배선 형성방법.
  12. 제 5 항에 있어서,
    상기 하부 배선을 형성하는 단계 이후에,
    상기 스페이서를 제거하는 단계;
    상기 하부 배선을 덮도록 상기 하부 층간절연막 상에 상부 층간절연막을 형성하는 단계; 및
    상기 상부 층간절연막을 식각하여 상기 하부 배선을 노출시키는 비아홀을 형성하는 단계를 더욱 포함하는 반도체 소자의 배선 형성방법.
  13. 제 5 항에 있어서,
    상기 하부 배선을 형성하는 단계 이후에,
    상기 하부 배선 및 스페이서를 덮도록 상기 하부 층간절연막 상에 상부 층간절연막을 형성하는 단계; 및
    상기 상부 층간절연막을 식각하여 상기 하부 배선을 노출시키는 비아홀을 형성함과 동시에 상기 스페이서를 제거하는 단계를 더욱 포함하는 반도체 소자의 배선 형성방법.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 상부 층간절연막의 식각은 메인 식각과 오버 식각의 2 단계로 수행하는 반도체 소자의 배선 형성방법.
  15. 제 14 항에 있어서,
    상기 메인 식각은 CF4, CHF3, C4F8등의 F 함유 가스 플라즈마를 이용하여 1000 내지 2000W의 전력과 50 내지 100mTorr의 압력 하에서 수행하고, 상기 오버 식각은 CF4, SF6 등의 F 함유 가스 플라즈마를 이용하여 100 내지 500W 의 전력과 100 내지 500mTorr의 압력하에서 수행하는 반도체 소자의 배선 형성방법.
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